JP2012064882A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2012064882A
JP2012064882A JP2010209745A JP2010209745A JP2012064882A JP 2012064882 A JP2012064882 A JP 2012064882A JP 2010209745 A JP2010209745 A JP 2010209745A JP 2010209745 A JP2010209745 A JP 2010209745A JP 2012064882 A JP2012064882 A JP 2012064882A
Authority
JP
Japan
Prior art keywords
film
contact hole
nickel
nickel silicide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010209745A
Other languages
English (en)
Inventor
Akira Honda
亮 本多
Masayuki Kitamura
政幸 北村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010209745A priority Critical patent/JP2012064882A/ja
Priority to US13/069,206 priority patent/US20120068343A1/en
Publication of JP2012064882A publication Critical patent/JP2012064882A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】コンタクト抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】実施の形態の半導体装置は、シリコンを含む半導体基板１０上の層間絶縁膜１１に形成されたコンタクトホール１２の底部１４に形成され、コンタクトホール１２に形成されるコンタクトプラグ２１と電気的に接続するニッケルシリサイド膜１８を有する。このニッケルシリサイド膜１８は、ニッケルシリサイド膜１８とコンタクトプラグ２１の界面１８ａが半導体基板１０と層間絶縁膜１１の界面１０ａより高い。
【選択図】図１Ａ

Description

本発明の実施の形態は、半導体装置およびその製造方法に関する。
従来の技術として、シリコン膜、ポリシリコン膜またはシリサイド膜上にバリアメタルに囲まれたコンタクトプラグを有する半導体装置が知られている。この半導体装置は、バリアメタルとしてのチタンまたは窒化チタンが、シリコンと反応してシリサイドチタン（ＴｉＳｉ２）を形成することにより、コンタクト抵抗が低減する。
しかし、従来の半導体装置によると、微細化等に伴い、シリコン膜等の欠陥、拡散層、または拡散種等の影響により、シリサイドチタンが形成されにくく、コンタクト抵抗の低減が困難となっている。
特開２００９−２４６１７８号公報
本発明の目的は、コンタクト抵抗を低減する半導体装置およびその製造方法を提供することにある。
実施の形態の半導体装置は、シリコンを含む半導体基板上の層間絶縁膜に形成されたコンタクトホールの底部に形成され、コンタクトホールに形成されるコンタクトプラグと電気的に接続するニッケルシリサイド膜を有する。このニッケルシリサイド膜は、ニッケルシリサイド膜とコンタクトプラグの界面が半導体基板と層間絶縁膜の界面より高い。
図１Ａ（ａ）〜図１Ａ（ｄ）は、第１の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図１Ｂ（ｅ）〜図１Ｂ（ｇ）は、第１の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図２（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の製造工程を示す要部断面図である。 図３は、第１の実施の形態に係る製造方法により形成されたニッケルシリサイド膜と第２の実施の形態に係る製造方法により形成されたニッケルシリサイド膜との配向性を比較したグラフである。 図４（ａ）は、第２の実施の形態に係る第１の試料の要部断面図であり、（ｂ）は第２の試料の要部断面図であり、（ｃ）は、第１の試料と第２の試料のシート抵抗（Ω）を示す表であり、（ｄ）は、第１の試料と第２の試料のコンタクト抵抗と累積確率の関係を示すグラフである。 図５（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造工程を示す要部断面図である。
（実施の形態の要約）
実施の形態の半導体装置は、シリコンを含む半導体基板上の層間絶縁膜に形成されたコンタクトホールの底部に形成され、コンタクトホールに形成されるコンタクトプラグと電気的に接続するニッケルシリサイド膜を有する。このニッケルシリサイド膜は、ニッケルシリサイド膜とコンタクトプラグの界面が半導体基板と層間絶縁膜の界面より高い。
[第１の実施の形態]
（半導体装置の製造方法）
図１Ａ（ａ）〜図１Ｂ（ｇ）は、第１の実施の形態に係る半導体装置の製造工程を示す要部断面図である。
まず、ＣＶＤ（Chemical Vapor Deposition）法等により、半導体基板１０上に層間絶縁膜１１を形成する。
半導体基板１０は、例えば、シリコン、ポリシリコンまたはシリサイドを含んで構成される。本実施の形態における半導体基板１０は、例えば、シリコン基板である。以下に図示する半導体基板１０は、例えば、拡散層を含む部分であり、後述するコンタクトプラグは、この拡散層と電気的に接続するものである。
層間絶縁膜１１は、例えば、酸化シリコン（ＳｉＯ２）である。この酸化シリコンは、例えば、ＣＶＤ法等により形成される。
次に、図１Ａ（ａ）に示すように、フォトリソグラフィ法およびＲＩＥ（Reactive Ion Etching）法等により、層間絶縁膜１１にコンタクトホール１２を形成する。
次に、コンタクトホール１２の底部１４に残存する残渣物１５を除去する。この残渣物１５は、例えば、エッチングしたときに形成された下地膜のダメージ層、またはエッチングのときに発生した残留物である。この残渣物１５は、例えば、酸素アッシング処理により除去される。
次に、図１Ａ（ｂ）に示すように、熱酸化法等により、底部１４に酸化膜１６を形成する。この酸化膜１６は、例えば、酸化シリコンである。続いて、ウエットエッチング法等により、酸化膜１６を除去する。なお、ウエットエッチング処理により、底部１４の酸化膜１６が完全に除去されない場合、またはウエットエッチング処理により、底部１４に新たに酸化膜が形成された場合は、ドライエッチング法により、酸化膜を除去する。
次に、図１Ａ（ｃ）に示すように、ＣＶＤ法等により、コンタクトホール１２の側面部１３および底部１４、および層間絶縁膜１１上にニッケル膜１７を形成する。このニッケル膜１７の形成は、例えば、ニッケルアミド系ガス、水素ガスおよびアンモニアガスを混合した混合ガス雰囲気中にて行われる。
また、イオン注入法等により、このニッケル膜１７に不純物を注入する。この不純物は、例えば、ニッケル膜１７の耐熱温度を上昇させるものである。不純物は、例えば、非磁性体またはコバルトである。本実施の形態においては、不純物としてコバルトを用いる。この不純物の注入により、ニッケル膜１７は、耐熱温度が高くなる。よって、後述するニッケルシリサイド膜の耐熱温度が高くなり（例えば、７００〜８００℃）、後述する導電体膜を埋め込む際の温度に耐えることができる。
次に、熱処理により、ニッケル膜１７をシリサイド化する。この熱処理は、例えば、およそ３００℃で行われる。この熱処理により、半導体基板１０の上部とコンタクトホール１２の底部１４のニッケル膜１７とをシリサイド反応させてコンタクトホール１２の底部１４にニッケルシリサイド膜１８を形成する。
次に、図１Ａ（ｄ）に示すように、ウエットエッチング法により、シリサイド化しなかったニッケル膜１７を除去する。このウエットエッチング法により、コンタクトホール１２の底部１４のみにニッケルシリサイド膜１８が形成される。
次に、図１Ｂ（ｅ）に示すように、ＣＶＤ法等により、コンタクトホール１２の側面部１３と、層間絶縁膜１１上にバリアメタル１９を形成する。バリアメタル１９の形成は、例えば、６５０℃以下で行われる。このバリアメタル１９は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはチタンと窒化チタン（Ｔｉ／ＴｉＮ）の積層膜である。なお、このバリアメタル１９は、コンタクトホール１２の底部に露出するニッケルシリサイド膜１８上には、バリアメタル１９とニッケルシリサイド膜１８の密着性不良から形成されない。
次に、図１Ｂ（ｆ）に示すように、ＡＬＤ（Atomic Layer Deposion）法等により、導電体膜２０をコンタクトホール１２に埋め込む。
この導電体膜２０は、例えば、導電性を有する導電体材料からなり、タングステン、アルミニウムまたは銅を含む。本実施の形態における導電体膜２０は、例えば、タングステンである。
次に、図１Ｂ（ｇ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法等により、層間絶縁膜１１上の余分なバリアメタル１９および導電体膜２０を除去してコンタクトプラグ２１を形成する。続いて、周知の工程を経て所望の半導体装置を得る。
ここで、ニッケルシリサイド膜１８は、ニッケルシリサイド膜１８とコンタクトプラグ２１の界面１８ａが半導体基板１０と層間絶縁膜１１の界面１０ａより高くなっている。
なお、ニッケル膜１７およびニッケルシリサイド膜１８の形成は、例えば、同一のチャンバー内にて行われるが、別のチャンバーにて行われても良い。
（第１の実施の形態の効果）
第１の実施の形態によれば、コンタクトホール１２を形成した後、その底部１４にニッケルシリサイド膜１８を形成するので、拡散層の欠陥、シリコンのポリシリコン化、拡散種および拡散種の濃度等の影響が小さくなり、コンタクト抵抗を低減することができる。
［第２の実施の形態］
第２の実施の形態は、層間絶縁膜の側面部にもニッケルシリサイド膜を形成する点で第１の実施の形態と異なっている。なお、以下の各実施の形態において、第１の実施の形態と同様の機能および構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は、省略するものとする。
以下に、本実施の形態に係る半導体装置の製造方法について説明する。
（半導体装置の製造方法）
図２（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の製造工程を示す要部断面図である。
まず、ＣＶＤ法等により、半導体基板１０上に層間絶縁膜１１を形成する。続いて、フォトリソグラフィ法およびＲＩＥ法等により、層間絶縁膜１１にコンタクトホール１２を形成する。続いて、第１の実施の形態と同様に、底部１４に残存する残渣物を除去する。
次に、図２（ａ）に示すように、ＣＶＤ法等により、コンタクトホール１２の側面部１３および底部１４、および層間絶縁膜１１上にニッケル膜１７を形成する。続いて、イオン注入法等により、ニッケル膜１７に不純物を注入する。
次に、図２（ｂ）に示すように、熱処理により、コンタクトホール１２の側面部１３および底部１４、および層間絶縁膜１１上にニッケルシリサイド膜１８を形成する。
この熱処理は、例えば、モノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）雰囲気において、２００℃以上の温度で行われる。この熱処理により、雰囲気に含まれるシリコンとニッケル膜１７とをシリサイド反応させて、底部１４のニッケル膜１７だけでなく、側面部１３および層間絶縁膜１１上のニッケル膜１７をシリサイド化させる。なお、この熱処理は、例えば、ニッケル膜１７を形成したときのチャンバー内で行われるが、別のチャンバー内で行われても良い。
次に、ＡＬＤ法等により、導電体膜をコンタクトホール１２に埋め込む。なお、ニッケルシリサイド膜１８の形成から導電体膜の形成は、例えば、同一のチャンバー内にて行われても良く、また、別のチャンバー内で行われても良い。
次に、図２（ｃ）に示すように、ＣＭＰ法等により、層間絶縁膜１１上の余分なニッケルシリサイド膜１８および導電体膜を除去してコンタクトプラグ２１を形成する。続いて、周知の工程を経て所望の半導体装置を得る。
図３は、第１の実施の形態に係る製造方法により形成されたニッケルシリサイド膜と第２の実施の形態に係る製造方法により形成されたニッケルシリサイド膜との配向性を比較したグラフである。図３に示すグラフは、Ｘ線回折装置を用いてθ／２θ法により測定したものである。横軸はＸ線の散乱角（２０°〜８０°）であり、縦軸はカウント（０〜３０００）である。
第１の実施の形態では、ニッケル膜１７を形成した後、熱処理を行うことにより、半導体基板１０のシリコンと接触する部分（底部１４）にのみ、ニッケルシリサイド膜１８が形成された。この第１の実施の形態におけるニッケルシリサイド膜１８の測定結果を図示したものが、第１の回折プロファイル１ａである。
一方、第２の実施の形態では、ニッケル膜１７を形成した後、モノシランまたはジシラン雰囲気において、２００℃以上の条件で熱処理することにより、コンタクトホール１２の側面部１３および底部１４、および層間絶縁膜１１上にニッケルシリサイド膜１８を形成した。この第２の実施の形態におけるニッケルシリサイド膜１８の測定結果を図示したものが、第２の回折プロファイル２ａである。
図３から明らかなように、第１の実施の形態に係る製造方法によって形成されたニッケルシリサイド膜と、第２の実施の形態に係る製造方法によって形成されたニッケルシリサイド膜は、ほぼ同一の配向性を示していることが分かる。つまり、第１および第２の実施の形態に係る製造方法により形成されたニッケルシリサイド膜は、同じ性質を有するものであり、同様にコンタクト抵抗を低減することが可能となる。
（コンタクト抵抗について）
図４（ａ）は、第２の実施の形態に係る第１の試料の要部断面図であり、（ｂ）は第２の試料の要部断面図であり、（ｃ）は、第１の試料と第２の試料のシート抵抗（Ω）を示す表であり、（ｄ）は、第１の試料と第２の試料のコンタクト抵抗と累積確率（Cumulative Probability）の関係を示すグラフである。以下に、本実施の形態の半導体装置と同様の構成を有する第１の試料３と、ニッケルシリサイド膜を形成しない第２の試料４のシート抵抗とコンタクト抵抗について説明する。
第１の試料３は、図４（ａ）に示すように、シリコン基板３０上に、ニッケルシリサイド膜３１およびタングステン膜３２が順次形成されている。
第２の試料４は、図４（ｂ）に示すように、シリコン基板４０上に、チタン膜４１、窒化チタン膜４２およびタングステン膜４３が順次形成されている。このチタン膜４１および窒化チタン膜４２は、タングステンの拡散を防止するバリアメタルである。なお、第１の試料３のシリコン基板３０と第２の試料４のシリコン基板４０は同じ厚さを有するものとする。また、ニッケルシリサイド膜３１、タングステン膜３２、４３、チタン膜４１および窒化チタン膜４２は、同じ厚さを有するものとする。
上記の第１の試料３および第２の試料４のシート抵抗の測定を行った。なお、第１の試料３のシート抵抗の測定結果は、第１の試料３のニッケルシリサイド膜３１およびタングステン膜３２が、ウエハの全域に形成されている場合の測定結果である。また、第２の試料４のシート抵抗の測定結果は、第２の試料４のチタン膜４１、窒化チタン膜４２およびタングステン膜４３が、ウエハの全域に形成されている場合の測定結果である。この測定の結果、図４（ｃ）に示すように、第１の試料３のシート抵抗は、０．６Ω／ｃｍ２であり、第２の試料４のシート抵抗は、０．８６Ω／ｃｍ２であった。
また、シリコン基板上の層間絶縁膜に複数のコンタクトホールを形成し、そのコンタクトホールの底部にニッケルシリサイド膜を形成した場合（第１のプロファイル５）のそれぞれのコンタクト抵抗を測定した。また、コンタクトホールの底部にシリサイドチタン（ＴｉＳｉ２）膜またはチタン（Ｔｉ）膜／窒化チタン（ＴｉＮ）膜からなるバリアメタルを形成した場合（第２のプロファイル６）のそれぞれのコンタクト抵抗を測定した。
図４（ｄ）において、横軸はコンタクト抵抗を示し、縦軸は、コンタクト抵抗の値が全体の何％のコンタクトで測定されたのか（累積確率）を示したものである。図４（ｄ）に示すように、底部にニッケルシリサイド膜を形成した場合の方が、底部にシリサイドチタン膜またはチタン膜／窒化チタン膜からなるバリアメタルを形成した場合よりもコンタクト抵抗が１／２〜１／１０程度、低減したことが分かった。
以上の結果により、コンタクトホールの底部にシリサイドチタン膜またはチタン膜／窒化チタン膜からなるバリアメタルを形成した場合よりも底部にニッケルシリサイド膜を形成する場合の方が、コンタクト抵抗を低減することが分かった。
（第２の実施の形態の効果）
第２の実施の形態によれば、ニッケルシリサイド膜１８をコンタクトホール１２の側面部１３にも形成するので、ニッケルシリサイド膜１８をバリアメタルとしても利用できる。第２の実施の形態によれば、ニッケルシリサイド膜１８をバリアメタルとしても利用できるので、チタン／窒化チタンをバリアメタルとして用いる場合と比べて、コンタクト抵抗を低減することができる。
［第３の実施の形態］
第３の実施の形態は、層間絶縁膜が、コンタクトプラグと側面部から電気的に接続する少なくとも１つの導電体膜が形成された積層構造を有する点で、上記の他の実施の形態と異なっている。
以下に、本実施の形態に係る半導体装置の製造方法について説明する。
（半導体装置の製造方法）
図５（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造工程を示す要部断面図である。
まず、ＣＶＤ法等により、半導体基板７０上に第１の層間絶縁膜７２を形成する。続いて、ＣＶＤ法等により、第１の層間絶縁膜７２上に導電体膜７４を形成する。この導電体膜７４は、例えば、導電性材料からなる配線等である。この導電性材料は、例えば、ポリシリコン、銅またはタングステン等である。本実施の形態においては、導電体膜７４は、例えば、ポリシリコンである。なお、導電体膜７４は、例えば、第１および第２の層間絶縁膜７２、７６に複数含まれ、コンタクトホール７８に露出していても良い。
次に、ＣＶＤ法等により、導電体膜７４上に第２の層間絶縁膜７６を形成する。続いて、フォトリソグラフィ法およびＲＩＥ法等により、第２の層間絶縁膜７６、導電体膜７４および第１の層間絶縁膜７２を貫通するコンタクトホール７８を形成する。続いて、第１の実施の形態と同様に、底部８２に残存する残渣物を除去する。この第１および第２の層間絶縁膜７２、７６は、例えば、酸化シリコンである。
次に、図５（ａ）に示すように、ＣＶＤ法等により、コンタクトホール７８の側面部８０および底部８２、および第２の層間絶縁膜７６上にニッケル膜８４を形成する。続いて、イオン注入法等により、ニッケル膜８４に不純物を注入する。
次に、図５（ｂ）に示すように、熱処理により、コンタクトホール７８の側面部８０および底部８２、および第２の層間絶縁膜７６上にニッケルシリサイド膜８６を形成する。この熱処理は、例えば、第２の実施の形態における熱処理と同条件で行われる。
次に、ＡＬＤ法等により、導電体膜をコンタクトホール７８に埋め込む。
次に、図５（ｃ）に示すように、ＣＭＰ法等により、第２の層間絶縁膜７６上の余分なニッケルシリサイド膜８６および導電体膜を除去してコンタクトプラグ８８を形成する。続いて、周知の工程を経て所望の半導体装置を得る。
（第３の実施の形態の効果）
第３の実施の形態によれば、コンタクトホール７８の側面部８０に露出する少なくとも１つの導電体膜７４と、ニッケルシリサイド膜８６を介して電気的に接続するコンタクトプラグ８８を形成することができる。
（実施の形態の効果）
以上説明した実施の形態によれば、コンタクトホールを形成した後、少なくとも底部にニッケルシリサイド膜を形成するので、拡散層の欠陥、シリコンのポリシリコン化、拡散種および拡散種の濃度等の影響が小さくなり、コンタクト抵抗を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０、７０…半導体基板、１０ａ、１８ａ…界面、１１…層間絶縁膜、１２、７８…コンタクトホール、１３、８０…側面部、１４、８２…底部、１７、８４…ニッケル膜、１８、３１、８６…ニッケルシリサイド膜、２１、８８…コンタクトプラグ、７２…第１の層間絶縁膜、７４…導電体膜、７６…第２の層間絶縁膜

Claims (5)

  1. シリコンを含む半導体基板上の層間絶縁膜に形成されたコンタクトホールの底部に形成され、前記コンタクトホールに形成されるコンタクトプラグと電気的に接続するニッケルシリサイド膜を有し、
    前記ニッケルシリサイド膜は、前記ニッケルシリサイド膜と前記コンタクトプラグの界面が前記半導体基板と前記層間絶縁膜の界面より高い半導体装置。
  2. 前記ニッケルシリサイド膜が、さらに前記コンタクトホールの側面部に形成される請求項１に記載の半導体装置。
  3. 前記層間絶縁膜は、前記側面部に形成された前記ニッケルシリサイド膜と電気的に接続する少なくとも１つの導電体膜が形成された積層構造を有する請求項２に記載の半導体装置。
  4. シリコンを含む半導体基板上の層間絶縁膜にコンタクトホールを形成する工程と、
    前記コンタクトホールの側面部および底部にニッケル膜を形成する工程と、
    熱処理により、前記半導体基板の上部と前記コンタクトホールの底部の前記ニッケル膜とをシリサイド反応させて前記コンタクトホールの前記底部にニッケルシリサイド膜を形成する工程と、
    前記コンタクトホールに導電体材料を埋め込んでコンタクトプラグを形成する工程と、
    を含む半導体装置の製造方法。
  5. シリコンを含む半導体基板上の層間絶縁膜にコンタクトホールを形成する工程と、
    前記コンタクトホールの側面部および底部にニッケル膜を形成する工程と、
    シリコンを含むガス雰囲気中における熱処理により、前記ガスと前記ニッケル膜とをシリサイド反応させて前記コンタクトホールの前記側面部および前記底部にニッケルシリサイド膜を形成する工程と、
    前記ニッケルシリサイド膜が形成された前記コンタクトホールに導電体材料を埋め込んでコンタクトプラグを形成する工程と、
    を含む半導体装置の製造方法。
JP2010209745A 2010-09-17 2010-09-17 半導体装置およびその製造方法 Withdrawn JP2012064882A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010209745A JP2012064882A (ja) 2010-09-17 2010-09-17 半導体装置およびその製造方法
US13/069,206 US20120068343A1 (en) 2010-09-17 2011-03-22 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010209745A JP2012064882A (ja) 2010-09-17 2010-09-17 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2012064882A true JP2012064882A (ja) 2012-03-29

Family

ID=45817020

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010209745A Withdrawn JP2012064882A (ja) 2010-09-17 2010-09-17 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20120068343A1 (ja)
JP (1) JP2012064882A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE538062C2 (sv) * 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
EP3032575B1 (en) * 2014-12-08 2020-10-21 IMEC vzw Method for forming an electrical contact.

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3488254B2 (ja) * 1992-04-03 2004-01-19 ソニー株式会社 プラグイン縦配線の形成方法
US6329681B1 (en) * 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
US5899741A (en) * 1998-03-18 1999-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing low resistance and low junction leakage contact
US6180469B1 (en) * 1998-11-06 2001-01-30 Advanced Micro Devices, Inc. Low resistance salicide technology with reduced silicon consumption
KR100492155B1 (ko) * 2002-08-08 2005-06-01 삼성전자주식회사 반도체 소자의 실리사이드막 형성방법
KR100653689B1 (ko) * 2004-06-09 2006-12-04 삼성전자주식회사 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법

Also Published As

Publication number Publication date
US20120068343A1 (en) 2012-03-22

Similar Documents

Publication Publication Date Title
KR101649714B1 (ko) 상호접속부를 위한 자기정렬 배리어 층
TWI706512B (zh) 具有界面襯裡的ｉｃ結構及其形成方法
JP5379848B2 (ja) 導電性コンタクトの組み込みのための構造体及びプロセス
US9099474B2 (en) Self-aligned silicide formation on source/drain through contact via
TW201005906A (en) Semiconductor device and method for fabricating semiconductor device
JP2009141315A (ja) 半導体装置およびその製造方法
JP2010199349A (ja) 半導体装置の製造方法
JP2021516455A (ja) グラフェン及びボロン窒化物ヘテロ構造デバイスの統合
JP2012064882A (ja) 半導体装置およびその製造方法
TWI594370B (zh) 作爲先進互連之介電覆蓋障壁的含金屬膜
JP2011228578A (ja) 半導体装置およびその製造方法
KR20090113665A (ko) 반도체 소자의 제조 방법
JP5286804B2 (ja) 半導体装置の製造方法
US6734098B2 (en) Method for fabricating cobalt salicide contact
JP4457884B2 (ja) 半導体装置
US20110086510A1 (en) Semiconductor device and method of manufacture thereof
US20110031622A1 (en) Method for fabricating semiconductor device and semiconductor device
JP3998937B2 (ja) 銅金属化プロセスにおけるＴａＣＮバリア層の製造方法
TWI757088B (zh) 半導體裝置、半導體記憶裝置及半導體裝置的製造方法
US11616022B2 (en) Method for fabricating semiconductor device with porous insulating layers
JP2012227405A (ja) 半導体装置の製造方法
JP2008041977A (ja) 半導体回路装置の製造方法
JP2011249584A (ja) 半導体装置の製造方法
JP2010093030A (ja) 半導体装置の製造方法
TWI517400B (zh) 接觸插塞及其製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20131203