JP2012060434A - 画素補間装置、画像読取装置、及び画素補間プログラム - Google Patents

画素補間装置、画像読取装置、及び画素補間プログラム Download PDF

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Abstract

【課題】隣接する光電変換素子アレイの間の位置に対応する補間画素の画素値を光電変換素子アレイの端部に対応する画素の画素値の平均により求めた場合に比較して、擬似階調画像の画素の補間を適切に行うことが可能な画素補間装置、画像読取装置、及び画素補間プログラムを提供する。
【解決手段】画素補間装置４３は、複数の光電変換素子を有する第１の光電変換素子アレイ１５１及び第２の光電変換素子アレイ１５２によって原稿９を読み取って得られた原稿画像における複数の画素の画素値の増減の周期を求める周期算出手段４３１ｂと、これら複数の画素のうち、第１の光電変換素子アレイ１５１及び第２の光電変換素子アレイ１５２の間の位置に対応する補間画素との間隔が周期算出手段４３１ｂで求めた周期に対応する画素を抽出し、抽出した画素の画素値に基づいて補間画素の画素値を補間する補間手段４３１ｃとを備える。
【選択図】図６

Description

本発明は、画素補間装置、画像読取装置、及び画素補間プログラムに関する。
従来、複数の撮像素子が配列された複数のチップを有する密着型イメージセンサにより原稿の画像を読み取る画像読取装置が知られている（例えば、特許文献１参照）。
特許文献１に記載された画像読取装置は、直線状に配置された複数のチップに設けられた複数の撮像素子により原稿の画像を読み取るとともに、隣り合うチップ間の境界部付近の撮像素子の画像データに基づいてチップ間の境界部に対応する位置の画像データを算出するように構成されている。
また、この画像読取装置では、境界部に対応する位置の画像データを、境界部に隣接する２つの撮像素子の画像データの単純平均により、又は境界部の周辺における複数の撮像素子の画像データの最小自乗法による回帰曲線もしくは境界部の周辺における４つの画像データを含む４次式の曲線に基づいて算出している。
特開２００３−１０１７２４号公報
本発明の課題は、隣接する光電変換素子アレイの間の位置に対応する補間画素の画素値を光電変換素子アレイの端部に対応する画素の画素値の平均により求めた場合に比較して、擬似階調画像の画素の補間を適切に行うことが可能な画素補間装置、画像読取装置、及び画素補間プログラムを提供することにある。
［１］複数の光電変換素子を有する第１及び第２の光電変換素子アレイによって原稿を読み取って得られた原稿画像における複数の画素の画素値の増減の周期を求める周期算出手段と、前記複数の画素のうち、前記第１及び第２の光電変換素子アレイの間の位置に対応する補間画素との間隔が前記周期算出手段で求めた周期に対応する画素を抽出し、前記抽出された画素の画素値に基づいて前記補間画素の画素値を補間する補間手段とを備えた画素補間装置。
［２］前記補間手段は、前記第１の光電変換素子アレイによって読み取られた画素、及び前記第２の光電変換素子アレイによって読み取られた画素から前記周期に対応する画素をそれぞれ抽出し、前記補間画素の画素値を前記抽出された画素の画素値に基づいて設定する前記［１］に記載の画素補間装置。
［３］前記周期算出手段は、前記第１及び第２の光電変換素子アレイの間の周辺部における複数の画素の画素値の極値の数に基づいて前記周期を求める請求項１又は２に記載の画素補間装置。前記［１］又は［２］に記載の画素補間装置。
［４］入力された複数の色の画素の画素値の情報を前記複数の色ごとに異なる遅延時間で遅延させる遅延回路部を備え、前記周期算出手段は、前記複数の色のそれぞれについて、前記遅延時間の短いものから順に前記補間画素の画素値を補間する前記［１］〜［３］のいずれか１つに記載の画素補間装置。
［５］前記［１］〜［４］のいずれか１つに記載の画素補間装置と、原稿を照射する光源と、前記原稿の反射光の強度に応じた信号を出力する複数の光電変換素子を有する第１及び第２の光電変換素子アレイと、前記第１及び第２の光電変換素子アレイの前記光電変換素子の出力信号に基づいて前記原稿画像の前記複数の画素の画素値を設定し、当該設定した画素値の情報を前記画素補間装置に供給する供給部とを備えた画像読取装置。
［６］複数の光電変換素子を有する第１及び第２の光電変換素子アレイによって原稿を読み取って得られた原稿画像における複数の画素の画素値の増減の周期を求める周期算出ステップと、前記複数の画素のうち、前記第１及び第２の光電変換素子アレイの間の位置に対応する補間画素との間隔が前記周期算出周期算出で求めた周期に対応する画素を抽出し、前記抽出された画素の画素値に基づいて前記補間画素の画素値を補間する補間ステップとを有する処理をコンピュータに実行させる画素補間処理プログラム。
請求項１，５，６に記載の発明によれば、隣接する光電変換素子アレイの間の位置に対応する補間画素の画素値を光電変換素子アレイの端部に対応する画素の画素値の平均により求めた場合に比較して、擬似階調画像の画素の補間を適切に行うことが可能となる。
請求項２に記載の発明によれば、第１の光電変換素子アレイ又は前記第２の光電変換素子アレイの何れか一方のみの画素の画素値に基づいて補間を行った場合に比較して、より適切に画素の補間を行うことが可能となる。
請求項３に記載の発明によれば、本構成を有していない場合に比較して、簡易に周期を求めることができる。
請求項４に記載の発明によれば、複数の色ごとに補間画素の画素値を設定するための構成を備えた場合に比較して、画素補間装置の構成を簡素化できる。
本発明の第１の実施の形態に係る画像読取装置の構成例を示す概略図である。 画像読取装置の全体構成の一例を示す構成図である。 ラインセンサの構成を示し、（ａ）はラインセンサ１５の一部を、（ｂ）は（ａ）に示す隣接する光電変換素子アレイの境界部を拡大して示す図である。 画素補間装置の構成例を示す図である。 画素補間装置の制御部が実行する処理の一例を示すフローチャートである。 （ａ）は、画像読取装置が読み取る原稿の画像の例を示す。（ｂ）は、読取ラインに沿った画素の画素値を読み取り箇所の濃淡とともに示すグラフである。（ｃ)は、(ｂ)のグラフの補間画素に対応する部分の周辺部を拡大して示す図である。 本発明の第２の実施の形態に係る画素補間装置の構成例を示す図である。 本発明の第３の実施の形態に係る画素補間装置の構成例を示す図である。 第１の遅延回路の出力側における赤色，緑色，及び青色の画素の画素値の情報の流れの一例を模式的に示す図である。
［第１の実施の形態］
以下、本発明の第１の実施の形態に係る画素補間装置、それを備えた画像読取装置、及び画素補間プログラムについて説明する。これらの装置又はプログラムは、多数の小さな点や繰り返しのある模様によって色の濃淡を表現した擬似階調画像を複数の光電変換素子アレイを用いた密着型の読取部で読み取った場合に、隣接する光電変換素子アレイの境界部に対応する画素を、その周辺の画像との連続性を有して補間するように構成されている。
図１は、本発明の第１の実施の形態に係る画像読取装置の構成例を示す概略図である。この画像読取装置１００は、例えば複写機やファクシミリ，プリンタ等の画像形成装置に組み込まれ、本体部１と、本体部１に対して開閉可能な蓋部２とを有し、原稿９の表面９ａの画像を読み取るように構成されている。
本体部１は、ガラス等の透明体からなる原稿台１１と、ＬＥＤ等の発光体からなる光源１２と、光源１２の光を主走査方向に導く一対の導光体１３と、結像レンズ１４と、ラインセンサ１５とを有している。光源１２，導光体１３，結像レンズ１４，及びラインセンサ１５は、画像読取部１０を構成する。原稿台１１の蓋部２側の面には、シェーディング補正のための白基準部材１１１が配置されている。
結像レンズ１４は、例えば主走査方向に並列する複数のセルフォックレンズ（登録商標）によって形成されたロッドレンズアレイからなり、原稿９とラインセンサ１５との間に配置されている。この結像レンズ１４は、光源１２から導光体１３を介して原稿９を照射する照射光８ａが原稿９の表面９ａで反射した反射光８ｂを入射し、ラインセンサ１５の複数の光電変換素子に結像するように構成されている。ラインセンサ１５の構成については後述する。
蓋部２は、給紙トレイ２１、原稿分離ロール２２、原稿搬送ロール２３、読取ロール２４、排出ロール２５、及び排紙台２６を有し、本体部１の上方に配置されている。
原稿分離ロール２２、原稿搬送ロール２３、読取ロール２４、及び排出ロール２５は、原稿搬送機構２０を構成し、原稿９を給紙トレイ２１から、読取ロール２４と原稿台１１との間の原稿読取位置を経由して、排紙台２６まで搬送する。
図２は、画像読取装置１００の全体構成の一例を示す構成図である。画像読取装置１００は、画像読取部１０と、原稿搬送機構２０と、画像読取装置１００の全体の制御を行うコントローラ３０と、原稿９の画像の読み取りを制御する読取制御部３１と、ユーザの操作によって動作指示や各種設定等の入力が可能な操作パネル３２とを有する。
読取制御部３１は、原稿搬送機構２０を構成する各ロールを駆動する駆動制御部３１１と、光源１２の点灯を制御する点灯制御部３１２と、ラインセンサ１５の原稿の読み取り結果を示す信号に基づく画像処理を行う画像処理部４とを有する。
画像処理部４は、ラインセンサ１５の出力信号を受け付けるＡ／Ｄ変換部４１と、光電変換素子の感度ばらつきを補正するシェーディング補正を行うシェーディング補正部４２と、補間画素（後述）の画素値を設定する画素補間装置４３と、画素補間装置４３で画素値が設定された補間画素を含む画素の画素値の情報に基づいて、コントローラ３０に出力すべき原稿９の読み取り結果としての画像情報を生成する画像情報処理部４４と、この画像情報をコントローラ３０に送信する送信部４５とを有する。画素補間装置４３の構成については後述する。
Ａ／Ｄ変換部４１は、ラインセンサ１５に設けられた光電変換素子の出力信号（アナログ信号）をデジタル信号に変換し、原稿９の各読み取り位置に対応した複数の画素の画素値を設定し、これら複数の画素からなる原稿画像を生成する。
シェーディング補正部４２は、白基準部材１１１（図１参照）の反射光を読み取った際の各光電変換素子の出力値と、光源１２により原稿９を照射しないときの各光電変換素子の出力値とに基づいて、原稿９の画像を読み取った際の各画素の画素値を補正し、画素補間装置４３に供給する。Ａ／Ｄ変換部４１及びシェーディング補正部４２は、原稿画像の複数の画素の画素値の情報を画素補間装置４３に供給する供給部の一例である。
コントローラ３０は、画像処理部４から受け取った画像情報を例えば複写機の画像形成部に出力して用紙に画像を印刷させ、あるいは通信回線で接続されたコンピュータや記憶媒体等に画像情報を出力する。
（ラインセンサの構成）
図３（ａ）は、ラインセンサ１５の一部の構成例を示す図である。ラインセンサ１５は、プリント基板１５０と、プリント基板１５０に実装され、矢印Ａで示す主走査方向に沿って配置された第１の光電変換素子アレイ１５１，第２の光電変換素子アレイ１５２，第３の光電変換素子アレイ１５３，第４の光電変換素子アレイ１５４，…とを有している。プリント基板１５０には、例えば１８個の光電変換素子アレイが実装される。
図３（ｂ）は、図３（ａ）における第１の光電変換素子アレイ１５１と第２の光電変換素子アレイ１５２との間の部位を拡大して示す図である。第１の光電変換素子アレイ１５１と第２の光電変換素子アレイ１５２とは、隙間Ｓを介して隣接して配置されている。
第１の光電変換素子アレイ１５１には、主走査方向に沿って、隙間Ｓに近い側から、第１の光電変換素子１５１ａ，第２の光電変換素子１５１ｂ，第３の光電変換素子１５１ｃ，…が設けられている。同様に、第２の光電変換素子アレイ１５２には、主走査方向に沿って、隙間Ｓに近い側から、第１の光電変換素子１５２ａ，第２の光電変換素子１５２ｂ，第３の光電変換素子１５２ｃ，…が設けられている。第１の光電変換素子アレイ１５１及び第２の光電変換素子アレイ１５２には、それぞれ５００〜１０００個の光電変換素子が設けられている。この光電変換素子の間隔は、例えば２０〜１００μｍである。
第１の光電変換素子アレイ１５１の第１の光電変換素子１５１ａ，第２の光電変換素子１５１ｂ，第３の光電変換素子１５１ｃ，…、及び第２の光電変換素子アレイ１５２の第１の光電変換素子１５２ａ，第２の光電変換素子１５２ｂ，第３の光電変換素子１５２ｃ，…は、それぞれ等間隔に配列されているが、第１の光電変換素子アレイ１５１の第１の光電変換素子１５１ａと、第２の光電変換素子アレイ１５２の第１の光電変換素子１５２ａとの間には、他の光電変換素子同士の間隔よりも広い間隔が空いている。
図３（ｂ）に示す例では、第１の光電変換素子アレイ１５１の第１の光電変換素子１５１ａと、第２の光電変換素子アレイ１５２の第１の光電変換素子１５２ａとの間に、１つ分の光電変換素子を配置可能な間隔が形成されている。
ラインセンサ１５を含む画像読取部１０は、原稿９を主走査方向及び副走査方向に並んだ複数の画素からなる画像として読み取る。そのため、例えば写真や絵を小さな点（網点）の集まりとして表し、その大きさ又は密度を変化させることで濃淡を表現した網点画像を読み取った場合に、光電変換素子アレイの間における光電変換素子の欠落によって光電変換素子に読み取られない画素の列が副走査方向に沿って発生する。
この結果、副走査方向に沿って光電変換素子アレイの間の隙間Ｓの数に対応した数の線状の不連続部分が生じ、読み取り画像の品質が低下してしまう。そこで、画素補間装置４３は、光電変換素子に読み取られない画素の画素値を周辺の画素との連続性を有するように補間して設定する。以下、原稿９の画像のうち、画素補間装置４３によって画素値が設定される画素を補間画素、光電変換素子の出力信号に応じて画素値が設定される画素を読取画素と称して説明する。
（画素補間装置の構成）
図４は、画素補間装置４３の構成例を示す図である。画素補間装置４３は、ＣＰＵ（Central Processing Unit：中央演算処理装置）等により構成される制御部４３１と、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等により構成される記憶部４３２とを有している。
制御部４３１は、記憶部４３２に記憶された画像補間処理プログラム４３２ａに基づいて動作することにより、判定手段４３１ａ、周期算出手段４３１ｂ、及び補間手段４３１ｃとして機能する。
記憶部４３２は、画像補間処理プログラム４３２ａの他、読取画素情報４３２ｂ、及び補間画素情報４３２ｃを記憶する。
判定手段４３１ａは、補間画素に対応する原稿９の読み取り位置の周辺部における主走査方向に沿った複数の読取画素の画素値を取得して読取画素情報４３２ｂとして記憶し、これら複数の読取画素の画素値が主走査方向に沿って増減を繰り返すか否かを判定する。
周期算出手段４３１ｂは、判定手段４３１ａにより複数の読取画素の画素値が主走査方向に沿って増減を繰り返すと判定されたとき、読取画素の画素値に基づいて、その増減の周期を算出する。
補間手段４３１ｃは、複数の読取画素のうち、補間画素との間隔が周期算出手段４３１ｂで求められた周期に対応する読取画素を抽出し、この抽出された画素の画素値に基づいて補間画素の画素値を求め、補間画素情報４３２ｃとして記憶する。
また、補間手段４３１ｃは、判定手段４３１ａにより複数の読取画素の画素値が主走査方向に沿って増減を繰り返すと判定されなかったとき、補間画素の主走査方向に沿った両側の画素の画素値の間の値に補間画素の画素値を設定し、補間画素情報４３２ｃとして記憶する。
（画素補間装置の動作）
次に、図１〜図５を参照して画素補間装置４３の動作をより詳細に説明する。
図５は、画素補間装置４３の制御部４３１が実行する処理の一例を示すフローチャートである。
判定手段４３１ａは、まずシェーディング補正部４２からシェーディング補正後の主走査方向の一列分の読取画素の画素値の情報を取得する（ステップＳ１）。
次に、判定手段４３１ａは、取得した読取画素の画素値の情報のうち、補間画素に対応する読み取り位置を挟んで主走査方向に沿った両側の周辺部における読取画素の画素値を読取画素情報４３２ｂとして配列変数Ｄに格納する（ステップＳ２）。
このステップＳ２では、補間画素の画素値をＤ［０］とし、その主走査方向に沿った第１の方向のｎ個の読取画素の画素値を補間画素に近い画素から順にＤ［１］，Ｄ［２］，…，Ｄ［ｎ］に格納する。また、第１の方向とは逆方向の第２の方向のｎ個の読取画素の画素値を補間画素に近い画素から順にＤ［−１］，Ｄ［−２］，…，Ｄ［−ｎ］に格納する。ここで、ｎは３以上の自然数の定数である。
定数ｎは、光電変換素子の主走査方向に沿って０．５〜１．０ｍｍの幅の範囲内における画素の数に設定することが好ましい。この幅を広げ過ぎると、補間画素の周辺部の網点のパターンとは異なるパターンの画像を参照し、補間の精度が下がる場合があるからである。本実施の形態では、ｎ＝３４とした場合について説明する。また、Ｄ［−ｎ＋１］からＤ［−２］、及びＤ［２］からＤ［ｎ−１］は、画素値の極値（後述）を探索する探索範囲である。
例えば、図３（ｂ）に示す第１の光電変換素子アレイ１５１と第２の光電変換素子アレイ１５２の間の補間画素１５０ａの補間処理を行う場合には、第２の光電変換素子アレイ１５２の第１の光電変換素子１５２ａの出力信号に基づく画素値をＤ［１］、第２の光電変換素子１５２ｂの出力信号に基づく画素値をＤ［２］、…とする。また、第１の光電変換素子アレイ１５１の第１の光電変換素子１５１ａの出力信号に基づく画素値をＤ［−１］、第２の光電変換素子１５１ｂの出力信号に基づく画素値をＤ［−２］、…とする。
次に、判定手段４３１ａは、変数ｘに（−ｎ＋１）を代入し、変数Ｐｆ及びＰｒをゼロに初期化する（ステップＳ３）。ここで、変数ＰｆはＤ［−ｎ＋１］からＤ［−２］までのｎ−２個の変数の中に含まれる極値の数のカウンタ値であり、変数ＰｒはＤ［２］からＤ［ｎ−１］までのｎ−２個の変数の中に含まれる極値の数のカウンタ値である。
なお、以下の説明では、主走査方向に沿って連続する３つの読取画素の画素値のうち、中央の読取画素の画素値が最も大きいときにその画素値を極値（極大値）としてカウントする場合について説明するが、中央の読取画素の画素値が最も小さいときにその画素値を極値（極小値）としてカウントしてもよい。つまり、極値とは、走査方向に沿って画素の画素値をみた場合に、増大から減少に、又は減少から増大に切り替わる箇所の画素値である。
次に、判定手段４３１ａは、Ｄ［ｘ］がＤ［ｘ−１］よりも大きいか否かを判断する（ステップＳ４）。この判断の結果が是（Ｙｅｓ）である場合には、さらにＤ［ｘ］がＤ［ｘ＋１］以上か否かを判断する（ステップＳ５）。ステップＳ５の判断の結果が是（Ｙｅｓ）である場合、Ｄ［ｘ］は極値であるので、変数Ｐｆをインクリメントする（ステップＳ６）。一方、ステップＳ４又はステップＳ５の判断の結果が否（Ｎｏ）である場合には、変数Ｐｆのインクリメントは行わない。
次に、判定手段４３１ａは、ｘをインクリメントし（ステップＳ７）、インクリメントした結果が−１であるか否かを判断する（ステップＳ８）。ステップＳ８の判断の結果が否（Ｎｏ）であれば、ステップＳ４以降の処理を再度実行する。
一方、ステップＳ８の判断の結果が是（Ｙｅｓ）であれば、判定手段４３１ａは、ｘに２を代入し（ステップＳ９）、Ｄ［ｘ］がＤ［ｘ−１］よりも大きいか否かを判断する（ステップＳ１０）。この判断の結果が是（Ｙｅｓ）である場合には、さらにＤ［ｘ］がＤ［ｘ＋１］以上か否かを判断する（ステップＳ１１）。
ステップＳ１１の判断の結果が是（Ｙｅｓ）である場合、Ｄ［ｘ］は極値であるので、変数Ｐｒをインクリメント（ステップＳ１２）する。一方、ステップＳ１０又はステップＳ１１の判断の結果が否（Ｎｏ）である場合には、変数Ｐｒのインクリメントは行わない。
次に、判定手段４３１ａは、ｘをインクリメントし（ステップＳ１３）、インクリメントした結果がｎであるか否かを判断する（ステップＳ１４）。ステップＳ１４の判断の結果が否（Ｎｏ）であれば、ステップＳ１０以降の処理を再度実行する。
一方、ステップＳ１４の判断の結果が是（Ｙｅｓ）であれば、判定手段４３１ａは、変数Ｐｆが第１の閾値Ｐｔ１よりも大きくかつ第２の閾値Ｐｔ２（Ｐｔ２＞Ｐｔ１）よりも小さいか否かを判断する（ステップ１５）。ここで、第１の閾値Ｐｔ１，第２の閾値Ｐｔ２は、例えば２，１１にそれぞれ設定することができる。
ステップＳ１５の判断の結果が是（Ｙｅｓ）である場合には、さらに変数Ｐｒが第１の閾値Ｐｔ１よりも大きくかつ第２の閾値Ｐｔ２よりも小さいか否かを判断する（ステップ１６）。ステップＳ１６の判断の結果は、判定手段４３１ａの判定の結果を示す。すなわち、ステップＳ１６の判断の結果が是（Ｙｅｓ）である場合には、判定手段４３１ａが読取画素の画素値が主走査方向に沿って周期的な増減を繰り返すと判定したことを示す。また、ステップＳ１５又はステップＳ１６の判断の結果が否（Ｎｏ）である場合には、判定手段４３１ａが読取画素の画素値が主走査方向に沿って周期的な増減を有しないと判定したことを示す。
（周期的な変動を有すると判定した場合の補間処理）
ステップＳ１６の判断の結果が是（Ｙｅｓ）である場合、周期算出手段４３１ｂ及び補間手段４３１ｃは、以下の処理により補間画素Ｄ［０］の画素値を設定する。
周期算出手段４３１ｂは、ステップＳ４からＳ８の処理により極値であるか否かを判断した読取画素の数（ｎ−２）を変数Ｐｆで除した商を変数Ｔｆに代入する（ステップＳ１７）。変数Ｔｆは正の整数であり、ｎ−２を変数Ｐｆで割り切れない場合には、例えば小数点以下を切り捨てて値を整数化するが、四捨五入または切り上げして整数化してもよい。変数Ｔｆは、Ｄ［−ｎ＋１］からＤ［−２］における画素値の増減の平均の周期に相当する。
また、周期算出手段４３１ｂは、ステップＳ１０からＳ１４の処理により極値であるか否かを判断した読取画素の数（ｎ−２）を変数Ｐｒで除した商を変数Ｔｒに代入する（ステップＳ１８）。変数Ｔｒは正の整数であり、ｎ−２を変数Ｐｒで割り切れない場合には、例えば小数点以下を切り捨てて値を整数化するが、四捨五入または切り上げして整数化してもよい。変数Ｔｒは、Ｄ［２］からＤ［ｎ−１］における画素値の増減の平均の周期に相当する。
次に、補間手段４３１ｃは、Ｄ［−Ｔｆ］とＤ［Ｔｒ］の平均値を演算し、その平均値を補間画素の画素値を示す補間画素情報４３２ｃとしてＤ［０］に記憶する（ステップＳ１８）。
（周期的な変動を有しないと判定した場合の補間処理）
一方、ステップＳ１５又はステップＳ１６の判断の結果が否（Ｎｏ）である場合、補間手段４３１ｃは、Ｄ［−１］とＤ［１］の平均値を演算し、その平均値を補間画素の画素値としてＤ［０］に記憶する（ステップＳ２０）。
以上の処理により補間画素の画素値がＤ［０］に格納される。この補間画素の画素値の情報は、読取画素の画素値の情報とともに、画像処理部４（図２参照）における画素補間装置４３の後段部の画像情報処理部４４に引き渡される。
（画素補間装置の動作例）
次に、図６を参照して画素補間装置４３の１つの動作例をより具体的に説明する。
図６（ａ）は、画像読取装置１００が読み取る原稿９の画像の例である。この画像は、多数の大きさが異なる網点９１を二次元的に密度を変えて配置することにより色の濃淡を表現した擬似階調画像の一種としての網点画像である。ここでは、この網点画像を破線９０で示す主走査方向に沿った読取ラインで読み取り、補間処理を行う場合について説明する。
図６（ｂ）は、読取ライン９０に沿った画素の画素値を読み取り箇所の濃淡とともに示すグラフである。この画素値は、白色に近いほど値が高くなるように設定されている。
図６（ｂ）において、補間画素１５０ａよりも左側の領域は、第１の光電変換素子アレイ１５１によって読み取られる第１領域であり、右側の領域は、第２の光電変換素子アレイ１５２によって読み取られる第２領域である。
図５に示すフローチャートにおいて、ステップＳ４及びＳ５では図６（ｂ）に符号９１ａから９１ｇに示す７つの極値が検出される。また、ステップＳ１０及びＳ１１では図６（ｂ）に符号９１ｈから９１ｎに示す７つの極値が検出される。従って、変数Ｐｆ及びＰｒは、ともにその値が７となる。前述の例のように第１の閾値Ｐｔ１が２、第２の閾値Ｐｔ２が１１である場合には、ステップＳ１５の判断結果が是（Ｙｅｓ）となり、読取画素の画素値が主走査方向に沿って周期的な増減を有すると判定される。
補間手段４３１ｃは、ステップＳ１７の処理で、ｎ−２の演算結果（３２）を変数Ｐｆで除した商（３２／７≒４．５７）を整数化した値（４）を第１領域における繰り返しの周期として変数Ｔｆに代入する。また、ステップＳ１８の処理で、ｎ−２の演算結果（３２）を変数Ｐｒで除した商（３２／７≒４．５７）を整数化した値（４）を第２領域における繰り返しの周期として変数Ｔｒに代入する。
そしてステップＳ１９の処理で、Ｄ［−Ｔｆ］（＝Ｄ［−４］）とＤ［Ｔｒ］（＝Ｄ［４］）の平均値を演算し、その平均値を補間画素の画素値としてＤ［０］に代入する。
図６（ｃ)は、図６(ｂ)のグラフの補間画素に対応する部分の周辺部を拡大して示す図である。この図において、補間画素の位置から変数Ｔｆに示される周期（４）×画素間隔だけ第１領域の方向にシフトした位置の読み取り画素の画素値９２ｂと、補間画素の位置から変数Ｔｒに示される周期（４）×画素間隔だけ第２領域の方向にシフトした位置の読み取り画素の画素値９２ｃとの平均値を演算することにより、補間画素の画素値９２ａが求められる。
一方、補間画素の主走査方向の両側における読取画素の画素値（Ｄ［−１］及びＤ［１］）の平均により補間画素の画素値を演算した場合は、その画素値が画素値９２ｄに示す値となる。
仮に補間画素を光電変換素子で読み取った場合の画素値９２ｓと比較すると、画素値９２ａの誤差ｅ１は、画素値９２ｄの誤差ｅ２よりも小さくなる。つまり、画素値に基づいて原稿９の画像を再現した場合、本実施の形態の補間処理を行った場合には、網点が再現できるのに対し、補間誤差の主走査方向の前後の画素を平均することで補間を行った場合には、網点が消えてしまう場合がある。
以上、本実施の形態を図１から図６を参照して説明したが、以下のように本実施の形態を変形することも可能である。
（変形例１）
図５に示すフローチャートでは、主走査方向に沿って補間画素の両側において補間画素からそれぞれ１周期分離れた２つの画素の画素値を平均して補間画素の画素値としたが、これに限らず、補間画素の画素値は上記２つの画素の画素値の間の値に設定すればよい。例えば、上記２つの画素の画素値のうち、画素値が高い方（又は低い方）に重み付けをした加重平均した値を補間画素の画素値としてもよい。
（変形例２）
図５に示すフローチャートでは、主走査方向に沿って補間画素の両側において補間画素から１周期分離れた２つの画素の画素値を平均して補間画素の画素値としたが、これに限らず、２周期分離れた２つの画素の画素値を平均して補間画素の画素値としてもよい。あるいは、補間画素から１周期分離れた２つの画素の画素値と、２周期分離れた２つの画素の画素値との４つの画素値の平均値を補間画素の画素値としてもよい。さらには、２周期以上離れた画素の画素値を参照して補間画素の画素値を求めてもよい。
（変形例３）
また、上記の実施の形態では、補間画素から主走査方向に沿った両側の読取画素の画素値に基づいて補間画素の画素値を設定したが、主走査方向に沿った一方向側のみの読取画素の画素値に基づいて補間画素の画素値を設定してもよい。また、例えば図５に示すフローチャートの変数Ｐｆ及びＰｒのうち何れか一方が第１の閾値Ｐｔ１以上かｒ第２の閾値Ｐｔ２以下であるものの、他方がこの条件を満たさない場合に、条件を満たす側の主走査方向に沿った一方向側のみの読取画素の画素値に基づいて補間画素の画素値を設定するようにしてもよい。
（変形例４）
また、上記の実施の形態では、極値の数によって周期的な画素値の増減があるかを判定したが、これに限らず、例えば予め定められた閾値を越えて画素値が変化した回数によってこの判定をしてもよい。
（変形例５）
また、上記実施の形態では、画素値の増減の繰り返し周期を画素の数によって表現したが、これに限らない。例えば、読取画素の画素値に基づいて原稿９の主走査方向における画像の明度の変化の周期を例えばμｍ単位で演算し、画素値の増減の繰り返し周期を長さの単位で表してもよい。この場合、その周期の長さに対応した位置における読取画素の画素値に基づいて補間処理を行う。
（変形例６）
また、上記の実施の形態では、極値の探索範囲における画素の数を極値の数で割り算を行うことにより周期を演算して求めたが、極値の数と周期との対応表を予め記憶部４３２に記憶し、この対応表を参照して周期を求めてもよい。
［第２の実施の形態］
次に、図７を参照して本発明の第２の実施の形態について説明する。第１の実施の形態では、画像処理プログラムに従って動作するＣＰＵ等の処理によって画素補間装置の機能を実現する場合について説明したが、本実施の形態は、プログラムを有せず、回路要素の組み合わせによって同機能を実現する点で第１の実施の形態と異なり、その他は第１の実施の形態と同様に構成されている。
図７は、本実施の形態に係る画素補間装置４３Ａの回路構成例を示す図である。この画素補間装置４３Ａは、補間画素の周辺部における読取画素の画素値が格納されるシフトレジスタ５０，及びシフトレジスタ５０に格納された値に基づいて動作する複数の回路素子から構成されている。
シフトレジスタ５０の各レジスタには、読取画素の画素値の情報が主走査方向に沿った順序で格納され、予め定められた時間間隔で各レジスタの内容が後段側にシフトするように構成されている。つまり、予め定められた時間が経過するたびに、シフトレジスタ５０の第１のレジスタ５０１の記憶内容は第２のレジスタ５０２に移動し、第２のレジスタ５０２の記憶内容は第３のレジスタ５０３に移動する。
シフトレジスタ５０の各レジスタには、第１の実施の形態における配列変数Ｄ［ｘ］の値が格納される。ここで、ｘは配列変数の引数であり、補間処理の際には−ｎからｎまでの値を取り得る。
第１のレジスタ５０１及び第２のレジスタ５０２に記憶された画素値の情報は、第１の比較器５１１に入力される。第１の比較器５１１は、第１のレジスタ５０１に格納された画素値が第２のレジスタ５０２に格納された画素値よりも大きい場合にオン信号を出力する。この出力は、インバータ５１１ａで反転されて第１のアンドゲート５１３に出力される。
また、第２のレジスタ５０２及び第３のレジスタ５０３に記憶された画素値の情報は、第２の比較器５１２に入力される。第２の比較器５１２は、第２のレジスタ５０２に格納された画素値が第３のレジスタ５０３に格納された画素値よりも大きい場合にオン信号を第１のアンドゲート５１３に出力する。
第１のアンドゲート５１３は、両入力が共にオンの場合にオン信号を加算器５２に出力する。加算器５２のイネーブル入力には、第２のレジスタ５０２に格納された画素値の配列変数Ｄ［ｘ］の引数（以下、この引数を「対象引数」という。）が−ｎ＋１から−２まで、又は２からｎ−１までの場合にオン信号を出力する論理回路５２１の出力信号が入力される。また、加算器５２のリセット入力には、対象引数が−１の場合又はｎの場合にオン信号を出力する論理回路５２２の出力が入力される。
これにより、加算器５２は、対象引数が−ｎ＋１から−２に変化する間、及び引数ｘが２からｎ−１に変化する間に第１のアンドゲート５１３から入力されたオン信号のカウント値を出力する。加算器５２の出力は、Ｐｆレジスタ５３１及びＰｒレジスタ５３２に入力される。
Ｐｆレジスタ５３１には、加算器５２の出力の他に、加算器５２の出力をラッチするためのクロック信号として、対象引数が−２の場合にオン信号を出力する論理回路５３３の出力信号が入力される。これにより、Ｐｆレジスタ５３１は、対象引数が−２になった時の加算器５２の出力を記憶し、記憶した信号（加算器５２のカウント値）を第３の比較器５４１及び第４の比較器５４２に出力する。
また、Ｐｒレジスタ５３２には、加算器５２の出力の他に、加算器５２の出力をラッチするためのクロック信号として、対象引数がｎの場合にオン信号を出力する論理回路５３４の出力信号が入力される。これにより、Ｐｒレジスタ５３２は、対象引数がｎになった時の加算器５２の出力を記憶し、記憶した信号（加算器５２のカウント値）を第５の比較器５４３及び第６の比較器５４４に出力する。
第３の比較器５４１及び第５の比較器５４３には、第１の実施の形態における第１の閾値Ｐｔ１に対応する信号を出力する第１の閾値出力回路５３５の出力信号が入力される。また、第４の比較器５４２及び第６の比較器５４４には、第１の実施の形態における第２の閾値Ｐｔ２に対応する信号を出力する第２の閾値出力回路５３６の出力信号が入力される。
第３の比較器５４１は、Ｐｆレジスタ５３１の出力信号が第１の閾値出力回路５３５の出力信号よりも大きい場合にオン信号を出力する。第４の比較器５４２は、Ｐｆレジスタ５３１の出力信号が第２の閾値出力回路５３６の出力信号よりも大きい場合にオン信号を出力する。
また、第５の比較器５４３は、Ｐｒレジスタ５３２の出力信号が第１の閾値出力回路５３５の出力信号よりも大きい場合にオン信号を出力する。第６の比較器５４４は、Ｐｒレジスタ５３２の出力信号が第２の閾値出力回路５３６の出力信号よりも大きい場合にオン信号を出力する。
第３の比較器５４１及び第５の比較器５４３の出力信号は、第２のアンドゲート５５に入力される。第４の比較器５４２の出力信号は、インバータ５４２ａにより反転されて第２のアンドゲート５５に入力される。また、第６の比較器５４４の出力信号は、インバータ５４４ａにより反転されて第２のアンドゲート５５に入力される。第２のアンドゲート５５は、これらの入力信号が全てオンである場合に、後述の第３のセレクタ回路５７３及び第４のセレクタ回路５７４にオン信号を出力する。
Ｐｆレジスタ５３１の出力信号はまた、第１のアドレス変換回路５６１に入力される。第１のアドレス変換回路５６１は、（ｎ−２）をＰｆレジスタ５３１の出力値で除した商の信号を出力する。この商は、複数の画素の画素値の増減の周期に相当する。なお、この商の小数点以下の値は切り下げられる。
同様に、Ｐｒレジスタ５３２の出力信号は、第２のアドレス変換回路５６２に入力される。第２のアドレス変換回路５６２は、（ｎ−２）をＰｒレジスタ５３２の出力値で除した商の信号を出力する。この商は、複数の画素の画素値の増減の周期に相当する。なお、この商の小数点以下の値は切り下げられる。
第１のアドレス変換回路５６１の出力は、第１のセレクタ回路５７１に入力される。この第１のセレクタ回路５７１は、シフトレジスタ５０の各レジスタからの信号を入力し、シフトレジスタ５０の各レジスタのうち、第１のアドレス変換回路５６１の出力に対応したレジスタからの入力信号を抽出して出力するように構成されている。
また、第２のアドレス変換回路５６２の出力は、第２のセレクタ回路５７２に入力される。この第２のセレクタ回路５７２は、シフトレジスタ５０の各レジスタからの信号を入力し、シフトレジスタ５０の各レジスタのうち、第２のアドレス変換回路５６２の出力に対応したレジスタからの入力信号を抽出して出力するように構成されている。
第１のセレクタ回路５７１の出力信号は、第３のセレクタ回路５７３に入力される。第３のセレクタ回路５７３にはまた、シフトレジスタ５０の対応するレジスタからＤ[−１]の信号が入力される。
また、第２のセレクタ回路５７２の出力信号は、第４のセレクタ回路５７４に入力される。第４のセレクタ回路５７４にはまた、シフトレジスタ５０の対応するレジスタからＤ[１]の信号が入力される。
第３のセレクタ回路５７３及び第４のセレクタ回路５７４には、選択信号として第２のアンドゲート５５の出力信号が入力される。第３のセレクタ回路５７３は、この選択信号がオンの場合には、第１のセレクタ回路５７１からの入力信号を選択し、その入力信号を出力する。一方、選択信号がオフの場合には、Ｄ[−１]に対応する信号を選択して出力する。
また、第４のセレクタ回路５７４は、選択信号がオンの場合には、第２のセレクタ回路５７２からの入力信号を選択し、その入力信号を出力する。一方、選択信号がオフの場合には、Ｄ[１]に対応する信号を選択して出力する。第３のセレクタ回路５７３及び第４のセレクタ回路５７４の出力は、加算器５８に出力される。
加算器５８は、第３のセレクタ回路５７３の出力信号により表される画素値と第４のセレクタ回路５７４の出力信号により表される画素値とを加算し、その加算結果を除算器５９に出力する。除算器５９は、入力された加算器５８の加算結果としての和を２で除した商の情報を出力する。この出力値が補正画素の画素値であり、シフトレジスタ５０の対応するレジスタに、Ｄ［０］として格納される。
上記の回路の構成要素のうち、第１の比較器５１１,第２の比較器５１２,第１のアンドゲート５１３,加算器５２,Ｐｆレジスタ５３１，Ｐｒレジスタ５３２，第３〜第６の比較器５４１〜５４４，及び第２のアンドゲート５５は、判定手段の一例である。
また、第１のアドレス変換回路５６１，第２のアドレス変換回路５６２は、周期算出手段の一例である。また、第１のセレクタ回路５７１，第２のセレクタ回路５７２，第３のセレクタ回路５７３，第４のセレクタ回路５７４，加算器５８，及び除算器５９は、補間手段の一例である。
上記のように構成された本実施の形態に係る画素補間装置４３Ａは、第１の実施の形態に係る画素補間装置４３と同様の動作をより高速に実行する。また、画素補間装置４３Ａは、第１の実施の形態における各変形例と同様に変形することが可能である。
［第３の実施の形態］
次に、図８を参照して本発明の第３の実施の形態について説明する。
図８は、本実施の形態に係る画素補間装置４３Ｂの概略の構成例を示す図である。
第１及び第２の実施の形態では、光電変換素子アレイが一列の光電変換素子を有する場合について説明したが、本実施の形態では、原稿との間に赤色フィルタ，緑色フィルタ，及び青色フィルタが配置された赤色読み取り用の第１の光電変換素子列，緑色読み取り用の第２の光電変換素子列，及び青色読み取り用の第３の光電変換素子列の３つの光電変換素子列を有する光電変換素子アレイを用いる場合について説明する。
この光電変換素子アレイを用いた場合には、第１〜第３の光電変換素子列により原稿の画像を読み取った結果を示す画素値が同時に画素補間装置４３Ｂに引き渡される。本実施の形態では、補間処理を行う１つの補間処理実行部６４０を有し、この補間処理実行部６４０により赤，緑，及び青の三色の補間画素の画素値の設定を処理時期をずらして順次実行するように構成されている。その他の構成は、第１の実施の形態と同様である。
図８に示すように、画素補間装置４３Ｂは、各色の画素値を取得する取得部６１と、画素値の情報の伝達を遅延させる第１の遅延回路部６２と、補間処理を行う補間処理部６４と、各色の画素値の情報を選択して順次補間処理部６４に供給する選択回路部６３と、補間処理が行われた画素値の情報の伝達経路の切り替えを行う切換回路部６５と、各色の画素値の情報の伝達の遅延時間を共通化するための第２の遅延回路部６６と、各色の画素値の情報を出力する出力部６７と、選択回路部６３及び切換回路部６５を制御する選択信号出力回路６８とを備えている。
取得部６１は、赤色の画素の画素値を取得する第１の取得部６１Ｒと、緑色の画素の画素値を取得する第２の取得部６１Ｇと、青色の画素の画素値を取得する第３の取得部６１Ｂとを備えて構成されている。
第１の遅延回路部６２は、取得部６１が取得した各色の画素の画素値の伝達を遅延させる、この遅延時間は色ごとに異なる。なお、この遅延時間はゼロ以上の時間であり、１つの色については遅延が発生しないように（遅延時間＝０）構成することができる。
具体的には、第２の取得部６１Ｇから出力される情報の伝達を遅延させる第１の遅延回路６２１と、第３の取得部６１Ｂから出力される情報の伝達を遅延させる第２の遅延回路６２２及び第３の遅延回路６２３とを備えて構成されている。第１〜第３の遅延回路６２１，６２２，６２３による遅延時間はそれぞれ同じになるように設定されており、その遅延時間は、補間処理部６４による補間処理に必要な時間以上の時間に設定されている。
選択回路部６３は、第１〜第３のセレクタ回路６３１，６３２，６３３を有している。第１〜第３のセレクタ回路６３１，６３２，６３３は、第１〜第３の３つの入力ポート及び選択信号入力ポートを備え、第１〜第３の入力ポートのうち、選択信号入力ポートに入力される選択信号に応じて選択された１つの入力ポートの信号を出力するように構成されている。
第１の取得部６１Ｒの出力は、第１のセレクタ回路６３１の第１の入力ポート，第２のセレクタ回路６３２の第３の入力ポート，及び第３のセレクタ回路６３３の第２の入力ポートに入力される。第１の遅延回路６２１の出力は、第１のセレクタ回路６３１の第２の入力ポート，第２のセレクタ回路６３２の第１の入力ポート，及び第３のセレクタ回路６３３の第３の入力ポートに入力される。第３の遅延回路６２３の出力は、第１のセレクタ回路６３１の第３の入力ポート，第２のセレクタ回路６３２の第２の入力ポート，及び第３のセレクタ回路６３３の第１の入力ポートに入力される。
補間処理部６４は、補間処理を実行する補間処理実行部６４０と、第１の補間処理等価遅延回路６４１及び第２の補間処理等価遅延回路６４２とを備えて構成されている。補間処理実行部６４０は、取得した読取画素の画素値に基づいて、補間画素の画素値の設定を実行する。この補間処理実行部６４０は、例えば図７に示す各回路構成要素を有して構成されている。
第１の補間処理等価遅延回路６４１の遅延時間、及び第２の補間処理等価遅延回路６４２による遅延時間は、補間処理実行部６４０による補間処理に必要な時間と同等に設定されている。
第１のセレクタ回路６３１の出力信号は補間処理実行部６４０に入力される。また、第２のセレクタ回路６３２の出力信号は第１の補間処理等価遅延回路６４１に入力され、第３のセレクタ回路６３３の出力信号は第２の補間処理等価遅延回路６４２に入力される。
切換回路部６５は、第４〜第６のセレクタ回路６３４，６３５，６３６を備えて構成されている。補間処理実行部６４０，第１の補間処理等価遅延回路６４１，及び第２の補間処理等価遅延回路６４２の出力は、これら第４〜第６のセレクタ回路６３４，６３５，６３６に入力される。第４〜第６のセレクタ回路６３４，６３５，６３６は、第１〜第３のセレクタ回路６３１，６３２，６３３と同様の構成及び機能を有している。
補間処理実行部６４０の出力は、第４のセレクタ回路６３４の第１の入力ポート、第５のセレクタ回路６３５の第２の入力ポート、及び第６のセレクタ回路６３６の第３の入力ポートに入力される。第１の補間処理等価遅延回路６４１の出力は、第４のセレクタ回路６３４の第３の入力ポート、第５のセレクタ回路６３５の第１の入力ポート、及び第６のセレクタ回路６３６の第２の入力ポートに入力される。また、第２の補間処理等価遅延回路６４２の出力は、第４のセレクタ回路６３４の第２の入力ポートｂ、第５のセレクタ回路６３５の第３の入力ポート、及び第６のセレクタ回路６３６の第１の入力ポートに入力される。
第２の遅延回路部６６は、第４のセレクタ回路６３４から出力される情報の伝達を遅延させる第４の遅延回路６２４及び第５の遅延回路６２５と、第５のセレクタ回路６３５から出力される情報の伝達を遅延させる第６の遅延回路６２６とを備えて構成されている。第４〜第６の遅延回路６２４，６２５，６２６による遅延時間はそれぞれ同じになるように設定されており、その遅延時間は、補間処理部６４による補間処理に必要な時間以上の時間に設定されている。
出力部６７は、赤色の画素の画素値を出力する第１の出力部６７Ｒと、緑色の画素の画素値を出力する第２の出力部６７Ｇと、青色の画素の画素値を出力する第３の出力部６７Ｂとを備えて構成されている。
第４のセレクタ回路６３４の出力は、第４の遅延回路６２４及び第５の遅延回路６２５を介して、第１の出力部６７Ｒに入力される。第５のセレクタ回路６３５の出力は、第６の遅延回路６２６を介して、第２の出力部６７Ｇに入力される。第６のセレクタ回路６３６の出力は、遅延回路を介さずに第３の出力部６７Ｂに入力される。
また、第１〜第６のセレクタ回路６３１〜６３６のそれぞれの選択信号入力ポートには、選択信号出力回路６８の出力信号が入力される。選択信号出力回路６８は、第１の入力ポートの信号を出力すべき第１の選択信号、第２の入力ポートの信号を出力すべき第２の選択信号、及び第３の入力ポートの信号を出力すべき第３の選択信号を予め定められた時間間隔で切り替えて出力する。この時間間隔は、補間処理実行部６４０による補間処理に必要な時間以上の時間に設定されている。
（画素補間装置の動作）
次に、図９を参照して画素補間装置４３Ｂの動作を説明する。
図９は、第１の遅延回路６２の出力側における赤色，緑色，及び青色の画素の画素値の情報の流れの例を模式的に示す図である。
画素補間装置４３Ｂには、赤色，緑色，及び青色の画素の画素値の情報が同時に供給されるが、第１の遅延回路６２１の遅延動作により、緑色の画素の画素値の情報の伝達が１段階（各遅延回路の遅延時間）遅延する。また、第２の遅延回路６２２及び第３の遅延回路６２３の遅延動作により、青色の画素の画素値の情報の伝達が２段階遅延する。
図９における斜線部ＤＲ，ＤＧ，ＤＢは、隣接する光電変換素子アレイの境界を中心とする周辺部の画素の画素値の情報を示す。また、破線は選択信号出力回路６８の出力信号の変化に応じて補間処理実行部６４０に入力される情報の切り替えのタイミングを示す。
隣接する一対の光電変換素子アレイの間に対応する補間画素の画素値は、補間処理実行部６４０の補間処理により設定されるが、補間画素の周辺部の読取画素の画素値の情報が補間処理実行部６４０に入力される時期は、第１の遅延回路部６２によって時間差が生じる。
図９に示すように、第１期間Ｔ１では、赤色の画素について、光電変換素子アレイの境界周辺部の画素情報ＤＲが補間処理実行部６４０に入力される。選択信号出力回路６８の出力信号が変化して第２期間Ｔ２に移行すると、光電変換素子アレイの境界周辺部の緑色の画素情報ＤＧが補間処理実行部６４０に入力される。さらに選択信号出力回路６８の出力信号が変化して第３期間Ｔ３に移行すると、光電変換素子アレイの境界周辺部の青色の画素情報ＤＢが補間処理実行部６４０に入力される。以下同様に、第４期間Ｔ４及び第７期間Ｔ７では境界周辺部の赤色の画素情報ＤＲが、第５期間Ｔ５及び第８期間Ｔ８では境界周辺部の緑色の画素情報ＤＧが、第６期間Ｔ６及び第９期間Ｔ９では境界周辺部の青色の画素情報ＤＢが、それぞれ補間処理実行部６４０に入力される。
補間処理が行われた各色の画素の画素値の情報は、選択信号出力回路６８が切換回路部６５を制御することにより、それぞれの色に対応した第１〜第３の出力部６７Ｒ，６７Ｇ，６７Ｂから出力される。第１の遅延回路部６２により発生した各色の画素の画素値情報の遅延時間のばらつきは、第２の遅延回路部６６によって修正される。
このように、本実施の形態では、補間処理を実行する１つの補間処理実行部６４０で各色の補間画素の画素値の設定を行うので、それぞれの色ごとに補間処理実行部を設けた場合に比較して、全体の回路規模が小さくなる。
［他の実施の形態］
なお、本発明は、上記各実施の形態に限定されず、本発明の趣旨を逸脱しない範囲内で種々な変形が可能である。
例えば、上記各実施の形態では、原稿９の表面９ａのみの画像を読み取る場合について説明したが、表面９ａは複数のミラーを用いた縮小光学系を有する画像読取部で読み取り、原稿９の裏面を上記実施の形態に係る画像読取１０及び画像処理部４によって読み取る、両面同時読み取りが可能な画像読取装置に上記各実施の形態に係る画像補間装置を適用してもよい。
また、上記各実施の形態では、シェーディング補正部４２によるシェーディング補正の後に補間画素の補間処理を実行する場合について説明したが、この順序を逆にしてもよい。
また、上記各実施の形態では、画像補間処理プログラム４３２ａが画像読取装置１００に組み込まれたものとして説明したが、これに限らず、画像補間処理プログラム４３２ａをコンピュータの記憶装置に記憶させ、画像読取部１０等をこのコンピュータとは別体に設けてもよい。この場合、画像補間処理プログラム４３２ａは、ＣＤ−ＲＯＭ等の記憶媒体に格納して提供することも可能であり、インターネット等のネットワークに接続されているサーバ装置等からコンピュータにダウンロードしてもよい。
また、上記実施の形態の各手段の全て又は一部をＡＳＩＣ等のハードウエアによって実現してもよい。またさらに、上記実施の形態で説明した上記ステップの入替え、削除、追加等は可能である。
２…蓋部、４…画像処理部、８ａ…照射光、８ｂ…反射光、９…原稿、９ａ…表面、１０…画像読取部、１１…原稿台、１２…光源、１３…導光体、１４…結像レンズ、１５…ラインセンサ、２０…原稿搬送機構、２１…給紙トレイ、２２…原稿分離ロール、２３…原稿搬送ロール、２４…読取ロール、２５…排出ロール、２６…排紙台、３０…コントローラ、３１…読取制御部、３２…操作パネル、４１…Ａ／Ｄ変換部、４２…シェーディング補正部、４３，４３Ａ，４３Ｂ…画素補間装置、４４…画像情報処理部、４５…送信部、５０…シフトレジスタ、５２…加算器、５５…第１のアンドゲート、５８…加算器、５９…除算器、６１…取得部、６１Ｂ…第１の取得部、６１Ｇ…第２の取得部、６１Ｒ…第３の取得部、６２…遅延回路部、６３…選択回路部、６４…補間処理部、６５…切換回路部、６６…遅延回路部、６７…出力部、６７Ｂ…第１の出力部、６７Ｇ…第２の出力部、６７Ｒ…第３の出力部、６８…選択信号出力回路、９０…読取ライン、９１…網点、９１ａ〜９１ｎ…極値、９２ａ〜９２ｄ，９２ｓ…画素値、１００…画像読取装置、１１１…白基準部材、１５０…プリント基板、１５０ａ…補間画素、１５１…第１の光電変換素子アレイ、１５１ａ〜１５１ｃ…光電変換素子、１５２…第２の光電変換素子アレイ、１５２ａ〜１５２ｃ…光電変換素子、１５３…第３の光電変換素子アレイ、１５４…第４の光電変換素子アレイ、３１１…駆動制御部、３１２…点灯制御部、４３１…制御部、４３１ａ…判定手段、４３１ｂ…周期算出手段、４３１ｃ…補間手段、４３２…記憶部、４３２ａ…画像補間処理プログラム、４３２ｂ…読取画素情報、４３２ｃ…補間画素情報、４５２…記憶部、５０１…第１のレジスタ、５０２…第２のレジスタ、５０３…第３のレジスタ、５１１…第１の比較器、５１１ａ…インバータ、５１２…第２の比較器、５１３…アンドゲート、５２１，５２２…論理回路、５３１…Ｐｆレジスタ、５３２…Ｐｒレジスタ、５３３，５３４…論理回路、５３５…第１の閾値出力回路、５３６…第２の閾値出力回路、５４１…第３の比較器、５４１ａ…インバータ、５４２…第２の比較器、５４３ａ…インバータ、５４４…第４の比較器、５６１…第１のアドレス変換回路、５６２…第２のアドレス変換回路、５７１…第１のセレクタ回路、５７２…第２のセレクタ回路、５７３…第３のセレクタ回路、５７４…第４のセレクタ回路、６２１…第１の遅延回路、６２２…第２の遅延回路、６２３…第３の遅延回路、６２４…第４の遅延回路、６２５…第５の遅延回路、６２６…第６の遅延回路、６３１…第１のセレクタ回路、６３２…第２のセレクタ回路、６３３…第３のセレクタ回路、６３４…第４のセレクタ回路、６３５…第５のセレクタ回路、６３６…第６のセレクタ回路、６４０…補間処理実行部、６４１…第１の補間処理等価遅延回路、６４２…第２の補間処理等価遅延回路

Claims (6)

  1. 複数の光電変換素子を有する第１及び第２の光電変換素子アレイによって原稿を読み取って得られた原稿画像における複数の画素の画素値の増減の周期を求める周期算出手段と、
    前記複数の画素のうち、前記第１及び第２の光電変換素子アレイの間の位置に対応する補間画素との間隔が前記周期算出手段で求めた周期に対応する画素を抽出し、前記抽出された画素の画素値に基づいて前記補間画素の画素値を補間する補間手段とを備えた画素補間装置。
  2. 前記補間手段は、前記第１の光電変換素子アレイによって読み取られた画素、及び前記第２の光電変換素子アレイによって読み取られた画素から前記周期に対応する画素をそれぞれ抽出し、前記補間画素の画素値を前記抽出された画素の画素値に基づいて設定する請求項１に記載の画素補間装置。
  3. 前記周期算出手段は、前記第１及び第２の光電変換素子アレイの間の周辺部における複数の画素の画素値の極値の数に基づいて前記周期を求める請求項１又は２に記載の画素補間装置。
  4. 入力された複数の色の画素の画素値の情報を前記複数の色ごとに異なる遅延時間で遅延させる遅延回路部を備え、
    前記周期算出手段は、前記複数の色のそれぞれについて、前記遅延時間の短いものから順に前記補間画素の画素値を補間する請求項１乃至３のいずれか１項に記載の画素補間装置。
  5. 請求項１乃至４のいずれか１項に記載の画素補間装置と、
    原稿を照射する光源と、
    前記原稿の反射光の強度に応じた信号を出力する複数の光電変換素子を有する第１及び第２の光電変換素子アレイと、
    前記第１及び第２の光電変換素子アレイの前記光電変換素子の出力信号に基づいて前記原稿画像の前記複数の画素の画素値を設定し、当該設定した画素値の情報を前記画素補間装置に供給する供給部とを備えた画像読取装置。
  6. 複数の光電変換素子を有する第１及び第２の光電変換素子アレイによって原稿を読み取って得られた原稿画像における複数の画素の画素値の増減の周期を求める周期算出ステップと、
    前記複数の画素のうち、前記第１及び第２の光電変換素子アレイの間の位置に対応する補間画素との間隔が前記周期算出周期算出で求めた周期に対応する画素を抽出し、前記抽出された画素の画素値に基づいて前記補間画素の画素値を補間する補間ステップとを有する処理をコンピュータに実行させる画素補間処理プログラム。

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