JP2012054403A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2012054403A JP2012054403A JP2010195837A JP2010195837A JP2012054403A JP 2012054403 A JP2012054403 A JP 2012054403A JP 2010195837 A JP2010195837 A JP 2010195837A JP 2010195837 A JP2010195837 A JP 2010195837A JP 2012054403 A JP2012054403 A JP 2012054403A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- trench
- cell
- igbt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、絶縁ゲート型の半導体装置に関する。 The present invention relates to an insulated gate semiconductor device.
従来より、IGBT(Insulated Gate Bipolar Transistor)セルとダイオード(Free Wheeling Diode)セルとが同じ半導体基板に形成された半導体装置が、例えば特許文献1で提案されている。 Conventionally, for example, Patent Document 1 proposes a semiconductor device in which an IGBT (Insulated Gate Bipolar Transistor) cell and a diode (Free Wheeling Diode) cell are formed on the same semiconductor substrate.
具体的に、特許文献1では、例えばN型半導体基板の表層部にP型層が形成され、このP型層の表層部にN型エミッタ領域が形成されたものに対して、N型エミッタ領域とP型層とを貫通してN型半導体基板に達する第1トレンチが複数形成されている。各第1トレンチには絶縁膜を介してゲート電極が埋め込まれている。 Specifically, in Patent Document 1, for example, a P-type layer is formed on a surface layer portion of an N-type semiconductor substrate, and an N-type emitter region is formed on the surface layer portion of the P-type layer. And a plurality of first trenches that penetrate the P-type layer and reach the N-type semiconductor substrate. A gate electrode is embedded in each first trench through an insulating film.
また、隣同士の第1トレンチの間にはN型エミッタ領域よりも深いP+型領域がコンタクト用として形成されており、このP+型領域を貫通してP型層に達する第2トレンチが形成されている。そして、N型半導体基板の表面上には、ゲート電極を覆う層間絶縁膜を介してエミッタ電極が形成されている。このエミッタ電極は、第2トレンチにも埋め込まれている。すなわち、第1トレンチはトレンチゲート構造を構成するトレンチであり、第2トレンチはエミッタコンタクト用のトレンチである。 Further, between the adjacent first trenches, a P + type region deeper than the N type emitter region is formed for contact, and a second trench that penetrates the P + type region and reaches the P type layer is formed. ing. An emitter electrode is formed on the surface of the N-type semiconductor substrate via an interlayer insulating film covering the gate electrode. This emitter electrode is also embedded in the second trench. That is, the first trench is a trench constituting a trench gate structure, and the second trench is a trench for emitter contact.
さらに、N型半導体基板の裏面側にP+型コレクタ領域とN+型カソード領域とが設けられ、これらP+型コレクタ領域およびN+型カソード領域の上に共通のコレクタ電極が形成されている。これにより、P+型コレクタ領域が形成された部分はIGBT素子として機能し、N+型カソード領域が形成された部分はダイオード素子として機能する。 Further, a P + type collector region and an N + type cathode region are provided on the back side of the N type semiconductor substrate, and a common collector electrode is formed on the P + type collector region and the N + type cathode region. Thus, the portion where the P + type collector region is formed functions as an IGBT element, and the portion where the N + type cathode region is formed functions as a diode element.
このような構造によると、ダイオード素子領域のアノード構造はIGBT素子領域の構造であり、P型層に達する第2トレンチ内に埋め込まれたエミッタ電極がダイオード素子領域のアノード電極として機能する。しかしながら、ダイオード素子領域においてエミッタ電極に接するP型領域は、IGBT素子領域のチャネル領域の閾値電圧Vtを決めるための不純物濃度に設定されているので、ダイオード素子のアノードの不純物濃度としては濃すぎるという問題があった。 According to such a structure, the anode structure of the diode element region is the structure of the IGBT element region, and the emitter electrode embedded in the second trench reaching the P-type layer functions as the anode electrode of the diode element region. However, since the P-type region in contact with the emitter electrode in the diode element region is set to an impurity concentration for determining the threshold voltage Vt of the channel region in the IGBT element region, the impurity concentration of the anode of the diode element is too high. There was a problem.
そこで、特許文献1では、ダイオード素子領域には第1トレンチおよび第2トレンチを設けずに、別マスクを用いた専用工程でIGBT素子領域のP型領域よりも低濃度のP型アノード領域を形成した構造も提案されている。これにより、半導体基板へのホールの注入を低減でき、所望のダイオード特性が得られる。 Therefore, in Patent Document 1, the first and second trenches are not provided in the diode element region, but a P-type anode region having a lower concentration than the P-type region in the IGBT element region is formed by a dedicated process using another mask. Proposed structures have also been proposed. Thereby, the injection | pouring of the hole to a semiconductor substrate can be reduced and a desired diode characteristic is acquired.
しかしながら、ダイオード素子領域に専用のP型アノード領域を設けた構造では、相対的にIGBT素子領域からダイオード素子領域へのホールの注入が多くなるので、順方向電圧Vfがシフトしてしまうことや、リカバリ耐量が低下するという問題が生じる。また、ダイオード素子領域の断面構造がIGBT素子領域と異なるため、IGBT素子領域の端に位置するトレンチの底部付近に電界が集中してしまい、耐圧が低下してしまうという問題もある。 However, in the structure in which the dedicated P-type anode region is provided in the diode element region, since the injection of holes from the IGBT element region to the diode element region is relatively increased, the forward voltage Vf is shifted, There arises a problem that the recovery tolerance decreases. In addition, since the cross-sectional structure of the diode element region is different from that of the IGBT element region, there is a problem that the electric field is concentrated near the bottom of the trench located at the end of the IGBT element region and the breakdown voltage is lowered.
本発明は上記点に鑑み、IGBT素子領域からダイオード素子領域へのホールの注入を抑制することができ、さらに耐圧を確保できる構造を備えた半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device having a structure capable of suppressing the injection of holes from the IGBT element region to the diode element region and further ensuring a withstand voltage.
上記目的を達成するため、請求項1に記載の発明では、一面(31)および他面(32)を有すると共に第1導電型のドリフト層(33)を含む半導体基板(30)を備え、半導体基板(30)の他面(32)側に、第2導電型のコレクタ層(35)と第1導電型のカソード層(36)とが同じ階層に形成され、これらコレクタ層(35)およびカソード層(36)の上にコレクタ電極が形成されており、半導体基板(30)の一面(31)の面方向において、コレクタ層(35)が形成された領域がIGBT素子として動作するIGBTセル(10)とされ、カソード層(36)が形成された領域がダイオード素子として動作するダイオードセル(20)とされている。 In order to achieve the above object, a semiconductor substrate (30) having a first surface (31) and another surface (32) and including a first conductivity type drift layer (33) is provided. The second conductivity type collector layer (35) and the first conductivity type cathode layer (36) are formed in the same layer on the other surface (32) side of the substrate (30). These collector layer (35) and cathode A collector electrode is formed on the layer (36), and an IGBT cell (10) in which a region in which the collector layer (35) is formed operates as an IGBT element in the surface direction (31) of the semiconductor substrate (30). The region in which the cathode layer (36) is formed is a diode cell (20) that operates as a diode element.
また、IGBTセル(10)は、ドリフト層(33)の上に形成された第2導電型のチャネル層(37)と、チャネル層(37)を貫通してドリフト層(33)に達するように形成されたトレンチ(38)と、トレンチ(38)の表面に形成されたゲート絶縁膜(41)と、トレンチ(38)内において、ゲート絶縁膜(41)の上に形成されたゲート電極(43)と、チャネル層(37)の表層部に形成され、当該チャネル層(37)内においてトレンチ(38)の側面に接するように形成された第1導電型のエミッタ領域(44)と、チャネル層(37)の表層部に形成された第2導電型の第1コンタクト領域(45)と、チャネル層(37)内においてトレンチ(38)の深さ方向にエミッタ領域(44)および第1コンタクト領域(45)よりも深いと共に当該チャネル層(37)をエミッタ領域(44)および第1コンタクト領域(45)側とドリフト層(33)側とに分割する第1導電型のフローティング層(48)と、ゲート電極(43)上を含むように形成された層間絶縁膜(50)と、を備えている。 Further, the IGBT cell (10) has a channel layer (37) of the second conductivity type formed on the drift layer (33) and reaches the drift layer (33) through the channel layer (37). The formed trench (38), the gate insulating film (41) formed on the surface of the trench (38), and the gate electrode (43) formed on the gate insulating film (41) in the trench (38). ), A first conductivity type emitter region (44) formed in the surface layer portion of the channel layer (37) and in contact with the side surface of the trench (38) in the channel layer (37), and the channel layer First contact region (45) of the second conductivity type formed in the surface layer portion of (37), emitter region (44) and first contact region in the depth direction of trench (38) in channel layer (37) ( A floating layer (48) of the first conductivity type that is deeper than 5) and divides the channel layer (37) into the emitter region (44) and the first contact region (45) side and the drift layer (33) side; And an interlayer insulating film (50) formed so as to include the gate electrode (43).
そして、ダイオードセル(20)は、IGBTセル(10)とダイオードセル(20)との境界側では少なくともトレンチ(38)よりも深く、チャネル層(37)よりも面密度が小さいアノードとしての第2導電型のリサーフ領域(52)と、リサーフ領域(52)の表層部に形成された第2導電型の第2コンタクト領域(55)を備えていることを特徴とする。 The diode cell (20) is a second anode serving as an anode having a surface density that is at least deeper than the trench (38) and smaller than the channel layer (37) on the boundary side between the IGBT cell (10) and the diode cell (20). A conductive resurf region (52) and a second conductive type second contact region (55) formed in the surface layer of the resurf region (52) are provided.
これによると、ダイオードセル(20)にトレンチ(38)よりも深いリサーフ領域(52)が形成されているので、チャネル層(37)によってドリフト層(33)に形成される空乏層とリサーフ領域(52)によってドリフト層(33)に形成される空乏層とがIGBTセル(10)とダイオードセル(20)との境界付近で滑らかに接続される。これにより、当該境界付近の電界強度が滑らかになるので、IGBTセル(10)とダイオードセル(20)との境界付近における電界集中を緩和することができ、耐圧を確保することができる。 According to this, since the resurf region (52) deeper than the trench (38) is formed in the diode cell (20), the depletion layer formed in the drift layer (33) by the channel layer (37) and the resurf region ( 52), the depletion layer formed in the drift layer (33) is smoothly connected in the vicinity of the boundary between the IGBT cell (10) and the diode cell (20). As a result, the electric field intensity in the vicinity of the boundary becomes smooth, so that the electric field concentration in the vicinity of the boundary between the IGBT cell (10) and the diode cell (20) can be relaxed, and a breakdown voltage can be secured.
また、IGBTセル(10)のチャネル層(37)に設けられたフローティング層(48)が電位の壁となって機能するので、IGBTセル(10)の動作時には、ドリフト層(33)からチャネル層(37)へのホールの流れが抑制される。これにより、エミッタ電極にホールが吐き出されにくくなり、ドリフト層(33)のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層(33)の抵抗が下がり、IGBTセル(10)の定常損失低減を実現することができる。 In addition, since the floating layer (48) provided in the channel layer (37) of the IGBT cell (10) functions as a potential wall, the drift layer (33) to the channel layer is operated during the operation of the IGBT cell (10). Hole flow to (37) is suppressed. This makes it difficult for holes to be discharged to the emitter electrode, increasing the concentration of holes and electrons in the drift layer (33), and promoting so-called conductivity modulation. Therefore, the resistance of the drift layer (33) is lowered, and the steady loss of the IGBT cell (10) can be reduced.
一方、ダイオードセル(20)の動作時には、IGBTセル(10)の第1コンタクト領域(45)からダイオードセル(20)側に供給されるホールの流れがフローティング層(48)によって阻止されるので、IGBTセル(10)からダイオードセル(20)への過剰なホール注入を抑制することができる。これにより、IGBTセル(10)のゲート干渉によってダイオードセル(20)の順方向電圧Vfが変動してしまうことを抑制することができる。 On the other hand, during the operation of the diode cell (20), the flow of holes supplied from the first contact region (45) of the IGBT cell (10) to the diode cell (20) side is blocked by the floating layer (48). Excessive hole injection from the IGBT cell (10) to the diode cell (20) can be suppressed. Thereby, it can suppress that the forward voltage Vf of a diode cell (20) fluctuates by gate interference of an IGBT cell (10).
請求項2に記載の発明では、IGBTセル(10)のチャネル層(37)と前記ダイオードセル(20)のリサーフ領域(52)とは、前記ダイオードセル(20)において前記半導体基板(30)の一面(31)に垂直な方向でオーバーラップしていることを特徴とする。 In the invention according to claim 2, the channel layer (37) of the IGBT cell (10) and the RESURF region (52) of the diode cell (20) are formed on the semiconductor substrate (30) in the diode cell (20). It overlaps in the direction perpendicular | vertical to one surface (31), It is characterized by the above-mentioned.
また、請求項3に記載の発明では、IGBTセル(10)のチャネル層(37)とダイオードセル(20)のリサーフ領域(52)とは、IGBTセル(10)において半導体基板(30)の一面(31)に垂直な方向でオーバーラップしていることを特徴とする。 In the invention according to claim 3, the channel layer (37) of the IGBT cell (10) and the RESURF region (52) of the diode cell (20) are provided on one surface of the semiconductor substrate (30) in the IGBT cell (10). It is characterized by overlapping in a direction perpendicular to (31).
請求項2または3に記載された発明により、チャネル層(37)によって形成される空乏層とリサーフ領域(52)によって形成される空乏層との接続を滑らかにすることができる。 According to the invention described in claim 2 or 3, the connection between the depletion layer formed by the channel layer (37) and the depletion layer formed by the RESURF region (52) can be made smooth.
請求項4に記載の発明では、トレンチ(38)は、IGBTセル(10)とダイオードセル(20)とが並べられた方向に対して垂直な方向に延設されている。そして、第2コンタクト領域(55)は、トレンチ(38)の延設方向に対して断続的に形成されていると共に、トレンチ(38)の延設方向に対して垂直な方向に断続的に形成された構造とすることができる。
In the invention described in
また、請求項5に記載の発明のように、第2コンタクト領域(55)は、トレンチ(38)の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていても良い。 As in the fifth aspect of the present invention, the second contact region (55) may be formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38).
一方、請求項6に記載の発明のように、リサーフ領域(52)は、トレンチ(38)の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていても良い。 On the other hand, as in the invention described in claim 6, the RESURF region (52) may be formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38).
他方、請求項7に記載の発明のように、リサーフ領域(52)はトレンチ(38)の延設方向に対して垂直な方向に沿うようにストライプ状に形成されており、第2コンタクト領域(55)は、半導体基板(30)の一面(31)に垂直な方向で所定数のリサーフ領域(52)を含むと共にリサーフ領域(52)に沿うようにストライプ状に形成されていても良い。 On the other hand, as in the seventh aspect of the invention, the RESURF region (52) is formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38), and the second contact region ( 55) may include a predetermined number of resurf regions (52) in a direction perpendicular to one surface (31) of the semiconductor substrate (30) and may be formed in a stripe shape along the resurf regions (52).
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるN型およびN−型は本発明の第1導電型に対応し、P型およびP+型は本発明の第2導電型に対応している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the N type and N− type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type and P + type correspond to the second conductivity type of the present invention.
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、DC/DCコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The insulated gate semiconductor device shown in the present embodiment is used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.
図1(a)は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。また、図1(b)は、本実施形態に係る半導体装置の断面図である。 FIG. 1A is a plan view in which all the masks used for manufacturing the semiconductor device according to the present embodiment are overlaid. FIG. 1B is a cross-sectional view of the semiconductor device according to the present embodiment.
図1(b)に示されるように、半導体装置は、IGBTセル10と、このIGBTセル10に隣接するダイオードセル20と、を備えて構成されたRC−IGBTである。IGBTセル10は多数のIGBT素子が形成された領域であり、ダイオードセル20はダイオード素子が形成された領域である。図示しないが、IGBTセル10とダイオードセル20とは交互に複数設けられている。
As shown in FIG. 1B, the semiconductor device is an RC-IGBT that includes an
これらIGBTセル10およびダイオードセル20は、一面31および他面32を有すると共にN−型のドリフト層33を含む半導体基板30に形成されている。また、半導体基板30の他面32に、オン電圧およびスイッチング損失の低減を目的としてN型のフィールドストップ層34が形成されている。そして、フィールドストップ層34のうち、IGBTセル10の領域の上にはP型のコレクタ層35が形成され、ダイオードセル20の領域の上にはN型のカソード層36が形成されている。コレクタ層35およびカソード層36は同じ階層に形成され、これらコレクタ層35およびカソード層36の上に図示しないコレクタ電極が形成されている。
The
このような半導体基板30に対して、IGBTセル10には、ドリフト層33の表層部にP型のチャネル層37が形成され、チャネル層37を貫通してドリフト層33まで達するように複数個のトレンチ38が形成されている。本実施形態では、チャネル層37の表面を半導体基板30の一面31とし、ドリフト層33のうちチャネル層37とは反対側を他面32とする。各トレンチ38は、半導体基板30の一面31の面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。ここで、一方向とは、IGBTセル10とダイオードセル20とが並べられた方向に対して垂直な方向である。そして、トレンチ38は例えば複数個等間隔に平行に形成されている。
With respect to such a
チャネル層37は図1(a)に示されるマスク39が用いられてイオン注入により形成され、トレンチ38は図1(a)に示されるようにマスク40が用いられてエッチングにより形成されている。なお、図1(a)に示される各マスクは、開口部分にハッチングが適宜付されている。
The
各トレンチ38の内壁には、各トレンチ38の内壁表面を覆うようにゲート絶縁膜41が形成されている。このゲート絶縁膜41は図1(a)に示されるマスク42が用いられて熱酸化やCVD法等で形成されている。各トレンチ38のうちIGBTセル10に形成されたトレンチ38のゲート絶縁膜41の上にはポリシリコン等のゲート電極43が埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極43は図示しないパッドのうちゲート用のものに接続されている。
A
また、IGBTセル10では、チャネル層37はチャネル領域を構成している。本実施形態では、チャネル層37はIGBTセル10とダイオードセル20との境界を越えて、ダイオードセル20のうちIGBTセル10側の領域にも形成されている。そして、チャネル領域であるチャネル層37の表層部にN型のエミッタ領域44が形成されている。エミッタ領域44は、半導体基板30の一面31の面方向におけるトレンチ38の長手方向に対して垂直な方向にストライプ状に形成されている。また、当該チャネル層37の表層部に、エミッタ領域44に挟まれるようにP+型の第1コンタクト領域45が形成されている。
In the
N型のエミッタ領域44は、N−型のドリフト層33よりも高不純物濃度で構成され、チャネル層37内において終端しており、かつ、当該チャネル層37内においてトレンチ38の側面に接するように形成されている。具体的には、エミッタ領域44は、トレンチ38間の領域において、トレンチ38の長手方向に沿ってトレンチ38の側面に接するように棒状に延設され、トレンチ38の先端よりも内側で終端した構造とされている。このエミッタ領域44は、マスク46が用いられてイオン注入により形成されている。これにより、エミッタ領域44はIGBTセル10とダイオードセル20とが並んだ方向にストライプ状に延設される。
The N
一方、P+型の第1コンタクト領域45は、P+型のチャネル層37よりも高不純物濃度で構成され、エミッタ領域44と同様に、チャネル層37内において終端するようにマスク47が用いられてイオン注入により形成されている。これにより、第1コンタクト領域45は、2つのエミッタ領域44に挟まれてトレンチ38の長手方向(つまりエミッタ領域44)に沿って断続的に形成されている。
On the other hand, the P + -type
そして、IGBTセル10におけるチャネル層37には、トレンチ38の深さ方向にエミッタ領域44および第1コンタクト領域45よりも深いと共に当該チャネル層37を分割するN型のフローティング層48が形成されている。このフローティング層48は、マスク49が用いられてイオン注入により形成されている。具体的には、フローティング層48は、チャネル層37をエミッタ領域44および第1コンタクト領域45が形成された側の領域(半導体基板30の一面31側)とドリフト層33に接する領域(半導体基板30の他面32側)とに分割している。
The
さらに、チャネル層37の上にはPSG等の層間絶縁膜50がゲート電極43上を含むように形成されている。層間絶縁膜50は、図1(a)に示されるマスク51が用いられてCVD法等により形成されている。これにより、N型のエミッタ領域44の一部およびP+型の第1コンタクト領域45が層間絶縁膜50から露出している。また、図1(b)に示されるように、各トレンチ38のうち最もダイオードセル20側に位置するトレンチ38を覆う層間絶縁膜50については、最もダイオードセル20側に位置するエミッタ領域44を完全に覆っている。これにより、最もダイオードセル20側に位置するエミッタ領域44はIGBT素子として機能しない。
Further, an
一方、ダイオードセル20では、ドリフト層33の表層部にトレンチ38よりも深く、アノードとして機能するP型のリサーフ領域52が形成されている。このリサーフ領域52は、IGBTセル10とダイオードセル20との境界側では少なくともトレンチ38よりも深くなっていれば良い。本実施形態では、リサーフ領域52は図1(a)に示されるマスク53が用いられてイオン注入によりダイオードセル20の全域でトレンチ38よりも深く形成されている。
On the other hand, in the
そして、図1(b)に示されるように、IGBTセル10のチャネル層37とダイオードセル20のリサーフ領域52とは、ダイオードセル20において半導体基板30の一面31に垂直な方向でオーバーラップしている。これにより、チャネル層37によって形成される空乏層とリサーフ領域52によって形成される空乏層とが滑らかに接続される。
As shown in FIG. 1B, the
また、リサーフ領域52の表層部には、図1(a)に示されるマスク54が用いられてイオン注入によりP+型の第2コンタクト領域55が形成されている。マスク54は、トレンチ38の延設方向に沿っていると共にエミッタ領域44の延設方向に沿って断続的に開口部が設けられたものである。したがって、第2コンタクト領域55は、トレンチ38の延設方向に対して断続的に形成されていると共に、トレンチ38の延設方向に対して垂直な方向に断続的に形成されている。
Further, on the surface layer portion of the
さらに、半導体基板30の一面31から第2コンタクト領域55が露出するように層間絶縁膜50が形成されている。ダイオードセル20に係る層間絶縁膜50の形成の際にも上記と同じマスク51が用いられる。つまり、層間絶縁膜50はマスク51によりIGBTセル10とダイオードセル20とで同じ工程で形成される。
Further, an
第2コンタクト領域55の不純物濃度は、例えばIGBTセル10の第1コンタクト領域45の不純物濃度とは異なる濃度になっている。つまり、第2コンタクト領域55はダイオード特性に最適な不純物濃度に設定されている。
For example, the impurity concentration of the
さらに、本実施形態では、リサーフ領域52はIGBTセル10のチャネル層37よりも面密度が小さい。これについて、図2を参照して説明する。図2(a)は図1(b)のA−Aプロファイルであり、図2(b)は図1(b)のB−Bプロファイルである。図2に示される各図の横軸は半導体基板30の一面31を基準としたときの他面32側への半導体基板30の深さを示し、縦軸は不純物濃度を示している。
Further, in the present embodiment, the
図2(a)に示されるように、リサーフ領域52(リサーフP)はトレンチ38よりも深く、図2(b)に示されるように、チャネル層37(チャネルP)はトレンチ38よりも浅く形成されている。
2A, the RESURF region 52 (RESURF P) is deeper than the
そして、図2(a)および図2(b)に示されるように、リサーフ領域52はチャネル層37に対して不純物濃度が低い領域になっている。このため、図2(a)に示されるリサーフ領域52の領域を積分して得られるリサーフ領域52の面密度は、図2(b)に示されるチャネル層37の領域を積分して得られるチャネル層37の面密度よりも小さい。
As shown in FIGS. 2A and 2B, the
上記のような表面構造が形成された半導体基板30の一面31側に図示しないエミッタ電極が形成されている。具体的には、層間絶縁膜50から露出したN型のエミッタ領域44、P+型の第1コンタクト領域45、およびP+型の第2コンタクト領域55の上にエミッタ電極が形成され、これらが電気的に接続されている。
An emitter electrode (not shown) is formed on the one
以上が、本実施形態に係る絶縁ゲート型の半導体装置の構成である。そして、半導体基板30の一面31の面方向において、コレクタ層35が形成された領域がIGBT素子として動作し、カソード層36が形成された領域がダイオード素子として動作する。
The above is the configuration of the insulated gate semiconductor device according to this embodiment. In the surface direction of the one
以上説明したように、本実施形態では、ダイオードセル20にトレンチ38よりも深く、チャネル層37よりも面密度が小さいアノードとしてのリサーフ領域52を設けたことが特徴となっている。
As described above, the present embodiment is characterized in that the
これにより、IGBTセル10とダイオードセル20との境界付近において、チャネル層37によってドリフト層33に形成される空乏層とリサーフ領域52によってドリフト層33に形成される空乏層とを滑らかに接続することができる。このため、当該境界付近においてドリフト層33に形成される電界強度が滑らかになるので、当該境界付近における電界集中を緩和することができる。したがって、半導体装置の耐圧を確保することができる。
Thus, the depletion layer formed in the
また、本実施形態では、IGBTセル10のチャネル層37にフローティング層48を設けたことが特徴となっている。これにより、フローティング層48が電位の壁となって機能するので、IGBTセル10の動作時には、ドリフト層33からチャネル層37へのホールの流れを抑制することができる。このため、エミッタ電極にホールが吐き出されにくくなり、ドリフト層33のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層33の抵抗が下がり、IGBTセル10の定常損失を低減することができる。
Further, the present embodiment is characterized in that a floating
一方、ダイオードセル20の動作時には、IGBTセル10の第1コンタクト領域45からダイオードセル20側へのホールの流れをフローティング層48によって阻止ることができる。このため、IGBTセル10からダイオードセル20への過剰なホール注入が抑制される。したがって、IGBTセル10のゲート干渉によってダイオードセル20の順方向電圧Vfが変動してしまうことを抑制することができる。
On the other hand, during the operation of the
(第2実施形態)
本実施形態では、第1実施形態と異なる部分について説明する。図3は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。
(Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 3 is a plan view in which all masks used for manufacturing the semiconductor device according to the present embodiment are overlaid.
図3に示されるように、本実施形態では、IGBTセル10とダイオードセル20とが並べられた方向に沿ってストライプ状に開口したマスク56が用いられて第2コンタクト領域55が形成される。これにより、第2コンタクト領域55はトレンチ38の延設方向に対して垂直な方向に沿うようにストライプ状にレイアウトされる。
As shown in FIG. 3, in this embodiment, the
上記のマスク56の開口部は、第1実施形態で用いられた第2コンタクト領域55形成用のマスク54の開口部よりも広いので、本実施形態に係る第2コンタクト領域55の面積は第1実施形態に係る第2コンタクト領域55よりも広くなる。このため、ドリフト層33へのホールの注入は増える。しかしながら、第1実施形態の構造に対してホールの注入を増やしたい場合には有効である。
Since the opening of the
(第3実施形態)
本実施形態では、第1実施形態と異なる部分について説明する。図4は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。
(Third embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 4 is a plan view in which all the masks used for manufacturing the semiconductor device according to the present embodiment are overlapped.
図4に示されるように、リサーフ領域52を形成するためのマスク57は、IGBTセル10とダイオードセル20とが並べられた方向に沿ってストライプ状に開口したものである。すなわち、本実施形態に係るマスク57は、第1実施形態で用いられたマスク53の開口率が調整されたものであると言える。このようなマスク57を用いてリサーフ領域52を形成することもできる。これにより、リサーフ領域52は、トレンチ38の延設方向に対して垂直な方向に沿うようにストライプ状に形成される。なお、マスク57はストライプ状ではなく、メッシュ状に開口していても良い。
As shown in FIG. 4, the
(第4実施形態)
本実施形態では、第1〜第3実施形態と異なる部分について説明する。図5は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。
(Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. FIG. 5 is a plan view in which all the masks used for manufacturing the semiconductor device according to the present embodiment are overlaid.
図5に示されるように、本実施形態では、リサーフ領域52を形成するために第3実施形態に係るマスク57を用いると共に、第2コンタクト領域55を形成するために第2実施形態に係るマスク56を用いる。これにより、リサーフ領域52はトレンチ38の延設方向に対して垂直な方向に沿うようにストライプ状に形成される。また、第2コンタクト領域55は、半導体基板30の一面31に垂直な方向で所定数のリサーフ領域52を含むと共にリサーフ領域52に沿うようにストライプ状に形成される。本実施形態では1本の第2コンタクト領域55が2本のリサーフ領域52を含むように形成されている。
As shown in FIG. 5, in the present embodiment, the
以上のように、リサーフ領域52と第2コンタクト領域55とを両方ストライプ状にレイアウトすることもできる。
As described above, both the
(第5実施形態)
本実施形態では、第1〜第4実施形態と異なる部分について説明する。図6は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、コレクタ層35とカソード層36との境界上に複数のトレンチ38のうちの一つが形成されている。そして、コレクタ層35とカソード層36との境界上に形成された当該トレンチ38を境界として、IGBTセル10とダイオードセル20との各領域が区画されている。このトレンチ38内にはゲート電極43が埋め込まれている。
(Fifth embodiment)
In the present embodiment, parts different from the first to fourth embodiments will be described. FIG. 6 is a cross-sectional view of the semiconductor device according to the present embodiment. As shown in this figure, in this embodiment, one of a plurality of
このようなIGBTセル10とダイオードセル20との境界部分では、リサーフ領域52はコレクタ層35とカソード層36との境界上のトレンチ38の底部に接続されるように形成されている。つまり、本実施形態では、チャネル層37とリサーフ領域52とは半導体基板30の一面31に垂直な方向でオーバーラップしていない。また、リサーフ領域52の表層部には、第1実施形態と同様に、第2コンタクト領域55が断続的に形成されている。
In such a boundary portion between the
図6に示されるリサーフ領域52は、半導体基板30の外縁部分に形成される耐圧構造(RESURF)を形成するためのイオン注入工程で同時に形成する。
The
この場合、図7(a)に示されるマスク58を用いる。このマスク58には、図7(b)に示されるように、ダイオードセル20に対応する部分に複数の開口部59が形成されている。各開口部59は、例えば千鳥状に設けられている。そして、マスク58の開口部59の開口率を調整することで、リサーフ領域52の不純物濃度や接合深さを調節する。
In this case, a
上記マスク58を用いてイオン注入工程を行うと、マスク58のうち開口部59が形成されていない部分では、図7(c)に示されるようにリサーフ領域52が浅い部分が形成され、このような部分は不純物濃度が薄くなる。そこで、マスク58に開口部59が形成されていない部分が開口した別の図示しないマスクを用意し、このマスクを用いてイオン注入を行う。これにより、第2コンタクト領域55を形成する工程において、上記の不純物濃度が薄い部分を補完する。局所的に不純物濃度が薄くなるとラッチアップを起こし、耐圧低下を起こすため、これを防ぐために第2コンタクト領域55を形成して不純物濃度を補完する。このようにして、図6に示されるダイオードセル20の構造を得ることができる。
When the ion implantation process is performed using the
以上説明したように、リサーフ領域52はチャネル層37とオーバーラップしていなくても良い。また、リサーフ領域52を外周耐圧部と同じ工程で形成する場合には、開口部59に対応していない部分の不純物濃度を第2コンタクト領域55の形成時に補完して不純物濃度を調整することができる。
As described above, the
(第6実施形態)
本実施形態では、第5実施形態と異なる部分について説明する。図8は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、IGBTセル10のチャネル層37とダイオードセル20のリサーフ領域52とがIGBTセル10において半導体基板30の一面31に垂直な方向でオーバーラップしている。
(Sixth embodiment)
In the present embodiment, parts different from the fifth embodiment will be described. FIG. 8 is a cross-sectional view of the semiconductor device according to the present embodiment. As shown in this figure, in this embodiment, the
このような構造は、IGBTセル10とダイオードセル20との境界付近は高開口率であると共に当該境界付近からダイオードセル20側に向かって徐々に開口率が低くなるように開口部59のパターンが形成されたマスク58を用いる。これにより、図8に示されるように、当該境界付近ではリサーフ領域52はIGBTセル10のチャネル層37よりも深くなり、当該境界付近から遠ざかるとリサーフ領域52は次第に接合深さが浅くなる。これにより、当該境界付近での空乏層が滑らかに接続されて電界、電流の集中を緩和でき、半導体装置の耐量を向上することができる。
In such a structure, the pattern of the
なお、半導体基板30の他面32側のコレクタ層35とカソード層36との境界は深いリサーフ領域52の直下に位置するように、コレクタ層35およびカソード層36を形成する。
The
以上のように、IGBTセル10においてチャネル層37とリサーフ領域52とがオーバーラップするように、リサーフ領域52を形成することもできる。
As described above, the
(他の実施形態)
上記各実施形態で示された構造は一例であり、他の構造でも良い。すなわち、コレクタ層35とカソード層36との境界の位置やチャネル層37のうちフローティング層48が設けられる範囲等、適宜変更することができる。
(Other embodiments)
The structures shown in the above embodiments are examples, and other structures may be used. That is, the position of the boundary between the
10 IGBTセル
20 ダイオードセル
30 半導体基板
33 ドリフト層
35 コレクタ層
36 カソード層
37 チャネル層
38 トレンチ
41 ゲート絶縁膜
43 ゲート電極
44 エミッタ領域
45 第1コンタクト領域
48 フローティング層
50 層間絶縁膜
52 リサーフ領域
55 第2コンタクト領域
10
Claims (7)
前記半導体基板(30)の他面(32)側に、第2導電型のコレクタ層(35)と第1導電型のカソード層(36)とが同じ階層に形成され、これらコレクタ層(35)およびカソード層(36)の上にコレクタ電極が形成されており、
前記半導体基板(30)の一面(31)の面方向において、前記コレクタ層(35)が形成された領域がIGBT素子として動作するIGBTセル(10)とされ、前記カソード層(36)が形成された領域がダイオード素子として動作するダイオードセル(20)とされた半導体装置であって、
前記IGBTセル(10)は、
前記ドリフト層(33)の上に形成された第2導電型のチャネル層(37)と、
前記チャネル層(37)を貫通して前記ドリフト層(33)に達するように形成されたトレンチ(38)と、
前記トレンチ(38)の表面に形成されたゲート絶縁膜(41)と、
前記トレンチ(38)内において、前記ゲート絶縁膜(41)の上に形成されたゲート電極(43)と、
前記チャネル層(37)の表層部に形成され、当該チャネル層(37)内において前記トレンチ(38)の側面に接するように形成された第1導電型のエミッタ領域(44)と、
前記チャネル層(37)の表層部に形成された第2導電型の第1コンタクト領域(45)と、
前記チャネル層(37)内において前記トレンチ(38)の深さ方向に前記エミッタ領域(44)および前記第1コンタクト領域(45)よりも深いと共に当該チャネル層(37)を前記エミッタ領域(44)および前記第1コンタクト領域(45)側と前記ドリフト層(33)側とに分割する第1導電型のフローティング層(48)と、
前記ゲート電極(43)上を含むように形成された層間絶縁膜(50)と、を備え、
前記ダイオードセル(20)は、
前記IGBTセル(10)と前記ダイオードセル(20)との境界側では少なくとも前記トレンチ(38)よりも深く、前記チャネル層(37)よりも面密度が小さいアノードとしての第2導電型のリサーフ領域(52)と、
前記リサーフ領域(52)の表層部に形成された第2導電型の第2コンタクト領域(55)を備えていることを特徴とする半導体装置。 A semiconductor substrate (30) having one side (31) and the other side (32) and including a first conductivity type drift layer (33);
A second conductive type collector layer (35) and a first conductive type cathode layer (36) are formed in the same layer on the other surface (32) side of the semiconductor substrate (30), and these collector layers (35). And a collector electrode is formed on the cathode layer (36),
In the surface direction of one surface (31) of the semiconductor substrate (30), a region where the collector layer (35) is formed is an IGBT cell (10) that operates as an IGBT element, and the cathode layer (36) is formed. A semiconductor device in which the region is a diode cell (20) operating as a diode element,
The IGBT cell (10)
A channel layer (37) of a second conductivity type formed on the drift layer (33);
A trench (38) formed through the channel layer (37) to reach the drift layer (33);
A gate insulating film (41) formed on the surface of the trench (38);
A gate electrode (43) formed on the gate insulating film (41) in the trench (38);
A first conductivity type emitter region (44) formed in a surface layer portion of the channel layer (37) and in contact with a side surface of the trench (38) in the channel layer (37);
A second contact type first contact region (45) formed in a surface layer portion of the channel layer (37);
In the channel layer (37), the channel region (37) is deeper than the emitter region (44) and the first contact region (45) in the depth direction of the trench (38) and the emitter region (44). And a floating layer (48) of a first conductivity type divided into the first contact region (45) side and the drift layer (33) side,
An interlayer insulating film (50) formed to include on the gate electrode (43),
The diode cell (20)
The second conductivity type RESURF region as an anode which is deeper than at least the trench (38) and smaller in surface density than the channel layer (37) on the boundary side between the IGBT cell (10) and the diode cell (20). (52)
A semiconductor device comprising a second contact region (55) of a second conductivity type formed in a surface layer portion of the RESURF region (52).
前記第2コンタクト領域(55)は、前記トレンチ(38)の延設方向に対して断続的に形成されていると共に、前記トレンチ(38)の延設方向に対して垂直な方向に断続的に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。 The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The second contact region (55) is intermittently formed in the extending direction of the trench (38) and intermittently in a direction perpendicular to the extending direction of the trench (38). The semiconductor device according to claim 1, wherein the semiconductor device is formed.
前記第2コンタクト領域(55)は、前記トレンチ(38)の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。 The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The said 2nd contact area | region (55) is formed in stripe form so that the direction perpendicular | vertical with respect to the extending direction of the said trench (38) may be formed. The semiconductor device described in one.
前記リサーフ領域(52)は、前記トレンチ(38)の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。 The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The said RESURF area | region (52) is formed in stripe form so that the direction perpendicular | vertical with respect to the extending direction of the said trench (38) may be formed. The semiconductor device described.
前記リサーフ領域(52)は、前記トレンチ(38)の延設方向に対して垂直な方向に沿うようにストライプ状に形成されており、
前記第2コンタクト領域(55)は、前記半導体基板(30)の一面(31)に垂直な方向で所定数の前記リサーフ領域(52)を含むと共に前記リサーフ領域(52)に沿うようにストライプ状に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。 The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The RESURF region (52) is formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38),
The second contact region (55) includes a predetermined number of the resurf regions (52) in a direction perpendicular to the one surface (31) of the semiconductor substrate (30) and is striped along the resurf region (52). The semiconductor device according to claim 1, wherein the semiconductor device is formed as follows.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010195837A JP5664029B2 (en) | 2010-09-01 | 2010-09-01 | Semiconductor device |
US13/205,845 US8716746B2 (en) | 2010-08-17 | 2011-08-09 | Semiconductor device |
DE102011080891.4A DE102011080891B4 (en) | 2010-08-17 | 2011-08-12 | Semiconductor device |
CN201110241326.XA CN102376709B (en) | 2010-08-17 | 2011-08-17 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010195837A JP5664029B2 (en) | 2010-09-01 | 2010-09-01 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012054403A true JP2012054403A (en) | 2012-03-15 |
JP5664029B2 JP5664029B2 (en) | 2015-02-04 |
Family
ID=45907428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010195837A Active JP5664029B2 (en) | 2010-08-17 | 2010-09-01 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5664029B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016058654A (en) * | 2014-09-11 | 2016-04-21 | 株式会社東芝 | Semiconductor device |
JP2016111077A (en) * | 2014-12-03 | 2016-06-20 | 三菱電機株式会社 | Semiconductor device for power |
JP2021052078A (en) * | 2019-09-25 | 2021-04-01 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
JP7396037B2 (en) | 2019-12-25 | 2023-12-12 | 株式会社デンソー | semiconductor equipment |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019145708A (en) | 2018-02-22 | 2019-08-29 | 株式会社東芝 | Semiconductor device |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8004A (en) * | 1851-03-25 | Francis b | ||
US10018A (en) * | 1853-09-13 | Richard h | ||
JPH11195788A (en) * | 1997-10-31 | 1999-07-21 | Siliconix Inc | Trench-gate type power mosfet having protective diode |
JP2007214541A (en) * | 2006-01-10 | 2007-08-23 | Denso Corp | Semiconductor device |
JP2008053648A (en) * | 2006-08-28 | 2008-03-06 | Mitsubishi Electric Corp | Insulated-gate-type semiconductor device, and its manufacturing method |
JP2009141202A (en) * | 2007-12-07 | 2009-06-25 | Toyota Motor Corp | Semiconductor device, and driving method of power supply device having the semiconductor device |
JP2010199559A (en) * | 2009-01-27 | 2010-09-09 | Denso Corp | Semiconductor device |
-
2010
- 2010-09-01 JP JP2010195837A patent/JP5664029B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8004A (en) * | 1851-03-25 | Francis b | ||
US10018A (en) * | 1853-09-13 | Richard h | ||
JPH11195788A (en) * | 1997-10-31 | 1999-07-21 | Siliconix Inc | Trench-gate type power mosfet having protective diode |
JP2007214541A (en) * | 2006-01-10 | 2007-08-23 | Denso Corp | Semiconductor device |
JP2008053648A (en) * | 2006-08-28 | 2008-03-06 | Mitsubishi Electric Corp | Insulated-gate-type semiconductor device, and its manufacturing method |
JP2009141202A (en) * | 2007-12-07 | 2009-06-25 | Toyota Motor Corp | Semiconductor device, and driving method of power supply device having the semiconductor device |
JP2010199559A (en) * | 2009-01-27 | 2010-09-09 | Denso Corp | Semiconductor device |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016058654A (en) * | 2014-09-11 | 2016-04-21 | 株式会社東芝 | Semiconductor device |
JP2016111077A (en) * | 2014-12-03 | 2016-06-20 | 三菱電機株式会社 | Semiconductor device for power |
US9972617B2 (en) | 2014-12-03 | 2018-05-15 | Mitsubishi Electric Corporation | Power semiconductor device having trench gate type IGBT and diode regions |
US10249619B2 (en) | 2014-12-03 | 2019-04-02 | Mitsubishi Electric Corporation | Power semiconductor device having trench gate type IGBT and diode regions |
US10249618B2 (en) | 2014-12-03 | 2019-04-02 | Mitsubishi Electric Corporation | Power semiconductor device having trench gate type IGBT and diode regions |
JP2021052078A (en) * | 2019-09-25 | 2021-04-01 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
JP7241656B2 (en) | 2019-09-25 | 2023-03-17 | 三菱電機株式会社 | Semiconductor device and its manufacturing method |
JP7396037B2 (en) | 2019-12-25 | 2023-12-12 | 株式会社デンソー | semiconductor equipment |
Also Published As
Publication number | Publication date |
---|---|
JP5664029B2 (en) | 2015-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5636808B2 (en) | Semiconductor device | |
JP6589817B2 (en) | Semiconductor device | |
US8716746B2 (en) | Semiconductor device | |
JP5605073B2 (en) | Semiconductor device | |
JP4945594B2 (en) | Power semiconductor device | |
JP6641983B2 (en) | Semiconductor device | |
JP5348276B2 (en) | Semiconductor device | |
JP6226786B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5672766B2 (en) | Semiconductor device | |
JP6127421B2 (en) | Semiconductor device | |
JP2011258834A (en) | Semiconductor device and method of manufacturing the same | |
JP2012054532A (en) | Semiconductor device having lateral diode | |
JP5287835B2 (en) | Semiconductor device | |
JP5537359B2 (en) | Semiconductor device | |
JP5664029B2 (en) | Semiconductor device | |
JP2011204711A (en) | Semiconductor device and method of manufacturing the same | |
JP2011243919A (en) | Semiconductor device and method for manufacturing the same | |
CN112673466B (en) | Semiconductor device with a semiconductor device having a plurality of semiconductor chips | |
JP7052315B2 (en) | Semiconductor device | |
JP7091714B2 (en) | Semiconductor equipment | |
JP5151175B2 (en) | Semiconductor device | |
JP5238866B2 (en) | Power semiconductor device | |
JP6241640B2 (en) | Semiconductor device | |
JP6954333B2 (en) | Semiconductor device | |
JP2022038239A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140722 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140919 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141111 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141124 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5664029 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |