JP2012042757A - Display panel driver and display device using the same - Google Patents
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Abstract
Description
本発明は、表示パネルドライバに関し、特に、表示パネルドライバの出力アンプ回路の構成に関する。 The present invention relates to a display panel driver, and more particularly to a configuration of an output amplifier circuit of a display panel driver.
表示パネルを用いる表示装置の近年の課題の１つは、表示パネルを駆動する表示パネルドライバの消費電力の増大である。消費電力の増大の１つの要因は、表示パネルの大きさの増大である。特にテレビの分野では、液晶表示パネルでさえも１００インチを越えるものまで出てきている状況であり、今後、この傾向は変わることはないと考えられる。表示パネルの大きさが増大すると、データ線の容量が増大し、これは、データ線を駆動する出力アンプ回路の消費電力の増大を招く。加えて、近年の表示装置では、ドライバの使用個数を減らすために１つの表示パネルドライバの出力数が益々増大する方向にあるため、１つの表示パネルドライバの消費電力が益々増加している。このため、動作時の表示パネルドライバの温度が高くなるという問題が発生するようになってきている。 One of the recent problems of display devices using a display panel is an increase in power consumption of a display panel driver that drives the display panel. One factor for the increase in power consumption is an increase in the size of the display panel. Especially in the field of television, even the liquid crystal display panel has come out to exceed 100 inches, and this trend will not change in the future. As the size of the display panel increases, the capacity of the data line increases, which leads to an increase in power consumption of the output amplifier circuit that drives the data line. In addition, in recent display devices, since the number of outputs of one display panel driver is increasing in order to reduce the number of drivers used, the power consumption of one display panel driver is increasing. For this reason, the problem that the temperature of the display panel driver becomes high at the time of operation | movement has come to arise.
表示パネルドライバの消費電力の増大への１つの対策は、電源電圧ＶＤＤに加え、電源電圧ＶＤＤと接地電圧ＶＳＳ（＝０Ｖ）の中間の電圧（典型的には、電源電圧ＶＤＤの半分の中間電源電圧ＶＤＤ／２）を表示パネルドライバに供給し、中間電源電圧を用いてドライバＩＣの出力アンプを動作させることである。例えば、ＶＤＤ／２〜ＶＤＤの電圧範囲の出力電圧を出力するアンプを中間電源電圧ＶＤＤ／２と電源電圧ＶＤＤにより動作させ、０〜ＶＤＤ／２の電圧範囲で動作可能なアンプを中間電源電圧ＶＤＤ／２と接地電圧ＶＳＳにより動作させる。これにより、アンプで消費される電力を低減させることができる。このような技術は、例えば、特開２００２−１７５０５２号公報に開示されている（特許文献１参照）。 One measure for increasing the power consumption of the display panel driver is to add an intermediate voltage between the power supply voltage VDD and the ground voltage VSS (= 0 V) in addition to the power supply voltage VDD (typically, an intermediate power supply that is half the power supply voltage VDD). The voltage VDD / 2) is supplied to the display panel driver, and the output amplifier of the driver IC is operated using the intermediate power supply voltage. For example, an amplifier that outputs an output voltage in the voltage range of VDD / 2 to VDD is operated by the intermediate power supply voltage VDD / 2 and the power supply voltage VDD, and an amplifier that can operate in the voltage range of 0 to VDD / 2 is operated. / 2 and the ground voltage VSS. Thereby, the power consumed by the amplifier can be reduced. Such a technique is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-175052 (see Patent Document 1).
図１は、従来技術による演算増幅器回路の構成を示す図である。図１を参照して、従来技術による演算増幅器回路は、電源電圧（ＶＤＤ）及び接地電圧（ＶＳＳ）が供給された差動型入力段回路１４０、２４０、駆動段回路１３０、２３０、スイッチ回路３００、４００、５００、６００、ＰＭＯＳトランジスタＭＰ１８０、ＭＰ２８０、ＮＭＯＳトランジスタＭＮ１８０、ＭＮ２８０を具備する。
FIG. 1 is a diagram showing a configuration of an operational amplifier circuit according to the prior art. Referring to FIG. 1, an operational amplifier circuit according to the prior art includes differential
駆動段回路１３０は、ＰＭＯＳトランジスタＭＰ１８０及びＮＭＯＳトランジスタＭＮ１８０のドレインを介して出力端子１１０に接続される。同様に、駆動段回路２３０は、ＰＭＯＳトランジスタＭＰ２８０及びＮＭＯＳトランジスタＭＮ２８０のドレインを介して出力端子２１０に接続される。ＰＭＯＳトランジスタＭＰ１８０のソースには正電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭＮ１８０のソースには、電源電圧ＶＤＤの１／２（ＶＤＤ／２）が供給される。又、ＰＭＯＳトランジスタＭＰ２８０のソースには電源電圧ＶＤＤの１／２（ＶＤＤ／２）が供給され、ＮＭＯＳトランジスタＭＮ２８０のソースには接地電圧ＶＳＳが供給される。
The
スイッチ回路３００は、出力端子１１０、２１０と奇数端子３１０及び偶数端子３２０との間に接続を制御する。スイッチ回路４００は、端子４１０、４２０と差動型入力段回路１４０、２４０における入力端子１２０、２２０との接続を制御する。ここで、端子４１０には正ＤＡＣ（デジタルアナログコンバータ）から正極性電圧ＩＮＰが入力され、端子４２０には、負ＤＡＣから負極性電圧ＩＮＮが入力される。スイッチ回路５００は、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０との間の接続を制御する。スイッチ回路６００は、出力端子１１０、２１０と、差動型入力段回路１４０、２４０における入力端子１２１、２２１との接続を制御する。
The
従来技術による演算増幅器回路は、スイッチ回路３００〜６００によって、奇数端子３１０及び偶数端子３２０を駆動するアンプ回路の構成をパタン１又はパタン２に変更することができる。詳細には、パタン１の構成の場合、正ＤＡＣからの正極性電圧ＩＮＰは、差動型入力段回路１４０と駆動段回路１３０とで形成されるアンプ回路に入力され、出力端子１１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。この際、負ＤＡＣからの負極性電圧ＩＮＮは、差動型入力段回路２４０と駆動段回路２３０とで形成されるアンプ回路に入力され、出力端子２１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。一方、パタン２の構成の場合、正ＤＡＣからの正極性電圧ＩＮＰは、差動型入力段回路２４０と駆動段回路１３０とで形成されるアンプ回路に入力され、出力端子１１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。この際、負ＤＡＣからの負極性電圧ＩＮＮは、差動型入力段回路１４０と駆動段回路２３０とで形成されるアンプ回路に入力され、出力端子２１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。
The operational amplifier circuit according to the prior art can change the configuration of the amplifier circuit that drives the odd-numbered
以上のように、従来技術による演算増幅器回路は動作し、奇数端子３１０、偶数端子３２０に接続された容量性負荷を駆動する。この際、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０は、アンプの特性を決める差動段は性能の良い電源電圧ＶＤＤ〜接地電圧ＶＳＳの電圧範囲で動作し、出力トランジスタであるＰＭＯＳトランジスタＭＰ１８０、ＭＰ２８０、ＮＭＯＳトランジスタＭＮ１８０、ＭＮ２８０は、それぞれ電源電圧ＶＤＤ〜ＶＤＤ／２、ＶＤＤ／２〜接地電圧ＶＳＳの電圧範囲で動作する。これにより、このように正負各々、出力段の電源電圧を必要最低限の電圧に制限することにより消費電力を削減することが可能となる。
As described above, the operational amplifier circuit according to the prior art operates and drives the capacitive load connected to the
しかしながら、近年の表示パネルドライバは、一層に消費電力を低減するために、低電圧動作が可能なことが求められている。現在、液晶表示装置のドライバＩＣは１５Ｖで動作することが一般的であるが、ドライバＩＣの発熱を抑制するためには、より低い電源電圧で動作することが望ましい。 However, recent display panel drivers are required to be capable of low voltage operation in order to further reduce power consumption. Currently, a driver IC of a liquid crystal display device generally operates at 15 V. However, in order to suppress heat generation of the driver IC, it is desirable to operate at a lower power supply voltage.
本発明による表示パネルドライバは、第１出力段（２４Ａ）、第２出力段（７３Ａ）、第３出力段（７３Ｂ）、第４出力段（２４Ｂ）、第１スイッチ回路（５０）、第２スイッチ回路（３０）を具備する。第１出力段（２４Ａ）は、電源電圧（ＶＤＤ）と、電源電圧（ＶＤＤ）より低く接地電圧（ＶＳＳ）よりも高い第１中間電源電圧（ＶＭＬ）との供給を受けて、入力電圧に応じた正極性駆動電圧を出力する。第２出力段（７３Ａ）は、電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との供給を受けて、入力電圧に応じた正極性駆動電圧を出力する。第３出力段（７３Ｂ）は、電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との供給を受けて、入力電圧に応じた負極性駆動電圧を出力する。第４出力段（２４Ｂ）は、第２中間電源電圧（ＶＭＨ）と接地電圧（ＶＳＳ）との供給を受けて、入力電圧に応じた負極性駆動電圧を出力する。第１スイッチ（５０）は、表示パネル（２）の画素（８）に接続された第１データ線（６）及び第２データ線（６）を駆動する出力段として、第１出力段（２４Ａ）及び第４出力段（２４Ｂ）を利用する第１モードと、第２出力段（７３Ａ）及び第３出力段（７３Ｂ）を利用する第２モードとを切替える。第２スイッチ回路（３０）は、正極性駆動電圧の出力端子と負極性駆動電圧の出力端子の一方を第１データ線（６）に接続し、他方を第２データ線（６）に接続する。ここで、第１出力段（２４Ａ）は、第１出力段（２４Ａ）の出力端子（１１）をプルダウンする第１プルダウン出力トランジスタ（ＭＮ１８）を備える。第１プルダウン出力トランジスタ（ＭＮ１８）は、ウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＮＭＯＳトランジスタである。以上のような構成のもと、第２スイッチ回路（３０）は、第２モードの間に、正極性駆動電圧と負極性駆動電圧の出力先となるデータ線（６）を切替える。 The display panel driver according to the present invention includes a first output stage (24A), a second output stage (73A), a third output stage (73B), a fourth output stage (24B), a first switch circuit (50), and a second switch circuit. A switch circuit (30) is provided. The first output stage (24A) is supplied with the power supply voltage (VDD) and the first intermediate power supply voltage (VML) lower than the power supply voltage (VDD) and higher than the ground voltage (VSS), and depends on the input voltage. The positive drive voltage is output. The second output stage (73A) receives supply of the power supply voltage (VDD) and the ground voltage (VSS), and outputs a positive drive voltage corresponding to the input voltage. The third output stage (73B) receives supply of the power supply voltage (VDD) and the ground voltage (VSS), and outputs a negative drive voltage corresponding to the input voltage. The fourth output stage (24B) receives supply of the second intermediate power supply voltage (VMH) and the ground voltage (VSS), and outputs a negative drive voltage corresponding to the input voltage. The first switch (50) is a first output stage (24A) as an output stage for driving the first data line (6) and the second data line (6) connected to the pixel (8) of the display panel (2). ) And the fourth output stage (24B) and the second mode using the second output stage (73A) and the third output stage (73B). The second switch circuit (30) connects one of a positive drive voltage output terminal and a negative drive voltage output terminal to the first data line (6), and connects the other to the second data line (6). . Here, the first output stage (24A) includes a first pull-down output transistor (MN18) that pulls down the output terminal (11) of the first output stage (24A). The first pull-down output transistor (MN18) is an NMOS transistor having a well isolated from other NMOS transistors and a back gate connected to the source. With the configuration as described above, the second switch circuit (30) switches the data line (6) that is the output destination of the positive drive voltage and the negative drive voltage during the second mode.
又、本発明による表示装置は、上述の表示パネルドライバ（３）と、表示パネルドライバ（３）によって駆動されるデータ線（６）を有する表示パネル（２）とを具備する。 A display device according to the present invention includes the display panel driver (3) described above and a display panel (2) having a data line (6) driven by the display panel driver (3).
以上のような構成の表示パネルドライバでは、第１出力段（２４Ａ）の第１プルダウン出力トランジスタ（ＭＮ１８）としてウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されていることによって低電圧動作を実現することができる。その一方、本発明では、電源電圧（ＶＤＤ）から接地電圧（ＶＳＳ）の範囲で動作する第２出力段（７３Ａ）及び第３出力段（７３Ｂ）をデータ線（６）の駆動に使用している間に、データ線（６）への駆動電圧の極性を切替えている。これにより、第１プルダウン出力トランジスタ（ＭＮ１８）における寄生バイポーラトランジスタのターンオンの問題を回避することができる。 In the display panel driver configured as described above, the well is separated from the other NMOS transistors as the first pull-down output transistor (MN18) of the first output stage (24A), and the back gate is connected to the source. Voltage operation can be realized. On the other hand, in the present invention, the second output stage (73A) and the third output stage (73B) operating in the range of the power supply voltage (VDD) to the ground voltage (VSS) are used for driving the data line (6). During this time, the polarity of the drive voltage to the data line (6) is switched. Thereby, the problem of turn-on of the parasitic bipolar transistor in the first pull-down output transistor (MN18) can be avoided.
以上のことから、本発明によれば、駆動電圧の極性切替（極性反転）が可能な表示パネルドライバの消費電力を低減することができる。 From the above, according to the present invention, it is possible to reduce the power consumption of the display panel driver capable of switching the polarity (polarity inversion) of the drive voltage.
以下では、本発明が液晶表示パネルのデータ線を駆動するデータ線ドライバの出力アンプ回路（データ線を駆動するアンプを含む回路）に適用された実施形態を説明する。しかしながら、本発明が、他の種類の表示パネルを駆動する表示パネルドライバにも適用可能であることは、当業者には自明的であろう。 In the following, an embodiment in which the present invention is applied to an output amplifier circuit (a circuit including an amplifier that drives data lines) of a data line driver that drives data lines of a liquid crystal display panel will be described. However, it will be apparent to those skilled in the art that the present invention is applicable to display panel drivers that drive other types of display panels.
図２は、本発明の一実施形態の表示パネルドライバを備えた液晶表示装置の構成を示すブロック図である。本実施形態では、液晶表示装置１が、液晶表示パネル２とデータ線ドライバ３とゲート線ドライバ４とＬＣＤコントローラ５とを備えている。液晶表示パネル２は、データ線６とゲート線７とが設けられており、更に、データ線６とゲート線７とが交差する位置に画素８が配置されている。なお、図１には、２本のデータ線６と、２本のゲート線７と、４つの画素８しか図示されていないが、実際には更に多くのデータ線６、ゲート線７、画素８が液晶表示パネル２に配置されることは、当業者には容易に理解されよう。データ線ドライバ３は、液晶表示パネル２のデータ線６を駆動し、ゲート線ドライバ４は、ゲート線７を駆動する。ＬＣＤコントローラ５は、データ線ドライバ３とゲート線ドライバ４とを制御する。又、本実施形態では、１データライン毎に極性が変わるドット反転又はカラム反転での駆動を例示しているが、データライン方向に２ライン毎に極性が変わる２ドット反転等の他の駆動方法にも適用可能であることは、当業者には自明であろう。
FIG. 2 is a block diagram illustrating a configuration of a liquid crystal display device including a display panel driver according to an embodiment of the present invention. In the present embodiment, the liquid
図３は、データ線ドライバ３の構成を概略的に示すブロック図である。データドライバ３は、ラッチ回路１１Ａ、１１Ｂと、レベルシフト回路１２Ａ、１２Ｂと、正側Ｄ−Ａコンバータ（ＤＡＣ）１３Ａと、負側Ｄ−Ａコンバータ１３Ｂと、出力アンプ回路１４と、階調電圧生成回路１５と出力端子３１、３２とを備えている。出力端子３１には、奇数番目のデータ線６が接続され、出力端子３２には、偶数番目のデータ線６が接続される。
FIG. 3 is a block diagram schematically showing the configuration of the
ラッチ回路１１Ａ、１１Ｂは、ＬＣＤコントローラ５から送られてくる画素データＤ（１）〜Ｄ（ｎ）をラッチして保存する。ここで、画素データＤ（２ｉ−１）（ｉは自然数）とは、ゲート線７に沿って隣接する２つの画素８のうち、「正」の駆動電圧で駆動される画素の階調を指定するデータであり、画素データＤ（２ｉ）とは、当該２つの画素８のうち、「負」の駆動電圧で駆動される画素の階調を指定するデータである。この説明において、本明細書では、共通電圧ＶＣＯＭよりも高い駆動電圧を「正」の駆動電圧と呼び、共通電圧ＶＣＯＭよりも低い駆動電圧を「負」の駆動電圧と呼ぶ。ここで、共通電圧ＶＣＯＭとは、液晶表示パネル２の対向電極の電圧であり、電源電圧ＶＤＤの半分の電圧である中間電源電圧ＶＤＤ／２と同一、又は中間電源電圧ＶＤＤ／２に近い電圧に設定される。ラッチ回路１１Ａ、１１Ｂの動作は、ストローブ信号ＳＴＢによって制御され、ストローブ信号ＳＴＢがアサートされると、ラッチ回路１１Ａ、１１Ｂが画素データＤ（１）〜Ｄ（ｎ）をラッチする。ラッチ回路１１Ａ、１１Ｂによってラッチされた画素データＤ（１）〜Ｄ（ｎ）は、それぞれ、レベルシフト回路１２Ａ、１２Ｂを介して正側ＤＡＣ１３Ａ、負側ＤＡＣ１３Ｂに転送される。
The
正側ＤＡＣ１３Ａは、ラッチ回路１１Ａから受け取った画素データＤ（２ｉ−１）に対してデジタル−アナログ変換を行い、画素データＤ（２ｉ−１）に対応する階調電圧を出力する。詳細には、正側ＤＡＣ１３Ａは、階調電圧生成回路１５から受け取った階調電圧ＶＧＳ１＋〜ＶＧＳｍ＋のうち画素データＤ（２ｉ−１）に対応する階調電圧を選択し、選択した階調電圧を出力する。ここで、階調電圧ＶＧＳ１＋〜ＶＧＳｍ＋は、
ＶＣＯＭ≦ＶＧＳ１＋＜ＶＧＳ２＋＜・・・＜ＶＧＳｍ＋≦ＶＤＤ、
が成り立つように決定されている。上述のように、ＶＣＯＭは、共通電圧であり、ＶＤＤは、電源電圧である。
The
VCOM ≦ VGS1 + <VGS2 + <... <VGSm + ≦ VDD,
Is determined to hold. As described above, VCOM is a common voltage, and VDD is a power supply voltage.
同様に、負側ＤＡＣ１３Ｂは、ラッチ回路１１Ｂから受け取った画素データＤ（２ｉ）に対してデジタル−アナログ変換を行い、画素データＤ（２ｉ）に対応する階調電圧を出力する。詳細には、負側ＤＡＣ１３Ｂは、階調電圧生成回路１５から受け取った階調電圧ＶＧＳ１−〜ＶＧＳｍ−のうち画素データＤ（２ｉ）に対応する階調電圧を選択し、選択した階調電圧を出力する。ここで、階調電圧ＶＧＳ１−〜ＶＧＳｍ−は、
ＶＳＳ≦ＶＧＳｍ−＜ＶＧＳｍ−１−＜・・・＜ＶＧＳ１−≦ＶＣＯＭ、
が成り立つように決定されている。ここで、ＶＳＳは、接地電圧ＶＳＳ（＝０Ｖ）である。
Similarly, the
VSS ≦ VGSm - <VGSm-1 - <··· <VGS1 - ≦ VCOM,
Is determined to hold. Here, VSS is the ground voltage VSS (= 0V).
出力アンプ回路１４は、正側ＤＡＣ１３Ａ、負側ＤＡＣ１３Ｂから受け取った階調電圧に対応する駆動電圧を生成し、生成した駆動電圧を出力端子３１、３２に出力する。ここで、図２では、奇数番目のデータ線６に出力される駆動電圧がＶ２ｉ−１と記載され、偶数番目のデータ線６に出力される駆動電圧がＶ２ｉと記載されている。一対の出力端子３１、３２に接続されるデータ線６の一方には正の駆動電圧（共通電圧ＶＣＯＭ以上の駆動電圧：以下、正極性駆動電圧と称す）が供給され、他方には負の駆動電圧（共通電圧ＶＣＯＭ以下の駆動電圧：以下、負極性駆動電圧と称す）が供給される。出力端子３１、３２に接続されるデータ線６が、それぞれ、正、負の駆動電圧で駆動される場合、正側ＤＡＣ１３Ａから受け取った階調電圧（以下、正極性電圧ＩＮＰと称す）に対応する正の駆動電圧が出力端子３１に出力され、負側ＤＡＣ１３Ｂから受け取った階調電圧（以下、負極性電圧ＩＮＮと称す）に対応する負の駆動電圧が出力端子３２に出力される。一方、出力端子３１、３２に接続されるデータ線６が、それぞれ、負、正の駆動電圧で駆動される場合、正極性電圧ＩＮＰに対応する正の駆動電圧が出力端子３２に出力され、負極性電圧ＩＮＮに対応する負の駆動電圧が出力端子３１に出力される。
The
図４は、図３に示す出力アンプ回路１４の構成の一部を示す回路図である。本発明による出力アンプ回路１４は、出力端子３１、３２を駆動する出力段として、２つの正専用出力段２４Ａ、７３Ａ及び２つの負専用出力段２４Ｂ、７３Ｂを備える。正専用出力段２４Ａ、７３Ａ及び負専用出力段２４Ｂ、７３Ｂの入力端子６１〜６８は、中間スイッチ回路５０を介して図４では図示しない差動段の出力端子５１〜５４に接続される。中間スイッチ回路５０は、中間スイッチ回路５０１と中間スイッチ回路５０２を備える。中間スイッチ回路５０１は、正極性電圧に応じた差動段出力が出力される出力端子５１、５２と、正専用出力段２４Ａ、７３Ａの入力端子６１〜６４との接続を制御する。中間スイッチ回路５０２は、負極性電圧に応じた差動段出力が出力される出力端子５３、５４と、負専用出力段２４Ｂ、７３Ｂの入力端子６５〜６８との接続を制御する。
FIG. 4 is a circuit diagram showing a part of the configuration of the
正専用出力段２４Ａは、電源電圧ＶＤＤと中間電源電圧ＶＭＬ（ＶＤＤ／２）の供給を受けて、入力端子６１、６２に入力された電圧に応じた正極性駆動電圧を出力端子１１に出力する。正専用出力段７３Ａは、電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて、入力端子６３、６４に入力された電圧に応じた正極性駆動電圧を出力端子７１に出力する。負専用出力段２４Ｂは、中間電源電圧ＶＭＨ（ＶＤＤ／２）と接地電圧ＶＳＳの供給を受けて、入力端子６７、６８に入力された電圧に応じた負極性駆動電圧を出力端子２１に出力する。負専用出力段７３Ｂは、電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて、入力端子６５、６６に入力された電圧に応じた負極性駆動電圧を出力端子８１に出力する。
The positive
正専用出力段２４Ａ、７３Ａの出力端子１１、７１と、負専用出力段２４Ｂ、７３Ｂの出力端子２１、８１は、出力側スイッチ回路３０を介して出力端子３１、３２に接続される。出力側スイッチ回路３０は、出力端子３１、３２の一方を、中間スイッチ回路５０１によって選択された出力段の出力端子に接続し、他方を、中間スイッチ回路５０２によって選択された出力段の出力端子に接続する。これにより、出力端子３１、３２（隣あう２つのデータ線６）に出力される駆動電圧の極性（電圧範囲）を切替えることが可能となる。
The
本発明では、中間スイッチ回路５０を制御することで、出力端子３１、３２（データ線６）を駆動する出力段が選択される。使用する出力段の組み合わせとして、正専用出力段２４Ａ及び負専用出力段２４Ｂの出力段対（以下、ハーフＶＤＤ出力段対と称す）が選択される第１モードと、正専用出力段７３Ａ及び負専用出力段７３Ｂの出力段対（以下、フルＶＤＤ出力段対と称す）が選択される第２モードが好適に選択される。
In the present invention, the output stage for driving the
第１モードの場合、正極性駆動電圧（ＶＤＤ／２〜ＶＤＤの電圧範囲）を出力する正専用出力段は、中間電源電圧ＶＭＬ（ＶＤＤ／２）と電源電圧ＶＤＤにより動作し、負極性駆動電圧（０〜ＶＤＤ／２の電圧範囲）を出力する負専用出力段は、中間電源電圧ＶＤＤ／２と接地電圧ＶＳＳにより動作することとなる。この場合、出力アンプ回路１４で消費される電力を低減させることができる。
In the first mode, the positive dedicated output stage that outputs the positive drive voltage (VDD / 2 to VDD voltage range) operates with the intermediate power supply voltage VML (VDD / 2) and the power supply voltage VDD, and the negative drive voltage. The negative-dedicated output stage that outputs (a voltage range of 0 to VDD / 2) operates with the intermediate power supply voltage VDD / 2 and the ground voltage VSS. In this case, the power consumed by the
一方、第２モードの場合、正極性駆動電圧を出力する正専用出力段は、接地電圧ＶＳＳと電源電圧ＶＤＤにより動作し、負極性駆動電圧を出力する負専用出力段は、電源電圧ＶＤＤと接地電圧ＶＳＳにより動作することとなる。この場合、詳細は後述するが、出力端子３１、３２（データ線）の極性の切替え時に、出力段内の寄生バイポーラトランジスタが動作することを防止することができる。
On the other hand, in the second mode, the positive dedicated output stage that outputs the positive drive voltage operates with the ground voltage VSS and the power supply voltage VDD, and the negative dedicated output stage that outputs the negative drive voltage has the power supply voltage VDD and the ground. The operation is performed by the voltage VSS. In this case, although details will be described later, it is possible to prevent the parasitic bipolar transistor in the output stage from operating when the polarity of the
このため、本発明では、出力端子３１、３２（データ線６）に出力される駆動電圧の極性（電圧範囲）を所定の周期で切替える場合、第２モードで動作している間に出力端子３１、３２に出力される駆動電圧の極性の切替（以下、単に「極性の切替」と称す）が行われ、その他の極性切替が行われない期間は、第１モードに設定される。これにより、消費電力を低減しつつ、寄生バイポーラトランジスタが動作による誤動作を防止しながら極性の切替えを行うことが可能となる。
Therefore, in the present invention, when the polarity (voltage range) of the drive voltage output to the
尚、第１モードと第２モードは任意に設定できる。例えば、消費電力の低減が必要ない場合や出力端子３１、３２の極性切替周期が短い場合、出力アンプ回路１４を第２モードのみに設定することで安定的な出力を得ることができる。あるいは、出力端子３１、３２の極性の切り替えが不要な場合、消費電力の低減を図るため、出力アンプ回路１４を第２モードのみに設定することが好ましい。
The first mode and the second mode can be set arbitrarily. For example, when it is not necessary to reduce power consumption or when the polarity switching cycle of the
以下、図５から図８を参照して、本発明による出力アンプ回路１４の一実施の形態における構成の詳細を説明する。
The details of the configuration of the
図５は、本発明の出力アンプ回路の各スイッチ回路の構成を示す回路図である。出力アンプ回路１４は、入力側スイッチ回路４０、差動段２２Ａ、２２Ｂ、中間スイッチ回路５０、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂ、フィードバック系スイッチ回路６０、出力側スイッチ回路３０、及び制御回路２７を備えている。出力アンプ回路１４の入力端子４１は、正側ＤＡＣ１３Ａの出力に接続され、正側ＤＡＣ１３Ａから出力される正の階調電圧（正極性電圧）を受け取る。一方、出力アンプ回路１４の入力端子４２は、負側ＤＡＣ１３Ｂの出力に接続され、負側ＤＡＣ１３Ｂから出力される負の階調電圧（負極性電圧）を受け取る。
FIG. 5 is a circuit diagram showing the configuration of each switch circuit of the output amplifier circuit of the present invention. The
入力側スイッチ回路４０は、入力端子４１、４２と、差動段２２Ａ、２２Ｂの入力端子４３、４４との間の接続関係を切り替える機能を有している。図５の回路構成では、入力側スイッチ回路４０は、４つのスイッチ：スイッチＳＷ４０１〜ＳＷ４０４を備えている。
The input-
スイッチＳＷ４０１、ＳＷ４０２は、正極電圧ＩＮＰの入力先となる差動段を選択するスイッチとして機能し、スイッチＳＷ４０３、ＳＷ４０４は、負極電圧ＩＮＮの入力先となる差動段を選択するスイッチとして機能する。 The switches SW401 and SW402 function as switches that select a differential stage that is the input destination of the positive voltage INP, and the switches SW403 and SW404 function as switches that select the differential stage that is the input destination of the negative voltage INN.
中間スイッチ回路５０は、差動段２２Ａ、２２Ｂの出力端子５１〜５４と、正専用出力段２４Ａ、７３Ａの入力端子６１〜６４及び負専用出力段２４Ｂ、７３Ｂの入力端子６７〜６６との間の接続関係を切り換える機能を有している。図５の回路構成では、中間スイッチ回路５０は、１６個のスイッチ：スイッチＳＷ５０１〜ＳＷ５１６を備えている。
The
スイッチＳＷ５０１〜ＳＷ５０４は、差動段２２Ａの出力端子５１、５２と接続する正専用出力段を選択するスイッチとして機能し、スイッチＳＷ５０９〜ＳＷ５１２は、差動段２２Ｂの出力端子５３、５４と接続する正専用出力段を選択するスイッチとして機能する。すなわち、スイッチＳＷ５０１〜ＳＷ５０４、ＳＷ５０９〜ＳＷ５０９は、駆動電圧を出力する正専用出力段を選択する中間スイッチ回路５０１として機能する。
The switches SW501 to SW504 function as switches for selecting a positive dedicated output stage connected to the
同様に、スイッチＳＷ５０５〜ＳＷ５０８は、差動段２２Ａの出力端子５１、５２と接続する負専用出力段を選択するスイッチとして機能し、スイッチＳＷ５１３〜ＳＷ５１６は、差動段２２Ｂの出力端子５３、５４と接続する負専用出力段を選択するスイッチとして機能する。すなわち、スイッチＳＷ５０５〜ＳＷ５０８、ＳＷ５１３〜ＳＷ５１６は、駆動電圧を出力する負専用出力段を選択する中間スイッチ回路５０２として機能する。
Similarly, the switches SW505 to SW508 function as switches for selecting a negative exclusive output stage connected to the
フィードバック系スイッチ回路６０は、正専用出力段２４Ａ、７３Ａの出力端子１１、７１及び負専用出力段２４Ｂ、７３Ｂの出力端子２１、８１と、差動段２２Ａ、２２Ｂの入力端子４５、４６との間の接続関係を切り替える機能を有している。図５の回路構成では、フィードバック系スイッチ回路６０は、８つのスイッチ：スイッチＳＷ６０１〜ＳＷ６０８を備えている。フィードバック系スイッチ回路６０は、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂの出力電圧を差動段２２Ａ、２２Ｂのいずれにフィードバックするかを切り換える役割を有している。
The feedback
スイッチＳＷ６０１、ＳＷ６０３、ＳＷ６０７、ＳＷ６０５のそれぞれは、出力端子１１、７１、８１、２１と、差動段２２Ａの入力端子４５との接続を制御し、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂの出力電圧の１つを選択して差動段２２Ａにループバックする。
Each of the switches SW601, SW603, SW607, and SW605 controls connection between the
同様に、スイッチＳＷ６０２、ＳＷ６０４、ＳＷ６０８、ＳＷ６０６のそれぞれは、出力端子１１、７１、８１、２１と、差動段２２Ｂの入力端子４６との接続を制御し、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂの出力電圧の１つを選択して差動段２２Ｂにループバックする。
Similarly, each of the switches SW602, SW604, SW608, and SW606 controls connection between the
更に、出力側スイッチ回路３０は、正専用出力段２４Ａ、７３Ａの出力端子１１、７１及び負専用出力段２４Ｂ、７３Ｂの出力端子２１、８１と、出力アンプ回路１４の出力端子３１、３２との接続関係を切り換える機能を有している。図５の回路構成では、出力側スイッチ回路３０は、６つのスイッチＳＷ３０１〜ＳＷ３０６を備えている。
Further, the output
スイッチＳＷ３０１、ＳＷ３０３、ＳＷ３０７、ＳＷ３０５のそれぞれは、出力端子１１、７１、８１、２１と、出力端子３１との接続を制御し、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂの出力電圧の１つを選択して出力端子３１に接続する。
同様に、スイッチＳＷ３０２、ＳＷ３０４、ＳＷ３０８、ＳＷ３０６のそれぞれは、出力端子１１、７１、８１、２１と、出力端子３２との接続を制御し、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂの出力電圧の１つを選択して出力端子３２に接続する。
Each of the switches SW301, SW303, SW307, and SW305 controls the connection between the
Similarly, each of the switches SW302, SW304, SW308, and SW306 controls the connection between the
制御回路２７は、入力側スイッチ回路４０、中間スイッチ回路５０、フィードバック系スイッチ回路６０、及び出力側スイッチ回路３０の各スイッチのオンオフを、極性信号ＰＯＬ、正専用出力段選択信号ＰＯＳ１＿ＥＮ、ＰＯＳ２＿ＥＮ、負専用出力段選択信号ＮＥＧ１＿ＥＮ、ＮＥＧ２＿ＥＮに応答して制御する。
The
ここで、極性信号ＰＯＬとは、各出力端子３１、３２から出力される駆動電圧の極性を指定する信号である。一実施形態では、極性信号ＰＯＬがＨｉｇｈレベルである場合、出力端子３１、３２から、それぞれ、正、負の駆動電圧が出力されるように各スイッチが制御され、一方、極性信号ＰＯＬがＬｏｗレベルである場合、出力端子３１、３２から、それぞれ、負、正の駆動電圧が出力されるように各スイッチが制御される。
Here, the polarity signal POL is a signal that specifies the polarity of the drive voltage output from each of the
又、正専用出力段選択信号ＰＯＳ１＿ＥＮとは、正専用出力段７３Ａの動作を許可する信号であり、正専用出力段選択信号ＰＯＳ２＿ＥＮとは、正専用出力段２４Ａの動作を許可する信号である。負専用出力段選択信号ＮＥＧ１＿ＥＮとは、負専用出力段７３Ｂを選択する信号であり、負専用出力段選択信号ＮＥＧ２＿ＥＮとは、負専用出力段２４Ｂを選択する信号である。制御回路２７は、中間スイッチ回路５０、フィードバック系スイッチ回路６０、及び出力側スイッチ回路３０の各スイッチを正専用出力段選択信号ＰＯＳ１＿ＥＮ、ＰＯＳ２＿ＥＮ、負専用出力段選択信号ＮＥＧ１＿ＥＮ、ＮＥＧ２＿ＥＮに応答して制御する。
The positive dedicated output stage selection signal POS1_EN is a signal for permitting the operation of the positive
図６Ａ及び図６Ｂは、出力アンプ回路１４の差動段２２Ａ、２２Ｂと、正専用出力段２４Ａ、７３Ａと、負専用出力段２４Ｂ、７３Ｂの構成を詳細に示す図である。差動段２２Ａは、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成、即ち、接地電圧ＶＳＳ以上電源電圧ＶＤＤ以下の範囲の入力電圧に対応可能な構成を有している。
6A and 6B are diagrams showing in detail the configurations of the differential stages 22A and 22B, the positive
ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、それぞれのゲートがスイッチ回路６０、入力端子４３に接続され、Ｎ受け差動対を形成する。定電流源Ｉ１１は、接地電圧ＶＳＳが供給され、Ｎ受け差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）にバイアス電流を供給する。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、それぞれのゲートがスイッチ回路６０、入力端子４３に接続され、Ｐ受け差動対を形成する。定電流源Ｉ１２は、電源電圧ＶＤＤが供給され、Ｐ受け差動対トランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）にバイアス電流を供給する。ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタのゲートは、スイッチ回路６０によって、出力端子１１、７１、８１、２１のいずれかに接続される。
The NMOS transistors MN11 and MN12 have their gates connected to the
ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のソースは電源端子２５（電源電圧ＶＤＤ）に共通接続され、ドレインはＮ受け差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）のそれぞれのドレインに接続される。又、ＰＭＯＳトランジスタＭＰ１５のドレインは、スイッチＳＷ１１及びＰＭＯＳトランジスタＭＰ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のゲートは、浮遊電流源Ｉ１３及びＰＭＯＳトランジスタＭＰ１３のドレインに共通接続される。これにより、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６は、ホールデッドカスコード接続の能動負荷として機能する。尚、ＰＭＯＳトランジスタＭＰ１３のゲートにはバイアス電圧ＢＰ２が供給される。 The sources of the PMOS transistors MP15 and MP16 are commonly connected to the power supply terminal 25 (power supply voltage VDD), and the drains are connected to respective drains of the N receiving differential pair transistors (NMOS transistors MN11 and MN12). The drain of the PMOS transistor MP15 is connected to the floating current source I13 via the switch SW11 and the PMOS transistor MP13. Further, the gates of the PMOS transistors MP15 and MP16 are commonly connected to the floating current source I13 and the drain of the PMOS transistor MP13. As a result, the PMOS transistors MP15 and MP16 function as an active load with a held cascode connection. The bias voltage BP2 is supplied to the gate of the PMOS transistor MP13.
ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のソースは電源端子２６（電源電圧ＶＳＳ）に共通接続され、ドレインはＰ受け差動対トランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）のそれぞれのドレインに接続される。又、ＮＭＯＳトランジスタＭＮ１５のドレインは、スイッチＳＷ１２及びＮＭＯＳトランジスタＭＮ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のゲートは、浮遊電流源Ｉ１３及びＮＭＯＳトランジスタＭＮ１３のドレインに共通接続される。これにより、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６は、ホールデッドカスコード接続の能動負荷として機能する。尚、ＮＭＯＳトランジスタＭＮ１３のゲートにはバイアス電圧ＢＮ２が供給される。 The sources of the NMOS transistors MN15 and MN16 are commonly connected to the power supply terminal 26 (power supply voltage VSS), and the drains are connected to the drains of the P receiving differential pair transistors (PMOS transistors MP11 and MP12). The drain of the NMOS transistor MN15 is connected to the floating current source I13 via the switch SW12 and the NMOS transistor MN13. Furthermore, the gates of the NMOS transistors MN15 and MN16 are commonly connected to the floating current source I13 and the drain of the NMOS transistor MN13. As a result, the NMOS transistors MN15 and MN16 function as active loads with a held cascode connection. A bias voltage BN2 is supplied to the gate of the NMOS transistor MN13.
スイッチＳＷ１１は、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１５の動作条件と、ＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１６の動作条件とを対称にするためにスイッチＳ３０１、Ｓ３０５のダミースイッチとして挿入されたスイッチであり、常にオンにされる。例えば、スイッチＳＷ１１がないと、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のドレイン電圧に差が生じ、出力アンプ回路１４のオフセット電圧の発生の原因になり得る。スイッチＳＷ１１は、このような問題を解消するために用いられている。スイッチＳＷ１２も同様に、スイッチＳ３０２、Ｓ３０６のダミースイッチとして挿入されたスイッチであり、常にオンにされる。スイッチＳＷ１１、１２は省略可能であるが、スイッチＳＷ１１、１２によって出力アンプ回路１４の差動バランスをとることができるため、挿入されることが好ましい。
The switch SW11 is a switch inserted as a dummy switch of the switches S301 and S305 in order to make the operating conditions of the NMOS transistor MN11 and the PMOS transistor MP15 symmetrical with the operating conditions of the NMOS transistor MN12 and the PMOS transistor MP16, and is always on. To be. For example, if the switch SW11 is not provided, a difference occurs in the drain voltages of the PMOS transistors MP15 and MP16, which may cause an offset voltage in the
ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレインは、出力端子５１に接続され、スイッチＳＷ５０１、ＳＷ５０３、ＳＷ５０５、ＳＷ５０７のそれぞれを介して、出力段の入力端子６１、６３、６７、６５に接続される。ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレインは、出力端子５２に接続され、スイッチＳＷ５０２、ＳＷ５０４、ＳＷ５０６、ＳＷ５０８のそれぞれを介して、出力段の入力端子６２、６４、６８、６６に接続される。以上のような構成により、差動段２２Ａは、入力端子４３に入力された入力電圧Ｖｉｎ１及び入力端子４３にフィードバックされた出力電圧に応じた出力電圧を出力する。
The drains of the NMOS transistor MN12 and the PMOS transistor MP16 are connected to the
同様に、差動段２２Ｂも、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成、即ち、接地電圧ＶＳＳ以上電源電圧ＶＤＤ以下の範囲の入力電圧に対応可能な構成を有している。ただし、差動段２２Ａにおける、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＭＮ１５、ＭＮ１６、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３、ＭＰ１５、ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２、ＳＷ５０１〜ＳＷ５０８、バイアス電圧ＢＰ１２、ＢＮ１２、出力端子５１、５２、入力端子４３、４５、及び入力電圧Ｖｉｎ１は、それぞれ、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３、ＭＮ２５、ＭＮ２６、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３、ＭＰ２５、ＭＰ２６、定電流源Ｉ２１、Ｉ２２、浮遊電流源Ｉ２３、スイッチＳＷ２１、ＳＷ２２、ＳＷ５０９〜ＳＷ５１８、バイアス電圧ＢＰ２２、ＢＮ２２、出力端子５３、５４、入力端子４４、４６、及び入力電圧Ｖｉｎ２に読み替える。
Similarly, the differential stage 22B also has a Rail-to-Rail configuration, that is, a configuration that can handle an input voltage in a range from the ground voltage VSS to the power supply voltage VDD. However, NMOS transistors MN11 to MN13, MN15 and MN16, PMOS transistors MP11 to MP13, MP15 and MP16, constant current sources I11 and I12, floating current source I13, switches SW11, SW12, SW501 to SW508, bias in the differential stage 22A Voltages BP12 and BN12,
正専用出力段２４Ａは、入力端子６１、６２の電圧に応答して、所望の正極性駆動電圧（即ち、ＶＧＳ１＋以上ＶＧＳｍ＋以下の駆動電圧）を出力可能であるように構成される。この正専用出力段２４Ａには中間電源電圧ＶＭＬ（ＶＤＤ／２）と電源電圧ＶＤＤが供給され、正専用出力段２４Ａは中間電源電圧ＶＭＬ（ＶＤＤ／２）と電源電圧ＶＤＤの間の電圧範囲で動作する。
The positive
図６Ａの構成では、正専用出力段２４Ａは、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８と、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８と、キャパシタＣ１１、Ｃ１２とで構成される。
In the configuration of FIG. 6A, the positive
ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７のドレイン及びソースは相互に接続され、それぞれゲートにバイアス電圧ＢＰ１１、ＢＮ１１が供給されることで浮遊電流源として機能する。ＰＭＯＳトランジスタＭＰ１４のゲートはバイアス定電圧源（バイアス電圧ＢＰ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）の一端に接続される。ＮＭＯＳトランジスタＭＮ１４のゲートはバイアス定電圧源（バイアス電圧ＢＮ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）の他端に接続される。又、ＰＭＯＳトランジスタＭＰ１４のソースはキャパシタＣ１１を介して出力端子１１に接続され、ＮＭＯＳトランジスタＭＮ１４のソースはキャパシタＣ１２を介して出力端子１１に接続される。
The drains and sources of the PMOS transistor MP17 and NMOS transistor MN17 are connected to each other, and function as a floating current source by supplying bias voltages BP11 and BN11 to the gates, respectively. The gate of the PMOS transistor MP14 is connected to a bias constant voltage source (bias voltage BP12), and the drain is connected to one end of a floating current source (PMOS transistor MP17 and NMOS transistor MN17). The gate of the NMOS transistor MN14 is connected to the bias constant voltage source (bias voltage BN12), and the drain is connected to the other end of the floating current source (PMOS transistor MP17 and NMOS transistor MN17). The source of the PMOS transistor MP14 is connected to the
ここで、正専用出力段２４ＡのＰＭＯＳトランジスタＭＰ１４と、差動段２２ＡのＰＭＯＳトランジスタＭＰ１３には同一のバイアス電圧ＢＰ１２が供給され、正専用出力段２４ＡのＰＭＯＳトランジスタＭＮ１４と、差動段２２ＡのＮＭＯＳトランジスタＭＮ１３には同一のバイアス電圧ＢＮ１２が供給されることに留意されたい。
Here, the same bias voltage BP12 is supplied to the PMOS transistor MP14 in the positive
ＰＭＯＳトランジスタＭＰ１８のドレインとＮＭＯＳトランジスタＭＮ１８のドレインは出力端子１１を介して接続される。ＰＭＯＳトランジスタＭＰ１８のゲートは浮遊電流源の一端（及びＰＭＯＳトランジスタＭＰ１４のドレイン）に接続され、ソースは電源端子２５（電源電圧ＶＤＤ）に接続される。ＮＭＯＳトランジスタＭＮ１８のゲートは浮遊電流源の他端（及びＮＭＯＳトランジスタＭＮ１４のドレイン）に接続され、ソースは電源電圧ＶＭＬ（ＶＤＤ／２）が供給される電源端子に接続される。
The drain of the PMOS transistor MP18 and the drain of the NMOS transistor MN18 are connected via the
正専用出力段２４Ａにおいて、ＰＭＯＳトランジスタＭＰ１８は、出力端子１１をプルアップするための出力トランジスタとして機能し、ＮＭＯＳトランジスタＭＮ１８は、出力端子１１をプルダウンするための出力トランジスタとして機能する。又、出力端子１１の電圧は、ＮＭＯＳトランジスタＭＮ１７、ＰＭＯＳトランジスタＭＰ１７で構成される浮遊電流源の両端の電圧に応じて決定される。また、キャパシタＣ１１、Ｃ１２は、出力端子１１から出力される駆動電圧の位相を補償するための位相補償容量として機能する。
In the positive
正専用出力段７３Ａは、入力端子６３、６４の電圧に応答して、所望の正極性駆動電圧（即ち、ＶＧＳ１＋以上ＶＧＳｍ＋以下の駆動電圧）を出力可能であるように構成される。この正専用出力段７３Ａには接地電圧ＶＳＳと電源電圧ＶＤＤが供給され、正専用出力段７３Ａは接地電圧ＶＳＳと電源電圧ＶＤＤの間の電圧範囲で動作する。
The positive
図６Ａの構成では、正専用出力段７３Ａは、ＮＭＯＳトランジスタＭＮ７４、ＭＮ７７、ＭＮ７８と、ＰＭＯＳトランジスタＭＰ７４、ＭＰ７７、ＭＰ７８と、キャパシタＣ７１、Ｃ７２とで構成される。
In the configuration of FIG. 6A, the positive
ＰＭＯＳトランジスタＭＰ７７とＮＭＯＳトランジスタＭＮ７７のドレイン及びソースは相互に接続され、それぞれゲートにバイアス電圧ＢＰ１１、ＢＰ１２が供給されることで２端子の浮遊電流源として機能する。ＰＭＯＳトランジスタＭＰ７４のゲートはバイアス定電圧源（バイアス電圧ＢＰ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ７７とＮＭＯＳトランジスタＭＮ７７）の一端に接続される。ＮＭＯＳトランジスタＭＮ７４のゲートはバイアス定電圧源（バイアス電圧ＢＮ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ７７とＮＭＯＳトランジスタＭＮ７７）の他端に接続される。又、ＰＭＯＳトランジスタＭＰ７４のソースはキャパシタＣ１１を介して出力端子７１に接続され、ＮＭＯＳトランジスタＭＮ７４のソースはキャパシタＣ１２を介して出力端子７１に接続される。
The drains and sources of the PMOS transistor MP77 and NMOS transistor MN77 are connected to each other, and the bias voltages BP11 and BP12 are supplied to the gates to function as a two-terminal floating current source. The gate of the PMOS transistor MP74 is connected to a bias constant voltage source (bias voltage BP12), and the drain is connected to one end of a floating current source (PMOS transistor MP77 and NMOS transistor MN77). The gate of the NMOS transistor MN74 is connected to the bias constant voltage source (bias voltage BN12), and the drain is connected to the other end of the floating current source (PMOS transistor MP77 and NMOS transistor MN77). The source of the PMOS transistor MP74 is connected to the
ここで、正専用出力段７３ＡのＰＭＯＳトランジスタＭＰ７４と、差動段２２ＡのＰＭＯＳトランジスタＭＰ１３には同一のバイアス電圧ＢＰ１２が供給され、正専用出力段７３ＡのＰＭＯＳトランジスタＭＮ７４と、差動段２２ＡのＮＭＯＳトランジスタＭＮ１３には同一のバイアス電圧ＢＮ１２が供給されることに留意されたい。
Here, the same bias voltage BP12 is supplied to the PMOS transistor MP74 in the positive
ＰＭＯＳトランジスタＭＰ７８のドレインとＮＭＯＳトランジスタＭＮ７８のドレインは出力端子７１を介して接続される。ＰＭＯＳトランジスタＭＰ７８のゲートは浮遊電流源の一端（及びＰＭＯＳトランジスタＭＰ７４のドレイン）に接続され、ソースは電源端子２５（電源電圧ＶＤＤ）に接続される。ＮＭＯＳトランジスタＭＮ７８のゲートは浮遊電流源の他端（及びＮＭＯＳトランジスタＭＮ７４のドレイン）に接続され、ソースは電源端子２６（接地電圧ＶＳＳ）に接続される。
The drain of the PMOS transistor MP78 and the drain of the NMOS transistor MN78 are connected via an
正専用出力段７３Ａにおいて、ＰＭＯＳトランジスタＭＰ７８は、出力端子７１をプルアップするための出力トランジスタとして機能し、ＮＭＯＳトランジスタＭＮ７８は、出力端子７１をプルダウンするための出力トランジスタとして機能する。又、出力端子７１の電圧は、ＮＭＯＳトランジスタＭＮ７７、ＰＭＯＳトランジスタＭＰ７７で構成される浮遊電流源の両端の電圧に応じて決定される。また、キャパシタＣ７１、Ｃ７２は、出力端子７１から出力される駆動電圧の位相を補償するための位相補償容量として機能する。
In the positive
一方、負専用出力段２４Ｂは、入力端子６５、６６の電圧に応答して、所望の負極性駆動電圧（即ち、ＶＧＳｍ−以上ＶＧＳ１−以下の駆動電圧）を出力可能であるように構成される。この負専用出力段２４Ｂには接地電圧ＶＳＳと中間電源電圧ＶＭＨ（ＶＤＤ／２）とが供給され、負専用出力段２４Ｂは接地電圧ＶＳＳと中間電源電圧ＶＭＨ（ＶＤＤ／２）の間の電圧範囲で動作する。
On the other hand, the negative-
負専用出力段２４Ｂは、正専用出力段２４Ａと同様な構成である。ただし、負専用出力段２４Ｂにおける、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、キャパシタＣ１１、Ｃ１２、電源端子２５（電源電圧ＶＤＤ）、電源電圧ＶＭＬ、バイアス電圧ＢＰ１１、ＢＰ１２、ＢＮ１１、ＢＮ１２は、それぞれ、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２７、ＭＮ２８、ＰＭＯＳトランジスタＭＰ２４、ＭＰ２７、ＭＰ２８、キャパシタＣ２１、Ｃ２２、電源電圧ＶＭＨ、電源端子２６（接地電圧ＶＳＳ）、バイアス電圧ＢＰ２１、ＢＰ２２、ＢＮ２１、ＢＮ２２に読み替える。
The negative
又、負専用出力段７３Ｂも同様に、入力端子６７、６８の電圧に応答して、所望の負極性駆動電圧（即ち、ＶＧＳｍ−以上ＶＧＳ１−以下の駆動電圧）を出力可能であるように構成される。この負専用出力段７３Ｂには接地電圧ＶＳＳと電源電圧ＶＤＤとが供給され、負専用出力段７３Ｂは接地電圧ＶＳＳと電源電圧ＶＤＤの間の電圧範囲で動作する。
Further, similarly negative-only output stage 73B, in response to the voltage of the
負専用出力段７３Ｂは、正専用出力段７３Ａと同様な構成である。ただし、正専用出力段７３ＡにおけるＮＭＯＳトランジスタＭＮ７４、ＭＮ７７、ＭＮ７８、ＰＭＯＳトランジスタＭＰ７４、ＭＰ７７、ＭＰ７８、キャパシタＣ７１、Ｃ７２、電源電圧ＶＭＬ、バイアス電圧ＢＰ１１、ＢＰ１２、ＢＮ１１、ＢＮ１２は、それぞれ、ＮＭＯＳトランジスタＭＮ８４、ＭＮ８７、ＭＮ８８、ＰＭＯＳトランジスタＭＰ８４、ＭＰ８７、ＭＰ８８、キャパシタＣ８１、Ｃ８２、電源端子２６（接地電圧ＶＳＳ）、バイアス電圧ＢＰ２１、ＢＰ２２、ＢＮ２１、ＢＮ２２に読み替える。
The negative dedicated output stage 73B has the same configuration as the positive
又、本発明では、上述の構造に加えて下記の４つのアプローチによって第１モードにおける低電圧動作が実現されている。
（１）正専用出力段２４Ａの出力端子１１をプルダウンする出力トランジスタであるＮＭＯＳトランジスタＭＮ１８として、ウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＮＭＯＳトランジスタを使用する。
（２）正専用出力段２４Ａの浮遊電流源のＮＭＯＳトランジスタＭＮ１７として、ＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＮＭＯＳトランジスタを使用する。
（３）負専用出力段２４Ｂの出力端子２１をプルアップする出力トランジスタであるＰＭＯＳトランジスタＭＰ２８として、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用する。
（４）負専用出力段２４Ｂの浮遊電流源のＰＭＯＳトランジスタＭＰ２７として、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用する。
In the present invention, low voltage operation in the first mode is realized by the following four approaches in addition to the above structure.
(1) As the NMOS transistor MN18 that is an output transistor pulling down the
(2) As the NMOS transistor MN17 of the floating current source of the positive
(3) As the PMOS transistor MP28, which is an output transistor for pulling up the
(4) A PMOS transistor whose well is separated from other PMOS transistors and whose back gate is connected to the source is used as the PMOS transistor MP27 of the floating current source of the negative-
図６Ａ及び図６Ｂを参照して、ウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続された２つのＮＭＯＳトランジスタＭＮ１７、ＭＮ１８と、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続された２つのＰＭＯＳトランジスタＭＰ２４、ＭＰ２８が、破線の円によって強調して図示されていることにも留意されたい。 Referring to FIGS. 6A and 6B, two NMOS transistors MN17 and MN18 in which the well is separated from other NMOS transistors and the back gate is connected to the source, and the well is separated from other PMOS transistors, and the back gate is Note also that the two PMOS transistors MP24, MP28 connected to the source are shown highlighted by dashed circles.
図７は、正専用出力段２４Ａで使用されるプルダウン出力トランジスタ（ＮＭＯＳトランジスタＭＮ１８）の構造を示す断面図である。ＮＭＯＳトランジスタＭＮ１８は、Ｐウェル１０３（ＨＶ＿ＰＷｅｌｌ）上に形成されたＰ＋拡散領域１０５及びＮ＋拡散領域１０６、１０７と、ゲート１０８を備える。Ｐ＋拡散領域１０５はウェルコンタクトとして機能し、中間電源電圧ＶＭＬ（ＶＤＤ／２）をＰウェル１０３（バックゲート）に供給する。Ｎ＋拡散領域１０６は、中間電源電圧ＶＭＬが供給される電源端子に接続され、ソース領域を形成する。Ｎ＋拡散領域１０６は、出力端子１１に接続され、ドレイン領域を形成する。Ｐウェル１０３は、基板１０１（Ｐ＿ｓｕｂ）上のＮウェル層１０２（Ｄｅｅｐ＿Ｎｗｅｌｌ）において他のＮＭＯＳトランジスタから分離されて形成される。又、Ｎウェル層１０２上には、電源電圧ＶＤＤが供給されるＮ＋拡散領域１０４が形成される。説明は省略するが、ＮＭＯＳトランジスタＭＮ１７の構造もＮＭＯＳトランジスタＭＮ１８と同様である。尚、図７から図１０及び本明細書における右上添字「＋」は、高濃度ドープを意味している。
FIG. 7 is a cross-sectional view showing the structure of a pull-down output transistor (NMOS transistor MN18) used in the positive-
図８は、負専用出力段２４Ｂで使用されるプルアップ出力トランジスタ（ＰＭＯＳトランジスタＭＰ２８）の構造を示す断面図である。ＰＭＯＳトランジスタＭＰ１８は、Ｎウェル２０２（ＨＶ＿ＮＷｅｌｌ）上に形成されたＮ＋拡散領域２０３及びＰ＋拡散領域２０４、２０５と、ゲート２０６を備える。Ｐ＋拡散領域１０５はウェルコンタクトとして機能し、中間電源電圧ＶＭＨ（ＶＤＤ／２）をＮウェル２０２（バックゲート）に供給する。Ｐ＋拡散領域２０４は、中間電源電圧ＶＭＨが供給される電源端子に接続され、ソース領域を形成する。Ｐ＋拡散領域２０５は、出力端子２１に接続され、ドレイン領域を形成する。Ｎウェル２０２は、基板２０１（Ｐ＿ｓｕｂ）上において他のＰＭＯＳトランジスタから分離されて形成される。説明は省略するが、ＰＭＯＳトランジスタＭＰ２７の構造もＰＭＯＳトランジスタＭＰ２８と同様である。
FIG. 8 is a sectional view showing the structure of the pull-up output transistor (PMOS transistor MP28) used in the negative-
ＮＭＯＳトランジスタＭＮ１７、ＭＮ１８としてウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＮＭＯＳトランジスタを使用することにより、ＮＭＯＳトランジスタＭＮ１７、ＭＮ１８のゲート−ソース間電圧の低減が可能になり、正専用出力段２４Ａを低電圧動作させることが可能になる。加えて、ＰＭＯＳトランジスタＭＰ２７、２８として、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用することにより、ＰＭＯＳトランジスタＭＮ２７、ＭＮ２８のゲート−ソース間電圧（の絶対値）の低減が可能になり、負専用出力段２４Ｂを低電圧動作させることが可能になる。
By using an NMOS transistor in which the well is separated from other NMOS transistors and the back gate is connected to the source as the NMOS transistors MN17 and MN18, the gate-source voltage of the NMOS transistors MN17 and MN18 can be reduced. The positive-
尚、電源電圧ＶＤＤと接地電圧ＶＳＳとの範囲で動作する正専用出力段７３Ａのプルダウン出力トランジスタであるＮＭＯＳトランジスタＭＮ７８のバックゲートに接地電圧ＶＳＳが供給されることが好ましい。同様に、電源電圧ＶＤＤと接地電圧ＶＳＳとの範囲で動作する負専用出力段７３Ｂのプルアップ出力トランジスタであるＰＭＯＳトランジスタＭＰ８８のバックゲートに、電源電圧ＶＤＤが供給されることが好ましい。
The ground voltage VSS is preferably supplied to the back gate of the NMOS transistor MN78, which is a pull-down output transistor of the positive
ここで、図９及び図１０を参照して、本発明によって解決される問題点について説明する。本発明による出力アンプ回路１４は、消費電力を低減するために、電源電圧ＶＤＤと中間電源電圧（ＶＤＤ／２）の電圧範囲で駆動する出力段（正専用出力段２４Ａ及び負専用出力段２４Ｂ）を利用する第１モードに設定されるが、この間、極性の切り替えが行われると、下記に示す理由により誤動作を起こす場合がある。
Here, with reference to FIG.9 and FIG.10, the problem solved by this invention is demonstrated. The
第１モードで動作中に極性の切り替えが行われると、正専用出力段２４Ａの出力端子１１の接続先が、直前まで負極性駆動電圧が供給されていた他の出力端子に接続されることとなる。この場合、図９に示すように、出力端子１１に中間電源電圧ＶＭＬ（ＶＤＤ／２）より低い電圧Ｖ２ｉが接続先の出力端子（データ線６）から印加される。
When polarity switching is performed during operation in the first mode, the connection destination of the
例えば、出力端子３２が負極性駆動電圧Ｖ２ｉ（＜ＶＤＤ／２）で駆動された後に出力端子３２を正極性駆動電圧に切り替える場合、出力端子３２を正専用出力段２４Ａの出力端子１１に接続した瞬間に正専用出力段２４Ａの出力端子１１に、中間電源電圧ＶＭＬ（ＶＤＤ／２）よりも低い電圧Ｖ２ｉが印加される。この場合、図９に示されているように、ＮＭＯＳトランジスタＭＮ１８のソース及びバックゲートに中間電源電圧ＶＭＬ（ＶＤＤ／２）が供給されている状態で、ＮＭＯＳトランジスタＭＮ１８のドレインに中間電源電圧ＶＭＬ（ＶＤＤ／２）よりも低い電圧（駆動電圧Ｖ２ｉ）が印加されることになる。
For example, when the
ここで、ＮＭＯＳトランジスタＭＮ１８は、ウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されている。このため、図９に示されているように、ＮＭＯＳトランジスタＭＮ１８のドレインに中間電源電圧ＶＭＬ（ＶＤＤ／２）よりも低い電圧が印加されると、Ｎ＋拡散領域１０４、Ｐウェル１０３、及びＮ＋拡散領域１０７（ドレイン領域）で形成される寄生ＮＰＮトランジスタのベース−エミッタ間に順方向バイアスが印加され、寄生ＮＰＮトランジスタがオンすることがある。寄生ＮＰＮトランジスタがオンすることは、ラッチアップ等、出力アンプ回路１４の動作に不具合をきたす恐れがあるため、好ましくない。
Here, the NMOS transistor MN18 has a well isolated from other NMOS transistors and a back gate connected to the source. Therefore, as shown in FIG. 9, when a voltage lower than the intermediate power supply voltage VML (VDD / 2) is applied to the drain of the NMOS transistor MN18, the N + diffusion region 104, the P well 103, and the N well A forward bias may be applied between the base and emitter of the parasitic NPN transistor formed in the + diffusion region 107 (drain region), and the parasitic NPN transistor may be turned on. It is not preferable that the parasitic NPN transistor is turned on because there is a risk of malfunction of the
同様に、第１モードで動作中に極性の切り替えが行われると、負専用出力段２４Ｂの出力端子２１の接続先が、直前まで正極性駆動電圧が供給されていた他の出力端子に接続されることとなる。この場合、図１０に示すように、出力端子２１に中間電源電圧ＶＭＨ（ＶＤＤ／２）より高い電圧Ｖ２ｉ−１が接続先の出力端子（データ線６）から印加される。
Similarly, when the polarity is switched during operation in the first mode, the connection destination of the
例えば、出力端子３１が正極性駆動電圧Ｖ２ｉ−１（＞ＶＤＤ／２）で駆動された後に出力端子３１を負極性駆動電圧に切り替える場合、出力端子３１を負専用出力段２４Ｂの出力端子２１に接続した瞬間に負専用出力段２４Ｂの出力端子２１に、中間電源電圧ＶＭＨ（ＶＤＤ／２）よりも高い電圧Ｖ２ｉ−１が印加される。この場合、図１０に示されているように、ＰＭＯＳトランジスタＭＰ２８のソース及びバックゲートに中間電源電圧ＶＭＨ（ＶＤＤ／２）が供給されている状態で、ＰＭＯＳトランジスタＭＰ２８のドレインに中間電源電圧ＶＭＨ（ＶＤＤ／２）よりも高い電圧（駆動電圧Ｖ２ｉ−１）が印加されることになる。
For example, when the
ここで、ＰＭＯＳトランジスタＭＰ２８は、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されている。このため、図１０に示されているように、ＰＭＯＳトランジスタＭＰ２８のドレインに中間電源電圧ＶＭＨ（ＶＤＤ／２）よりも高い電圧が印加されると、Ｐ＋拡散領域２０５（ドレイン領域）、Ｎウェル２０２、及び基板２０１（Ｐ＿ｓｕｂ）で形成される寄生ＰＮＰトランジスタのベース−エミッタ間に順方向バイアスが印加され、寄生ＰＭＰトランジスタがオンすることがある。寄生ＰＭＰトランジスタがオンすることは、ラッチアップ等、出力アンプ回路１４の動作に不具合をきたす恐れがあるため、好ましくない。
Here, the PMOS transistor MP28 has a well isolated from other PMOS transistors and a back gate connected to the source. Therefore, as shown in FIG. 10, when a voltage higher than the intermediate power supply voltage VMH (VDD / 2) is applied to the drain of the PMOS transistor MP28, the P + diffusion region 205 (drain region), the N well A forward bias may be applied between the base and emitter of the parasitic PNP transistor formed by 202 and the substrate 201 (P_sub), and the parasitic PMP transistor may be turned on. It is not preferable that the parasitic PMP transistor is turned on because there is a risk of malfunction in the operation of the
本発明による出力アンプ回路１４では、駆動電圧範囲の異なる出力段を用意し、極性の切り替えタイミングを適切にすることで上記２つの問題を解決している。本発明では、電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて動作する正専用出力段７３Ａを用意し、極性を切替えるときに出力端子３１、３２を駆動する出力段として、これを使用することで寄生ＮＰＮトランジスタのターンオンの発生を防止する。これにより上述した正専用出力段２４Ａの問題は解決される。又、電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて動作する負専用出力段７３Ｂを用意し、極性を切替えるときに出力端子３１、３２を駆動する出力段として、これを使用することで寄生ＰＮＰトランジスタのターンオンの発生を防止する。これにより上述した負専用出力段２４Ｂの問題は解決される。
In the
一方、出力端子３１、３２が、一旦、正又は負の駆動電圧に駆動された後では、正専用出力段２４Ａ及び負専用出力段２４Ｂを出力端子３１、３２（及びそれに接続されているデータ線６）の駆動用の出力段として利用することで、消費電力の低減効果を奏することができる。
On the other hand, after the
続いて、図５、図６Ａ及び図６Ｂに示す本発明による出力アンプ回路１４の動作を説明する。
出力アンプ回路１４は、出力端子３１、３２の一方に正極性駆動電圧を出力し、他方に負極性駆動電圧を出力する。出力端子３１、３２のそれぞれに出力される駆動電圧の極性は、極性信号ＰＯＬに応答して所定の水平期間毎（例えば、１水平期間毎）に切り換えられる。駆動電圧の極性が１水平期間毎に切り換える場合、ドット反転駆動が行われることになる。
Next, the operation of the
The
正の駆動電圧を出力端子３１に出力し、負の駆動電圧を出力端子３２に出力する場合（即ち、奇数番目のデータ線６に正の駆動電圧を出力し、偶数番目のデータ線６に負の駆動電圧を出力する場合）、正専用出力段２４Ａ又は正専用出力段７３Ａの一方の出力端子が出力端子３１に接続され、負専用出力段２４Ｂ又は負専用出力段７３Ｂの一方の出力端子が出力端子３２に接続される。第１モードの場合、正専用出力段２４Ａの出力端子１１が出力端子３１に接続され、負専用出力段２４Ｂの出力端子２１が出力端子３２に接続される。あるいは、第２モードの場合、正専用出力段７３Ａの出力端子７１が出力端子３１に接続され、負専用出力段７３Ｂの出力端子８１が出力端子３２に接続される。
When a positive drive voltage is output to the
この場合、出力アンプ回路１４は、入力端子４１に正側ＤＡＣ１３Ａから供給された正の階調電圧（正極性電圧ＩＮＰ）と同一の極性の駆動電圧（正極性駆動電圧）を出力端子３１に出力し、入力端子４２に負側ＤＡＣ１３Ｂから供給された負の階調電圧（負極性電圧ＩＮＮ）と同一の極性の駆動電圧（負極性駆動電圧）を出力端子３２に出力するボルテッジフォロアとして動作する。
In this case, the
一方、負の駆動電圧を出力端子３１に出力し、正の駆動電圧を出力端子３２に出力する場合（即ち、奇数番目のデータ線６に負の駆動電圧を出力し、偶数番目のデータ線６に正の駆動電圧を出力する場合）、正専用出力段２４Ａ又は正専用出力段７３Ａの一方の出力端子が出力端子３２に接続され、負専用出力段２４Ｂ又は負専用出力段７３Ｂの一方の出力端子が出力端子３１に接続される。第１モードの場合、正専用出力段２４Ａの出力端子１１が出力端子３２に接続され、負専用出力段２４Ｂの出力端子２１が出力端子３１に接続される。あるいは、第２モードの場合、正専用出力段７３Ａの出力端子７１が出力端子３２に接続され、負専用出力段７３Ｂの出力端子８１が出力端子３１に接続される。
On the other hand, when a negative drive voltage is output to the
この場合、出力アンプ回路１４は、入力端子４１に正側ＤＡＣ１３Ａから供給された正の階調電圧（正極性電圧ＩＮＰ）と同一の極性の駆動電圧（正極性駆動電圧）を出力端子３２に出力し、入力端子４２に負側ＤＡＣ１３Ｂから供給された負の階調電圧（負極性電圧ＩＮＮ）と同一の極性の駆動電圧（負極性駆動電圧）を出力端子３１に出力するボルテッジフォロアとして動作する。
In this case, the
このとき、出力アンプ回路１４の振幅差偏差を低減するために、入力端子４１、４２、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ、７３Ａ及び負専用出力段２４Ｂ、７３Ｂの接続関係が適宜の周期で切り換えられることが好ましい。ここで、「振幅差偏差」とは、画素データの階調値が同一である場合の正の駆動電圧と負の駆動電圧の絶対値の大きさの差をいう。ただし、駆動電圧の絶対値は、共通電圧ＶＣＯＭを基準として定義される、即ち、駆動電圧の絶対値とは、駆動電圧と共通電圧ＶＣＯＭとの差の絶対値を意味していることに留意されたい。一実施形態では、第１モードの期間中に、下記の２つの接続状態（Ａ）、（Ｂ）が適宜の周期で繰り返され、第２モードの期間中に、下記の２つの接続状態（Ｃ）、（Ｄ）が適宜の周期で繰り返される。これにより、出力アンプ回路１４の振幅差偏差が低減される：
At this time, in order to reduce the amplitude difference deviation of the
接続状態（Ａ）：
接続状態（Ａ）では、入力端子４１が差動段２２Ａの入力端子４３（反転入力）に接続され、差動段２２Ａの出力端子５１、５２が正専用出力段２４Ａの入力端子６１、６２に接続され、正専用出力段２４Ａの出力端子１１が差動段２２Ａの入力端子４５（非反転入力）に接続される。更に、入力端子４２が差動段２２Ｂの入力端子４４（非反転入力）に接続され、差動段２２Ｂの出力端子５３、５４が負専用出力段２４Ｂの入力端子６５、６６に接続され、負専用出力段２４Ｂの出力端子２１が差動段２２Ｂの入力端子４６（反転入力）に接続される。
Connection state (A):
In the connection state (A), the input terminal 41 is connected to the input terminal 43 (inverted input) of the differential stage 22A, and the
接続状態（Ｂ）：
一方、接続状態（Ｂ）では、入力端子４１が差動段２２Ｂの入力端子４４（非反転入力）に接続され、差動段２２Ｂの出力端子５３、５４が正専用出力段２４Ａの入力端子６１、６２に接続され、正専用出力段２４Ａの出力端子１１が差動段２２Ｂの入力端子４６（反転入力）に接続される。更に、入力端子４２が差動段２２Ａの入力端子４３（反転入力）に接続され、差動段２２Ａの出力端子５１、５２が負専用出力段２４Ｂの入力端子６５、６６に接続され、負専用出力段２４Ｂの出力端子２１が差動段２２Ａの入力端子４５（非反転入力）に接続される。
Connection state (B):
On the other hand, in the connection state (B), the input terminal 41 is connected to the input terminal 44 (non-inverting input) of the differential stage 22B, and the
接続状態（Ｃ）：
接続状態（Ｃ）では、入力端子４１が差動段２２Ａの入力端子４３（反転入力）に接続され、差動段２２Ａの出力端子５１、５２が正専用出力段７３Ａの入力端子６３、６４に接続され、正専用出力段７３Ａの出力端子７１が差動段２２Ａの入力端子４５（非反転入力）に接続される。更に、入力端子４２が差動段２２Ｂの入力端子４４（非反転入力）に接続され、差動段２２Ｂの出力端子５３、５４が負専用出力段７３Ｂの入力端子６７、６８に接続され、負専用出力段７３Ｂの出力端子８１が差動段２２Ｂの入力端子４６（反転入力）に接続される。
Connection state (C):
In the connection state (C), the input terminal 41 is connected to the input terminal 43 (inverted input) of the differential stage 22A, and the
接続状態（Ｄ）：
一方、接続状態（Ｄ）では、入力端子４１が差動段２２Ｂの入力端子４４（非反転入力）に接続され、差動段２２Ｂの出力端子５３、５４が正専用出力段７３Ａの入力端子６３、６４に接続され、正専用出力段７３Ａの出力端子７１が差動段２２Ｂの入力端子４６（反転入力）に接続される。更に、入力端子４２が差動段２２Ａの入力端子４３（反転入力）に接続され、差動段２２Ａの出力端子５１、５２が負専用出力段７３Ｂの入力端子６７、６８に接続され、負専用出力段７３Ｂの出力端子８１が差動段２２Ａの入力端子４５（非反転入力）に接続される。
Connection state (D):
On the other hand, in the connection state (D), the input terminal 41 is connected to the input terminal 44 (non-inverting input) of the differential stage 22B, and the
ここで、接続状態（Ａ）、（Ｂ）のいずれにおいても、入力端子４１に供給された正の階調電圧に対応した正の駆動電圧が正専用出力段２４Ａの出力端子１１に出力され、入力端子４２に供給された負の階調電圧に対応した負の駆動電圧が負専用出力段２４Ｂの出力端子２１に出力される。同様に、接続状態（Ｃ）、（Ｄ）のいずれにおいても、入力端子４１に供給された正の階調電圧に対応した正の駆動電圧が正専用出力段７３Ａの出力端子７１に出力され、入力端子４２に供給された負の階調電圧に対応した負の駆動電圧が負専用出力段７３Ｂの出力端子８１に出力される。一実施形態では、第１モードの期間中において接続状態（Ａ）、（Ｂ）が所定の水平期間毎に切り換えられ、第２モードの期間中において接続状態（Ｃ）、（Ｄ）が所定の水平期間毎に切り換えられる。
Here, in any of the connection states (A) and (B), a positive drive voltage corresponding to the positive gradation voltage supplied to the input terminal 41 is output to the
このような動作によれば、出力アンプ回路１４の振幅差偏差を低減することができる。例えば、差動段２２Ａのオフセット電圧を＋α、差動段２２Ｂのオフセット電圧を＋β、そして、正の駆動電圧の期待値をＶｐ、負の駆動電圧の期待値をＶｎとして考える。差動段２２Ａが常に正専用出力段２４Ａに接続され、差動段２２Ｂが常に負専用出力段２４Ｂに接続される場合には、振幅差偏差ΔＶＡＭＰは、下記式（１）で算出される：
ΔＶＡＭＰ＝（Ｖｐ＋α）−（Ｖｎ＋β）
＝（Ｖｐ−Ｖｎ）−（α＋β）． ・・・（１）
According to such an operation, the amplitude difference deviation of the
ΔVAMP = (Vp + α) − (Vn + β)
= (Vp-Vn)-(α + β). ... (1)
一方、上述のように入力端子４１、４２、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ及び負専用出力段２４Ｂの接続関係が切り換えられる場合、出力端子３１についての振幅差偏差ΔＶＡＭＰ＿Ａは、下記式（２Ａ）で算出される：
ΔＶＡＭＰ＿Ａ＝（Ｖｐ＋α）−（Ｖｎ＋α）
＝（Ｖｐ−Ｖｎ）． ・・・（２Ａ）
ここで、出力端子３１からの駆動電圧の生成には差動段２２Ａのみが使用され、差動段２２Ｂは使用されないことに留意されたい。
On the other hand, when the connection relationship of the
ΔVAMP_A = (Vp + α) − (Vn + α)
= (Vp-Vn). ... (2A)
Here, it should be noted that only the differential stage 22A is used to generate the drive voltage from the
同様に、出力端子３２についての振幅差偏差ΔＶＡＭＰ＿Ｂは、下記式（２Ｂ）で算出される：
ΔＶＡＭＰ＿Ｂ＝（Ｖｐ＋β）−（Ｖｎ＋β）
＝（Ｖｐ−Ｖｎ）． ・・・（２Ｂ）
ここで、出力端子３１からの駆動電圧の生成には差動段２２Ｂのみが使用され、差動段２２Ａは使用されないことに留意されたい。
Similarly, the amplitude difference deviation ΔVAMP_B for the
ΔVAMP_B = (Vp + β) − (Vn + β)
= (Vp-Vn). ... (2B)
Here, it should be noted that only the differential stage 22B is used to generate the drive voltage from the
入力端子４１、４２、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ、７３Ａ及び負専用出力段２４Ｂ、７３Ｂの接続関係を切り換えることにより、出力アンプ回路１４の振幅差偏差を低減することができることは、式（１）と式（２Ａ）、（２Ｂ）の比較から理解されよう。
The amplitude difference deviation of the
次に、図１１及び図１２を参照して、第１モード及び第２モードの切り替えタイミング及び出力端子３１、３２に出力される駆動電圧の極性の切り替えタイミングについて説明する。図１１は、本発明による出力アンプ回路の動作（モード切替）の一例を示すタイミングチャートである。
Next, the switching timing of the first mode and the second mode and the switching timing of the polarity of the drive voltage output to the
本発明では、低消費電力化を実現するため、ハーフＶＤＤ出力段対（正専用出力段２４Ａ、負専用出力段２４Ｂ）を利用する一方、極性の切り替え時に寄生バイポーラトランジスタがターンオンするハーフＶＤＤ出力段対の問題を解消するため、極性の切り替えタイミングの直前又は同時的に、出力端子３１、３２を駆動する出力段をフルＶＤＤ出力段対（正専用出力段７３Ａ、負専用出力段７３Ｂ）に切替える。
In the present invention, in order to realize low power consumption, a half VDD output stage pair (positive
図１１の動作例では、駆動電圧の極性が２水平期間毎に切り替えられる、いわゆる２Ｈ反転駆動が行われている。２Ｈ反転駆動では、極性信号ＰＯＬが２水平期間毎に反転される。本一例では、奇数番目の水平期間（第２ｋ−１水平期間（ｋは自然数）：Ｈ１、Ｈ３、・・・）においては直前の水平期間と極性が反対の駆動電圧で各データ線６が駆動され、偶数番目の水平期間（第２ｋ水平期間：Ｈ２、Ｈ４、・・・）においては直前の水平期間と極性が反対の駆動電圧で各データ線６が駆動される。すなわち、第２ｋ水平期間から第２ｋ−１水平期間に移行する時刻Ｔ２ｋ−１（Ｔ１、Ｔ３、Ｔ５・・・）において、極性切替信号ＰＯＬは反転し、出力端子３１、３２に出力される極性が切り替わる。又、第２ｋ−１水平期間から第２ｋ水平期間に移行する時刻Ｔ２ｋ（Ｔ２、Ｔ４、・・・）において、極性切替信号ＰＯＬの信号レベルは反転せず、出力端子３１、３２に出力される極性は変更せずに維持される。
In the operation example of FIG. 11, so-called 2H inversion driving is performed in which the polarity of the driving voltage is switched every two horizontal periods. In the 2H inversion driving, the polarity signal POL is inverted every two horizontal periods. In this example, in the odd-numbered horizontal period (the 2k-1 horizontal period (k is a natural number): H1, H3,...), Each
第２ｋ−１水平期間（Ｈ１、Ｈ３、・・・）の開始と共にストローブ信号ＳＴＢがアサートされて、第２ｋ−１水平期間に駆動される画素８の画素データＤ（１）〜Ｄ（ｎ）がラッチ回路１１Ａ、１１Ｂに取り込まれる（時刻Ｔ２ｋ−１：Ｔ１、Ｔ３、・・）。このとき、ストローブ信号ＳＴＢのアサートと共に、正専用出力段選択信号ＰＯＳ１＿ＥＮ及び負専用出力段選択信号ＮＥＧ１＿ＥＮがアサートされ、正専用出力段選択信号ＰＯＳ２＿ＥＮ及び負専用出力段選択信号ＮＥＧ２＿ＥＮがネゲートされる。これにより、駆動電圧を発生する出力段として正専用出力段７３Ａと負専用出力段７３Ｂとが選択される（第２モード）。続いて、正専用出力段７３Ａから正の駆動電圧が出力され、負専用出力段７３Ｂから負の駆動電圧が出力される。
The strobe signal STB is asserted at the start of the 2k-1 horizontal period (H1, H3,...), And the pixel data D (1) to D (n) of the
一方、第２ｋ水平期間（Ｈ２、Ｈ４、・・・）の開始と共にストローブ信号ＳＴＢがアサートされて、第２ｋ−１水平期間に駆動される画素８の画素データＤ（１）〜Ｄ（ｎ）がラッチ回路１１Ａ、１１Ｂに取り込まれる（時刻Ｔ２ｋ：Ｔ２、Ｔ４、・・）。このときストローブ信号ＳＴＢのアサートと共に、正専用出力段選択信号ＰＯＳ２＿ＥＮ及び負専用出力段選択信号ＮＥＧ２＿ＥＮがアサートされ、正専用出力段選択信号ＰＯＳ１＿ＥＮ及び負専用出力段選択信号ＮＥＧ１＿ＥＮがネゲートされる。これにより、駆動電圧を発生する出力段として正専用出力段２４Ａと負専用出力段２４Ｂとが選択される（第１モード）。続いて、正専用出力段２４Ａから正の駆動電圧が出力され、負専用出力段２４Ｂから負の駆動電圧が出力される。第１モードの場合、中間電源電圧ＶＭＬ、ＶＭＨ（ＶＤＤ／２）を用いて動作する正専用出力段２４Ａ及び負専用出力段２４Ｂを使用することは、消費電力の低減に有効である。
On the other hand, the strobe signal STB is asserted with the start of the second k horizontal period (H2, H4,...), And the pixel data D (1) to D (n) of the
図１２は、図１１に示すモード切替動作中における極性切替動作の一例を示すタイミングチャートである。一実施の形態における出力側スイッチ回路３０は、極性切替信号ＰＯＬ及びストローブ信号ＳＴＢに応じて制御される。図１２に示す一例では、出力側スイッチ回路３０は、ストローブ信号ＳＴＢに応じた１水平期間毎に各スイッチのオンオフが切替えられる。各スイッチの切替動作は、極性切替信号ＰＯＬの立上がりエッジ、立下りエッジ、ハイレベルの維持、ローレベルの維持のいずれかの状態に応じて決まる。
FIG. 12 is a timing chart showing an example of the polarity switching operation during the mode switching operation shown in FIG. The output
時刻Ｔ１において極性切替信号ＰＯＬがハイレベルに遷移してからの１水平期間（Ｈ１）：
スイッチＳＷ３０３、ＳＷ３０８がＯＮとなり、その他のスイッチＳＷ３０１、ＳＷ３０２、ＳＷ３０４〜ＳＷ３０７はＯＦＦとなる。これにより、正専用出力段７３Ａの出力端子７１と出力端子３１、負専用出力段７３Ｂの出力端子８１と出力端子３２が接続され、正専用出力段７３Ａからの正極性駆動電圧が出力端子３１に出力され、負専用出力段７３Ｂからの負極性駆動電圧が出力端子３２に出力される。時刻Ｔ１では、出力端子３１、３２に出力される駆動電圧の極性が切り替わる。
One horizontal period (H1) after the polarity switching signal POL transitions to a high level at time T1:
The switches SW303 and SW308 are turned on, and the other switches SW301, SW302, and SW304 to SW307 are turned off. As a result, the
前水平期間からハイレベルを維持する１水平期間（Ｈ２）：
スイッチＳＷ３０１、ＳＷ３０６がＯＮとなり、その他のスイッチＳＷ３０２〜ＳＷ３０５、ＳＷ３０７、ＳＷ３０８はＯＦＦとなる。これにより、正専用出力段２４Ａの出力端子１１と出力端子３１、負専用出力段２４Ｂの出力端子２１と出力端子３２が接続され、正専用出力段２４Ａからの正極性駆動電圧が出力端子３１に出力され、負専用出力段２４Ｂからの負極性駆動電圧が出力端子３２に出力される。
One horizontal period (H2) for maintaining the high level from the previous horizontal period:
The switches SW301 and SW306 are turned on, and the other switches SW302 to SW305, SW307 and SW308 are turned off. As a result, the
時刻Ｔ３において極性切替信号ＰＯＬがローレベルに遷移してからの１水平期間（Ｈ３）：
スイッチＳＷ３０４、ＳＷ３０７がＯＮとなり、その他のスイッチＳＷ３０１〜ＳＷ３０３、ＳＷ３０５、ＳＷ３０６、ＳＷ３０８はＯＦＦとなる。これにより、正専用出力段７３Ａの出力端子７１と出力端子３２、負専用出力段７３Ｂの出力端子８１と出力端子３１が接続され、正専用出力段７３Ａからの正極性駆動電圧が出力端子３２に出力され、負専用出力段７３Ｂからの負極性駆動電圧が出力端子３１に出力される。時刻Ｔ３では、出力端子３１、３２に出力される駆動電圧の極性が切り替わる。
One horizontal period (H3) after the polarity switching signal POL transitions to low level at time T3:
The switches SW304 and SW307 are turned on, and the other switches SW301 to SW303, SW305, SW306, and SW308 are turned off. As a result, the
前水平期間からローレベルを維持する１水平期間（Ｈ４）：
スイッチＳＷ３０２、ＳＷ３０５がＯＮとなり、その他のスイッチＳＷ３０１、ＳＷ３０３、ＳＷ３０４、ＳＷ３０６〜ＳＷ３０８はＯＦＦとなる。これにより、正専用出力段２４Ａの出力端子１１と出力端子３２、負専用出力段２４Ｂの出力端子２１と出力端子３１が接続され、正専用出力段２４Ａからの正極性駆動電圧が出力端子３２に出力され、負専用出力段２４Ｂからの負極性駆動電圧が出力端子３１に出力される。
One horizontal period (H4) in which the low level is maintained from the previous horizontal period:
The switches SW302 and SW305 are turned on, and the other switches SW301, SW303, SW304, and SW306 to SW308 are turned off. As a result, the
時刻Ｔ２ｋ−１において極性が切り替わるため、接続先のデータ線６側から正専用出力段７３Ａに負の駆動電圧が印加され、接続先のデータ線６側から負専用出力段７３Ｂに正の駆動電圧が印加される。しかし、第２モードの場合、正専用出力段７３ＡのＮＭＯＳトランジスタＭＮ７８のバックゲートには接地電圧ＶＳＳが印加され、負専用出力段７３ＢのＰＭＯＳトランジスタＭＰ８８のバックゲートには、電源電圧ＶＤＤが印加されている。このため、ＮＭＯＳトランジスタＭＮ７８の寄生ＮＰＮバイポーラトランジスタ、及びＰＭＯＳトランジスタＭＰ８８の寄生ＰＮＰバイポーラトランジスタはオンにならない。従って、本発明による出力アンプ回路１４では、極性の切り替えが行われても、ハーフＶＤＤ出力段対で問題となった寄生バイポーラトランジスタがオンになるという問題は発生しない。
Since the polarity is switched at time T2k-1, a negative drive voltage is applied to the positive
以上のように、本発明によれば、ハーフＶＤＤ出力段対を用いることで消費電力の低減を実現しつつ、極性の切り替えにおける寄生バイポーラトランジスタのターンオンの問題を解消することができる。 As described above, according to the present invention, it is possible to solve the problem of turning on the parasitic bipolar transistor in switching the polarity while realizing reduction of power consumption by using the half VDD output stage pair.
本発明では、第２モードに設定されている間（フルＶＤＤ出力段対が使用されている間）に、極性切替が行われるように制御されれば、極性切替やモード切替のタイミングは任意に設定可能である。例えば、図１３に示すように、出力端子３１、３２を駆動する出力段が、水平期間の途中で切り換えられる動作も可能である。図１３は、このような動作をする場合のタイミングチャートである。
In the present invention, the polarity switching and mode switching timings are arbitrary as long as the polarity switching is performed while the second mode is set (while the full VDD output stage pair is used). It can be set. For example, as shown in FIG. 13, an operation in which the output stage for driving the
図１３に示す動作は、図１１に示す動作を同様であるが、以下の点で異なる。すなわち、正専用出力段選択信号ＰＯＳ１＿ＥＮ及び負専用出力段選択信号ＮＥＧ１＿ＥＮのネゲートのタイミングと、正専用出力段選択信号ＰＯＳ２＿ＥＮ及び負専用出力段選択信号ＮＥＧ２＿ＥＮのアサートのタイミングが任意の時刻に設定される。これにより、フルＶＤＤ出力段対を用いる第２モードの時間を短縮し、ハーフＶＤＤ出力段対を用いる第１モードの時間を延長でき、低消費電力の効果を高めることができる。 The operation shown in FIG. 13 is similar to the operation shown in FIG. 11, but differs in the following points. That is, the negation timing of the positive dedicated output stage selection signal POS1_EN and the negative dedicated output stage selection signal NEG1_EN and the assertion timing of the positive dedicated output stage selection signal POS2_EN and the negative dedicated output stage selection signal NEG2_EN are set at arbitrary times. . Thereby, the time of the second mode using the full VDD output stage pair can be shortened, the time of the first mode using the half VDD output stage pair can be extended, and the effect of low power consumption can be enhanced.
例えば、第２モードの期間として、水平期間の開始後から所定時間が経過した固定期間が設定されてもよい。あるいは、出力端子３１、３２（又はデータ線６）の電圧値に応じて第１モードに切替えられても良い。この場合、寄生バイポーラトランジスタの動作を防止する観点から、正専用出力段２４Ａの接続先となる出力端子（データ線６）の電圧が、中間電源電圧ＶＤＤ／２よりの低い電圧となり、負専用出力段２４Ｂの接続先となる出力端子（データ線６）の電圧が、中間電源電圧ＶＤＤ／２よりの高い電圧となったときに、使用する出力段を切替える必要がある。このため、各出力端子３１、３２の電圧を検知する構成を用意し、正の駆動電圧に駆動されるべきデータ線６に接続された出力端子３１又は３２の電圧が中間電源電圧ＶＤＤ／２よりも高くなったことが検知され、且つ負の駆動電圧に駆動されるべきデータ線６に接続された出力端子３１又は３２の電圧が中間電源電圧ＶＤＤ／２よりも低くなったことが検知されると第２モードから第１モードに切替えられる。このような動作は、中間電源電圧ＶＤＤ／２より低い電圧が正専用出力段２４Ａの出力に印加されること、及び中間電源電圧ＶＤＤ／２より高い電圧が負専用出力段２４Ｂの出力に印加されることを確実に防ぎ、また、フルＶＤＤ出力段対が使用される時間をなるべく短くするために有効である。
For example, as the second mode period, a fixed period in which a predetermined time has elapsed since the start of the horizontal period may be set. Alternatively, the first mode may be switched according to the voltage value of the
又、図１４に示すように、本発明による出力アンプ回路１４は、極性の切替周期が短い場合（１Ｈ反転駆動）や使用者のニーズに応じて、フルＶＤＤ出力段対（正専用出力段７３Ａ、負専用出力段７３Ｂ）のみを利用する第３パタンに設定されても良い。更には、極性の切り替えがない場合、出力アンプ回路１４は、更なる低消費電力化を図るため、ハーフＶＤＤ出力段対（正専用出力段２４Ａ、負専用出力段２４Ｂ）のみを利用した第４パタンに設定されても良い。
As shown in FIG. 14, the
最終的な表示装置の製造者には、中間電源電圧を供給して消費電力の低減を望む製造者と、中間電源電圧を供給せずに装置構成の簡略化を望む製造者とがいる。その一方で、中間電源電圧の供給に対応した構成の表示パネルドライバと中間電源電圧の供給に対応していない構成の表示パネルドライバの両方を製造することは、それぞれの製造コストを増大させてしまう。本発明によれば、各スイッチ回路を任意に制御することでデータ線６を駆動する出力段を任意に選択することができるため、上述のような製造者の要望に応じて構成を変更することが可能となり、製造コストを低減することができる。このようなコスト低減は、表示パネルドライバの製造者にとっても最終的な表示装置の製造者にとっても好ましい。
The final display device manufacturers include a manufacturer who desires to reduce power consumption by supplying an intermediate power supply voltage, and a manufacturer who desires a simplified device configuration without supplying an intermediate power supply voltage. On the other hand, manufacturing both a display panel driver having a configuration corresponding to the supply of the intermediate power supply voltage and a display panel driver having a configuration not supporting the supply of the intermediate power supply voltage increases the manufacturing costs of each. . According to the present invention, since the output stage for driving the
以上、本発明の様々な実施形態が記載されているが、本発明は、上述の実施形態に限定して解釈してはならない。例えば、正専用出力段２４Ａの出力トランジスタであるＰＭＯＳトランジスタＭＰ１８、ＮＭＯＳトランジスタＭＮ１８のゲートを駆動する回路部分、負専用出力段２４Ｂの出力トランジスタであるＰＭＯＳトランジスタＭＰ２８、ＮＭＯＳトランジスタＭＮ２８のゲートを駆動する回路部分の構成、正専用出力段７３Ａの出力トランジスタであるＰＭＯＳトランジスタＭＰ７８、ＮＭＯＳトランジスタＭＮ７８のゲートを駆動する回路部分、負専用出力段７３Ｂの出力トランジスタであるＰＭＯＳトランジスタＭＰ８８、ＮＭＯＳトランジスタＭＮ８８のゲートを駆動する回路部分の構成が様々に変更可能であることは、当業者には自明的であろう。加えて、差動段２２Ａ、２２Ｂの構成が様々に変更可能であることも、当業者には自明的であろう。
Although various embodiments of the present invention have been described above, the present invention should not be interpreted as being limited to the above-described embodiments. For example, a circuit portion for driving the gates of the PMOS transistor MP18 and NMOS transistor MN18, which are output transistors of the positive
図１５Ａ及び図１５Ｂは、本発明の他の実施の形態における、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂの構成を示す図である。図１５Ａ及び図１５Ｂに示す正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂ、中間スイッチ回路５０、出力側スイッチ回路６０の構成は、図６Ａ及び図６Ｂに示す構成と同じである。
FIGS. 15A and 15B are diagrams showing configurations of differential stages 22A and 22B, positive-
図１５Ａに示す差動段２２Ａは、ソースに電源電圧ＶＤＤが供給されるＰＭＯＳトランジスタＭＰ１５、ＭＰ１６、ソースに接地電圧ＶＳＳが供給されるＮＭＯＳトランジスタＭＮ１５、ＭＮ１６、ソースが定電流源Ｉ１１を介して電源端子２６（接地電圧ＶＳＳ）に接続されるＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ソースが定電流源Ｉ１２を介して電源端子（電源電圧ＶＤＤ）に接続されるＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、及び位相補償用のキャパシタＣ３１、Ｃ３２を備える。 The differential stage 22A shown in FIG. 15A includes PMOS transistors MP15 and MP16 that are supplied with a power supply voltage VDD at their sources, NMOS transistors MN15 and MN16 that are supplied with a ground voltage VSS at their sources, and a power supply via a constant current source I11. NMOS transistors MN11 and MN12 connected to a terminal 26 (ground voltage VSS), PMOS transistors MP11 and MP12 whose sources are connected to a power supply terminal (power supply voltage VDD) via a constant current source I12, and a capacitor C31 for phase compensation , C32.
ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は差動対を形成し、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６は、その能動負荷を形成する。又、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は差動対を形成する。ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５と、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５はそれぞれカレントミラー回路を形成し、これらの出力は、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４のドレインに接続される。更に、入力端子４３は、ＮＭＯＳトランジスタＭＮ１１及びＰＭＳトランジスタＭＰ１１のゲートに接続され、入力端子４５は、ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１２のゲートに接続される。又、ＮＭＯＳトランジスタＭＮ１６のドレインは、出力端子５１を介してスイッチＳＷ５０１、ＳＷ５０３、ＳＷ５０５、ＳＷ５０７に接続され、ＰＭＯＳトランジスタＭＰ１６のドレインは、出力端子５２を介してスイッチＳＷ５０２、ＳＷ５０４、ＳＷ５０６、ＳＷ５０８に接続される。キャパシタＣ３１は出力端子５１と入力端子４５との間に接続され、キャパシタＣ３２は、出力端子５２と入力端子４５との間に接続される。これにより、出力端子５１、５２に出力される電圧の位相が補償される。
The PMOS transistors MP11 and MP12 form a differential pair, and the NMOS transistors MN15 and MN16 form an active load. The NMOS transistors MN11 and MN12 form a differential pair. The PMOS transistors MP14 and MP15 and the NMOS transistors MN14 and MN15 form a current mirror circuit, and their outputs are connected to the drains of the NMOS transistors MN13 and MN14. Further, the
又、図１５Ｂに示す差動段２２Ｂは、ソースに電源電圧ＶＤＤが供給されるＰＭＯＳトランジスタＭＰ２５、ＭＰ２６、ソースに接地電圧ＶＳＳが供給されるＮＭＯＳトランジスタＭＮ２５、ＭＮ２６、ソースが定電流源Ｉ２１を介して電源端子２６（接地電圧ＶＳＳ）に接続されるＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ソースが定電流源Ｉ２２を介して電源端子（電源電圧ＶＤＤ）に接続されるＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、及び位相補償用のキャパシタＣ４１、Ｃ４２を備える。構成は、差動段２２Ａと同様であるため、詳細な説明は省略する。 The differential stage 22B shown in FIG. 15B includes PMOS transistors MP25 and MP26 that are supplied with the power supply voltage VDD at the source, NMOS transistors MN25 and MN26 that are supplied with the ground voltage VSS at the source, and the source via the constant current source I21. NMOS transistors MN21 and MN22 connected to the power supply terminal 26 (ground voltage VSS), PMOS transistors MP21 and MP22 whose sources are connected to the power supply terminal (power supply voltage VDD) via the constant current source I22, and phase compensation Capacitors C41 and C42 are provided. Since the configuration is the same as that of the differential stage 22A, detailed description is omitted.
図１５Ａ及び図１５Ｂの構成においては、位相補償用容量であるキャパシタＣ３１、Ｃ３２、Ｃ４１、Ｃ４２が、出力段ではなく差動段２２Ａ、２２Ｂに設けられている。位相補償容量を差動段２２Ａ、２２Ｂに設ける構成は、位相補償容量の数を低減させるために有効である。図６Ａ及び図６Ｂに図示された位相補償容量を出力段に設ける構成では、８つの位相補償容量が必要であるが、図１５Ａ及び図１５Ｂに図示された位相補償容量を差動段２２Ａ、２２Ｂに設ける構成では、４つの位相補償容量しか必要にならない。なお、位相補償容量を差動段２２Ａ、２２Ｂに設ける構成は、図６Ａ及び図６Ｂの構成にも適用可能であることに留意されたい。 15A and 15B, capacitors C31, C32, C41, and C42, which are phase compensation capacitors, are provided not in the output stage but in the differential stages 22A and 22B. The configuration in which the phase compensation capacitors are provided in the differential stages 22A and 22B is effective for reducing the number of phase compensation capacitors. In the configuration in which the phase compensation capacitors illustrated in FIGS. 6A and 6B are provided in the output stage, eight phase compensation capacitors are required, but the phase compensation capacitors illustrated in FIGS. 15A and 15B are used as the differential stages 22A and 22B. Only four phase compensation capacitors are required in the configuration provided in FIG. It should be noted that the configuration in which the phase compensation capacitors are provided in the differential stages 22A and 22B can be applied to the configurations in FIGS. 6A and 6B.
図１５Ａ及び図１５Ｂの構成でも、基本的な動作は図５、図６Ａ及び図６Ｂの構成と同じである。正専用出力段２４Ａ、７３Ａ、負専用出力段２４Ｂ、７３Ｂ、差動段２２Ａ、２２Ｂの構成は、図１５Ａ及び図１５Ｂに示されている例以外にも様々に変更可能であることは、当業者には容易に理解されよう。
The basic operation of the configuration of FIGS. 15A and 15B is the same as that of FIGS. 5, 6A and 6B. The configurations of the positive
また、本実施形態では、中間電源電圧ＶＭＬ、ＶＭＨとして電源電圧ＶＤＤ／２の半分の電圧が使用されているが、中間電源電圧ＶＭＬ、ＶＭＨは、厳密に電源電圧ＶＤＤ／２の半分の電圧である必要はないことに留意されたい。中間電源電圧ＶＭＬ、ＶＭＨは、正の階調電圧のうちの最低の階調電圧ＶＧＳ１＋より低く、負の階調電圧のうちの最低の階調電圧ＶＧＳ１−より高い電圧であればよい。更に中間電源電圧ＶＭＬと中間電源電圧ＶＭＨは同じ値でなくても構わない。 In this embodiment, half the power supply voltage VDD / 2 is used as the intermediate power supply voltages VML and VMH. However, the intermediate power supply voltages VML and VMH are strictly half the power supply voltage VDD / 2. Note that it need not be. Intermediate power supply voltage VML, VMH is lowest gradation voltage VGS1 + lower than of the positive gradation voltage, the lowest gradation voltage VGS1 of the negative gradation voltage - may be a higher voltage. Further, the intermediate power supply voltage VML and the intermediate power supply voltage VMH may not be the same value.
更に、上述の実施の形態では、正専用出力段、負専用出力段の数をそれぞれ２つずつ（対）で用意したがその数に限らず、それぞれN個（Ｎは２以上の整数）用意してもよい。この場合も、Ｎ個のフルＶＤＤ出力段を利用する第１モードの間に、極性切替を行い、他の期間は、低消費電力のため、Ｎ個のハーフＶＤＤ出力段を利用する第２モードに切替えることが好ましい。 Furthermore, in the above-described embodiment, the number of positive-only output stages and the number of negative-only output stages are prepared in pairs (two), but the number is not limited, and N (N is an integer of 2 or more) is prepared. May be. In this case as well, polarity switching is performed during the first mode using N full VDD output stages, and the second mode using N half VDD output stages for low power consumption in other periods. It is preferable to switch to
１ ：液晶表示装置
２ ：液晶表示パネル
３ ：ドライバ
４ ：ゲート線ドライバ
５ ：ＬＣＤコントローラ
６ ：データ線
７ ：ゲート線
８ ：画素
１１、２１、３１、３２、５１〜５４、７１、８１：出力端子
１１Ａ、１１Ｂ：ラッチ回路
１２Ａ、１２Ｂ：レベルシフト回路
１３Ａ：正側Ｄ−Ａコンバータ
１３Ｂ：負側Ｄ−Ａコンバータ
１４：出力アンプ回路
１５：階調電圧生成回路
２２Ａ、２２Ｂ：差動段
２４Ａ、７３Ａ：正専用出力段
２４Ｂ、７３Ｂ：負専用出力段
２５、２６：電源端子
２７：制御回路
３０：出力側スイッチ回路
４０：入力側スイッチ回路
４１〜４６、６１〜６８：入力端子
５０、５０１、５０２：中間スイッチ回路
1: Liquid crystal display device 2: Liquid crystal display panel 3: Driver 4: Gate line driver 5: LCD controller 6: Data line 7: Gate line 8:
Claims (9)
前記電源電圧と前記接地電圧との供給を受けて、入力電圧に応じた正極性駆動電圧を出力する第２出力段と、
前記電源電圧と前記接地電圧との供給を受けて、入力電圧に応じた負極性駆動電圧を出力する第３出力段と、
前記電源電圧より低く接地電圧よりも高い第２中間電源電圧と前記接地電圧との供給を受けて、入力電圧に応じた負極性駆動電圧を出力する第４出力段と、
表示パネルの画素に接続された第１データ線及び第２データ線を駆動する出力段として、前記第１出力段及び前記第４出力段を利用する第１モードと、前記第２出力段及び前記第３出力段を利用する第２モードとを切替える第１スイッチ回路と、
前記正極性駆動電圧の出力端子と前記負極性駆動電圧の出力端子の一方を第１データ線に接続し、他方を第２データ線に接続する第２スイッチ回路と
を具備し、
前記第１出力段は、前記第１出力段の出力端子をプルダウンする第１プルダウン出力トランジスタを備え、
前記第１プルダウン出力トランジスタは、ウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＮＭＯＳトランジスタであり、
前記第２スイッチ回路は、前記第２モードの間に、前記正極性駆動電圧と前記負極性駆動電圧の出力先となるデータ線を切替える
表示パネルドライバ。 A first output stage that receives supply of a power supply voltage and a first intermediate power supply voltage that is lower than the power supply voltage and higher than the ground voltage, and outputs a positive drive voltage according to the input voltage;
A second output stage that receives supply of the power supply voltage and the ground voltage and outputs a positive drive voltage according to an input voltage;
A third output stage that receives supply of the power supply voltage and the ground voltage and outputs a negative drive voltage according to the input voltage;
A fourth output stage for receiving a second intermediate power supply voltage lower than the power supply voltage and higher than the ground voltage and the ground voltage, and outputting a negative drive voltage corresponding to the input voltage;
A first mode using the first output stage and the fourth output stage as an output stage for driving the first data line and the second data line connected to the pixels of the display panel; the second output stage; A first switch circuit that switches between a second mode using a third output stage;
A second switch circuit that connects one of the output terminal of the positive drive voltage and the output terminal of the negative drive voltage to a first data line and connects the other to a second data line;
The first output stage includes a first pull-down output transistor that pulls down an output terminal of the first output stage;
The first pull-down output transistor is an NMOS transistor in which a well is separated from other NMOS transistors and a back gate is connected to a source;
The second switch circuit switches a data line as an output destination of the positive drive voltage and the negative drive voltage during the second mode.
前記第１出力段は、
前記第１出力段の出力端子をプルアップするＰＭＯＳトランジスタである第１プルアップ出力トランジスタと、
前記第１プルダウン出力トランジスタのゲートと前記第１プルアップ出力トランジスタのゲートとの間にソース及びドレインが接続され、
ウェルが他のＮＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＮＭＯＳトランジスタを有する第１浮遊電流源と
を備える
表示パネルドライバ。 The display panel driver according to claim 1,
The first output stage includes
A first pull-up output transistor which is a PMOS transistor for pulling up an output terminal of the first output stage;
A source and a drain are connected between a gate of the first pull-down output transistor and a gate of the first pull-up output transistor;
A display panel driver comprising: a first floating current source having an NMOS transistor having a well isolated from other NMOS transistors and having a back gate connected to a source.
前記第４出力段は、前記第４出力段の出力端子をプルアップする第２プルアップ出力トランジスタを備え、
前記第２プルアップ出力トランジスタは、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタである
表示パネルドライバ。 The display panel driver according to claim 1 or 2,
The fourth output stage includes a second pull-up output transistor that pulls up an output terminal of the fourth output stage,
The display panel driver, wherein the second pull-up output transistor is a PMOS transistor having a well isolated from other PMOS transistors and a back gate connected to a source.
前記第４出力段は、
前記第１出力段の出力端子をプルダウンするＮＭＯＳトランジスタである第２プルダウン出力トランジスタと、
前記第２プルアップ出力トランジスタのゲートと前記第２プルダウン出力トランジスタのゲートとの間にソース及びドレインが接続され、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを有する第２浮遊電流源と
を備える
表示パネルドライバ。 The display panel driver according to claim 3,
The fourth output stage includes
A second pull-down output transistor that is an NMOS transistor that pulls down the output terminal of the first output stage;
A PMOS transistor having a source and a drain connected between the gate of the second pull-up output transistor and the gate of the second pull-down output transistor, a well separated from another PMOS transistor, and a back gate connected to the source. And a second floating current source having a display panel driver.
前記正極性駆動電圧は、前記電源電圧より低く前記接地電圧より高い共通電圧と前記電源電圧との間に定められた第１電圧範囲の駆動電圧であり、
前記負極性駆動電圧は、前記接地電圧と前記共通電圧との間に定められた第２電源範囲の駆動電圧である
表示パネルドライバ。 The display panel driver according to any one of claims 1 to 4,
The positive drive voltage is a drive voltage in a first voltage range defined between a common voltage lower than the power supply voltage and higher than the ground voltage and the power supply voltage,
The negative polarity driving voltage is a driving voltage in a second power supply range defined between the ground voltage and the common voltage.
前記第１スイッチ回路は、
前記第１出力段又は前記第２出力段の一方を、差動段からの正極電圧の入力先として選択する第１スイッチと、
前記第３出力段又は前記第４出力段の一方を、差動段からの負極電圧の入力先として選択する第２スイッチと、
を備え、
前記第２スイッチ回路は、前記第１スイッチによって選択された出力段からの正極性駆動電圧の出力先となるデータ線と、前記第２スイッチによって選択された出力段からの負極性駆動電圧の出力先となるデータ線とを、極性切替信号に応じて切替える
表示パネルドライバ。 The display panel driver according to any one of claims 1 to 5,
The first switch circuit includes:
A first switch that selects one of the first output stage or the second output stage as an input destination of a positive voltage from the differential stage;
A second switch for selecting one of the third output stage or the fourth output stage as an input destination of the negative voltage from the differential stage;
With
The second switch circuit includes a data line that is an output destination of the positive drive voltage from the output stage selected by the first switch, and an output of the negative drive voltage from the output stage selected by the second switch. A display panel driver that switches the previous data line according to the polarity switching signal.
前記第１スイッチ回路は、所定の周期で前記第１モードと前記第２モードを切替える
表示パネルドライバ。 The display panel driver according to any one of claims 1 to 6,
The first switch circuit switches between the first mode and the second mode at a predetermined cycle. Display panel driver.
前記第１スイッチ回路は、前記第１データ線と前記第２データ線の少なくとも一方の電圧値に応じて前記第１モードと前記第２モードを切替える
表示パネルドライバ。 The display panel driver according to any one of claims 1 to 6,
The first switch circuit switches between the first mode and the second mode according to a voltage value of at least one of the first data line and the second data line. Display panel driver.
前記表示パネルドライバによって駆動される前記第１データ線及び前記第２データ線を備える表示パネルと
を具備する
表示装置。 A display panel driver according to any one of claims 1 to 8,
A display panel comprising the first data line and the second data line driven by the display panel driver.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010184359A JP2012042757A (en) | 2010-08-19 | 2010-08-19 | Display panel driver and display device using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010184359A JP2012042757A (en) | 2010-08-19 | 2010-08-19 | Display panel driver and display device using the same |
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|---|---|
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Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017098689A (en) * | 2015-11-20 | 2017-06-01 | ラピスセミコンダクタ株式会社 | Amplifier and display driver including amplifier |
-
2010
- 2010-08-19 JP JP2010184359A patent/JP2012042757A/en not_active Withdrawn
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|---|---|---|---|
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