JP2012039348A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、水晶振動子等の振動子が接続されて発振動作を行う発振回路を内蔵した半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device having a built-in oscillation circuit connected to a resonator such as a crystal resonator to perform an oscillation operation.
一般に、ディジタル信号を扱う装置においては、クロック信号を生成するために、水晶振動子等の振動子が接続されて発振動作を行う発振回路を内蔵した半導体集積回路装が用いられている。発振回路によって生成されたクロック信号は、クロック信号に同期して動作する他の回路に供給される。 2. Description of the Related Art Generally, in an apparatus that handles a digital signal, a semiconductor integrated circuit device that incorporates an oscillation circuit that is connected to an oscillator such as a crystal oscillator and performs an oscillation operation is used to generate a clock signal. The clock signal generated by the oscillation circuit is supplied to another circuit that operates in synchronization with the clock signal.
図５は、発振回路を内蔵した従来の半導体集積回路装置の構成例を示す図である。この半導体集積回路装置は、パッドＰ１とパッドＰ２との間に振動子２２が接続されて発振動作を行う。
FIG. 5 is a diagram showing a configuration example of a conventional semiconductor integrated circuit device incorporating an oscillation circuit. In this semiconductor integrated circuit device, the
図５に示すように、発振回路は、入力端子（ノードＮ１）に入力される信号を反転増幅して増幅信号を出力端子（ノードＮ２）から出力する反転増幅回路２１と、パッドＰ１とノードＮ１との間に接続された抵抗Ｒ１と、パッドＰ２とノードＮ２との間に接続された抵抗Ｒ２と、ノードＮ１と電源電位ＶＳＳ（接地電位）との間に接続された可変容量Ｃ１と、ノードＮ２と電源電位ＶＳＳとの間に接続された可変容量Ｃ２とを含んでいる。 As shown in FIG. 5, the oscillation circuit inverts and amplifies the signal input to the input terminal (node N1) and outputs the amplified signal from the output terminal (node N2), the pad P1 and the node N1. A resistor R1 connected between the node N1, a resistor R2 connected between the pad P2 and the node N2, a variable capacitor C1 connected between the node N1 and the power supply potential V SS (ground potential), and a variable capacitance C2 connected between the node N2 and the power supply potential V SS.
反転増幅回路２１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成されるインバータと、ノードＮ２とノードＮ１との間に接続された帰還抵抗Ｒ３とを含んでおり、パッドＰ１からノードＮ１に入力される信号を反転増幅してノードＮ２からパッドＰ２に出力する。帰還抵抗Ｒ３は、トランジスタＱＰ１及びＱＮ１の直流バイアスレベルを定めて適切な増幅作用を得る。
The inverting
パッドＰ１とパッドＰ２との間には、振動子２２が接続されている。発振回路は、電源電位ＶＤＤ及び電源電位ＶＳＳが供給されると発振動作を行う。発振周波数の調整は、可変容量Ｃ１及びＣ２の容量値を変化させることにより行われる。
The
ここで、パッドＰ１に印加される静電気から半導体集積回路装置の内部回路を保護するために、パッドＰ１とパッドＰ４（電源電位ＶＳＳ）との間に、静電気保護素子として、ＧＣＤ（gate controlled diode）又はＧＧＮＭＯＳ（gate grounded nMOS）と呼ばれるＮチャネルＭＯＳトランジスタＱＮ２が接続されている。同様に、パッドＰ２に印加される静電気から内部回路を保護するために、パッドＰ２とパッドＰ４との間に、ＮチャネルＭＯＳトランジスタＱＮ３が接続されており、パッドＰ３に印加される静電気から内部回路を保護するために、パッドＰ３とパッドＰ４との間に、ＮチャネルＭＯＳトランジスタＱＮ４が接続されている。 Here, in order to protect the internal circuit of the semiconductor integrated circuit device from static electricity applied to the pad P1, a GCD (gate controlled diode) is used as an electrostatic protection element between the pad P1 and the pad P4 (power supply potential V SS ). Or N-channel MOS transistor QN2 called GGNMOS (gate grounded nMOS). Similarly, in order to protect the internal circuit from static electricity applied to the pad P2, an N-channel MOS transistor QN3 is connected between the pad P2 and the pad P4, and the internal circuit is protected from static electricity applied to the pad P3. N channel MOS transistor QN4 is connected between pad P3 and pad P4.
トランジスタＱＮ２〜ＱＮ４の各々は、パッドＰ１〜Ｐ３の内のそれぞれ１つに接続された第１の端子（ソース／ドレイン）と、パッドＰ４に接続されたゲート及び第２の端子（ドレイン／ソース）とを有しており、ゲート電位が第１の端子の電位に対して閾値電圧よりも高くなると、第２の端子から第１の端子に向けて順方向電流を流し、第１の端子の電位が第２の端子の電位に対して降伏電圧よりも高くなると、第１の端子から第２の端子に向けて逆方向電流を流す。 Each of the transistors QN2 to QN4 includes a first terminal (source / drain) connected to each one of the pads P1 to P3, and a gate and a second terminal (drain / source) connected to the pad P4. When the gate potential becomes higher than the threshold voltage with respect to the potential of the first terminal, a forward current flows from the second terminal toward the first terminal, and the potential of the first terminal Is higher than the breakdown voltage with respect to the potential of the second terminal, a reverse current flows from the first terminal toward the second terminal.
例えば、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、トランジスタＱＮ２の第１の端子から第２の端子に向けて逆方向電流が流れる。その際に、静電気保護用トランジスタが破壊されないようにするためには、静電気保護用トランジスタにおいて、ゲート電極と第１の端子（ソース／ドレイン）のコンタクトとの間の距離を十分大きくする必要がある。その結果、ソース／ドレイン領域の面積が大きくなって、ソース／ドレイン領域と半導体基板との間に形成される寄生容量が増加し、静電気保護用トランジスタの端子間容量が増加するので、可変容量Ｃ１及びＣ２の容量値を変化させることによって調整可能な発振周波数の範囲が狭くなってしまうという不都合がある。 For example, when positive static electricity is applied to the pad P1 with respect to the pad P4, a reverse current flows from the first terminal to the second terminal of the transistor QN2. In this case, in order to prevent the electrostatic protection transistor from being destroyed, it is necessary to sufficiently increase the distance between the gate electrode and the contact of the first terminal (source / drain) in the electrostatic protection transistor. . As a result, the area of the source / drain region is increased, the parasitic capacitance formed between the source / drain region and the semiconductor substrate is increased, and the capacitance between the terminals of the electrostatic protection transistor is increased. And there is a disadvantage that the range of the oscillation frequency that can be adjusted is narrowed by changing the capacitance value of C2 and C2.
関連する技術として、特許文献１の図１には、外部に水晶振動子を備えた発振回路において、水晶入力端子から進入するサージ電圧の急峻な立ち上がりに対してインバータを保護し、発振回路が破壊されることを防ぐための構成が記載されている。この発振回路１は、水晶入力端子２からインバータ５の入力端に至る信号路に、水晶入力端子２から進入するサージ電圧よってインバータ５が破壊されることを防ぐ保護回路１０を設けると共に、保護回路１０とインバータ５との間の信号路に、抵抗値が５０Ω以上の入力抵抗１４を設けたものである。保護回路１０としては、信号路とマイナス電源端子（ＶＳＳ）との間にダイオード８が接続されると共に、信号路とプラス電源端子（ＶＤＤ）との間にダイオード９が接続される。
As a related technique, FIG. 1 of Patent Document 1 shows that in an oscillation circuit having an external crystal resonator, the inverter is protected against a sudden rise in surge voltage entering from a crystal input terminal, and the oscillation circuit is destroyed. A configuration for preventing this is described. The oscillation circuit 1 is provided with a
特許文献１に記載されているダイオード８及び９の端子間容量は、静電気保護用トランジスタの端子間容量よりも小さいので、図５に示す発振回路において、静電気保護用トランジスタの替わりに特許文献１に記載されているダイオード８及び９を用いることにより、可変容量Ｃ１及びＣ２によって調整可能な発振周波数の範囲を広くすることができる。 Since the capacitance between the terminals of the diodes 8 and 9 described in Patent Document 1 is smaller than the capacitance between the terminals of the electrostatic protection transistor, Patent Document 1 describes the oscillation circuit shown in FIG. 5 instead of the electrostatic protection transistor. By using the described diodes 8 and 9, the range of the oscillation frequency that can be adjusted by the variable capacitors C1 and C2 can be widened.
しかしながら、特許文献１の図１に示されているように、ダイオード８及び９は電源電位ＶＤＤと電源電位ＶＳＳとの間に接続されており、ダイオード８及び９の端子間容量は、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）の値（例えば、１．６Ｖ〜５．５Ｖ）によって変化するので、外部から供給される電源電圧の値によって発振周波数が変化してしまうという問題がある。 However, as shown in FIG. 1 of Patent Document 1, the diodes 8 and 9 are connected between the power supply potential V DD and the power supply potential VSS, and the capacitance between the terminals of the diodes 8 and 9 is external. The oscillation frequency varies depending on the value of the power supply voltage supplied from the outside because it varies depending on the value of the power supply voltage (V DD −V SS ) (eg, 1.6 V to 5.5 V) supplied from the outside. There is.
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、第１のパッドと第２のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置であって、第３のパッドから第１の電源電位が供給されると共に第４のパッドから第２の電源電位が供給され、第１の電源電位を安定化して安定化電源電位を出力する電圧レギュレータと、安定化電源電位及び第２の電源電位が供給され、第１のパッドから入力端子に入力される信号を反転増幅して増幅信号を出力端子から第２のパッドに出力する反転増幅回路と、第１のパッドと反転増幅回路の入力端子との間に接続された第１の抵抗と、第２のパッドと反転増幅回路の出力端子との間に接続された第２の抵抗と、電圧レギュレータの出力端子に接続された第１の端子を有する第３の抵抗と、第１のパッドに接続されたアノードと第３の抵抗の第２の端子に接続されたカソードとを有する第１のダイオードと、第１のパッドに接続されたカソードと第４のパッドに接続されたアノードとを有する第２のダイオードと、第２のパッドに接続されたアノードと第３の抵抗の第２の端子に接続されたカソードとを有する第３のダイオードと、第２のパッドに接続されたカソードと第４のパッドに接続されたアノードとを有する第４のダイオードと、第３のパッドと第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第１のトランジスタと、第３の抵抗の第２の端子と第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第２のトランジスタとを具備する。 In order to solve the above problems, a semiconductor integrated circuit device according to one aspect of the present invention is a semiconductor integrated circuit device that performs an oscillation operation by connecting a vibrator between a first pad and a second pad. A voltage regulator that supplies the first power supply potential from the third pad and the second power supply potential from the fourth pad, stabilizes the first power supply potential, and outputs a stabilized power supply potential. And an inverting amplifier circuit that is supplied with the stabilized power supply potential and the second power supply potential, and inverts and amplifies a signal input from the first pad to the input terminal and outputs an amplified signal from the output terminal to the second pad. A first resistor connected between the first pad and the input terminal of the inverting amplifier circuit, a second resistor connected between the second pad and the output terminal of the inverting amplifier circuit, and a voltage First end connected to the output terminal of the regulator A first diode having an anode connected to the first pad, a cathode connected to the second terminal of the third resistor, and a cathode connected to the first pad And a second diode having an anode connected to the fourth pad, a third diode having an anode connected to the second pad and a cathode connected to the second terminal of the third resistor And a fourth diode having a cathode connected to the second pad and an anode connected to the fourth pad, and connected between the third pad and the fourth pad, and between them A first transistor that conducts a current when a voltage exceeding a predetermined value is applied, and is connected between the second terminal of the third resistor and the fourth pad, and a predetermined value is set between them. Current is applied when a voltage exceeding Comprising a second transistor.
ここで、第１のトランジスタが、第３のパッドに接続されたソース／ドレインと、第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタであり、第２のトランジスタが、第３の抵抗の第２の端子に接続されたソース／ドレインと、第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタであっても良い。 Here, the first transistor is an N-channel MOS transistor having a source / drain connected to the third pad and a gate and drain / source connected to the fourth pad, and the second transistor is An N-channel MOS transistor having a source / drain connected to the second terminal of the third resistor and a gate and drain / source connected to the fourth pad may be used.
あるいは、第１のトランジスタが、第３のパッドに接続されたエミッタ／コレクタと、第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタであり、第２のトランジスタが、第３の抵抗の第２の端子に接続されたエミッタ／コレクタと、第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタであっても良い。静電気保護用トランジスタとしてバイポーラトランジスタを用いる場合には、ＧＣＤ又はＧＧＮＭＯＳと異なり、ゲート電極を形成する必要がないので、ベース領域の幅を小さくすることが可能であり、ＧＣＤ又はＧＧＮＭＯＳよりもスナップバック特性を改善することができる。 Alternatively, the first transistor is an NPN bipolar transistor having an emitter / collector connected to the third pad and a base and collector / emitter connected to the fourth pad, and the second transistor is Or an NPN bipolar transistor having an emitter / collector connected to the second terminal of the resistor 3 and a base and collector / emitter connected to the fourth pad. When a bipolar transistor is used as the electrostatic protection transistor, unlike the GCD or GGNMOS, it is not necessary to form a gate electrode, so that the width of the base region can be made smaller, and the snapback characteristics than the GCD or GGNMOS. Can be improved.
また、半導体集積回路装置のレイアウトにおいて、半導体基板の１つの辺に沿って第１のパッドと第２のトランジスタと第２のパッドとが所定の間隔で配置されており、第１のパッドと第２のトランジスタとの間に第１及び第２のダイオードが配置されると共に、第２のトランジスタと第２のパッドとの間に第３及び第４のダイオードが配置されていても良い。このようなレイアウトによれば、半導体基板を基準として第１のパッド又は第２のパッドに負の静電気が印加された場合に、負の電荷が第２又は第４のダイオードを介して短い配線経路で半導体基板に抜け、半導体基板を基準として第１のパッド又は第２のパッドに正の静電気が印加された場合に、正の電荷が第１又は第３のダイオード及び第２のトランジスタを介して短い配線経路で半導体基板に抜けるので、ダイオードの逆方向電流を低減すると共に、半導体集積回路装置の内部回路を安全に保護することができる。 In the layout of the semiconductor integrated circuit device, the first pad, the second transistor, and the second pad are arranged at a predetermined interval along one side of the semiconductor substrate. The first and second diodes may be disposed between the two transistors, and the third and fourth diodes may be disposed between the second transistor and the second pad. According to such a layout, when negative static electricity is applied to the first pad or the second pad with reference to the semiconductor substrate, the negative charge passes through the second or fourth diode in a short wiring path. When positive static electricity is applied to the first pad or the second pad with reference to the semiconductor substrate, positive charges are passed through the first or third diode and the second transistor. Since the semiconductor substrate passes through a short wiring path, the reverse current of the diode can be reduced and the internal circuit of the semiconductor integrated circuit device can be safely protected.
本発明の１つの観点によれば、第１のパッドと第２のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置において、第１又は第２のパッドに印加される静電気から内部回路を保護するために、第３の抵抗と、第１〜第４のダイオードと、第２のトランジスタとを設けることにより、寄生容量を低減して調整可能な発振周波数の範囲を広くすると共に、外部から供給される電源電圧の値によって発振周波数が変化することを防止できる。 According to one aspect of the present invention, in a semiconductor integrated circuit device that performs an oscillating operation with a vibrator connected between a first pad and a second pad, it is applied to the first or second pad. In order to protect the internal circuit from static electricity, by providing the third resistor, the first to fourth diodes, and the second transistor, the range of the oscillation frequency that can be adjusted by reducing the parasitic capacitance is widened. In addition, the oscillation frequency can be prevented from changing depending on the value of the power supply voltage supplied from the outside.
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す図である。図１に示すように、この半導体集積回路装置は、電圧レギュレータ１０と、発振回路２０と、温度センサ３０と、Ａ／Ｄ変換器４０と、制御部５０と、格納部６０とを含んでおり、パッド（外部との接続端子）Ｐ１及びＰ２の間に振動子２２が接続されて発振動作を行う。また、パッドＰ３には第１の電源電位ＶＤＤが供給され、パッドＰ４には第２の電源電位ＶＳＳが供給される。本実施形態においては、電源電位ＶＤＤが１．６Ｖ〜５．５Ｖであり、電源電位ＶＳＳが接地電位であるものとする。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention. As shown in FIG. 1, this semiconductor integrated circuit device includes a
電圧レギュレータ１０は、パッドＰ３から電源電位ＶＤＤが供給されると共に、パッドＰ４から電源電位ＶＳＳが供給され、基準電位ＶＲＥＦに基づいて電源電位ＶＤＤを安定化して安定化電源電位ＶＲＥＧを生成し、出力端子（ノードＮ３）から安定化電源電位ＶＲＥＧを出力する。
The
電圧レギュレータ１０は、安定化電源電位ＶＲＥＧと基準電位ＶＲＥＦとの誤差を増幅する演算増幅器１１と、演算増幅器１１から出力される増幅信号を入力して安定化電源電位ＶＲＥＧを出力するＰチャネルＭＯＳトランジスタＱＰ２と、安定化電源電位ＶＲＥＧを平滑するバイパスコンデンサＣ３とを含んでいる。
The
演算増幅器１１は、安定化電源電位ＶＲＥＧが印加される非反転入力端子と、基準電位ＶＲＥＦが印加される反転入力端子と、増幅信号を出力する出力端子とを有する。トランジスタＱＰ２は、演算増幅器１１の出力端子に接続されたゲートと、電源電位ＶＤＤに接続されたソースと、電圧レギュレータ１０の出力端子（ノードＮ３）に接続されたドレインとを有する。
The
演算増幅器１１は、安定化電源電位ＶＲＥＧと基準電位ＶＲＥＦとの誤差を増幅し、両者が一致するようにトランジスタＱＰ２のオン抵抗を調整する。トランジスタＱＰ２の出力電位を安定にするために、トランジスタＱＰ２のドレインと電源電位ＶＳＳとの間にバイパスコンデンサＣ３が接続されている。
The
発振回路２０は、安定化電源電位ＶＲＥＧ及び電源電位ＶＳＳが供給されて発振動作を行う。発振回路２０は、入力端子（ノードＮ１）に入力される信号を反転増幅して増幅信号を出力端子（ノードＮ２）から出力する反転増幅回路２１と、パッドＰ１とノードＮ１との間に接続された抵抗Ｒ１と、パッドＰ２とノードＮ２との間に接続された抵抗Ｒ２と、ノードＮ１と電源電位ＶＳＳとの間に接続された可変容量Ｃ１と、ノードＮ２と電源電位ＶＳＳとの間に接続された可変容量Ｃ２とを含んでいる。なお、可変容量Ｃ１及びＣ２は、半導体集積回路装置に外付けするようにしても良い。
The
反転増幅回路２１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成されるインバータと、ノードＮ２とノードＮ１との間に接続された帰還抵抗Ｒ３とを含んでおり、パッドＰ１から入力端子（ノードＮ１）に入力される信号を反転増幅して、増幅信号を出力端子（ノードＮ２）からパッドＰ２に出力する。
The inverting
トランジスタＱＰ１は、ノードＮ１に接続されたゲートと、安定化電源電位ＶＲＥＧに接続されたソースと、ノードＮ２に接続されたドレインとを有し、安定化電源電位ＶＲＥＧに対するノードＮ１の電圧変化を増幅する。トランジスタＱＮ１は、ノードＮ１に接続されたゲートと、ノードＮ２に接続されたドレインと、電源電位ＶＳＳに接続されたソースとを有し、電源電位ＶＳＳに対するノードＮ１の電圧変化を増幅する。帰還抵抗Ｒ３は、トランジスタＱＰ１及びＱＮ１の直流バイアスレベルを定めて適切な増幅作用を得る。 The transistor QP1 has a gate connected to the node N1, a source connected to the stabilized power supply potential VREG , and a drain connected to the node N2, and a voltage change of the node N1 with respect to the stabilized power supply potential VREG . Amplify. Transistor QN1 has a gate connected to the node N1, a drain connected to the node N2, and a source connected to a power supply potential V SS, amplifies the voltage change of the node N1 with respect to the power supply potential V SS. The feedback resistor R3 determines the DC bias level of the transistors QP1 and QN1 and obtains an appropriate amplification function.
パッドＰ１とパッドＰ２との間に、半導体集積回路装置が実装されるプリント配線基板等に形成された配線パターンを介して、振動子２２の２つの端子が接続される。振動子２２は、水晶振動子又はセラミック振動子等の振動子である。特に、１００ＭＨｚ以上の高い周波数を有する発振信号を生成するためには、ＳＡＷ（surface acoustic wave：表面弾性波）共振子が用いられる。発振周波数の調整は、可変容量Ｃ１及びＣ２の容量値を変化させることにより行われる。抵抗Ｒ１及びＲ２は、半導体集積回路装置の内部回路を静電気から保護するための抵抗値の小さい抵抗である。
The two terminals of the
ここで、パッドＰ１又はＰ２に印加される静電気から内部回路を保護するために、静電気保護素子として、抵抗Ｒ１及びＲ２に加えて、抵抗Ｒ４と、ダイオードＤ１〜Ｄ４と、ＧＣＤ（gate controlled diode）又はＧＧＮＭＯＳ（gate grounded nMOS）と呼ばれるＮチャネルＭＯＳトランジスタＱＮ５とが設けられている。また、パッドＰ３に印加される静電気から内部回路を保護するために、パッドＰ３とパッドＰ４との間に、静電気保護素子として、ＧＣＤ又はＧＧＮＭＯＳと呼ばれるＮチャネルＭＯＳトランジスタＱＮ４が接続されている。 Here, in order to protect the internal circuit from static electricity applied to the pad P1 or P2, in addition to the resistors R1 and R2, the resistor R4, the diodes D1 to D4, and the GCD (gate controlled diode) are used as electrostatic protection elements. Alternatively, an N channel MOS transistor QN5 called GGNMOS (gate grounded nMOS) is provided. In order to protect the internal circuit from static electricity applied to the pad P3, an N-channel MOS transistor QN4 called GCD or GGNMOS is connected as an electrostatic protection element between the pad P3 and the pad P4.
抵抗Ｒ４は、電圧レギュレータ１０の出力端子（ノードＮ３）に接続された第１の端子と、ノードＮ４に接続された第２の端子とを有している。ノードＮ４は、静電気保護素子を接続するための専用ノードであり、パッドや外部回路とは接続されない。抵抗Ｒ１、Ｒ２、及び、Ｒ４は、例えば、５０Ω〜５００Ω程度の抵抗値を有している。
Resistor R4 has a first terminal connected to the output terminal (node N3) of
ＭＯＳトランジスタにおいては、２つの不純物拡散領域の内のいずれがソースでいずれがドレインであるかはバイアス条件に依存するので、本願においては、２つの不純物拡散領域の内の一方を「第１の端子」又は「ソース／ドレイン」と表し、他方を「第２の端子」又は「ドレイン／ソース」と表すことにする。 In a MOS transistor, which of the two impurity diffusion regions is the source and which is the drain depends on the bias condition. In the present application, one of the two impurity diffusion regions is designated as “first terminal”. ”Or“ source / drain ”, and the other is expressed as“ second terminal ”or“ drain / source ”.
トランジスタＱＮ４は、パッドＰ３に接続された第１の端子（ソース／ドレイン）と、パッドＰ４に接続されたゲート及び第２の端子（ドレイン／ソース）とを有している。また、トランジスタＱＮ５は、ノードＮ４に接続された第１の端子（ソース／ドレイン）と、パッドＰ４に接続されたゲート及び第２の端子（ドレイン／ソース）とを有している。なお、トランジスタＱＮ４及びＱＮ５のバックゲートも、パッドＰ４に接続される。 The transistor QN4 has a first terminal (source / drain) connected to the pad P3, and a gate and a second terminal (drain / source) connected to the pad P4. The transistor QN5 has a first terminal (source / drain) connected to the node N4, and a gate and a second terminal (drain / source) connected to the pad P4. Note that the back gates of the transistors QN4 and QN5 are also connected to the pad P4.
トランジスタＱＮ４及びＱＮ５の各々は、第１の端子とゲート及び第２の端子との間に所定の値を超える電圧が印加されたときに電流を流す。即ち、トランジスタＱＮ４及びＱＮ５の各々は、ゲート及び第２の端子の電位が第１の端子の電位に対して閾値電圧よりも高くなると、第２の端子から第１の端子に向けて順方向電流を流し、第１の端子の電位がゲート及び第２の端子の電位に対して降伏電圧よりも高くなると、第１の端子から第２の端子に向けて逆方向電流を流す。 Each of the transistors QN4 and QN5 causes a current to flow when a voltage exceeding a predetermined value is applied between the first terminal, the gate, and the second terminal. That is, each of the transistors QN4 and QN5 has a forward current from the second terminal toward the first terminal when the potential of the gate and the second terminal becomes higher than the threshold voltage with respect to the potential of the first terminal. When the potential of the first terminal becomes higher than the breakdown voltage with respect to the potential of the gate and the second terminal, a reverse current flows from the first terminal to the second terminal.
例えば、パッドＰ４を基準としてパッドＰ３に負の静電気が印加された場合には、トランジスタＱＮ４の第２の端子から第１の端子に向けて順方向電流が流れる。一方、パッドＰ４を基準としてパッドＰ３に正の静電気が印加された場合には、トランジスタＱＮ４の第１の端子から第２の端子に向けて逆方向電流が流れる。 For example, when negative static electricity is applied to the pad P3 with respect to the pad P4, a forward current flows from the second terminal of the transistor QN4 toward the first terminal. On the other hand, when positive static electricity is applied to the pad P3 with respect to the pad P4, a reverse current flows from the first terminal to the second terminal of the transistor QN4.
ダイオードＤ１は、パッドＰ１に接続されたアノードと、ノードＮ４に接続されたカソードとを有している。ダイオードＤ２は、パッドＰ１に接続されたカソードと、パッドＰ４（電源電位ＶＳＳ）に接続されたアノードとを有している。ダイオードＤ３は、パッドＰ２に接続されたアノードと、ノードＮ４に接続されたカソードとを有している。ダイオードＤ４は、パッドＰ２に接続されたカソードと、パッドＰ４（電源電位ＶＳＳ）に接続されたアノードとを有している。 Diode D1 has an anode connected to pad P1 and a cathode connected to node N4. The diode D2 has a cathode connected to the pad P1 and an anode connected to the pad P4 (power supply potential V SS ). Diode D3 has an anode connected to pad P2 and a cathode connected to node N4. The diode D4 has a cathode connected to the pad P2 and an anode connected to the pad P4 (power supply potential V SS ).
ダイオードＤ１及びＤ２の端子間容量は、静電気保護用トランジスタの端子間容量よりも小さいので、パッドＰ１に印加される静電気から内部回路を保護するために、静電気保護用トランジスタの替わりにダイオードＤ１及びＤ２を用いることにより、可変容量Ｃ１によって調整可能な発振周波数の範囲を広くすることができる。ダイオードＤ３及びＤ４についても、ダイオードＤ１及びＤ２と同様である。 Since the capacitance between the terminals of the diodes D1 and D2 is smaller than the capacitance between the terminals of the electrostatic protection transistor, the diodes D1 and D2 are used instead of the electrostatic protection transistor in order to protect the internal circuit from static electricity applied to the pad P1. By using this, the range of the oscillation frequency that can be adjusted by the variable capacitor C1 can be widened. The diodes D3 and D4 are the same as the diodes D1 and D2.
ダイオードＤ１〜Ｄ４の各々は、アノード電位がカソード電位に対して閾値電圧よりも高くなると、アノードからカソードに向けて順方向電流を流す。例えば、パッドＰ４を基準としてパッドＰ１に負の静電気が印加された場合には、ダイオードＤ２のアノードからカソードに向けて順方向電流が流れ、パッドＰ１からパッドＰ４に負の電荷が抜ける。 Each of the diodes D1 to D4 causes a forward current to flow from the anode toward the cathode when the anode potential becomes higher than the threshold voltage with respect to the cathode potential. For example, when negative static electricity is applied to the pad P1 with respect to the pad P4, a forward current flows from the anode to the cathode of the diode D2, and negative charge is released from the pad P1 to the pad P4.
一方、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、ダイオードＤ１のアノードからカソードに向けて順方向電流が流れる。これにより、ノードＮ４の電位が上昇するので、トランジスタＱＮ５の第１の端子（ソース／ドレイン）から第２の端子（ドレイン／ソース）に向けて逆方向電流が流れ、パッドＰ１からパッドＰ４に正の電荷が抜ける。なお、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、最初はダイオードＤ２にも若干の逆方向電流が流れるが、その後は、トランジスタＱＮ５のスナップバック特性により、大部分の電流がトランジスタＱＮ５を流れるようになる。従って、ダイオードＤ１〜Ｄ４のサイズは小さくても良い。 On the other hand, when positive static electricity is applied to the pad P1 with respect to the pad P4, a forward current flows from the anode to the cathode of the diode D1. As a result, the potential of the node N4 rises, so that a reverse current flows from the first terminal (source / drain) to the second terminal (drain / source) of the transistor QN5, and the positive current flows from the pad P1 to the pad P4. Loses its charge. When positive static electricity is applied to the pad P1 with the pad P4 as a reference, a slight reverse current flows through the diode D2 at first, but thereafter, most of the current flows due to the snapback characteristics of the transistor QN5. A current flows through the transistor QN5. Therefore, the size of the diodes D1 to D4 may be small.
また、パッドＰ３を基準としてパッドＰ１に負の静電気が印加された場合には、パッドＰ３からトランジスタＱＮ４及びダイオードＤ２を経由してパッドＰ１に向けて電流が流れ、パッドＰ１からパッドＰ３に負の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ３からトランジスタＱＰ２及びダイオードＤ１を経由してパッドＰ１に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。 Further, when negative static electricity is applied to the pad P1 with respect to the pad P3, a current flows from the pad P3 to the pad P1 via the transistor QN4 and the diode D2, and a negative current flows from the pad P1 to the pad P3. Charge is lost. Here, if the resistor R4 is not provided, a current flows from the pad P3 to the pad P1 via the transistor QP2 and the diode D1, so that the transistor QP2 that is an internal circuit is destroyed.
一方、パッドＰ３を基準としてパッドＰ１に正の静電気が印加された場合には、パッドＰ１からダイオードＤ１とトランジスタＱＮ５及びＱＮ４とを経由してパッドＰ３に向けて電流が流れ、パッドＰ１からパッドＰ３に正の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ１からダイオードＤ１及びトランジスタＱＰ２を経由してパッドＰ３に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。 On the other hand, when positive static electricity is applied to the pad P1 with respect to the pad P3, a current flows from the pad P1 to the pad P3 via the diode D1 and the transistors QN5 and QN4, and the pad P1 to the pad P3. Positive charge is lost. Here, if the resistor R4 is not provided, a current flows from the pad P1 to the pad P3 via the diode D1 and the transistor QP2, so that the transistor QP2 that is an internal circuit is destroyed.
以上において、ダイオードＤ１及びＤ２は、ノードＮ４の安定化電源電位ＶＲＥＧとパッドＰ４の電源電位ＶＳＳとの間に接続されており、安定化電源電圧（ＶＲＥＧ−ＶＳＳ）の値は、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）の値（１．６Ｖ〜５．５Ｖ）にかかわらず一定であるので、ダイオードＤ１及びＤ２の端子間容量も一定である。ダイオードＤ３及びＤ４についても、ダイオードＤ１及びＤ２と同様である。従って、本実施形態によれば、外部から供給される電源電圧の値によって発振回路２０の発振周波数が変化することを防止できる。
In the above, the diode D1 and D2 is connected between the power supply voltage V SS of the stabilized power supply potential V REG and the pad P4 of node N4, the value of the regulated supply voltage (V REG -V SS) is Since the power supply voltage (V DD −V SS ) supplied from the outside is constant regardless of the value (1.6 V to 5.5 V), the capacitance between the terminals of the diodes D1 and D2 is also constant. The diodes D3 and D4 are the same as the diodes D1 and D2. Therefore, according to the present embodiment, it is possible to prevent the oscillation frequency of the
一方、温度による発振周波数の変化を低減するために、温度センサ３０〜格納部６０が設けられている。温度センサ３０は、サーミスタ等を用いて半導体集積回路装置内の温度を検出し、検出された温度を表す検出信号を出力する。Ａ／Ｄ変換器４０は、温度センサ３０から出力されるアナログの検出信号をディジタルの検出信号に変換する。制御部５０は、Ａ／Ｄ変換器４０から出力されるディジタルの検出信号に基づいて、検出信号の値に対応する容量データを格納部６０において検索する。格納部６０は、Ｅ２ＰＲＯＭ（Electrically Erasable Programmable ROM）等の不揮発性メモリーを含んでおり、検出信号の値と、一定の発振周波数を得るために検出信号の値に対して予め設定された可変容量Ｃ１及びＣ２の状態を表す容量データとが対応付けられたテーブルを格納している。
On the other hand, in order to reduce the change of the oscillation frequency due to temperature, a
可変容量Ｃ１及びＣ２の各々は、例えば、複数のコンデンサと、それらのコンデンサにそれぞれ直列に接続された複数のスイッチ回路とによって構成されており、制御部５０は、格納部６０から読み出された容量データに従って、それらのスイッチ回路の内の幾つかをオンさせる。そのような制御を行うことによって、半導体集積回路装置内の温度が変化しても、発振回路２０の発振周波数を一定に近付けることができる。
Each of the variable capacitors C1 and C2 includes, for example, a plurality of capacitors and a plurality of switch circuits connected in series to the capacitors. The
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す図である。第２の実施形態においては、静電気保護素子として、図１に示す第１の実施形態におけるＮチャネルＭＯＳトランジスタＱＮ４及びＱＮ５の替わりに、ＮＰＮバイポーラトランジスタＱＢ１及びＱＢ２が用いられている。その他の点に関しては、第１の実施形態と同様である。
Next, a second embodiment of the present invention will be described.
FIG. 2 is a diagram showing a configuration of a semiconductor integrated circuit device according to the second embodiment of the present invention. In the second embodiment, NPN bipolar transistors QB1 and QB2 are used as electrostatic protection elements in place of the N-channel MOS transistors QN4 and QN5 in the first embodiment shown in FIG. The other points are the same as in the first embodiment.
図２に示すように、パッドＰ１又はＰ２に印加される静電気から内部回路を保護するために、静電気保護素子として、抵抗Ｒ１及びＲ２に加えて、抵抗Ｒ４と、ダイオードＤ１〜Ｄ４と、ＮＰＮバイポーラトランジスタＱＢ２とが設けられている。また、パッドＰ３に印加される静電気から内部回路を保護するために、パッドＰ３とパッドＰ４との間に、静電気保護素子として、ＮＰＮバイポーラトランジスタＱＢ１が接続されている。 As shown in FIG. 2, in order to protect the internal circuit from static electricity applied to the pad P1 or P2, in addition to the resistors R1 and R2, the resistor R4, the diodes D1 to D4, and the NPN bipolar are used as electrostatic protection elements. Transistor QB2 is provided. In order to protect the internal circuit from static electricity applied to the pad P3, an NPN bipolar transistor QB1 is connected as an electrostatic protection element between the pad P3 and the pad P4.
トランジスタＱＢ１は、パッドＰ３に接続されたエミッタと、パッドＰ４に接続されたベース及びコレクタとを有している。また、トランジスタＱＢ２は、ノードＮ４に接続されたエミッタと、パッドＰ４に接続されたベース及びコレクタとを有している。 Transistor QB1 has an emitter connected to pad P3, and a base and a collector connected to pad P4. Transistor QB2 has an emitter connected to node N4, and a base and a collector connected to pad P4.
トランジスタＱＢ１及びＱＢ２の各々は、エミッタとベース及びコレクタとの間に所定の値を超える電圧が印加されたときに電流を流す。即ち、トランジスタＱＢ１及びＱＢ２の各々は、ベース及びコレクタの電位がエミッタの電位に対して閾値電圧よりも高くなると、ベース及びコレクタからエミッタに向けて順方向電流を流し、エミッタの電位がベース及びコレクタの電位に対して降伏電圧よりも高くなると、エミッタからベース及びコレクタに向けて逆方向電流を流す。 Each of the transistors QB1 and QB2 conducts a current when a voltage exceeding a predetermined value is applied between the emitter, the base, and the collector. That is, each of the transistors QB1 and QB2 causes a forward current to flow from the base and the collector toward the emitter when the base and collector potentials are higher than the threshold voltage with respect to the emitter potential, and the emitter potential is increased between the base and collector. When the breakdown voltage is higher than the breakdown voltage, a reverse current flows from the emitter toward the base and collector.
例えば、パッドＰ４を基準としてパッドＰ３に負の静電気が印加された場合には、トランジスタＱＢ１のベース及びコレクタからエミッタに向けて順方向電流が流れる。一方、パッドＰ４を基準としてパッドＰ３に正の静電気が印加された場合には、トランジスタＱＢ１のエミッタからベース及びコレクタに向けて逆方向電流が流れる。 For example, when negative static electricity is applied to the pad P3 with respect to the pad P4, a forward current flows from the base and collector of the transistor QB1 toward the emitter. On the other hand, when positive static electricity is applied to the pad P3 with respect to the pad P4, a reverse current flows from the emitter of the transistor QB1 toward the base and collector.
このように、静電気保護用トランジスタとしてバイポーラトランジスタを用いる場合には、ＧＣＤ又はＧＧＮＭＯＳと異なり、ゲート電極を形成する必要がない。従って、ベース領域の幅を小さくすることが可能であり、ＧＣＤ又はＧＧＮＭＯＳよりもスナップバック特性を改善することができる。 Thus, when a bipolar transistor is used as the electrostatic protection transistor, it is not necessary to form a gate electrode unlike GCD or GGNMOS. Therefore, the width of the base region can be reduced, and the snapback characteristics can be improved as compared with GCD or GGNMOS.
ダイオードＤ１〜Ｄ４の各々は、アノード電位がカソード電位に対して閾値電圧よりも高くなると、アノードからカソードに向けて順方向電流を流す。例えば、パッドＰ４を基準としてパッドＰ１に負の静電気が印加された場合には、ダイオードＤ２のアノードからカソードに向けて順方向電流が流れ、パッドＰ１からパッドＰ４に負の電荷が抜ける。 Each of the diodes D1 to D4 causes a forward current to flow from the anode toward the cathode when the anode potential becomes higher than the threshold voltage with respect to the cathode potential. For example, when negative static electricity is applied to the pad P1 with respect to the pad P4, a forward current flows from the anode to the cathode of the diode D2, and negative charge is released from the pad P1 to the pad P4.
一方、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、ダイオードＤ１のアノードからカソードに向けて順方向電流が流れる。これにより、ノードＮ４の電位が上昇するので、トランジスタＱＢ２のエミッタからベース及びコレクタに向けて逆方向電流が流れ、パッドＰ１からパッドＰ４に正の電荷が抜ける。なお、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、最初はダイオードＤ２にも若干の逆方向電流が流れるが、その後は、トランジスタＱＢ２のスナップバック特性により、大部分の電流がトランジスタＱＢ２を流れるようになる。従って、ダイオードＤ１〜Ｄ４のサイズは小さくても良い。 On the other hand, when positive static electricity is applied to the pad P1 with respect to the pad P4, a forward current flows from the anode to the cathode of the diode D1. As a result, the potential of the node N4 rises, so that a reverse current flows from the emitter of the transistor QB2 toward the base and collector, and positive charge is released from the pad P1 to the pad P4. When positive static electricity is applied to the pad P1 with the pad P4 as a reference, a slight reverse current flows through the diode D2 at first, but thereafter, most of the current flows due to the snapback characteristics of the transistor QB2. A current flows through the transistor QB2. Therefore, the size of the diodes D1 to D4 may be small.
また、パッドＰ３を基準としてパッドＰ１に負の静電気が印加された場合には、パッドＰ３からトランジスタＱＢ１及びダイオードＤ２を経由してパッドＰ１に向けて電流が流れ、パッドＰ１からパッドＰ３に負の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ３からトランジスタＱＰ２及びダイオードＤ１を経由してパッドＰ１に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。 Further, when negative static electricity is applied to the pad P1 with respect to the pad P3, a current flows from the pad P3 to the pad P1 via the transistor QB1 and the diode D2, and a negative current flows from the pad P1 to the pad P3. Charge is lost. Here, if the resistor R4 is not provided, a current flows from the pad P3 to the pad P1 via the transistor QP2 and the diode D1, so that the transistor QP2 that is an internal circuit is destroyed.
一方、パッドＰ３を基準としてパッドＰ１に正の静電気が印加された場合には、パッドＰ１からダイオードＤ１とトランジスタＱＢ２及びＱＢ１とを経由してパッドＰ３に向けて電流が流れ、パッドＰ１からパッドＰ３に正の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ１からダイオードＤ１及びトランジスタＱＰ２を経由してパッドＰ３に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。 On the other hand, when positive static electricity is applied to the pad P1 with respect to the pad P3, a current flows from the pad P1 to the pad P3 via the diode D1 and the transistors QB2 and QB1, and the pad P1 to the pad P3. Positive charge is lost. Here, if the resistor R4 is not provided, a current flows from the pad P1 to the pad P3 via the diode D1 and the transistor QP2, so that the transistor QP2 that is an internal circuit is destroyed.
図３は、本発明の第２の実施形態に係る半導体集積回路装置の一部を示す断面図である。図３に示すように、Ｐ型の半導体基板１００内にＮウエル１１０が形成されている。Ｎウエル１１０内には、ダイオードＤ１のアノードとして働くＰ型の不純物拡散領域１１１と、ダイオードＤ１のカソードとして働くＮウエル１１０に対して接続を行うためにＮ型の不純物拡散領域（コンタクト）１１２及び１１３とが形成されている。不純物拡散領域１１１は、パッドＰ１に電気的に接続され、コンタクト１１２及び１１３は、ノードＮ４から抵抗４を介してノードＮ３に電気的に接続されている。
FIG. 3 is a cross-sectional view showing a part of a semiconductor integrated circuit device according to the second embodiment of the present invention. As shown in FIG. 3, an N well 110 is formed in a P
また、Ｐ型の半導体基板１００内には、ダイオードＤ２のカソードとして働くＮ型の不純物拡散領域１２１と、ダイオードＤ２のアノードとして働くＰ型の半導体基板１００に対して接続を行うためにＰ型の不純物拡散領域（コンタクト）１２２及び１２３とが形成されている。不純物拡散領域１２１は、パッドＰ１に電気的に接続され、コンタクト１２２及び１２３は、パッドＰ４に電気的に接続されている。
In addition, in the P-
さらに、Ｐ型の半導体基板１００内には、ＮＰＮバイポーラトランジスタＱＢ２のエミッタとして働くＮ型の不純物拡散領域１３１と、トランジスタＱＢ２のコレクタとして働くＮ型の不純物拡散領域１３２及び１３３とが形成されている。コンタクト１２２及び１２３等によってパッドＰ４に電気的に接続された半導体基板１００内において、不純物拡散領域１３１〜１３３の周辺領域１３４は、トランジスタＱＢ２のベースとして働く。不純物拡散領域１３１は、ノードＮ４から抵抗４を介してノードＮ３に電気的に接続され、不純物拡散領域１３２及び１３３は、パッドＰ４に電気的に接続されている。
Further, in the P-
なお、ＮＰＮバイポーラトランジスタにおいては、エミッタもコレクタもＮ型の不純物拡散領域によって構成されるので、エミッタとコレクタとを逆に接続しても良い。その場合には、図２において、トランジスタＱＢ１のコレクタがパッドＰ３に接続され、ベース及びエミッタがパッドＰ４に接続される。また、トランジスタＱＢ２のコレクタがノードＮ４に接続され、ベース及びエミッタがパッドＰ４に接続される。 In the NPN bipolar transistor, the emitter and the collector are both constituted by an N-type impurity diffusion region, so that the emitter and the collector may be connected in reverse. In that case, in FIG. 2, the collector of the transistor QB1 is connected to the pad P3, and the base and emitter are connected to the pad P4. The collector of transistor QB2 is connected to node N4, and the base and emitter are connected to pad P4.
図４は、本発明の第２の実施形態に係る半導体集積回路装置の一部のレイアウトを示す平面図である。半導体基板１００の１つの辺１００ａに沿って、図４の左側から、パッドＰ１とトランジスタＱＢ２とパッドＰ２とが所定の間隔で配置されており、パッドＰ１とトランジスタＱＢ２との間にダイオードＤ１及びＤ２が配置されると共に、トランジスタＱＢ２とパッドＰ２との間にダイオードＤ３及びＤ４が配置されている。
FIG. 4 is a plan view showing a partial layout of a semiconductor integrated circuit device according to the second embodiment of the present invention. A pad P1, a transistor QB2, and a pad P2 are arranged at a predetermined interval from the left side of FIG. 4 along one
パッドＰ１は、ダイオードＤ１のアノード及びダイオードＤ２のカソードに接続され、パッドＰ２は、ダイオードＤ３のアノード及びダイオードＤ４のカソードに接続される。また、ダイオードＤ１及びＤ３のカソードは、トランジスタＱＢ２のエミッタに接続され、ダイオードＤ２及びＤ４のアノードは、パッドＰ４（図示せず）に接続される。トランジスタＱＢ２のベース及びコレクタは、パッドＰ４に接続される。 The pad P1 is connected to the anode of the diode D1 and the cathode of the diode D2, and the pad P2 is connected to the anode of the diode D3 and the cathode of the diode D4. The cathodes of the diodes D1 and D3 are connected to the emitter of the transistor QB2, and the anodes of the diodes D2 and D4 are connected to the pad P4 (not shown). The base and collector of the transistor QB2 are connected to the pad P4.
さらに、パッドＰ１〜パッドＰ２に並行して、可変容量Ｃ１と反転増幅回路２１と可変容量Ｃ２とが配置されている。パッドＰ１は、抵抗Ｒ１を介して、可変容量Ｃ１及び反転増幅回路２１の入力端子に接続され、パッドＰ２は、抵抗Ｒ２を介して、可変容量Ｃ２及び反転増幅回路２１の入力端子に接続される。また、トランジスタＱＢ２のエミッタは、抵抗Ｒ４を介して、反転増幅回路２１に供給される安定化電源電位に接続される。
Furthermore, a variable capacitor C1, an inverting
図４に示すレイアウトは、パッドＰ１及びＰ２からダイオードＤ２及びＤ４にそれぞれ至る配線経路を短くすると共に、パッドＰ１及びＰ２からダイオードＤ１及びＤ３をそれぞれ介してトランジスタＱＢ２に至る配線経路を短くするように考慮されたものである。このようなレイアウトによれば、半導体基板１００を基準としてパッドＰ１又はＰ２に負の静電気が印加された場合に、ダイオードＤ２又はＤ４を介して短い配線経路で半導体基板１００に負の電荷が抜けるので、ダイオードＤ１又はＤ３を逆方向に抜ける電荷量や半導体集積回路装置の内部回路に抜ける電荷量を最小限に抑えることができ、ダイオードＤ１、Ｄ３及び内部回路を安全に保護することができる。また、半導体基板１００を基準としてパッドＰ１又はＰ２に正の静電気が印加された場合に、ダイオードＤ１又はＤ３及びトランジスタＱＢ２を介して短い配線経路で半導体基板１００に正の電荷が抜けるので、ダイオードＤ２又はＤ４を逆方向に抜ける電荷量や半導体集積回路装置の内部回路に抜ける電荷量を最小限に抑えることができ、ダイオードＤ２、Ｄ４及び内部回路を安全に保護することができる。
The layout shown in FIG. 4 shortens the wiring path from the pads P1 and P2 to the diodes D2 and D4, and shortens the wiring path from the pads P1 and P2 to the transistor QB2 via the diodes D1 and D3, respectively. It has been taken into account. According to such a layout, when negative static electricity is applied to the pad P1 or P2 with respect to the
また、図４に示すレイアウトは、第１の実施形態に適用することもできる。その場合には、図４に示すトランジスタＱＢ２の位置に、図１に示すトランジスタＱＮ５が配置される。 The layout shown in FIG. 4 can also be applied to the first embodiment. In that case, transistor QN5 shown in FIG. 1 is arranged at the position of transistor QB2 shown in FIG.
１０ 電圧レギュレータ、 １１ 演算増幅器、 ２０ 発振回路、 ２１ 反転増幅回路、 ２２ 振動子、 ３０ 温度センサ、 ４０ Ａ／Ｄ変換器、 ５０ 制御部、 ６０ 格納部、 Ｐ１〜Ｐ４ パッド、 Ｒ１〜Ｒ４ 抵抗、 Ｃ１、Ｃ２ 可変容量、 Ｃ３ バイパスコンデンサ、 ＱＰ１〜ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ５ ＮチャネルＭＯＳトランジスタ、 ＱＢ１〜ＱＢ２ ＮＰＮバイポーラトランジスタ、 Ｄ１〜Ｄ４ ダイオード 10 voltage regulators, 11 operational amplifiers, 20 oscillation circuits, 21 inverting amplifier circuits, 22 transducers, 30 temperature sensors, 40 A / D converters, 50 control units, 60 storage units, P1-P4 pads, R1-R4 resistors, C1, C2 variable capacitance, C3 bypass capacitor, QP1-QP2 P-channel MOS transistor, QN1-QN5 N-channel MOS transistor, QB1-QB2 NPN bipolar transistor, D1-D4 diode
Claims (4)
第３のパッドから第１の電源電位が供給されると共に第４のパッドから第２の電源電位が供給され、前記第１の電源電位を安定化して安定化電源電位を出力する電圧レギュレータと、
前記安定化電源電位及び前記第２の電源電位が供給され、前記第１のパッドから入力端子に入力される信号を反転増幅して増幅信号を出力端子から前記第２のパッドに出力する反転増幅回路と、
前記第１のパッドと前記反転増幅回路の入力端子との間に接続された第１の抵抗と、
前記第２のパッドと前記反転増幅回路の出力端子との間に接続された第２の抵抗と、
前記電圧レギュレータの出力端子に接続された第１の端子を有する第３の抵抗と、
前記第１のパッドに接続されたアノードと前記第３の抵抗の第２の端子に接続されたカソードとを有する第１のダイオードと、
前記第１のパッドに接続されたカソードと前記第４のパッドに接続されたアノードとを有する第２のダイオードと、
前記第２のパッドに接続されたアノードと前記第３の抵抗の第２の端子に接続されたカソードとを有する第３のダイオードと、
前記第２のパッドに接続されたカソードと前記第４のパッドに接続されたアノードとを有する第４のダイオードと、
前記第３のパッドと前記第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第１のトランジスタと、
前記第３の抵抗の第２の端子と前記第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第２のトランジスタと、
を具備する半導体集積回路装置。 A semiconductor integrated circuit device that performs an oscillation operation by connecting a vibrator between a first pad and a second pad,
A voltage regulator that supplies a first power supply potential from a third pad and a second power supply potential from a fourth pad, stabilizes the first power supply potential, and outputs a stabilized power supply potential;
Inverted amplification that is supplied with the stabilized power supply potential and the second power supply potential, and inverts and amplifies a signal input from the first pad to the input terminal and outputs an amplified signal from the output terminal to the second pad. Circuit,
A first resistor connected between the first pad and an input terminal of the inverting amplifier circuit;
A second resistor connected between the second pad and an output terminal of the inverting amplifier circuit;
A third resistor having a first terminal connected to the output terminal of the voltage regulator;
A first diode having an anode connected to the first pad and a cathode connected to a second terminal of the third resistor;
A second diode having a cathode connected to the first pad and an anode connected to the fourth pad;
A third diode having an anode connected to the second pad and a cathode connected to a second terminal of the third resistor;
A fourth diode having a cathode connected to the second pad and an anode connected to the fourth pad;
A first transistor that is connected between the third pad and the fourth pad, and causes a current to flow when a voltage exceeding a predetermined value is applied between the third pad and the fourth pad;
A second transistor connected between the second terminal of the third resistor and the fourth pad, and causing a current to flow when a voltage exceeding a predetermined value is applied between them;
A semiconductor integrated circuit device comprising:
前記第２のトランジスタが、前記第３の抵抗の第２の端子に接続されたソース／ドレインと、前記第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタである、
請求項１記載の半導体集積回路装置。 The first transistor is an N-channel MOS transistor having a source / drain connected to the third pad and a gate and drain / source connected to the fourth pad;
The second transistor is an N-channel MOS transistor having a source / drain connected to a second terminal of the third resistor and a gate and a drain / source connected to the fourth pad;
The semiconductor integrated circuit device according to claim 1.
前記第２のトランジスタが、前記第３の抵抗の第２の端子に接続されたエミッタ／コレクタと、前記第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタである、
請求項１記載の半導体集積回路装置。 The first transistor is an NPN bipolar transistor having an emitter / collector connected to the third pad and a base and a collector / emitter connected to the fourth pad;
The second transistor is an NPN bipolar transistor having an emitter / collector connected to a second terminal of the third resistor and a base and a collector / emitter connected to the fourth pad;
The semiconductor integrated circuit device according to claim 1.
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| JP (1) | JP2012039348A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110376989A (en) * | 2019-07-22 | 2019-10-25 | 郑州工程技术学院 | A kind of industrial control system based on big data |
| WO2021149693A1 (en) * | 2020-01-20 | 2021-07-29 | インターチップ株式会社 | Ic for voltage-controlled piezoelectric element oscillator |
-
2010
- 2010-08-06 JP JP2010177067A patent/JP2012039348A/en not_active Withdrawn
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| CN110376989B (en) * | 2019-07-22 | 2020-06-02 | 郑州工程技术学院 | Industrial control system based on big data |
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