JP2012039002A - Semiconductor device, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, particularly by easy manufacturing process in a semiconductor substrate (bulk wafer) to form a low-cost of the SOI substrate, in this SOI substrate, high-speed, The present invention relates to forming a semiconductor integrated circuit including a short channel MIS field effect transistor with low power, high performance, high reliability, and high integration.
図３６は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板（張り合わせＳｉ基板）、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はシリコン酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に絶縁膜５２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはシリコン酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁に上部が曲がって形成されたサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
FIG. 36 is a schematic cross-sectional side view of a conventional semiconductor device, showing a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a bonded SOI wafer. Type silicon (Si) substrate, 62 is an insulating film, 63 is a buried insulating film in an element isolation region, 64 is a p-type SOI substrate (bonded Si substrate), 65 is an n + type source region, and 66 is an n
In the figure, a thin-film p-
Therefore, reduction of the junction capacitance due to the possible formation of the source drain region surrounded by the insulating film, the reduction of the threshold voltage due can improve the reduction and subthreshold characteristics of the depletion layer capacitance due to the completely depleted SOI board, SOI Compared with a semiconductor integrated circuit made of a MIS field effect transistor formed on a normal bulk wafer by removing a contact region to the substrate, it is possible to increase the speed, reduce power, and increase the integration.
However, in order to create such an SOI structure, a commercially available bonded SOI wafer must be purchased, and even if it depends on the cost reduction technology of the wafer manufacturer, it is three times as large as the bulk wafer in the mass production stage. There was a disadvantage that the cost was extremely high.
In addition, since it is difficult to reduce the thickness of an SOI substrate on a large-diameter wafer, and it is difficult to form a fully depleted SOI substrate, there is a problem in stability of high-speed characteristics.
As another means for making an SOI structure, utilizing the bulk wafer to form a silicon oxide film inside the bulk wafer by high-temperature heat treatment by implanting oxygen ions, so-called SIMOX (S eparation by Im planted Ox ygen) Method Even with the use of SOI substrate formation, it is necessary to purchase a very expensive high-dose ion implantation machine and high cost due to the long manufacturing process required to implant high doses of oxygen. Problems, difficult to control silicon oxide film thickness, difficult to form fully depleted SOI substrate, or instability of characteristics due to repair of crystal defects by oxygen ion implantation in the use of 10 to 12 inch large diameter wafer There were drawbacks.
Also, no measures have been taken against the problem that the speed characteristics at high temperatures deteriorate due to the temperature rise caused by the heat generated by the speedup of the MIS field effect transistor, and the speed characteristics in the guaranteed temperature range cannot be guaranteed. It was.
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと
（３）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
The problem to be solved by the present invention is that, as shown in the prior art, even if a bonded SOI wafer is used to form an SOI structure or an SOI substrate is formed by the SIMOX method,
(1) Significantly high cost, can only be used for high-value-added special-purpose products, and lacked technology applicable to inexpensive general-purpose products (2) Control of thinning of SOI substrates on large-diameter wafers Since it is difficult to form a fully depleted SOI substrate, it is difficult to obtain stability of the characteristics of a large number of built-in MIS field effect transistors. (3) Heat generated by increasing the speed of MIS field effect transistors As the temperature rises due to the above, the mobility of the carrier decreases and the speed characteristics at high temperature deteriorates. Therefore, problems such as difficulty in guaranteeing the speed in the guaranteed temperature range are becoming prominent. It is difficult to achieve higher speed and higher performance only by forming the MIS field effect transistor.
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜の一部に、前記第１の絶縁膜の一部を露出して選択的に設けられた空孔と、前記空孔上及び前記第２の絶縁膜の一部上に選択的に設けられた半導体層と、前記半導体層に設けられた半導体素子と、を備えてなる本発明の半導体装置によって解決される。 The object is to provide a semiconductor substrate, a first insulating film provided on the semiconductor substrate, a second insulating film provided on the first insulating film, and a part of the second insulating film. A hole selectively exposed by exposing a part of the first insulating film, and a semiconductor layer selectively provided on the hole and part of the second insulating film; The semiconductor device according to the present invention comprises a semiconductor element provided in the semiconductor layer.
以上説明のように本発明によれば、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に薄い第１の絶縁膜により絶縁分離し、一部に空孔を有する第２の絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をＳＯＩＰＡＣ基板（呼称の詳細は後述する）とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、概略第２の絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ形成できるため（自己整合も可能）、完全空乏化した単結晶（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）のＳＯＩＰＡＣ構造を容易に形成することが可能で、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、ＳＯＩＣ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩＰＡＣ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することも可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを薄い第１の絶縁膜を設けることにより完全に防止することが可能である。
またＭＩＳ電界効果トランジスタを形成したＳＯＩＣ基板下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層（半導体層）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
またＳｉＧｅ層に挟まれた歪みＳｉ層を半導体層として形成し、歪みＳｉ層にチャネル領域を形成することも可能で、キャリア移動度を増大させることができ、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またインバータ等の回路によく使用される、ＮチャネルのＭＩＳ電界効果トランジスタのドレイン領域とＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域を一体化した共通ドレイン領域構造を形成することもでき、高集積なＣＭＯＳを形成することも可能である。
またＰチャネルのＭＩＳ電界効果トランジスタのチャネル領域のみを歪みＳｉ層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なＣＭＯSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を部分空孔付き絶縁基板上の半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ ｗｉｔｈ Ｐａｒｔｉａｌ Ｃａｖｉｔｙ）構造と命名し、以後この技術をＳＯＩＰＡＣ（ソイパック）と略称する。
As described above, according to the present invention, the first thin film can be formed on the semiconductor substrate by an easy process using an ordinary inexpensive semiconductor substrate without using an expensive semiconductor substrate having a bonded SOI structure. A thin-film lateral epitaxial semiconductor layer that can be freely set in thickness is formed on a second insulating film that is insulated and separated by a plurality of insulating films and has holes in part (the details of the designation will be described later) In this lateral epitaxial semiconductor layer, the channel region is directly above the vacancy, the source / drain region is almost directly above the second insulating film, and the gate oxide film is directly above the semiconductor layer portion of the channel region via the gate oxide film. Since each electrode can be formed (self-alignment is possible), a fully depleted single crystal (at least the channel region is a single crystal semiconductor layer not affected by the underlying oxide film) SOIPA The structure can be easily formed, and the characteristics peculiar to the SOI structure MIS field effect transistor, that is, the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, the breakdown voltage of the source / drain region is improved, and The threshold voltage can be reduced by improving the subthreshold characteristic.
Further, since the film thickness of the SOIC substrate can be determined by the film thickness of the growing silicon nitride film (Si 3 N 4 ), a fully-depleted thin film semiconductor layer that can be manufactured by a large-diameter wafer can be easily formed. It is possible.
In addition, since a channel region can be formed only in a single crystal semiconductor layer portion with good crystallinity immediately above a hole without a base insulating film, it is possible to form a MIS field effect transistor having a SOIPAC structure having stable characteristics. .
It is also possible to finely form the components (low and high concentration source / drain regions, gate oxide film and gate electrode) of the MIS field effect transistor in a self-aligned manner with fine holes.
Further, the capacitance between the channel region and the semiconductor substrate when the MIS field effect transistor is operating can be significantly reduced by providing a hole as compared with the normal silicon oxide film SOI structure. .
In addition, current leakage between the channel region and the semiconductor substrate when the MIS field effect transistor is operating can be completely prevented by providing the thin first insulating film.
Also, by providing holes for heat dissipation under the SOIC substrate on which the MIS field effect transistor is formed, temperature rise due to heat generated by increasing the speed of the MIS field effect transistor is suppressed, and deterioration of speed characteristics at high temperature is improved. It is also possible.
It is also possible to form a low-resistance metal layer without forming a polycrystalline silicon layer (semiconductor layer) on the gate electrode, and the speed can be increased by reducing the resistance of the gate electrode wiring and removing the depletion layer capacitance in the gate electrode. Is possible.
Further, a strained Si layer sandwiched between SiGe layers can be formed as a semiconductor layer, and a channel region can be formed in the strained Si layer. Thus, carrier mobility can be increased, and further speeding-up can be achieved.
Further, it can be formed in a so-called metal source / drain region (salicide layer) which is a compound of a semiconductor layer and a metal layer, and the speed can be increased by reducing the resistance of the source / drain region.
Further, the present invention can be applied not only to an N channel MIS field effect transistor but also to a CMOS in which an N channel MIS field effect transistor and a P channel MIS field effect transistor coexist.
Also, a common drain region structure in which the drain region of an N-channel MIS field effect transistor and the drain region of a P-channel MIS field effect transistor, which are often used in circuits such as inverters, can be formed. It is also possible to form a CMOS.
It is also possible to form only the channel region of the P-channel MIS field-effect transistor in the strained Si layer, increase the hole mobility, and approach the electrons with a large mobility, providing a high speed with good balance. It is also possible to obtain CMOS.
That is, high-speed, high-reliability, high-performance, and high-integration that can be used for high-speed, large-capacity communication, portable information terminals, various electronic mechanical devices, space-related devices, etc. Can be obtained.
The present inventors named the art partially-perforated insulating semiconductor layer on the substrate and (S emiconductor O n I nsulator with Pa rtial C avity) structure, hereinafter abbreviated this technology SOIPAC (Soipakku).
半導体基板上に、第１の絶縁膜が設けられ、この第１の絶縁膜上に第２の絶縁膜が設けられ、第２の絶縁膜の一部に、第１の絶縁膜の一部を露出した空孔が選択的に設けられ、この空孔上及び第２の絶縁膜の一部上に島状に絶縁分離された半導体層（ＳＯＩＰＡＣ基板）が設けられ、この半導体層のうち、少なくとも空孔直上部にチャネル領域が設けられ、概略第２の絶縁膜直上部にソースドレイン領域が設けられ、且つ空孔直上部の半導体層直上にゲート絶縁膜を介して空孔の幅以下のゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、半導体層には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域がそれぞれ設けられ、ゲート電極及び高濃度のソースドレイン領域には、それぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線体が接続されているＬＤＤ構造のＮチャネルのＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。 A first insulating film is provided on the semiconductor substrate, a second insulating film is provided on the first insulating film, and a part of the first insulating film is formed on a part of the second insulating film. An exposed vacancy is selectively provided, and a semiconductor layer (SOIPAC substrate) that is insulated and isolated in an island shape is provided on the vacancy and part of the second insulating film. A channel region is provided immediately above the vacancy, a source / drain region is provided substantially immediately above the second insulating film, and a gate having a width equal to or less than the width of the vacancy via the gate insulating film immediately above the semiconductor layer immediately above the vacancy. An electrode is provided, a sidewall is provided on the side wall of the gate electrode, and the semiconductor layer has a low concentration source / drain region that is self-aligned to the gate electrode and a high concentration source / drain region that is self-aligned to the sidewall, respectively. Provided, gate electrode and high concentration The source and drain regions, and forming a semiconductor integrated circuit comprising a MIS field-effect transistor of the N-channel LDD structure in which the wiring having a barrier metal via the conductive plugs, each having a barrier metal is connected.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１０は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図１０は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は空孔、５は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、６は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ＳＯＩＰＡＣ基板）、７は埋め込みシリコン酸化膜（ＳｉＯ２）、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は１０１７ｃｍ−３程度のｎ型ソース領域、１０は１０１７ｃｍ−３程度のｎ型ドレイン領域、１１は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１２は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１３は幅４０ｎｍ程度、厚さ１５０ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１４は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１５は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）３が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）３上に延在したｐ型のＳｉ層（ＳＯＩＰＡＣ基板）６が設けられている。この空孔４直上にはｐ型のＳｉ層（ＳＯＩＰＡＣ基板）６上にゲート酸化膜（ＳｉＯ２）１２を介して空孔４の幅以下のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、ゲート電極１３の側壁にはサイドウォール１４が設けられ、ｐ型のＳｉ層（ＳＯＩＰＡＣ基板）６には、ゲート電極１３に自己整合してｎ型ソースドレイン領域（９、１０）及びサイドウォール１４に自己整合してｎ＋型ソースドレイン領域（８、１１）が設けられ、ｎ＋型ソースドレイン領域（８、１１）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１３にもＣｕ配線２１が接続されているが、図１では省略されている。）ここで不純物領域の若干の横方向拡散はあるものの、ＭＩＳ電界効果トランジスタの基板となるＳＯＩＰＡＣ基板６に、少なくとも空孔４の直上部の箇所（下層のシリコン酸化膜の影響のない単結晶シリコン層）にはチャネル領域が形成されるようにｎ型及びｎ＋型ソースドレイン領域（８，９，１０，１１）が形成されている。
したがって、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に薄い第１の絶縁膜により絶縁分離し、一部に空孔を有する第２の絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をＳＯＩＰＡＣ基板とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、概略第２の絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ形成できるため、完全空乏化した単結晶（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）のＳＯＩＰＡＣ構造を容易に形成することが可能で、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、ＳＯＩＰＡＣ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩＰＡＣ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを薄い第１の絶縁膜を設けることにより完全に防止することが可能である。
またＭＩＳ電界効果トランジスタを形成したＳＯＩＰＡＣ基板下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 10 show a first embodiment of a semiconductor device according to the present invention. FIG. 1 is a schematic sectional side view, and FIGS.
FIG. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor using a silicon (Si) substrate and having a SOIPAC structure, and 1 is a p-type of about 10 15 cm −3. Silicon (Si) substrate, 2 is a silicon nitride film (Si 3 N 4 ) of about 50 nm, 3 is a silicon oxide film (SiO 2 ) of about 200 nm, 4 is a hole, and 5 is a silicon in an element isolation region of about 50 nm. A nitride film (Si 3 N 4 ), 6 is a p-type lateral (horizontal) epitaxial Si layer (SOIPAC substrate) of about 10 16 cm −3 , 7 is a buried silicon oxide film (SiO 2 ), and 8 is 10 20 cm N − type source region of about −3 , 9 is an n type source region of about 10 17 cm −3 , 10 is an n type drain region of about 10 17 cm −3 , and 11 is 10 An n + -type drain region of about 20 cm −3 , 12 is a gate oxide film (SiO 2 ) of about 5 nm, 13 is a gate electrode (WSi / polySi) of about 40 nm in width and about 150 nm in thickness, and 14 is a side of about 30 nm. Wall (SiO 2 ), 15 is a phosphosilicate glass (PSG) film of about 400 nm, 16 is a silicon nitride film (Si 3 N 4 ) of about 20 nm, 17 is a barrier metal (TiN) of about 10 nm, and 18 is a conductive plug ( W), 19 is an interlayer insulating film (SiOC) of about 500 nm, 20 is a barrier metal (TaN) of about 10 nm, 21 is a Cu wiring (including Cu seed layer) of about 500 nm, and 22 is a barrier insulating film of about 20 nm. ing.
In the figure, a silicon nitride film (Si 3 N 4 ) 2 is provided on a p-
Therefore, without using an expensive semiconductor substrate having a bonded SOI structure, an ordinary inexpensive semiconductor substrate is used, and an insulating process is performed on the semiconductor substrate with a thin first insulating film by an easy process. A thin lateral epitaxial semiconductor layer formed on a second insulating film having a hole in the portion and having a freely adjustable film thickness is used as a SOIPAC substrate, and a channel is formed immediately above the hole in the lateral epitaxial semiconductor layer. Since the source and drain regions can be formed almost immediately above the second insulating film, and the gate electrode can be formed directly above the semiconductor layer portion of the channel region via the gate oxide film, the region can be completely depleted single crystal (at least the channel The region can easily form a SOIPAC structure of a single crystal semiconductor layer that is not affected by the underlying oxide film, and has an SOI structure MIS field effect. Specific characteristics to transistors, i.e. reduction of the junction capacitance of the source drain region (substantially zero), the reduction of the depletion layer capacitance, it is possible to reduce the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristics of the source drain regions.
In addition, since the thickness of the SOIPAC substrate can be determined by the thickness of the growing silicon nitride film (Si 3 N 4 ), a fully-depleted thin film semiconductor layer that can be manufactured by a large-diameter wafer can be easily formed. It is possible.
In addition, since a channel region can be formed only in a single crystal semiconductor layer portion with good crystallinity immediately above a hole without a base insulating film, it is possible to form a MIS field effect transistor having a SOIPAC structure having stable characteristics. .
Further, the capacitance between the channel region and the semiconductor substrate when the MIS field effect transistor is operating can be significantly reduced by providing a hole as compared with the normal silicon oxide film SOI structure. .
In addition, current leakage between the channel region and the semiconductor substrate when the MIS field effect transistor is operating can be completely prevented by providing the thin first insulating film.
Further, by providing a heat-dissipating hole under the SOIPAC substrate on which the MIS field effect transistor is formed, a temperature rise due to heat generated by increasing the speed of the MIS field effect transistor is suppressed, and deterioration of speed characteristics at a high temperature is improved. It is also possible.
As a result, high-speed, high-capacity communication, portable information terminals, various electronic mechanical devices, space-related devices, etc. can be manufactured, and it is possible to manufacture semiconductor integrated circuits with a wide guaranteed temperature range. An MIS field effect transistor having integration can be obtained.
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１０及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, the manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
図２
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を５０ｎｍ程度成長する。次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）５を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
FIG.
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-
図３
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）５の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。
FIG.
Next, a p-type longitudinal (vertical)
図４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
FIG.
Next, using an ordinary lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 5 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.
図５
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３の側面にｐ型の横（水平）方向エピタキシャルＳｉ層２５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）５の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）５は素子分離領域となる。
FIG.
Next, a p-type lateral (horizontal)
図６
次いでｐ型の横（水平）方向エピタキシャルＳｉ層２５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）５をマスク層として、タングステン膜２４及びｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）５及びｐ型の横（水平）方向エピタキシャルＳｉ層２５の平坦面上のシリコン酸化膜（ＳｉＯ２）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
FIG.
Next, the surface of the p-type lateral (horizontal)
図７
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２６、ｐ型の横（水平）方向エピタキシャルＳｉ層２５及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となるのでＳｉ基板１はエッチングされない。次いでレジスト（図示せず）を除去する。
FIG.
Next, a silicon oxide film (SiO 2 ) 26 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 26, a p-type lateral (horizontal) direction
図８
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層２５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型の横（水平）方向エピタキシャルＳｉ層６（ＳＯＩＰＡＣ基板）を形成する。（この際、空孔４直上は下地の影響が全くない単結晶シリコン層となる。）次いでシリコン酸化膜（ＳｉＯ２）２６を異方性ドライエッチングする。次いでｐ型の横（水平）方向エピタキシャルＳｉ層６（ＳＯＩＰＡＣ基板）の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いで化学気相成長により、７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いでスパッタにより、７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、タングステンシリサイド膜（ＷＳｉ）及び多結晶シリコン膜（ｐｏｌｙＳｉ）を順次異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３を形成する。（ここで、チャネル領域を単結晶シリコン層に形成するため、ゲート長は少なくとも空孔幅以下に形成される。）次いでレジストを除去する。
FIG.
Next, a p-type lateral (horizontal) epitaxial Si layer is grown between the side surfaces of the exposed p-type lateral (horizontal)
図９
次いでｐ型の横（水平）方向エピタキシャルＳｉ層６（ＳＯＩＰＡＣ基板）に閾値電圧制御用の硼素のイオン注入をおこなう。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、余分のゲート酸化膜（ＳｉＯ２）１２をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。
FIG.
Next, boron ions for threshold voltage control are implanted into the p-type lateral (horizontal) epitaxial Si layer 6 (SOIPAC substrate). Next, using the gate electrode (WSi / polySi) 13 as a mask layer, phosphorus ions are implanted for forming the n-type source / drain regions (9, 10). Next, the excess gate oxide film (SiO 2 ) 12 is removed by etching using the gate electrode (WSi / polySi) 13 as a mask layer. Next, a silicon oxide film (SiO 2 ) of about 30 nm is grown by chemical vapor deposition. Next, whole surface anisotropic dry etching is performed to form a side wall (SiO 2 ) 14 only on the side wall of the gate electrode (WSi / polySi) 13. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n + -type source / drain regions (8, 11) using the sidewalls (SiO 2 ) 14 and the gate electrodes (WSi / polySi) 13 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Then annealing is performed by RTP (R apid T hermal P rocessing ) method to form n-type source drain region (9, 10) and n + -type source and drain regions (8, 11).
図１０
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
FIG.
Next, a
図１
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＳＯＩＰＡＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
FIG.
Next, an interlayer insulating film (SiOC) 19 having a thickness of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the interlayer insulating film (SiOC) 19 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 16 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 20 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is embedded in the opening portion flatly to form a
図１１は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２２は図１と同じ物を示している。
同図においては、ゲート電極長が空孔の幅に一致して自己整合に形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。（自己整合プロセスに関しては、第５の実施例で詳述する。）
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となる。
FIG. 11 is a schematic cross-sectional side view of a second embodiment of the semiconductor device of the present invention, which shows a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 22 are the same as those shown in FIG.
In the figure, an N-channel MIS field effect transistor having substantially the same structure as that shown in FIG. 1 is formed except that the gate electrode length is formed in a self-aligned manner corresponding to the width of the hole. (The self-alignment process will be described in detail in the fifth embodiment.)
In this embodiment, the same effect as that of the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since it is not necessary to consider a mask alignment margin, higher integration can be achieved. .
図１２は本発明の半導体装置における第３の実施例で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１２、１４〜２２は図１と同じ物を、２７はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、２８はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、ゲート電極長が空孔の幅に一致して自己整合に形成されていること、ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
FIG. 12 shows a third embodiment of the semiconductor device of the present invention, which shows a part of a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 12 and 14 to 22 are the same as those shown in FIG. 1, 27 is a polycide gate electrode (CoSi 2 / polySi), and 28 is a salicide layer (CoSi 2 ).
In the figure, the gate electrode length is formed in a self-aligned manner corresponding to the width of the hole, and a polycide gate electrode (CoSi 2 / polySi) and a salicide layer (CoSi 2 ) serving as a metal source / drain are formed. Except for this, an N-channel MIS field effect transistor having substantially the same structure as that of FIG. 1 is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since it is not necessary to consider the mask alignment margin, higher integration is possible. Since the resistance of the source / drain region can be reduced, higher speed can be achieved.
図１３は本発明の半導体装置における第４の実施例で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１４〜２２は図１と同じ物を、２９はゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）、３０はゲート電極（Ａｌ）、３１は燐珪酸ガラス（ＰＳＧ）膜を示している。
同図においては、側壁のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
FIG. 13 shows a fourth embodiment of the semiconductor device of the present invention, which shows a part of a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 11 and 14 to 22 are the same as in FIG. 1, 29 is a gate oxide film (Ta 2 O 5 / SiO 2 ), 30 is a gate electrode (Al), and 31 is a phosphosilicate glass (PSG) film. Show.
In the figure, the gate electrode length including the gate oxide film (Ta 2 O 5 / SiO 2 ) thickness on the side wall is formed in a self-aligned manner in accordance with the width of the vacancy, and the phosphosilicate glass (PSG) film Is formed in two layers, and an N-channel MIS field effect transistor having substantially the same structure as FIG. 1 is formed except that the gate electrode is formed of low-resistance Al (formed by a so-called damascene process). .
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since it is not necessary to consider the mask alignment margin, higher integration is possible. Since the resistance of the gate electrode can be reduced by the low resistance Al, higher speed can be achieved.
図１４〜図２３は本発明の半導体装置における第５の実施例で、図１４は模式側断面図、図１５〜図２３は製造方法の工程断面図である。
図１４は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７〜１１、１４〜２２は図１と同じ物を、２９〜３１は図１３と同じ物を、３２はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、３３はｐ型の横（水平）方向エピタキシャル歪みＳｉ層を示している。
同図においては、側壁のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）、ｐ型の横（水平）方向エピタキシャルＳｉ層の替りにエピタキシャル歪みＳｉ層を挟んだエピタキシャルＳｉＧｅ層からなるＳＯＩＰＡＣ基板が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、低抵抗のＡｌによりゲート電極の抵抗を低減できること及び左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができること等により、さらに高速化が可能である。
14 to 23 show a fifth embodiment of the semiconductor device of the present invention. FIG. 14 is a schematic sectional side view, and FIGS. 15 to 23 are sectional views of the manufacturing method.
FIG. 14 is a schematic cross-sectional side view of a fifth embodiment of the semiconductor device of the present invention. A semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 5, 7 to 11 and 14 to 22 are the same as in FIG. 1, 29 to 31 are the same as in FIG. 13, and 32 is a p-type lateral (horizontal) epitaxial SiGe layer. , 33 indicate p-type lateral (horizontal) epitaxial strained Si layers.
In the figure, the gate electrode length including the gate oxide film (Ta 2 O 5 / SiO 2 ) thickness on the side wall is formed in a self-aligned manner in accordance with the width of the vacancy, and the phosphosilicate glass (PSG) film Is formed in two layers, the gate electrode is formed of low resistance Al (formed by a so-called damascene process), and an epitaxial strained Si layer is used instead of the p-type lateral (horizontal) epitaxial Si layer. An N-channel MIS field effect transistor having substantially the same structure as that shown in FIG. 1 is formed except that a SOIPAC substrate composed of sandwiched epitaxial SiGe layers is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since it is not necessary to consider the mask alignment margin, higher integration is possible. It is possible to further increase the speed by reducing the resistance of the gate electrode with low resistance Al, increasing the lattice constant of the strained Si layer from the left and right SiGe layers, and increasing the carrier mobility. is there.
次いで本発明に係る半導体装置における第５の実施例の製造方法について図１５〜図２３及び図１４を参照して説明する。
図１５
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を５０ｎｍ程度成長する。次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）５を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３４（Ｇｅ濃度３０％程度）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）５の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３４を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。
Next, a manufacturing method of the fifth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.
FIG.
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-
図１６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
FIG.
Next, using an ordinary lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 5 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.
図１７
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３４の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２（Ｇｅ濃度３０％程度）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）５の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）５は素子分離領域となる。
FIG.
Next, a p-type lateral (horizontal) direction epitaxial SiGe layer 32 (Ge concentration of about 30%) is grown on the side surface of the exposed p-type longitudinal (vertical) direction
図１８
次いでｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）５をマスク層として、タングステン膜２４及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３４を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）５及びｐ型の横（水平）方向エピタキシャルＳｉ層２５の平坦面上のシリコン酸化膜（ＳｉＯ２）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
FIG.
Next, the surface of the p-type lateral (horizontal)
図１９
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３５を異方性ドライエッチングする。次いで露出したシリコン窒化膜（Ｓｉ３Ｎ４）５及び前記レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。（図示されていないが、側断面図の前後方向においては、２段構造の開孔部となる。）この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となるのでＳｉ基板１はエッチングされない。次いでレジスト（図示せず）を除去する。
FIG.
Next, a silicon oxide film (SiO 2 ) 35 of about 150 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 35 is anisotropically dry-etched using a resist (not shown) as a mask layer using a normal lithography technique using an exposure drawing apparatus. Next, using the exposed silicon nitride film (Si 3 N 4 ) 5 and the resist (not shown) as a mask layer, a p-type lateral (horizontal)
図２０
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層３３を成長し、歪みＳｉ層３３直下部に空孔４を有するｐ型のＳＯＩＰＡＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）（３２、３３）を形成する。次いで熱酸化し、露出した歪みＳｉ層の表面に５ｎｍ程度のダミーゲート酸化膜（ＳｉＯ２）３６を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３５の開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込み、ダミーゲート電極３７を形成する。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。こうして空孔４の直上部に自己整合してダミーゲート電極（ｐｏｌｙＳｉ）３７を形成することができる。次いでｐ型のＳＯＩＰＡＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）（３２、３３）に閾値電圧制御用の硼素のイオン注入をおこなう。（厳密には、チャネル領域となる歪みＳｉ層に硼素がイオン注入される。）
FIG.
Next, a p-type lateral (horizontal) direction epitaxial
図２１
次いでダミーゲート電極（ｐｏｌｙＳｉ）３７をマスク層として、シリコン酸化膜（ＳｉＯ２）３５をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでダミーゲート電極（ｐｏｌｙＳｉ）３７をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ダミーゲート電極（ｐｏｌｙＳｉ）３７の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及びダミーゲート電極（ｐｏｌｙＳｉ）３７をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。この際若干の横方向拡散はあるが、概略歪みＳｉ部がチャネル領域となる。
FIG.
Next, the silicon oxide film (SiO 2 ) 35 is removed by etching using the dummy gate electrode (polySi) 37 as a mask layer. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown. Next, phosphorus ions for forming the n-type source / drain regions (9, 10) are implanted using the dummy gate electrode (polySi) 37 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 30 nm is grown by chemical vapor deposition. Next, whole surface anisotropic dry etching is performed to form side walls (SiO 2 ) 14 only on the side walls of the dummy gate electrode (polySi) 37. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n + -type source / drain regions (8, 11) using the sidewalls (SiO 2 ) 14 and the dummy gate electrodes (polySi) 37 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form n-type source / drain regions (9, 10) and n + -type source / drain regions (8, 11). At this time, although there is some lateral diffusion, the roughly strained Si portion becomes the channel region.
図２２
次いで化学気相成長により、１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜３１を成長する。次いでダミーゲート電極（ｐｏｌｙＳｉ）３７上のＰＳＧ膜３１を化学的機械研磨（ＣＭＰ）し、平坦化する。次いでＰＳＧ膜３１をマスク層として、ダミーゲート電極（ｐｏｌｙＳｉ）３７をエッチング除去する。次いでダミーゲート酸化膜（ＳｉＯ２）３６をエッチング除去し、開孔部を形成する。この際、ＰＳＧ膜３１も若干エッチングされるが問題はない。次いで７ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）２９を成長する。次いでスパッタにより、６０ｎｍ程度Ａｌ膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、ＰＳＧ膜３１の開孔部にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）２９及びゲート電極（Ａｌ）３０を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。こうして空孔４の直上部に自己整合して低抵抗のゲート電極（Ａｌ）３０を形成することができる。
FIG.
Next, a phosphosilicate glass (PSG)
図２３
次いで化学気相成長により、２５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
FIG.
Next, a phosphosilicate glass (PSG)
図１４
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＳＯＩＰＡＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
FIG.
Next, an interlayer insulating film (SiOC) 19 having a thickness of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the interlayer insulating film (SiOC) 19 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 16 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 20 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is embedded in the opening portion flatly to form a
図２４〜図３１は本発明の半導体装置における第６の実施例で、図２４は模式側断面図、図２５〜図３１は製造方法の工程断面図である。
図２４は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７〜１１、１４〜２２は図１と同じ物を、２９〜３１は図１３と同じ物を、３８はｐ型の凹構造のエピタキシャルＳｉＧｅ層、３９はｐ型の縦横方向エピタキシャル歪みＳｉ層を示している。
同図においては、ｐ型の凹構造のエピタキシャルＳｉＧｅ層が設けられ、この凹構造部にエピタキシャル歪みＳｉ層を平坦に埋め込んだ構造のＳＯＩＰＡＣ基板が形成されていること以外は図１４とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいため、より高集積化が可能となり、低抵抗のＡｌによりゲート電極の抵抗を低減できること、左右及び下層のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、さらにキャリアの移動度を増加させることができること等により、さらなる高速化が可能である。
24 to 31 show a sixth embodiment of the semiconductor device of the present invention. FIG. 24 is a schematic sectional side view, and FIGS. 25 to 31 are sectional views of the manufacturing method.
FIG. 24 is a schematic cross-sectional side view of the sixth embodiment of the semiconductor device of the present invention. The semiconductor integrated circuit includes a short channel N-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 5, 7 to 11 and 14 to 22 are the same as in FIG. 1, 29 to 31 are the same as in FIG. 13, 38 is an epitaxial SiGe layer having a p-type concave structure, 39 Indicates a p-type longitudinal and lateral epitaxial strained Si layer.
In FIG. 14, a p-type concave structure epitaxial SiGe layer is provided, and a SOIPAC substrate having a structure in which an epitaxial strained Si layer is flatly embedded is formed in this concave structure portion. N-channel MIS field effect transistors are formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since it is not necessary to consider the mask alignment margin, higher integration is possible. Higher speeds can be achieved by reducing the resistance of the gate electrode with low-resistance Al, expanding the lattice constant of the strained Si layer from the left and right and lower SiGe layers, and increasing carrier mobility. Is possible.
次いで本発明に係る半導体装置における第６の実施例の製造方法について図２５〜図３１及び図２４を参照して説明する。
第５の実施例に示される図１５〜図１８の工程をおこなった後、次の図２５の工程をおこなう。ただしｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２の膜厚は８０ｎｍ程度に形成されるものとする。
Next, a manufacturing method of the sixth embodiment in the semiconductor device according to the present invention will be described with reference to FIGS.
After performing the steps of FIGS. 15 to 18 shown in the fifth embodiment, the next step of FIG. 25 is performed. However, the thickness of the p-type lateral (horizontal)
図２５
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２６、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となるのでＳｉ基板１はエッチングされない。次いでレジスト（図示せず）を除去する。
FIG.
Next, a silicon oxide film (SiO 2 ) 26 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 26, a p-type lateral (horizontal)
図２６
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３２の側面間にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層を成長する。この際、直下部に空孔４が形成される。次いでシリコン酸化膜（ＳｉＯ２）２６をマスク層として、露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層を５０ｎｍ程度異方性ドライエッチングし、凹構造のエピタキシャルＳｉＧｅ層３８を形成する。
FIG.
Next, a p-type lateral (horizontal) epitaxial SiGe layer is grown between the side surfaces of the exposed p-type lateral (horizontal)
図２７
次いでｐ型の凹構造のエピタキシャルＳｉＧｅ層３８の凹構造部にｐ型の縦横方向エピタキシャル歪みＳｉ層を成長する。次いで化学的機械研磨（ＣＭＰ）し、凹構造部に歪みＳｉ層３９を平坦に埋め込み、歪みＳｉ層３９直下部に空孔４を有するｐ型のＳＯＩＰＡＣ基板（凹構造ＳｉＧｅ層及び埋め込み歪みＳｉ層）（３８、３９）を形成する。
FIG.
Next, a p-type longitudinal and lateral epitaxial strained Si layer is grown on the concave structure portion of the p-type concave structure
図２８
次いで熱酸化し、露出したＳＯＩＰＡＣ基板（凹構造ＳｉＧｅ層及び埋め込み歪みＳｉ層）（３８、３９）の表面に５ｎｍ程度のダミーゲート酸化膜（ＳｉＯ２）３６を成長する。次いで化学気相成長により、１５０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、多結晶シリコン膜（ｐｏｌｙＳｉ）を異方性ドライエッチングし、ダミーゲート電極（ｐｏｌｙＳｉ）３７を形成する。（ここで、チャネル領域を歪みＳｉ層に形成するため、ゲート長は少なくとも歪みＳｉ層幅以下に形成される。）次いでレジストを除去する。
FIG.
Next, thermal oxidation is performed, and a dummy gate oxide film (SiO 2 ) 36 of about 5 nm is grown on the exposed SOIPAC substrate (concave structure SiGe layer and buried strained Si layer) (38, 39). Next, a polycrystalline silicon film (polySi) of about 150 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the polycrystalline silicon film (polySi) is anisotropically dry-etched using the resist as a mask layer to form a dummy gate electrode (polySi) 37. (Here, in order to form the channel region in the strained Si layer, the gate length is formed at least equal to or smaller than the strained Si layer width.) Next, the resist is removed.
図２９
次いでｐ型のＳＯＩＰＡＣ基板（凹構造ＳｉＧｅ層及び埋め込み歪みＳｉ層）（３８、３９）に閾値電圧制御用の硼素のイオン注入をおこなう。次いでダミーゲート電極（ｐｏｌｙＳｉ）３７をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いで余分のダミーゲート酸化膜（ＳｉＯ２）３６をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ダミーゲート電極（ｐｏｌｙＳｉ）３７の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及びダミーゲート電極（ｐｏｌｙＳｉ）３７をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。この際若干の横方向拡散はあるが、概略歪みＳｉ部がチャネル領域となる。
FIG.
Next, boron ions for threshold voltage control are implanted into the p-type SOIPAC substrate (concave structure SiGe layer and buried strained Si layer) (38, 39). Next, phosphorus ions for forming the n-type source / drain regions (9, 10) are implanted using the dummy gate electrode (polySi) 37 as a mask layer. Next, the extra dummy gate oxide film (SiO 2 ) 36 is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 30 nm is grown by chemical vapor deposition. Next, whole surface anisotropic dry etching is performed to form side walls (SiO 2 ) 14 only on the side walls of the dummy gate electrode (polySi) 37. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n + -type source / drain regions (8, 11) using the sidewalls (SiO 2 ) 14 and the dummy gate electrodes (polySi) 37 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form n-type source / drain regions (9, 10) and n + -type source / drain regions (8, 11). At this time, although there is some lateral diffusion, the roughly strained Si portion becomes the channel region.
図３０
次いで化学気相成長により、１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜３１を成長する。次いでダミーゲート電極（ｐｏｌｙＳｉ）３７上のＰＳＧ膜３１を化学的機械研磨（ＣＭＰ）し、平坦化する。次いでＰＳＧ膜３１をマスク層として、ダミーゲート電極（ｐｏｌｙＳｉ）３７をエッチング除去する。次いでダミーゲート酸化膜（ＳｉＯ２）３６をエッチング除去し、開孔部を形成する。この際、ＰＳＧ膜３１も若干エッチングされるが問題はない。次いで７ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）２９を成長する。次いでスパッタにより、６０ｎｍ程度Ａｌ膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、燐珪酸ガラス（ＰＳＧ）膜３１の開孔部にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）２９及びゲート電極（Ａｌ）３０を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。こうして空孔４の直上部に低抵抗のゲート電極（Ａｌ）３０を形成することができる。
FIG.
Next, a phosphosilicate glass (PSG)
図３１
次いで化学気相成長により、２５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
FIG.
Next, a phosphosilicate glass (PSG)
図２４
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＳＯＩＰＡＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
FIG.
Next, an interlayer insulating film (SiOC) 19 having a thickness of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the interlayer insulating film (SiOC) 19 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 16 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 20 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is embedded in the opening portion flatly to form a
図３２は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２２は図１と同じ物を、４０はｎ型のＳｉ層（ＳＯＩＰＡＣ基板）、４１はｐ＋型ドレイン領域、４２はｐ＋型ソース領域を示している。
同図においては、ｐ型のシリコン基板１上の左半分には、シリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、このシリコン窒化膜（Ｓｉ３Ｎ４）２上には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）３が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）３上に延在したｐ型のＳｉ層（ＳＯＩＰＡＣ基板）６が設けられている。この空孔４直上にはｐ型のＳｉ層（ＳＯＩＰＡＣ基板）６上にシリコン酸化膜（ＳｉＯ２）１２を介して空孔の幅以下のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、ゲート電極１３の側壁にはサイドウォール１４が設けられ、ｐ型のＳｉ層（ＳＯＩＰＡＣ基板）６には、ゲート電極１３に自己整合してｎ型ソースドレイン領域（９、１０）及びサイドウォール１４に自己整合してｎ＋型ソースドレイン領域（８、１１）が設けられ、ｎ＋型ソースドレイン領域（８、１１）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１上の右半分には、シリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、このシリコン窒化膜（Ｓｉ３Ｎ４）２上には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）３が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）３上に延在したｎ型のＳｉ層（ＳＯＩＰＡＣ基板）４０が設けられている。この空孔４直上にはｎ型のＳｉ層（ＳＯＩＰＡＣ基板）４０上にシリコン酸化膜（ＳｉＯ２）１２を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、ゲート電極１３の側壁にはサイドウォール１４が設けられ、ｎ型のＳｉ層（ＳＯＩＰＡＣ基板）４０には、ゲート電極１３に自己整合してｐ＋型ソースドレイン領域（４１、４２）が設けられ、ｐ＋型ソースドレイン領域（４１、４２）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１３にもＣｕ配線２１が接続されているが、図３２では省略されている。）
本実施例においては、ＰチャネルのＭＩＳ電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、ＣＭＯＳにおいても第１の実施例と同様の効果を得ることが可能である。
FIG. 32 is a schematic sectional side view of a seventh embodiment of the semiconductor device of the present invention. A CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 22 are the same as those in FIG. 1, 40 is an n-type Si layer (SOIPAC substrate), 41 is a p + type drain region, and 42 is a p + type source. Indicates the area.
In the figure, a silicon nitride film (Si 3 N 4 ) 2 is provided on the left half of the p-
In this embodiment, since a process for forming a P-channel MIS field effect transistor is added, the manufacturing process is slightly increased, but the same effect as that of the first embodiment can be obtained also in CMOS. .
図３３は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１１、１４〜２２は図１と同じ物を、２９〜３１は図１３と同じ物を、４０〜４２は図３２と同じ物を、４３は導電膜（ＷＳi）を示している。
同図においては、側壁のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）及びＮチャネルとＰチャネルのドレイン領域が導電膜により接続された共通ドレイン領域構造に形成されていること以外は図３２とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第５の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいこと及び共通ドレイン領域構造を形成できることにより、かなりの高集積化が可能であり、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
FIG. 33 is a schematic sectional side view of an eighth embodiment of the semiconductor device of the present invention, which is a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 11 and 14 to 22 are the same as in FIG. 1, 29 to 31 are the same as in FIG. 13, 40 to 42 are the same as in FIG.
In the figure, the gate electrode length including the gate oxide film (Ta 2 O 5 / SiO 2 ) thickness on the side wall is formed in a self-aligned manner in accordance with the width of the vacancy, and the phosphosilicate glass (PSG) film Is formed in two layers, the gate electrode is formed of low resistance Al (formed by a so-called damascene process), and the drain region of the N channel and the P channel is connected by a conductive film. N-channel and P-channel MIS field effect transistors having substantially the same structure as that shown in FIG.
In this embodiment, the same effects as those in the first and fifth embodiments can be obtained, and the manufacturing method is somewhat complicated. However, it is not necessary to consider the alignment margin of the mask and the common drain region structure Since it can be formed, a considerably high integration can be achieved, and the resistance of the gate electrode can be reduced by the low resistance Al, so that the speed can be further increased.
図３４は本発明の半導体装置における第９の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１１、１４〜２２は図１と同じ物を、２９〜３１は図１３と同じ物を、４１及び４２は図３２と同じ物を、４４はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層、４５はｎ型の横（水平）方向エピタキシャル歪みＳｉ層を示している。
同図においては、側壁のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）厚を含むゲート電極長が空孔の幅に一致して自己整合に形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）及びｎ型の横（水平）方向エピタキシャルＳｉ層の替りにエピタキシャル歪みＳｉ層を挟んだエピタキシャルＳｉＧｅ層からなるＳＯＩＰＡＣ基板が形成されていること以外は図３２とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、マスクの位置合わせ余裕を考慮しなくてよいことにより、より高集積化が可能であり、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の正孔の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでＮチャネルＭＩＳ電界効果トランジスタも歪みＳｉ層で形成しない理由はＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
FIG. 34 is a schematic sectional side view of a ninth embodiment of the semiconductor device of the present invention, a CMOS including short channel N-channel and P-channel MIS field effect transistors formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 11 and 14 to 22 are the same as in FIG. 1, 29 to 31 are the same as in FIG. 13, 41 and 42 are the same as in FIG.
In the figure, the gate electrode length including the gate oxide film (Ta 2 O 5 / SiO 2 ) thickness on the side wall is formed in a self-aligned manner in accordance with the width of the vacancy, and the phosphosilicate glass (PSG) film Are formed in two layers, the gate electrode is formed of low resistance Al (formed by a so-called damascene process), and an epitaxial strained Si layer is used instead of the n-type lateral (horizontal) epitaxial Si layer. N-channel and P-channel MIS field effect transistors having substantially the same structure as that of FIG. 32 are formed except that a SOIPAC substrate composed of sandwiched epitaxial SiGe layers is formed.
Also in this embodiment, the same effects as those of the first and seventh embodiments can be obtained, and the manufacturing method becomes somewhat complicated. However, the higher integration can be achieved by not considering the mask alignment margin. Since the resistance of the gate electrode can be reduced by the low resistance Al, the speed can be further increased. In addition, since the channel region of the P-channel MIS field effect transistor can be formed of a strained Si layer, the mobility of holes in the strained Si layer can be increased by the tensile stress of the SiGe layer having a large lattice constant. The speed of the effect transistor can be increased, and a well-balanced high-speed CMOS circuit can be formed. Here, the reason why the N-channel MIS field effect transistor is not formed of the strained Si layer is that the electron mobility of the N-channel MIS field effect transistor is lowered in the plane orientation of the Si layer which increases the hole mobility of the P-channel MIS field effect transistor. Because it will do.
図３５は本発明の半導体装置における第１０の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣ構造に形成したバイポーラトランジスタを含む半導体集積回路の一部を示しており、１〜５、７、１５〜２２は図１と同じ物を、３１は図１３と同じ物を、４０は図３２と同じ物を、４６はｎ型の縦（垂直）方向エピタキシャルＳｉ層、４７はｎ＋型不純物埋め込み層、４８はｎ型コレクター領域、４９はｐ型ベース領域、５０はｎ＋型エミッター領域、５１はｐ＋型ベースコンタクト領域、５２はバリアメタル（ＴｉＮ）、５３は導電プラグ（Ｗ）を示している。
同図においては、空孔４上及びシリコン酸化膜（ＳｉＯ２）４上に設けられたｎ型の横（水平）方向エピタキシャルＳｉ層４０及び空孔４上に設けられた縦（垂直）方向エピタキシャルＳｉ層４６の下部にｎ＋型不純物埋め込み層４７が形成され、空孔４上に設けられた縦（垂直）方向エピタキシャルＳｉ層４６に、ｎ＋型不純物埋め込み層４７に接するｎ型コレクター領域４８、ｐ型ベース領域４９、ｎ＋型エミッター領域５０及びｐ＋型ベースコンタクト領域からなるバイポーラトランジスタが形成されている。
したがって、全周囲を絶縁膜及び下部に絶縁膜を有する空孔により島状に絶縁分離されたＳＯＩＰＡＣ基板にバイポーラトランジスタを形成できるため、浮遊容量を大幅に低減すること（ほとんどゼロ）が可能である。
またバイポーラトランジスタの電気特性を決定する、エミッター、ベース及びコレクターを下地の影響のない単結晶の半導体層に形成できるため、極めて安定した特性を有する高信頼なバイポーラトランジスタを得ることが可能である。
またコレクターと半導体基板間の容量を、絶縁膜が充満されている場合に比較し、空孔を設けることにより、空孔（空気）存在分だけ低減することが可能である。
またコレクターと半導体基板間の電流リークを空孔直下に薄い第１の絶縁膜を設けることにより完全に防止することが可能である。
またコレクター直下に空孔を設けることにより、バイポーラトランジスタに大電流が流れた際に発生する熱による温度上昇が原因で生じる速度特性の劣化を、空孔に放熱させることにより、改善することも可能である。
FIG. 35 is a schematic sectional side view of a tenth embodiment of the semiconductor device of the present invention, showing a part of a semiconductor integrated circuit including a bipolar transistor formed in a SOIPAC structure using a silicon (Si) substrate. 1 to 5, 7, 15 to 22 are the same as in FIG. 1, 31 is the same as in FIG. 13, 40 is the same as in FIG. 32, 46 is an n-type longitudinal (vertical) epitaxial Si layer, 47 Is an n + type impurity buried layer, 48 is an n type collector region, 49 is a p type base region, 50 is an n + type emitter region, 51 is a p + type base contact region, 52 is a barrier metal (TiN), 53 is conductive A plug (W) is shown.
In the figure, an n-type lateral (horizontal)
Therefore, since a bipolar transistor can be formed on a SOIPAC substrate that is insulated and isolated in an island shape by a hole having an insulating film around the entire periphery and an insulating film below, the stray capacitance can be significantly reduced (nearly zero). .
In addition, since the emitter, base, and collector that determine the electrical characteristics of the bipolar transistor can be formed in a single-crystal semiconductor layer without the influence of the base, a highly reliable bipolar transistor having extremely stable characteristics can be obtained.
In addition, the capacity between the collector and the semiconductor substrate can be reduced by the amount of air holes (air) by providing air holes as compared with the case where the insulating film is filled.
In addition, current leakage between the collector and the semiconductor substrate can be completely prevented by providing a thin first insulating film directly under the vacancy.
In addition, by providing a hole directly under the collector, it is possible to improve the deterioration of speed characteristics caused by the temperature rise due to the heat generated when a large current flows through the bipolar transistor by dissipating the heat to the hole. It is.
上記実施例においては、下地の絶縁膜（第１の絶縁膜）にシリコン窒化膜を使用し、空孔を形成する絶縁膜（第２の絶縁膜）にシリコン酸化膜を使用しているが、これに限定されず、逆であってもよいし、また他の絶縁膜の組み合わせであってもよい。要は下地絶縁膜と空孔形成絶縁膜とでエッチング耐性があればどのような絶縁膜の組み合わせを使用しても本願発明は成立する。
また上記実施例においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板にシリコン系以外の半導体層あるいは化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、他の絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
In the above embodiment, a silicon nitride film is used for the underlying insulating film (first insulating film), and a silicon oxide film is used for the insulating film (second insulating film) for forming vacancies. It is not limited to this, the reverse may be sufficient and the combination of another insulating film may be sufficient. The point is that the present invention can be realized by using any combination of insulating films as long as the base insulating film and the hole forming insulating film have etching resistance.
In the above embodiment, the case where a silicon-based epitaxial semiconductor layer is formed on a silicon substrate has been described. However, a non-silicon-based semiconductor layer or a compound semiconductor layer may be formed on a silicon substrate. Not limited to this, a compound semiconductor substrate may be used.
When a semiconductor layer is grown, not only by chemical vapor deposition, but also by molecular beam growth (MBE), metal organic chemical vapor deposition (MOCVD), or atomic layer crystal growth (ALE). Any other crystal growth method may be used.
The gate electrode, gate oxide film, barrier metal, conductive plug, wiring, other insulating film, conductive film, and the like are not limited to the above-described embodiments, and any material having similar characteristics can be used. Also good.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
The present invention is aimed at a MIS field effect transistor that is extremely fast, highly reliable, and highly integrated. However, the present invention is not limited to a high speed and can be used for all semiconductor integrated circuits equipped with a MIS field effect transistor. It is.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
The MIS field-effect transistor as well, the other field effect transistors, may be available to the bipolar transistor, LCD of TFT (T hin F ilm T ransistor ) or the like.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 空孔
５ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
６ ｐ型の横（水平）方向エピタキシャルＳｉ層
７ 埋め込みシリコン酸化膜（ＳｉＯ２）
８ ｎ＋型ソース領域
９ ｎ型ソース領域
１０ ｎ型ドレイン領域
１１ ｎ＋型ドレイン領域
１２ ゲート酸化膜（ＳｉＯ２）
１３ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１４ シリコン酸化膜（ＳｉＯ２）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ バリアメタル（ＴｉＮ）
１８ 導電プラグ（Ｗ）
１９ 層間絶縁膜（ＳｉＯＣ）
２０ バリアメタル（ＴａＮ）
２１ Ｃｕ配線（Ｃｕシード層含む）
２２ バリア絶縁膜（Ｓｉ３Ｎ４）
２３ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２４ 選択化学気相成長導電膜（ＷＳｉ）
２５ ｐ型の横（水平）方向エピタキシャルＳｉ層
２６ シリコン酸化膜（ＳｉＯ２）
２７ ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
２８ サリサイド層（ＣｏＳｉ２）
２９ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
３０ ゲート電極（Ａｌ）
３１ 燐珪酸ガラス（ＰＳＧ）膜
３２ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３３ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層
３４ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
３５ シリコン酸化膜（ＳｉＯ２）
３６ ダミーゲート酸化膜（ＳｉＯ２）
３７ ダミーゲート電極（ｐｏｌｙＳｉ）
３８ ｐ型の凹構造のエピタキシャルＳｉＧｅ層
３９ ｐ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層
４０ ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層
４１ ｐ＋型ドレイン領域
４２ ｐ＋型ソース領域
４３ 導電膜（ＷＳｉ）
４４ ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層
４５ ｎ型の横（水平）方向エピタキシャル歪みＳｉ層
４６ ｎ型の縦（垂直）方向エピタキシャルＳｉ層、
４７ ｎ＋型不純物埋め込み層、
４８ ｎ型コレクター領域、
４９ ｐ型ベース領域、
５０ ｎ＋型エミッター領域、
５１ ｐ＋型ベースコンタクト領域、
５２ バリアメタル（ＴｉＮ）、
５３ 導電プラグ（Ｗ）
1 p-type silicon (Si)
3 Silicon oxide film (SiO 2 )
4
6 p-type lateral (horizontal) direction
8 n + type source region 9 n type source region 10 n type drain region 11 n +
13 Gate electrode (WSi / polySi)
14 Silicon oxide film (SiO 2 )
15 Phosphorsilicate glass (PSG)
17 Barrier metal (TiN)
18 Conductive plug (W)
19 Interlayer insulation film (SiOC)
20 Barrier metal (TaN)
21 Cu wiring (including Cu seed layer)
22 Barrier insulating film (Si 3 N 4 )
23 p-type vertical (vertical)
25 p-type lateral (horizontal) direction
27 Polycide gate electrode (CoSi 2 / polySi)
28 Salicide layer (CoSi 2 )
29 Gate oxide film (Ta 2 O 5 / SiO 2 )
30 Gate electrode (Al)
31 p-type lateral (horizontal) epitaxial SiGe layer 33 p-type lateral (horizontal) epitaxial strained Si layer 34 p-type longitudinal (vertical)
36 Dummy gate oxide film (SiO 2 )
37 Dummy gate electrode (polySi)
38 p-type concave SiGe layer 39 p-type longitudinal (vertical) and lateral (horizontal) epitaxial strained Si layer 40 n-type lateral (horizontal) epitaxial SiGe layer 41 p + type drain region 42 p +
44 n-type lateral (horizontal) direction epitaxial SiGe layer 45 n-type lateral (horizontal) direction epitaxial strained Si layer 46 n-type longitudinal (vertical) direction epitaxial Si layer,
47 n + type impurity buried layer,
48 n-type collector region,
49 p-type base region,
50 n + type emitter region,
51 p + type base contact region,
52 barrier metal (TiN),
53 Conductive plug (W)
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197171A (en) * | 2012-03-16 | 2013-09-30 | Takehide Shirato | Semiconductor device and method of manufacturing the same |
| JP2013258256A (en) * | 2012-06-12 | 2013-12-26 | Takehide Shirato | Semiconductor device and manufacturing method of the same |
| JP2013258257A (en) * | 2012-06-12 | 2013-12-26 | Takehide Shirato | Semiconductor device manufacturing method |
| JP2014096441A (en) * | 2012-11-08 | 2014-05-22 | Shirado Takehide | Semiconductor device and manufacturing method of the same |
| CN103972213A (en) * | 2013-01-31 | 2014-08-06 | 台湾积体电路制造股份有限公司 | Semiconductor device with multi level interconnects and method of forming the same |
| US9793268B2 (en) | 2014-01-24 | 2017-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for gap filling improvement |
| TWI677772B (en) * | 2016-01-21 | 2019-11-21 | 聯華電子股份有限公司 | Advanced process control method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294407A (en) * | 2007-04-25 | 2008-12-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and manufacturing method thereof |
| JP2008294408A (en) * | 2007-04-27 | 2008-12-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and manufacturing method thereof |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294407A (en) * | 2007-04-25 | 2008-12-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and manufacturing method thereof |
| JP2008294408A (en) * | 2007-04-27 | 2008-12-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and manufacturing method thereof |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197171A (en) * | 2012-03-16 | 2013-09-30 | Takehide Shirato | Semiconductor device and method of manufacturing the same |
| JP2013258256A (en) * | 2012-06-12 | 2013-12-26 | Takehide Shirato | Semiconductor device and manufacturing method of the same |
| JP2013258257A (en) * | 2012-06-12 | 2013-12-26 | Takehide Shirato | Semiconductor device manufacturing method |
| JP2014096441A (en) * | 2012-11-08 | 2014-05-22 | Shirado Takehide | Semiconductor device and manufacturing method of the same |
| CN103972213A (en) * | 2013-01-31 | 2014-08-06 | 台湾积体电路制造股份有限公司 | Semiconductor device with multi level interconnects and method of forming the same |
| KR101486134B1 (en) * | 2013-01-31 | 2015-01-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | A semiconductor device with multi level interconnects and method of forming the same |
| CN103972213B (en) * | 2013-01-31 | 2016-12-28 | 台湾积体电路制造股份有限公司 | There is multistage interconnected semiconductor device and forming method thereof |
| DE102013103812B4 (en) * | 2013-01-31 | 2020-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor component with connections over several levels as well as methods for the formation of the same |
| US9793268B2 (en) | 2014-01-24 | 2017-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for gap filling improvement |
| US10515953B2 (en) | 2014-01-24 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for gap filling improvement |
| TWI677772B (en) * | 2016-01-21 | 2019-11-21 | 聯華電子股份有限公司 | Advanced process control method |
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| Publication number | Publication date |
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