JP2012038860A - Lamination method of semiconductor substrate, lamination device of semiconductor substrate and manufacturing method of device - Google Patents
Lamination method of semiconductor substrate, lamination device of semiconductor substrate and manufacturing method of device Download PDFInfo
- Publication number
- JP2012038860A JP2012038860A JP2010176468A JP2010176468A JP2012038860A JP 2012038860 A JP2012038860 A JP 2012038860A JP 2010176468 A JP2010176468 A JP 2010176468A JP 2010176468 A JP2010176468 A JP 2010176468A JP 2012038860 A JP2012038860 A JP 2012038860A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- substrate
- coordinates
- stacking
- substrates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Engineering & Computer Science (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Abstract
Description
本発明は、半導体基板の積層方法、半導体基板の積層装置およびデバイスの製造方法に関する。 The present invention relates to a semiconductor substrate laminating method, a semiconductor substrate laminating apparatus, and a device manufacturing method.
積層する一対の基板のそれぞれにアライメントマークを設けて、相互のアライメントマークを指標として一対の基板を位置合わせすることが知られている(例えば、特許文献1参照)。
[先行技術文献]
[特許文献]
[特許文献1]米国特許第6214692号明細書
It is known that an alignment mark is provided on each of a pair of substrates to be stacked, and the pair of substrates is aligned using the mutual alignment mark as an index (see, for example, Patent Document 1).
[Prior art documents]
[Patent Literature]
[Patent Document 1] US Pat. No. 6,214,692 specification
アライメントマークを位置合わせすべく、一対の基板を、回転を含むあらゆる方向に相対移動させても、一部のアライメントマークを合わせ切れない場合がある。 Even if the pair of substrates are relatively moved in any direction including rotation in order to align the alignment marks, some alignment marks may not be aligned.
上記課題を解決するために、本発明の第1の態様に係る半導体基板の積層方法は、第1の半導体基板を準備する準備ステップと、一つ以上の他の半導体基板のうち、第1の半導体基板に対する積層基準を満たす第2の半導体基板を選択する選択ステップと、第1の半導体基板と第2の半導体基板を積み重ねる積層ステップとを有する。 In order to solve the above-described problem, a semiconductor substrate stacking method according to a first aspect of the present invention includes a preparation step of preparing a first semiconductor substrate, and a first of one or more other semiconductor substrates. A selection step of selecting a second semiconductor substrate that satisfies a stacking criterion for the semiconductor substrate; and a stacking step of stacking the first semiconductor substrate and the second semiconductor substrate.
また上記課題を解決するために、本発明の第2の態様に係る半導体基板の積層装置は、一つ以上の半導体基板のうち、第1の半導体基板に対する積層基準を満たす第2の半導体基板を選択する選択部と、第1の半導体基板と第2の半導体基板を積み重ねる積層部とを備える。 In order to solve the above-described problem, a semiconductor substrate stacking apparatus according to a second aspect of the present invention includes a second semiconductor substrate that satisfies a stacking criterion for the first semiconductor substrate among one or more semiconductor substrates. A selecting unit for selecting, and a stacked unit for stacking the first semiconductor substrate and the second semiconductor substrate.
また上記課題を解決するために本発明の第3の態様に係るデバイスの製造方法は、複数の基板を重ね合わせて製造されるデバイスの製造方法であって、複数の基板を重ね合わせる工程は、第1の半導体基板を準備する準備ステップと、一つ以上の他の半導体基板のうち、第1の半導体基板に対する積層基準を満たす第2の半導体基板を選択する選択ステップと、第1の半導体基板と第2の半導体基板を積み重ねる積層ステップとを含む。 In order to solve the above-mentioned problem, the device manufacturing method according to the third aspect of the present invention is a device manufacturing method manufactured by stacking a plurality of substrates, and the step of stacking the plurality of substrates includes: A preparation step of preparing a first semiconductor substrate, a selection step of selecting a second semiconductor substrate satisfying a stacking criterion for the first semiconductor substrate among one or more other semiconductor substrates, and a first semiconductor substrate And a stacking step of stacking the second semiconductor substrates.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
[第1実施形態]
図1は、接合装置100の全体構造を概略的に示す平面図である。接合装置100は、回路領域が形成された複数の基板を、接合すべき電極同士が接触するように積み重ねて加熱加圧することにより接合する。
[First Embodiment]
FIG. 1 is a plan view schematically showing the overall structure of the
接合装置100は、筐体101と、筐体101の外面に設置された制御部110及び3つのロードポート102と、筐体101に収容されたローダ120、加熱加圧室130、ホルダラック140、予備アライナ150、本アライナ160および保留基板カセット170を備える。基板200を接合する処理を開始するにあたっては、ユーザにより、基板200を接合する条件が予めレシピとして設定され、制御部110が備える記憶部112に記憶される。レシピとしては、例えば、接合されるウェハが達すべき温度、加えられる圧力が、開始時刻から終了時刻まで時間軸に沿って定められる。
The
ロードポート102には、複数の上基板210を収容する第1収容部の一例としての基板カセット113および、複数の下基板220を収容する第2収容部の一例としての基板カセット114が装着される。またロードポート102には、上基板210と下基板220を接合した接合基板230を収容する基板カセット115が装着される。
The
基板カセット113、114、115はロードポート102に対して取り外し可能であり、例えば基板カセット113を取り外して他の基板カセット113を装着することにより、接合装置100に複数の上基板210を追加で装填できる。基板カセット113、114、115には、個体毎に異なるカセット識別番号を記憶した無線タグが取り付けられている。接合装置100は、ロードポート102が備える無線タグリーダ103によりカセット識別番号を読み取ることによって、基板カセット113、114、115をそれぞれ識別する。
The
基板カセット113は複数の載置段を備えており、各載置段に上基板210を収容する。各載置段には上から順に載置段番号が割り振られている。制御部110は、基板カセット113から搬出した上基板210が収容されていた基板カセット113のカセット識別番号と、載置段の載置段番号とを組み合わせて、接合装置100内で扱う上基板210を識別する管理IDとする。例えば、制御部110は、カセット識別番号1が割り振られた基板カセット113内の最上段の載置段から搬出した上基板210を、管理ID1−1として管理する。基板カセット114は基板カセット113と同様の構成を有する。
The
なお、上基板210と下基板220は、同一種類の場合もあれば異なる種類の場合もある。例えば、上基板210が基板一枚の単層基板、下基板220がすでに接合された接合基板である場合もある。上基板210と下基板220を区別せずに説明する場合はまとめて基板200と呼ぶ。
The
ローダ120は、フォーク122、落下防止爪124およびフォールディングアーム126を備える。フォールディングアーム126の一端は、筐体101に対して回転自在に支持される。フォールディングアーム126の他端は、フォーク122および落下防止爪124を、垂直軸および水平軸の回りに回転自在に支持する。フォーク122は、搭載した基板200または基板ホルダ300を吸着して保持する。ローダ120は、ローダ120自体の屈曲および回転を組み合わせて、フォーク122に保持された基板200または基板ホルダ300を任意の位置に移動する。
The loader 120 includes a
落下防止爪124は、フォーク122が反転して基板200または基板ホルダ300を下向きに保持した場合に、フォーク122の下方に差し出される。落下防止爪124は、基板200または基板ホルダ300が、筐体101内の床まで落下することを防止する。フォーク122が反転しない場合、落下防止爪124は、フォーク122上の基板200および基板ホルダ300と干渉しない位置まで退避する。
The
ローダ120は、基板カセット113、114から予備アライナ150、ホルダラック140から予備アライナ150、予備アライナ150から本アライナ160、本アライナ160から加熱加圧室130へと基板200及び基板ホルダ300を搬送する。更に、ローダ120は、接合基板230を基板カセット115に搬送する。
The loader 120 conveys the
ホルダラック140は、複数の基板ホルダ300を収容する。基板ホルダ300は、ローダ120により1枚ずつ取り出され、基板200を1枚ずつ保持する。基板200を保持した基板ホルダ300は、接合装置100の内部において基板200と一体的に取り扱われる。基板ホルダ300は、上基板ホルダ310下基板ホルダ320の2種類に分けられ、上基板ホルダ310と下基板ホルダ320が対として使用される。
The
予備アライナ150は、位置合わせ精度よりも処理速度を重視した位置合わせ機構を有する。予備アライナ150は、基板200と基板ホルダ300の相対的な位置関係が予め定められた範囲に収まるように、基板200および基板ホルダ300の位置関係を調整する。予備アライナ150による調整によって、後述する本アライナ160における位置合わせに要する時間を短縮する。
The
位置関係を調整した後、予備アライナ150は、基板ホルダ300上に基板200を載置して、基板ホルダ300に電力を供給する。予備アライナ150から電力を供給された基板ホルダ300は、内部に設けられた静電チャックにより、基板200を静電吸着する。静電吸着により一体化された基板200と基板ホルダ300の組み合わせをワークと呼ぶ。また、上基板210と上基板ホルダ310の組み合わせを上ワーク、下基板220と下基板ホルダ320との組み合わせを下ワークと呼ぶ。また予備アライナ150は、ワークが搬入された場合に、基板200を基板ホルダ300から分離する。
After adjusting the positional relationship, the
本アライナ160は、一対のワークを相互に位置合わせした後に積み重ねる積層装置の役割を担う。本アライナ160に求められる位置合わせ精度は高く、例えば、素子が形成された半導体基板を位置合わせする場合には、サブミクロンレベルの精度が求められる。本アライナ160の構造および動作については後述する。
The
保留基板カセット170は、基板200を収容する複数の載置段を備える。各載置段には上から順に載置段番号が割り振られている。保留基板カセット170には、制御部110によって保留することが決定された基板200が、ローダ120によって搬入される。保留基板カセット170に搬入された基板200は、上から順に載置段に収容される。なお、保留基板カセット170に収容されている上基板210を保留上基板212、下基板220を保留下基板222と呼ぶ。また、保留上基板212と保留下基板222を区別せずに説明する場合はまとめて保留基板202と呼ぶ。
The
加熱加圧室130は、複数の加熱加圧ユニット132を備える。加熱加圧ユニット132は、本アライナ160において位置合わせされて積層された一対の基板200を加熱加圧して、基板200同士を接合する。加熱加圧ユニット132による加熱加圧により基板200は恒久的に接合された接合基板230となる。加熱加圧ユニット132の構造および動作については後述する。
The heating /
図2は、上基板210を保持した上基板ホルダ310を下方から見上げた斜視図である。上基板210は、ノッチ203により一部が欠けた円形を有し、表面にそれぞれ複数のアライメントマーク204および回路領域206を有する。ノッチ203は、上基板210の結晶配向性等に対応して形成されている。よって、上基板210を取り扱う場合に、ノッチ203により上基板210の方向を知ることができる。
FIG. 2 is a perspective view of the
回路領域206は電極208を含む。上基板210の電極208と、下基板220の回路領域206が含む電極208とを接触させることにより、両基板の回路領域206が電気的に導通する。アライメントマーク204は、上基板210に回路領域206を形成する場合に、回路領域206と共に作り込まれる指標である。したがって、本アライナ160によって、アライメントマーク204を位置合わせすることにより、回路領域206も位置合わせできる。
The
なお、図中では回路領域206およびアライメントマーク204を大きく描いているが、例えば300mmφの大型の上基板210に形成される回路領域206の数は数百以上にも及ぶ場合がある。また、図示の十字型のアライメントマーク204は一例に過ぎず、アライメントマーク204は様々な形状で形成される。更に、回路領域206またはその周辺に形成された配線パターン等がアライメントマーク204として利用される場合もある。
In the figure, the
上基板ホルダ310は、全体として円板状をなして、上基板210を保持する平坦な保持面302を中央に有する。上基板210の保持は、静電力を利用した吸着により行われる。具体的には、上基板ホルダ310に埋め込まれた静電チャックに、保持面302とは反対側の面に設けられた給電端子308を介して電圧が加わることにより電位差が生じて、上基板210を保持面302に吸着する。上基板210は、形状に反りを有する場合があるが、平面である保持面302に吸着保持されている間は反りが矯正される。
The
また保持面302には上基板ホルダ310の表裏を貫通する貫通孔306が設けられている。貫通孔306には、例えば予備アライナ150が備えるプッシュアップピンが挿通されて、上基板ホルダ310から上基板210が分離される。また上基板ホルダ310は、保持面302において保持した上基板210よりも外側である外周領域にマグネットユニット314を備える。図の場合、2個を一組として120度毎に合計6個のマグネットユニット314が配されている。
The holding
図3は、下基板220を保持した下基板ホルダ320を上方から見下ろした斜視図である。上基板210および上基板ホルダ310と同様の構成については、同じ参照番号を付して説明を省略する。
FIG. 3 is a perspective view of the
下基板ホルダ320は、保持面302において保持した下基板220よりも外側である外周領域に吸着子324を備える。図の場合、2個を1組として120度毎に合計6個の吸着子324が配されている。吸着子324は磁性体材料により形成されており、上基板ホルダ310のマグネットユニット314とそれぞれ対応するように配置されている。
The
上基板210を保持した上基板ホルダ310と、下基板220を保持した下基板ホルダ320とを互いに向かい合わせて積み重ねると、吸着子324とマグネットユニット314の間に吸引力が生じる。上基板ホルダ310と下基板ホルダ320は、吸着子324とマグネットユニット314の吸引力によって、上基板210と下基板220とを積層した状態で固定する。上基板ホルダ310、下基板ホルダ320、および両基板ホルダ300に挟まれた2つの基板200の組み合わせをワーク対と呼ぶ。
When the
図4は、本アライナ160の構造を概略的に示す断面図である。本アライナ160は、上ステージ161、下ステージ162、上顕微鏡163および下顕微鏡164を備える。上ステージ161は、本アライナ160の天井側に固定される。下ステージ162は、下載置台621、昇降部622、台座部623、駆動部624およびベース625を備える。
FIG. 4 is a cross-sectional view schematically showing the structure of the
下載置台621には、基板200を搭載した基板ホルダ300が載置される。下載置台621は、真空吸着により基板ホルダ300を保持する。昇降部622は、下載置台621を上下方向に昇降させる。下載置台621上に下顕微鏡164が設置されており、昇降部622によって下載置台621が昇降すると、あわせて下顕微鏡164も昇降する。
A
下顕微鏡164は、上ステージ161に載置された基板ホルダ300または基板ホルダ300に保持された基板200を撮像する。一方上顕微鏡163は、上ステージ161に隣接して設置されており、下載置台621に載置された基板ホルダ300または基板ホルダ300に保持された基板200を撮像する。台座部623は駆動部624上に設置されている。駆動部624はベース625に設置されており、台座部623をXY平面方向に移動する。
The
ここで、第1実施形態に係る本アライナ160の動作について説明する。本アライナ160には、ローダ120によってまず上ワークが搬入される。上ワークは、ローダ120によって反転されて、基板を保持する面が下向きの状態で上ステージ161に押し当てられる。上ステージ161は上ワークを真空吸着して保持する。
Here, the operation of the
次にローダ120が、下ワークを下載置台621に載置する。下載置台621は下ワークを真空吸着して保持する。そして本アライナ160は、駆動部624により下載置台621を移動させながら、上顕微鏡163によって下基板220の表面を撮像して、下基板220の表面に形成された複数のアライメントマーク204の座標を計測する。本アライナ160は、計測した下基板220のアライメントマーク204の座標を、下基板220の管理IDと対応付けて記憶部112に記憶する。
Next, the loader 120 places the lower work on the lower placing table 621. The lower mounting table 621 holds the lower workpiece by vacuum suction. The
次に本アライナ160は、駆動部624により下載置台621を移動させながら、下顕微鏡164によって、上基板210表面を撮像する。そして、上基板210に形成された複数のアライメントマーク204の座標を計測する。本アライナ160は、計測した上基板210のアライメントマーク204の座標を、上基板210の管理IDと対応付けて記憶部112に記憶する。
Next, the
制御部110は、計測した両基板のアライメントマーク204の座標に対して所謂EGA(エンハンスド・グローバル・アライメント)法を適用することにより、相互の位置ずれ量が全体で最も小さくなる位置関係を検出する。EGA法は、まず複数のアライメントマーク204の中から数個のアライメントマーク204を選択して、両基板の対応するアライメントマーク204の位置ずれ量を算出する。そして統計処理によって、位置ずれの配列が全体で最も小さくなる位置を算出する算出手法である。
The
制御部110は、上基板210と下基板220のアライメントマーク204の位置関係から、上基板210と下基板220とをペアとして積み重ねても良いか否かを判定する。ペア判定処理の詳細については後述する。ペア可と判定された場合、本アライナ160は、下載置台621を移動させて、上基板210と下基板220とを、EGA法の適用により算出した位置関係となるように配置する。そして、下載置台621を上昇させることにより、上基板210と下基板220を積み重ねてワーク対を形成する。
The
一方、ペア不可と判定された場合には、ローダ120が、下ワークを本アライナ160から搬出して、予備アライナ150に搬入する。そして予備アライナ150によって下基板ホルダ320から下基板220が分離された後、ローダ120が下基板220を保留基板カセット170に収容する。即ち、保留基板カセット170には、上基板210に対して予め定められた基準を満たさない座標を有する下基板220が収容される。
On the other hand, when it is determined that pairing is not possible, the loader 120 carries out the lower work from the
次に本アライナ160は、すでに保留基板カセット170に収容されている保留下基板222の中で、上基板210に対してペア可と判定される保留下基板222があるか否かを判断する。そして、ペア可となる保留下基板222がある場合には、ローダ120が保留下基板222を予備アライナ150に搬入して下ワークを形成して、下ステージ162に載置する。そして本アライナ160が、上基板210と保留下基板222とを積み重ねて、ワーク対を形成する。
Next, the
保留基板カセット170内にペア可の保留下基板222がない場合には、ローダ120によって、基板カセット114から次の下基板220が搬出され、予備アライナ150で下ワークを形成した後に、本アライナ160に搬入される。以上説明した処理を繰り返すことによって、本アライナ160は、上基板210に対する積層基準を満たす下基板220を選択して、順次積み重ねる。
If there is no pairable reserved lower substrate 222 in the
図5は、加熱加圧ユニット132の構造を概略的に示す断面図である。加熱加圧ユニット132は、筐体133の底部から順次積層された定盤138および加熱プレート136と、筐体133の天井面から垂下された圧下部135および加熱プレート136とを有する。加熱プレート136の各々はヒータを内蔵する。また、筐体133の側面のひとつには装入口134が設けられる。
FIG. 5 is a cross-sectional view schematically showing the structure of the heating and
加熱加圧ユニット132には、本アライナ160により形成されたワーク対が搬入される。ワーク対は、定盤138の加熱プレート136上面に載置される。加熱加圧ユニット132は、加熱プレート136を昇温すると共に、圧下部135を降下して上側の加熱プレート136を押し下げる。加熱プレート136の間に挟まれたワーク対が加熱および加圧され、上基板210と下基板220は恒久的に貼り合わされた本接合の状態となる。
A work pair formed by the
図6は、第1実施形態に係る基板200の積層処理の流れを示すフローチャートである。ここでは、接合装置100にカセット識別番号1の基板カセット113と、カセット識別番号2の基板カセット114が装着された場合を例に挙げて説明する。本フローは、ユーザによる積層処理開始の指示を受けた場合に開始する。そして、ユーザによって設定された上基板210に対する処理対象枚数の積層処理を実行して終了する。また本フローは、制御部110の制御に従って、接合装置100内の各装置が連携することにより実行される。
FIG. 6 is a flowchart showing the flow of the stacking process for the
ステップS601では、制御部110が、上基板210を基板カセット113から搬出した枚数をカウントするカウント変数aおよび下基板220を基板カセット114から搬出した枚数をカウントするカウント変数bにそれぞれ0を代入する。ステップS602では、制御部110が変数aをインクリメントする。
In step S601, the
ステップS603では、ローダ120が、まずホルダラック140から上基板ホルダ310を搬出して、予備アライナ150に搬入する。次にローダ120が、基板カセット113から、管理ID1−aの上基板210を搬出して予備アライナ150に搬送する。そして、予備アライナ150により形成された上ワークを、ローダ120が本アライナ160に搬入する。
In step S <b> 603, the loader 120 first unloads the
ステップS604では、制御部110が変数bをインクリメントする。ステップS605では、ローダ120が、まずホルダラック140から下基板ホルダ320を搬出して、予備アライナ150に搬送する。次にローダ120が、基板カセット114から管理ID2−bの下基板220を搬出して予備アライナ150に搬送する。そして、予備アライナ150により形成された下ワークを、ローダ120が搬出して、本アライナ160に搬入する。
In step S604, the
ステップS606では、本アライナ160が、上基板210の表面に設けられたアライメントマーク204と、下基板220の表面に設けられた複数のアライメントマーク204の座標を計測する。計測した座標は、制御部110によって、それぞれ上基板210の管理ID1−a、下基板220の管理ID2−bと対応付けて記憶部112に記憶される。
In step S606, the
ステップS607では、制御部110が、上基板210と下基板220がペア可であるかペア不可であるかを判定するペア判定処理を実行する。ペア判定処理の詳細については後述する。ステップS608では、制御部110が、ステップS607で実行されたペア判定処理の結果を確認する。そして、ペア可と確認された場合にはステップS609に移行する。
In step S607, the
ステップS609では、本アライナ160が、上基板210と下基板220の位置合わせをした後で、下載置台621を上昇させることにより、上基板210と下基板220を積層してワーク対を形成する。ステップS608でペア不可と確認された場合には、ステップS610に移行する。
In step S609, the
ステップS610では、ローダ120が、管理ID2−bの下基板220を保留基板カセット170に収容する。ローダ120は、まず本アライナ160の下載置台621に載置された下ワークを搬出して、予備アライナ150に搬入する。そして、予備アライナ150によって下基板ホルダ320から分離された下基板220を予備アライナ150から搬出して、保留基板カセット170に搬入する。ここで制御部110は、下基板220の管理ID2−bに対して、下基板220を収容した保留基板カセット170の載置段番号を対応付けることにより、記憶部112を更新する。
In step S610, the loader 120 stores the
ステップS611では、制御部110が、管理ID1−aの上基板210に対して、ペア判定対象となる保留下基板222が、保留基板カセット170内にあるか否かを判定する。制御部110は、保留基板カセット170内に保留下基板222がない場合と、保留基板カセット170内の保留下基板222が、管理ID1−aの上基板210に対してすべてペア判定済みの場合に、ペア判定対象の保留基板無と判定し、それ以外の場合に有と判定する。ステップS611でペア判定対象の保留基板無と判定された場合は、ステップS604に戻る。一方、ペア判定対象の保留基板有と判定された場合は、ステップS612に移行する。
In step S <b> 611, the
ステップS612では、制御部110が、ステップS615でペア判定する保留下基板222の枚数をカウントするカウント変数hの値を0とする。ステップS613では、制御部110が変数hをインクリメントする。ステップS614では、制御部110が、記憶部112を参照して、保留基板カセット170のh番目の載置段番号に対応する保留下基板222の管理IDを取得する。そして取得した管理IDに対応する座標データを、制御部110が記憶部112から読み出す。
In step S612, the
ステップS615では、制御部110が、ステップS614で読み出した座標データと、管理ID1−aの上基板210の座標データをもとにしてペア判定を実行する。そしてステップS616で、制御部110によりステップS615のペア判定結果がペア可と確認された場合には、ステップS617に移行する。ステップS617では、ローダ120が保留基板カセット170から、ペア可と判定された保留下基板222を搬出して、予備アライナ150に搬入する。そしてローダ120が、予備アライナ150により形成された下ワークを本アライナ160に搬入する。なおローダ120は、保留下基板222を搬出した載置段に、他の保留下基板222のうち最も下の段に収容されている保留下基板222を移載する。
In step S615, the
ステップS618では、本アライナ160がまず、搬入された保留下基板222のアライメントマーク204の座標を計測する。そして、ステップS603で計測した上基板210のアライメントマーク204の座標と、保留下基板222のアライメントマーク204の座標にEGA法を適用して位置合わせを実行する。そして、位置合わせ後に下載置台621を上昇させることにより、上基板210と保留下基板222を積層してワーク対を形成する。
In step S618, the
ステップS616でペア不可と確認された場合には、ステップS619に移行する。ステップS619では、変数hの値が保留基板数と等しいか否かを制御部110が判定する。なお保留基板数は、ローダ120による保留基板カセット170への基板200の出し入れを制御部110が監視することによってカウントされ、記憶部112に記憶されている。ステップS619で、変数hの値が保留基板数と等しくないと判定された場合、ステップS613に戻る。一方、ステップS619で、変数hの値が保留基板数と等しいと判定された場合は、ステップS604に戻る。
If it is confirmed in step S616 that pairing is not possible, the process proceeds to step S619. In step S619, the
ステップS609における上基板210と下基板220の積層処理後およびステップS618における上基板210と保留下基板222の積層処理後に、ステップS620に移行する。ステップS620では、変数aが処理対象枚数と等しいか否かを、制御部110が判定する。ステップS620で変数aが処理対象枚数と等しくないと判定された場合は、ステップS602に戻って処理が継続される。一方、変数aが処理対象枚数と等しいと判定された場合は、本フローが終了する。本実施形態では、制御部110が上述したフローに従って積層処理を実行することにより、ペア可と判定された下基板220を、上基板210に対する積層基準を満たす下基板220として選択して、上基板210と下基板220を積み重ねる。
After the lamination process of the
図7は、ペア判定処理の流れを示すフローチャートである。また図8は、ペア判定対象である2つの基板200のアライメントマーク204と電極208の位置関係を示す概念図である。実線で示す方が上基板210のアライメントマーク214および電極218、破線で示す方が下基板220のアライメントマーク224および電極228を表す。
FIG. 7 is a flowchart showing the flow of the pair determination process. FIG. 8 is a conceptual diagram showing the positional relationship between the alignment marks 204 and the
アライメントマーク214と電極218との位置関係は、設計値として予め把握されている。実際にはアライメントマーク214と電極218の位置関係は誤差を含むが、アライメントマーク214は基板200上に複数設けられているので、計測したアライメントマーク214の近傍に存在する電極218の当該アライメントマーク214に対する誤差は事実上無視し得る。したがって、複数設けられたアライメントマーク214をそれぞれ実測すれば、電極218のほぼ正確な位置を把握することができる。
The positional relationship between the
ペア判定処理は、記憶部112に記憶された、判定対象である2つの基板200の複数のアライメントマーク204の座標に対して、制御部110が実行する演算処理である。ステップS701では、制御部110が、ペア判定対象である2つの基板200のアライメントマーク204の座標に対してEGA法を適用することにより、相互の位置ずれ量が全体で最も小さくなる位置関係を検出する。
The pair determination process is a calculation process executed by the
ステップS702では、ステップS701で検出した位置関係に基板200を配置した場合の、対応するアライメントマーク204同士の位置ずれ量の合計を示す評価値EVが、予め定められた閾値EV0を下回っているか否かを、制御部110が判定する。評価値EVは、下記の(式1)により算出される。
(Xui、Yui)は、上基板210に形成されたi番目のアライメントマーク204のXY平面上における中心座標を表す。(Xdi、Ydi)は、下基板220に形成されたi番目のアライメントマーク204のXY平面上における中心座標を表す。Σはi=1からnまでの積算であり、nは上基板210または下基板220に対して計測したアライメントマーク204の数である。
(Xu i , Yu i ) represents the center coordinates on the XY plane of the i-
そして制御部110により、算出した評価値EVが予め定められた閾値EV0を下回ると判定された場合にはステップS703に移行する。一方、評価値EVが閾値EV0以上であると判定された場合には、アライメントマーク204の全体的な位置ずれ量が許容ずれ量を超えていると判断されて、ステップS708に移行して制御部110によりペア不可と判定される。
If the
ステップS703では制御部110が、処理対象のアライメントマーク204の数をカウントするカウント変数iに0を代入する。ステップS704では、制御部110が変数iをインクリメントする。ステップS705では、制御部110がまず1つ目のアライメントマーク204の中心座標間の距離であるマーク間距離D1を算出する。マーク間距離Diは下記の(式2)により算出する。
そして制御部110は、算出したDiの値が2αr0を下回るか否かを判定する。r0は電極208の半径である。つまり、接触する2つの電極208において許容される中心間距離は2r0であるが、良好な導通を確保する係数α(0<α<1)を乗じて2αr0を閾値とする。上述したように、計測したアライメントマーク204近傍の電極は、当該アライメントマーク204に対して設計値における位置関係を有するものとして差し支えないので、マーク間距離Diが2αr0以上の場合は、電極218と電極228が良好に導通しないと判断できる。そこで、ステップS705において、Diが2αr0以上と判定された場合は、ステップS708に移行してペア不可と判定する。一方、ステップS705でDiが2αr0を下回っていると判定された場合には、ステップS706に移行する。
The
ステップS706では、変数iが、測定したアライメントマーク204の数と等しいか否かを制御部110が判定する。ステップS706で等しくないと判定された場合、ステップS704に戻る。一方、等しいと判定された場合は、いずれのアライメントマーク204のマーク間距離も、2αr0を超えなかったことになり、ステップS707に移行して、ペア可と判定する。
In step S706, the
図6に示すフローチャートでは、上基板210に対してペア不可と判定された下基板220が保留基板カセット170に収容される。そして、保留基板カセット170に収容した下基板220が、他の上基板210に対してペア可と判定された場合に、保留基板カセット170から搬出されて、ペア可と判定された上基板210と積層される。
In the flowchart shown in FIG. 6, the
本実施形態に記載の基板200の積層処理によれば、積層対象の上基板210のアライメントマーク204に対して、位置ずれが許容値を超えるアライメントマーク204を有する下基板220は、破棄されずに保留基板カセット170に収容される。そして、保留基板カセット170に収容された下基板220は、アライメントマーク204の位置ずれの傾向が似ている上基板210が本アライナ160に搬入された場合に、その上基板210と積層される。
According to the stacking process of the
したがって、本実施形態に記載の積層処理によれば、例えば、アライメントマーク204及び回路領域206が設計値に対して大きく位置ずれしている下基板220を処理対象としたときに、設計値に対して同じように位置ずれしている上基板210をペアとして組み合わせることができる。その結果として、破棄する基板200の数を減らすことができ、製品歩留まりを向上できる。
Therefore, according to the stacking process described in the present embodiment, for example, when the
図6に示すフローチャートでは、ステップS618において、本アライナ160に搬入された保留下基板222のアライメントマーク204の座標を改めて計測して位置合わせする例を挙げて説明した。しかしながらそれに限らず、ステップS615のペア判定処理で実行したEGA法の適用結果に従って位置合わせしても良い。ステップS615のペア判定処理で実行したEGA法の適用結果を再利用することにより、ステップS618における座標の計測およびEGA法の適用を省略でき、処理の高速化を図れる。
In the flowchart shown in FIG. 6, the example in which the coordinates of the
[第2実施形態]
図9は、第2実施形態に係る基板200の積層処理の流れを示すフローチャートである。本実施形態における装置構成は、図1等を用いて説明した第1実施形態の装置構成と同様であるので、その説明を省略する。第1実施形態において図6で示したフローチャートが上基板210と下基板220の対を順次積み重ねるフローを示しているのに対して、本フローは、1つの上基板210に対して、予め定めた積層枚数X0に達するまで下基板220を順次積層する処理を示す。すなわち、本実施形態では、保留基板カセット170に収容されている保留下基板222が、複数層にわたって積層し得る場合の処理を示す。例えば、5枚の基板が重ねあわされて5層積層基板を形成する場合に、2層目から4層目の基板が同一種類の基板であれば、この同一種類の保留下基板222は、2層目から4層目のいずれにも積層することができる。したがって、ここでの積層枚数X0は、このような処理のできる枚数を表す。また以下のフローにおいては、管理ID1−1の上基板210に対して、基板カセット114に収容された下基板220を、管理ID2−1から順に搬出して、積層していく場合を例に挙げて説明する。
[Second Embodiment]
FIG. 9 is a flowchart showing the flow of the stacking process for the
ステップS901では、まずローダ120が、基板カセット113に収容された上基板210を予備アライナ150に搬入する。そしてローダ120が、予備アライナ150により形成された上ワークを本アライナ160に搬入する。上ワークは上ステージ161により吸着固定される。ステップS902では、本アライナ160が、上基板210のアライメントマーク204の座標を計測する。
In step S <b> 901, the loader 120 first carries the
ステップS903では、制御部110が、保留基板カセット170に収容されている保留下基板222の枚数分、記憶部112に記憶されている保留下基板222の座標データを読み出す。そしてステップS904において制御部110は、保留下基板222のうち、上基板210に対してペア可と判定される保留下基板222があるか否かを確認する。制御部110は、ステップS902で計測した上基板210のアライメントマーク204の座標と、ステップS903で読み出した保留下基板222のアライメントマーク204の座標に対して図7で説明したペア判定処理を適用していくことにより、ペア可の保留下基板222があるか否かを判定する。
In step S <b> 903, the
ペア可と判定される保留下基板222がある場合には、ステップS905に移行する。ステップS905では、ローダ120が、上基板210に対してペア可と判定された一枚の保留下基板222を保留基板カセット170から搬出して、予備アライナ150に搬入する。そしてローダ120が予備アライナ150により形成された下ワークを本アライナ160の下ステージ162に載置する。ステップS906では、本アライナ160が、ステップS904におけるペア判定処理において実行されたEGAの結果に従って、上基板210と保留下基板222とを位置合わせして積層する。
If there is a reserved board 222 that is determined to be pairable, the process proceeds to step S905. In step S <b> 905, the loader 120 unloads one reserved lower substrate 222 that has been determined to be paired with the
ステップ904で、ペア可の保留下基板222が無いと判定された場合にはステップS907に移行する。ステップS907では、ローダ120が、基板カセット114の最上段から管理ID2−1の下基板220を搬出して、予備アライナ150で下ワークを形成した後に、本アライナ160に搬入する。ステップS908では、本アライナ160が下基板220のアライメントマークの座標を計測する。
If it is determined in step 904 that there is no pairable reserved board 222, the process proceeds to step S907. In step S907, the loader 120 unloads the
ステップS909では、本アライナ160が、上基板210と下基板220とがペア可であるか否かを判定する。そして、ステップS910で、制御部110によりステップS909の判定処理の結果がペア可であると確認された場合に、ステップS911に移行する。ステップS911では、本アライナ160が上基板210と下基板220を積み重ねてワーク対を形成する。
In step S909, the
ステップS910でペア不可であると確認された場合は、ステップS912に移行する。ステップS912では、ローダ120が下基板220を本アライナ160から搬出して、保留基板カセット170に収容する。ステップS913では、制御部110が、下基板220の管理IDに対して、下基板220を収容した保留基板カセット170の載置段番号を対応付けることにより、記憶部112を更新する。そしてステップS907に戻り、基板カセット114内の1つ下の載置段に収容されている下基板220が基板カセット114から搬出されて、本アライナ160に搬入される。
If it is confirmed in step S910 that pairing is not possible, the process proceeds to step S912. In step S912, the loader 120 carries out the
ステップS914では、上基板210の積層数Xが目標積層数Xoと等しいか否かを、制御部110が判定する。そして目標積層数Xoと等しくないと判定された場合にはステップS915に移行する。ステップS915では、ローダ120がワーク対を本アライナ160から搬出する。そしてローダ120は、搬出したワーク対を加熱加圧ユニット132に搬入する。
In step S914, the
ステップS916では、ローダ120によって加熱加圧ユニット132に搬送されたワーク対を、加熱加圧ユニット132が加熱加圧することにより、2組の基板200が接合される。加熱加圧により接合された接合基板230は、ローダ120により基板カセット115に収容された後、接合装置100から搬出される。
In step S916, the heating /
ステップS917では、基板200を研磨して薄化する周知の研磨装置によって、接合基板230の一方の面が研磨される。接合基板230は研磨されることにより、電極208が露出する。ステップS918では、周知の露光装置によって、接合基板230の電極208が露出した面にアライメントマーク204が形成される。アライメントマーク204が形成された接合基板230は、基板カセット115に収容され、基板カセット115が再び接合装置100に装着される。
In step S917, one surface of the
ステップS919では、ローダ120が、基板カセット115に収容された接合基板230を上基板210として、本アライナ160に搬入する。そしてステップS902に戻り、本アライナ160が、接合基板230の研磨された面に形成されたアライメントマーク204の座標を計測する。ステップS914で、積層数Xが目標積層枚数Xoに達したと判定された場合、フローが終了する。本実施形態では、制御部110が上述したフローに従って積層処理を実行することにより、ペア可と判定された下基板220を、上基板210に対する積層基準を満たす下基板220として選択して、上基板210と下基板220を積み重ねる。
In step S <b> 919, the loader 120 loads the bonded
同じ上基板210であっても下基板220が積層されることによりアライメントマーク204の座標が変化する。したがって、一度ペア不可と判定された保留下基板222であっても、上基板210の積層数が変わることによってペア可と判定される可能性がある。図9に示したフローチャートでは、同じ上基板210に対して、積層数が変わる毎に、保留下基板222がペア可となるか否かを判定するので、保留下基板222が積層される可能性を高めることができる。
Even if the
[第3実施形態]
図10は、第3実施形態に係る基板200の積層処理の流れを示すフローチャートである。本実施形態における装置構成は、図1等を用いて説明した第1実施形態の装置構成と同様であるので、その説明を省略する。本フローは、基板カセット113に収容されたm0枚の上基板210と、基板カセット114に収容された、上基板210と同数の下基板220を順次積み重ねる場合に、事前に上基板210と下基板220の組み合わせを決定する処理を示す。つまり、本実施形態においては、2枚1組のペアをできる限り多く形成することができるように予めアライメントマーク204の位置を計測して組み合わせの判定をしてから、判定したペアを順次搬出してワーク対を形成する。ここでは、カセット識別番号3の基板カセット113とカセット識別番号4の基板カセット114に収容された、上基板210と下基板220を組み合わせる例を挙げて説明する。
[Third Embodiment]
FIG. 10 is a flowchart showing the flow of the stacking process for the
ステップS1001では、制御部110が、基板カセット113、114から搬出した基板200の枚数をカウントするカウント変数mに0を代入する。ステップS1002では、制御部110が変数mをインクリメントする。
In step S1001, the
ステップS1003では、ローダ120が基板カセット113から、管理ID3−mの上基板210を搬出して、予備アライナ150に搬送する。そして予備アライナ150において形成された上ワークを、ローダ120が本アライナ160に搬入する。またローダ120が基板カセット114から管理ID4−mの下基板220を搬出して、予備アライナ150に搬入する。そして予備アライナ150において形成された下ワークを、ローダ120が本アライナ160に搬入する。
In step S1003, the loader 120 unloads the
ステップS1004では、本アライナ160が管理ID3−mの上基板210のアライメントマーク204の座標および、管理ID4−mの下基板220のアライメントマーク204の座標を計測する。ステップS1005では、制御部110が、ステップS1004で計測した座標を、上基板210の管理ID3−mおよび下基板220の管理ID4−mと対応付けてそれぞれ記憶部112に記憶する。座標計測後、上基板210は基板カセット113に、下基板220は基板カセット114にいったん戻される。
In step S1004, the
ステップS1006では、インクリメントしたmが、処理対象枚数m0と等しいか否かを制御部110が判定する。ステップS1006で、等しくないと判定された場合はステップS1002に戻る。一方、等しいと判定された場合はステップS1007に移行する。ステップS1002からステップS1006が繰り返されることにより、基板カセット113、114内の全ての上基板210及び下基板220について、アライメントマーク204の座標が計測される。
In step S1006, incremented m is determined by the
なお、本アライナ160に対して上基板210と下基板220を続けて搬入して、座標計測を実行する例を上述したが、搬入と計測を1枚ずつ実行してもよい。また搬入と計測を1枚ずつ実行する場合に、上基板210と下基板220を交互に搬入、計測しても良いし、先に上基板210に対して搬入と計測を連続して実行して、その後に下基板220に対して搬入と計測を連続して実行してもよい。
Although the example in which the
ステップS1007では、制御部110が、基板カセット113、114から搬出して座標計測した上基板210と下基板220からペアを決定する場合に、より多くのペアが成立する組み合わせを決定する。組み合わせ判定の処理内容については後述する。
In step S <b> 1007, when the
ステップS1008では、ローダ120が、ステップS1007でペアと判定された上基板210と下基板220を、基板カセット113、基板カセット114から順次搬出して、本アライナ160に搬入する。本アライナ160に搬入されたペア基板は、順次積層され、加熱加圧ユニット132によって接合される。
In step S1008, the loader 120 sequentially carries out the
ステップS1009では、ステップS1007でペアが成立しなかった上基板210および下基板220を、ローダ120が、基板カセット113、114から搬出して、保留基板カセット170に収容する。ステップS1010では、制御部110が、ペアが成立した上基板210と下基板220の座標データを記憶部112から削除するとともに、保留基板カセット170に収容した上基板210の管理IDと下基板220の管理IDに対して、収容した保留基板カセット170の載置段番号を対応付けることにより、記憶部112を更新する。
In step S1009, the loader 120 carries out the
図11は、組み合わせ判定処理の流れを示すフローチャートである。本フローでは、予め設定された上基板210の処理対象枚数f0と下基板220の処理対象枚数e0の組み合わせを決定する。なお、図10のフローの場合、f0とe0はそれぞれ共にm0である。ステップS1101では、制御部110が、処理済みの上基板210の枚数をカウントするカウント変数eに0を代入して初期化する。ステップS1102では、制御部110が変数eをインクリメントする。ステップS1103では、制御部110が、処理済みの下基板220の枚数をカウントするカウント変数fに0を代入して初期化する。ステップS1104では、制御部110が変数fをインクリメントする。
FIG. 11 is a flowchart showing the flow of the combination determination process. In this flow, a predetermined combination of the processing target number f 0 of the
ステップS1105では、制御部110が、記憶部112から管理ID3−eの上基板210の座標データおよび管理ID4−fの下基板220の座標データを読み出す。ステップS1106では、ステップS1105で読み出した座標データに対して、図7に示すペア判定を実行することにより、管理ID3−eの上基板210と管理ID4−fの下基板220が、ペア可であるかペア不可であるかを判定する。そして、ステップS1107では、ステップS1106の判定結果を記憶部112に記憶する。
In step S1105, the
ステップS1108では、fが処理対象枚数f0と等しいか否かを、制御部110が判定する。fがf0と等しくないと判定された場合はステップS1104に戻る。一方、fがf0と等しいと判定された場合はステップS1109に移行する。ステップS1109では、eが処理対象枚数e0と等しいか否かを、制御部110が判定する。そして、eがe0と等しくないと判定された場合はステップS1102に戻る。一方、eがe0と等しいと判定された場合はステップS1110に移行する。ステップS1102からステップS1109までのステップを繰り返すことによって、基板カセット113に収容された上基板210と基板カセット114に収容された下基板220との全通りのペア判定が実行される。
In step S1108, whether f is equal to processed number f 0, determines the
ステップS1110では、制御部110が、上基板210と下基板220の全通りのペア判定結果に従って、ペア可と判定されるペアの数がより多くなる組み合わせを決定する。制御部110は、全通りの組み合わせについてペア可となる数を算出し、その数が最も多くなる組み合わせを最終的な組み合わせとして決定する。
In step S <b> 1110, the
第3実施形態に係る基板200の積層処理では、上述したように、積層対象の上基板210と下基板220のアライメントマーク204の座標をすべて事前に計測して、全体としてペア可と判定されるペアの数がより多くなる組み合わせを決定する。したがって、ペアとして積層される上基板210と下基板220の数を増やすことができるので、歩留まりを向上できる。
In the stacking process of the
なお、上記の実施形態によれば、カセット識別番号3の基板カセット113とカセット識別番号4の基板カセット114のそれぞれに収容された上基板210と下基板220を組み合わせる場合を説明した。しかし、組み合わせ判定において、カセット識別番号3の基板カセット113とカセット識別番号4の基板カセット114のそれぞれに収容された上基板210と下基板220に加えて、既に保留基板カセット170に収容されている保留基板202も組み合わせの対象としても良い。組み合わせの対象を増やすことにより、更なるペア数の確保を期待できる。
In the above embodiment, the case where the
図10に示すフローチャートでは、ステップS1001からステップS1006において、積層対象のすべての上基板210と下基板220のアライメントマーク204を本アライナ160によって計測する例を挙げて説明した。しかし、本アライナ160による計測の代わりに、他の装置において計測されたアライメントマーク204の座標を、制御部110が取得するように構成しても良い。例えば、制御部110は、上基板210および下基板220の表面にアライメントマーク204を形成した露光装置から座標を取得できる。
In the flowchart shown in FIG. 10, an example in which the alignment marks 204 of all the
以上の3つの実施形態では、上基板210と下基板220のアライメントマーク204の座標を基準として、アライメントマーク204の位置ずれが予め定められた範囲内である場合に積層基準を満たすと判断して積層する例を挙げて説明したが、それに限らない。例えば、上基板210のノッチ203の位置と下基板220のノッチ203の位置が予め定められた範囲内である場合に積層基準を満たすと判断しても良い。また、上基板210と下基板220の3次元形状の一致度合いが予め定められた範囲内である場合に積層基準を満たすと判断しても良い。
In the above three embodiments, it is determined that the stacking standard is satisfied when the positional deviation of the
また以上の3つの実施形態に対して、以下の変形例を適用することもできる。一つ目の変形例としては、ペア判定処理に電極の高さずれを判断基準として加える。すなわち、第1実施形態から第3実施形態におけるペア判定処理では、アライメントマーク204のXY方向への位置ずれを対象としたが、更にZ方向である高さ方向のずれも判定基準として加える。
Moreover, the following modifications can also be applied to the above three embodiments. As a first modification, an electrode height shift is added to the pair determination process as a determination criterion. That is, in the pair determination processing in the first to third embodiments, the positional deviation of the
具体的には、図7のペア判定において、ステップS706の後段に、高さずれの判定処理を加える。例えば、上基板210の電極218の凸量としての高さをそれぞれ計測し、また、下基板220の電極228の凸量としての高さもそれぞれ計測する。そして、互いの基板を近づけた場合に対向して接触する3組の電極を演算によって選択する。つまり、凸量の大きな3組の電極が最初に接触して接触平面を形成するが、この接触電極の組み合わせを選択する。そして、接触平面に対して、凸量の最も小さな電極がどれくらい離れているかを算出する。この距離が、加熱加圧ユニット132で加圧されたときの撓み量より小さいか否かによりペア可か否かを判断する。
Specifically, in the pair determination of FIG. 7, a height shift determination process is added after the step S706. For example, the height as the convex amount of the
二つ目の変形例としては、加熱加圧ユニット132で加熱されるときの基板の熱膨張を考慮してペア判定処理を行う。基板の熱膨張は、レシピによって規定される各パラメータ値、電極の分布、絶縁層領域の有無、既に積層された積層数等に起因して変化する。そこで、加熱加圧ユニット132で加熱されたときの変形を予めシミュレーションして、シミュレーションされた電極位置によりペア判定を実行する。具体的には、図7のペア判定において、ステップS701のEGA演算に先立ち、上基板210の電極218の位置と下基板220の電極228の位置を補正することにより実現する。もちろん、上記一つ目の変形例と組み合わせて、各電極の凸量に対しても熱変形による補正を行っても良い。
As a second modification, pair determination processing is performed in consideration of thermal expansion of the substrate when heated by the heating and
三つ目の変形例としては、上述した3つの実施形態では基板200を基板ホルダ300で保持することによって反りを矯正した状態でアライメントマーク204の座標計測を行ったのに対して、基板200が反ったり撓んだりした状態で座標計測を行う。そして基板200が反ったり撓んだりした状態で座標計測を行った場合に、積層対象として、反ったり撓んだりした基板200の座標に合う座標を有する基板200を積層対象として選択してよい。また、反ったり撓んだりした状態で座標計測した結果に基づいて、基板200の反り及び撓みが矯正された状態、即ち、基板ホルダ300に保持された状態での座標を予測して、その予測した座標に合う座標を有する基板200を積層対象として選択してもよい。
As a third modification, in the above-described three embodiments, the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
100 接合装置、101 筐体、102 ロードポート、103 無線タグリーダ、110 制御部、112 記憶部、113、114、115 基板カセット、120 ローダ、122 フォーク、124 落下防止爪、126 フォールディングアーム、130 加熱加圧室、132 加熱加圧ユニット、133 筐体、134 装入口、135 圧下部、136 加熱プレート、138 定盤、140 ホルダラック、150 予備アライナ、160 本アライナ、161 上ステージ、162 下ステージ、163 上顕微鏡、164 下顕微鏡、170 保留基板カセット、200 基板、202 保留基板、203 ノッチ、204 アライメントマーク、206 回路領域、208 電極、210 上基板、212 保留上基板、214 アライメントマーク、218 電極、220 下基板、224 アライメントマーク、222 保留下基板、228 電極、230 接合基板、300 基板ホルダ、302 保持面、306 貫通孔、308 給電端子、310 上基板ホルダ、314 マグネットユニット、320 下基板ホルダ、324 吸着子、621 下載置台、622 昇降部、623 台座部、624 駆動部、625 ベース
DESCRIPTION OF
Claims (14)
一つ以上の他の半導体基板のうち、前記第1の半導体基板に対する積層基準を満たす第2の半導体基板を選択する選択ステップと、
前記第1の半導体基板と前記第2の半導体基板を積み重ねる積層ステップと
を有する半導体基板の積層方法。 A preparation step of preparing a first semiconductor substrate;
A selection step of selecting a second semiconductor substrate that satisfies a stacking criterion for the first semiconductor substrate among one or more other semiconductor substrates;
A method for laminating a semiconductor substrate, comprising: a laminating step of stacking the first semiconductor substrate and the second semiconductor substrate.
前記選択ステップは、前記第1の半導体基板の前記座標に対して、表面に設けられた指標の座標が予め計測された一つ以上の前記他の半導体基板のうち、予め定められた基準を満たす座標を有する半導体基板を、前記積層基準を満たす前記第2の半導体基板として選択する請求項1に記載の半導体基板の積層方法。 A measurement step of measuring coordinates of an index provided on the surface of the first semiconductor substrate;
The selection step satisfies a predetermined standard among one or more other semiconductor substrates in which coordinates of an index provided on a surface are measured in advance with respect to the coordinates of the first semiconductor substrate. The semiconductor substrate stacking method according to claim 1, wherein a semiconductor substrate having coordinates is selected as the second semiconductor substrate that satisfies the stacking criterion.
前記選択ステップは、前記第1の半導体基板と前記第2の半導体基板との組み合わせ数が最も多くなるように、複数の前記第1の半導体基板の少なくとも一部に対して、前記他の半導体基板から前記第2の半導体基板をそれぞれ選択する請求項2または3に記載の半導体基板の積層方法。 The measurement step measures in advance the coordinates of each of the plurality of first semiconductor substrates,
In the selecting step, the other semiconductor substrate is selected for at least a part of the plurality of first semiconductor substrates so that the number of combinations of the first semiconductor substrate and the second semiconductor substrate is maximized. The method of laminating a semiconductor substrate according to claim 2 or 3, wherein the second semiconductor substrate is selected from the above.
前記第1の半導体基板と前記第2の半導体基板を積み重ねる積層部と
を備える半導体基板の積層装置。 A selection unit that selects a second semiconductor substrate that satisfies a stacking criterion for the first semiconductor substrate among the one or more semiconductor substrates;
A semiconductor substrate laminating apparatus comprising: a laminating unit that stacks the first semiconductor substrate and the second semiconductor substrate.
前記選択部は、前記第1の半導体基板の前記座標に対して、表面に設けられた指標の座標が予め計測された一つ以上の前記半導体基板のうち、予め定められた基準を満たす座標を有する半導体基板を、前記積層基準を満たす前記第2の半導体基板として選択する請求項10に記載の半導体基板の積層装置。 A measuring unit for measuring coordinates of an index provided on the surface of the first semiconductor substrate;
The selection unit has coordinates that satisfy a predetermined criterion among one or more semiconductor substrates in which coordinates of an index provided on a surface are measured in advance with respect to the coordinates of the first semiconductor substrate. The semiconductor substrate stacking apparatus according to claim 10, wherein a semiconductor substrate having a semiconductor substrate is selected as the second semiconductor substrate that satisfies the stacking criterion.
前記複数の基板を重ね合わせる工程は、
第1の半導体基板を準備する準備ステップと、
一つ以上の他の半導体基板のうち、前記第1の半導体基板に対する積層基準を満たす第2の半導体基板を選択する選択ステップと、
前記第1の半導体基板と前記第2の半導体基板を積み重ねる積層ステップと
を含むデバイスの製造方法。 A device manufacturing method manufactured by stacking a plurality of substrates,
The step of superimposing the plurality of substrates includes:
A preparation step of preparing a first semiconductor substrate;
A selection step of selecting a second semiconductor substrate that satisfies a stacking criterion for the first semiconductor substrate among one or more other semiconductor substrates;
A device manufacturing method including a stacking step of stacking the first semiconductor substrate and the second semiconductor substrate.
前記第1の半導体基板の表面に設けられた指標の座標を計測する計測ステップを更に含み、
前記選択ステップは、前記第1の半導体基板の前記座標に対して、表面に設けられた指標の座標が予め計測された一つ以上の前記他の半導体基板のうち、予め定められた基準を満たす座標を有する半導体基板を、前記積層基準を満たす前記第2の半導体基板として選択する請求項13に記載のデバイスの製造方法。 The step of superimposing the plurality of substrates includes:
A measurement step of measuring coordinates of an index provided on the surface of the first semiconductor substrate;
The selection step satisfies a predetermined standard among one or more other semiconductor substrates in which coordinates of an index provided on a surface are measured in advance with respect to the coordinates of the first semiconductor substrate. The device manufacturing method according to claim 13, wherein a semiconductor substrate having coordinates is selected as the second semiconductor substrate that satisfies the stacking criterion.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010176468A JP5617418B2 (en) | 2010-08-05 | 2010-08-05 | Semiconductor substrate laminating method, semiconductor substrate laminating apparatus and device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010176468A JP5617418B2 (en) | 2010-08-05 | 2010-08-05 | Semiconductor substrate laminating method, semiconductor substrate laminating apparatus and device manufacturing method |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012038860A true JP2012038860A (en) | 2012-02-23 |
JP2012038860A5 JP2012038860A5 (en) | 2013-10-10 |
JP5617418B2 JP5617418B2 (en) | 2014-11-05 |
Family
ID=45850554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010176468A Active JP5617418B2 (en) | 2010-08-05 | 2010-08-05 | Semiconductor substrate laminating method, semiconductor substrate laminating apparatus and device manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5617418B2 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075389A (en) * | 2012-10-02 | 2014-04-24 | Denso Corp | Semiconductor device manufacturing system and semiconductor device manufacturing method |
JP2014112660A (en) * | 2012-11-06 | 2014-06-19 | Nikon Corp | Alignment device, alignment method, and method of manufacturing laminated semiconductor device |
JP2017162918A (en) * | 2016-03-08 | 2017-09-14 | ボンドテック株式会社 | Alignment device and alignment method |
JPWO2019087707A1 (en) * | 2017-11-02 | 2020-04-09 | 株式会社ニコン | Manufacturing method, manufacturing apparatus, and program for laminated substrate |
JP2022106830A (en) * | 2016-07-12 | 2022-07-20 | 株式会社ニコン | Laminated substrate manufacturing method, laminated substrate manufacturing device, laminated substrate manufacturing system, and substrate processing device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196819A (en) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | Electronic component mounting device and mounting method |
WO2008153086A1 (en) * | 2007-06-12 | 2008-12-18 | Nikon Corporation | Substrate detecting apparatus, substrate aligning apparatus, substrate bonding apparatus having substrate detecting apparatus and substrate aligning apparatus, wafer outer shape detecting apparatus, wafer aligning apparatus, and wafer bonding apparatus having wafer outer shape detecting apparatus and wafer outer shape detec |
WO2010023935A1 (en) * | 2008-08-29 | 2010-03-04 | 株式会社ニコン | Substrate aligning apparatus, substrate aligning method and method for manufacturing multilayer semiconductor |
-
2010
- 2010-08-05 JP JP2010176468A patent/JP5617418B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196819A (en) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | Electronic component mounting device and mounting method |
WO2008153086A1 (en) * | 2007-06-12 | 2008-12-18 | Nikon Corporation | Substrate detecting apparatus, substrate aligning apparatus, substrate bonding apparatus having substrate detecting apparatus and substrate aligning apparatus, wafer outer shape detecting apparatus, wafer aligning apparatus, and wafer bonding apparatus having wafer outer shape detecting apparatus and wafer outer shape detec |
WO2010023935A1 (en) * | 2008-08-29 | 2010-03-04 | 株式会社ニコン | Substrate aligning apparatus, substrate aligning method and method for manufacturing multilayer semiconductor |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075389A (en) * | 2012-10-02 | 2014-04-24 | Denso Corp | Semiconductor device manufacturing system and semiconductor device manufacturing method |
JP2014112660A (en) * | 2012-11-06 | 2014-06-19 | Nikon Corp | Alignment device, alignment method, and method of manufacturing laminated semiconductor device |
JP2017162918A (en) * | 2016-03-08 | 2017-09-14 | ボンドテック株式会社 | Alignment device and alignment method |
JP2022106830A (en) * | 2016-07-12 | 2022-07-20 | 株式会社ニコン | Laminated substrate manufacturing method, laminated substrate manufacturing device, laminated substrate manufacturing system, and substrate processing device |
US11842905B2 (en) | 2016-07-12 | 2023-12-12 | Nikon Corporation | Stacked substrate manufacturing method, stacked substrate manufacturing apparatus, stacked substrate manufacturing system, and substrate processing apparatus |
JP7416119B2 (en) | 2016-07-12 | 2024-01-17 | 株式会社ニコン | Laminated substrate manufacturing method, laminated substrate manufacturing device, laminated substrate manufacturing system, and substrate processing device |
JPWO2019087707A1 (en) * | 2017-11-02 | 2020-04-09 | 株式会社ニコン | Manufacturing method, manufacturing apparatus, and program for laminated substrate |
CN111133556A (en) * | 2017-11-02 | 2020-05-08 | 株式会社尼康 | Method, device and program for manufacturing laminated substrate |
US11362059B2 (en) | 2017-11-02 | 2022-06-14 | Nikon Corporation | Manufacturing method and manufacturing apparatus for stacked substrate, and program |
JP7147778B2 (en) | 2017-11-02 | 2022-10-05 | 株式会社ニコン | LAMINATED SUBSTRATE MANUFACTURING METHOD AND MANUFACTURING APPARATUS |
TWI801437B (en) * | 2017-11-02 | 2023-05-11 | 日商尼康股份有限公司 | Manufacturing method of laminated substrate, manufacturing apparatus of laminated substrate, and computer readable medium recording manufacturing procedure of laminated substrate |
CN111133556B (en) * | 2017-11-02 | 2024-02-02 | 株式会社尼康 | Method, apparatus and program for manufacturing laminated substrate |
Also Published As
Publication number | Publication date |
---|---|
JP5617418B2 (en) | 2014-11-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5617418B2 (en) | Semiconductor substrate laminating method, semiconductor substrate laminating apparatus and device manufacturing method | |
JP5979135B2 (en) | Substrate laminating apparatus, substrate holding apparatus, substrate laminating method, substrate holding method, laminated semiconductor device, and superimposed substrate | |
JP7416119B2 (en) | Laminated substrate manufacturing method, laminated substrate manufacturing device, laminated substrate manufacturing system, and substrate processing device | |
TW201110166A (en) | Component alignment device and method for producing electronic components | |
JPWO2017217431A1 (en) | Laminating apparatus and laminating method | |
JP5549339B2 (en) | Substrate relative position detection method, laminated device manufacturing method, and detection apparatus | |
JP5454310B2 (en) | Substrate bonding apparatus and substrate bonding method | |
TW201814813A (en) | Posture changing device | |
JP2020047759A (en) | Die bonding device and manufacturing method of semiconductor device | |
TWI506717B (en) | Three-dimensional mounting method and apparatus | |
TWI801437B (en) | Manufacturing method of laminated substrate, manufacturing apparatus of laminated substrate, and computer readable medium recording manufacturing procedure of laminated substrate | |
TW201535659A (en) | Die stacking apparatus and method | |
JP5459025B2 (en) | Substrate laminating apparatus, laminated semiconductor device manufacturing method, laminated semiconductor device, substrate laminating method, and laminated semiconductor device manufacturing method | |
JP6489199B2 (en) | Alignment apparatus, substrate bonding apparatus, alignment method, and manufacturing method of laminated semiconductor device | |
JP5549335B2 (en) | Substrate observation apparatus and device manufacturing method | |
JP5798721B2 (en) | Substrate alignment apparatus, substrate bonding apparatus, substrate alignment method, and laminated semiconductor manufacturing method | |
JP5754113B2 (en) | Substrate bonding apparatus, substrate bonding method, and laminated semiconductor device manufacturing method | |
JP4547285B2 (en) | Bump forming device | |
JP5614081B2 (en) | Substrate alignment device, substrate alignment method, substrate bonding device, laminated semiconductor device manufacturing method, and laminated semiconductor device | |
JP5671799B2 (en) | Holder rack | |
JP2010267821A (en) | Holder unit, substrate laminating apparatus, and electrostatic device | |
JP5423862B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
JP5454252B2 (en) | Substrate bonding apparatus, substrate bonding method, laminated semiconductor device manufacturing method, and laminated semiconductor device | |
JP5454239B2 (en) | Substrate bonding apparatus, substrate bonding method, laminated semiconductor device manufacturing method, and laminated semiconductor device | |
JP2009272388A (en) | Method and device for manufacturing laminated semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130716 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130828 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140328 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140408 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140819 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140901 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5617418 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |