JP2012038766A - 検出装置、受光素子アレイ、半導体チップ、これらの製造方法、および光学センサ装置 - Google Patents

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bump
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Yoichi Nagai
陽一 永井
Daiki Mori
大樹 森
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Sumitomo Electric Industries Ltd
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Abstract

【課題】小型および低コストを確保しながら、熱膨張率の差に起因して起こる、バンプの接合不良や、絶縁不良を防止することができる、検出装置、受光素子アレイ、これらの製造方法および光学センサ装置、を提供する。
【解決手段】受光素子アレイ50と、CMOS70とが、バンプ9,39同士接合され、少なくとも受光素子アレイおよび読み出し回路の一方において、相手側に対面する表面が凹状曲面であり、かつ接合されたバンプ9,39について、配列された領域の、外周寄り範囲Kに位置する接合されたバンプは、中央範囲Cに位置する接合されたバンプに比べて、太径で、高さが低いことを特徴とする。
【選択図】 図2

Description

本発明は、画素等の電極が配列された受光素子アレイと、その電極から電荷を読み出す読み出し電極が配列された読み出し回路とが結合された検出装置、受光素子アレイ、半導体チップおよび光学センサ装置、並びに、検出装置、受光素子アレイおよび読み出し回路の製造方法に関するものである。
近赤外域は、動植物などの生体や環境に関連した吸収スペクトル域に対応するため、受光層にIII−V族化合物半導体を用いた近赤外光の検出器の開発が盛んに行われている。検出器にはシリコンに形成されたCMOS等の読み出し回路(ROIC:Read-out IC)が用いられ、シリコンと化合物半導体とが組み合わされることから、ハイブリッド型検出装置と呼ばれる。従来、受光素子アレイと読み出し回路の電極同士を、バンプを介在させて熱圧着するとき、つぎの問題を生じていた。モジュール基板にバンプを形成する時、またマザー基板への実装時に、シリコンと化合物半導体との熱膨張率の相違に起因して変形し、バンプの接合不良や、絶縁不良を引き起こしていた。とくに画素が二次元に配列された場合、外側の画素ほど大きな熱応力がかかり、上記の問題が顕著に発生していた。
この問題を解決するために多くの提案がなされてきた。たとえばHgCdTe(受光素子アレイセンサ)とシリコン(ROIC)とのハイブリッド撮像装置において、熱膨張を合わせるために、シリコン基板の背後にゲルマニウムのダミー基板を配置する構造が提案された(特許文献1)。また、やはりハイブリッド撮像装置において、二次元矩形配列の画素のコーナー(熱応力が集中的にかかる)の外側に、強度補強のための補強バンプを配置する構造が提案された(特許文献2)。また、ハイブリッド型検出装置ではないが、プリント配線基板の反りを防止するために、ランドは外側ほど大きくして、バンプは逆に外側ほど小さくする構造が提案されている(特許文献3)。
特開平8−255887号公報 特開平8−139299号公報 特開2007−109933号公報
上記の構造によれば、熱膨張差に起因する応力が集中的に大きく生じる箇所を除くことはできるかもしれない。しかし、たとえばダミー基板を準備し、装入し、固定するのにコストがかさむ。しかも、センサ側をInP系半導体としたとき、ダミー基板となりうる熱膨張率が適正な材料の選択が難しい。さらに、シリコンの膨張収縮を抑えるため、IC回路の性能劣化を生じる。ダミー基板の材料によっては、シリコンICからパッケージへの放熱を妨げる。
コーナー等に補強バンプを配置する構造では、余分なスペースを必要とするので、チップ全体が大きくなる。チップのサイズ拡大に合わせて、ROIC、パッケージ、ペルチエ素子などの周辺の装置も大きくしなければならず、コスト増を招く。さらに、接合バンプと同じ寸法の補強バンプを複数個設けることによる補強では補強度は小さいが、むやみに個数を増やすことは商品価値を低下させるので、現実的でない。
ハイブリッド型検出装置では、センサ感度を均一にするために画素の大きさを一定にする必要がある。さらに、画素の大きさに合わせて、画素間で干渉が生じない限度まで、画素ピッチを小さくしている。このような装置において、バンプの大きさを変えることは、プリント基板と異なり、大きな制約を受ける。装置全体の大きさを大きくすれば制約は緩和されるが、装置のサイズが大きくなり、かつコスト増をもたらす。
本発明は、小型および低コストを確保しながら、熱膨張率の差に起因して生じる、バンプの接合不良や、絶縁不良を防止することができる、検出装置、受光素子アレイ、半導体チップ、これらの製造方法および光学センサ装置、を提供することを目的とする。
本発明の検出装置は、配列された画素電極上にバンプが位置する受光素子アレイと、配列された読み出し電極上にバンプが位置する読み出し回路(ROIC:Read-Out IC)とが、バンプ同士接合されている。この検出装置は、少なくとも受光素子アレイおよび読み出し回路の一方において、相手側に対面する表面が凹状曲面であり、かつ前記接合されたバンプについて、配列された領域の、外周寄り範囲に位置する接合されたバンプは、中央範囲に位置する接合されたバンプに比べて、太径で、高さが低いことを特徴とする。
上記の構成によって、大きな熱応力が発生する外周寄り範囲のバンプを、中央範囲のバンプよりも、太径で短尺とすることで、高い荷重を負担しても変形を生じにくい。このため、バンプ間の接合不良や絶縁不良を防ぐことができる。この結果、高品位の検出装置を得ることができる。なお、上記「外周寄り範囲に位置する接合されたバンプは、中央範囲に位置する接合されたバンプに比べて、頂面が太径で、高さが低い」形態は、典型的に、「接合されたバンプが、中央範囲から外周寄り範囲にゆくほど、太径になり、高さが低くなる」という形態を含むが、その他の多くの形態を含むことができる。
上記の検出装置では、受光素子アレイおよび読み出し回路の、どちらか一方で、バンプの形態が上記のようになっていればよい。また、受光素子アレイおよび読み出し回路の、両方において、バンプの形態が上記のようになっていてもよく、この場合、より一層、外周寄り範囲のバンプの荷重負担力を増強することができる。
ここで、接合されたバンプの高さは、画素電極面と読み出し電極面との間の平均距離である。このあと出てくる、接合前におけるバンプの高さは、そのバンプが位置する電極表面から頂面までの距離である。接合されたバンプは、電極面に対して傾くものがある(特に外周寄り範囲)ので、バンプの周に反って、上記の距離を平均した値とする。たとえば、最も大きな高さと、最も小さい高さの平均値とすることができる。また、高さが小さいことを、短尺の用語で表現する場合がある。また、太さまたは直径についても、1つの接合されたバンプについて直径を複数位置で測定することとする。中央範囲、外周寄り範囲などについても、同等の対応する範囲で複数のバンプについて測定し、上記1つのバンプにおける平均値から複数のバンプの平均値を出すこととする。
受光素子アレイは、半導体基板と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、画素電極がオーミック接触する画素領域は、不純物をエピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにpn接合を有し、受光層は半導体基板と格子整合条件、|a−ao|/ao≦0.002(ただし、a:受光層の格子定数、ao:半導体基板の格子定数)、を満たすことができる。これによって、暗電流が低い受光素子アレイを用いて、とくに外周寄り範囲において画素不良が抑制された、近赤外用の検出装置を得ることができる。
受光層が、多重量子井戸構造(MQW:Multi-Quantum Well)によって構成され、受光層の画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、不純物元素は、拡散濃度分布調整層内において、画素電極側の厚み領域における濃度範囲から半導体基板側の厚み領域における低い濃度範囲へとステップ状に低下している構成をとることができる。これによって、結晶性の良好なMQWを用いて、当該MQWに特有の波長域、たとえば近赤外の長波長域に受光感度を持ち暗電流が抑制された受光素子アレイを用いて、画素不良が少ない高品位の検出装置を得ることができる。
半導体基板をInP基板とし、多重量子井戸構造をタイプ2の、GaAsSb/InGaAs、GaAsSb/InGaAsN、GaAsSb/InGaAsNP、およびGaAsSb/InGaAsNSb、のいずれか1つとし、サブバンドを含めバンドギャップ波長が1.65μm以上3μm以下にあり、不純物を亜鉛(Zn)とし、拡散濃度分布調整層をInGaAsで形成して、受光層の不純物濃度を5e16cm−3以下とし、拡散濃度分布調整層内で、画素電極側の領域における1e18cm−3以上9.9e18cm−3以下からInP基板側の領域における5e16cm−3以下へと低下する構成をとることができる。これによって、近赤外の長波長域に受光感度を持ち、暗電流の低い受光素子アレイを用いて、画素不良がない、高品位の検出装置を得ることができる。この波長域には、生体、環境雰囲気等を始めとする様々な物質の吸収スペクトルが位置しており、この受光素子を監視暗視装置、生体成分検査装置、水分検査装置、および食品品質検査装置、環境モニター装置などとして用いることで様々な分野で重要なデータの検出を行うことができる。
本発明の受光素子アレイでは、配列された画素電極上にバンプが位置する。この受光素子アレイでは、画素電極が配列されたエピタキシャル層の表面が凹状曲面であり、バンプは頂面が1つの平面に揃っており、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低いことを特徴とする。
上記の構成によって、検出装置に組み上げたとき、とくに外周寄り範囲で発生し易い画素不良を少なくすることができる。
ここで、頂面の径は、ほぼ円とみなせる場合は平均直径を、また円とみなせない場合は、長径と短径との平均値をとる。形状が不規則な場合は、楕円等で近似して当て嵌めて、その長径と短径の平均値とする。また、頂面が1つの平面に揃っているとは、すべての頂面が1つの平面を形成するように、当該1つの平面に載っていることをいう。
バンプの高さは、電極表面から相手のバンプと接合している頂面までの距離である。バンプの頂面は接合前に電極面に対して傾くものがある(特に外周寄りの範囲)ので、バンプの周に反って、上記の距離を平均した値とする。たとえば、最も大きな高さと、最も小さい高さの平均値とすることができる。高さが小さいことを、短尺の用語で表現する場合がある。
なお、上記のバンプは接合前のバンプであるが、接合されたバンプと同類の形態をとる。すなわち、「外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低い」形態は、典型的に、「バンプが、中央範囲から外周寄り範囲にゆくほど、太径になり、高さが低くなる」という形態を含むが、その他の多くの形態を含むことができる。
受光素子アレイは、半導体基板と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、画素電極がオーミック接触する画素領域は、不純物をエピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにpn接合を有し、受光層は前記半導体基板と格子整合条件、|a−ao|/ao≦0.002(ただし、a:受光層の格子定数、ao:半導体基板の格子定数)、を満たすことができる。
これによって、暗電流が低い受光素子アレイを用いることができる。この受光素子アレイを用いることで、外周寄り範囲において画素不良が抑制された、高品位の検出装置を得ることができる。
受光層がMQWによって構成され、受光層の画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、不純物元素は、拡散濃度分布調整層内において、画素電極側の厚み領域における濃度範囲から半導体基板側の厚み領域における低い濃度範囲へとステップ状に低下している構成をとることができる。
これによって、結晶性の良好で、暗電流の低いMQWで形成された受光素子アレイを得ることができる。この受光素子アレイを用いることで、当該MQWに特有の波長域に感度を持つ、画素接続不良が抑制された高品位の検出装置を得ることができる。
半導体基板をInP基板とし、MQWをタイプ2の、GaAsSb/InGaAs、GaAsSb/InGaAsN、GaAsSb/InGaAsNP、およびGaAsSb/InGaAsNSb、のいずれか1つとし、サブバンドを含めバンドギャップ波長が1.65μm以上3μm以下にあり、不純物を亜鉛(Zn)とし、拡散濃度分布調整層をInGaAsで形成して、受光層の不純物濃度を5e16cm−3以下とし、拡散濃度分布調整層内で、画素電極側の領域における1e18cm−3以上9.9e18cm−3以下からInP基板側の領域における5e16cm−3以下へと低下する構成をとることができる。
これによって、近赤外の長波長域に受光感度を持ち、暗電流の低い受光素子アレイを得ることができる。この結果、画素の接続不良がない、高品位の検出装置を得ることができる。
本発明の半導体チップでは、配列された電極上にバンプが位置する。この半導体チップでは、電極が配列されたエピタキシャル層の表面が凹状曲面であり、かつ電極に設けられたバンプは頂面が平坦であり、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が大径で、高さが低いことを特徴とする。
上記の構成によって、短ピッチで配列された電極同士を当該電極上のバンプ同士で導電接続した(検出)装置において、熱応力に起因する接続不良等を防ぐことができる。このため電極に対応する点について欠落のない高品位の信号授受を行うことができる。上記本発明の半導体チップは、このあと説明するように、読み出し回路、受光素子アレイなど何でもよい。ただし、とくに具体的な装置に言及しない場合は、読み出し回路を想定している。
前記半導体チップを読み出し回路(ROIC:Read-Out IC)とし、電極を読み出し電極とすることができる。これにより受光素子アレイと組み合わせて接続不良が少ない良好な検出装置を提供できる。
本発明の光学センサ装置は、上記のいずれかの検出装置、いずれかの受光素子アレイ、またはいずれかの半導体チップ、を用いたことを特徴とする。
これによって、回折格子などの光学素子と組み合わせることで、近赤外域に高い感度を有する光学センサ装置を得ることができる。
上記の光学センサ装置は、光学素子、たとえば分光器、レンズ等の光学系と組み合わせたものであり、波長分布測定を遂行したり、撮像装置として用いたり、多くの有用な実用製品を得ることができる。上記の光学センサ装置の具体例としては、(i)視界支援もしくは監視をするための撮像装置、(ii)生体成分検査装置、水分検査装置、食品品質検査装置、などの検査装置、(iii)燃焼ガスの成分把握などのための環境モニタリング装置、などを挙げることができる。要は、上記の受光素子、受光素子アレイ、もしくはハイブリッド型検出装置と、レンズ、フィルタ、光ファイバ、回折格子、分光レンズなどの光学素子とを組み合わせた装置であれば何でもよい。画面表示や判定をする場合は、さらにマイコンや画面表示装置が加わる。
本発明の受光素子アレイの製造方法では、画素電極が配列された受光素子アレイを製造する。この製造方法は、半導体ウエハ上に、温度450℃以上650℃以下でエピタキシャル積層体を成長し、その後、冷却することで、該エピタキシャル積層体の表面凹に、半導体ウエハを反らせる工程と、エピタキシャル積層体の表面に画素電極を形成する工程と、画素電極にバンプを形成するために、画素電極ごとにバンプの材料を、同一形状、同一重量で、配設する工程と、半導体ウエハを個片化して、チップ状の受光素子アレイを形成する工程と、受光素子アレイのバンプに平板を当て、該バンプの頂面が、該平板の面に揃うように、圧力をかけて押すことを特徴とする。
上記の方法によって、簡単に、受光素子アレイチップにおいて電極配列の外周寄り範囲のバンプを、中央範囲のバンプよりも、太径で短尺とすることができる。また、バンプの頂面が1つの平面を形成するので、短ピッチで高密度に配列されたバンプ(電極)同士を、相手と食い違い(すれ違い)なく、確実に接続しやすくなる。バンプの頂部が凸状に突き出ていると、先端での少しの位置ずれでも食い違いを生じて、接続不良を生じやすい。頂面が平板で押されていると、平面状になり、少しの位置ずれがあっても相手と接続を形成しやすい。
本発明の検出装置の製造方法は、上記の製造方法で製造された受光素子アレイを用いた検出装置を製造する。この製造方法では、その受光素子アレイの画素電極に適合する読み出し電極を有する読み出し回路(ROIC)を準備して、該読み出し電極にバンプを形成し、受光素子アレイの画素電極のバンプと、読み出し回路の読み出し電極のバンプとを当てて、圧着または加熱溶融により接合することを特徴とする。
画素電極に適合する読み出し電極とは、配列された両方の電極の位置が合っていることをいう。
これによって、少なくとも受光素子アレイの電極配列の外周寄り範囲のバンプは、中央範囲のバンプよりも、太径、短尺である。このため、バンプ同士を接合した検出装置では、外周寄り範囲に大きな熱応力が生じても、その荷重を受けても、変形等は小さく抑制でき、この結果、接続不良を抑制することができる。
上記の検出装置の製造方法では、読み出し回路の読み出し電極にバンプを形成した後、読み出し回路を凹状曲面の支台に載せ、読み出し電極上のバンプに平板を当てて圧力をかけて押し、その後、受光素子アレイの画素電極のバンプと、読み出し回路の読み出し電極のバンプとを接合することができる。
これによって、受光素子アレイおよび読み出し回路の両方とも、外周寄り範囲のバンプを、中央範囲のバンプよりも、太径、短尺とすることができる。この結果、熱応力に対する耐性をより高めることができ、欠落のない高品位な画素情報を得ることができる。
支台の凹状曲面は、中央から外側に放射状に10mm当たり2μm〜10μmm上り、外側ほど大きく上る構成をとることができる。これによって、シリコンを用いた読み出し回路を凹状に反らしながら、バンプの配列形態を外周寄りほど太径、短尺にすることができる。これは受光素子アレイの反りおよびバンプ形態に類似しており、受光素子アレイおよび読み出し回路の両方とも、熱応力にそなえており、応力に対してより耐性の高い検出装置を得ることができる。
本発明の読み出し回路の製造方法は、半導体基板上に形成され、読み出し電極が配列された読み出し回路を製造する。この製造方法は、読み出し回路の読み出し電極ごとにバンプを形成する工程と、凹状曲面の表面を有する支台を準備する工程と、バンプが形成された読み出し回路を支台に配置して、バンプに平板を当てて圧力をかけて押す工程とを備えることを特徴とする。
これによって、シリコンを用いた読み出し回路を凹状に反らしながら、バンプの配列形態を外周寄りほど太径、短尺にすることができる。これは受光素子アレイの反りおよびバンプ形態に類似しており、少なくとも読み出し回路を、熱応力にそなえたものにすることができる。
本発明のさらに別の検出装置の製造方法では、上記読み出し回路の製造方法で製造された凹状に反った読み出し回路を用いた検出装置を製造する。この製造方法では、読み出し回路の読み出し電極に適合する画素電極を有する受光素子アレイを準備して、該画素電極にバンプを形成し、読み出し回路の読み出し電極のバンプと、受光素子アレイの画素電極のバンプとを当てて、圧着または加熱融合により接合することができる。
これによって、少なくとも熱応力にそなえた読み出し回路を用いて、検出装置を製造することができる。受光素子アレイは、類似の熱応力に耐性を有するバンプ形態を有していてもよいし、そうでなくてもよい。
本発明の検出装置等によれば、小型および低コストを確保しながら、熱膨張率の差に起因して起こる、バンプの接合不良や、絶縁不良を防止することができ、欠落等がない高品位の画素信号の授受が可能となる。
本発明の実施の形態1における受光素子アレイを示す図である。 (a)は、図1に示した受光素子アレイと、シリコン基板に形成された読み出し回路とを組み合わせて製造した検出装置、(b)はその読み出し回路、を示す図である。 検出装置の具体的な構造を示し、(a)はグランド電極どうしを配線回路で接続するタイプ、(b)はグランド電極どうしを対面させてバンプで接合するタイプ、を示す図である。 検出装置の製造方法において、(a)はエピタキシャル積層体を成長した状態を示し、(b)は冷却して反らせた状態を示す。 InP基板の裏面に研磨処理を施した場合において、不純物を選択拡散し、電極を形成したあと、バンプを配置した状態を示す図である。 InP基板に研磨処理を施さず、支持部材で適合して水平姿勢を保たせた場合において、不純物を選択拡散し、電極を形成したあと、バンプを配置した状態を示す図である。 エピタキシャルウエハを示す図である。 個片化したチップ状の受光素子アレイを示す図である。 反りの測定結果を示し、(a)は反りが外周で2μm(Max])の事例、(b)は反りが外周で5μm(Max)の事例、の図である。 受光素子アレイのバンプに平坦化処理を行う状態を示す図である。 平坦化後の、バンプの高さ(平坦化後)と、バンプ直径および隣接隙間との関係を示すシミュレーション結果の図である。 接合装置によって、読み出し回路のバンプと受光素子アレイのバンプとを接合しようとする状態の図である。 本発明の実施の形態2における、シリコンに形成された読み出し回路(CMOS)を示し、(a)は、全体が表面凹に椀状に反ったままの場合、また(b)は、全体の反りがなくなり平坦性を復元する場合、を示す図である。 受光素子アレイと、図13に示すCMOSとを組み合わせた検出装置を示す図である。 図13に示した読み出し回路を製造する方法を示す図である。 本発明の実施の形態3における検出装置を示す図である。 接合装置を用いて本実施の形態の検出装置を製造する方法を示す図である。
(実施の形態1)
図1は、本発明の実施の形態1における受光素子アレイ(センサチップ)50を示す図である。この受光素子アレイ50は、InP基板1上に、図示しない受光層を含むInP系エピタキシャル積層体7が形成されている。InPエピタキシャル積層体7の表面からは、p型不純物の亜鉛(Zn)が選択拡散によって離散的に導入されてp型領域6が形成されている。各p型領域6が画素の中核となる。p型領域6には、図示しない画素電極(p側電極)がオーミック接触するように形成されていて、その画素電極上にバンプ9が設けられている。本実施の形態における受光素子アレイ50の特徴は、次のとおりである。
(1)エピタキシャル積層体7の表面が、上(外)に対して凹状曲面となっている。
(2)外周寄り範囲Kのバンプ9は、中央範囲Cのバンプ9よりも、径が太く、高さが低い。高さは、電極面からバンプ頂面9sまでの距離である。
(3)バンプ9の頂面9sは、平面であり、すべてが1つの平面Hに揃っている。すなわちすべてのバンプ9の頂面9sは、1つの平面Hに載っている。
また、InP基板1は、研磨によって平坦化されているが、平坦化しないで、離散配置した支持部材等によって水平になるように支えて、裏面における反りが水平支持等に影響しないようにしてもよい。
図2(a)は、図1に示した受光素子アレイ50と、シリコン基板に形成された読み出し回路であるCMOS70とを組み合わせて製造した検出装置10を示す図である。CMOS70は、図2(b)に示すものを用いている。CMOS70におけるバンプ39は、すべて同じ形状、同じ材質のバンプであるが、相手の受光素子アレイ50のバンプ9が、図1に示す形態をとるため、バンプ9,39同士が圧着または加熱溶融によって接合されると、接合されたバンプ9,39についても、外周寄り範囲Kの接合されたバンプ9,39のほうが、中央範囲Cの接合されたバンプ9,39よりも、太径、短尺となる。このため、次の利点を得ることができる。
(E1)シリコンとInPの熱膨張係数差によって生じる熱応力が生じても、大きく現れる外周寄り範囲Kの接合されたバンプ9,39が太径で短尺であるため、変形なしに、または変形を抑制して、負担することができる。このため、熱応力起因の変形による接続不良、絶縁不良等を防ぐことができる。
(E2)受光素子アレイ50のバンプ9の頂面9sが平坦化されているので、相手(CMOS70)のバンプ39と、食い違いまたはすれ違いを生じにくい。たとえば、ともに先端側に細くなるバンプを圧着する場合、少しのずれがあるとすれ違いが生じて接続不良や、絶縁不良(隣のバンプとの接触)を生じる。上記受光素子アレイ50のバンプ9の頂面9sは平坦化されているので、上記のようなすれ違いを防止することができる。
図3(a),(b)は、図2(a)に示した検出装置10を構成する受光素子アレイ50などを具体的に示す図である。図3(a)において、受光素子アレイ50は、n型InP基板1/n型InPバッファ層またはn型InGaAsバッファ層2/受光層(光吸収層)3/InPキャップ層4、のエピタキシャル積層体7に形成されている。画素Pには、InPキャップ層4からp型不純物の亜鉛(Zn)が選択拡散されて受光層3に届くp型領域6が形成され、p型領域6の先端部にpn接合15が形成されている。p型領域6は受光層3にまで届き、pn接合15は受光層3内に位置している。画素Pを構成する受光素子の主体をなすp型領域6は、隣り合うp型領域とは選択拡散されていない領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造により、暗電流の低い受光素子アレイ50を得ることができる。
p型領域6には、p側電極11すなわち画素電極11がオーミック接触しており、画素電極11と接合バンプ9とは導電接続している。画素電極11は、InPキャップ層4にオーミック接触する電極部11aとそれを被覆する被覆金属11bとで構成される。バンプ9は被覆金属11b上に形成される。p型領域6/画素電極11を含む領域からなる単位の受光素子が、画素Pに対応する部分である。画素電極11に対して共通のグランド(接地)電位を与えるn側電極12は、n型InP基板1の裏面にオーミック接触されている。
光が入射される入射面となるInP基板1の裏面にはSiON膜の反射防止膜35が配置されている。また、p型領域6を形成する選択拡散に用いられたSiNの選択拡散マスクパターン36は、そのまま残されている。その選択拡散マスクパターン36の開口部またはInPキャップ層4の表面、および当該選択拡散マスクパターン36を被覆するパッシベーション膜43が設けられている。
一方、ROICを構成するCMOS70では、画素電極11に対応する位置に、パッド71aと被覆金属71bとで構成される読み出し電極71が形成されている。画素電極11上のバンプ9と、読み出し電極71上のバンプ39とが、圧着されることで、接合されたバンプ9,39が形成される。
図3(a)において、受光素子アレイ50の受光層3は波長1μm〜3μmのいずれかの波長域に受光感度を持てば、どのような受光層でもよい。たとえばInGaAsNP、InGaAsNSb、およびInGaAsNのうちのいずれかとすることができる。
また、とくに上記の波長域の長波長側に感度を持たせる場合は、受光層3をタイプ2のMQWで構成するのがよい。受光層3がタイプ2のMQWの場合には、p型不純物である亜鉛(Zn)を拡散するとき、良好な結晶性を確保するためMQWにおけるZn濃度を所定レベル以下に抑制するのがよい。このために、図示しない拡散濃度分布調整層をInPキャップ層4の側に設ける。図3(a)において、受光層3をMQWとする場合には、拡散濃度分布調整層が受光層3内のInPキャップ層4の側に含まれていると考えるのがよい。受光層3とキャップ層4との間に、図示しない拡散濃度分布調整層を挿入する場合、拡散濃度分布調整層はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分(受光層側の所定厚み部分)があっても電気抵抗が大きくなりにくいInGaAsで形成するのがよい。この拡散濃度分布調整層の挿入によって、結晶性に優れたタイプ2MQWを得ることができる。MQWには、GaAsSb/InGaAs、GaAsSb/InGaAsN、GaAsSb/InGaAsNP、GaAsSb/InGaAsNSb、などを用いるのがよい。これらのタイプ2MQWは、サブバンドを含めバンドギャップ波長が1.65μm以上3μm以下にあり、上記の長波長域に受光感度を持つ。
受光のときは、上記の画素電極11およびグランド電極12間に逆バイアス電圧を印加する。逆バイアス電圧の印加によって、n型不純物濃度が低い側(n型不純物バックグラウンド)により広く空乏層が生じる。MQWの受光層3における不純物のバックグラウンドは、n型不純物濃度(キャリア濃度)で5e16cm−3程度またはそれ以下とするのがよい。そして、pn接合の位置15は、MQWの受光層3のバックグラウンド(n型キャリア濃度)と、p型不純物のZnの濃度プロファイルとの交点で決まる。InPキャップ層4の表面から選択拡散された不純物(Zn)は、キャリア濃度で、拡散濃度分布調整層内で、InPキャップ層側の領域における1e18cm−3〜9.9e18cm−3からInP基板側の領域における5e16cm−3以下へと急峻に低下する分布を持たせるのがよい。これによって、画素電極11とp型領域6表面とはオーミック接触をとりやすく、かつInGaAsに特有の低バンドギャップエネルギとも合わせて画素電極直下の領域で良好な導電性を確保しながら、MQWの良好な結晶性を維持することができる。
画素Pの密度としては、たとえば320×256個(約8.2万画素)、ピッチ30μmとすることができる。
図3(b)に示す検出装置10は、基本的に図3(a)のものと同じである。相違点は、グランド電極12の構造だけである。図3(b)の検出装置10では、受光素子アレイ50のグランド電極(n側電極)12と、ROICのCMOS70のグランド電極72とが対面していて、接合されたバンプ9,39で導電接続されている。受光素子アレイ50では、電極部12aと配線電極12bとで、グランド電極12が形成され、p型不純物が選択拡散されていない領域に設けられた電極構造に導電接続され、その電極構造にバンプ9が設けられている。グランド電極12は、当然、外周寄り側の範囲Kに位置するので、グランド電極12のバンプ9も、図示しない中央範囲のバンプに比べて、太径で短尺となる。図3(a),(b)は、外周寄り範囲Kにおける検出装置10を示している。
次に製造方法について説明する。まず、図4(a)に示すように、InPウエハ(エピタキシャルウエハ)1aに受光層を含むエピタキシャル積層体7を450℃〜650℃の範囲で成長する。InPウエハ1aには、たとえば直径2インチのものを使用する。
受光層3をタイプ2MQWで構成する場合、受光素子アレイ50は、次の工程で製造される。
まず、図4(a)に示すように、InPウエハ1a上に、たとえば2μm厚みのn型InGaAsバッファ層2(またはn型InPバッファ層2)を成長する。次いで、(InGaAs/GaAsSb)、(InGaAsN/GaAsSb)、(InGaAsNP/GaAsSb、)、または(InGaAsNSb/GaAsSb)のタイプ2MQWの受光層3を形成する。成長方法はとくに限定しないが、たとえばMBE(Molecular Beam Epitaxy)法やMOVPE(Metal-organic Vapor Phase Epitaxy)法などを用いることができる。
以後は(InGaAs/GaAsSb)の場合を説明するが、他のものでも同じである。InPウエハ1aは、(100)から[111]方向または[11−1]方向に5度〜20度傾斜したオフアングル基板とするのがよい。より望ましくは、(100)から[111]方向または[11−1]方向に10度〜15度傾斜させる。このような大きなオフ角基板を用いることにより、欠陥密度が小さく結晶性に優れたエピタキシャル積層体7を得ることができる。
InPと格子整合するようInGaAsの組成はIn0.53Ga0.47Asとし、GaAsSbの組成はGaAs0.52Sb0.48とする。これにより格子整合度(|Δa/ao|:ただし、aは格子定数、aoはInPの格子定数、ΔaはInPとの格子定数差)を0.002以下とすることができる。
InGaAs層の厚みは5nm、またGaAsSb層の厚みは5nmであり、ペア数)はたとえば250とするのがよい。次いで、受光層3の上に、Zn選択拡散のための拡散濃度分布調整層として、たとえば厚み1μmのInGaAs層をエピタキシャル成長し、次いで、最後にたとえば厚み1μmのInPキャップ層4をエピタキシャル成長する。
このあと説明するように、InP基板1にグランド電極12を形成する場合、InP基板1は、オーミック接触させるために、Si等のn型不純物を所定レベル以上含むものを用いる。たとえばSiなどn型ドーパントを1e17cm−3程度またはそれ以上含むものがよい。
InGaAs/GaAsSbのタイプ2MQWの受光層3、InGaAsの拡散濃度分布調整層、およびInPキャップ層4は、ノンドープが望ましいが、Siなどn型ドーパントを極微量(たとえば2e15cm−3程度)ドーピングしてもよい。
このあと、エピタキシャルウエハ1a,7を室温に冷却する。すなわちエピタキシャル積層体7を成長した成長室(チャンバ)から、エピタキシャルウエハを取り出す。このとき、図4(b)に示すように、エピタキシャル積層体7の表面が凹状または椀状になるように、当該エピタキシャルウエハ1a,7全体が反る。この反りの程度はInP基板と受光層との格子整合度にもよるが、図4(b)に示すエピタキシャルウエハ1aのδ=数μm〜100μm程度である。
次いで、SiN選択拡散マスクパターン36を形成して選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してp型不純物を拡散導入して、p型領域6を形成する(図5、図6参照)。選択拡散では、p型領域6がnGaAs/GaAsSbのタイプ2MQWの受光層3内に届くようにする。p型領域6のフロント先端部がpn接合15を形成する。そして、pn接合15の近傍におけるZn濃度分布は、傾斜型接合を示すような分布になっている。
pn接合15は、次のように、広く解釈されるべきである。受光層3内において、p型不純物元素Znが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域(i領域と呼ばれる)であり、上記拡散導入されたp型領域6と当該i領域との間に形成される接合をも含むものである。すなわち上記のpn接合は、pi接合などであってもよく、さらに、これらpi接合におけるp濃度が非常に低い場合も含むものである。
上記のpn接合15は受光素子の端面に露出しない。画素Pの内側にp型領域6が限定され、画素Pは、複数個、素子分離溝なしに配列され、隣接する画素Pとは、確実に区分けされる(図3(a),(b)参照)。この結果、光電流のリークは抑制される。
次いで、p型領域6の表面(InPキャップ層4)に、いずれも図示していない、画素電極11(p側電極)およびInP基板裏面のグランド電極12を形成する。なお、グランド電極12は、エピタキシャルウエハ1a,7の周縁部だけでなく、このあと説明する個片化された各受光素子アレイチップに、設けられるが、詳細な表示を省略している。画素電極11は、p型領域6とオーミック接触を形成しやすい、Ti/Pt/Au、Au/Zn/Au/Ti/Auなどで形成するのがよい。また、グランド電極12(電極部12a)は、AuGeNi/Ti/Auなどで形成するのがよい。
このあと、図5または図6に示すようにバンプ9を形成する。図5は、上記のように反ったエピタキシャルウエハ1a,7について、InPウエハ1a裏面を研磨処理して平坦化した場合を示す。また、図6は、平坦化をしないで、図示しない離散配置した支持部の高さを調整することで、水平姿勢をとるようにした場合を示す。
図5および図6の場合ともに、バンプ9は図示しない画素電極上に、同じ重量、同じ形状になるように、自動化装置によってノズルから配設される。すなわち、この段階では、バンプ9はすべて同じ形状を有している。
バンプ9は、圧着しやすい金属であれば、単相金属、合金を問わずナノでもよい。たとえばインジウム(In)、錫(Sn)、インジウム合金、錫合金によって形成することができる。
図7は、ここまで形成したエピタキシャルウエハ1aを示す図である。このあと個片化して、受光素子アレイ(チップ)50を作製する。図7に示す事例については、2インチ径のウエハから11個の受光素子アレイ50を得ることができる。InPウエハ1aは、2インチ径に限られず、どのようなサイズでもよい。個片化は、常用されている方法によって行うことができる。
図8は、個片化された受光素子アレイ(チップ)50を示す図である。個片化しても、エピタキシャルウエハ1aにおける反りは引き継がれている。その反りの表面における椀状の曲面の程度の事例を、図9(a)、(b)に示す。個片化されて、縦8.5μm×横10μmの矩形の場合の反りである。反りが大きい場合と小さい場合である。図9(a)、(b)では、エピタキシャル積層体の表面を、中央部を底にして0.5μmピッチの等高線を示している。図9(a)では、等高線は全部で4本(4本目はコーナーにわずかに見える)、描かれており、コーナーにおける高さは約2μmだけ中央より高い。また、図9(b)では、10本の等高線が認められ、コーナーにおける高さは、中央部より5μmだけ高い。
図10は、平坦化装置60を用いて、下側ステージ65に配置された受光素子アレイ50のバンプ9に平板61を当てようとする状態を示す図である。平板61の押し下げ荷重は、たとえば200Nとする。このバンプ9の平坦化押し込みによって、図1に示す受光素子アレイ50を得ることができる。この受光素子アレイ50は、次の特徴を有していた。
(1)エピタキシャル積層体7の表面が、上(外)に対して凹状曲面となっている。
(2)外周寄り範囲Kのバンプ9は、中央範囲Cのバンプよりも、径が太く、短尺である。
(3)バンプ9の頂面9sは、平面であり、すべてが1つの平面Hに揃っている。すなわちすべてのバンプ9の頂面9sは、平板の面で規定される平面に載っている。
図11は、平坦化押し込みによって変形した結果の、バンプ9の高さ(横軸)と、直径および隣接隙間(縦軸)との関係(シミュレーション)を示す図である。図11における平坦化前の関係から、変形が始まる。押し込まれて、バンプ9の高さが減少するにつれて、バンプの直径は増大し、隣接隙間は減少する。外周寄り範囲Kの外周に近いバンプ9ほど、押し込まれる長さは大きく、従って、バンプ高さは小さくなる。逆に、中央範囲Cにおけるバンプ9は、平坦化前の高さからほとんど変わらないか、少ししか短くされない。この結果、中央から外周にかけて、外周に近いバンプ9ほど、大きく押し込まれて高さが低くなり、その結果、直径が大きくなり隣接隙間が小さくなる。たとえば、図9(a),(b)の反りが平均3.5μmの場合、中央のバンプ高さに外周のバンプ高さを揃えるとして、3.5μm強だけ押し込むことになる。図11によれば、少なくとも3.5μmの押し込みによって、外周のバンプ9は、直径が12μm程度から少なくとも17μmへと増大する。この直径の増大および短尺化は、荷重の負担という観点からみれば、非常に大きい。
図12は、接合装置80を用いて、受光素子アレイ50のバンプ9と、CMOS70のバンプ39とを接合しようとする状態を示す図である。CMOS70は平坦な下側ステージ85に固定され、受光素子アレイ50は上側ステージ81に固定されている。両者の距離を制御する接合距離制御によって、接合が行われる。接合は、通常、180℃〜250℃に加熱して、バンプを溶融させて接合する。常温で圧着させてもよい。これによって、図2(a)に示した検出装置10を得ることができる。
(実施の形態2)
図13は、本発明の実施の形態2における、シリコンに形成された読み出し回路70を示す図である。図13(a)は、全体が表面凹に椀状に反ったままの場合を、また(b)は、全体の反りがなくなり平坦性を復元する場合を示す図である。図13(a),(b)ともに、CMOS70は、図示しない読み出し電極を備えるCMOS本体70aと、読み出し電極上に設けられたバンプ39とで構成される。
図13(a)では、バンプ39の頂面39sは同じ高さを形成している。これに対して、図13(b)では、中央範囲Cのバンプ39の頂面39sは、外周寄り範囲Kのバンプ39の頂面よりも高さが高い(CMOS本体部70aの表面から遠くに位置する)。スプリングバック(復元)が生じた結果である。
ただし、外周寄り範囲Kのバンプ39が、中央範囲Cのバンプ39よりも、太径で、かつ短尺である点では、両方とも共通している。また、頂面39sは、両方とも、平面である。
図14は、図13に示すCMOS70と、受光素子アレイ50とを組み合わせた検出装置10を示す図である。CMOS70のバンプ39の形態は、実施の形態1における受光素子アレイ50のバンプ9の形態に類似しており、反りが図2(a)と上下逆になっている。接合されたバンプ39,9は、外周寄り範囲Kの接合されたバンプ39,9が、中央範囲Cの接合されたバンプ39,9よりも、太径で、かつ短尺である。このため、熱応力が生じても変形が抑制され、接続不良を防止でき、欠落点などのない高品位の検出装置を得ることができる。
また、CMOS70のバンプ39の頂面39sは押し込まれて形成された平面なので、相手のバンプ9の形状いかんによらず、食い違いまたはすれ違いが生じにくく、安定した接合が可能となる。
図15は、図13に示した読み出し回路であるCMOS70を製造する方法を示す図である。図15(a)において、平坦化装置60は、表面凹の椀状曲面を持つ下側ステージ65と、上側に平板61を有する押圧部とを備え、CMOS70を、その間に装入する。押圧は、たとえば200Nの荷重をかけて室温で行う。CMOS70を椀状曲面の下側ステージ65で支持しながら、平板61をバンプ39に当てて押し込む。これによって、シリコン上に形成された回路全体の復元性に応じて、図13(a)または(b)のCMOS70を得ることができる。
(実施の形態3)
図16は、本発明の実施の形態3における検出装置を示す図である。本実施の形態では、実施の形態1における受光素子アレイ50(図1参照)と、実施の形態2におけるCMOS70(図13(a),(b)参照)を用いた点に特徴がある。すなわち、図16に示す検出装置10では、受光素子アレイ50およびCMOS70の両方ともに、相手側に対して凹状に凹んだ曲面の表面を有している。そして、外周寄り範囲Kの接合されたバンプ9,39は、中央範囲Cの接合されたバンプ9,39よりも径が太く、短尺である。より詳しく見ると、厳密に線形といえないが、また多少のばらつきはあるが、中央から外周にかけて、外周に近い接合されたバンプ9,39ほど径が太く、短尺となっている。接合されたバンプ9,39の形態に、上記のバイアスがかかっている。とくに、本実施の形態では、受光素子アレイ50もCMOS70も、上記のバンプ9,39の形態をとるので、接合されたバンプ9,39は外周に近いものほど、太径で短尺というバイアス傾向が強く現れる。
このため、外周寄り範囲のバンプ9および39に大きな熱荷重がかかっても、応力的には大きくなりにくい。このため接合されたバンプ9,39は変形することはなく、または変形が生じたとしても実施の形態1,2におけるよりも小さい。このため、より安定的に接合不良を生じず、高品位の検出装置を得ることができる。
図17は、接合装置80を用いて本実施の形態の検出装置10を製造する方法を示す図である。CMOS70を支持する下側ステージ85は、CMOS70の反りに合わせて椀状曲面の表面を有する。この下側ステージ85にCMOS70を配置して、上側ステージ81に固定した受光素子アレイ50と、画素電極上のバンプ9と読み出し電極上のバンプ39とを位置合わせして、押し当て加熱して接合する。加熱温度は、バンプ9,39の材料(インジウムなど)の溶融温度に合わせて180℃〜250℃程度とするのがよい。
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
本発明の検出装置等によれば、小型および低コストを確保しながら、熱膨張率の差に起因して起こる、バンプの接合不良や、絶縁不良を防止することができる。とくに近赤外の長波長域に受光感度をもつ検出装置等を対象にしており、生体、水、食料、環境雰囲気等の検査において、高精度、高品位の情報を提供することができる。
1 InP基板、1a InPウエハ、2 バッファ層、3 受光層、4 キャップ層、6 p型領域、7 エピタキシャル積層体、9 受光素子アレイのバンプ、9s バンプの頂面、10 検出装置、11 画素電極(p側電極)、11a 電極部、11b 被覆金属、12 グランド電極(n側電極)、12a 電極部、12b 配線電極、15 pn接合、35 反射防止膜、36 選択拡散マスクパターン、39 読み出し回路のバンプ、39s バンプの頂面、43 ポリイミド保護膜、50 受光素子アレイ、60 平坦化装置、61 平板、65 下側ステージ、70 読み出し回路(CMOS)、70a CMOS本体部、71 読み出し電極、71a パッド、71b 被覆金属、72 グランド電極、72a パッド、72b 被覆金属、80 接合装置、81 上側ステージ、85 下側ステージ、C 中央範囲、K 外周寄り範囲、P 画素。

Claims (17)

  1. 配列された画素電極上にバンプが位置する受光素子アレイと、配列された読み出し電極上にバンプが位置する読み出し回路(ROIC:Read-Out IC)とが、バンプ同士を接合された検出装置であって、
    少なくとも前記受光素子アレイおよび読み出し回路の一方において、相手側に対面する表面が凹状曲面であり、かつ前記接合されたバンプについて、配列された領域の、外周寄り範囲に位置する接合されたバンプは、中央範囲に位置する接合されたバンプに比べて、太径で、高さが低いことを特徴とする、検出装置。
  2. 前記受光素子アレイは、半導体基板と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、前記画素電極がオーミック接触する画素領域は、不純物を前記エピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにpn接合を有し、前記受光層は前記半導体基板と格子整合条件、|a−ao|/ao≦0.002(ただし、a:受光層の格子定数、ao:半導体基板の格子定数)、を満たすことを特徴とする、請求項1に記載の検出装置。
  3. 前記受光層が、多重量子井戸構造(MQW:Multi-Quantum Well)によって構成され、前記受光層の前記画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、前記不純物元素は、前記拡散濃度分布調整層内で、前記画素電極側の領域における濃度範囲から前記半導体基板側の領域における低い濃度範囲へとステップ状に低下していることを特徴とする、請求項2に記載の検出装置。
  4. 前記半導体基板がInP基板であり、前記多重量子井戸構造が、タイプ2の、GaAsSb/InGaAs、GaAsSb/InGaAsN、GaAsSb/InGaAsNP、およびGaAsSb/InGaAsNSb、のいずれか1つであり、サブバンドを含めバンドギャップ波長が1.65μm以上3μm以下にあり、前記不純物が亜鉛(Zn)であり、前記拡散濃度分布調整層がInGaAsで形成されており、前記受光層の不純物濃度が5e16cm−3以下であり、前記拡散濃度分布調整層内で、前記画素電極側の領域における1e18cm−3以上9.9e18cm−3以下から前記InP基板側の領域における5e16cm−3以下へと低下していることを特徴とする、請求項3に記載の検出装置。
  5. 配列された画素電極上にバンプが位置する受光素子アレイであって、前記画素電極が配列されたエピタキシャル層の表面が凹状曲面であり、かつ前記バンプは頂面が1つの平面に揃っており、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低いことを特徴とする、受光素子アレイ。
  6. 前記受光素子アレイは、半導体基板上と、該半導体基板上に形成された受光層を含むエピタキシャル積層体とを備え、前記画素電極がオーミック接触する画素領域は、不純物を前記エピタキシャル積層体の表面から選択拡散することで形成されて該画素ごとにpn接合を有し、前記受光層は前記半導体基板と格子整合条件、|a−ao|/ao≦0.002(ただし、a:受光層の格子定数、ao:半導体基板の格子定数)、を満たすことを特徴とする、請求項5に記載の受光素子アレイ。
  7. 前記受光層が、多重量子井戸構造(MQW:Multi-Quantum Well)によって構成され、前記受光層の前記画素電極側の面に接して拡散濃度分布調整層が位置しており、該拡散濃度分布調整層のバンドギャップは半導体基板よりも小さい材料で形成されており、前記不純物元素は、前記拡散濃度分布調整層内で、前記画素電極側の領域における濃度範囲から前記半導体基板側の領域における低い濃度範囲へとステップ状に低下していることを特徴とする、請求項6に記載の受光素子アレイ。
  8. 前記半導体基板がInP基板であり、前記多重量子井戸構造が、タイプ2の、GaAsSb/InGaAs、GaAsSb/InGaAsN、GaAsSb/InGaAsNP、およびGaAsSb/InGaAsNSb、のいずれか1つであり、サブバンドを含めバンドギャップ波長が1.65μm以上3μm以下にあり、前記不純物が亜鉛(Zn)であり、前記拡散濃度分布調整層がInGaAsで形成されており、前記受光層の不純物濃度が5e16cm−3以下であり、前記拡散濃度分布調整層内で、前記画素電極側の領域における1e18cm−3以上9.9e18cm−3以下から前記InP基板側の領域における5e16cm−3以下へと低下していることを特徴とする、請求項7に記載の受光素子アレイ。
  9. 配列された電極上にバンプが位置する半導体チップであって、
    前記電極が配列されたエピタキシャル層の表面が凹状に反っており、かつ前記電極に設けられたバンプは頂面が平坦であり、かつ、配列された領域の、外周寄り範囲に位置するバンプは、中央範囲に位置するバンプに比べて、頂面が太径で、高さが低いことを特徴とする、半導体チップ。
  10. 前記半導体チップが読み出し回路(ROIC:Read-Out IC)であり、前記電極が読み出し電極であることを特徴とする、請求項9に記載の半導体チップ。
  11. 請求項1〜4のいずれか1項に記載の検出装置、請求項5〜8の受光素子アレイ、または請求項9〜10のいずれか1項に記載の半導体チップ、を用いたことを特徴とする光学センサ装置。
  12. 画素電極が配列された受光素子アレイの製造方法であって、
    半導体ウエハ上に、温度450℃以上650℃以下でエピタキシャル積層体を成長し、その後、冷却することで、前記エピタキシャル積層体の表面凹に、前記半導体ウエハを反らせる工程と、
    前記エピタキシャル積層体の表面に前記画素電極を形成する工程と、
    前記画素電極にバンプを形成するために、前記画素電極ごとに前記バンプの材料を、同一形状、同一重量で、配設する工程と、
    前記半導体ウエハを個片化して、チップ状の受光素子アレイを形成する工程と、
    前記受光素子アレイのバンプに平板を当て、該バンプの頂面が該平板の面に揃うように、圧力をかけて押す工程とを備えることを特徴とする、受光素子アレイの製造方法。
  13. 請求項12に記載の製造方法で製造された受光素子アレイを用いた検出装置の製造方法であって、前記受光素子アレイの画素電極に適合する読み出し電極を有する読み出し回路(ROIC)を準備して、該読み出し電極にバンプを形成し、前記受光素子アレイの画素電極のバンプと、前記読み出し回路の読み出し電極のバンプとを当てて、圧着または加熱溶融により接合することを特徴とする、検出装置の製造方法。
  14. 前記読み出し回路の読み出し電極にバンプを形成した後、前記読み出し回路を凹状曲面の支台に載せ、前記読み出し電極上のバンプに平板を当てて圧力をかけて押し、その後、前記受光素子アレイの画素電極のバンプと、前記読み出し回路の読み出し電極のバンプとを接合することを特徴とする、請求項13に記載の検出装置の製造方法。
  15. 前記支台の凹状曲面は、中央から外側に放射状に10mm当たり2μm〜10μmm上り、外側ほど大きく上ることを特徴とする、請求項14に記載の検出装置の製造方法。
  16. 半導体基板上に形成され、読み出し電極が配列された読み出し回路の製造方法であって、
    前記読み出し回路の読み出し電極ごとにバンプを形成する工程と、
    凹状曲面の表面を有する支台を準備する工程と、
    前記バンプが形成された読み出し回路を、前記支台に配置して、
    前記バンプに平板を当てて圧力をかけて押す工程とを備えることを特徴とする、読み出し回路の製造方法。
  17. 請求項16に記載の製造された読み出し回路を用いた検出装置の製造方法であって、前記読み出し回路の読み出し電極に適合する画素電極を有する受光素子アレイを準備して、該画素電極にバンプを形成し、前記読み出し回路の読み出し電極のバンプと、前記受光素子アレイの画素電極のバンプとを当てて、圧着または加熱融合により接合することを特徴とする、検出装置の製造方法。
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