JP2012034101A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、パワーオンリセット回路やスタートアップ回路など、電源投入時にシステムを正常動作させるのに必要な制御信号を発生する回路を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a circuit for generating a control signal necessary for normal operation of a system when power is turned on, such as a power-on reset circuit and a startup circuit.
パワーオンリセット回路は、電源投入時にシステムが誤動作するのを防止するために、電源電圧が所定の値になったときにリセット信号を出力する回路である。パワーオンリセット回路には種々の形態があるが、最も基本的な形態のものは抵抗またはダイオードとコンデンサとからなる遅延回路を備えたものである。遅延回路の出力が所定の閾値電圧を超えたときリセット信号が出力される。しかしながら、この回路は、電源電圧が非常に緩やかに上昇する場合にシステムが動作可能な電圧に電源電圧が達する前にリセット信号が出力されてしまうという問題がある。 The power-on reset circuit is a circuit that outputs a reset signal when the power supply voltage reaches a predetermined value in order to prevent the system from malfunctioning when the power is turned on. There are various forms of the power-on reset circuit, but the most basic form includes a delay circuit composed of a resistor or a diode and a capacitor. A reset signal is output when the output of the delay circuit exceeds a predetermined threshold voltage. However, this circuit has a problem that when the power supply voltage rises very slowly, the reset signal is output before the power supply voltage reaches the voltage at which the system can operate.
特開２００７−２７２４２９号公報（特許文献１）は、電源電圧が緩やかに上昇する場合にも動作可能なように改良されたパワーオンリセット回路の一例を開示する。具体的には、この文献に記載のパワーオンリセット回路は、電圧検出回路と、インバータと、トランジスタと、キャパシタとを備える。電圧検出回路は、電源電圧を分圧する複数の抵抗素子からなる分圧回路と、分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる。インバータには、電圧検出回路の出力信号が入力される。トランジスタは、前記インバータの入力ノードと接地との間に接続される。キャパシタは、インバータの出力により充電されるとともに、充電電圧をトランジスタのゲート電圧として供給する。 Japanese Patent Laying-Open No. 2007-272429 (Patent Document 1) discloses an example of a power-on reset circuit improved so as to be operable even when a power supply voltage gradually increases. Specifically, the power-on reset circuit described in this document includes a voltage detection circuit, an inverter, a transistor, and a capacitor. The voltage detection circuit includes a voltage dividing circuit including a plurality of resistance elements that divide the power supply voltage and a circuit that detects whether the power supply voltage is equal to or higher than a predetermined value based on the voltage divided by the voltage dividing circuit. The output signal of the voltage detection circuit is input to the inverter. The transistor is connected between the input node of the inverter and ground. The capacitor is charged by the output of the inverter and supplies the charging voltage as the gate voltage of the transistor.
特開２００３−３２０８８号公報（特許文献２）は、抵抗素子を使用しないパワーオンリセット回路の一例を開示する。この文献のパワーオンリセット回路は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタとディプレッション型のＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタからなる動作電圧設定回路と、２個のＰＭＯＳトランジスタおよびコンデンサからなる充電回路と、縦続接続されたインバータ回路とを含む。インバータ回路の出力がパワーオンリセットのための信号である。なお、特開２００８−２４３３２９号公報（特許文献３）の図１３にもディプレッション型のＭＯＳトランジスタを用いたパワーオンリセット回路の例が開示されている。 Japanese Patent Laying-Open No. 2003-32088 (Patent Document 2) discloses an example of a power-on reset circuit that does not use a resistance element. The power-on reset circuit of this document includes an operating voltage setting circuit composed of a PMOS (Positive-channel Metal Oxide Semiconductor) transistor and a depletion type NMOS (Negative-Channel Metal Oxide Semiconductor) transistor, two PMOS transistors and a capacitor. A charging circuit and cascaded inverter circuits are included. The output of the inverter circuit is a signal for power-on reset. An example of a power-on reset circuit using a depletion type MOS transistor is also disclosed in FIG. 13 of Japanese Patent Laid-Open No. 2008-243329 (Patent Document 3).
スタートアップ回路は、電源投入時に内部回路を速やかに安定動作させるために、内部回路に強制的に電圧を与える回路である。内部回路は、強制的電圧を入力するための第１のノードと、内部回路の電位を検出するための第２ノードとを含む。電源電圧が定常電圧に近づくことによって第２のノードの電位が閾値を超えると、スタートアップ回路は、第１のノードとの間を非接続の状態にするので強制的な電圧の印加が停止される。 The startup circuit is a circuit that forcibly applies a voltage to the internal circuit in order to quickly and stably operate the internal circuit when the power is turned on. The internal circuit includes a first node for inputting a forced voltage and a second node for detecting the potential of the internal circuit. When the potential of the second node exceeds the threshold due to the power supply voltage approaching a steady voltage, the startup circuit is disconnected from the first node, and thus the forced voltage application is stopped. .
スタートアップ回路にも種々の形態がある。たとえば、特開２００６−５０４３７号公報（特許文献４）に開示されるスタートアップ回路は、第１および第２のＰＭＯＳトランジスタと、第１および第２の容量素子と、抵抗素子とを含む。第１のＰＭＯＳトランジスタのドレインは内部回路の上記の第１のノードと接続され、第１のＰＭＯＳトランジスタのソースと電源ノードとの間に第１の容量素子が接続される。第２のＰＭＯＳトランジスタのゲートは内部回路の上記の第２のノードに接続され、第２のＰＭＯＳトランジスタのドレインは第１のＰＭＯＳトランジスタのゲートに接続され、ソースは電源ノードに接続される。第２のＰＭＯＳトランジスタのドレインと接地ノードとの間に第２の容量素子と抵抗素子とが並列に接続される。素子面積を縮小するために抵抗素子に代えてディプレッション型のＮＭＯＳトランジスタを用いてもよい。 There are various types of startup circuits. For example, a startup circuit disclosed in Japanese Unexamined Patent Publication No. 2006-50437 (Patent Document 4) includes first and second PMOS transistors, first and second capacitance elements, and a resistance element. The drain of the first PMOS transistor is connected to the first node of the internal circuit, and the first capacitor is connected between the source of the first PMOS transistor and the power supply node. The gate of the second PMOS transistor is connected to the second node of the internal circuit, the drain of the second PMOS transistor is connected to the gate of the first PMOS transistor, and the source is connected to the power supply node. A second capacitive element and a resistance element are connected in parallel between the drain of the second PMOS transistor and the ground node. In order to reduce the element area, a depletion type NMOS transistor may be used instead of the resistance element.
パワーオンリセット回路およびスタートアップ回路では、電源電圧が定常状態に立ち上がった後に回路を常時流れる電流による消費電力が問題となる。抵抗素子を用いた回路の場合には、抵抗素子の値を増大させることによって消費電力を抑えることができるが、抵抗値の増大に伴って回路面積が大きくなってしまうという問題がある。 In the power-on reset circuit and the start-up circuit, power consumption due to a current that constantly flows through the circuit after the power supply voltage rises to a steady state becomes a problem. In the case of a circuit using a resistance element, power consumption can be suppressed by increasing the value of the resistance element, but there is a problem that the circuit area increases as the resistance value increases.
抵抗素子に代えてＭＯＳトランジスタを用いた場合には、抵抗素子を用いる回路に比べて小面積化が可能である。さらにこの場合、特開２００８−２４３３２９号公報（特許文献３）の図１３のように複数個のＭＯＳトランジスタを直列に接続することによって消費電力の抑制も期待できる。しかしながら、この文献の例の場合には、基板バイアス効果によってドレイン−ソース間を流れる電流や基板電流が個々のＭＯＳトランジスタでばらばらになる。このため、実際のトランジスタの電気特性とシミュレーション結果とを一致させるのが困難になるので、回路が確実に動作しない場合が生じることになり、回路設計が困難である。 When a MOS transistor is used instead of the resistance element, the area can be reduced as compared with a circuit using the resistance element. Further, in this case, power consumption can be suppressed by connecting a plurality of MOS transistors in series as shown in FIG. 13 of JP 2008-243329 A (Patent Document 3). However, in the case of the example of this document, the current flowing between the drain and the source and the substrate current vary among the individual MOS transistors due to the substrate bias effect. For this reason, it becomes difficult to make the electrical characteristics of the actual transistor coincide with the simulation result, so that the circuit may not operate reliably, and the circuit design is difficult.
この発明の目的は、低消費電力性と小面積化とを両立させるとともに従来よりも設計性のよいパワーオンリセット回路またはスタートアップ回路を備えた半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device provided with a power-on reset circuit or a start-up circuit that achieves both low power consumption and a small area and has better design than conventional ones.
この発明の実施の一形態による半導体装置は、第１および第２の基準電位ノードと、中間電位ノードと、出力部と、第１および第２の電位設定部とを備える。第１および第２の基準電位ノード間には電源電圧が印加される。出力部は、電源投入時に、中間電位ノードの電位に応じた制御信号を生成し、生成した制御信号を電源電圧によって動作する内部回路に出力する。第１の電位設定部は、第１の基準電位ノードと中間電位ノードとの間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタを含む。第２の電位設定部は、第２の基準電位ノードと中間電位ノードとの間に直列接続された第１の導電型と反対の第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタを含む。第１のＭＯＳトランジスタおよび複数の第２のＭＯＳトランジスタの各ゲートには、電源投入後の定常状態において第１のＭＯＳトランジスタの電流駆動力が複数の第２のＭＯＳトランジスタの各々の電流駆動力よりも大きくなるような電位がそれぞれ与えられる。複数の第２のＭＯＳトランジスタは、互いに分離された複数のウェルにそれぞれ設けられる。複数の第２のＭＯＳトランジスタの各々において、ソースとウェルとが互いに接続される。 A semiconductor device according to an embodiment of the present invention includes first and second reference potential nodes, an intermediate potential node, an output unit, and first and second potential setting units. A power supply voltage is applied between the first and second reference potential nodes. The output unit generates a control signal corresponding to the potential of the intermediate potential node when the power is turned on, and outputs the generated control signal to an internal circuit that operates according to the power supply voltage. The first potential setting unit includes an enhancement type first MOS transistor having a first conductivity type connected between the first reference potential node and the intermediate potential node. The second potential setting unit includes a plurality of depletion-type second MOSs having a second conductivity type opposite to the first conductivity type and connected in series between the second reference potential node and the intermediate potential node. Including transistors. At the gates of the first MOS transistor and the plurality of second MOS transistors, the current driving capability of the first MOS transistor is higher than the current driving capability of each of the plurality of second MOS transistors in a steady state after power-on. Is also given a potential that also increases. The plurality of second MOS transistors are respectively provided in a plurality of wells separated from each other. In each of the plurality of second MOS transistors, the source and the well are connected to each other.
上記の実施の形態の半導体装置によれば、直列接続された複数の第２のＭＯＳトランジスタが互いに分離された複数のウェルにそれぞれ設けられるとともに、これらのトランジスタにおいてソースとウェルとが互いに接続される。これによって、低消費電力かつ小面積であるとともに従来よりも設計性のよいパワーオンリセット回路およびスタートアップ回路を提供することができる。 According to the semiconductor device of the above embodiment, a plurality of second MOS transistors connected in series are provided in a plurality of wells separated from each other, and a source and a well are connected to each other in these transistors. . As a result, it is possible to provide a power-on reset circuit and a start-up circuit that have low power consumption, a small area, and a better design than conventional ones.
以下、この発明の実施の形態について図面を参照して詳しく説明する。実施の形態１〜５では、パワーオンリセット回路の例について説明し、実施の形態６，７ではスタートアップ回路の例について説明する。以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the first to fifth embodiments, an example of a power-on reset circuit will be described, and in the sixth and seventh embodiments, an example of a startup circuit will be described. In the following description, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
＜実施の形態１＞
図１は、この発明の実施の形態１によるパワーオンリセット回路２を含む半導体装置１の構成を示す回路図である。図１を参照して、パワーオンリセット回路２は、電位設定部８，９と、出力部１０と、容量素子１３とを含む。パワーオンリセット回路２は、電源投入時や、電源電圧が一時的に低下したときなどに電源電圧の値に応じてリセット信号ＲＳを内部回路３に出力する。
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FIG. 1 is a circuit diagram showing a configuration of a
電位設定部８は、エンハンスメント型のＰＭＯＳトランジスタＥＰを含む。ＰＭＯＳトランジスタＥＰのソースは、電源電位が与えられる電源ノードＶＤＤに接続され、ＰＭＯＳトランジスタＥＰのドレインは中間電位ノードＮ１に接続され、ＰＭＯＳトランジスタＥＰのゲートは、接地電位（０Ｖ）が与えられる接地ノードＧＮＤに接続される。
The
電位設定部９は、中間電位ノードＮ１と接地ノードＧＮＤとの間に直列接続されたｎ個（ｎは２以上の整数）のディプレッション型のＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎを含む。ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのゲートは、いずれも接地ノードＧＮＤに接続される。
The
出力部１０は、中間電位ノードＮ１の電位を受けるインバータ１１と、インバータ１１の出力を受けるインバータ１２とを含む。インバータ１２の出力がリセット信号ＲＳとして内部回路３に出力される。インバータ１１，１２および内部回路３は、電源ノードＶＤＤと接地ノードＧＮＤとの間の電源電圧によって駆動される。
容量素子１３は、中間電位ノードＮ１と接地ノードＧＮＤとの間に接続される。容量素子１３は、電源電圧が短い期間だけ一時的に変動しても中間電位ノードＮ１の電位が変動しないようにするために設けられている。
図２は、図１のパワーオンリセット回路２を簡略化したパワーオンリセット回路２Ａの構成を示す回路図である。図２の電位設定部９Ａは、１個のディプレッション型のＮＭＯＳトランジスタＤＮによって構成される点で図１の電位設定部９と異なる。図２のその他の点は図１の場合と同じである。以下、図２を参照してパワーオンリセット回路２Ａの動作および作用効果を説明するが、その内容は図１のパワーオンリセット回路２の場合と共通する。
FIG. 2 is a circuit diagram showing a configuration of a power-on reset circuit 2A obtained by simplifying the power-on
ディプレッション型のＮＭＯＳトランジスタＤＮは、閾値電圧がマイナスの値であるので電源電圧が０Ｖであっても動作可能である。したがって、電源電圧が０Ｖのときは中間電位ノードＮ１は０Ｖに保たれ、容量素子１３の電圧は０Ｖに初期化されている。電源投入後、ＰＭＯＳトランジスタＥＰのゲート・ソース間電圧がトランジスタの閾値電圧以下の間は、中間電位ノードＮ１の電位は０Ｖに保たれる。この状態がリセット状態である。その後、電源電圧が上昇し、ＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタＤＮの電流駆動力より大きくなると、中間電位ノードＮ１の電位が上昇する。中間電位ノードＮ１の電位がインバータ１１の閾値電位を超えるとリセットが解除される。
Since the depletion type NMOS transistor DN has a negative threshold voltage, it can operate even when the power supply voltage is 0V. Therefore, when the power supply voltage is 0V, intermediate potential node N1 is kept at 0V, and the voltage of
リセット解除後もＰＭＯＳトランジスタＥＰからＮＭＯＳトランジスタＤＮへ常時電流が流れるが、この電流パスはＭＯＳトランジスタのみで構成されているため、電源電圧が変動しても電流パスを流れる電流値はほぼ一定に保たれる。このため、広い電源電圧に対応したシステムであっても、低電流を維持することが容易である。また、この電流パスを流れる電流の大きさは、主にＮＭＯＳトランジスタＤＮの駆動力に依存する。このため、電流を小さくするには、ＮＭＯＳトランジスタＤＮのトランジスタのチャネル長Ｌを長くする、チャネル幅Ｗを狭くする、さらには図１のように直列接続（「縦積み」または「カスコード接続」とも称する）にするなどの方法が有効である。これらの方法は、抵抗素子を用いた場合と比較して、面積へのインパクトは小さい。このため、小面積化と低消費電力化の両立が容易である。 Even after reset is released, a current always flows from the PMOS transistor EP to the NMOS transistor DN. However, since this current path is composed only of MOS transistors, the value of the current flowing through the current path is kept substantially constant even if the power supply voltage fluctuates. Be drunk. For this reason, even in a system that supports a wide power supply voltage, it is easy to maintain a low current. The magnitude of the current flowing through this current path mainly depends on the driving power of the NMOS transistor DN. For this reason, in order to reduce the current, the channel length L of the NMOS transistor DN is increased, the channel width W is decreased, and furthermore, as shown in FIG. 1, series connection ("vertical stacking" or "cascode connection") is used. Is effective. These methods have a small impact on the area as compared with the case where a resistance element is used. For this reason, it is easy to achieve both a reduction in area and a reduction in power consumption.
図２では、ＰＭＯＳトランジスタＥＰのゲートおよびＮＭＯＳトランジスタＤＮのゲートは接地ノードＧＮＤに接続されているが、必ずしもゲートに接地電位（０Ｖ）を与えなくてもよい。電源投入後の定常状態においてＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタＤＮの電流駆動力よりも大きくなるような電位が各ゲートに与えられればよいので、電源電圧を抵抗素子によって分圧した電圧をゲート電位として用いることもできる。 In FIG. 2, the gate of the PMOS transistor EP and the gate of the NMOS transistor DN are connected to the ground node GND, but it is not always necessary to apply the ground potential (0 V) to the gate. Since it is only necessary to give each gate a potential such that the current driving capability of the PMOS transistor EP is larger than the current driving capability of the NMOS transistor DN in a steady state after the power is turned on, the voltage obtained by dividing the power supply voltage by the resistance element is used. It can also be used as a gate potential.
図３は、図２の各部の電圧波形を示すタイミング図である。図３では、上から順に電源ノードＶＤＤの電位の時間変化、中間電位ノードＮ１の電位の時間変化、インバータ１１の出力電圧波形、およびインバータ１２の出力電圧波形（リセット信号ＲＳの波形）が示される。
FIG. 3 is a timing chart showing voltage waveforms at various parts in FIG. In FIG. 3, the time change of the potential of the power supply node VDD, the time change of the potential of the intermediate potential node N1, the output voltage waveform of the
図２、図３を参照して、時刻ｔ０で電源が投入され電源ノードＶＤＤの電位が上昇を開始する。これに伴って中間電位ノードＮ１の電位も上昇する。時刻ｔ１で、中間電位ノードＮ１の電位がインバータ１１の閾値電位Ｖｔｈに達すると、インバータ１１の出力電圧がハイレベル（電源ノードＶＤＤの電位）からローレベル（接地電位：０Ｖ）に変化し、インバータ１２の出力電圧（リセット信号ＲＳ）がローレベル（接地電位：０Ｖ）からハイレベル（電源ノードＶＤＤの電位）に変化する。時刻ｔ２で電源ノードＶＤＤの電位が定常状態に達する。
2 and 3, power is turned on at time t0, and the potential of power supply node VDD starts to rise. Along with this, the potential of the intermediate potential node N1 also rises. When the potential of the intermediate potential node N1 reaches the threshold potential Vth of the
図４は、図２のパワーオンリセット回路２Ａの比較例としてのパワーオンリセット回路１０２Ａの構成を示す回路図である。以下、図４の比較例と対比することによって、図２のパワーオンリセット回路２Ａの効果についてさらに説明する。
FIG. 4 is a circuit diagram showing a configuration of a power-on
図４のパワーオンリセット回路１０２Ａは、図２のＰＭＯＳトランジスタＥＰに代えてダイオード接続されたエンハンスメント型のＮＭＯＳトランジスタＥＮが設けられている点、および図２のディプレッション型のＮＭＯＳトランジスタＤＮが設けられていない点で、図２のパワーオンリセット回路２Ａと異なる。図４において電源電圧が０Ｖのとき、中間電位ノードＮ１の電位は０Ｖである。この状態がリセット状態である。電源電圧の上昇とともにＮＭＯＳトランジスタＰＮを流れる電流によって容量素子１３に電荷が蓄積される。中間電位ノードＮ１の電位がインバータ１１の閾値電位を超えたときにリセットが解除される。
The power-on
図４のパワーオンリセット回路１０２Ａでは、電源電圧が緩やかに上昇する場合、電源電圧が内部回路の動作可能電圧に達する前にリセットが解除されるという問題がある。ＮＭＯＳトランジスタＥＮは、ゲート・ソース間電圧が閾値電圧を超えていない場合でも電流が少し流れる。これによって容量素子１３が充電されるので、電源上昇が緩やかな場合、電源ノードＶＤＤの電位が内部回路３の動作可能な範囲に達する前に、中間電位ノードＮ１の電位がインバータ１１の閾値電位を越えてしまう。
In the power-on
さらに、図４のパワーオンリセット回路１０２Ａでは、容量素子１３をディスチャージするには容量素子１３およびＮＭＯＳトランジスタＥＮのリークによる電流パスしかないため、中間電位ノードＮ１の電位を０Ｖに戻すのに時間がかかるという問題がある。中間電位ノードＮ１に残留電荷が残っている場合には、リセット状態にならなかったり、すぐにリセットが解除されてしまう場合がある。
Further, in the power-on
これに対して、図２のパワーオンリセット回路２Ａでは、容量素子１３の残留電荷は、ディプレッション型のＮＭＯＳトランジスタＤＮを介して接地ノードＧＮＤに流れる。このため、パワーオンリセット回路２Ａの中間電位ノードＮ１の電位は、インバータ１１の閾値電圧より必ず低くなり、リセット状態が実現できる。リセット状態は、ＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタＤＮの電流駆動力を上回ると解除される。
On the other hand, in the power-on reset circuit 2A of FIG. 2, the residual charge of the
前述した特開２００７−２７２４２９号公報（特許文献１）に記載のパワーオンリセット回路の場合には、抵抗素子によって電源電圧を分圧した電圧とＮＭＯＳトランジスタの閾値電圧との大小関係によってリセット状態が解除される。このため、電源電圧の上昇が緩やかな場合でも正常に動作する。しかしながら、電源電圧の分圧用の抵抗素子には、リセット解除後にも電流が常時流れるので、電源電圧が大きくなると、抵抗素子に流れる電流も大きくなる。このため、広い電源電圧の範囲に対応したシステムでは低消費電力化は困難である。さらに、抵抗素子を流れる電流を小さくするには、抵抗素子の抵抗値を大きくする必要があるが、そうすると大きなレイアウト面積が必要になってしまう。以上の理由で、消費電力の低減と小面積化の両立が困難である。これに対して、図２のパワーオンリセット回路２Ａの場合には、既に説明したように小面積化と低消費電力化とを両立できる。 In the case of the power-on reset circuit described in Japanese Unexamined Patent Application Publication No. 2007-272429 (Patent Document 1) described above, the reset state is determined by the magnitude relationship between the voltage obtained by dividing the power supply voltage by the resistance element and the threshold voltage of the NMOS transistor. Canceled. For this reason, it operates normally even when the power supply voltage rises slowly. However, since the current always flows through the resistance element for dividing the power supply voltage even after reset is released, the current flowing through the resistance element increases as the power supply voltage increases. For this reason, it is difficult to reduce power consumption in a system that supports a wide range of power supply voltages. Furthermore, in order to reduce the current flowing through the resistance element, it is necessary to increase the resistance value of the resistance element, but in this case, a large layout area is required. For the above reasons, it is difficult to achieve both reduction in power consumption and reduction in area. On the other hand, in the case of the power-on reset circuit 2A of FIG. 2, it is possible to achieve both reduction in area and reduction in power consumption as already described.
再び図１を参照して、パワーオンリセット回路２では、電位設定部８，９の消費電力をさらに抑制するために、ｎ個（ｎは２以上の整数）のディプレッション型のＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎが直列接続される。この場合、基板バイアス効果が生じないように、ｎ個のＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎは、半導体基板上で互いに分離された複数のＰ型ウェルにそれぞれ形成されるとともに、各ＮＭＯＳトランジスタにおいて、ソースとＰ型ウェルとが接続される。以下、図５を参照して具体的に説明する。
Referring again to FIG. 1, in the power-on
図５は、図１の電位設定部８，９の構造の一例を模式的に示す断面図である。
図５を参照して、Ｐ型半導体基板２０にＮ型ウェル２１とＮ型埋込層２２とが設けられ、Ｎ型埋込層２２にはｎ個のＰ型ウェル２３＿１〜２３＿ｎが設けられる。すなわち、Ｐ型ウェル２３＿１〜２３＿ｎはトリプルウェル構造となっている。Ｐ型半導体基板２０は接地ノードＧＮＤに接続され、Ｎ型ウェル２１およびＮ型埋込層２２は電源ノードＶＤＤに接続される。ＰＭＯＳトランジスタＥＰはＮ型ウェル２１に形成され、ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎはＰ型ウェル２３＿１〜２３＿ｎにそれぞれ形成される。各ＮＭＯＳトランジスタはディプレッション型であるので、ドレイン・ソース間に高濃度のＮ型不純物層２４が設けられる。
FIG. 5 is a cross-sectional view schematically showing an example of the structure of the
Referring to FIG. 5, an N-
ＰＭＯＳトランジスタＥＰにおいて、ドレインＤは中間電位ノードＮ１に接続され、ソースＳは電源ノードＶＤＤに接続され、ゲートは接地ノードＧＮＤに接続される。 In the PMOS transistor EP, the drain D is connected to the intermediate potential node N1, the source S is connected to the power supply node VDD, and the gate is connected to the ground node GND.
ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎにおいて、第ｉ番目（ｉは１以上ｎ−１以下の整数）のＮＭＯＳトランジスタＤＮ＿ｉのソースＳは第ｉ＋１番目のＮＭＯＳトランジスタＤＮ＿ｉ＋１のドレインＤと接続される。第１番目のＮＭＯＳトランジスタＤＮ＿１のドレインＤは中間電位ノードＮ１に接続され、第ｎ番目のＮＭＯＳトランジスタＤＮ＿ｎのソースＳは接地ノードＧＮＤに接続される。ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのゲートＧはいずれも接地ノードＧＮＤに接続される。さらに、ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎの各々において、ソースＳとＰ型ウェルとが互いに接続される。
In the NMOS transistors DN_1 to DN_n, the source S of the i-th (i is an integer between 1 and n−1) NMOS transistor DN_i is connected to the drain D of the (i + 1) -th NMOS
図１、図５のように、各ＮＭＯＳトランジスタにおいてソースとウェルとを接続する効果を、次の図６の比較例と対比して説明する。 The effect of connecting the source and well in each NMOS transistor as shown in FIGS. 1 and 5 will be described in comparison with the comparative example shown in FIG.
図６は、図１のパワーオンリセット回路２の比較例としてのパワーオンリセット回路１０２Ｂの構成を示す回路図である。図６の電位設定部１０９は、ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎの各ボディ（バックゲート）が接地ノードＧＮＤに接続され、各ソースには接続されていない点で図１の電位設定部９と異なる。したがって、図５の断面図において、図６の電位設定部１０９の場合には、Ｎ型埋込層２２およびＰ型ウェル２３＿１〜２３＿ｎが設けられておらず、ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎはＰ型半導体基板２０に形成される。
FIG. 6 is a circuit diagram showing a configuration of a power-on
図１、図６のいずれの場合も、ＮＭＯＳトランジスタを何段もスタックすることでパワーオンリセット回路の消費電流を抑制できる。特に、図６のように各ＮＭＯＳトランジスタのゲートとボディ（バックゲート）とを接地ノードＧＮＤに接続した場合には、各ＮＭＯＳトランジスタにおいてソースの電位とボディ（基板）の電位とが異なり、ソース・基板間に逆バイアスが印加される。このため、ＮＭＯＳトランジスタが多段になるほど基板バイアス効果によってドレイン・ソース間の電流値が小さくなるので、図１の電位設定部９の場合に比べて少ない段数で、すなわち、小面積で消費電流を抑えることができる。
In both cases of FIGS. 1 and 6, the current consumption of the power-on reset circuit can be suppressed by stacking NMOS transistors in multiple stages. In particular, when the gate and body (back gate) of each NMOS transistor are connected to the ground node GND as shown in FIG. 6, the source potential and the body (substrate) potential are different in each NMOS transistor. A reverse bias is applied between the substrates. For this reason, as the number of NMOS transistors increases, the current value between the drain and the source becomes smaller due to the substrate bias effect. Therefore, the current consumption is suppressed with a smaller number of stages, that is, with a smaller area than in the case of the
しかしながら、図６の場合には、ソース・ボディ間の電圧がＮＭＯＳトランジスタごとにばらばらになるために、ドレイン・ソース間を流れるドレイン電流やドレイン・基板間の基板電流が個々のＮＭＯＳトランジスタで異なる。このため、実際のトランジスタの電気特性をシミュレーション結果に一致させるのが困難であり、回路が確実に動作しない場合が生じるので設計が容易でない。たとえば、シミュレーションで得られたＮＭＯＳトランジスタの電流値よりも実際の電流値が小さい場合は、容量素子１３に蓄積された電荷を引き抜くことができず正常に動作しない可能性がある。逆に、シミュレーションで得られたＮＭＯＳトランジスタの電流値よりも実際の電流値が大きい場合は、ＰＭＯＳトランジスタＥＰの電流駆動力が不足するために中間電位ノードＮ１の電位がインバータ１１の閾値電位を超えない可能性がある。
However, in the case of FIG. 6, since the source-body voltage varies for each NMOS transistor, the drain current flowing between the drain and the source and the substrate current between the drain and the substrate are different for each NMOS transistor. For this reason, it is difficult to make the electrical characteristics of the actual transistor coincide with the simulation result, and the circuit may not operate reliably, so that the design is not easy. For example, when the actual current value is smaller than the current value of the NMOS transistor obtained by simulation, there is a possibility that the charge accumulated in the
一方、図１および図５に示すように、各ＮＭＯＳトランジスタにおいてソースとボディ（ウェル）とを接続するようにすれば、ソースの電位とボディ（ウェル）の電位とが等しくなるため、ソース・ボディ間には逆バイアスは印加されない。ドレイン電流を抑制するためには図６の場合よりも多くの段数が必要になるが実際のトランジスタの電気特性とシミュレーション結果との一致性が改善され設計性がよくなる。 On the other hand, as shown in FIGS. 1 and 5, if the source and the body (well) are connected in each NMOS transistor, the source potential and the body (well) potential become equal. No reverse bias is applied between them. In order to suppress the drain current, a larger number of stages is required than in the case of FIG. 6, but the consistency between the actual electric characteristics of the transistor and the simulation result is improved and the design is improved.
図１では、ＰＭＯＳトランジスタＥＰのゲートおよびＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのゲートはいずれも接地ノードＧＮＤに接続されているが、必ずしも各ゲートに接地電位（０Ｖ）を与えなくてもよい。電源投入後の定常状態においてＰＭＯＳトランジスタＥＰの電流駆動力が各ＮＭＯＳトランジスタの電流駆動力よりも大きくなるような電位を各トランジスタのゲートに与えればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 In FIG. 1, the gate of the PMOS transistor EP and the gates of the NMOS transistors DN_1 to DN_n are all connected to the ground node GND, but it is not always necessary to apply the ground potential (0 V) to each gate. A voltage obtained by dividing the power supply voltage by the resistor element may be applied to the gate of each transistor so that the current driving capability of the PMOS transistor EP is larger than the current driving capability of each NMOS transistor in a steady state after power-on. Can also be given to the gate.
＜実施の形態２＞
図７は、この発明の実施の形態２によるパワーオンリセット回路２Ｂの構成を示す回路図である。図７のパワーオンリセット回路２Ｂは、電位設定部８，９に代えて電位設定部８Ａ，９Ａを含む点で、図１のパワーオンリセット回路２と異なる。図７のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
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FIG. 7 is a circuit diagram showing a configuration of a power-on reset circuit 2B according to the second embodiment of the present invention. The power-on reset circuit 2B of FIG. 7 is different from the power-on
電位設定部８Ａは、電源ノードＶＤＤと中間電位ノードＮ１との間に直列接続されたｍ個（ｍは２以上の整数）のエンハンスメント型のＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍを含む。ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍのゲートは、いずれも接地ノードＧＮＤに接続される。ｍ個のＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍは、互いに分離された複数のＮ型ウェルにそれぞれ形成されるとともに、各ＰＭＯＳトランジスタにおいてソースとウェルとが接続される。 The potential setting unit 8A includes m (m is an integer of 2 or more) enhancement type PMOS transistors EP_1 to EP_m connected in series between the power supply node VDD and the intermediate potential node N1. The gates of the PMOS transistors EP_1 to EP_m are all connected to the ground node GND. The m PMOS transistors EP_1 to EP_m are respectively formed in a plurality of N-type wells separated from each other, and the source and well are connected in each PMOS transistor.
電位設定部９Ａは、中間電位ノードＮ１と接地ノードＧＮＤとの間に接続されたディプレッション型のＮＭＯＳトランジスタＤＮを含む。ＮＭＯＳトランジスタＤＮのゲートは接地ノードＧＮＤに接続される。
図８は、図７の電位設定部８Ａ，９Ａの構造を模式的に示す断面図である。
図８を参照して、接地ノードＧＮＤに接続されたＰ型半導体基板２０にｍ個のＮ型ウェル２１＿１〜２１＿ｍが設けられる。ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍは、Ｎ型ウェル２１＿１〜２１＿ｍにそれぞれ形成され、ＮＭＯＳトランジスタＤＮはＰ型半導体基板２０に形成される。ＮＭＯＳトランジスタＤＮはディプレッション型であるので、ドレイン・ソース間に高濃度のＮ型不純物層２４が設けられる。
FIG. 8 is a cross-sectional view schematically showing the structure of the
Referring to FIG. 8, m N-type wells 21_1 to 21_m are provided in P-
ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍにおいて、第ｉ番目（ｉは１以上ｍ−１以下の整数）のＰＭＯＳトランジスタＥＰ＿ｉのドレインＤは第ｉ＋１番目のＰＭＯＳトランジスタＥＰ＿ｉ＋１のソースＳと接続される。第１番目のＰＭＯＳトランジスタＥＰ＿１のソースＳは電源ノードＶＤＤに接続され、第ｍ番目のＰＭＯＳトランジスタＥＰ＿ｍのドレインＤは中間電位ノードＮ１に接続される。ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍのゲートＧはいずれも接地ノードＧＮＤに接続される。さらに、ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍの各々において、ソースＳとＮ型ウェルとが互いに接続される。
In the PMOS transistors EP_1 to EP_m, the drain D of the i-th (i is an integer between 1 and m−1) PMOS transistor EP_i is connected to the source S of the (i + 1) th PMOS
ＮＭＯＳトランジスタＤＮにおいて、ドレインＤは中間電位ノードＮ１に接続され、ソースＳおよびゲートＧは接地ノードＧＮＤに接続される。 In the NMOS transistor DN, the drain D is connected to the intermediate potential node N1, and the source S and the gate G are connected to the ground node GND.
図７、図８に示すパワーオンリセット回路２Ｂによれば、直列接続されたＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍを設けることによってリセット解除後に定常的に流れる電流量を低減することができ、かつ、抵抗素子を用いた回路に比べて小面積化を実現できる。中間電位ノードＮ１と接地ノードＧＮＤとの間にディプレッション型のＮＭＯＳトランジスタＤＮを設けることによって、電源電圧が０Ｖのときに中間電位ノードＮ１の電位を確実に０Ｖにすることができる。電源電圧の上昇に伴って、ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍの各々の電流駆動力がＮＭＯＳトランジスタＤＮの電流駆動力より大きくなると、中間電位ノードＮ１の電位が閾値電位を超えるので、リセット状態が解除される。このとき、直列接続されたＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍの個数ｍによって、リセットが解除されるまでの時間を調整することができる。 According to the power-on reset circuit 2B shown in FIGS. 7 and 8, by providing the PMOS transistors EP_1 to EP_m connected in series, the amount of current that flows steadily after reset release can be reduced, and the resistance element can be reduced. The area can be reduced compared to the circuit used. By providing the depletion type NMOS transistor DN between the intermediate potential node N1 and the ground node GND, the potential of the intermediate potential node N1 can be reliably set to 0V when the power supply voltage is 0V. When the current driving capability of each of the PMOS transistors EP_1 to EP_m becomes larger than the current driving capability of the NMOS transistor DN as the power supply voltage increases, the potential of the intermediate potential node N1 exceeds the threshold potential, so that the reset state is released. . At this time, the time until the reset is released can be adjusted by the number m of the PMOS transistors EP_1 to EP_m connected in series.
図９は、図７のパワーオンリセット回路２Ｂの比較例としてのパワーオンリセット回路１０２Ｃの構成を示す回路図である。図９の電位設定部１０８は、ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍの各ボディ（バックゲート）が接地ノードＧＮＤに接続され、各ソースには接続されていない点で図７の電位設定部８Ａと異なる。したがって、図９の電位設定部１０８の場合には、図８の断面図において、Ｎ型ウェル２１＿１〜２１＿ｍが分離されず、共通化されている。
FIG. 9 is a circuit diagram showing a configuration of a power-on reset circuit 102C as a comparative example of the power-on reset circuit 2B of FIG. The
図７、図９のいずれの場合も、ＰＭＯＳトランジスタＥＰを複数段スタックすることによってパワーオンリセット回路の消費電流を抑制できる。しかしながら、図９のように各ＰＭＯＳトランジスタのゲートを接地ノードＧＮＤに接続し、ボディ（バックゲート）を電源ノードＶＤＤに接続した場合には、基板バイアス効果によってドレイン電流や基板電流が個々のＰＭＯＳトランジスタによって異なる。このため、実際のトランジスタの電気特性をシミュレーション結果に一致させるのが困難になるので設計が容易でない。これに対して、図７、図８に示すように各ＰＭＯＳトランジスタにおいてソースとボディ（ウェル）とを接続するようにすれば、ソース・ボディ間には逆バイアスが印加されない。このため、実際のトランジスタの電気特性とシミュレーション結果との一致性が改善され設計性がよくなる。 7 and 9, the current consumption of the power-on reset circuit can be suppressed by stacking a plurality of PMOS transistors EP. However, when the gate of each PMOS transistor is connected to the ground node GND and the body (back gate) is connected to the power supply node VDD as shown in FIG. It depends on. For this reason, it is difficult to make the electrical characteristics of the actual transistor coincide with the simulation result, so that the design is not easy. On the other hand, if the source and body (well) are connected in each PMOS transistor as shown in FIGS. 7 and 8, no reverse bias is applied between the source and body. For this reason, the consistency between the electrical characteristics of the actual transistor and the simulation result is improved, and the design is improved.
図７では、ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍのゲートおよびＮＭＯＳトランジスタＤＮのゲートはいずれも接地ノードＧＮＤに接続されているが、必ずしも各ゲートに対して接地電位（０Ｖ）を与えなくてもよい。電源投入後の定常状態において各ＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタの電流駆動力よりも大きくなるような電位を各トランジスタのゲートに与えればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 In FIG. 7, the gates of the PMOS transistors EP_1 to EP_m and the gate of the NMOS transistor DN are all connected to the ground node GND. However, the ground potential (0 V) is not necessarily applied to each gate. A voltage obtained by dividing the power supply voltage by the resistance element may be applied to the gate of each transistor so that the potential of each PMOS transistor EP is larger than that of the NMOS transistor in a steady state after power-on. Can also be given to the gate.
図１０は、実施の形態２の変形例としてのパワーオンリセット回路２Ｃの構成を示す回路図である。図１０のパワーオンリセット回路２Ｃは、図１の電位設定部８を図７に示す電位設定部８Ａに置換した点で図１のパワーオンリセット回路２と異なる。すなわち、図１０のパワーオンリセット回路２Ｃは、図１のパワーオンリセット回路２と図７のパワーオンリセット回路２Ｂとを組み合わせたものと考えることができる。直列接続されたＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍおよびＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎを設けることによって、リセット状態の解除後に定常的に流れる電流を低減することができる。さらに、ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍの個数ｍおよびＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎの個数ｎを調整することによってリセット状態が解除されるまでの時間を調整することができる。
FIG. 10 is a circuit diagram showing a configuration of a power-on reset circuit 2C as a modification of the second embodiment. The power-on reset circuit 2C of FIG. 10 differs from the power-on
図１０では、ＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｍのゲートおよびＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのゲートはいずれも接地ノードＧＮＤに接続されているが、必ずしも各ゲートに対して接地電位（０Ｖ）を与えなくてもよい。電源投入後の定常状態において各ＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタの電流駆動力よりも大きくなるような電位を各トランジスタのゲートに与えればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 In FIG. 10, the gates of the PMOS transistors EP_1 to EP_m and the gates of the NMOS transistors DN_1 to DN_n are all connected to the ground node GND. However, it is not always necessary to apply the ground potential (0 V) to each gate. A voltage obtained by dividing the power supply voltage by the resistance element may be applied to the gate of each transistor so that the potential of each PMOS transistor EP is larger than that of the NMOS transistor in a steady state after power-on. Can also be given to the gate.
＜実施の形態３＞
図１１は、この発明の実施の形態３によるパワーオンリセット回路２Ｄの構成を示す回路図である。図１１の出力部１０Ａは、電源ノードＶＤＤと中間電位ノードＮ１との間に接続されたエンハンスメント型のＰＭＯＳトランジスタ１４をさらに含む点で図１の出力部１０と異なる。ＰＭＯＳトランジスタ１４のゲートはインバータ１１の出力ノードに接続される。図１１のパワーオンリセット回路２Ｄのその他の点は、図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
<Embodiment 3>
FIG. 11 is a circuit diagram showing a configuration of a power-on reset circuit 2D according to the third embodiment of the present invention. The
図１１において、中間電位ノードＮ１の電位がインバータ１１の閾値電位を超えたとき、インバータ１１の出力がハイレベル（Ｈレベル）からローレベル（Ｌレベル）に変化するので、ＰＭＯＳトランジスタ１４がオン状態になる。これによって、中間電位ノードＮ１の電位が電源電位（Ｈレベル）に等しくなった状態で保持されるので（いわゆるラッチ状態）、電源電位がノイズなどで揺らいだとしても再びリセットがかかり難くなる。
In FIG. 11, when the potential of the intermediate potential node N1 exceeds the threshold potential of the
図１１で示したＮＭＯＳトランジスタ１４を含む出力部１０Ａは、すでに説明した図１、図２、図７、図１０のパワーオンリセット回路２，２Ａ，２Ｂ，２Ｃのいずれにも適用することができる。
The
＜実施の形態４＞
図１２は、この発明の実施の形態４によるパワーオンリセット回路２Ｅの構成を示す回路図である。図１２のパワーオンリセット回路２Ｂは、電位設定部８，９に代えて電位設定部８Ｂ，９Ｂを含む点で、図１のパワーオンリセット回路２と異なる。
<Embodiment 4>
FIG. 12 is a circuit diagram showing a configuration of a power-on
電位設定部８Ｂは、電源ノードＶＤＤと中間電位ノードＮ１との間に直列接続されたｎ個（ｎは２以上の整数）のディプレッション型のＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎを含む。ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎのゲートは、いずれも電源ノードＶＤＤに接続される。ｎ個のＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎは、互いに分離された複数のＮ型ウェルにそれぞれ形成されるとともに、各ＰＭＯＳトランジスタにおいてソースとウェルとが接続される。
The
電位設定部９Ｂは、中間電位ノードＮ１と接地ノードＧＮＤとの間に接続されたエンハンスメント型のＮＭＯＳトランジスタＥＮを含む。ＮＭＯＳトランジスタＥＮのゲートは電源ノードＶＤＤに接続される。
The
図１２のパワーオンリセット回路２Ｅのその他の点は、図１のパワーオンリセット回路２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
The other points of the power-on
図１のパワーオンリセット回路２では、中間電位ノードＮ１と接地ノードＧＮＤとの間に直列接続された複数のディプレッション型のＮＭＯＳトランジスタが設けられていた。これに対して、図１２のパワーオンリセット回路２Ｅでは、電源ノードＶＤＤと中間電位ノードＮ１との間に直列接続された複数のディプレッション型のＰＭＯＳトランジスタが設けられる。電源電圧が０Ｖのとき、ディプレッション型のＰＭＯＳトランジスタは動作が可能なため、中間電位ノードＮ１の電位は０Ｖになる。電源電圧が０Ｖから上昇したとき、ＮＭＯＳトランジスタＥＮのゲート・ソース間電圧がトランジスタの閾値電圧を超える前では、ディプレッション型のＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎを通して容量素子１３は電源電圧近くまでチャージされる。この状態がリセット状態となる。さらに電源電圧が上昇すると、ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎの電流駆動力より、ＮＭＯＳトランジスタＥＮの電流駆動力が大きくなるため、次第に容量素子１３はディスチャージされていく。そして中間電位ノードＮ１の電位がインバータ１１の閾値電位を下回った時にリセットが解除される。
In the power-on
図１２のパワーオンリセット回路２Ｅによれば、ディプレッション型のＰＭＯＳトランジスタを直列接続することによってリセット解除後の定常電流を低減することができるとともに、抵抗素子を用いた回路に比べて小面積化を実現できる。さらに、電源電圧が０Ｖのときに中間電位ノードＮ１の電位を確実に０Ｖにすることができるので、残留電荷による誤動作が生じない。各ＰＭＯＳトランジスタにおいてソースとボディ（ウェル）とが接続されているので、基板バイアス効果が生じない。このため、実際のトランジスタの電気特性とシミュレーション結果とが一致性が良くなる。
According to the power-on
図１２では、ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎのゲートおよびＮＭＯＳトランジスタＥＮのゲートはいずれも電源ノードＶＤＤに接続されているが、必ずしも各ゲートに対して電源電位を与えなくてもよい。電源投入後の定常状態においてＮＭＯＳトランジスタＥＮの電流駆動力が各ＰＭＯＳトランジスタの電流駆動力よりも大きくなるような電位を各トランジスタのゲートに与えればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 In FIG. 12, the gates of the PMOS transistors DP_1 to DP_n and the gate of the NMOS transistor EN are all connected to the power supply node VDD, but it is not always necessary to supply the power supply potential to each gate. A voltage obtained by dividing the power supply voltage by the resistance element may be applied to the gate of each transistor so that the current driving capability of the NMOS transistor EN is larger than the current driving capability of each PMOS transistor in a steady state after power-on. Can also be given to the gate.
実施の形態２の場合と同様に、電位設定部９Ｂに代えて、中間電位ノードＮ１と接地ノードＧＮＤとの間に直列接続されたｍ個（ｍは２以上の整数）のエンハンスメント型のＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍを含む電位設定部を設けてもよい。ＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍのゲートは、いずれも電源ノードＶＤＤに接続される。ｍ個のＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍは、半導体基板上で互いに分離された複数のＰ型ウェルにそれぞれ形成されるとともに、各ＮＭＯＳトランジスタにおいて、ソースとウェルとが接続される。
As in the second embodiment, instead of the
直列接続されたＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎおよびＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍを設けることによって、リセット状態の解除後に定常的に流れる電流をさらに低減することができる。これらのトランジスタの個数を調整することによってリセット状態が解除されるまでの時間を調整することができる。 By providing the PMOS transistors DP_1 to DP_n and the NMOS transistors EN_1 to EN_m connected in series, it is possible to further reduce the current that constantly flows after the reset state is released. By adjusting the number of these transistors, the time until the reset state is released can be adjusted.
＜実施の形態５＞
図１３は、この発明の実施の形態５によるパワーオンリセット回路２Ｆの構成を示す回路図である。図１３の出力部１０Ｂは、中間電位ノードＮ１と接地ノードＧＮＤとの間に接続されたエンハンスメント型のＮＭＯＳトランジスタ１５をさらに含む点で図１２の出力部１０と異なる。ＮＭＯＳトランジスタ１５のゲートはインバータ１１の出力ノードに接続される。図１３のパワーオンリセット回路２Ｆのその他の点は、図１２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
<
FIG. 13 is a circuit diagram showing a configuration of a power-on
図１３において、中間電位ノードＮ１の電位がインバータ１１の閾値電位より低くなったとき、インバータ１１の出力がＬレベルからＨレベルに変化するので、ＮＭＯＳトランジスタ１５がオン状態になる。これによって、中間電位ノードＮ１の電位が接地電位（Ｌレベル）に等しくなった状態で保持されるので（いわゆるラッチ状態）、電源電位がノイズなどで揺らいだとしても再びリセットがかかり難くなる。
In FIG. 13, when the potential of the intermediate potential node N1 becomes lower than the threshold potential of the
図１４は、図１３のパワーオンリセット回路２Ｆの変形例としてのパワーオンリセット回路２Ｇの構成を示す回路図である。図１３のパワーオンリセット回路２Ｆでは、容量素子１３が中間電位ノードＮ１と接地ノードＧＮＤとの間に設けられていた。これに対して、図１４のパワーオンリセット回路２Ｇでは、容量素子１３がインバータ１１の出力ノードと接地ノードＧＮＤとの間に設けられている。図１４のその他の点は図１３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
FIG. 14 is a circuit diagram showing a configuration of a power-on
図１４のパワーオンリセット回路２Ｇにおいて、リセット解除後の定常状態では、容量素子１３の充電電圧が電源電圧と等しくなった状態で保持されるので（いわゆるラッチ状態）、電源電位がノイズなどで揺らいだとしても再びリセットがかかり難くなる。
In the power-on
図１３、図１４において、ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎのゲートおよびＮＭＯＳトランジスタＥＮのゲートはいずれも電源ノードＶＤＤに接続されているが、必ずしも各ゲートに対して電源電位を与えなくてもよい。電源投入後の定常状態においてＮＭＯＳトランジスタＥＮの電流駆動力が各ＰＭＯＳトランジスタの電流駆動力よりも大きくなるような電位を各トランジスタのゲートに与えればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 13 and 14, the gates of the PMOS transistors DP_1 to DP_n and the gate of the NMOS transistor EN are all connected to the power supply node VDD. However, it is not always necessary to supply the power supply potential to each gate. A voltage obtained by dividing the power supply voltage by the resistance element may be applied to the gate of each transistor so that the current driving capability of the NMOS transistor EN is larger than the current driving capability of each PMOS transistor in a steady state after power-on. Can also be given to the gate.
実施の形態２の場合と同様に、電位設定部９Ｂに代えて、中間電位ノードＮ１と接地ノードＧＮＤとの間に直列接続されたｍ個（ｍは２以上の整数）のエンハンスメント型のＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍを含む電位設定部を設けてもよい。ＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍのゲートは、いずれも電源ノードＶＤＤに接続される。ｍ個のＮＭＯＳトランジスタＥＮ＿１〜ＥＮ＿ｍは、半導体基板上で互いに分離された複数のＰ型ウェルにそれぞれ形成されるとともに、各ＮＭＯＳトランジスタにおいて、ソースとウェルとが接続される。
As in the second embodiment, instead of the
＜実施の形態６＞
図１５は、この発明の実施の形態６によるスタートアップ回路３０を含む半導体装置５の構成を示す回路図である。
<Embodiment 6>
FIG. 15 is a circuit diagram showing a configuration of
図１５を参照して、半導体装置５は、スタートアップ回路３０と、内部回路としての自己バイアス回路４０（基準電圧発生回路）とを含む。スタートアップ回路３０は、電源投入時または一時的に電源電圧が低下したときに、自己バイアス回路４０を速やかに安定動作させるために自己バイアス回路４０に対して強制的に電源電圧を与える。すなわち、スタートアップ回路３０は、内部回路の起動時に内部回路に対して電流を注入する。まず、自己バイアス回路４０の構成および動作を簡単に説明する。
Referring to FIG. 15,
自己バイアス回路４０は、エンハンスメント型のＰＭＯＳトランジスタ４１，４２と、エンハンスメント型のＮＭＯＳトランジスタ４３，４４と、抵抗素子４５とを含む。ＰＭＯＳトランジスタ４１、抵抗素子４５、およびＮＭＯＳトランジスタ４３は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列接続される。ＰＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４４は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列接続される。ＰＭＯＳトランジスタ４２のゲートは、ＰＭＯＳトランジスタ４１のドレインに接続され、ＰＭＯＳトランジスタ４１のゲートは、ＮＭＯＳトランジスタ４３のドレイン（ノードＮ３）に接続される。ＮＭＯＳトランジスタ４４のゲートは、ＮＭＯＳトランジスタ４３のゲートに接続されるとともに、ＮＭＯＳトランジスタ４４のドレイン（ノードＮ２）に接続される。ＮＭＯＳトランジスタ４３，４４のサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）および閾値電圧は互いに等しい。
The self-
自己バイアス回路４０において、カレントミラーを構成するＮＭＯＳトランジスタ４３，４４を流れる電流をＩｏとし、抵抗素子４５の抵抗値をＲｓとし、ＰＭＯＳトランジスタ４１，４２のソース・ゲート間電圧をそれぞれＶｇｓ１，Ｖｇｓ２とすると、
Ｖｇｓ１＝Ｖｇｓ２＋Ｉｏ×Ｒｓ …(1)
が成立する。したがって、電流Ｉｏは、抵抗素子４５の抵抗値ＲｓおよびＰＭＯＳトランジスタ４１，４２のサイズによって決定され、電源電圧の大きさによらない。自己バイアス回路４０の出力電圧Ｖｏｕｔは、ＮＭＯＳトランジスタ４４のゲート・ソース間電圧Ｖｇｓ４に等しく、その大きさは電流Ｉｏに応じて決まる。
In the self-
Vgs1 = Vgs2 + Io × Rs (1)
Is established. Therefore, the current Io is determined by the resistance value Rs of the
次に、スタートアップ回路３０の構成および動作について説明する。スタートアップ回路３０は、電位設定部８，９と、出力部３１とを含む。
Next, the configuration and operation of the
電位設定部８は、電源ノードＶＤＤと中間電位ノードＮ１との間に接続されたエンハンスメント型のＰＭＯＳトランジスタＥＰを含む。ＰＭＯＳトランジスタＥＰのゲートは、自己バイアス回路４０のノードＮ３に接続される。
The
電位設定部９は、中間電位ノードＮ１と接地ノードＧＮＤとの間に直列接続されたｎ個（ｎは２以上の整数）のディプレッション型のＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎを含む。ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのゲートは、いずれも接地ノードＧＮＤに接続される。ｎ個のＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎは、互いに分離された複数のＰ型ウェルにそれぞれ形成されるとともに、各ＮＭＯＳトランジスタにおいて、ソースとウェルとが接続される。
The
出力部３１は、エンハンスメント型のＰＭＯＳトランジスタ３２を含む。ＰＭＯＳトランジスタ３２のソースは電源ノードに接続され、ゲートは中間電位ノードＮ１に接続され、ドレインは自己バイアス回路４０のノードＮ２に接続される。
The
ディプレッション型のＮＭＯＳトランジスタＤＮは、閾値電圧がマイナスの値のため電源電圧が０Ｖであっても動作可能である。したがって、電源電圧が０Ｖのときは中間電位ノードＮ１は０Ｖに保たれる。電源投入後、中間電位ノードＮ１の電位がＰＭＯＳトランジスタ３２の閾値以下の間は、ＰＭＯＳトランジスタ３２はオン状態にある。したがって、自己バイアス回路４０のノードＮ２に電源電圧（スタートアップ信号ＳＵ）が印加される。すなわち、スタートアップ回路３０から自己バイアス回路４０に電流が注入される。その後、電源電圧が上昇し、ＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎの電流駆動力より大きくなると、中間電位ノードＮ１の電位が上昇する。中間電位ノードＮ１の電位がＰＭＯＳトランジスタ３２の閾値を超えると、ＰＭＯＳトランジスタ３２がオフ状態になって、自己バイアス回路４０への電流の注入が停止する。すなわち、スタートアップ信号ＳＵはハイ・インピーダンス状態になる。
The depletion type NMOS transistor DN can operate even when the power supply voltage is 0 V because the threshold voltage is a negative value. Therefore, when the power supply voltage is 0V, intermediate potential node N1 is kept at 0V. After the power is turned on, the
上記の構成のスタートアップ回路３０によれば、ディプレッション型のＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎが用いられているので、電源投入時の電源電圧が低いときでもＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎは導通状態である。したがって、内部回路に確実に電流を注入することができるとともに、中間電位ノードＮ１の残留電荷による回路の誤動作を防止できる。ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎを直列に接続することによって、スタートアップ回路の消費電流を抑制するとともに、素子作製プロセスに起因したＭＯＳトランジスタのばらつきの影響を抑制することができる。さらに、抵抗素子を用いた回路に比べて回路面積を小さくすることができる。電源電圧が変動してもＭＯＳトランジスタを流れる電流値はほぼ一定に保たれるので、広い電源電圧に対応したシステムであっても低電流を維持することができる。
According to the
図１６は、図１５のスタートアップ回路３０の効果を説明するための図である。
図１５、図１６を参照して、図１６の横軸はＮＭＯＳトランジスタ４３，４４のゲート電圧Ｖｉｎを示し、縦軸は自己バイアス回路４０の出力電圧Ｖｏｕｔを示す。破線のグラフ４７は、スタートアップ回路３０を用いないときの自己バイアス回路４０の特性であり、実線のグラフ４８は、スタートアップ回路３０を用いたときの自己バイアス回路４０の特性である。
FIG. 16 is a diagram for explaining the effect of the
Referring to FIGS. 15 and 16, the horizontal axis of FIG. 16 indicates the gate voltage Vin of the
安定点が２つ以上存在する回路の場合、電源電圧を立ち上げるときと立ち下げるときとで異なった電圧状態になるため、回路は安定に動作しない。電源電圧の立上げ時にスタートアップ回路によって電流を注入して安定点を１つにすることで安定な回路動作を実現できる。 In the case of a circuit having two or more stable points, the voltage state differs between when the power supply voltage is raised and when it is lowered, so that the circuit does not operate stably. A stable circuit operation can be realized by injecting a current by a startup circuit when the power supply voltage is raised so that one stable point is obtained.
図１５の自己バイアス回路では安定点（図１６の参照符号４９Ａ，４９Ｂ）が２つ存在する。電源立上げ時（電圧Ｖｉｎが低電圧のとき）にスタートアップ回路３０が電流を注入し、安定点４９Ａの状態を取らないようにする。安定点４９Ａを越える電圧になったところでスタートアップ回路３０からの電流注入を止めて、自己バイアス回路４０のみの動作に戻し安定点４９Ｂで動作させる。スタートアップ回路３０を用いることによって、どのような値の電源電圧であっても安定点４９Ｂの状態しかならず自己バイアス回路４０の出力電圧値を望ましい値にすることができる。
In the self-bias circuit of FIG. 15, there are two stable points (
図１７は、図１５のスタートアップ回路３０の比較例としてのスタートアップ回路１３０を含む半導体装置１０５の構成を示す回路図である。図１７の電位設定部１０９は、ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎの各ボディ（バックゲート）が接地ノードＧＮＤに接続され、各ソースには接続されていない点で図１５の電位設定部９と異なる。ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのボディ（ウェルまたは基板）は分離されていない。この場合、基板バイアス効果によって、ドレイン・ソース間を流れるドレイン電流やドレイン・基板間の基板電流が個々のＮＭＯＳトランジスタで異なる。このため、実際のトランジスタの電気特性をシミュレーション結果に一致させるのが困難であり、回路が確実に動作しない場合が生じるので、設計が容易でない。
FIG. 17 is a circuit diagram showing a configuration of a
これに対して図１５のスタートアップ回路３０では、各ＮＭＯＳトランジスタにおいてソースの電位とボディ（ウェル）の電位とが等しくなり、ソース・ボディ間には逆バイアスは印加されない。このため、実際のトランジスタの電気特性とシミュレーション結果との一致性が改善され設計性がよくなり、回路を確実に動作させることができる。
On the other hand, in the
図１５では、ＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎのゲートはいずれも接地ノードＧＮＤに接続されているが、必ずしもゲートに対して接地電位（０Ｖ）を与えなくてもよい。電源投入後の定常状態においてＰＭＯＳトランジスタＥＰの電流駆動力が各ＮＭＯＳトランジスタの電流駆動力よりも大きくなるようにすればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 In FIG. 15, the gates of the NMOS transistors DN_1 to DN_n are all connected to the ground node GND, but the ground potential (0 V) is not necessarily applied to the gate. Since it is sufficient that the current driving capability of the PMOS transistor EP is larger than the current driving capability of each NMOS transistor in a steady state after the power is turned on, a voltage obtained by dividing the power supply voltage by the resistance element can be applied to the gate. .
図１８は、この発明の実施の形態６によるスタートアップ回路３０をバンドギャップリファレンス回路５０に適用した例を示す回路図である。
FIG. 18 is a circuit diagram showing an example in which the
図１８を参照して、半導体装置５Ａは、スタートアップ回路３０と、内部回路としてのバンドギャップリファレンス（ＢＧＲ）回路５０とを含む。スタートアップ回路３０の構成は、図１５と同じであるので説明を繰返さない。ＢＧＲ回路５０は、公知文献（Y.Okuda他、"A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation"、2007 Symposium on VLSI Cirucuits of Technical Papers、p.96-97）に開示されているものである。以下、ＢＧＲ回路５０の構成および動作を簡単に説明する。
Referring to FIG. 18,
ＢＧＲ回路５０は、エンハンスメント型のＰＭＯＳトランジスタＭ０〜Ｍ３と、ＮＰＮ型のバイポーラトランジスタＴｒ０〜Ｔｒ３と、抵抗素子５１，５２と、オペアンプＡ１，Ａ２とを含む。バイポーラトランジスタＴｒ２はｋ個のＮＰＮ型のバイポーラトランジスタが並列接続されたものである。ＰＭＯＳトランジスタＭ３およびバイポーラトランジスタＴｒ３は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタＭ０およびバイポーラトランジスタＴｒ１は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタＭ１、バイポーラトランジスタＴｒ２、および抵抗素子５１は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタＭ２、バイポーラトランジスタＴｒ０、および抵抗素子５２は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。バイポーラトランジスタＴｒ０は、ベースとコレクタとが接続されたダイオード接続のトランジスタである。オペアンプＡ１の非反転入力端子はＰＭＯＳトランジスタＭ３のドレインに接続され、反転入力端子はＰＭＯＳトランジスタＭ０のドレインに接続され、出力端子はバイポーラトランジスタＴｒ１〜Ｔｒ３のベースに接続される。オペアンプＡ２の非反転入力端子はＰＭＯＳトランジスタＭ１のドレインに接続され、反転入力端子はＰＭＯＳトランジスタＭ３のドレインに接続され、出力端子はＰＭＯＳトランジスタＭ０〜Ｍ３のゲートに接続される。出力電圧Ｖｏｕｔは、バイポーラトランジスタＴｒ０のコレクタ（ノードＮ４）から取り出される。
The
ＢＧＲ回路５０において、ＰＭＯＳトランジスタＭ０〜Ｍ３のサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）が等しいとすると、各ＰＭＯＳトランジスタに流れる電流Ｉｏは等しい。さらに、オペアンプＡ２のオフセットが無視できる場合には、オペアンプＡ２によってＰＭＯＳトランジスタＭ１，Ｍ３のドレインの電位は等しくなる。この場合、電流Ｉｏは、抵抗素子５１の抵抗値Ｒ１と、バイポーラトランジスタＴｒ２，Ｔｒ３のベース・エミッタ間電圧Ｖｂｅ２，Ｖｂｅ３とによって表わすことができる。最終的な出力電圧Ｖｏｕｔは、抵抗素子５２の抵抗値Ｒａによる電圧降下（Ｉｏ×Ｒａ）と、バイポーラトランジスタＴｒ０のベース・エミッタ間電圧Ｖｂｅ０との和によって与えられる。抵抗素子５１の抵抗値Ｒ１および個数ｋを適切に設定することによって、出力電圧Ｖｏｕｔの絶対温度に対する依存性を小さくすることができる。オペアンプＡ１は、オペアンプのオフセットＶｏｓによる出力電圧Ｖｏｕｔの変動を抑制するために設けられている。
In the
次にスタートアップ回路３０の動作について説明する。
低消費電圧化のため自己消費電流を抑えた回路の場合、起動時（電源投入時）の電流が小さいので設定出力電圧に到達するまでの時間が長くなる。そのため、スタートアップ回路によって起動時に電流を注入し、一時的に電流を増加させ高速に起動させる。出力設定値に近づくと電流注入を止めて安定状態にする。
Next, the operation of the
In the case of a circuit in which the self-consumption current is suppressed for the purpose of reducing the voltage consumption, the current until starting (when the power is turned on) is small, so that it takes a long time to reach the set output voltage. Therefore, the startup circuit injects current at startup, temporarily increasing the current and starting up at high speed. When the output set value is approached, current injection is stopped and a stable state is achieved.
図１８のＢＧＲ回路５０の場合、消費電流が小さく起動に時間がかかる。起動時にスタートアップ回路３０から電流を注入し、ＢＧＲ回路５０の起動時間を短縮させる。ＢＧＲ回路の各部の電圧が設定電圧になったら注入を止めてＢＧＲ回路のみ駆動させる。
In the case of the
具体的には、スタートアップ回路３０に設けられたＰＭＯＳトランジスタＥＰのゲートは、オペアンプＡ２の出力端子に接続され、ＰＭＯＳトランジスタ３２のドレインはＰＭＯＳトランジスタＭ０のドレイン（ノードＮ５）に接続される。起動時(低電圧時)にＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎを通して中間電位ノードＮ１の電荷が引き抜かれ、ＰＭＯＳトランジスタ３２が導通状態になる。これによって、ＢＧＲ回路５０のノードＮ５に電流が注入され、一時的にＢＧＲ回路５０の消費電流を増加させる。この結果、バイポーラトランジスタＴｒ１〜Ｔｒ３がオン状態になって電流を流し始める。オペアンプＡ１は、ＰＭＯＳトランジスタＭ０，Ｍ３のドレインの電位が同じになるように、バイポーラトランジスタＴｒ１〜Ｔｒ３のベースに電圧を印加するので、ＰＭＯＳトランジスタＭ１のドレインの電位よりＰＭＯＳトランジスタＭ３のドレインの電位が高くなる。この結果、オペアンプＡ２の出力が低下する。こうして、ＢＧＲ回路５０が起動するのに必要な電流が得られるので、ＢＧＲ回路５０を高速に起動させることができる。電源ノードＶＤＤの電位が上昇したことによって、ＰＭＯＳトランジスタＥＰの電流駆動力がＮＭＯＳトランジスタＤＮ＿１〜ＤＮ＿ｎの電流駆動力より大きくなると、中間電位ノードＮ１の電位が上昇する。中間電位ノードＮ１の電位がＰＭＯＳトランジスタ３２の閾値を超えると、ＰＭＯＳトランジスタ３２がオフ状態になって、ＢＧＲ回路５０への電流の注入が停止する。
Specifically, the gate of the PMOS transistor EP provided in the start-up
＜実施の形態７＞
図１９は、この発明の実施の形態７によるスタートアップ回路３０Ａを含む半導体装置５Ｂの構成を示す回路図である。
<Embodiment 7>
FIG. 19 is a circuit diagram showing a configuration of a
図１９を参照して、半導体装置５Ｂは、スタートアップ回路３０Ａと、内部回路６とを含む。スタートアップ回路３０Ａは、電源投入時または一時的に電源電圧が低下したときに、内部回路６を速やかに安定動作させるために内部回路６に対して強制的に接地電圧を与える。すなわち、スタートアップ回路３０Ａは、内部回路６の起動時に内部回路６から電流を引き抜く。
Referring to FIG. 19,
スタートアップ回路３０Ａは、電位設定部８Ｂ，９Ｂと、出力部３３とを含む。
電位設定部８Ｂは、電源ノードＶＤＤと中間電位ノードＮ１との間に直列接続されたｎ個（ｎは２以上の整数）のディプレッション型のＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎを含む。ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎのゲートは、いずれも電源ノードＶＤＤに接続される。ｎ個のＰＭＯＳトランジスタＥＰ＿１〜ＥＰ＿ｎは、互いに分離された複数のＮ型ウェルにそれぞれ形成されるとともに、各ＰＭＯＳトランジスタにおいてソースとウェルとが接続される。
The start-up
The
電位設定部９Ｂは、中間電位ノードＮ１と接地ノードＧＮＤとの間に接続されたエンハンスメント型のＮＭＯＳトランジスタＥＮを含む。ＮＭＯＳトランジスタＥＮのゲートは内部回路６に接続される。
The
出力部３３は、エンハンスメント型のＮＭＯＳトランジスタ３４を含む。ＮＭＯＳトランジスタ３４のソースは接地ノードＧＮＤに接続され、ゲートは中間電位ノードＮ１に接続され、ドレインは内部回路６に接続される。
The output unit 33 includes an enhancement
ディプレッション型のＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎは、閾値電圧がマイナスの値のため電源電圧が０Ｖであっても動作可能である。したがって、電源電圧が０Ｖのときは中間電位ノードＮ１は０Ｖに保たれる。電源投入後、中間電位ノードＮ１の電位がＮＭＯＳトランジスタ３４の閾値以上の間は、ＮＭＯＳトランジスタ３４はオン状態である。したがって、内部回路６に接地電圧（スタートアップ信号ＳＵ）が印加される。すなわち、スタートアップ回路３０Ａによって内部回路６から電流が引き抜かれる。その後、電源電圧が上昇し、ＮＭＯＳトランジスタＥＮの電流駆動力がＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎの電流駆動力より大きくなると、中間電位ノードＮ１の電位が低下する。中間電位ノードＮ１の電位がＰＭＯＳトランジスタ３４の閾値未満になると、ＮＭＯＳトランジスタ３４がオフ状態になって、内部回路６からの電流の引き出しが停止する。すなわち、スタートアップ信号ＳＵはハイ・インピーダンス状態になる。
Since the depletion type PMOS transistors DP_1 to DP_n have a negative threshold voltage, they can operate even when the power supply voltage is 0V. Therefore, when the power supply voltage is 0V, intermediate potential node N1 is kept at 0V. After the power is turned on, the
上記の構成のスタートアップ回路３０によれば、ディプレッション型のＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎが用いられているので、電源投入時の電源電圧が低いときでもＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎは導通状態である。したがって、内部回路から確実に電流を引き抜くことができるとともに、中間電位ノードＮ１の残留電荷によって回路が誤動作することを防止できる。ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎを直列に接続することによって、スタートアップ回路の消費電流を抑制するとともに、素子作製プロセスに起因したＭＯＳトランジスタの特性のばらつきの影響を抑制することができる。さらに、抵抗素子を用いた回路に比べて回路面積を小さくすることができる。電源電圧が変動してもＭＯＳトランジスタを流れる電流値はほぼ一定に保たれるので、広い電源電圧に対応したシステムであっても低電流を維持することができる。各ＮＭＯＳトランジスタにおいてソースとボディ（ウェル）とが接続されているために、実際のトランジスタの電気特性とシミュレーション結果との一致性が良くなるので、設計性が容易であり、回路を確実に動作させることができる。
According to the
図１９では、ＰＭＯＳトランジスタＤＰ＿１〜ＤＰ＿ｎのゲートはいずれも電源ノードＶＤＤに接続されているが、必ずしも各ゲートに対して電源電位を与えなくてもよい。電源投入後の定常状態においてＮＭＯＳトランジスタＥＮの電流駆動力が各ＰＭＯＳトランジスタの電流駆動力よりも大きくなるような電位を各トランジスタのゲートに与えればよいので、電源電圧を抵抗素子によって分圧した電圧をゲートに与えることもできる。 In FIG. 19, the gates of the PMOS transistors DP_1 to DP_n are all connected to the power supply node VDD, but the power supply potential does not necessarily have to be applied to each gate. A voltage obtained by dividing the power supply voltage by the resistance element may be applied to the gate of each transistor so that the current driving capability of the NMOS transistor EN is larger than the current driving capability of each PMOS transistor in a steady state after power-on. Can also be given to the gate.
上記の実施の形態１〜７では、電源ノードの電位は正であるとしたが、電源ノードの電位を負にしてもよい。すなわち、正電源に代えて負電源を用いてもよい。この場合、上記の説明で、トランジスタの導電型が逆になる。 In the first to seventh embodiments, the potential of the power supply node is positive. However, the potential of the power supply node may be negative. That is, a negative power source may be used instead of the positive power source. In this case, the conductivity type of the transistor is reversed in the above description.
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１，５，５Ａ，５Ｂ 半導体装置、２，２Ａ〜２Ｇ パワーオンリセット回路、３，６ 内部回路、８，９，８Ａ，９Ａ，９Ａ，９Ｂ 電位設定部、１０，１０Ａ，１０Ｂ，３１，３３ 出力部、１１，１２ インバータ、１３ 容量素子、２０ Ｐ型半導体基板、２１ Ｎ型ウェル、２２ Ｎ型埋込層、２３ Ｐ型ウェル、２４ Ｎ型不純物層、３０，３０Ａ スタートアップ回路、４０ 自己バイアス回路、５０ バンドギャップリファレンス回路（ＢＧＲ回路）、ＧＮＤ 接地ノード、Ｎ１ 中間電位ノード、ＲＳ リセット信号、ＳＵ スタートアップ信号、ＶＤＤ 電源ノード。
1, 5, 5A, 5B Semiconductor device, 2, 2A to 2G Power-on reset circuit, 3, 6 Internal circuit, 8, 9, 8A, 9A, 9A, 9B
Claims (10)
前記第１の基準電位ノードとの間に電源電圧が印加される第２の基準電位ノードと、
中間電位ノードと、
電源投入時に、前記中間電位ノードの電位に応じた制御信号を生成し、生成した前記制御信号を前記電源電圧によって動作する内部回路に出力する出力部と、
第１および第２の電位設定部とを備え、
前記第１の電位設定部は、前記第１の基準電位ノードと前記中間電位ノードとの間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタを含み、
前記第２の電位設定部は、前記第２の基準電位ノードと前記中間電位ノードとの間に直列接続された前記第１の導電型と反対の第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタおよび前記複数の第２のＭＯＳトランジスタの各ゲートには、電源投入後の定常状態において前記第１のＭＯＳトランジスタの電流駆動力が前記複数の第２のＭＯＳトランジスタの各々の電流駆動力よりも大きくなるような電位がそれぞれ与えられ、
前記複数の第２のＭＯＳトランジスタは、互いに分離された複数のウェルにそれぞれ設けられ、
前記複数の第２のＭＯＳトランジスタの各々において、ソースとウェルとが互いに接続される、半導体装置。 A first reference potential node;
A second reference potential node to which a power supply voltage is applied between the first reference potential node;
An intermediate potential node;
An output unit that generates a control signal according to the potential of the intermediate potential node at power-on, and outputs the generated control signal to an internal circuit that operates according to the power supply voltage;
A first potential setting unit and a second potential setting unit;
The first potential setting unit includes an enhancement type first MOS transistor having a first conductivity type connected between the first reference potential node and the intermediate potential node,
The second potential setting section includes a plurality of depletion-type depletions having a second conductivity type opposite to the first conductivity type connected in series between the second reference potential node and the intermediate potential node. Including a second MOS transistor;
Each of the gates of the first MOS transistor and the plurality of second MOS transistors has a current drivability of the first MOS transistor in each of the plurality of second MOS transistors in a steady state after power-on. A potential that is larger than the current driving force is given,
The plurality of second MOS transistors are respectively provided in a plurality of wells separated from each other,
A semiconductor device in which a source and a well are connected to each other in each of the plurality of second MOS transistors.
電源投入時に前記中間電位ノードの電位に応じて前記第３のＭＯＳトランジスタがオン状態からオフ状態に切替わることによって、前記制御信号は、前記第１の基準電位ノードの電位を示す状態からハイインピーダンス状態に切替わる、請求項１に記載の半導体装置。 The enhancement unit having the first conductivity type is connected between the first reference potential node and a node for outputting the control signal, and has a gate connected to the intermediate potential node. A third MOS transistor,
When the third MOS transistor is switched from an on state to an off state in response to the potential of the intermediate potential node when power is turned on, the control signal changes from a state indicating the potential of the first reference potential node to a high impedance state. The semiconductor device according to claim 1, wherein the semiconductor device is switched to a state.
前記第１のＭＯＳトランジスタのゲートには、前記内部回路から電位が与えられる、請求項１または２に記載の半導体装置。 Each gate of the plurality of second MOS transistors is connected to the second reference potential node,
The semiconductor device according to claim 1, wherein a potential is applied to the gate of the first MOS transistor from the internal circuit.
前記第１の基準電位ノードとの間に電源電圧が印加される第２の基準電位ノードと、
中間電位ノードと、
電源投入時に、前記中間電位ノードの電位に応じた制御信号を生成し、生成した前記制御信号を前記電源電圧によって動作する内部回路に出力する出力部と、
第１および第２の電位設定部とを備え、
前記第１の電位設定部は、前記第１の基準電位ノードと前記中間電位ノードとの間に直列接続された第１の導電型を有するエンハンスメント型の複数の第１のＭＯＳトランジスタを含み、
前記第２の基準電位ノードと前記中間電位ノードとの間に接続された前記第１の導電型と反対の第２の導電型を有するディプレッション型の第２のＭＯＳトランジスタを含み、
前記複数の第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの各ゲートには、電源投入後の定常状態において前記複数の第１のＭＯＳトランジスタの各々の電流駆動力が前記第２のＭＯＳトランジスタの電流駆動力よりも大きくなるような電位がそれぞれ与えられ、
前記複数の第１のＭＯＳトランジスタは、互いに分離された複数のウェルにそれぞれ設けられ、
前記複数の第１のＭＯＳトランジスタの各々において、ソースとウェルとが互いに接続される、半導体装置。 A first reference potential node;
A second reference potential node to which a power supply voltage is applied between the first reference potential node;
An intermediate potential node;
An output unit that generates a control signal according to the potential of the intermediate potential node at power-on, and outputs the generated control signal to an internal circuit that operates according to the power supply voltage;
A first potential setting unit and a second potential setting unit;
The first potential setting unit includes a plurality of enhancement-type first MOS transistors having a first conductivity type connected in series between the first reference potential node and the intermediate potential node,
A depletion-type second MOS transistor having a second conductivity type opposite to the first conductivity type connected between the second reference potential node and the intermediate potential node;
Each of the gates of the plurality of first MOS transistors and the second MOS transistor has a current driving capability of each of the plurality of first MOS transistors in a steady state after power-on. A potential that is larger than the current driving force is given,
The plurality of first MOS transistors are respectively provided in a plurality of wells separated from each other,
A semiconductor device in which a source and a well are connected to each other in each of the plurality of first MOS transistors.
前記第１の基準電位ノードとの間に電源電圧が印加される第２の基準電位ノードと、
中間電位ノードと、
電源投入時に、前記中間電位ノードの電位に応じた制御信号を生成し、生成した前記制御信号を前記電源電圧によって動作する内部回路に出力する出力部と、
第１および第２の電位設定部とを備え、
前記第１の電位設定部は、前記第１の基準電位ノードと前記中間電位ノードとの間に直列接続された第１の導電型を有するエンハンスメント型の複数の第１のＭＯＳトランジスタを含み、
前記第２の電位設定部は、前記第２の基準電位ノードと前記中間電位ノードとの間に接続された前記第１の導電型と反対の第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタを含み、
前記複数の第１のＭＯＳトランジスタおよび前記複数の第２のＭＯＳトランジスタの各ゲートには、電源投入後の定常状態において前記複数の第１のＭＯＳトランジスタの各々の電流駆動力が前記複数の第２のＭＯＳトランジスタの各々の電流駆動力よりも大きくなるような電位がそれぞれ与えられ、
前記複数の第１のＭＯＳトランジスタおよび前記複数の第２のＭＯＳトランジスタは、互いに分離された複数のウェルにそれぞれ設けられ、
前記複数の第１のＭＯＳトランジスタおよび前記複数の第２のＭＯＳトランジスタの各々において、ソースとウェルとが互いに接続される、半導体装置。 A first reference potential node;
A second reference potential node to which a power supply voltage is applied between the first reference potential node;
An intermediate potential node;
An output unit that generates a control signal according to the potential of the intermediate potential node at power-on, and outputs the generated control signal to an internal circuit that operates according to the power supply voltage;
A first potential setting unit and a second potential setting unit;
The first potential setting unit includes a plurality of enhancement-type first MOS transistors having a first conductivity type connected in series between the first reference potential node and the intermediate potential node,
The second potential setting unit includes a plurality of depletion-type second capacitors having a second conductivity type opposite to the first conductivity type connected between the second reference potential node and the intermediate potential node. Including two MOS transistors,
Each of the gates of the plurality of first MOS transistors and the plurality of second MOS transistors has a current driving capability of each of the plurality of first MOS transistors in the steady state after power-on. A potential that is greater than the current driving capability of each of the MOS transistors is provided,
The plurality of first MOS transistors and the plurality of second MOS transistors are respectively provided in a plurality of wells separated from each other,
A semiconductor device in which a source and a well are connected to each other in each of the plurality of first MOS transistors and the plurality of second MOS transistors.
電源投入時に前記中間電位ノードの電位が前記論理回路の閾値電位を通過したことに応じて、前記制御信号の論理状態が変化する、請求項１，４，５のいずれか１項に記載の半導体装置。 The output unit includes a logic circuit to which the potential of the intermediate potential node is input,
6. The semiconductor according to claim 1, wherein the logic state of the control signal changes in response to the potential of the intermediate potential node passing through the threshold potential of the logic circuit when power is turned on. apparatus.
前記出力部は、前記第１の基準電位ノードと前記中間電位ノードとの間に、前記第１の電位設定部と並列に接続され、ゲートが前記論理回路の出力ノードに接続される、前記第１の導電型を有するエンハンスメント型の第３のＭＯＳトランジスタをさらに含む、請求項６に記載の半導体装置。 The logic circuit is an inverter;
The output unit is connected in parallel with the first potential setting unit between the first reference potential node and the intermediate potential node, and a gate is connected to an output node of the logic circuit. The semiconductor device according to claim 6, further comprising an enhancement type third MOS transistor having one conductivity type.
前記中間電位ノードと前記接地ノードとの間に接続された容量素子をさらに備える、請求項１，４〜７のいずれか１項に記載の半導体装置。 One of the first and second reference potential nodes is a power supply node to which a power supply potential is applied, and the other is a ground node to which a ground potential is applied,
8. The semiconductor device according to claim 1, further comprising a capacitive element connected between the intermediate potential node and the ground node. 9.
前記第２の基準電位ノードは電源電位が与えられる電源ノードであり、
前記論理回路の出力ノードと前記接地ノードとの間に接続された容量素子をさらに備える、請求項７に記載の半導体装置。 The first reference potential node is a ground node to which a ground potential is applied;
The second reference potential node is a power supply node to which a power supply potential is applied,
The semiconductor device according to claim 7, further comprising a capacitor connected between an output node of the logic circuit and the ground node.
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