JP2012033722A - 半導体装置及びその駆動方法 - Google Patents
半導体装置及びその駆動方法 Download PDFInfo
- Publication number
- JP2012033722A JP2012033722A JP2010172205A JP2010172205A JP2012033722A JP 2012033722 A JP2012033722 A JP 2012033722A JP 2010172205 A JP2010172205 A JP 2010172205A JP 2010172205 A JP2010172205 A JP 2010172205A JP 2012033722 A JP2012033722 A JP 2012033722A
- Authority
- JP
- Japan
- Prior art keywords
- filament
- semiconductor device
- selection transistor
- resistance
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】第1フィラメントFS1と、第1フィラメントFS1に接続された第2フィラメントFS2とを有する電気ヒューズ素子を有し、第1フィラメントFS1の第2フィラメントFS2との接続端と反対の端部に接続された第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出す直列読み出し部RDSとを有する構成とする。
【選択図】図1
Description
例えば、電気ヒューズを用いた半導体装置のトリミング方法は、半導体メモリ装置における欠陥の救済などに用いられてきた。
ここで、正規のメモリセルアレイにおけるメモリセルに欠陥があった場合に、当該欠陥メモリセルを冗長メモリセルに切り換える。
上記により、半導体メモリ装置の歩留まりの確保に効果を上げている。
単純に、電気ヒューズの容量を増加させてしまうと、半導体チップサイズの増大に繋がり、コスト増加の要因となる。
例えば、初期の抵抗値に対して、高融点金属シリサイド層のエレクトロマイグレーション(electro migration)をさせたときの抵抗値と、シリコン溶融(Si Melting)までさせたときの抵抗値が異なることによる。
上記の構成においても、フィラメント形状は同じものを用いており、同一プロセスによる電気ヒューズの大容量化は面積増大に繋がる。
上記の電気ヒューズモジュールでは、並列に接続されたフィラメントの抵抗値の変化により多値の情報を記憶することができる。
ここで、第1フィラメントの第2フィラメントとの接続端と反対の端部に接続された第1フィラメントと第2フィラメントの直列抵抗を読み出す直列読み出し部とを有する。
ここで、第1フィラメントに直列に接続された第1フィラメントを選択する第1選択トランジスタと、第2フィラメントに直列に接続された第2フィラメントを選択する第2選択トランジスタを有する。さらに、第1フィラメントと第2フィラメントの接続部に接続され、第1フィラメントと第2フィラメントの並列抵抗を読み出す並列読み出し部とをさらに有する。
ここでは、第1フィラメントの第2フィラメントとの接続端と反対の端部に接続された直列読み出し部により、第1フィラメントと第2フィラメントの直列抵抗を読み出す。
1.第1実施形態(基本構成)
2.実施例
3.第2実施形態(第1実施形態に対して選択トランジスタの位置が異なる構成)
[半導体装置の構成]
図1(a)は本実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。
本実施形態に係る半導体装置は、第1フィラメントFS1と、第1フィラメントFS1に接続された第2フィラメントFS2とを有する電気ヒューズ素子を有する。
また、第1フィラメントFS1を選択する第1選択トランジスタTr1が、第2フィラメントFS2の接続端側に第1フィラメントFS1に直列に接続されている。
また、第2フィラメントFS2を選択する第2選択トランジスタTr2が、第1フィラメントFS1の接続端側に第2フィラメントFS2に直列に接続されている。
ここで、例えば、第1フィラメントFS1の第2フィラメントFS2との接続端と反対の端部に、第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出す直列読み出し部が接続されている。
上記の構成によれば、第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出すことが可能であり、高い信頼性を有する多値化された電気ヒューズを実現できる。
また、第1選択トランジスタTr1と第2選択トランジスタTr2で選択することで、第1フィラメントFS1と第2フィラメントFS2のいずれかを選択して書き込みすることが可能である。
本実施形態に係る半導体装置は、第1フィラメントFS1と、第1フィラメントFS1に接続された第2フィラメントFS2とを有する電気ヒューズ素子を有する。
即ち、本実施形態では、第1フィラメントFS1と第2フィラメントFS2は、第1選択トランジスタTr1及び第2選択トランジスタTr2を介して接続されている。
例えば、電気ヒューズを構成するフィラメントFSの一方の端部にアノードANが形成され、他方の端部にカソードCAが形成される。カソードCAは、トランジスタTrを介して接地電位Vssに接続される。
例えば、アノードANに書き込み電圧Vfuseが印加され、トランジスタに書き込みパルスVpulseが印加されると、フィラメントFSに書き込み電流Iprogが流れ、書き込みを行うことができる。
書き込み処理はブロー処理とも称せられ、書き込み電圧はブロー電圧とも称せられる。
例えば、半導体基板の形成された絶縁膜10上に、ポリシリコン層11とNiSiなどの高融点金属シリサイド層12が積層されており、図2(b)に示すように所定の幅Wと長さLを有するフィラメント形状に加工されて形成されている。
例えば、ポリシリコン層11と高融点金属シリサイド層12の積層体の両側部サイドウォール絶縁膜13が形成されており、さらにこれらを被覆して保護絶縁膜14などが形成されている。
上記のアノードANとカソードCAは、基本的にフィラメント部分と同様の層構成を有しており、形成領域及びコンタクトCSが形成されていることなどが異なる。
例えば、以下の少なくともいずれかが異なっていることにより第1フィラメントと第2フィラメントの抵抗値を異ならせることができる。
(1)第1フィラメントFS1と第2フィラメントFS2の幅
(2)第1フィラメントFS1と第2フィラメントFS2の長さ
(3)第1フィラメントFS1と第2フィラメントFS2のカソードCA及びアノードANにおけるコンタクトCSの数
(4)第1フィラメントFS1と第2フィラメントFS2のカソードCA及びアノードANにおけるコンタクトCSの配置
例えば、上記の第1フィラメントと第2フィラメントの抵抗値を異ならせる条件と同様にして、第1フィラメントFS1と第2フィラメントFS2の抵抗値を変化させる電気的条件を異ならせることができる。
図3(a)は本実施形態に係る半導体装置を構成する電気ヒューズ素子の第1フィラメントFS1の書き込み方法を示す回路図である。
例えば、第1選択トランジスタTr1をonとして第1フィラメントFS1を選択した状態で、トランジスタTr3及びトランジスタTr4をonとし、書き込み部WTから書き込み電圧を印加し、書き込み電流Iprog1を第1フィラメントFS1に流す。
これにより、第1フィラメントFS1に選択的に、書き込み電圧に応じて例えば上記のように3段階の抵抗値を付与することができる。
例えば、第2選択トランジスタTr2をonとして第2フィラメントFS2を選択した状態で、トランジスタTr4をonとし、書き込み部WTから書き込み電圧を印加し、書き込み電流Iprog2を第2フィラメントFS2に流す。
これにより、第2フィラメントFS2に選択的に、書き込み電圧に応じて例えば上記のように3段階の抵抗値を付与することができる。
これにより、書き込み部WTによって、上記のように第1選択トランジスタTr1あるいは第2選択トランジスタTr2で選択された第1フィラメントFS1あるいは第2フィラメントFS2の抵抗値を個別に変化させることができる。
例えば、第1選択トランジスタTr1及び第2選択トランジスタTr2をonとして第1フィラメントFS1と第2フィラメントFS2を直列接続させた状態で、トランジスタTr5をonとし、直列読み出し部RDSから直列読み出し電流ISを流す。
このときの抵抗値を測定することで、第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出すことができる。
例えば、第1選択トランジスタTr1及び第2選択トランジスタTr2をonとした状態で、トランジスタTr3及びトランジスタTr6をonとし、並列読み出し部RDPから並列読み出し電流IPを流す。
このときの抵抗値を測定することで、第1フィラメントFS1と第2フィラメントFS2の並列抵抗を読み出すことができる。
上記の本実施形態の半導体装置の電気ヒューズ素子において、第1フィラメントと第2フィラメントのブロー処理前後の抵抗値を設定したときの直列抵抗及び並列抵抗を算出した。
例えば、第1フィラメント及び第2フィラメントの初期抵抗を500Ωとする。
また、エレクトロマイグレーションが生じるブロー後の第1フィラメントの抵抗を3000Ω、第2フィラメントの抵抗を5000Ωとする。
また、シリコン溶融が生じるブロー後の第1フィラメントの抵抗を100000Ω、第2フィラメントの抵抗を100000Ωとする。
上記の第1フィラメントと第2フィラメントの抵抗値の組み合わせにより、表1のような直列読み出し抵抗及び並列読み出し抵抗が得られる。
特に、直列読み出し抵抗の値は表1中の“0”、“1”、“2”、“3”の各値を明確に区別して用いることが可能である。
例えば、表1中の“0”、“3”、“5”、“7”の各値を用いることで、4値の選択を行うことが可能な電気ヒューズ素子を供することができる。
上記の抵抗値の変動は、例えばセンスアンプの基準電位を変更することにより読み出し、AND回路を使用することなく、多値が可能となる。
例えば、デコーダは、2値の入力に対して4値の出力を行うため、インバータIVを6個、NAND回路を4個有して構成されている。インバータIVは、nチャネルトランジスタとpチャネルトランジスタを1個ずつ有して構成されており、NAND回路はnチャネルトランジスタとpチャネルトランジスタを2個ずつ有して構成されている。従って、デコーダ全体ではトランジスタを28個を含んでおり、デコーダを省略することで半導体装置の小型化に大きく寄与することができる。
また、第1選択トランジスタ及び第2選択トランジスタをそれぞれ選択することで、並列読み出し部から第1フィラメントFS1と第2フィラメントFS2の抵抗値を個別に読み出すことも可能である。
[半導体装置の構成]
図6(a)は本実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。
本実施形態に係る半導体装置は、第1フィラメントFS1と、第1フィラメントFS1に接続された第2フィラメントFS2とを有する電気ヒューズ素子を有する。
また、第1フィラメントFS1を選択する第1選択トランジスタTr1が、第2フィラメントFS2の接続端の反対の端部側に第1フィラメントFS1に直列に接続されている。
また、第2フィラメントFS2を選択する第2選択トランジスタTr2が、第1フィラメントFS1の接続端の反対の端部側に第2フィラメントFS2に直列に接続されている。
ここで、例えば、第1選択トランジスタTr1の第1フィラメントFS1との接続端と反対の端部に、第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出す直列読み出し部が接続されている。
上記の構成によれば、第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出すことが可能であり、高い信頼性を有する多値化された電気ヒューズを実現できる。
また、第1選択トランジスタTr1と第2選択トランジスタTr2で選択することで、第1フィラメントFS1と第2フィラメントFS2のいずれかを選択して書き込みすることが可能である。
本実施形態に係る半導体装置は、第1フィラメントFS1と、第1フィラメントFS1に接続された第2フィラメントFS2とを有する電気ヒューズ素子を有する。
即ち、本実施形態では、第1フィラメントFS1と第2フィラメントFS2は直接接続されている。
図7(a)は本実施形態に係る半導体装置を構成する電気ヒューズ素子の第1フィラメントFS1の書き込み方法を示す回路図である。
例えば、第1選択トランジスタTr1をonとして第1フィラメントFS1を選択した状態で、トランジスタTr3及びトランジスタTr4をonとし、書き込み部WTから書き込み電圧を印加し、書き込み電流Iprog1を第1フィラメントFS1に流す。
これにより、第1フィラメントFS1に選択的に、書き込み電圧に応じて例えば上記のように3段階の抵抗値を付与することができる。
例えば、第2選択トランジスタTr2をonとして第2フィラメントFS2を選択した状態で、トランジスタTr4をonとし、書き込み部WTから書き込み電圧を印加し、書き込み電流Iprog2を第2フィラメントFS2に流す。
これにより、第2フィラメントFS2に選択的に、書き込み電圧に応じて例えば上記のように3段階の抵抗値を付与することができる。
これにより、書き込み部WTによって、上記のように第1選択トランジスタTr1あるいは第2選択トランジスタTr2で選択された第1フィラメントFS1あるいは第2フィラメントFS2の抵抗値を個別に変化させることができる。
例えば、第1選択トランジスタTr1及び第2選択トランジスタTr2をonとした状態で、トランジスタTr5をonとし、直列読み出し部RDSから直列読み出し電流ISを流す。
このときの抵抗値を測定することで、第1フィラメントFS1と第2フィラメントFS2の直列抵抗を読み出すことができる。
例えば、第1選択トランジスタTr1及び第2選択トランジスタTr2をonとした状態で、トランジスタTr3及びトランジスタTr6をonとし、並列読み出し部RDPから並列読み出し電流IPを流す。
このときの抵抗値を測定することで、第1フィラメントFS1と第2フィラメントFS2の並列抵抗を読み出すことができる。
また、第1選択トランジスタ及び第2選択トランジスタをそれぞれ選択することで、並列読み出し部から第1フィラメントFS1と第2フィラメントFS2の抵抗値を個別に読み出すことも可能である。
(1)現行プロセスを用い、追加工程無く、電気ヒューズ素子の多値化を信頼性高く実現できる。
(2)同値を満たすセルサイズの縮小を実現できる。
(3)現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズを供することができる。
例えば、電気ヒューズを構成するフィラメントは、上記実施形態においてはポリシリコンと高融点金属シリサイド層の積層体により形成しているが、これに限らず、種々の構成の電気ヒューズとなるフィラメントを用いることが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (15)
- 第1フィラメントと、
前記第1フィラメントに接続された第2フィラメントと、
前記第1フィラメントの前記第2フィラメントとの接続端と反対の端部に接続された前記第1フィラメントと前記第2フィラメントの直列抵抗を読み出す直列読み出し部と
を有する電気ヒューズ素子を有する半導体装置。 - 前記第1フィラメントを選択する第1選択トランジスタが前記第1フィラメントに直列に接続されており、
前記第2フィラメントを選択する第2選択トランジスタが前記第2フィラメントに直列に接続されている
請求項1に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントの接続部に接続され、前記第1選択トランジスタあるいは前記第2選択トランジスタで選択された前記第1フィラメントあるいは前記第2フィラメントの抵抗値を個別に変化させる書き込み部をさらに有する
請求項2に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントの接続部に接続され、前記第1フィラメントと前記第2フィラメントの並列抵抗を読み出す並列読み出し部をさらに有する
請求項1に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントの幅、前記第1フィラメントと前記第2フィラメントの長さ、前記第1フィラメントと前記第2フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかが異なっていることにより、前記第1フィラメントと前記第2フィラメントの抵抗値が異なっている
請求項1に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントは、前記第1フィラメントと前記第2フィラメントの抵抗値を変化させる電気的条件が異なっている
請求項1に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントの幅、前記第1フィラメントと前記第2フィラメントの長さ、前記第1フィラメントと前記第2フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかがさらに異なっており、前記第1フィラメントと前記第2フィラメントの抵抗値が異なっている
請求項6に記載の半導体装置。 - 第1フィラメントと、
前記第1フィラメントに接続された第2フィラメントと、
前記第1フィラメントに直列に接続された前記第1フィラメントを選択する第1選択トランジスタと、
前記第2フィラメントに直列に接続された前記第2フィラメントを選択する第2選択トランジスタと、
前記第1フィラメントと前記第2フィラメントの接続部に接続され、前記第1フィラメントと前記第2フィラメントの並列抵抗を読み出す並列読み出し部と
を有する電気ヒューズ素子を有する半導体装置。 - 前記第1フィラメントと前記第2フィラメントの接続部に接続され、前記第1選択トランジスタあるいは前記第2選択トランジスタで選択された前記第1フィラメントあるいは前記第2フィラメントの抵抗値を個別に変化させる書き込み部をさらに有する
請求項8に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントの幅、前記第1フィラメントと前記第2フィラメントの長さ、前記第1フィラメントと前記第2フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかが異なっていることにより、前記第1フィラメントと前記第2フィラメントの抵抗値が異なっている
請求項8に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントは、前記第1フィラメントと前記第2フィラメントの抵抗値を変化させる電気的条件が異なっている
請求項8に記載の半導体装置。 - 前記第1フィラメントと前記第2フィラメントの幅、前記第1フィラメントと前記第2フィラメントの長さ、前記第1フィラメントと前記第2フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかがさらに異なっており、前記第1フィラメントと前記第2フィラメントの抵抗値が異なっている
請求項11に記載の半導体装置。 - 第1フィラメントと、前記第1フィラメントに接続された第2フィラメントとを有する電気ヒューズ素子を有する半導体装置に対して、前記第1フィラメントの前記第2フィラメントとの接続端と反対の端部に接続された直列読み出し部により、前記第1フィラメントと前記第2フィラメントの直列抵抗を読み出す
半導体装置の駆動方法。 - 前記半導体装置において、前記第1フィラメントを選択する第1選択トランジスタが前記第1フィラメントに直列に接続されており、前記第2フィラメントを選択する第2選択トランジスタが前記第2フィラメントに直列に接続されており、
前記第1フィラメントと前記第2フィラメントの接続部に接続された書き込み部により、前記第1選択トランジスタあるいは前記第2選択トランジスタで選択された前記第1フィラメントあるいは前記第2フィラメントの抵抗値を個別に変化させる
請求項13に記載の半導体装置の駆動方法。 - 前記第1フィラメントと前記第2フィラメントの接続部に接続された並列読み出し部により、前記第1フィラメントと前記第2フィラメントの並列抵抗を読み出す
請求項13に記載の半導体装置の駆動方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010172205A JP5636794B2 (ja) | 2010-07-30 | 2010-07-30 | 半導体装置及びその駆動方法 |
US13/185,127 US8953404B2 (en) | 2010-07-30 | 2011-07-18 | Semiconductor device having an electrical fuse element |
CN2011102061947A CN102347310A (zh) | 2010-07-30 | 2011-07-21 | 半导体器件和半导体器件的驱动方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010172205A JP5636794B2 (ja) | 2010-07-30 | 2010-07-30 | 半導体装置及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012033722A true JP2012033722A (ja) | 2012-02-16 |
JP5636794B2 JP5636794B2 (ja) | 2014-12-10 |
Family
ID=45526600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010172205A Expired - Fee Related JP5636794B2 (ja) | 2010-07-30 | 2010-07-30 | 半導体装置及びその駆動方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8953404B2 (ja) |
JP (1) | JP5636794B2 (ja) |
CN (1) | CN102347310A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102015207187B4 (de) * | 2015-04-21 | 2016-11-17 | Siemens Aktiengesellschaft | Umrichter mit Kurzschlussunterbrechung in einer Halbbrücke |
CN106782658A (zh) * | 2016-11-08 | 2017-05-31 | 中国电子科技集团公司第四十七研究所 | 应用于FPGA电路的E‑fuse电路及数据读出方法 |
FR3085530B1 (fr) * | 2018-08-31 | 2020-10-02 | St Microelectronics Rousset | Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible. |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002261166A (ja) * | 2001-03-06 | 2002-09-13 | Toshiba Corp | 半導体装置 |
JP2006253353A (ja) * | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
JP2007299926A (ja) * | 2006-04-28 | 2007-11-15 | Toshiba Corp | 抵抗変化型ヒューズ回路 |
JP2009027159A (ja) * | 2007-07-18 | 2009-02-05 | Toshiba Corp | Ic内のヒューズ・プログラミング電流を制御するためのシステムおよび方法 |
JP2009135329A (ja) * | 2007-11-30 | 2009-06-18 | Fujitsu Microelectronics Ltd | 電気フューズ回路及び半導体チップ |
JP2010027104A (ja) * | 2008-07-15 | 2010-02-04 | Fujitsu Microelectronics Ltd | ヒューズ素子読み出し回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60107852A (ja) * | 1983-11-16 | 1985-06-13 | Toshiba Corp | 半導体集積回路 |
JPH08335674A (ja) | 1995-06-06 | 1996-12-17 | Sony Corp | 半導体装置及び半導体装置のトリミング方法 |
US6541983B2 (en) * | 2001-05-10 | 2003-04-01 | Koninklijke Philips Electronics N.V. | Method for measuring fuse resistance in a fuse array |
JP2005191379A (ja) * | 2003-12-26 | 2005-07-14 | Kawasaki Microelectronics Kk | 半導体集積回路チップおよび識別コード書き込み方法 |
JP2007172720A (ja) * | 2005-12-21 | 2007-07-05 | Nec Electronics Corp | 半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法 |
JP5266800B2 (ja) * | 2008-03-06 | 2013-08-21 | 株式会社リコー | トリミング回路 |
-
2010
- 2010-07-30 JP JP2010172205A patent/JP5636794B2/ja not_active Expired - Fee Related
-
2011
- 2011-07-18 US US13/185,127 patent/US8953404B2/en not_active Expired - Fee Related
- 2011-07-21 CN CN2011102061947A patent/CN102347310A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002261166A (ja) * | 2001-03-06 | 2002-09-13 | Toshiba Corp | 半導体装置 |
JP2006253353A (ja) * | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
JP2007299926A (ja) * | 2006-04-28 | 2007-11-15 | Toshiba Corp | 抵抗変化型ヒューズ回路 |
JP2009027159A (ja) * | 2007-07-18 | 2009-02-05 | Toshiba Corp | Ic内のヒューズ・プログラミング電流を制御するためのシステムおよび方法 |
JP2009135329A (ja) * | 2007-11-30 | 2009-06-18 | Fujitsu Microelectronics Ltd | 電気フューズ回路及び半導体チップ |
JP2010027104A (ja) * | 2008-07-15 | 2010-02-04 | Fujitsu Microelectronics Ltd | ヒューズ素子読み出し回路 |
Also Published As
Publication number | Publication date |
---|---|
US20120026822A1 (en) | 2012-02-02 |
US8953404B2 (en) | 2015-02-10 |
CN102347310A (zh) | 2012-02-08 |
JP5636794B2 (ja) | 2014-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI269345B (en) | Programmable device programmed by varying resistant using phase transition | |
US10153288B2 (en) | Double metal layout for memory cells of a non-volatile memory | |
JP3873063B2 (ja) | 多ビットのメモリセル | |
TW454204B (en) | Repair circuit of semiconductor memory device using anti-fuse | |
JPH0254500A (ja) | 半導体メモリセル | |
TWI570735B (zh) | 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其使用方法 | |
TWI452664B (zh) | Semiconductor device and manufacturing method thereof | |
US6693481B1 (en) | Fuse circuit utilizing high voltage transistors | |
US6686791B2 (en) | Oxide anti-fuse structure utilizing high voltage transistors | |
JP2015076556A (ja) | メモリ装置、書込方法、読出方法 | |
JP5636794B2 (ja) | 半導体装置及びその駆動方法 | |
US20090094566A1 (en) | Design structure for chip identification system | |
JP2006253353A (ja) | 電気ヒューズモジュール | |
US6891743B2 (en) | Semiconductor memory device having a capacitive plate to reduce soft errors | |
JP3559580B2 (ja) | 半導体装置 | |
JP4937316B2 (ja) | 不揮発性半導体記憶装置 | |
JP2012212852A (ja) | 電気ヒューズ、半導体装置、及び、電気ヒューズの情報書き込み方法 | |
CN111489781A (zh) | 一种一次性可编程存储器及其操作方法 | |
US20100164604A1 (en) | Fuse circuit and layout designing method thereof | |
US20080062738A1 (en) | Storage element and method for operating a storage element | |
US9558824B2 (en) | Semiconductor device and operating method thereof | |
US20090010085A1 (en) | Semiconductor integrated circuit device and redundancy method thereof | |
JPH09213097A (ja) | ヒューズ装置及びそれを用いた半導体集積回路装置 | |
JP2000068458A (ja) | 半導体装置およびその製造方法 | |
KR102375585B1 (ko) | 피모스-다이오드 형태의 이퓨즈 오티피 셀 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130712 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140507 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140701 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140924 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141007 |
|
LAPS | Cancellation because of no payment of annual fees |