JP2012033122A

JP2012033122A - Constant voltage circuit and overcurrent protecting method of constant voltage circuit

Info

Publication number: JP2012033122A
Application number: JP2010174221A
Authority: JP
Inventors: Toshihisa Nagata; 敏久永田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2012-02-16

Abstract

PROBLEM TO BE SOLVED: To provide a constant voltage circuit having an overcurrent protection circuit capable of preventing the rate of rise of the constant voltage circuit from being reduced while minimizing heat generation in output short-circuiting of the constant voltage circuit, and an overcurrent protecting method of the constant voltage circuit.SOLUTION: A constant voltage circuit is controlled such that the increase in an output current from an output transistor M1 is suppressed and an output voltage Vout is reduced when a gate voltage of an NMOS transistor M13 reaches a predetermined value, and that the gate voltage of the NMOS transistor M13 is increased and, furthermore, an output current iout is reduced when a divided voltage Vd is reduced to a voltage value Vd1.

Description

本発明は、過電流保護回路を備えた定電圧回路に関し、特にフの字特性を有する過電流保護回路を備えた定電圧回路に関する。 The present invention relates to a constant voltage circuit including an overcurrent protection circuit, and more particularly to a constant voltage circuit including an overcurrent protection circuit having a U-shaped characteristic.

図７は、フの字特性を有する過電流保護回路を備えた従来の定電圧回路の例を示した回路図である（例えば、特許文献１参照。）。
図７において、ＰＭＯＳトランジスタＭ１０２は、ソースとゲートが出力制御用のＰＭＯＳトランジスタＭ１０１のソースとゲートに接続されており、ＰＭＯＳトランジスタＭ１０２のドレイン電流は、ＰＭＯＳトランジスタＭ１０１のドレイン電流に比例した電流になる。
ＰＭＯＳトランジスタＭ１０２のドレイン電流は、抵抗Ｒ１２３に流れることから、抵抗Ｒ１２３の両端に電圧が発生する。該電圧が、ＮＭＯＳトランジスタＭ１０３のしきい値電圧になると、ＮＭＯＳトランジスタＭ１０３がオンし、ＮＭＯＳトランジスタＭ１０３のドレイン電流によって抵抗Ｒ１２９の両端に電圧が発生しＰＭＯＳトランジスタＭ１０４をオンさせる。 FIG. 7 is a circuit diagram showing an example of a conventional constant voltage circuit including an overcurrent protection circuit having a U-shaped characteristic (see, for example, Patent Document 1).
In FIG. 7, the source and gate of the PMOS transistor M102 are connected to the source and gate of the PMOS transistor M101 for output control, and the drain current of the PMOS transistor M102 becomes a current proportional to the drain current of the PMOS transistor M101. .
Since the drain current of the PMOS transistor M102 flows through the resistor R123, a voltage is generated across the resistor R123. When this voltage reaches the threshold voltage of the NMOS transistor M103, the NMOS transistor M103 is turned on, and a voltage is generated across the resistor R129 by the drain current of the NMOS transistor M103, turning on the PMOS transistor M104.

ＰＭＯＳトランジスタＭ１０４のドレインはＰＭＯＳトランジスタＭ１０１のゲートに接続されているため、ＰＭＯＳトランジスタＭ１０４がオンすると、ＰＭＯＳトランジスタＭ１０１のゲート電圧を引き上げるように作用する。このため、ＰＭＯＳトランジスタＭ１０１の出力電流の増加が抑えられて出力電圧Ｖｏｕｔが低下し始める。
出力電圧Ｖｏｕｔが所定の電圧になっている場合は、ＮＭＯＳトランジスタＭ１５１がオンするように設定されている。しかし、過電流が流れて、前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、出力電圧検出用の抵抗Ｒ１２１と抵抗Ｒ１２２の接続部の電圧ＶＦＢも低下して、ＮＭＯＳトランジスタＭ１５１のゲート電圧を低下させる。 Since the drain of the PMOS transistor M104 is connected to the gate of the PMOS transistor M101, when the PMOS transistor M104 is turned on, the gate voltage of the PMOS transistor M101 is increased. For this reason, an increase in the output current of the PMOS transistor M101 is suppressed, and the output voltage Vout starts to decrease.
When the output voltage Vout is a predetermined voltage, the NMOS transistor M151 is set to be turned on. However, when an overcurrent flows and the output voltage Vout decreases in the above process, the voltage VFB at the connection between the output voltage detection resistor R121 and the resistor R122 also decreases, and the gate voltage of the NMOS transistor M151 decreases. Let

ＮＭＯＳトランジスタＭ１５１のゲート電圧が低下するとＮＭＯＳトランジスタＭ１５１がオフするため、ＰＭＯＳトランジスタＭ１０２のドレイン電流は、抵抗Ｒ１２３に流れ、抵抗Ｒ１２４にも流れることから、ＮＭＯＳトランジスタＭ１０３のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１０４を介してＰＭＯＳトランジスタＭ１０１のゲート電圧を上昇させ、定電圧回路の出力電流を減少させる。
前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ１５２がオフして、ＰＭＯＳトランジスタＭ１０２のドレイン電流は抵抗Ｒ１２３と抵抗Ｒ１２４にそれぞれ流れ抵抗Ｒ１２５にも流れる。このため、ＮＭＯＳトランジスタＭ１０３のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１０４を介してＰＭＯＳトランジスタＭ１０１のゲート電圧を上昇させて、定電圧回路の出力電流を更に減少させる。
このような出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係をグラフに表すと、図８のように出力電圧と出力電流がフの字の階段状に変化することが分かる。 When the gate voltage of the NMOS transistor M151 decreases, the NMOS transistor M151 is turned off. Therefore, the drain current of the PMOS transistor M102 flows to the resistor R123 and also flows to the resistor R124. Therefore, the gate voltage of the NMOS transistor M103 increases, and the PMOS transistor The gate voltage of the PMOS transistor M101 is increased via M104, and the output current of the constant voltage circuit is decreased.
When the output voltage Vout decreases in the process as described above, the NMOS transistor M152 is turned off, and the drain current of the PMOS transistor M102 flows through the resistor R123 and the resistor R124, respectively, and also flows through the resistor R125. For this reason, the gate voltage of the NMOS transistor M103 increases, the gate voltage of the PMOS transistor M101 is increased via the PMOS transistor M104, and the output current of the constant voltage circuit is further decreased.
When the relationship between the output voltage Vout and the output current iout is represented in a graph, it can be seen that the output voltage and the output current change in a step shape of a letter F as shown in FIG.

一方、携帯機器は小型化が求められるため、携帯機器に使用される電源ＩＣのパッケージにおいても小型化の要求が強く、小型化した電源ＩＣのパッケージの許容損失は大きくない。このため、前記のような従来の定電圧回路においても、出力短絡時の発熱を小さく抑える必要があり、過電流保護回路によって、該出力短絡時における出力電流値が小さくなるように設定されていた。
しかし、出力短絡時の出力電流値を小さくすると、定電圧回路の立ち上がり速度が遅くなるという問題があった。 On the other hand, since portable devices are required to be miniaturized, there is a strong demand for miniaturization in power supply IC packages used in portable devices, and the allowable loss of a miniaturized power supply IC package is not large. For this reason, even in the conventional constant voltage circuit as described above, it is necessary to suppress the heat generation when the output is short-circuited, and the overcurrent protection circuit is set to reduce the output current value when the output is short-circuited. .
However, if the output current value when the output is short-circuited is reduced, there is a problem that the rising speed of the constant voltage circuit becomes slow.

本発明は、このような問題を解決するためになされたものであり、定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならないようにすることができる過電流保護回路を有した定電圧回路及び定電圧回路の過電流保護方法を得ることを目的とする。 The present invention has been made in order to solve such a problem, and it is possible to prevent the rise rate of the constant voltage circuit from slowing down while suppressing the heat generation at the time of output short-circuiting in the constant voltage circuit to be small. An object is to obtain a constant voltage circuit having a protection circuit and an overcurrent protection method for the constant voltage circuit.

この発明に係る定電圧回路は、所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路において、
前記過電流保護回路は、
前記出力トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を、設定された電流−電圧変換比率で電圧に変換して出力する電流−電圧変換回路部と、
前記出力端子から出力された出力電圧に応じて該電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部と、
前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させる出力電流制御回路部と、
を備え、
前記変換比率変更回路部は、前記電源電圧の検出を行い、該検出した電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させるものである。 The constant voltage circuit according to the present invention includes an output transistor that controls a current output from the output terminal so that an output voltage output from the predetermined output terminal is constant at a predetermined value. A constant voltage provided with an overcurrent protection circuit for controlling the operation of the output transistor so that the output current does not exceed a predetermined value, and converting the power supply voltage forming the input voltage into the predetermined value and outputting it from the output terminal In the circuit
The overcurrent protection circuit is
A proportional current generation circuit unit that generates a current proportional to the current output from the output transistor;
A current-voltage conversion circuit unit that converts the current output from the proportional current generation circuit unit into a voltage at a set current-voltage conversion ratio and outputs the voltage;
A conversion ratio changing circuit unit that changes a current-voltage conversion ratio of the current-voltage conversion circuit unit according to an output voltage output from the output terminal;
When the output voltage of the current-voltage conversion circuit unit reaches a predetermined voltage, an output current control circuit unit that suppresses an increase in output current to the output transistor and decreases an output voltage output from the output terminal;
With
The conversion ratio changing circuit unit detects the power supply voltage, and when the detected power supply voltage falls below a predetermined value, the current-voltage is set so that a current limit value of a current output from the output transistor increases. The conversion ratio is lowered.

具体的には、前記変換比率変更回路部は、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第１所定値まで大きくするようにした。 Specifically, when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, the conversion ratio changing circuit unit changes the current output from the output transistor to a predetermined second limit current value. The current-voltage conversion ratio of the current-voltage conversion circuit unit is increased to a first predetermined value so that the current-voltage conversion circuit unit decreases.

この場合、前記変換比率変更回路部は、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるようにした。 In this case, when the output voltage output from the output terminal decreases to a predetermined second limit voltage value smaller than the first limit voltage value, the conversion ratio changing circuit unit generates a current output from the output transistor. The current-voltage conversion ratio of the current-voltage conversion circuit unit is increased to a second predetermined value so as to decrease to a predetermined fourth limited current value smaller than the second limited current value. When the voltage drops below a predetermined value, the current-voltage conversion ratio of the current-voltage conversion circuit unit is set so that the current output from the output transistor becomes a predetermined third limited current value larger than the fourth limited current value. Reduced.

また、前記変換比率変更回路部は、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるようにしてもよい。 In addition, when the detected power supply voltage drops below the predetermined value, the conversion ratio changing circuit unit has a predetermined third current limit value that is larger than the fourth current limit value. As described above, the current-voltage conversion ratio of the current-voltage conversion circuit unit may be reduced.

また、前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されるようにした。 Further, the current-voltage conversion circuit unit is constituted by a plurality of resistors for converting current into voltage.

この場合、前記変換比率変更回路部は、
前記電流−電圧変換回路部の所定の抵抗を短絡する第１スイッチ回路と、
前記電源電圧が前記所定値以下になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電源電圧検出回路と、
を備え、
前記第１スイッチ回路は、前記出力端子から出力された出力電圧と該電源電圧検出回路からの出力信号に応じて前記電流−電圧変換回路部の合成抵抗値を変えるようにした。 In this case, the conversion ratio changing circuit unit is
A first switch circuit for short-circuiting a predetermined resistance of the current-voltage conversion circuit unit;
A power supply voltage detection circuit that detects whether or not the power supply voltage is equal to or lower than the predetermined value, and generates and outputs a signal indicating the detection result;
With
The first switch circuit changes a combined resistance value of the current-voltage conversion circuit unit according to an output voltage output from the output terminal and an output signal from the power supply voltage detection circuit.

具体的には、前記電源電圧検出回路は、
前記電源電圧に比例した電源比例電圧を生成して出力する電源比例電圧生成回路と、
該電源比例電圧と所定の基準電圧との電圧比較を行い、該比較結果を示す信号を生成して前記第１スイッチ回路に出力する電圧比較回路と、
を備えるようにした。 Specifically, the power supply voltage detection circuit includes:
A power supply proportional voltage generation circuit that generates and outputs a power supply proportional voltage proportional to the power supply voltage;
A voltage comparison circuit that performs a voltage comparison between the power supply proportional voltage and a predetermined reference voltage, generates a signal indicating the comparison result, and outputs the signal to the first switch circuit;
I was prepared to.

この場合、前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記出力端子から出力された出力電圧が入力されたエンハンスメント型の第２ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第２ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記電流−電圧変換回路部の電流−電圧変換比率が前記第２所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えるようにした。 In this case, the first switch circuit is
An enhancement-type first MOS transistor in which a proportional voltage proportional to the output voltage output from the output terminal is input to the gate;
An enhancement-type second MOS transistor in which the output voltage output from the output terminal is input to the gate;
An enhancement type third MOS transistor having an output signal from the voltage comparison circuit input to the gate;
With
The first MOS transistor is turned off when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, and the current-voltage conversion ratio of the current-voltage conversion circuit unit reaches the first predetermined value. Change the combined resistance value of the current-voltage conversion circuit unit so as to increase,
When the output voltage output from the output terminal decreases to a predetermined second limit voltage value smaller than the first limit voltage value, the second MOS transistor has a current-voltage conversion ratio of the current-voltage conversion circuit unit. The combined resistance value of the current-voltage conversion circuit unit is changed so as to increase to the second predetermined value,
The third MOS transistor is turned on when the power supply voltage falls below the predetermined value, so that the current output from the output transistor becomes the third limit current value larger than the fourth limit current value. The combined resistance value of the current-voltage conversion circuit unit is changed so as to reduce the current-voltage conversion ratio of the current-voltage conversion circuit unit.

また、前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えるようにしてもよい。 The first switch circuit includes:
An enhancement-type first MOS transistor in which a proportional voltage proportional to the output voltage output from the output terminal is input to the gate;
An enhancement type third MOS transistor having an output signal from the voltage comparison circuit input to the gate;
With
The first MOS transistor is turned off when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, and the current-voltage conversion ratio of the current-voltage conversion circuit unit reaches the first predetermined value. Change the combined resistance value of the current-voltage conversion circuit unit so as to increase,
The third MOS transistor is turned on when the power supply voltage falls below the predetermined value, so that the current output from the output transistor becomes the third limit current value larger than the fourth limit current value. The combined resistance value of the current-voltage conversion circuit unit may be changed so as to reduce the current-voltage conversion ratio of the current-voltage conversion circuit unit.

また、前記電源比例電圧生成回路は、前記電源電圧を分圧して前記電源比例電圧を生成する複数の抵抗を備えた分圧回路で構成されるようにした。 Further, the power supply proportional voltage generation circuit is configured by a voltage dividing circuit including a plurality of resistors for dividing the power supply voltage to generate the power supply proportional voltage.

この場合、前記分圧回路は、前記電圧比較回路からの出力信号に応じて分圧比を変えて前記電圧比較回路にヒステリシスを設けるようにしてもよい。 In this case, the voltage dividing circuit may change the voltage dividing ratio according to the output signal from the voltage comparing circuit and provide the voltage comparing circuit with hysteresis.

また、前記分圧回路は、前記第３ＭＯＳトランジスタがターンオフする電圧よりも前記第３ＭＯＳトランジスタがターンオンする電圧の方が小さくなるように前記ヒステリシスを設けるようにした。 The voltage dividing circuit is provided with the hysteresis so that the voltage at which the third MOS transistor is turned on is smaller than the voltage at which the third MOS transistor is turned off.

具体的には、前記分圧回路は、
前記各抵抗からなる抵抗回路と、
前記電圧比較回路の出力信号に応じて該抵抗回路の所定の抵抗を短絡する第２スイッチ回路と、
を備え、
前記第２スイッチ回路は、前記電圧比較回路からの出力信号に応じて前記抵抗回路の分圧比を変えて前記電圧比較回路に前記ヒステリシスを設けるようにした。 Specifically, the voltage dividing circuit includes:
A resistance circuit comprising the resistors;
A second switch circuit that short-circuits a predetermined resistance of the resistance circuit in response to an output signal of the voltage comparison circuit;
With
In the second switch circuit, the voltage comparison circuit is provided with the hysteresis by changing a voltage dividing ratio of the resistor circuit according to an output signal from the voltage comparison circuit.

また、前記電流−電圧変換回路部の少なくとも１つの抵抗は、トリミングによって抵抗値が設定されるようにした。 The resistance value of at least one resistor of the current-voltage conversion circuit unit is set by trimming.

また、前記比例電流生成回路部は、出力トランジスタのトランジスタサイズを小さくしたトランジスタである第１トランジスタで構成され、該第１トランジスタは、前記出力トランジスタから出力された電流に比例した電流を出力するようにした。 The proportional current generation circuit unit includes a first transistor that is a transistor having a reduced transistor size of the output transistor, and the first transistor outputs a current proportional to the current output from the output transistor. I made it.

また、この発明に係る定電圧回路の過電流保護方法は、所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路の過電流保護方法において、
前記出力トランジスタから出力された電流に比例した電流を生成し、
該生成した比例電流を、設定された電流−電圧変換比率で電圧に変換し、
該変換した電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、
前記電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させるものである。 The overcurrent protection method for a constant voltage circuit according to the present invention includes an output transistor that controls a current output from the output terminal so that an output voltage output from the predetermined output terminal is constant at a predetermined value. An overcurrent protection circuit that controls the operation of the output transistor so that the current output from the output transistor does not exceed a predetermined value, and converts the power supply voltage forming the input voltage into the predetermined value In the overcurrent protection method of the constant voltage circuit that outputs from the output terminal,
Generating a current proportional to the current output from the output transistor;
The generated proportional current is converted into a voltage at a set current-voltage conversion ratio,
When the converted voltage becomes a predetermined voltage, the output voltage output from the output terminal is reduced by suppressing an increase in output current for the output transistor,
When the power supply voltage drops below a predetermined value, the current-voltage conversion ratio is lowered so that the current limit value of the current output from the output transistor is increased.

具体的には、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように前記電流−電圧変換比率を第１所定値まで大きくするようにした。 Specifically, when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, the current − is set so that the current output from the output transistor decreases to a predetermined second limit current value. The voltage conversion ratio is increased to the first predetermined value.

この場合、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように前記電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換比率を低下させるようにした。 In this case, when the output voltage output from the output terminal decreases to a predetermined second limit voltage value that is smaller than the first limit voltage value, the current output from the output transistor is lower than the second limit current value. When the current-voltage conversion ratio is increased to a second predetermined value so as to decrease to a small predetermined fourth limit current value, and the detected power supply voltage falls below the predetermined value, the current output from the output transistor is reduced. The current-voltage conversion ratio is lowered so as to be a predetermined third limited current value larger than the fourth limited current value.

また、前記電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように電流−電圧変換比率を低下させるようにしてもよい。 Further, when the power supply voltage drops below the predetermined value, the current-voltage conversion ratio is lowered so that the current output from the output transistor becomes a predetermined third limited current value larger than the fourth limited current value. You may make it make it.

本発明の定電圧回路及び定電圧回路の過電流保護方法によれば、出力トランジスタから出力された電流に比例した電流を、設定された電流−電圧変換比率で電圧に変換し、該変換した電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させるようにした。このようにしたことから、定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならない過電流保護回路を実現することができる。 According to the constant voltage circuit and the overcurrent protection method of the constant voltage circuit of the present invention, a current proportional to the current output from the output transistor is converted into a voltage at a set current-voltage conversion ratio, and the converted voltage When the voltage reaches a predetermined voltage, an increase in output current is suppressed for the output transistor to lower the output voltage output from the output terminal, and when the power supply voltage drops below a predetermined value, the output transistor outputs The current-voltage conversion ratio is lowered so that the current limit value of the current to be increased is increased. In this way, it is possible to realize an overcurrent protection circuit that does not slow down the rising speed of the constant voltage circuit while suppressing heat generation during output short-circuiting in the constant voltage circuit.

本発明の第１の実施の形態における定電圧回路の例を示した回路図である。FIG. 3 is a circuit diagram showing an example of a constant voltage circuit in the first exemplary embodiment of the present invention. 図１の過電流保護回路２の動作例を示した図である。It is the figure which showed the example of operation | movement of the overcurrent protection circuit 2 of FIG. 本発明の第２の実施の形態における定電圧回路の例を示した回路図である。It is the circuit diagram which showed the example of the constant voltage circuit in the 2nd Embodiment of this invention. 図３の過電流保護回路２ａの動作例を示した図である。FIG. 4 is a diagram showing an operation example of the overcurrent protection circuit 2a of FIG. 本発明の第３の実施の形態における定電圧回路の例を示した回路図である。It is the circuit diagram which showed the example of the constant voltage circuit in the 3rd Embodiment of this invention. 図５の過電流保護回路２ｂの動作例を示した図である。FIG. 6 is a diagram showing an operation example of the overcurrent protection circuit 2b of FIG. 従来の定電圧回路の例を示した回路図である。It is the circuit diagram which showed the example of the conventional constant voltage circuit. 図７の定電圧回路における過電流保護動作の例を示した図である。It is the figure which showed the example of the overcurrent protection operation | movement in the constant voltage circuit of FIG.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
図１において、定電圧回路１は、入力電圧をなす正側電源電圧Ｖｉｎを所定値に変換して出力端子ＯＵＴから出力するものであり、出力端子ＯＵＴから出力される出力電流ｉｏｕｔを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の電圧で一定になるようにするものである。また、定電圧回路１は、出力電流ｉｏｕｔに対する過電流保護回路２を備えており、過電流保護回路２は、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係がフの字特性に近似した特性をなすように動作する。 Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of a constant voltage circuit according to the first embodiment of the present invention.
In FIG. 1, a constant voltage circuit 1 converts a positive-side power supply voltage Vin forming an input voltage into a predetermined value and outputs it from an output terminal OUT, and controls an output current iout output from the output terminal OUT. The output voltage Vout output from the output terminal OUT is made constant at a predetermined voltage. The constant voltage circuit 1 includes an overcurrent protection circuit 2 for the output current iout, and the overcurrent protection circuit 2 has a characteristic in which the relationship between the output voltage Vout and the output current iout approximates a U-shaped characteristic. To work.

定電圧回路１は、過電流保護回路２と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路３と、出力電圧Ｖｏｕｔを可変抵抗Ｒ１及び抵抗Ｒ２で分圧して出力する出力電圧検出回路４と、該出力電圧検出回路４から出力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの差電圧を増幅して出力する誤差増幅器５と、該誤差増幅器５からの出力信号に応じて出力電流ｉｏｕｔの制御を行って出力電圧Ｖｏｕｔを一定電圧になるように制御するドライバトランジスタをなすＰＭＯＳトランジスタである出力トランジスタＭ１とを備えている。また、過電流保護回路２は、電圧比較器１１、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１６、可変抵抗Ｒ１１及び抵抗Ｒ１２〜Ｒ１７で構成されている。 The constant voltage circuit 1 includes an overcurrent protection circuit 2, a reference voltage generation circuit 3 that generates and outputs a predetermined reference voltage Vref, and an output voltage detection that divides and outputs the output voltage Vout by the variable resistor R1 and the resistor R2. A circuit 4, an error amplifier 5 that amplifies and outputs a differential voltage between the divided voltage VFB output from the output voltage detection circuit 4 and the reference voltage Vref, and an output current according to an output signal from the error amplifier 5 and an output transistor M1 which is a PMOS transistor serving as a driver transistor for controlling iout to control the output voltage Vout to be a constant voltage. The overcurrent protection circuit 2 includes a voltage comparator 11, PMOS transistors M11 and M12, NMOS transistors M13 to M16, a variable resistor R11, and resistors R12 to R17.

なお、可変抵抗Ｒ１及び抵抗Ｒ２は出力電圧検出回路をなし、ＰＭＯＳトランジスタＭ２は比例電流生成回路部及び第１トランジスタをそれぞれなし、抵抗Ｒ１３〜Ｒ１６は電流−電圧変換回路部を、ＮＭＯＳトランジスタＭ１４〜Ｍ１６、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２は変換比率変更回路部を、ＰＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１３及び抵抗Ｒ１７は出力電流制御回路部をそれぞれなす。また、ＮＭＯＳトランジスタＭ１４〜Ｍ１６は第１スイッチ回路を、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２は電源電圧検出回路をそれぞれなし、可変抵抗Ｒ１１及び抵抗Ｒ１２は電源比例電圧生成回路を、電圧比較器１１は電圧比較回路をそれぞれなす。また、ＮＭＯＳトランジスタＭ１４は第１ＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ１５は第２ＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ１６は第３ＭＯＳトランジスタをそれぞれなす。 The variable resistor R1 and the resistor R2 constitute an output voltage detection circuit, the PMOS transistor M2 constitutes a proportional current generation circuit unit and a first transistor, respectively, the resistors R13 to R16 constitute a current-voltage conversion circuit unit, and the NMOS transistors M14 to M14 M16, voltage comparator 11, variable resistor R11 and resistor R12 form a conversion ratio changing circuit unit, and PMOS transistor M12, NMOS transistor M13 and resistor R17 form an output current control circuit unit. The NMOS transistors M14 to M16 constitute a first switch circuit, the voltage comparator 11, the variable resistor R11 and the resistor R12 constitute a power supply voltage detection circuit, respectively, the variable resistor R11 and the resistor R12 constitute a power supply proportional voltage generation circuit, and a voltage comparison. Each of the devices 11 forms a voltage comparison circuit. The NMOS transistor M14 forms a first MOS transistor, the NMOS transistor M15 forms a second MOS transistor, and the NMOS transistor M16 forms a third MOS transistor.

正側電源電圧Ｖｉｎと出力端子ＯＵＴとの間には、出力トランジスタＭ１が接続され、出力端子ＯＵＴと例えば接地電圧である負側電源電圧Ｖｓｓとの間には可変抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。可変抵抗Ｒ１と抵抗Ｒ２との接続部は、誤差増幅器５の非反転入力端に接続され、誤差増幅器５の反転入力端には基準電圧Ｖｒｅｆが入力されている。誤差増幅器５の出力端は、出力トランジスタＭ１のゲートに接続されている。誤差増幅器５は、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行い、出力電流ｉｏｕｔの制御を行って出力電圧Ｖｏｕｔを一定電圧になるように制御する。 An output transistor M1 is connected between the positive power supply voltage Vin and the output terminal OUT, and a variable resistor R1 and a resistor R2 are connected in series between the output terminal OUT and the negative power supply voltage Vss that is, for example, a ground voltage. The circuit is connected. A connection portion between the variable resistor R1 and the resistor R2 is connected to a non-inverting input terminal of the error amplifier 5, and a reference voltage Vref is input to the inverting input terminal of the error amplifier 5. The output terminal of the error amplifier 5 is connected to the gate of the output transistor M1. The error amplifier 5 controls the operation of the output transistor M1 so that the divided voltage VFB becomes the reference voltage Vref, controls the output current iout, and controls the output voltage Vout to be a constant voltage.

ＰＭＯＳトランジスタＭ１１のソースは出力トランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ１１のゲートは出力トランジスタＭ１のゲートにそれぞれ接続されているため、出力トランジスタＭ１のドレイン電流に比例した電流がＰＭＯＳトランジスタＭ１１のドレインから流れる。ＰＭＯＳトランジスタＭ１１のドレインと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１３〜Ｒ１６が直列に接続され、抵抗Ｒ１４〜Ｒ１６の直列回路に並列にＮＭＯＳトランジスタＭ１４が、抵抗Ｒ１５及びＲ１６の直列回路に並列にＮＭＯＳトランジスタＭ１５が、抵抗Ｒ１６に並列にＮＭＯＳトランジスタＭ１６がそれぞれ接続されている。ＮＭＯＳトランジスタＭ１４のゲートには分圧電圧ＶＦＢが入力されており、ＮＭＯＳトランジスタＭ１５のゲートには出力電圧Ｖｏｕｔが入力されている。 Since the source of the PMOS transistor M11 is connected to the source of the output transistor M1, and the gate of the PMOS transistor M11 is connected to the gate of the output transistor M1, a current proportional to the drain current of the output transistor M1 flows from the drain of the PMOS transistor M11. . Resistors R13 to R16 are connected in series between the drain of the PMOS transistor M11 and the negative power supply voltage Vss. The NMOS transistor M14 is parallel to the series circuit of the resistors R14 to R16, and the NMOS transistor M14 is parallel to the series circuit of the resistors R15 and R16. The NMOS transistor M15 is connected in parallel with the resistor R16, and the NMOS transistor M16 is connected in parallel with the resistor R16. The divided voltage VFB is input to the gate of the NMOS transistor M14, and the output voltage Vout is input to the gate of the NMOS transistor M15.

ＮＭＯＳトランジスタＭ１６のゲートは電圧比較器１１の出力端に接続されており、電圧比較器１１の非反転入力端には基準電圧Ｖｒｅｆが入力されている。正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間には可変抵抗Ｒ１１と抵抗Ｒ１２が直列に接続され、可変抵抗Ｒ１１と抵抗Ｒ１２との接続部は電圧比較器１１の反転入力端に接続されている。
また、正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１７とＮＭＯＳトランジスタＭ１３が直列に接続され、ＮＭＯＳトランジスタＭ１３のゲートは、ＰＭＯＳトランジスタＭ１１と抵抗Ｒ１３との接続部に接続されている。ＰＭＯＳトランジスタＭ１２のソースは出力トランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ１２のドレインは出力トランジスタＭ１のゲートにそれぞれ接続されており、ＰＭＯＳトランジスタＭ１２のゲートは、抵抗Ｒ１７とＮＭＯＳトランジスタＭ１３との接続部に接続されている。 The gate of the NMOS transistor M16 is connected to the output terminal of the voltage comparator 11, and the reference voltage Vref is input to the non-inverting input terminal of the voltage comparator 11. A variable resistor R11 and a resistor R12 are connected in series between the positive power supply voltage Vin and the negative power supply voltage Vss, and a connection portion between the variable resistor R11 and the resistor R12 is connected to an inverting input terminal of the voltage comparator 11. ing.
Further, a resistor R17 and an NMOS transistor M13 are connected in series between the positive power supply voltage Vin and the negative power supply voltage Vss, and the gate of the NMOS transistor M13 is connected to a connection portion between the PMOS transistor M11 and the resistor R13. ing. The source of the PMOS transistor M12 is connected to the source of the output transistor M1, the drain of the PMOS transistor M12 is connected to the gate of the output transistor M1, and the gate of the PMOS transistor M12 is connected to the connection between the resistor R17 and the NMOS transistor M13. Has been.

このような構成において、過電流保護回路２の動作について説明する。
出力トランジスタＭ１に流れる電流に比例した電流がＰＭＯＳトランジスタＭ１１のドレインに流れる。ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に流れ、抵抗Ｒ１３の両端に電圧を発生する。出力トランジスタＭ１から流れる電流が増加して、該電圧が、ＮＭＯＳトランジスタＭ１３のしきい値電圧に達すると、ＮＭＯＳトランジスタＭ１３がオンする。出力電圧Ｖｏｕｔが所定の電圧である場合は、ＮＭＯＳトランジスタＭ１４がオンするように設定されていることから、ＮＭＯＳトランジスタＭ１３のドレイン電流により抵抗Ｒ１７の両端に電圧が発生してＰＭＯＳトランジスタＭ１２をオンさせる。
ＰＭＯＳトランジスタＭ１２のドレインは出力トランジスタＭ１のゲートに接続されていることから、ＰＭＯＳトランジスタＭ１２がオンすると、出力トランジスタＭ１のゲート電圧を引き上げるように作用し、出力トランジスタＭ１の出力電流の増加が抑えられ、出力電圧Ｖｏｕｔが低下し始める。 The operation of the overcurrent protection circuit 2 in such a configuration will be described.
A current proportional to the current flowing through the output transistor M1 flows through the drain of the PMOS transistor M11. The drain current of the PMOS transistor M11 flows through the resistor R13 and generates a voltage across the resistor R13. When the current flowing from the output transistor M1 increases and the voltage reaches the threshold voltage of the NMOS transistor M13, the NMOS transistor M13 is turned on. Since the NMOS transistor M14 is set to be turned on when the output voltage Vout is a predetermined voltage, a voltage is generated at both ends of the resistor R17 by the drain current of the NMOS transistor M13 to turn on the PMOS transistor M12. .
Since the drain of the PMOS transistor M12 is connected to the gate of the output transistor M1, when the PMOS transistor M12 is turned on, the PMOS transistor M12 operates to raise the gate voltage of the output transistor M1, and an increase in the output current of the output transistor M1 is suppressed. The output voltage Vout begins to decrease.

過電流が流れて、前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、分圧電圧ＶＦＢも低下し、ＮＭＯＳトランジスタＭ１４のゲート電圧を低下させる。ＮＭＯＳトランジスタＭ１４のゲート電圧が低下するとＮＭＯＳトランジスタＭ１４がオフし、ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に加えて抵抗Ｒ１４にも流れる。このため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１の出力電流ｉｏｕｔを減少させる。 When the overcurrent flows and the output voltage Vout decreases in the process as described above, the divided voltage VFB also decreases, and the gate voltage of the NMOS transistor M14 decreases. When the gate voltage of the NMOS transistor M14 decreases, the NMOS transistor M14 is turned off, and the drain current of the PMOS transistor M11 flows through the resistor R14 in addition to the resistor R13. For this reason, the gate voltage of the NMOS transistor M13 increases, the gate voltage of the output transistor M1 is increased via the NMOS transistor M13 and the PMOS transistor M12, and the output current iout of the constant voltage circuit 1 is decreased.

このようなプロセスで出力電圧Ｖｏｕｔが低下するとＮＭＯＳトランジスタＭ１５がオフすることから、ＰＭＯＳトランジスタＭ１１のドレイン電流は抵抗Ｒ１３と抵抗Ｒ１４に加えて抵抗Ｒ１５にも流れ、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇するため、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１の出力電流ｉｏｕｔを更に減少させる。
前記のような出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係をグラフに表すと、図２で示すように出力電圧Ｖｏｕｔと出力電流ｉｏｕｔがフの字の階段状に変化する。 When the output voltage Vout decreases in such a process, the NMOS transistor M15 is turned off. Therefore, the drain current of the PMOS transistor M11 flows to the resistor R15 in addition to the resistors R13 and R14, and the gate voltage of the NMOS transistor M13 increases. Therefore, the gate voltage of the output transistor M1 is increased via the NMOS transistor M13 and the PMOS transistor M12, and the output current iout of the constant voltage circuit 1 is further decreased.
When the relationship between the output voltage Vout and the output current iout as described above is represented in a graph, the output voltage Vout and the output current iout change in a step shape of a letter F as shown in FIG.

前記のような過電流保護回路２の動作は、ＮＭＯＳトランジスタＭ１６がオンしている場合の動作であり、ＮＭＯＳトランジスタＭ１６がオフしている場合の過電流保護回路２の動作は次のようになる。
ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３、抵抗Ｒ１４及び抵抗Ｒ１５に加えて抵抗Ｒ１６にも流れるため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１の出力電流ｉｏｕｔを更に減少させる。 The operation of the overcurrent protection circuit 2 as described above is an operation when the NMOS transistor M16 is turned on, and the operation of the overcurrent protection circuit 2 when the NMOS transistor M16 is turned off is as follows. .
Since the drain current of the PMOS transistor M11 flows through the resistor R16 in addition to the resistors R13, R14, and R15, the gate voltage of the NMOS transistor M13 rises, and the output transistor M1 passes through the NMOS transistor M13 and the PMOS transistor M12. The gate voltage is increased, and the output current iout of the constant voltage circuit 1 is further decreased.

ＮＭＯＳトランジスタＭ１６は、電圧比較器１１の出力信号によって制御されており、ＮＭＯＳトランジスタＭ１６の動作制御について説明する。
電圧比較器１１は、正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間に直列に接続された可変抵抗Ｒ１１と抵抗Ｒ１２で分圧された分圧電圧Ｖｄと、基準電圧Ｖｒｅｆとの電圧比較を行い、該比較結果を示す信号生成してＮＭＯＳトランジスタＭ１６のゲートに出力する。 The NMOS transistor M16 is controlled by the output signal of the voltage comparator 11, and operation control of the NMOS transistor M16 will be described.
The voltage comparator 11 compares the divided voltage Vd divided by the variable resistor R11 and the resistor R12 connected in series between the positive power supply voltage Vin and the negative power supply voltage Vss and the reference voltage Vref. And a signal indicating the comparison result is generated and output to the gate of the NMOS transistor M16.

正側電源電圧Ｖｉｎが、あらかじめ設定した電圧よりも大きい電圧Ｖｉｎ１から該設定した電圧よりも小さい電圧Ｖｉｎ２まで低下すると、分圧電圧Ｖｄは、電圧値Ｖｄ１から電圧値Ｖｄ２まで低下する。このため、電圧比較器１１の出力信号は、ローレベル（Ｌ）からハイレベル（Ｈ）に変化し、ＮＭＯＳトランジスタＭ１６がターンオンすることにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ４から制限電流値ｉ３へ増加させる。 When the positive-side power supply voltage Vin decreases from a voltage Vin1 larger than a preset voltage to a voltage Vin2 smaller than the set voltage, the divided voltage Vd decreases from the voltage value Vd1 to the voltage value Vd2. For this reason, the output signal of the voltage comparator 11 changes from the low level (L) to the high level (H), and the NMOS transistor M16 is turned on, whereby the voltage conversion ratio of the proportional current output from the PMOS transistor M11. And the limit value of the output current iout when the output is short-circuited is increased from the limit current value i4 to the limit current value i3.

逆に、正側電源電圧Ｖｉｎが、あらかじめ設定した電圧よりも小さい電圧Ｖｉｎ２から該設定した電圧よりも大きい電圧Ｖｉｎ１まで上昇すると、分圧電圧Ｖｄは電圧値Ｖｄ２から電圧値Ｖｄ１まで上昇する。このため、電圧比較器１１の出力信号は、ハイレベルからローレベルに変化し、ＮＭＯＳトランジスタＭ１６がターンオフすることにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ３から制限電流値ｉ４へ減少させる。 Conversely, when the positive power supply voltage Vin rises from a voltage Vin2 smaller than a preset voltage to a voltage Vin1 greater than the preset voltage, the divided voltage Vd rises from the voltage value Vd2 to the voltage value Vd1. For this reason, the output signal of the voltage comparator 11 changes from the high level to the low level, and the NMOS transistor M16 is turned off, thereby changing the voltage conversion ratio of the proportional current output from the PMOS transistor M11. The limit value of the output current iout is reduced from the limit current value i3 to the limit current value i4.

次に、図２を用いて、図１で示した定電圧回路１によって得られる効果について説明する。
図２において、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ１のとき、出力短絡時の消費電力は、消費電力＝Ａ×Ｂ＝Ｖｉｎ１×ｉ４であり、この値をパッケージの許容損失以下に抑える必要がある。しかし、図２で示した出力電流ｉｏｕｔの電流値ｉｏｕｔＭａｘが製品仕様の最大出力電流値であれば、制限電流値ｉ４は１点鎖線で示した負荷経線と交差しないようにしなければならない。仮に、交差している場合は、定電圧回路１の立ち上がり時の負荷電流が電流値ｉｏｕｔＭａｘであれば、定電圧回路１からの出力電圧Ｖｏｕｔの立ち上がり速度が該交差部分で非常に遅くなり、最悪の場合は出力電圧Ｖｏｕｔが立ち上がらなくなるという不具合が発生する。
また、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ２のときは、出力短絡時の消費電力は、消費電力＝Ｃ×Ｄ＝Ｖｉｎ２×ｉ３であり、この値をパッケージの許容損失以下に抑えればよい。このときは、出力電流ｉｏｕｔが電流値ｉｏｕｔＭａｘであっても、制限電流値ｉ３は前記負荷経線と交差することはなく、定電圧回路１の出力電圧Ｖｏｕｔが高速に立ち上がるようにすることができる。 Next, the effect obtained by the constant voltage circuit 1 shown in FIG. 1 will be described with reference to FIG.
In FIG. 2, when the positive-side power supply voltage Vin is the voltage value Vin1, the power consumption when the output is short-circuited is power consumption = A × B = Vin1 × i4, and this value needs to be kept below the allowable loss of the package. . However, if the current value ioutMax of the output current iout shown in FIG. 2 is the maximum output current value of the product specification, the limit current value i4 must not cross the load meridian shown by the one-dot chain line. If crossing occurs, if the load current at the time of rising of the constant voltage circuit 1 is the current value ioutMax, the rising speed of the output voltage Vout from the constant voltage circuit 1 becomes very slow at the crossing portion, which is the worst. In this case, a problem that the output voltage Vout does not rise occurs.
Further, when the positive power supply voltage Vin is the voltage value Vin2, the power consumption when the output is short-circuited is power consumption = C × D = Vin2 × i3, and this value may be suppressed below the allowable loss of the package. At this time, even if the output current iout is the current value ioutMax, the limit current value i3 does not cross the load meridian, and the output voltage Vout of the constant voltage circuit 1 can rise at a high speed.

このように、本第１の実施の形態における定電圧回路は、ＮＭＯＳトランジスタＭ１３のゲート電圧が所定値に達したときに、出力トランジスタＭ１からの出力電流の増加を抑制して出力電圧Ｖｏｕｔを低下させるように制御し、分圧電圧Ｖｄが電圧値Ｖｄ１まで低下したときに、ＮＭＯＳトランジスタＭ１３のゲート電圧を増加させて、更に出力電流ｉｏｕｔを減少させるようにしたことから、定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならないようにすることができる。 As described above, the constant voltage circuit according to the first embodiment suppresses the increase in the output current from the output transistor M1 and reduces the output voltage Vout when the gate voltage of the NMOS transistor M13 reaches a predetermined value. Since the gate voltage of the NMOS transistor M13 is increased and the output current iout is further decreased when the divided voltage Vd drops to the voltage value Vd1, the output short circuit in the constant voltage circuit is controlled. It is possible to prevent the rising speed of the constant voltage circuit from slowing down while suppressing the heat generation during the time.

第２の実施の形態．
前記第１の実施の形態における図１において、ＮＭＯＳトランジスタＭ１５及び抵抗Ｒ１５をなくすようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態における定電圧回路の例を示した回路図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。 Second embodiment.
In FIG. 1 in the first embodiment, the NMOS transistor M15 and the resistor R15 may be eliminated, and such a configuration is a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing an example of a constant voltage circuit according to the second embodiment of the present invention. In FIG. 3, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted here, and only differences from FIG. 1 are described.

図３における図１との相違点は、前記のように、図１のＮＭＯＳトランジスタＭ１５及び抵抗Ｒ１５をなくしたことにあり、これに伴って、図１の過電流保護回路２を過電流保護回路２ａに、図１の定電圧回路１を定電圧回路１ａにした。
図３において、定電圧回路１ａは、入力電圧をなす正側電源電圧Ｖｉｎを所定値に変換して出力端子ＯＵＴから出力するものであり、出力端子ＯＵＴから出力される出力電流ｉｏｕｔを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の電圧で一定になるようにするものである。また、定電圧回路１ａは、出力電流ｉｏｕｔに対する過電流保護回路２ａを備えており、過電流保護回路２ａは、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係がフの字特性に近似した特性をなすように動作する。 3 is different from FIG. 1 in that the NMOS transistor M15 and the resistor R15 in FIG. 1 are eliminated as described above. Accordingly, the overcurrent protection circuit 2 in FIG. 1 is replaced with the overcurrent protection circuit. The constant voltage circuit 1 in FIG. 1 is replaced with a constant voltage circuit 1a.
In FIG. 3, the constant voltage circuit 1a converts the positive power supply voltage Vin forming the input voltage into a predetermined value and outputs it from the output terminal OUT, and controls the output current iout output from the output terminal OUT. The output voltage Vout output from the output terminal OUT is made constant at a predetermined voltage. The constant voltage circuit 1a also includes an overcurrent protection circuit 2a for the output current iout. The overcurrent protection circuit 2a has a characteristic in which the relationship between the output voltage Vout and the output current iout approximates a U-shaped characteristic. To work.

定電圧回路１ａは、過電流保護回路２ａと、基準電圧発生回路３と、出力電圧検出回路４と、誤差増幅器５と、出力トランジスタＭ１とを備えている。また、過電流保護回路２ａは、電圧比較器１１、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ１６、可変抵抗Ｒ１１及び抵抗Ｒ１２〜Ｒ１４，Ｒ１６，Ｒ１７で構成されている。
なお、図３では、抵抗Ｒ１３、Ｒ１４及びＲ１６が電流−電圧変換回路部を、ＮＭＯＳトランジスタＭ１４，Ｍ１６、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２が変換比率変更回路部を、ＮＭＯＳトランジスタＭ１４及びＭ１６は第１スイッチ回路をそれぞれなす。
ＰＭＯＳトランジスタＭ１１のドレインと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１３、Ｒ１４及びＲ１６が直列に接続され、抵抗Ｒ１４及びＲ１６の直列回路に並列にＮＭＯＳトランジスタＭ１４が、抵抗Ｒ１６に並列にＮＭＯＳトランジスタＭ１６がそれぞれ接続されている。 The constant voltage circuit 1a includes an overcurrent protection circuit 2a, a reference voltage generation circuit 3, an output voltage detection circuit 4, an error amplifier 5, and an output transistor M1. The overcurrent protection circuit 2a includes a voltage comparator 11, PMOS transistors M11 and M12, NMOS transistors M13, M14 and M16, a variable resistor R11, and resistors R12 to R14, R16 and R17.
In FIG. 3, resistors R13, R14 and R16 are current-voltage conversion circuit units, NMOS transistors M14 and M16, voltage comparator 11, variable resistor R11 and resistor R12 are conversion ratio changing circuit units, and NMOS transistor M14 and M16 forms a first switch circuit.
Resistors R13, R14 and R16 are connected in series between the drain of the PMOS transistor M11 and the negative power supply voltage Vss. The NMOS transistor M14 is connected in parallel to the series circuit of the resistors R14 and R16, and the NMOS transistor is connected in parallel to the resistor R16. M16 is connected to each other.

このような構成において、過電流保護回路２ａの動作について説明する。
出力トランジスタＭ１に流れる電流に比例した電流がＰＭＯＳトランジスタＭ１１のドレインに流れる。ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に流れ、抵抗Ｒ１３の両端に電圧を発生する。出力トランジスタＭ１から流れる電流が増加して、該電圧が、ＮＭＯＳトランジスタＭ１３のしきい値電圧に達すると、ＮＭＯＳトランジスタＭ１３がオンする。出力電圧Ｖｏｕｔが所定の電圧である場合は、ＮＭＯＳトランジスタＭ１４がオンするように設定されていることから、ＮＭＯＳトランジスタＭ１３のドレイン電流により抵抗Ｒ１７の両端に電圧が発生してＰＭＯＳトランジスタＭ１２をオンさせる。
ＰＭＯＳトランジスタＭ１２のドレインは出力トランジスタＭ１のゲートに接続されていることから、ＰＭＯＳトランジスタＭ１２がオンすると、出力トランジスタＭ１のゲート電圧を引き上げるように作用し、出力トランジスタＭ１の出力電流の増加が抑えられ、出力電圧Ｖｏｕｔが低下し始める。 The operation of the overcurrent protection circuit 2a in such a configuration will be described.
A current proportional to the current flowing through the output transistor M1 flows through the drain of the PMOS transistor M11. The drain current of the PMOS transistor M11 flows through the resistor R13 and generates a voltage across the resistor R13. When the current flowing from the output transistor M1 increases and the voltage reaches the threshold voltage of the NMOS transistor M13, the NMOS transistor M13 is turned on. Since the NMOS transistor M14 is set to be turned on when the output voltage Vout is a predetermined voltage, a voltage is generated at both ends of the resistor R17 by the drain current of the NMOS transistor M13 to turn on the PMOS transistor M12. .
Since the drain of the PMOS transistor M12 is connected to the gate of the output transistor M1, when the PMOS transistor M12 is turned on, the PMOS transistor M12 operates to raise the gate voltage of the output transistor M1, and an increase in the output current of the output transistor M1 is suppressed. The output voltage Vout begins to decrease.

過電流が流れて、前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、分圧電圧ＶＦＢも低下し、ＮＭＯＳトランジスタＭ１４のゲート電圧を低下させる。ＮＭＯＳトランジスタＭ１４のゲート電圧が低下するとＮＭＯＳトランジスタＭ１４がオフし、ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に加えて抵抗Ｒ１４にも流れる。このため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１ａの出力電流ｉｏｕｔを減少させて出力電圧Ｖｏｕｔが更に低下する。
前記のような出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係をグラフに表すと、図４で示すように出力電圧Ｖｏｕｔと出力電流ｉｏｕｔがフの字の階段状に変化する。 When the overcurrent flows and the output voltage Vout decreases in the process as described above, the divided voltage VFB also decreases, and the gate voltage of the NMOS transistor M14 decreases. When the gate voltage of the NMOS transistor M14 decreases, the NMOS transistor M14 is turned off, and the drain current of the PMOS transistor M11 flows through the resistor R14 in addition to the resistor R13. For this reason, the gate voltage of the NMOS transistor M13 increases, the gate voltage of the output transistor M1 increases through the NMOS transistor M13 and the PMOS transistor M12, the output current iout of the constant voltage circuit 1a decreases, and the output voltage Vout further increases. descend.
When the relationship between the output voltage Vout and the output current iout as described above is represented in a graph, the output voltage Vout and the output current iout change in a step shape of a letter F as shown in FIG.

前記のような過電流保護回路２ａの動作は、ＮＭＯＳトランジスタＭ１６がオンしている場合の動作であり、ＮＭＯＳトランジスタＭ１６がオフしている場合の過電流保護回路２ａの動作は次のようになる。
ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３及び抵抗Ｒ１４に加えて抵抗Ｒ１６にも流れるため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１ａの出力電流ｉｏｕｔを更に減少させる。 The operation of the overcurrent protection circuit 2a as described above is an operation when the NMOS transistor M16 is turned on, and the operation of the overcurrent protection circuit 2a when the NMOS transistor M16 is turned off is as follows. .
Since the drain current of the PMOS transistor M11 flows to the resistor R16 in addition to the resistors R13 and R14, the gate voltage of the NMOS transistor M13 rises, and the gate voltage of the output transistor M1 is increased via the NMOS transistor M13 and the PMOS transistor M12. The output current iout of the constant voltage circuit 1a is further decreased.

ＮＭＯＳトランジスタＭ１６は、電圧比較器１１の出力信号によって制御されており、ＮＭＯＳトランジスタＭ１６の動作制御については図１の場合と同様であるのでその説明を省略する。
次に、図４を用いて、図３で示した定電圧回路１ａによって得られる効果について説明する。
図４において、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ１のとき、出力短絡時の消費電力は、消費電力＝Ａ×Ｂ＝Ｖｉｎ１×ｉ３であり、この値をパッケージの許容損失以下に抑える必要がある。しかし、図４で示した出力電流ｉｏｕｔの電流値ｉｏｕｔＭａｘが製品仕様の最大出力電流値であれば、制限電流値ｉ３は１点鎖線で示した負荷経線と交差しないようにしなければならない。仮に、交差している場合は、定電圧回路１ａの立ち上がり時の負荷電流が電流値ｉｏｕｔＭａｘであれば、定電圧回路１ａからの出力電圧Ｖｏｕｔの立ち上がり速度が該交差部分で非常に遅くなり、最悪の場合は該出力電圧が立ち上がらなくなるという不具合が発生する。
また、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ２のときは、出力短絡時の消費電力は、消費電力＝Ｃ×Ｄ＝Ｖｉｎ２×ｉ２であり、この値をパッケージの許容損失以下に抑えればよい。このときは、出力電流ｉｏｕｔが電流値ｉｏｕｔＭａｘであっても、制限電流値ｉ２は前記負荷経線と交差することはなく、定電圧回路１ａの出力電圧Ｖｏｕｔが高速に立ち上がるようにすることができる。 The NMOS transistor M16 is controlled by the output signal of the voltage comparator 11, and the operation control of the NMOS transistor M16 is the same as in FIG.
Next, the effect obtained by the constant voltage circuit 1a shown in FIG. 3 will be described with reference to FIG.
In FIG. 4, when the positive side power supply voltage Vin is the voltage value Vin1, the power consumption when the output is short-circuited is power consumption = A × B = Vin1 × i3, and this value needs to be kept below the allowable loss of the package. . However, if the current value ioutMax of the output current iout shown in FIG. 4 is the maximum output current value of the product specification, the limit current value i3 must not cross the load meridian shown by the one-dot chain line. If crossing occurs, if the load current at the time of rising of the constant voltage circuit 1a is the current value ioutMax, the rising speed of the output voltage Vout from the constant voltage circuit 1a becomes very slow at the crossing portion, which is the worst. In this case, there is a problem that the output voltage does not rise.
When the positive power supply voltage Vin is the voltage value Vin2, the power consumption when the output is short-circuited is power consumption = C × D = Vin2 × i2, and this value may be suppressed to be equal to or less than the allowable loss of the package. At this time, even if the output current iout is the current value ioutMax, the limit current value i2 does not cross the load meridian, and the output voltage Vout of the constant voltage circuit 1a can be raised at high speed.

このように、本第２の実施の形態における定電圧回路は、前記第１の実施の形態において、ＮＭＯＳトランジスタＭ１５及び抵抗Ｒ１５をなくしても、前記第１の実施の形態と同様の効果を得ることができる。 As described above, the constant voltage circuit according to the second embodiment obtains the same effects as those of the first embodiment even if the NMOS transistor M15 and the resistor R15 are eliminated in the first embodiment. be able to.

第３の実施の形態．
前記第１の実施の形態において、ＮＭＯＳトランジスタＭ１６がターンオンするときの分圧電圧Ｖｄの電圧値が、ＮＭＯＳトランジスタＭ１６がターンオフするときの分圧電圧Ｖｄの電圧値よりも小さくなるようにヒステリシスを設けてもよく、このようにしたものを本発明の第３の実施の形態とする。
図５は、本発明の第３の実施の形態における定電圧回路の例を示した回路図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。 Third embodiment.
In the first embodiment, hysteresis is provided so that the voltage value of the divided voltage Vd when the NMOS transistor M16 is turned on is smaller than the voltage value of the divided voltage Vd when the NMOS transistor M16 is turned off. This is what is described as a third embodiment of the present invention.
FIG. 5 is a circuit diagram showing an example of a constant voltage circuit according to the third embodiment of the present invention. In FIG. 5, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here, and only differences from FIG. 1 will be described.

図５における図１との相違点は、図１の過電流保護回路２にＮＭＯＳトランジスタＭ１７及び抵抗Ｒ１８を追加したことにあり、これに伴って、図１の過電流保護回路２を過電流保護回路２ｂに、図１の定電圧回路１を定電圧回路１ｂにした。
図５において、定電圧回路１ｂは、入力電圧をなす正側電源電圧Ｖｉｎを所定値に変換して出力端子ＯＵＴから出力するものであり、出力端子ＯＵＴから出力される出力電流ｉｏｕｔを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の電圧で一定になるようにするものである。また、定電圧回路１ｂは、出力電流ｉｏｕｔに対する過電流保護回路２ｂを備えており、過電流保護回路２ｂは、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係がフの字特性に近似した特性をなすように動作する。 5 is different from FIG. 1 in that an NMOS transistor M17 and a resistor R18 are added to the overcurrent protection circuit 2 of FIG. 1, and accordingly, the overcurrent protection circuit 2 of FIG. The constant voltage circuit 1 of FIG. 1 is replaced with the constant voltage circuit 1b as the circuit 2b.
In FIG. 5, the constant voltage circuit 1b converts the positive power supply voltage Vin forming the input voltage into a predetermined value and outputs it from the output terminal OUT, and controls the output current iout output from the output terminal OUT. The output voltage Vout output from the output terminal OUT is made constant at a predetermined voltage. Further, the constant voltage circuit 1b includes an overcurrent protection circuit 2b for the output current iout, and the overcurrent protection circuit 2b has a characteristic in which the relationship between the output voltage Vout and the output current iout approximates a U-shaped characteristic. To work.

定電圧回路１ｂは、過電流保護回路２ｂと、基準電圧発生回路３と、出力電圧検出回路４と、誤差増幅器５と、出力トランジスタＭ１とを備えている。また、過電流保護回路２ｂは、電圧比較器１１、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１７、可変抵抗Ｒ１１及び抵抗Ｒ１２〜Ｒ１８で構成されている。
なお、図５では、ＮＭＯＳトランジスタＭ１４〜Ｍ１７、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２，Ｒ１８は変換比率変更回路部をなし、可変抵抗Ｒ１１，抵抗Ｒ１２，Ｒ１８及びＮＭＯＳトランジスタＭ１７は電源比例電圧生成回路をなすと共に分圧回路をなす。また、可変抵抗Ｒ１１及び抵抗Ｒ１２，Ｒ１８は抵抗回路を、ＮＭＯＳトランジスタＭ１７は第２スイッチ回路をそれぞれなす。 The constant voltage circuit 1b includes an overcurrent protection circuit 2b, a reference voltage generation circuit 3, an output voltage detection circuit 4, an error amplifier 5, and an output transistor M1. The overcurrent protection circuit 2b includes a voltage comparator 11, PMOS transistors M11 and M12, NMOS transistors M13 to M17, a variable resistor R11, and resistors R12 to R18.
In FIG. 5, the NMOS transistors M14 to M17, the voltage comparator 11, the variable resistor R11 and the resistors R12 and R18 form a conversion ratio changing circuit unit, and the variable resistor R11, the resistors R12 and R18, and the NMOS transistor M17 are power supply proportional voltages. A voltage dividing circuit is formed as well as a generating circuit. The variable resistor R11 and the resistors R12 and R18 form a resistance circuit, and the NMOS transistor M17 forms a second switch circuit.

正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間には可変抵抗Ｒ１１、抵抗Ｒ１２及びＲ１８が直列に接続され、抵抗Ｒ１８にはＮＭＯＳトランジスタＭ１７が並列に接続されている。また、ＮＭＯＳトランジスタＭ１７のゲートは誤差増幅器１１の出力端に接続され、可変抵抗Ｒ１１と抵抗Ｒ１２との接続部は電圧比較器１１の反転入力端に接続されている。
このような構成において、過電流保護回路２ｂの動作について説明する。
定電圧回路１ｂの出力短絡時に正側電源電圧Ｖｉｎが、あらかじめ設定したＮＭＯＳトランジスタＭ１６がターンオンするときの電圧値Ｖｉｎ３よりも大きい電圧から、電圧値Ｖｉｎ３よりも小さい電圧まで低下すると、電圧比較器１１の出力信号はローレベルからハイレベルに変化し、ＮＭＯＳトランジスタＭ１６がターンオンする。このことにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ４から制限電流値ｉ３へ増加させる。 A variable resistor R11, resistors R12 and R18 are connected in series between the positive power supply voltage Vin and the negative power supply voltage Vss, and an NMOS transistor M17 is connected in parallel to the resistor R18. The gate of the NMOS transistor M17 is connected to the output terminal of the error amplifier 11, and the connection between the variable resistor R11 and the resistor R12 is connected to the inverting input terminal of the voltage comparator 11.
The operation of the overcurrent protection circuit 2b in such a configuration will be described.
When the output voltage of the constant voltage circuit 1b is short-circuited, the positive power supply voltage Vin drops from a voltage higher than the preset voltage value Vin3 when the NMOS transistor M16 is turned on to a voltage lower than the voltage value Vin3. The output signal changes from low level to high level, and the NMOS transistor M16 is turned on. As a result, the voltage conversion ratio of the proportional current output from the PMOS transistor M11 is changed, and the limit value of the output current iout when the output is short-circuited is increased from the limit current value i4 to the limit current value i3.

逆に、正側電源電圧Ｖｉｎが、あらかじめ設定したＮＭＯＳトランジスタＭ１６がターンオフするときの電圧値Ｖｉｎ４よりも大きい電圧へ上昇すると、電圧比較器１１の出力信号はハイレベルからローレベルに変化し、ＮＭＯＳトランジスタＭ１６がターンオフすることにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ３から制限電流値ｉ４へ減少させる。 On the other hand, when the positive power supply voltage Vin rises to a voltage higher than the preset voltage value Vin4 when the NMOS transistor M16 is turned off, the output signal of the voltage comparator 11 changes from high level to low level. When the transistor M16 is turned off, the voltage conversion ratio of the proportional current output from the PMOS transistor M11 is changed, and the limit value of the output current iout when the output is short-circuited is decreased from the limit current value i3 to the limit current value i4.

次に、図６を用いて、図５で示した定電圧回路１ｂによって得られる効果について説明する。
ＮＭＯＳトランジスタＭ１６がターンオンするときの電圧値Ｖｉｎ３とターンオフするときの電圧値Ｖｉｎ４が同じである場合、定電圧回路１ｂの出力短絡時に正側電源電圧Ｖｉｎが該電圧付近にあると、出力電流ｉｏｕが大きく変動して基板の接地電圧を揺らし問題が発生する場合があった。しかし、前記のように、ＮＭＯＳトランジスタＭ１６がターンオンする電圧を、ＮＭＯＳトランジスタＭ１６がターンオフする電圧より小さくなるように前記のようなヒステリシスを設けるようにしたことから、定電圧回路１ｂの出力短絡時に、正側電源電圧Ｖｉｎの電圧値に関わらず出力電流ｉｏｕｔが大きく変動することをなくすことができる。 Next, the effect obtained by the constant voltage circuit 1b shown in FIG. 5 will be described with reference to FIG.
When the voltage value Vin3 when the NMOS transistor M16 is turned on is the same as the voltage value Vin4 when the NMOS transistor M16 is turned off, if the positive power supply voltage Vin is close to the voltage when the output of the constant voltage circuit 1b is short, the output current iou is There is a case where a problem occurs due to a large fluctuation and fluctuation of the ground voltage of the substrate. However, as described above, since the hysteresis as described above is provided so that the voltage at which the NMOS transistor M16 is turned on is smaller than the voltage at which the NMOS transistor M16 is turned off, when the output of the constant voltage circuit 1b is short-circuited, Regardless of the voltage value of the positive power supply voltage Vin, the output current iout can be prevented from greatly fluctuating.

このように、本第３の実施の形態における定電圧回路は、前記第１の実施の形態において、ＮＭＯＳトランジスタＭ１６がターンオンするときの分圧電圧Ｖｄの電圧値が、ＮＭＯＳトランジスタＭ１６がターンオフするときの分圧電圧Ｖｄの電圧値よりも小さくなるようにヒステリシスを設けるようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、定電圧回路の出力短絡時に、正側電源電圧Ｖｉｎの電圧値に関わらず出力電流ｉｏｕｔが大きく変動することを防止できる。 As described above, in the constant voltage circuit according to the third embodiment, the voltage value of the divided voltage Vd when the NMOS transistor M16 is turned on is the same as that when the NMOS transistor M16 is turned off in the first embodiment. Since the hysteresis is provided so as to be smaller than the voltage value of the divided voltage Vd, the same effect as in the first embodiment can be obtained, and at the time of output short-circuiting of the constant voltage circuit, Regardless of the voltage value of the side power supply voltage Vin, the output current iout can be prevented from greatly fluctuating.

なお、前記説明では、抵抗Ｒ１３〜Ｒ１６はそれぞれ１つの抵抗で構成されている場合を例にして説明したが、抵抗Ｒ１３〜抵抗Ｒ１６を、それぞれ複数の抵抗を直列に接続すると共に該各抵抗のすべて又は一部にそれぞれヒューズを並列に接続する構成にしてもよい。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断して抵抗Ｒ１３〜Ｒ１６をそれぞれ所望の抵抗値に設定することができる。このようなことは、その他の抵抗や可変抵抗においても同様である。
また、前記第１から第３の各実施の形態における定電圧回路は、１つのＩＣに集積されるようにしてもよく、場合によっては、出力トランジスタＭ１及び／又は可変抵抗Ｒ１，Ｒ１１を除く各回路が、１つのＩＣに集積されるようにしてもよい。 In the above description, the case where each of the resistors R13 to R16 is configured by one resistor has been described as an example. However, the resistors R13 to R16 are connected to a plurality of resistors in series and each of the resistors is connected. You may make it the structure which connects a fuse in parallel to all or one part, respectively. By doing so, each of the fuses can be selectively cut by laser trimming to set the resistors R13 to R16 to desired resistance values. The same applies to other resistors and variable resistors.
In addition, the constant voltage circuit in each of the first to third embodiments may be integrated in one IC. In some cases, each of the constant voltage circuits except for the output transistor M1 and / or the variable resistors R1 and R11. The circuit may be integrated in one IC.

１，１ａ，１ｂ定電圧回路
２，２ａ，２ｂ過電流保護回路
３基準電圧発生回路
４出力電圧検出回路
５誤差増幅器
１１電圧比較器
Ｍ１出力トランジスタ
Ｍ１１，Ｍ１２ＰＭＯＳトランジスタ
Ｍ１３〜Ｍ１７ＮＭＯＳトランジスタ
Ｒ１，Ｒ１１可変抵抗
Ｒ２，Ｒ１２〜Ｒ１８抵抗 DESCRIPTION OF SYMBOLS 1,1a, 1b Constant voltage circuit 2,2a, 2b Overcurrent protection circuit 3 Reference voltage generation circuit 4 Output voltage detection circuit 5 Error amplifier 11 Voltage comparator M1 Output transistor M11, M12 PMOS transistor M13-M17 NMOS transistor R1, R11 Variable resistance R2, R12 ~ R18 resistance

特許第４０５０６７１号公報Japanese Patent No. 4050671

Claims

所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路において、
前記過電流保護回路は、
前記出力トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を、設定された電流−電圧変換比率で電圧に変換して出力する電流−電圧変換回路部と、
前記出力端子から出力された出力電圧に応じて該電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部と、
前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させる出力電流制御回路部と、
を備え、
前記変換比率変更回路部は、前記電源電圧の検出を行い、該検出した電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させることを特徴とする定電圧回路。 An output transistor for controlling the current output from the output terminal so that the output voltage output from the predetermined output terminal becomes constant at a predetermined value, and the current output from the output transistor exceeds a predetermined value In a constant voltage circuit having an overcurrent protection circuit for controlling the operation of the output transistor so as not to convert a power supply voltage forming an input voltage into the predetermined value and outputting the same from the output terminal,
The overcurrent protection circuit is
A proportional current generation circuit unit that generates a current proportional to the current output from the output transistor;
A current-voltage conversion circuit unit that converts the current output from the proportional current generation circuit unit into a voltage at a set current-voltage conversion ratio and outputs the voltage;
A conversion ratio changing circuit unit that changes a current-voltage conversion ratio of the current-voltage conversion circuit unit according to an output voltage output from the output terminal;
When the output voltage of the current-voltage conversion circuit unit reaches a predetermined voltage, an output current control circuit unit that suppresses an increase in output current to the output transistor and decreases an output voltage output from the output terminal;
With
The conversion ratio changing circuit unit detects the power supply voltage, and when the detected power supply voltage falls below a predetermined value, the current-voltage is set so that a current limit value of a current output from the output transistor increases. A constant voltage circuit characterized by lowering a conversion ratio.

前記変換比率変更回路部は、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第１所定値まで大きくすることを特徴とする請求項１記載の定電圧回路。 The conversion ratio changing circuit unit is configured such that when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, the current output from the output transistor decreases to a predetermined second limit current value. 2. The constant voltage circuit according to claim 1, wherein a current-voltage conversion ratio of the current-voltage conversion circuit unit is increased to a first predetermined value.

前記変換比率変更回路部は、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させることを特徴とする請求項２記載の定電圧回路。 When the output voltage output from the output terminal drops to a predetermined second limit voltage value that is smaller than the first limit voltage value, the conversion ratio changing circuit unit changes the current output from the output transistor to the second level. The current-voltage conversion ratio of the current-voltage conversion circuit unit is increased to a second predetermined value so as to decrease to a predetermined fourth limited current value smaller than the limited current value, and the detected power supply voltage is less than the predetermined value The current-voltage conversion ratio of the current-voltage conversion circuit unit is reduced so that the current output from the output transistor becomes a predetermined third limit current value larger than the fourth limit current value. The constant voltage circuit according to claim 2.

前記変換比率変更回路部は、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させることを特徴とする請求項２記載の定電圧回路。 When the detected power supply voltage drops below the predetermined value, the conversion ratio changing circuit unit is configured so that the current output from the output transistor becomes a predetermined third limited current value larger than the fourth limited current value. 3. The constant voltage circuit according to claim 2, wherein a current-voltage conversion ratio of the current-voltage conversion circuit section is reduced.

前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されることを特徴とする請求項３又は４記載の定電圧回路。 5. The constant voltage circuit according to claim 3, wherein the current-voltage conversion circuit unit includes a plurality of resistors that convert a current into a voltage.

前記変換比率変更回路部は、
前記電流−電圧変換回路部の所定の抵抗を短絡する第１スイッチ回路と、
前記電源電圧が前記所定値以下になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電源電圧検出回路と、
を備え、
前記第１スイッチ回路は、前記出力端子から出力された出力電圧と該電源電圧検出回路からの出力信号に応じて前記電流−電圧変換回路部の合成抵抗値を変えることを特徴とする請求項５記載の定電圧回路。 The conversion ratio changing circuit unit is
A first switch circuit for short-circuiting a predetermined resistance of the current-voltage conversion circuit unit;
A power supply voltage detection circuit that detects whether or not the power supply voltage is equal to or lower than the predetermined value, and generates and outputs a signal indicating the detection result;
With
6. The first switch circuit changes a combined resistance value of the current-voltage conversion circuit unit according to an output voltage output from the output terminal and an output signal from the power supply voltage detection circuit. The constant voltage circuit described.

前記電源電圧検出回路は、
前記電源電圧に比例した電源比例電圧を生成して出力する電源比例電圧生成回路と、
該電源比例電圧と所定の基準電圧との電圧比較を行い、該比較結果を示す信号を生成して前記第１スイッチ回路に出力する電圧比較回路と、
を備えることを特徴とする請求項６記載の定電圧回路。 The power supply voltage detection circuit includes:
A power supply proportional voltage generation circuit that generates and outputs a power supply proportional voltage proportional to the power supply voltage;
A voltage comparison circuit that performs a voltage comparison between the power supply proportional voltage and a predetermined reference voltage, generates a signal indicating the comparison result, and outputs the signal to the first switch circuit;
The constant voltage circuit according to claim 6, further comprising:

前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記出力端子から出力された出力電圧が入力されたエンハンスメント型の第２ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第２ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記電流−電圧変換回路部の電流−電圧変換比率が前記第２所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えることを特徴とする請求項７記載の定電圧回路。 The first switch circuit includes:
An enhancement-type first MOS transistor in which a proportional voltage proportional to the output voltage output from the output terminal is input to the gate;
An enhancement-type second MOS transistor in which the output voltage output from the output terminal is input to the gate;
An enhancement type third MOS transistor having an output signal from the voltage comparison circuit input to the gate;
With
The first MOS transistor is turned off when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, and the current-voltage conversion ratio of the current-voltage conversion circuit unit reaches the first predetermined value. Change the combined resistance value of the current-voltage conversion circuit unit so as to increase,
When the output voltage output from the output terminal decreases to a predetermined second limit voltage value smaller than the first limit voltage value, the second MOS transistor has a current-voltage conversion ratio of the current-voltage conversion circuit unit. The combined resistance value of the current-voltage conversion circuit unit is changed so as to increase to the second predetermined value,
The third MOS transistor is turned on when the power supply voltage falls below the predetermined value, so that the current output from the output transistor becomes the third limit current value larger than the fourth limit current value. 8. The constant voltage circuit according to claim 7, wherein a combined resistance value of the current-voltage conversion circuit unit is changed so as to reduce a current-voltage conversion ratio of the current-voltage conversion circuit unit.

前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えることを特徴とする請求項７記載の定電圧回路。 The first switch circuit includes:
An enhancement-type first MOS transistor in which a proportional voltage proportional to the output voltage output from the output terminal is input to the gate;
An enhancement type third MOS transistor having an output signal from the voltage comparison circuit input to the gate;
With
The first MOS transistor is turned off when the output voltage output from the output terminal decreases to a predetermined first limit voltage value, and the current-voltage conversion ratio of the current-voltage conversion circuit unit reaches the first predetermined value. Change the combined resistance value of the current-voltage conversion circuit unit so as to increase,
The third MOS transistor is turned on when the power supply voltage falls below the predetermined value, so that the current output from the output transistor becomes the third limit current value larger than the fourth limit current value. 8. The constant voltage circuit according to claim 7, wherein a combined resistance value of the current-voltage conversion circuit unit is changed so as to reduce a current-voltage conversion ratio of the current-voltage conversion circuit unit.

前記電源比例電圧生成回路は、前記電源電圧を分圧して前記電源比例電圧を生成する複数の抵抗を備えた分圧回路で構成されることを特徴とする請求項８又は９記載の定電圧回路。 10. The constant voltage circuit according to claim 8, wherein the power supply proportional voltage generation circuit includes a voltage dividing circuit including a plurality of resistors that divide the power supply voltage to generate the power supply proportional voltage. .

前記分圧回路は、前記電圧比較回路からの出力信号に応じて分圧比を変えて前記電圧比較回路にヒステリシスを設けることを特徴とする請求項１０記載の定電圧回路。 11. The constant voltage circuit according to claim 10, wherein the voltage dividing circuit changes the voltage dividing ratio according to an output signal from the voltage comparing circuit and provides hysteresis in the voltage comparing circuit.

前記分圧回路は、前記第３ＭＯＳトランジスタがターンオフする電圧よりも前記第３ＭＯＳトランジスタがターンオンする電圧の方が小さくなるように前記ヒステリシスを設けることを特徴とする請求項１１記載の定電圧回路。 12. The constant voltage circuit according to claim 11, wherein the voltage dividing circuit provides the hysteresis so that a voltage at which the third MOS transistor is turned on is smaller than a voltage at which the third MOS transistor is turned off.

前記分圧回路は、
前記各抵抗からなる抵抗回路と、
前記電圧比較回路の出力信号に応じて該抵抗回路の所定の抵抗を短絡する第２スイッチ回路と、
を備え、
前記第２スイッチ回路は、前記電圧比較回路からの出力信号に応じて前記抵抗回路の分圧比を変えて前記電圧比較回路に前記ヒステリシスを設けることを特徴とする請求項１１又は１２記載の定電圧回路。 The voltage dividing circuit includes:
A resistance circuit comprising the resistors;
A second switch circuit that short-circuits a predetermined resistance of the resistance circuit in response to an output signal of the voltage comparison circuit;
With
13. The constant voltage according to claim 11, wherein the second switch circuit changes the voltage dividing ratio of the resistor circuit according to an output signal from the voltage comparison circuit and provides the hysteresis in the voltage comparison circuit. circuit.

前記電流−電圧変換回路部の少なくとも１つの抵抗は、トリミングによって抵抗値が設定されることを特徴とする請求項５、６、７、８、９、１０、１１、１２又は１３記載の定電圧回路。 The constant voltage according to claim 5, 6, 7, 8, 9, 10, 11, 12, or 13, wherein a resistance value of at least one resistor of the current-voltage conversion circuit unit is set by trimming. circuit.

前記比例電流生成回路部は、出力トランジスタのトランジスタサイズを小さくしたトランジスタである第１トランジスタで構成され、該第１トランジスタは、前記出力トランジスタから出力された電流に比例した電流を出力することを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３又は１４記載の定電圧回路。 The proportional current generation circuit unit includes a first transistor which is a transistor having a reduced transistor size of an output transistor, and the first transistor outputs a current proportional to the current output from the output transistor. The constant voltage circuit according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 or 14.

所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路の過電流保護方法において、
前記出力トランジスタから出力された電流に比例した電流を生成し、
該生成した比例電流を、設定された電流−電圧変換比率で電圧に変換し、
該変換した電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、
前記電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させることを特徴とする定電圧回路の過電流保護方法。 An output transistor for controlling the current output from the output terminal so that the output voltage output from the predetermined output terminal becomes constant at a predetermined value, and the current output from the output transistor exceeds a predetermined value In an overcurrent protection method for a constant voltage circuit that includes an overcurrent protection circuit that controls the operation of the output transistor so that the power supply voltage forming an input voltage is converted to the predetermined value and is output from the output terminal.
Generating a current proportional to the current output from the output transistor;
The generated proportional current is converted into a voltage at a set current-voltage conversion ratio,
When the converted voltage becomes a predetermined voltage, the output voltage output from the output terminal is reduced by suppressing an increase in output current for the output transistor,
An overcurrent protection method for a constant voltage circuit, wherein the current-voltage conversion ratio is reduced so that a limit current value of a current output from the output transistor increases when the power supply voltage drops below a predetermined value. .

前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように前記電流−電圧変換比率を第１所定値まで大きくすることを特徴とする請求項１６記載の定電圧回路の過電流保護方法。 When the output voltage output from the output terminal decreases to a predetermined first limit voltage value, the current-voltage conversion ratio is set so that the current output from the output transistor decreases to a predetermined second limit current value. 17. The overcurrent protection method for a constant voltage circuit according to claim 16, wherein the constant voltage circuit is increased to a predetermined value.

前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように前記電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換比率を低下させることを特徴とする請求項１７記載の定電圧回路の過電流保護方法。 When the output voltage output from the output terminal decreases to a predetermined second limit voltage value smaller than the first limit voltage value, a current output from the output transistor is a predetermined value smaller than the second limit current value. When the current-voltage conversion ratio is increased to a second predetermined value so as to decrease to a fourth limit current value, and the detected power supply voltage decreases below the predetermined value, the current output from the output transistor is changed to the fourth limit current value. 18. The overcurrent protection method for a constant voltage circuit according to claim 17, wherein the current-voltage conversion ratio is lowered so that a predetermined third limit current value larger than the limit current value is obtained.

前記電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように電流−電圧変換比率を低下させることを特徴とする請求項１７記載の定電圧回路の過電流保護方法。 When the power supply voltage decreases below the predetermined value, the current-voltage conversion ratio is decreased so that the current output from the output transistor becomes a predetermined third limited current value larger than the fourth limited current value. The overcurrent protection method for a constant voltage circuit according to claim 17.