JP2012029037A - Pipelined a/d converter - Google Patents

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智博 吉岡
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Abstract

PROBLEM TO BE SOLVED: To provide a pipelined A/D converter capable of extending a range width which can be processed in stages without requiring higher offset accuracy to a comparator used in sub A/D converters.SOLUTION: The A/D converter performs plural hold operations with respect to a one-time sample operation in at least one stage within cascade-connected stages. This allows the A/D converter to extend a range width which can be processed in stages without requiring higher offset accuracy to a comparator in the sub A/D converters 22a and 22b.

Description

本発明は、パイプライン型Ａ／Ｄコンバータに関し、特にステージで処理することができるレンジ幅を大きくすることのできるパイプライン型Ａ／Ｄコンバータに関する。   The present invention relates to a pipeline type A / D converter, and more particularly to a pipeline type A / D converter that can increase the range width that can be processed in a stage.

ビデオカメラやオーディオ機器等、その内部でアナログ信号をディジタル信号に変換することが必要な電子機器は、多くのデータを高速かつ高精度に処理することが求められる。このような処理を行うことができるように、複数のＡ／Ｄコンバータを互いに縦列に多段で接続して構成することで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが知られている。従来のパイプライン型Ａ／Ｄコンバータとしては、例えば、非特許文献１のパイプライン型Ａ／Ｄコンバータがある。   Electronic devices that need to convert analog signals into digital signals, such as video cameras and audio devices, are required to process a large amount of data at high speed and with high accuracy. A pipe capable of performing a plurality of A / D conversion processes in one clock by configuring a plurality of A / D converters connected in cascade in multiple stages so that such a process can be performed. A line type A / D converter is known. As a conventional pipeline type A / D converter, for example, there is a pipeline type A / D converter of Non-Patent Document 1.

まず、図６を参照して、従来から使われている一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を説明する。
図６に示すパイプライン型Ａ／Ｄコンバータ１００は、制御部１０１、縦列接続されたｋ個のステージ１０２−１〜１０２−ｎ、および演算回路１０３を備えて構成される。
制御部１０１は、内部で生成されるスイッチング素子制御信号φ０に合わせて、アナログ入力信号Ｖｉｎに対応する電荷をサンプルおよびホールドする動作を行うために、ステージ１０２−１〜１０２−ｋの内部の各スイッチング素子を電気的に接続状態または切断状態のいずれか一方に切り替えるためのスイッチング素子制御信号φ１，φ２を生成する。 First, the configuration of a general pipeline type A / D converter 100 conventionally used will be described with reference to FIG.
The pipeline type A / D converter 100 shown in FIG. 6 includes a control unit 101, k stages 102-1 to 102-n connected in cascade, and an arithmetic circuit 103.
The control unit 101 performs operations for sampling and holding charges corresponding to the analog input signal Vin in accordance with the switching element control signal φ0 that is generated internally. Switching element control signals φ1 and φ2 for switching the switching element to either the electrically connected state or the disconnected state are generated.

スイッチング素子制御信号φ１は、スイッチング素子制御信号φ０がＨレベルになるとＨレベルになり、スイッチング素子制御信号φ０がＬレベルになるとＬレベルになる制御信号である。スイッチング素子制御信号φ２は、スイッチング素子制御信号φ０がＬレベルになるとＨレベルになり、スイッチング素子制御信号φ０がＨレベルになるとＬレベルになる制御信号である。   The switching element control signal φ1 is a control signal that becomes H level when the switching element control signal φ0 becomes H level and becomes L level when the switching element control signal φ0 becomes L level. The switching element control signal φ2 is a control signal that becomes H level when the switching element control signal φ0 becomes L level and becomes L level when the switching element control signal φ0 becomes H level.

ステージ１０２−１〜１０２−ｎは、縦列接続され、各段に入力されるアナログ入力信号Ｖｉｎに基づいてＮ桁のディジタル出力信号Ｄｏｕｔのうちのｎ桁のディジタル出力信号ｄj（ｊ＝１，２，……，ｎ）を決定し、演算回路１０３に出力する。また、ステージ１０２−１〜１０２−ｎは、各段においてアナログ入力信号Ｖｉｎと、ディジタル出力信号ｄjのＤ／Ａ変換結果とから得られるアナログ出力信号Ｖｏｕｔを次段に出力する。 The stages 102-1 to 102-n are connected in cascade, and an n-digit digital output signal d j (j = 1, n) among the N-digit digital output signals Dout based on the analog input signal Vin input to each stage. 2,..., N) are determined and output to the arithmetic circuit 103. The stage 102-1 to 102-n outputs the analog input signal Vin in each stage, an analog output signal Vout obtained from the D / A conversion result of the digital output signal d j to the next stage.

演算回路１０３は、ステージ１０２−１〜１０２−ｎから出力されたディジタル出力信号ｄ1〜ｄnを１つに合成して、Ｎ桁のディジタル出力信号Ｄｏｕｔを演算する。この演算回路１０３における演算方法は、以下の通りである。まず、ｄkの最上位桁とｄk-1の最下位桁とを２進法で加算する。次に、この結果に基づいて、ｄk-1の最上位桁とｄk-2の最下位桁とを、同じく２進法で加算する。以下、これを繰り返して、最後にｄ1の最下位ビットと、ｄ2の最上位ビットとを足し合わせる。このように、すべてのｄ1〜ｄnについて足し合わされた結果がディジタル出力信号Ｄｏｕｔになる。 ALU 103 combines the digital output signals d 1 to d n output from stage 102-1 to 102-n to one, and calculates a digital output signal Dout of the N digits. The calculation method in the calculation circuit 103 is as follows. First, it adds the least significant digit of the most significant digit and d k-1 of d k in binary. Next, based on this result, the most significant digit of d k-1 and the least significant digit of d k-2 are added in the same binary manner. Hereinafter, by repeating this, matched finally added and the least significant bits of d 1, the most significant bit of d 2. In this way, a result obtained by adding all d 1 to d n becomes a digital output signal Dout.

パイプライン型Ａ／Ｄコンバータに入力されたアナログ信号は、縦列に接続された複数のステージ１０２−１、１０２−２、１０２−３、……、１０２−ｎでＡ／Ｄ変換されて、ディジタル信号に変換される。
なお、ステージ１０２−１〜１０２−ｋは実質同一の素子を有して構成される同じ回路であるため、図７を参照して、ステージ１０２−１の回路構成を説明する。 The analog signal input to the pipeline type A / D converter is A / D converted by a plurality of stages 102-1, 102-2, 102-3,. Converted to a signal.
Since the stages 102-1 to 102-k are substantially the same circuit having the same elements, the circuit configuration of the stage 102-1 will be described with reference to FIG.

図７に示すステージ１０２−１は、サンプルホールド回路（以下、Ｓ／Ｈ回路とする。）１２１、サブＡ／Ｄコンバータ回路１２２、サブＤ／Ａコンバータ回路１２３、および演算増幅器１２４を備えて構成される。
Ｓ／Ｈ回路１２１は、入力されたアナログ入力信号Ｖｉｎをサンプルおよびホールドする。 The stage 102-1 shown in FIG. 7 includes a sample hold circuit (hereinafter referred to as S / H circuit) 121, a sub A / D converter circuit 122, a sub D / A converter circuit 123, and an operational amplifier 124. Is done.
The S / H circuit 121 samples and holds the input analog input signal Vin.

サブＡ／Ｄコンバータ回路１２２は、入力されたアナログ入力信号Ｖｉｎをディジタル出力信号ｄjに変換する。
サブＤ／Ａコンバータ回路１２３は、サブＡ／Ｄコンバータ回路１２２から出力されたディジタル出力信号ｄjをアナログ信号に変換する。
演算増幅器１２４は、アナログ入力信号Ｖｉｎから、ディジタル出力信号ｄjに応じて決まる基準電圧を加減算した信号を増幅する。 Sub A / D converter circuit 122 converts the input analog input signal Vin into a digital output signal d j.
Sub D / A converter circuit 123 converts the digital output signal d j output from the sub A / D converter circuit 122 into an analog signal.
Operational amplifier 124, the analog input signal Vin, and amplifies the subtraction signal of the reference voltage determined in response to the digital output signal d j.

このステージ１０２−１では、入力されたアナログ入力信号Ｖｉｎに所定のゲインをかけ、サブＡ／Ｄコンバータ１２３の出力に応じて決まる基準電圧を加減算するといった信号処理が行われ、処理結果が次のステージに順番に送られていく。ステージは、通常、冗長性を持たせて構成されており、出力レンジが１．５ビットである１．５ビットタイプ、２．５ビットである２．５ビットタイプ、３．５ビットである３．５ビットタイプが多く用いられている。   In this stage 102-1, signal processing is performed such that a predetermined gain is applied to the input analog input signal Vin, and a reference voltage determined according to the output of the sub A / D converter 123 is added or subtracted. It will be sent to the stage in order. The stage is usually configured with redundancy, and the output range is 1.5 bit type with 1.5 bits, 2.5 bit type with 2.5 bits, and 3 bits with 3 bits. .5 bit type is often used.

まず、図８を参照して、１．５ビットタイプのサブＡ／Ｄコンバータ回路１２２の回路構成を説明する。
図８に示すサブＡ／Ｄコンバータ回路１２２は、抵抗素子１３１ａ〜１３１ｈ、コンパレータ１３２ａ，１３２ｂおよびデコーダ１３３を備えて構成される。
抵抗素子１３１ａ〜１３１ｈは、基準電圧ＶＲＰ，ＶＲＮとの間に接続され、電圧降下によって、基準電圧＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４を生成する。 First, the circuit configuration of the 1.5-bit type sub A / D converter circuit 122 will be described with reference to FIG.
The sub A / D converter circuit 122 shown in FIG. 8 includes resistance elements 131a to 131h, comparators 132a and 132b, and a decoder 133.
Resistance elements 131a to 131h are connected between reference voltages VRP and VRN, and generate reference voltages + Vref / 4 and -Vref / 4 by a voltage drop.

コンパレータ１３２ａ，１３２ｂは、アナログ入力信号Ｖｉｎと＋Ｖｒｅｆ／４との比較、アナログ入力信号Ｖｉｎと−Ｖｒｅｆ／４との比較を行う。
デコーダ１３３は、コンパレータ１３２ａ，１３２ｂの２つの比較結果を入力し、デコードする。デコーダ１３３は、ディジタル出力信号Ｄｏｕｔとして、「００」、「０１」、「１０」の３値のうちいずれか１つの値を出力する。このデコーダ１３３は、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、ディジタル出力信号Ｄｏｕｔ＝１０を出力する。また、デコーダ１３３は、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、ディジタル出力信号Ｄｏｕｔ＝０１を出力する。また、デコーダ１３３は、Ｖｉｎ≦−Ｖｒｅｆ／４の時、ディジタル出力信号Ｄｏｕｔ＝００を出力する。 The comparators 132a and 132b compare the analog input signal Vin with + Vref / 4 and compare the analog input signal Vin with -Vref / 4.
The decoder 133 inputs the two comparison results of the comparators 132a and 132b and decodes them. The decoder 133 outputs any one of the three values “00”, “01”, and “10” as the digital output signal Dout. The decoder 133 outputs a digital output signal Dout = 10 when Vin ≧ + Vref / 4. The decoder 133 outputs a digital output signal Dout = 01 when −Vref / 4 <Vin <+ Vref / 4. The decoder 133 outputs the digital output signal Dout = 00 when Vin ≦ −Vref / 4.

続いて、図９は、１．５ビットタイプのステージ１０２−１の主要回路部の回路構成を説明する。
図９に示すステージ１０２−１は、図示したようにＳ／Ｈ回路１２１、サブＡ／Ｄコンバータ回路１２２、サブＤ／Ａコンバータ回路１２３および演算増幅器１２４を備えて構成される。
Ｓ／Ｈ回路１２１は、サンプリング用スイッチング素子ＳＷ１〜ＳＷ５およびサンプリング用キャパシタＣｆ，Ｃｓを備えて構成される。
サンプリング用スイッチング素子ＳＷ１〜ＳＷ５は、スイッチング素子制御信号φ１，φ２の電圧レベルに応じて、電気的に接続状態または切断状態のいずれか一方に切り替える。 Next, FIG. 9 illustrates the circuit configuration of the main circuit section of the 1.5-bit type stage 102-1.
The stage 102-1 shown in FIG. 9 includes an S / H circuit 121, a sub A / D converter circuit 122, a sub D / A converter circuit 123, and an operational amplifier 124 as illustrated.
The S / H circuit 121 includes sampling switching elements SW1 to SW5 and sampling capacitors Cf and Cs.
Sampling switching elements SW1 to SW5 are electrically switched to either a connected state or a disconnected state in accordance with the voltage levels of switching element control signals φ1 and φ2.

サンプリング用キャパシタＣｆ，Ｃｓは、入力されたアナログ入力信号Ｖｉｎに対応する電荷を蓄積する。
サブＤ／Ａコンバータ回路１２３は、基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８を備えて構成される。
基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８は、サブＡ／Ｄコンバータ１２２の出力であるディジタル出力信号ｄ1に応じて、いずれか１つのみが接続状態になり、その他が切断状態になる。この基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８の切り替えは次のように行われる。Ｖｉｎ≧＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝１０の時、基準電圧選択用スイッチング素子ＳＷ６のみが接続状態になる。−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝０１の時、基準電圧選択用スイッチング素子ＳＷ７のみに接続状態になる。Ｖｉｎ≦−Ｖｒｅｆ／４、つまりＤｏｕｔ＝００の時、基準電圧選択用スイッチング素子ＳＷ８のみが接続状態になる。 Sampling capacitors Cf and Cs accumulate charges corresponding to the input analog input signal Vin.
The sub D / A converter circuit 123 includes reference voltage selection switching elements SW6 to SW8.
Reference voltage selection switching element SW6~SW8 in accordance with the digital output signal d 1 is the output of the sub A / D converter 122, only one is in the connected state, the other is disconnected. The switching of the reference voltage selection switching elements SW6 to SW8 is performed as follows. When Vin ≧ + Vref / 4, that is, Dout = 10, only the reference voltage selection switching element SW6 is connected. When −Vref / 4 <Vin <+ Vref / 4, that is, Dout = 01, only the reference voltage selection switching element SW7 is connected. When Vin ≦ −Vref / 4, that is, Dout = 00, only the reference voltage selection switching element SW8 is connected.

演算増幅器１２４は、正転入力（＋）端子が信号のグランドに接続され、反転入力（−）端子がサンプリング用キャパシタＣｆ，Ｃｓの出力端子に接続され、２つの入力信号の差電圧を増幅する。
そして、１．５ビットタイプのステージ１０２−１は、サンプル動作とホールド動作とを交互に繰り返しながら動作する。 The operational amplifier 124 has a normal input (+) terminal connected to the signal ground and an inverted input (−) terminal connected to the output terminals of the sampling capacitors Cf and Cs, and amplifies the difference voltage between the two input signals. .
Then, the 1.5-bit type stage 102-1 operates while alternately repeating the sample operation and the hold operation.

次に、図１０を参照して、一般的なパイプライン型Ａ／Ｄコンバータのステージの動作を説明する。
図１０に示すように、各ステージは、スイッチング素子制御信号φ０に同期してサンプル動作とホールド動作とを繰り返す。そして、制御部１０１は、自ステージにおけるホールド動作による出力が、次ステージのサンプル動作でサンプルされることで、信号が縦列に接続された各ステージを伝播していくように動作を制御する。 Next, with reference to FIG. 10, the operation of a general pipeline type A / D converter stage will be described.
As shown in FIG. 10, each stage repeats the sample operation and the hold operation in synchronization with the switching element control signal φ0. Then, the control unit 101 controls the operation so that the signal propagates through each stage connected in cascade by sampling the output of the hold operation in its own stage in the sampling operation of the next stage.

まず、スイッチング素子制御信号φ１がＨレベルになり、スイッチング素子制御信号φ２がＬレベルになると、サンプル動作フェーズになる。サンプル動作フェーズでは、サンプリング用スイッチング素子ＳＷ１〜ＳＷ３が接続状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５が切断状態になる。これにより、アナログ入力信号Ｖｉｎの電荷がサンプリング用キャパシタＣｆ，Ｃｓに蓄えられる。同時に、サブＡ／Ｄコンバータ１２２では、アナログ入力信号Ｖｉｎと基準信号が比較されアナログ入力信号Ｖｉｎに応じたディジタル出力信号Ｄjが出力される。 First, when the switching element control signal φ1 becomes H level and the switching element control signal φ2 becomes L level, the sampling operation phase starts. In the sample operation phase, the sampling switching elements SW1 to SW3 are connected, and the sampling switching elements SW4 and SW5 are disconnected. As a result, the charge of the analog input signal Vin is stored in the sampling capacitors Cf and Cs. At the same time, the sub A / D converter 122 compares the analog input signal Vin with the reference signal and outputs a digital output signal D j corresponding to the analog input signal Vin.

次に、スイッチング素子制御信号φ１がＬレベルになり、スイッチング素子制御信号φ２がＨレベルになると、ホールド動作フェーズになる。ホールド動作フェーズでは、サンプリング用スイッチング素子ＳＷ１〜ＳＷ３が切断状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５を接続状態になる。   Next, when the switching element control signal φ1 becomes L level and the switching element control signal φ2 becomes H level, the hold operation phase starts. In the hold operation phase, the sampling switching elements SW1 to SW3 are disconnected and the sampling switching elements SW4 and SW5 are connected.

以上のサンプル動作とホールド動作とを繰り返すことにより、サンプル時に蓄えられる電荷Ｑｓと、ホールド時に蓄えられる電荷Ｑｈは、
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ） ……（１−１）
Ｑｈ＝Ｃｆ×Ｖｏｕｔ＋Ｃｓ×Ｖｒｅｆ ……（１−２）
となる。また、上記式は、電荷保存則により、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ−（Ｃｓ／Ｃｆ）×Ｖｒｅｆ ……（１−３）
のように展開することができる。また、上記式より、ステージ１０２−１のアナログ出力信号Ｖｏｕｔは、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ−（Ｃｓ／Ｃｆ）×Ｖｒｅｆ ……（１−４）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ ……（１−５）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ＋（Ｃｓ／Ｃｆ）×Ｖｒｅｆ ……（１−６）
となる。 By repeating the above sample operation and hold operation, the charge Qs stored at the time of sampling and the charge Qh stored at the time of holding are:
Qs = Vin × (Cf + Cs) (1-1)
Qh = Cf × Vout + Cs × Vref (1-2)
It becomes. Also, the above equation is based on the law of conservation of charge,
Vout = Vin × (Cf + Cs) / Cf− (Cs / Cf) × Vref (1-3)
It can be expanded as follows. From the above equation, the analog output signal Vout of the stage 102-1 is when Vin ≧ + Vref / 4,
Vout = Vin × (Cf + Cs) / Cf− (Cs / Cf) × Vref (1-4)
It becomes. When -Vref / 4 <Vin <+ Vref / 4,
Vout = Vin × (Cf + Cs) / Cf (1-5)
It becomes. When Vin ≦ −Vref / 4,
Vout = Vin × (Cf + Cs) / Cf + (Cs / Cf) × Vref (1-6)
It becomes.

特に、Ｃｆ＝Ｃｓである理想的な回路状態では、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｄｏｕｔ＝１０の時、
Ｖｏｕｔ＝２×Ｖｉｎ−Ｖｒｅｆ ……（１−７）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝０１の時、
Ｖｏｕｔ＝２×Ｖｉｎ ……（１−８）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、つまりＤｏｕｔ＝００の時、
Ｖｏｕｔ＝２×Ｖｉｎ＋Ｖｒｅｆ ……（１−９）
となる。 In particular, in an ideal circuit state where Cf = Cs, when Vin ≧ + Vref / 4 and Dout = 10,
Vout = 2 × Vin−Vref (1-7)
It becomes. Further, when −Vref / 4 <Vin <+ Vref / 4, that is, Dout = 01,
Vout = 2 × Vin (1-8)
It becomes. Also, when Vin ≦ −Vref / 4, that is, Dout = 00,
Vout = 2 × Vin + Vref (1-9)
It becomes.

前述の通り、ステージは、特にＣｓ＝Ｃｆである時に、入力されたアナログ入力信号Ｖｉｎを２倍し、入力されたアナログ入力信号Ｖｉｎの電圧レベルに応じて、ディジタル出力信号Ｄｏｕｔを出力する。同時に、ディジタル出力信号Ｄｏｕｔに応じて２倍したアナログ入力信号Ｖｉｎを出力するか、アナログ入力信号Ｖｉｎに基準電圧を加減算して出力するといった動作を行う。さらに、ステージで処理することができるレンジ幅を大きくするには、例えば２．５ビットタイプや３．５ビットタイプのステージを用いる。   As described above, especially when Cs = Cf, the stage doubles the input analog input signal Vin and outputs the digital output signal Dout according to the voltage level of the input analog input signal Vin. At the same time, the analog input signal Vin doubled according to the digital output signal Dout is output, or the reference voltage is added to or subtracted from the analog input signal Vin and output. Furthermore, in order to increase the range width that can be processed on the stage, for example, a 2.5-bit type or 3.5-bit type stage is used.

次に、図１１を参照して、２．５ビットタイプのステージ１４０−１の回路構成を説明する。
図１１に示すステージ１４０−１は、図７に示した１．５ビットタイプのステージ１０２−１と同様の回路部を備えて構成される。但し、ステージ１４０−１は、Ｓ／Ｈ回路１４１、サブＡ／Ｄコンバータ回路１４２およびサブＤ／Ａコンバータ回路１４３の回路構成が、Ｓ／Ｈ回路１２１、サブＡ／Ｄコンバータ回路１２２およびサブＤ／Ａコンバータ回路１２３の内部の回路構成と異なる。 Next, a circuit configuration of the 2.5-bit type stage 140-1 will be described with reference to FIG.
The stage 140-1 shown in FIG. 11 includes a circuit portion similar to the 1.5-bit type stage 102-1 shown in FIG. However, in the stage 140-1, the circuit configuration of the S / H circuit 141, the sub A / D converter circuit 142, and the sub D / A converter circuit 143 is the same as that of the S / H circuit 121, the sub A / D converter circuit 122, and the sub D. This is different from the internal circuit configuration of the / A converter circuit 123.

次に、図１２を参照して、２．５ビットタイプのサブＡ／Ｄコンバータ回路１４２の回路構成を説明する。
図１２に示すサブＡ／Ｄコンバータ回路１４２においても、図８に示した１．５ビットタイプのサブＡ／Ｄコンバータ回路１２２と同様に、抵抗素子、コンパレータおよびデコーダを備えて構成される。
但し、２．５ビットタイプのサブＡ／Ｄコンバータ回路１４２は、図８に示したサブＡ／Ｄコンバータ回路１２２よりも８つ多くの抵抗素子１８１ａ〜１８１ｐと、４つ多くのコンパレータ１８２ａ〜１８２ｆを備えて構成される。 Next, a circuit configuration of the 2.5-bit type sub A / D converter circuit 142 will be described with reference to FIG.
Similarly to the 1.5-bit sub A / D converter circuit 122 shown in FIG. 8, the sub A / D converter circuit 142 shown in FIG. 12 includes a resistance element, a comparator, and a decoder.
However, the 2.5-bit type sub A / D converter circuit 142 includes eight more resistive elements 181a to 181p and four more comparators 182a to 182f than the sub A / D converter circuit 122 shown in FIG. It is configured with.

２．５ビットタイプのサブＡ／Ｄコンバータ回路１４２の場合、抵抗素子１８１ａ〜１８１ｐは、電圧降下によって、＋５／８×Ｖｒｅｆ、＋３／８×Ｖｒｅｆ、＋Ｖｒｅｆ／８、−Ｖｒｅｆ／８、−３／８×Ｖｒｅｆおよび−５／８×Ｖｒｅｆの６つの基準電圧を生成する。
コンパレータ１８２ａ〜１８２ｆは、アナログ入力信号Ｖｉｎと＋５／８×Ｖｒｅｆとの比較、入力信号と＋３／８×Ｖｒｅｆとの比較、アナログ入力信号Ｖｉｎと＋Ｖｒｅｆ／８との比較、アナログ入力信号Ｖｉｎと−Ｖｒｅｆ／８との比較、アナログ入力信号Ｖｉｎと−３／８×Ｖｒｅｆとの比較、アナログ入力信号Ｖｉｎと−５／８×Ｖｒｅｆとの比較を行う。 In the case of the 2.5-bit type sub A / D converter circuit 142, the resistance elements 181 a to 181 p have + 5/8 × Vref, + 3/8 × Vref, + Vref / 8, −Vref / 8, −3 due to voltage drop. Six reference voltages of / 8 × Vref and −5 / 8 × Vref are generated.
The comparators 182a to 182f compare the analog input signal Vin and + 5/8 × Vref, compare the input signal and + 3/8 × Vref, compare the analog input signal Vin and + Vref / 8, and compare the analog input signal Vin and − Comparison with Vref / 8, comparison with the analog input signal Vin and −3 / 8 × Vref, and comparison with the analog input signal Vin and −5 / 8 × Vref are performed.

デコーダ１８３は、コンパレータ１８２ａ〜１８２ｆの６つの比較結果を入力し、デコードする。デコーダ１８３は、ディジタル出力信号Ｄｏｕｔとして、「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」の７値のうちいずれか１つの値を出力する。デコーダ１８３は、Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝１１０を出力する。また、デコーダ１８３は、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝１０１を出力する。また、デコーダ１８３は、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８の時、ディジタル出力信号Ｄｏｕｔ＝１００を出力する。また、デコーダ１８３は、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、ディジタル出力信号Ｄｏｕｔ＝０１１を出力する。また、デコーダ１８３は、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝０１０を出力する。また、デコーダ１８３は、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝００１を出力する。また、デコーダ１８３は、−５／８×Ｖｒｅｆ≧Ｖｉｎの時、ディジタル出力信号Ｄｏｕｔ＝０００を出力する。   The decoder 183 inputs the six comparison results of the comparators 182a to 182f and decodes them. The decoder 183 outputs one of the seven values “000”, “001”, “010”, “011”, “100”, “101”, and “110” as the digital output signal Dout. . The decoder 183 outputs a digital output signal Dout = 110 when Vin ≧ + 5/8 × Vref. The decoder 183 outputs a digital output signal Dout = 101 when + 5/8 × Vref> Vin> + 3/8 × Vref. The decoder 183 outputs the digital output signal Dout = 100 when + 3/8 × Vref ≧ Vin ≧ + Vref / 8. The decoder 183 outputs the digital output signal Dout = 011 when + Vref / 8> Vin> −Vref / 8. The decoder 183 outputs a digital output signal Dout = 010 when −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref. The decoder 183 outputs a digital output signal Dout = 001 when −3 / 8 × Vref> Vin> −5 / 8 × Vref. The decoder 183 outputs a digital output signal Dout = 000 when −5 / 8 × Vref ≧ Vin.

続いて、図１３は、２．５ビットタイプのステージ１４０−１の主要回路部の回路構成を説明する。
図９に示すステージ１４０−１は、図示したようにＳ／Ｈ回路１４１、サブＡ／Ｄコンバータ回路１４２、サブＤ／Ａコンバータ回路１４３および演算増幅器１２４を備えて構成される。
Ｓ／Ｈ回路１４１は、サンプリング用スイッチング素子ＳＷ１〜ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃおよびサンプリング用キャパシタＣｆ，Ｃｓａ〜Ｃｓｃを備えて構成される。Ｓ／Ｈ回路１４１では、Ｓ／Ｈ回路１２１のサンプリング用スイッチング素子ＳＷ５が３組のサンプリング用スイッチング素子ＳＷ５ａ〜ＳＷ５ｃに分かれており、サンプリング用キャパシタＣｓが３組のサンプリング用キャパシタＣｓａ〜Ｃｓｃに分かれている。 Next, FIG. 13 illustrates the circuit configuration of the main circuit section of the 2.5-bit type stage 140-1.
The stage 140-1 shown in FIG. 9 includes an S / H circuit 141, a sub A / D converter circuit 142, a sub D / A converter circuit 143, and an operational amplifier 124 as illustrated.
The S / H circuit 141 includes sampling switching elements SW1 to SW4, SW5a to SW5c, and sampling capacitors Cf and Csa to Csc. In the S / H circuit 141, the sampling switching element SW5 of the S / H circuit 121 is divided into three sets of sampling switching elements SW5a to SW5c, and the sampling capacitor Cs is divided into three sets of sampling capacitors Csa to Csc. ing.

サブＤ／Ａコンバータ回路１４３は、基準電圧選択用スイッチング素子ＳＷ６ａ〜ＳＷ６ｃ，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８ａ〜ＳＷ８ｃを備えて構成される。サブＤ／Ａコンバータ回路１４３では、基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８が、３組の基準電圧選択用スイッチング素子ＳＷ６ａ〜ＳＷ６ｃ，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８ａ〜ＳＷ８ｃに分かれている。   The sub D / A converter circuit 143 includes reference voltage selection switching elements SW6a to SW6c, SW7a to SW7c, and SW8a to SW8c. In the sub D / A converter circuit 143, the reference voltage selection switching elements SW6 to SW8 are divided into three sets of reference voltage selection switching elements SW6a to SW6c, SW7a to SW7c, and SW8a to SW8c.

基準電圧選択用スイッチング素子ＳＷ６ａ〜ＳＷ６ｃ，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８ａ〜ＳＷ８ｃの切り替えは次のように行われる。Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、Ｄｏｕｔ＝１１０で基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ａ，ＳＷ８ａだけが接続状態になる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、Ｄｏｕｔ＝１０１で基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ａ，ＳＷ８ｂだけが接続状態になる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８の時、Ｄｏｕｔ＝１００で基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ｂ，ＳＷ８ｂだけが接続状態になる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、Ｄｏｕｔ＝０１１で基準電圧選択用スイッチング素子ＳＷ６ｂ，ＳＷ７ｂ，ＳＷ８ｂだけが接続状態になる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆの時、Ｄｏｕｔ＝０１０で基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｂ，ＳＷ８ｂだけが接続状態になる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、Ｄｏｕｔ＝００１で基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃ，ＳＷ８ｂだけが接続状態になる。また、−５／８×Ｖｒｅｆ≧Ｖｉｎの時、Ｄｏｕｔ＝０００で基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃ，ＳＷ８ｃだけが接続状態になる。   Switching of the reference voltage selection switching elements SW6a to SW6c, SW7a to SW7c, SW8a to SW8c is performed as follows. When Vin ≧ + 5/8 × Vref, Dout = 110 and only the reference voltage selection switching elements SW6a, SW7a, SW8a are connected. Further, when + 5/8 × Vref> Vin> + 3/8 × Vref, when Dout = 101, only the reference voltage selection switching elements SW6a, SW7a, SW8b are connected. When + 3/8 × Vref ≧ Vin ≧ + Vref / 8, only the reference voltage selection switching elements SW6a, SW7b, and SW8b are connected at Dout = 100. Further, when + Vref / 8> Vin> −Vref / 8, only the reference voltage selection switching elements SW6b, SW7b, SW8b are connected at Dout = 011. When −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref, only the reference voltage selection switching elements SW6c, SW7b, and SW8b are connected at Dout = 010. When −3 / 8 × Vref> Vin> −5 / 8 × Vref, Dout = 001 and only the reference voltage selection switching elements SW6c, SW7c, SW8b are connected. Further, when −5 / 8 × Vref ≧ Vin, only the reference voltage selection switching elements SW6c, SW7c, and SW8c are connected at Dout = 000.

そして、２．５ビットタイプのステージ１４０−１においても、１．５ビットタイプのステージ１０２−１と同様に、サンプル動作とホールド動作とを交互に繰り返しながら動作する。
まず、サンプルフェーズで、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃが接続状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃが切断状態になる。これにより、アナログ入力信号Ｖｉｎに対応する電荷がサンプリング用キャパシタＣｆ，Ｃｓａ〜Ｃｓｃに蓄えられる。同時に、サブＡ／Ｄコンバータ１４２では、アナログ入力信号Ｖｉｎと基準信号とが比較され、アナログ入力信号Ｖｉｎに応じたディジタル出力信号Ｄjが出力される。 In the 2.5-bit type stage 140-1, the sample operation and the hold operation are alternately repeated as in the case of the 1.5-bit type stage 102-1.
First, in the sample phase, the sampling switching elements SW1, SW2, SW3a to SW3c are connected, and the sampling switching elements SW4, SW5a to SW5c are disconnected. As a result, charges corresponding to the analog input signal Vin are stored in the sampling capacitors Cf and Csa to Csc. At the same time, the sub A / D converter 142 compares the analog input signal Vin with the reference signal, and outputs a digital output signal D j corresponding to the analog input signal Vin.

次に、ホールド動作フェーズで、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃが切断状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃが接続状態になる。
以上のサンプル動作およびホールドにより、サンプル時に蓄えられる電荷Ｑｓと、ホールド時Ｑｈに蓄えられる電荷は次の通りである。
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ） ……（２−１）
Ｑｈ＝Ｃｆ×Ｖｏｕｔ＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）×Ｖｒｅｆ ……（２−２）
となる。また、上記式は、電荷保存則により
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ／Ｃｆ）×Ｖｒｅｆ−（Ｃｓｂ／Ｃｆ）×Ｖｒｅｆ−（Ｃｓｃ／Ｃｆ）×Ｖｒｅｆ ……（２−３）
のように展開することができる。また、上記式より、ステージ１４０−１のアナログ出力信号Ｖｏｕｔは、Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ ……（２−４）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ＋Ｃｓｂ）／Ｃｆ×Ｖｒｅｆ ……（２−５）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−Ｃｓａ／Ｃｆ×Ｖｒｅｆ ……（２−６）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ ……（２−７）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋Ｃｓａ／Ｃｆ×Ｖｒｅｆ ……（２−８）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓａ＋Ｃｓｂ）／Ｃｆ×Ｖｒｅｆ ……（２−９）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ ……（２−１０）
となる。 Next, in the hold operation phase, the sampling switching elements SW1, SW2, SW3a to SW3c are disconnected, and the sampling switching elements SW4, SW5a to SW5c are connected.
The charge Qs stored at the time of sampling and the charge stored at the time of holding Qh by the above sampling operation and holding are as follows.
Qs = Vin × (Cf + Csa + Csb + Csc) (2-1)
Qh = Cf × Vout + (Csa + Csb + Csc) × Vref (2-2)
It becomes. Further, the above formula is obtained by the law of conservation of electric charge: Vout = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa / Cf) × Vref− (Csb / Cf) × Vref− (Csc / Cf) × Vref (2-3)
It can be expanded as follows. Also, from the above equation, the analog output signal Vout of the stage 140-1 is when Vin ≧ + 5/8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa + Csb + Csc) / Cf × Vref (2-4)
It becomes. When + 5/8 × Vref>Vin> + 3/8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa + Csb) / Cf × Vref (2-5)
It becomes. When + 3/8 × Vref ≧ Vin ≧ + Vref / 8,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf−Csa / Cf × Vref (2-6)
It becomes. When + Vref / 8>Vin> −Vref / 8,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf (2-7)
It becomes. When -Vref / 8 ≧ Vin ≧ −3 / 8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf + Csa / Cf × Vref (2-8)
It becomes. Also, when −3 / 8 × Vref>Vin> −5 / 8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csa + Csb) / Cf × Vref (2-9)
It becomes. When Vin ≦ −5 / 8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csa + Csb + Csc) / Cf × Vref (2-10)
It becomes.

特に、Ｃｆ＝Ｃｓａ＝Ｃｓｂ＝Ｃｓｃである理想的な回路状態では、Ｖｉｎ≧＋５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１１０の時、
Ｖｏｕｔ＝４×Ｖｉｎ−３×Ｖｒｅｆ ……（２−１１）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１０１の時、
Ｖｏｕｔ＝４×Ｖｉｎ−２×Ｖｒｅｆ ……（２−１２）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８、つまりＤｏｕｔ＝１００の時、
Ｖｏｕｔ＝４×Ｖｉｎ−Ｖｒｅｆ ……（２−１３）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８、つまりＤｏｕｔ＝０１１の時、
Ｖｏｕｔ＝４×Ｖｉｎ ……（２−１４）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０１０の時、
Ｖｏｕｔ＝４×Ｖｉｎ＋Ｖｒｅｆ ……（２−１５）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝００１の時、
Ｖｏｕｔ＝４×Ｖｉｎ＋２×Ｖｒｅｆ ……（２−１６）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０００の時、
Ｖｏｕｔ＝４×Ｖｉｎ＋３×Ｖｒｅｆ ……（２−１７）
となる。 In particular, in an ideal circuit state where Cf = Csa = Csb = Csc, when Vin ≧ + 5/8 × Vref, that is, Dout = 110,
Vout = 4 × Vin−3 × Vref (2-11)
It becomes. Also, when + 5/8 × Vref>Vin> + 3/8 × Vref, that is, when Dout = 101,
Vout = 4 × Vin−2 × Vref (2-12)
It becomes. Also, when + 3/8 × Vref ≧ Vin ≧ + Vref / 8, that is, Dout = 100,
Vout = 4 × Vin−Vref (2-13)
It becomes. In addition, when + Vref / 8>Vin> −Vref / 8, that is, Dout = 011,
Vout = 4 × Vin (2-14)
It becomes. In addition, when −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref, that is, Dout = 010,
Vout = 4 × Vin + Vref (2-15)
It becomes. Further, when −3 / 8 × Vref>Vin> −5 / 8 × Vref, that is, when Dout = 001,
Vout = 4 × Vin + 2 × Vref (2-16)
It becomes. In addition, when Vin ≦ −5 / 8 × Vref, that is, Dout = 000,
Vout = 4 × Vin + 3 × Vref (2-17)
It becomes.

前述の通り、ステージは、特にＣｆ＝Ｃｓａ＝Ｃｓｂ＝Ｃｓｃである時に、入力されたアナログ入力信号Ｖｉｎを４倍し、入力されたアナログ入力信号Ｖｉｎの電圧レベルに応じて、ディジタル出力信号Ｄｏｕｔを出力する。同時に、ディジタル出力信号Ｄｏｕｔに応じて４倍したアナログ入力信号Ｖｉｎを出力するか、アナログ入力信号Ｖｉｎにｎ倍した基準電圧を加減算して出力するといった動作を行う。   As described above, especially when Cf = Csa = Csb = Csc, the stage multiplies the input analog input signal Vin and outputs the digital output signal Dout according to the voltage level of the input analog input signal Vin. Output. At the same time, the analog input signal Vin multiplied by 4 according to the digital output signal Dout is output or the reference voltage multiplied by n is added to and subtracted from the analog input signal Vin for output.

ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ １９９７．Ｐ３１２〜Ｐ３２０IEEE Journal of Solid State Circuits. Vol. 32. No3. March 1997. P312 to P320

一般的に、ステージで処理することができるレンジ幅を大きくすると、パイプライン型Ａ／Ｄコンバータ全体におけるステージ数を減らすことができる。このため、パイプライン型Ａ／Ｄコンバータ全体の消費電力等を抑えることができる。同時に、ステージのゲインが大きくなるため、ステージ出力からの入力換算値を小さくすることができる。このため、パイプライン型Ａ／Ｄコンバータのリニアリティ等の諸特性を向上させることができる。   In general, when the range width that can be processed in stages is increased, the number of stages in the entire pipeline type A / D converter can be reduced. For this reason, the power consumption etc. of the whole pipeline type A / D converter can be suppressed. At the same time, since the gain of the stage increases, the input conversion value from the stage output can be reduced. For this reason, various characteristics such as the linearity of the pipeline type A / D converter can be improved.

その反面、例えばステージの回路構成が複雑になる。前述したレンジ幅が１．５ビットから２．５ビットに大きくなることによって、ステージを構成するキャパシタとスイッチング素子の数が増加する。また、サブＡ／Ｄコンバータにおいては、コンパレータの数が増加する。特に、サブＡ／Ｄコンバータ回路におけるコンパレータの数が増加すると、コンパレータに要求されるオフセット精度を上げる必要がある。   On the other hand, for example, the circuit configuration of the stage becomes complicated. As the range width increases from 1.5 bits to 2.5 bits, the number of capacitors and switching elements constituting the stage increases. In the sub A / D converter, the number of comparators increases. In particular, when the number of comparators in the sub A / D converter circuit increases, it is necessary to increase the offset accuracy required for the comparators.

例えば、図８に示した１．５ビットタイプのサブＡ／Ｄコンバータでは、隣り合うコンパレータ間の基準電圧差はＶＲＥＦ／２である。これに対して、図１２に示した２．５ビットタイプのサブＡ／Ｄコンバータでは、隣り合うコンパレータ間の基準電圧差はＶＲＥＦ／４である。従って、例えばオフセット特性に関して言えば、２．５ビットタイプのコンパレータは、１．５ビットタイプのコンパレータの半分に抑える必要がある。さらに、レンジ幅を大きくした場合、さらにオフセット特性を小さく抑えなければならない。
そこで、本発明は、上記の課題に鑑み、サブＡ／Ｄコンバータで用いられるコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることのできるパイプライン型Ａ／Ｄコンバータを提供することを目的とする。 For example, in the 1.5-bit type sub A / D converter shown in FIG. 8, the reference voltage difference between adjacent comparators is VREF / 2. On the other hand, in the 2.5-bit sub A / D converter shown in FIG. 12, the reference voltage difference between adjacent comparators is VREF / 4. Therefore, for example, regarding the offset characteristics, the 2.5-bit type comparator needs to be suppressed to half of the 1.5-bit type comparator. Furthermore, when the range width is increased, the offset characteristics must be further reduced.
Therefore, in view of the above-mentioned problems, the present invention is a pipeline type that can increase the range width that can be processed on the stage without increasing the offset accuracy required for the comparator used in the sub A / D converter. An object is to provide an A / D converter.

本発明に係るパイプライン型Ａ／Ｄコンバータは、上記の目的を達成するために、次のように構成される。
本発明に係る第１のパイプライン型Ａ／Ｄコンバータは、アナログ信号を入力してディジタル信号に変換すると共に、当該ディジタル信号に応じたアナログ信号を出力するように縦列に接続された複数のステージと、前記ステージから出力された前記ディジタル信号を合成して、複数桁のディジタル信号を演算する演算手段と、前記ステージに入力されたアナログ信号をサンプルおよびホールドするように動作を制御する制御手段と、を備え、複数の前記ステージのうち少なくとも１つの特殊ステージは、自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、自ステージに入力されたアナログ信号をディジタル信号に変換する第１のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号をディジタル信号に変換する第２のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とに応じたアナログ信号を出力するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、を備え、前記制御手段は、前記特殊ステージでは１回のサンプル動作に対して複数回のホールド動作を行い、他の通常ステージでは１回のサンプル動作に対して１回のホールド動作を行うように、各ステージの動作を制御することを特徴とする。 In order to achieve the above object, the pipeline type A / D converter according to the present invention is configured as follows.
A first pipeline type A / D converter according to the present invention receives an analog signal and converts it into a digital signal, and a plurality of stages connected in series so as to output an analog signal corresponding to the digital signal. And arithmetic means for calculating the digital signal of a plurality of digits by synthesizing the digital signals output from the stage; and control means for controlling the operation so as to sample and hold the analog signal input to the stage And at least one special stage among the plurality of stages includes a sample-and-hold means for sampling and holding an analog signal input to the stage, and a first stage for converting the analog signal input to the stage to a digital signal. 1 A / D conversion means and converted by the first A / D conversion means A second A / D conversion means for converting an analog signal corresponding to a digital signal into a digital signal, a digital signal converted by the first A / D conversion means, and a second A / D conversion means. A D / A conversion means for outputting an analog signal corresponding to the converted digital signal; and a signal amplifying means for amplifying the analog signal output from the D / A conversion means. Control the operation of each stage so that the special stage performs multiple hold operations for one sample operation, and the other normal stages perform one hold operation for one sample operation. It is characterized by.

上記のパイプライン型Ａ／Ｄコンバータによれば、制御手段が、縦列接続された少なくとも１つのステージにおいて、１回のサンプリングに対して、ホールド動作を複数回行うように動作を制御する。１つのステージで、ホールド動作を複数回行うことで、レンジ幅を大きくしたステージと実質同様の動作が行えるようになっている。このため、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることが可能となる。   According to the pipeline type A / D converter, the control unit controls the operation so that the hold operation is performed a plurality of times for one sampling in at least one stage connected in cascade. By performing the holding operation a plurality of times in one stage, it is possible to perform substantially the same operation as that of the stage having an increased range width. Therefore, the range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the sub A / D converter.

本発明に係る第２のパイプライン型Ａ／Ｄコンバータは、前記制御手段は、前記特殊ステージの最後のホールド動作によって出力されたアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御することを特徴とする。
上記のパイプライン型Ａ／Ｄコンバータによれば、制御手段が、特殊ステージの最後のホールド動作によって出力されるアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御する。これにより、初段のステージから最終段のステージの１つ前のステージのうちの任意の１つのステージだけの回路構成を変え、他のステージは通常の回路構成のままで、ステージで処理することができるレンジ幅を大きくすることが可能となる。 In the second pipeline type A / D converter according to the present invention, the control unit controls the operation so that the analog signal output by the last hold operation of the special stage is sampled as an input signal of the next stage. It is characterized by doing.
According to the pipeline type A / D converter, the control unit controls the operation so that the analog signal output by the last hold operation of the special stage is sampled as the input signal of the next stage. As a result, the circuit configuration of only one of the stages immediately before the final stage can be changed from the first stage, and the other stages can be processed in stages while maintaining the normal circuit configuration. It is possible to increase the possible range width.

本発明に係る第３のパイプライン型Ａ／Ｄコンバータは、前記第１のＡ／Ｄ変換手段は、自ステージに入力されたアナログ信号の電圧レベルと、基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、前記第２のＡ／Ｄ変換手段は、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号の電圧レベルと、前記基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、前記演算手段は、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とを合成して、前記特殊ステージのディジタル信号を演算することを特徴とする。   In the third pipeline type A / D converter according to the present invention, the first A / D conversion means compares the voltage level of the analog signal input to the stage with the voltage level of the reference voltage. Then, the digital signal is determined based on the comparison result, and the second A / D conversion means includes a voltage level of an analog signal corresponding to the digital signal converted by the first A / D conversion means, and the reference voltage. And a digital signal is determined based on the comparison result, and the arithmetic means comprises the digital signal converted by the first A / D converter and the second A / D converter. And the digital signal converted by step (5) is combined to calculate the digital signal of the special stage.

上記のパイプライン型Ａ／Ｄコンバータによれば、演算手段が、まず、ステージに入力されたアナログ信号の電圧レベルと基準電圧の電圧レベルとの比較を行うことで、ステージに入力されたアナログ信号の電圧レベルに応じたディジタル信号を得る。続いて、演算手段が、ステージから出力されたアナログ信号の電圧レベルと基準電圧の電圧レベルとの比較を行うことで、前記ステージから出力されたアナログ信号の電圧レベルに応じたディジタル信号を得る。このようにして、サンプル動作は１回だけしか行わないが、ホールド動作を複数回行い、その度複数のディジタル信号を得る。最後に、演算手段が、ホールド動作によって得られた複数のディジタル信号と、他のステージから得られたディジタル信号とを合成して複数桁のディジタル信号を演算することが可能となる。   According to the pipeline type A / D converter described above, the arithmetic means first compares the voltage level of the analog signal input to the stage with the voltage level of the reference voltage, so that the analog signal input to the stage. A digital signal corresponding to the voltage level is obtained. Subsequently, the arithmetic means compares the voltage level of the analog signal output from the stage with the voltage level of the reference voltage, thereby obtaining a digital signal corresponding to the voltage level of the analog signal output from the stage. In this way, the sample operation is performed only once, but the hold operation is performed a plurality of times, and a plurality of digital signals are obtained each time. Finally, the computing means can synthesize a plurality of digital signals obtained by synthesizing a plurality of digital signals obtained by the hold operation and digital signals obtained from other stages.

本発明に係る第４のパイプライン型Ａ／Ｄコンバータは、前記演算手段は、複数回比較を行うことで得られたディジタル信号に、演算係数を乗じて前記特殊ステージのディジタル信号を演算することを特徴とする。
上記のパイプライン型Ａ／Ｄコンバータによれば、演算手段が、複数回比較を行うことで得られたディジタル信号に演算係数を乗じて複数桁のディジタル信号を演算する。これにより、１回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を１つにまとめることが可能となる。 In the fourth pipeline type A / D converter according to the present invention, the computing means computes the digital signal of the special stage by multiplying a digital signal obtained by performing the comparison a plurality of times by an arithmetic coefficient. It is characterized by.
According to the pipeline type A / D converter, the arithmetic means multiplies the digital signal obtained by performing the comparison a plurality of times by the arithmetic coefficient to calculate a digital signal having a plurality of digits. Thereby, a plurality of digital signals obtained by a plurality of hold operations can be combined into one sample operation.

本発明に係る第５のパイプライン型Ａ／Ｄコンバータは、前記通常ステージは、自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、自ステージに入力されたアナログ信号をディジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号を出力するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、を備えることを特徴とする。   In the fifth pipelined A / D converter according to the present invention, the normal stage has a sample-and-hold means for sampling and holding an analog signal input to the own stage, and a digital signal for the analog signal input to the own stage. A / D conversion means for converting to D / A, D / A conversion means for outputting an analog signal corresponding to the digital signal converted by the A / D conversion means, and an analog signal output from the D / A conversion means And a signal amplifying means for amplifying.

上記のパイプライン型Ａ／Ｄコンバータによれば、通常ステージは、サンプルホールド手段、Ａ／Ｄ変換手段、Ｄ／Ａ変換手段および信号増幅手段によって、アナログ信号を入力してディジタル信号に変換すると共に、そのディジタル信号に応じたアナログ信号を出力する。特殊ステージ以外の通常ステージは、従来と同様の回路構成で、Ａ／Ｄ変換を行うことが可能となる。   According to the pipeline type A / D converter, the normal stage receives an analog signal and converts it into a digital signal by the sample hold means, the A / D conversion means, the D / A conversion means and the signal amplification means. Then, an analog signal corresponding to the digital signal is output. The normal stage other than the special stage can perform A / D conversion with a circuit configuration similar to the conventional one.

第１のパイプライン型Ａ／Ｄコンバータによれば、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
また、第２のパイプライン型Ａ／Ｄコンバータによれば、１つのステージで、ホールド動作を複数回行い、レンジ幅を大きくしたステージと実質同様の動作を行うようになっていることにより、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。 According to the first pipeline A / D converter, the range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the sub A / D converter.
Further, according to the second pipeline type A / D converter, the holding operation is performed a plurality of times in one stage, and the operation substantially the same as that of the stage having the increased range width is performed. The range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the A / D converter.

また、第３のパイプライン型Ａ／Ｄコンバータによれば、複数回比較を行うことで得られたディジタル信号に演算係数を乗じて前記複数桁のディジタル信号を演算することで、１回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を１つにまとめることができる。ステージは、１回のサンプル動作に対して、複数回のホールド動作が行えるような構成であるが、従来のレンジ幅を大きくしたステージと同様に、＋ｎビットの冗長性を持たすことができる。   Further, according to the third pipeline type A / D converter, the digital signal obtained by performing the comparison a plurality of times is multiplied by the operation coefficient to calculate the digital signal of one digit, thereby obtaining one sample. With respect to the operation, a plurality of digital signals obtained by a plurality of hold operations can be combined into one. The stage is configured so that a plurality of holding operations can be performed with respect to one sample operation, but can have + n-bit redundancy as in the conventional stage having a wide range width.

本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の装置構成を示すブロック図である。It is a block diagram which shows the apparatus structure of the pipeline type A / D converter 10 which concerns on this embodiment. ステージ１２−１の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the stage 12-1. サブＡ／Ｄコンバータ回路２２ａの回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the sub A / D converter circuit 22a. ステージ１２−１の主要回路部の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the main circuit part of the stage 12-1. パイプライン型Ａ／Ｄコンバータ１０のステージ１２−１の動作を示すタイミングチャートである。4 is a timing chart showing the operation of the stage 12-1 of the pipeline type A / D converter 10. 従来の一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を示すブロック図である。1 is a block diagram showing a configuration of a conventional general pipeline type A / D converter 100. FIG. ステージ１０２−２の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the stage 102-2. １．５ビットタイプのサブＡ／Ｄコンバータ回路１２２の回路構成を示す回路図である。3 is a circuit diagram showing a circuit configuration of a 1.5-bit type sub A / D converter circuit 122. FIG. １．５ビットタイプのステージ１０２−１の主要回路部の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the main circuit part of the stage 102-1 of a 1.5 bit type. 一般的なパイプライン型Ａ／Ｄコンバータのステージの動作タイミングを示すタイミングチャートである。It is a timing chart which shows the operation timing of the stage of a general pipeline type A / D converter. ２．５ビットタイプのステージ１４０−１の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the stage 140-1 of a 2.5 bit type. ２．５ビットタイプのサブＡ／Ｄコンバータ１４２の回路構成を示す回路図である。3 is a circuit diagram showing a circuit configuration of a 2.5-bit type sub A / D converter 142. FIG. ２．５ビットタイプのサブＡ／Ｄコンバータ１４２の回路構成を示す回路図である。3 is a circuit diagram showing a circuit configuration of a 2.5-bit type sub A / D converter 142. FIG.

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一の符号によって示す。
（パイプライン型Ａ／Ｄコンバータ１０の装置構成）
まず、図１を参照して、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の装置構成を説明する。 Preferred embodiments of the present invention will be described below with reference to the accompanying drawings. In each drawing referred to in the following description, components equivalent to those in the other drawings are denoted by the same reference numerals.
(Apparatus configuration of pipeline type A / D converter 10)
First, the apparatus configuration of the pipeline type A / D converter 10 according to the present embodiment will be described with reference to FIG.

図１に示すパイプライン型Ａ／Ｄコンバータ１０は、図６に示したパイプライン型Ａ／Ｄコンバータ１００と同様に、制御部１０１、縦列接続されたｋ個のステージ１２−１，１０２−２〜１０２−ｎ、および演算回路１０３を備えて構成される。このパイプライン型Ａ／Ｄコンバータ１０においても、図６に示したパイプライン型Ａ／Ｄコンバータ１００と同様に、各ステージ１２−１、１０２−２〜１０２−ｎは、パイプライン型Ａ／Ｄコンバータ１０へ入力されるアナログ入力信号Ｖｉｎや前ステージからのアナログ出力信号Ｖｏｕｔjを受け、後段のステージに信号処理したアナログ出力信号Ｖｏｕｔjを出力する。
但し、パイプライン型Ａ／Ｄコンバータ１０は、演算回路１０３が３つのスイッチング素子制御信号φ１〜φ３を出力し、初段のステージ１２−１の回路構成および動作が、パイプライン型Ａ／Ｄコンバータ１００のステージ１０２−１と異なる。 The pipeline type A / D converter 10 shown in FIG. 1 is similar to the pipeline type A / D converter 100 shown in FIG. 6 and includes a control unit 101 and k stages 12-1 and 102-2 connected in cascade. 102-n and the arithmetic circuit 103. In the pipeline type A / D converter 10 as well, as with the pipeline type A / D converter 100 shown in FIG. 6, each stage 12-1, 102-2 to 102-n includes a pipeline type A / D. The analog input signal Vin input to the converter 10 and the analog output signal Vout j from the previous stage are received, and the analog output signal Vout j subjected to signal processing is output to the subsequent stage.
However, in the pipeline type A / D converter 10, the arithmetic circuit 103 outputs three switching element control signals φ 1 to φ 3, and the circuit configuration and operation of the first stage 12-1 are the pipeline type A / D converter 100. Different from stage 102-1.

（ステージ１２−１の回路構成）
次に、図２を参照して、ステージ１２−１の回路構成を説明する。
図２に示すステージ１２−１は、図７に示したと同様に、ステージ１０２−１と同様に、Ｓ／Ｈ回路２１、サブＡ／Ｄコンバータ回路２２ａ，２２ｂ、サブＤ／Ａコンバータ回路２３および演算増幅器１２４を備えて構成される。但し、ステージ１２−１は、Ｓ／Ｈ回路２１およびサブＡ／Ｄコンバータ回路２３の回路構成が、Ｓ／Ｈ回路１２１およびサブＡ／Ｄコンバータ回路１２３の回路構成と異なる。また、ステージ１２−１は、同一のサブＡ／Ｄコンバータ回路を２つ備えている点が異なる。なお、サブＡ／Ｄコンバータ回路２２ａ，２２ｂは、いずれも図８に示した１．５ビットタイプのステージのサブＡ／Ｄコンバータ１２２と同じ回路構成である。 (Circuit configuration of stage 12-1)
Next, the circuit configuration of the stage 12-1 will be described with reference to FIG.
Similarly to the stage 102-1, the stage 12-1 shown in FIG. 2 has the S / H circuit 21, the sub A / D converter circuits 22a and 22b, the sub D / A converter circuit 23, and the stage 102-1 as shown in FIG. An operational amplifier 124 is provided. However, in the stage 12-1, the circuit configurations of the S / H circuit 21 and the sub A / D converter circuit 23 are different from the circuit configurations of the S / H circuit 121 and the sub A / D converter circuit 123. Further, the stage 12-1 is different in that it includes two identical sub A / D converter circuits. The sub A / D converter circuits 22a and 22b have the same circuit configuration as the 1.5-bit type stage sub A / D converter 122 shown in FIG.

（サブＡ／Ｄコンバータ回路２２ａ，２２ｂの回路構成）
次に、図３を参照して、サブＡ／Ｄコンバータ回路２２ａ，２２ｂの回路構成を説明する。
図３に示すサブＡ／Ｄコンバータ回路２２ａは、図８に示したサブＡ／Ｄコンバータ回路１２２と同様に、抵抗素子１３１ａ〜１３１ｈ、コンパレータ１３２ａ，１３２ｂおよびデコーダ１３３を備えて構成される。 (Circuit configuration of sub A / D converter circuits 22a and 22b)
Next, the circuit configuration of the sub A / D converter circuits 22a and 22b will be described with reference to FIG.
The sub A / D converter circuit 22a shown in FIG. 3 includes resistance elements 131a to 131h, comparators 132a and 132b, and a decoder 133, similarly to the sub A / D converter circuit 122 shown in FIG.

（ステージ１２−１の主要回路部の回路構成）
次に、図４を参照して、ステージ１２−１の主要回路部の回路構成を説明する。
図４に示すステージ１２−１は、図１３に示した２．５ビットタイプのステージ１４０−１と同様の素子を備えて構成される。但し、ステージ１２−１は、ステージ１４０−１のサンプリング用スイッチング素子ＳＷ４が、サンプリング用スイッチング素子ＳＷ４ａ，ＳＷ４ｂとの２つに分かれている。サンプリング用スイッチング素子ＳＷ４ａは、サンプリング用スイッチング素子ＳＷ４と同様に、演算増幅器１２４の出力端子と、サンプリング用キャパシタＣｓａの入力端子との間に接続される。サンプリング用スイッチング素子ＳＷ４ｂは、演算増幅器１２４の出力端子と、サンプリング用キャパシタＣｓａの入力端子との間に接続される。サンプリング用スイッチング素子ＳＷ４ａ，ＳＷ４ｂは、帰還抵抗として機能する。 (Circuit configuration of main circuit part of stage 12-1)
Next, the circuit configuration of the main circuit section of the stage 12-1 will be described with reference to FIG.
The stage 12-1 shown in FIG. 4 includes the same elements as the 2.5-bit type stage 140-1 shown in FIG. However, in the stage 12-1, the sampling switching element SW4 of the stage 140-1 is divided into two, sampling switching elements SW4a and SW4b. Similarly to the sampling switching element SW4, the sampling switching element SW4a is connected between the output terminal of the operational amplifier 124 and the input terminal of the sampling capacitor Csa. The sampling switching element SW4b is connected between the output terminal of the operational amplifier 124 and the input terminal of the sampling capacitor Csa. The sampling switching elements SW4a and SW4b function as feedback resistors.

また、サブＤ／Ａコンバータ回路２３は、サブＤ／Ａコンバータ回路１４３と同様の素子を備えて構成されるものであるが、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ，ＳＷ６ｃ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ７ｃは、サブＡ／Ｄコンバータ２２ａの出力であるディジタル出力信号ｄ1に応じて、いずれか１つが接続状態になり、その他が切断状態になる。また、基準電圧選択用スイッチング素子ＳＷ８ａ，ＳＷ８ｂ，ＳＷ８ｃは、サブＡ／Ｄコンバータ２２ｂの出力であるディジタル出力信号ｄ´1に応じて、いずれか１つが接続状態になり、その他が全て切断状態になる。 The sub D / A converter circuit 23 includes the same elements as those of the sub D / A converter circuit 143, but the reference voltage selecting switching elements SW6a, SW6b, SW6c, SW7a, SW7b, SW7c. In response to the digital output signal d 1 that is the output of the sub A / D converter 22a, one of them is connected and the others are disconnected. In addition, any one of the reference voltage selection switching elements SW8a, SW8b, and SW8c is connected in accordance with the digital output signal d ′ 1 that is the output of the sub A / D converter 22b, and the others are all disconnected. Become.

この基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ，ＳＷ６ｃ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ７ｃの切り替えは次のように行われる。Ｖｉｎ≧＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝１０の時、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ａだけが接続状態になる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝０１の時、基準電圧選択用スイッチング素子ＳＷ６ｂ，ＳＷ７ｂだけが接続状態になる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、つまりＤｏｕｔ＝００の時、基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃだけが接続状態になる。   The switching of the reference voltage selection switching elements SW6a, SW6b, SW6c, SW7a, SW7b, SW7c is performed as follows. When Vin ≧ + Vref / 4, that is, Dout = 10, only the reference voltage selection switching elements SW6a and SW7a are connected. Further, when −Vref / 4 <Vin <+ Vref / 4, that is, Dout = 01, only the reference voltage selection switching elements SW6b and SW7b are connected. When Vin ≦ −Vref / 4, that is, Dout = 00, only the reference voltage selection switching elements SW6c and SW7c are connected.

また、基準電圧選択用スイッチング素子ＳＷ８ａ，ＳＷ８ｂ，ＳＷ８ｃの切り替えは次のように行われる。Ｖｏｕｔ1≧＋Ｖｒｅｆ／４、つまりディジタル出力信号ｄ´1＝１０の時、基準電圧選択用スイッチング素子ＳＷ８ａたけが接続状態になる。−Ｖｒｅｆ／４＜Ｖｏｕｔ1＜＋Ｖｒｅｆ／４、ｄ´1＝０１の時、基準電圧選択用スイッチング素子ＳＷ８ｂだけが接続状態になる。Ｖｏｕｔ1≦−Ｖｒｅｆ／４、ディジタル出力信号ｄ´1＝００の時、基準電圧選択用スイッチング素子ＳＷ８ｃだけが接続状態になる。 Further, switching of the reference voltage selection switching elements SW8a, SW8b, SW8c is performed as follows. When Vout 1 ≧ + Vref / 4, that is, when the digital output signal d ′ 1 = 10, only the reference voltage selection switching element SW8a is connected. When −Vref / 4 <Vout 1 <+ Vref / 4 and d ′ 1 = 01, only the reference voltage selection switching element SW8b is in the connected state. When Vout 1 ≦ −Vref / 4 and the digital output signal d ′ 1 = 00, only the reference voltage selection switching element SW8c is connected.

そして、このステージ１２−１は、制御部１０３から出力されるスイッチング素子制御信号φ１〜φ３に合わせて各スイッチング素子の電気的接続状態を切り替えることによって、サンプル動作、第１ホールド動作、第２ホールド動作の３つの動作を行うようになっている。つまり、１回のサンプル動作に対して、ホールド動作を複数回行うようになっている。   Then, the stage 12-1 switches the electrical connection state of each switching element in accordance with the switching element control signals φ1 to φ3 output from the control unit 103, whereby the sample operation, the first hold operation, and the second hold Three operations are performed. That is, the hold operation is performed a plurality of times for one sample operation.

（ステージ１２−１の動作）
次に、図５を参照して、パイプライン型Ａ／Ｄコンバータ１０のステージ１２−１の動作を説明する。
図５に示すように、ステージ１２−１は、スイッチング素子制御信号φ０ａと、スイッチング素子制御信号φ０ａより１／４周期遅れのスイッチング素子制御信号φ０ｂとに同期してサンプル動作と第１ホールド動作と第２ホールド動作とを交互に繰り返す。そして、制御部１０１は、自ステージの第２ホールド動作による出力が、次ステージのサンプル動作によってサンプルされることで、信号が縦列に接続された各ステージを順番に伝播していくように動作を制御する。 (Operation of stage 12-1)
Next, the operation of the stage 12-1 of the pipeline type A / D converter 10 will be described with reference to FIG.
As shown in FIG. 5, the stage 12-1 performs the sampling operation and the first hold operation in synchronization with the switching element control signal φ 0 a and the switching element control signal φ 0 b that is ¼ cycle delayed from the switching element control signal φ 0 a. The second hold operation is repeated alternately. Then, the control unit 101 operates so that the signal is propagated in order through the stages connected in cascade by the output of the second hold operation of its own stage being sampled by the sampling operation of the next stage. Control.

なお、スイッチング素子制御信号φ１は、スイッチング素子制御信号φ０ａ，φ０ｂがＨレベルになるとＨレベルになり、それ以外の時はＬレベルになる。スイッチング素子制御信号φ２は、スイッチング素子制御信号φ０ｂがＬレベルになるとＨレベルになり、それ以外の時はＬレベルになる。スイッチング素子制御信号φ３は、スイッチング素子制御信号φ０ａ，φ０ｂがＬレベルになるとＨレベルになり、それ以外の時はＬレベルになる。   Switching element control signal φ1 is at the H level when switching element control signals φ0a and φ0b are at the H level, and is at the L level at other times. The switching element control signal φ2 becomes H level when the switching element control signal φ0b becomes L level, and becomes L level otherwise. The switching element control signal φ3 becomes H level when the switching element control signals φ0a and φ0b become L level, and becomes L level otherwise.

図５に示すように、スイッチング素子制御信号φ１がＨレベルになり、スイッチング素子制御信号φ２，φ３がＬレベルになると、サンプル動作フェーズになる。サンプル動作フェーズでは、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃが接続状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５が切断状態になる。このとき、サンプリング用キャパシタＣｆ，Ｃｓａ〜Ｃｓｃのキャパシタにはアナログ入力信号Ｖｉｎの電圧レベルに対応する電荷が蓄えられる。   As shown in FIG. 5, when the switching element control signal φ1 becomes H level and the switching element control signals φ2 and φ3 become L level, the sample operation phase starts. In the sample operation phase, the sampling switching elements SW1, SW2, SW3a to SW3c are connected, and the sampling switching elements SW4, SW5 are disconnected. At this time, charges corresponding to the voltage level of the analog input signal Vin are stored in the capacitors of the sampling capacitors Cf and Csa to Csc.

また、サブＡ／Ｄコンバータ２２ａでは、２つのコンパレータ１３２ａ，１３２ｂによってアナログ入力信号Ｖｉｎの電圧レベルが、基準電圧＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４と比較される。そして、サブＡ／Ｄコンバータ２２ａより演算回路１０１にディジタル出力信号ｄ1が出力される。これと同時に、サブＡ／Ｄコンバータ１２２のコンパレータでも、２つのコンパレータによってアナログ出力信号Ｖｏｕｔ1の電圧レベルが、基準電圧＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４と比較される。そして、サブＡ／Ｄコンバータ２２ｂより演算回路１０１にディジタル出力信号ｄ´1が出力される。 In the sub A / D converter 22a, the voltage level of the analog input signal Vin is compared with the reference voltage + Vref / 4, −Vref / 4 by the two comparators 132a and 132b. Then, the digital output signal d 1 is output from the sub A / D converter 22a to the arithmetic circuit 101. At the same time, in the comparator of the sub A / D converter 122, the voltage level of the analog output signal Vout 1 is compared with the reference voltage + Vref / 4, −Vref / 4 by the two comparators. Then, the digital output signal d ′ 1 is output from the sub A / D converter 22 b to the arithmetic circuit 101.

次に、スイッチング素子制御信号φ２がＨレベルになり、スイッチング素子制御信号φ１，φ３がＬレベルになると、第１ホールド動作フェーズになる。第１ホールド動作フェーズでは、サンプリング用スイッチング素子ＳＷ４ａ，ＳＷ５ａ，ＳＷ５ｂが接続状態になり、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｂ，ＳＷ４ｂ，ＳＷ５ｃが切断状態になる。また、サブＡ／Ｄコンバータ２２ａから出力される１．５ビットのディジタル出力信号ｄ1に応じて、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ、基準電圧選択用スイッチング素子ＳＷ７ａ，ＳＷ７ｂ、基準電圧選択用スイッチング素子ＳＷ８ａ，ＳＷ８ｂのいずれか２つのスイッチング素子の電気的接続状態が接続状態になり、その他のスイッチング素子は切断状態になる。 Next, when the switching element control signal φ2 becomes H level and the switching element control signals φ1 and φ3 become L level, the first hold operation phase starts. In the first hold operation phase, the sampling switching elements SW4a, SW5a, SW5b are connected, and the sampling switching elements SW1, SW2, SW3a to SW3b, SW4b, SW5c are disconnected. Further, according to the 1.5-bit digital output signal d 1 output from the sub A / D converter 22a, the reference voltage selection switching elements SW6a and SW6b, the reference voltage selection switching elements SW7a and SW7b, and the reference voltage selection The electrical connection state of any two switching elements SW8a and SW8b is in the connected state, and the other switching elements are in the disconnected state.

以上の動作により、サンプル動作によって蓄えられた電荷Ｑｓ、第１ホールド動作によって蓄えられた電荷Ｑｈは、第１ホールド動作によって出力されたアナログ出力信号をＶｏｕｔ´1とすると、
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ） ……（３−１）
Ｑｈ＝（Ｃｆ＋Ｃｓａ）×Ｖｏｕｔ´1＋（Ｃｓｂ＋Ｃｓｃ）×Ｖｒｅｆ ……（３−２）
となる。また、上記式は、電荷保存則により、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）−（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ ……（３−３）
のように展開することができる。上記式より、ステージの入出力特性は、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）−（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ ……（３−４）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ） ……（３−５）
となる。Ｖｉｎ≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）＋（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ ……（３−６）
となる。 With the above operation, the charge Qs stored by the sample operation and the charge Qh stored by the first hold operation are represented by Vout ′ 1 as an analog output signal output by the first hold operation.
Qs = Vin × (Cf + Csa + Csb + Csc) (3-1)
Qh = (Cf + Csa) × Vout ′ 1 + (Csb + Csc) × Vref (3-2)
It becomes. Also, the above equation is based on the law of conservation of charge,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) − (Csb + Csc) / (Cf + Csa) × Vref (3-3)
It can be expanded as follows. From the above equation, the input / output characteristics of the stage are when Vin ≧ + Vref / 4,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) − (Csb + Csc) / (Cf + Csa) × Vref (3-4)
It becomes. When -Vref / 4 <Vin <+ Vref / 4,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) (3-5)
It becomes. When Vin ≦ −Vref / 4,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) + (Csb + Csc) / (Cf + Csa) × Vref (3-6)
It becomes.

特に、理想的な回路状態ではＣｆ＝Ｃｓであるので、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝２×Ｖｉｎ−Ｖｒｅｆ ……（３−７）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝２×Ｖｉｎ ……（３−８）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝２×Ｖｉｎ＋Ｖｒｅｆ ……（３−９）
となる。
上式で示される通り、式（３−７）〜式（３−９）と、前述した式（１−７）〜式（１−９）とは等しくなる。従って、ステージ１２−１におけるサンプル動作および第１のホールド動作によって得られる出力は、図９に示した１．５ビットタイプのステージ１０２−１の出力と同じである。 In particular, since Cf = Cs in an ideal circuit state, when Vin ≧ + Vref / 4,
Vout ′ 1 = 2 × Vin−Vref (3-7)
It becomes. When -Vref / 4 <Vin <+ Vref / 4,
Vout ′ 1 = 2 × Vin (3-8)
It becomes. When Vin ≦ −Vref / 4,
Vout ′ 1 = 2 × Vin + Vref (3-9)
It becomes.
As shown by the above formula, formulas (3-7) to (3-9) are equal to formulas (1-7) to (1-9) described above. Therefore, the output obtained by the sample operation and the first hold operation in the stage 12-1 is the same as the output of the 1.5-bit type stage 102-1 shown in FIG.

次に、スイッチング素子制御信号φ２，φ３がＨレベルになり、スイッチング素子制御信号φ１がＬレベルになると、第２ホールド動作フェーズになる。第２ホールド動作フェーズでは、サンプリング用スイッチング素子ＳＷ４ｂ，ＳＷ５ｃは接続状態になり，サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃ，ＳＷ４ａ，ＳＷ５ａ，ＳＷ５ｂは切断状態になる。また、サブＡ／Ｄコンバータ２２ｂから出力される１．５ビットのディジタル出力信号ｄ´1に応じて、基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃ，ＳＷ８ｃのいずれか１つのスイッチング素子の電気的接続状態が接続状態になり、その他のスイッチング素子は切断状態になる。 Next, when the switching element control signals φ2 and φ3 become H level and the switching element control signal φ1 becomes L level, the second hold operation phase starts. In the second hold operation phase, the sampling switching elements SW4b and SW5c are connected, and the sampling switching elements SW1, SW2, SW3a to SW3c, SW4a, SW5a, and SW5b are disconnected. Further, according to the 1.5-bit digital output signal d ′ 1 output from the sub A / D converter 22b, the electrical connection state of any one of the reference voltage selection switching elements SW6c, SW7c, SW8c Is connected, and the other switching elements are disconnected.

なお、第２ホールド動作フェーズでも、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ８ａ，ＳＷ８ｂのスイッチング素子の電気的接続状態は保持される。
以上の動作により。サンプル動作によって蓄えられた電荷Ｑｓ、第２ホールド動作によって蓄えられた電荷Ｑｈは、第２ホールド動作フェーズの出力をＶｏｕｔ1とすると次の通りである。 In the second hold operation phase, the electrical connection state of the switching elements of the reference voltage selection switching elements SW6a, SW6b, SW7a, SW7b, SW8a, SW8b is maintained.
With the above operation. The charge Qs stored by the sample operation and the charge Qh stored by the second hold operation are as follows when the output of the second hold operation phase is Vout 1 .

Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ） ……（４−１）
Ｑｈ＝Ｃｆ×Ｖｏｕｔ1＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）×Ｖｒｅｆ ……（４−２）
となる。また、上記式は、電荷保存則により
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）−（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ ……（４−３）
のように展開することができる。上記式より、ステージの入出力特性は、ＶｉｎおよびＶｏｕｔ1の基準電圧との比較結果により以下のように場合分けされる。Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ ……（４−４）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ ……（４−５）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ＋Ｃｓａ／Ｃｆ×Ｖｒｅｆ ……（４−６）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≦Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−Ｃｓａ／Ｃｆ×Ｖｒｅｆ ……（４−７）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ ……（４−８）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋Ｃｓａ／Ｃｆ×Ｖｒｅｆ ……（４−９）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≧Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ−Ｃｓａ／Ｃｆ×Ｖｒｅｆ ……（４−１０）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ ……（４−１１）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ ……（４−１２）
となる。 Qs = Vin × (Cf + Csa + Csb + Csc) (4-1)
Qh = Cf × Vout 1 + (Csa + Csb + Csc) × Vref (4-2)
It becomes. Further, the above equation is obtained by the law of conservation of electric charge: Vout 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) − (Csb + Csc) / (Cf + Csa) × Vref (4-3)
It can be expanded as follows. From the above equation, the input / output characteristics of the stage are classified as follows according to the comparison result with the reference voltages of Vin and Vout 1 . When Vin ≧ + Vref / 4 and Vout ′ 1 ≧ + Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa + Csb + Csc) / Cf × Vref (4-4)
It becomes. Also, when Vin ≧ + Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csb + Csc) / Cf × Vref (4-5)
It becomes. When Vin ≧ + Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csb + Csc) / Cf × Vref + Csa / Cf × Vref (4-6)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4 ≦ Vout ′ 1 ,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf−Csa / Cf × Vref (4-7)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf (4-8)
It becomes. When + Vref / 4>Vin> −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + Csa / Cf × Vref (4-9)
It becomes. Further, when Vin ≦ −Vref / 4, + Vref / 4 ≧ Vout ′ 1 ,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csb + Csc) / Cf × Vref−Csa / Cf × Vref (4-10)
It becomes. When Vin ≦ −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csb + Csc) / Cf × Vref (4-11)
It becomes. When Vin ≦ −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csa + Csb + Csc) / Cf × Vref (4-12)
It becomes.

特に、理想的な回路状態ではＣｆ＝Ｃｓａ＝Ｃｓｂ＝Ｃｓｃであるので、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−３×Ｖｒｅｆ ……（４−１３）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−２×Ｖｒｅｆ ……（４−１４）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−Ｖｒｅｆ ……（４−１５）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≦Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−Ｖｒｅｆ ……（４−１６）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ ……（４−１７）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋Ｖｒｅｆ ……（４−１８）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≧Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋Ｖｒｅｆ ……（４−１９）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋２×Ｖｒｅｆ ……（４−２０）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ×＋３×Ｖｒｅｆ ……（４−２１）
となる。 In particular, since Cf = Csa = Csb = Csc in an ideal circuit state, when Vin ≧ + Vref / 4 and Vout ′ 1 ≧ + Vref / 4,
Vout 1 = 4 × Vin−3 × Vref (4-13)
It becomes. Also, when Vin ≧ + Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = 4 × Vin−2 × Vref (4-14)
It becomes. When Vin ≧ + Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = 4 × Vin−Vref (4-15)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4 ≦ Vout ′ 1 ,
Vout 1 = 4 × Vin−Vref (4-16)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = 4 × Vin (4-17)
It becomes. When + Vref / 4>Vin> −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = 4 × Vin + Vref (4-18)
It becomes. Further, when Vin ≦ −Vref / 4, + Vref / 4 ≧ Vout ′ 1 ,
Vout 1 = 4 × Vin + Vref (4-19)
It becomes. When Vin ≦ −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = 4 × Vin + 2 × Vref (4-20)
It becomes. When Vin ≦ −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = 4 × Vin × + 3 × Vref (4-21)
It becomes.

上記の式（４−１３）〜式（４−２１）の条件式Ｖｉｎ，Ｖｏｕｔ´1を、前述した式（２−１１）〜式（２−１７）のＶｉｎを用いた条件式で置き換えると、
Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ−３×Ｖｒｅｆ ……（５−１）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ−２×Ｖｒｅｆ ……（５−２）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎの時、
Ｖｏｕｔ＝４×Ｖｉｎ−Ｖｒｅｆ ……（５−３）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝４×Ｖｉｎ−Ｖｒｅｆ ……（５−４）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝４×Ｖｉｎ ……（５−５）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎの時、
Ｖｏｕｔ＝４×Ｖｉｎ＋Ｖｒｅｆ ……（５−６）
となる。また、Ｖｉｎ≧−３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ＋Ｖｒｅｆ ……（５−７）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ＋２×Ｖｒｅｆ ……（５−８）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ×＋３×Ｖｒｅｆ ……（５−９）
となる。 When the conditional expressions Vin and Vout ′ 1 in the above expressions (4-13) to (4-21) are replaced with the conditional expressions using Vin in the expressions (2-11) to (2-17) described above, ,
When Vin ≧ + 5/8 × Vref,
Vout = 4 × Vin−3 × Vref (5-1)
It becomes. When + 5/8 × Vref>Vin> + 3/8 × Vref,
Vout = 4 × Vin−2 × Vref (5-2)
It becomes. When + 3/8 × Vref ≧ Vin,
Vout = 4 × Vin−Vref (5-3)
It becomes. When Vin ≧ + Vref / 8,
Vout = 4 × Vin−Vref (5-4)
It becomes. When + Vref / 8>Vin> −Vref / 8,
Vout = 4 × Vin (5-5)
It becomes. When -Vref / 8 ≧ Vin,
Vout = 4 × Vin + Vref (5-6)
It becomes. When Vin ≧ −3 / 8 × Vref,
Vout = 4 × Vin + Vref (5-7)
It becomes. Also, when −3 / 8 × Vref>Vin> −5 / 8 × Vref,
Vout = 4 × Vin + 2 × Vref (5-8)
It becomes. When Vin ≦ −5 / 8 × Vref,
Vout = 4 × Vin × + 3 × Vref (5-9)
It becomes.

また、演算回路１０１によってディジタル出力信号ｄ1とディジタル出力信号ｄ´1とを合成してディジタル出力信号Ｄｏｕｔを算出する処理を行う際、ディジタル出力信号ｄ1を２倍にする演算係数の重み付けの処理を行う。これにより、演算回路１０１は、１回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を１つにまとめることができる。すると、ディジタル出力信号Ｄｏｕｔは、Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝１０×２＋０１０
＝１００＋０１０
＝１１０ ……（５−１０）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝１０×２＋００１
＝１００＋００１
＝１０１ ……（５−１１）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝１０×２＋０００
＝１００＋０００
＝１００ ……（５−１２）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／８の時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝０１×２＋０１０
＝０１０＋０１０
＝１００ ……（５−１３）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝０１×２＋００１
＝０１０＋００１
＝０１１ ……（５−１４）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝０１×２＋０００
＝０１０＋０００
＝０１０ ……（５−１５）
となる。また、Ｖｉｎ≧−３／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝００×２＋０１０
＝０００＋０１０
＝０１０ ……（５−１６）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝００×２＋＋００１
＝０００＋００１
＝００１ ……（５−１７）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝００×２＋０００
＝０００＋０００
＝０００ ……（５−１８）
となる。 Further, the arithmetic circuit 101 when by combining the digital output signal d 1 and the digital output signal d'1 performs a process for calculating a digital output signal Dout, the weighting of the calculation coefficients for the digital output signal d 1 double Process. As a result, the arithmetic circuit 101 can combine a plurality of digital signals obtained by a plurality of hold operations into one for one sample operation. Then, when the digital output signal Dout is Vin ≧ + 5/8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 10 × 2 + 010
= 100 + 010
= 110 (5-10)
It becomes. When + 5/8 × Vref>Vin> + 3/8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 10 × 2 + 001
= 100 + 001
= 101 (5-11)
It becomes. When + 3/8 × Vref ≧ Vin,
Dout = d 1 × 2 + d ′ 1
= 10x2 + 000
= 100 + 000
= 100 (5-12)
It becomes. When Vin ≧ + Vref / 8,
Dout = d 1 × 2 + d ′ 1
= 01 × 2 + 010
= 010 + 010
= 100 (5-13)
It becomes. When + Vref / 8>Vin> −Vref / 8,
Dout = d 1 × 2 + d ′ 1
= 01 × 2 + 001
= 010 + 001
= 011 (5-14)
It becomes. When -Vref / 8 ≧ Vin,
Dout = d 1 × 2 + d ′ 1
= 01 × 2 + 000
= 010 + 000
= 010 (5-15)
It becomes. When Vin ≧ −3 / 8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 00 × 2 + 010
= 000 + 010
= 010 (5-16)
It becomes. Also, when −3 / 8 × Vref>Vin> −5 / 8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 00 × 2 +++ 001
= 000 + 001
= 001 (5-17)
It becomes. When Vin ≦ −5 / 8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 00 × 2 + 000
= 000 + 000
= 000 ...... (5-18)
It becomes.

上記をまとめると、Ｖｉｎ≧＋５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１１０の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−３×Ｖｒｅｆ ……（５−１９）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１０１の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−２×Ｖｒｅｆ ……（５−２０）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８、つまりＤｏｕｔ＝１００の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−Ｖｒｅｆ ……（５−２１）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８、つまりＤｏｕｔ＝０１１の時、
Ｖｏｕｔ1＝４×Ｖｉｎ ……（５−２２）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０１０の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋Ｖｒｅｆ ……（５−２３）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝００１の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋２×Ｖｒｅｆ ……（５−２４）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０００の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋３×Ｖｒｅｆ ……（５−２５）
となる。 In summary, when Vin ≧ + 5/8 × Vref, that is, Dout = 110,
Vout 1 = 4 × Vin−3 × Vref (5-19)
It becomes. Also, when + 5/8 × Vref>Vin> + 3/8 × Vref, that is, when Dout = 101,
Vout 1 = 4 × Vin−2 × Vref (5-20)
It becomes. Also, when + 3/8 × Vref ≧ Vin ≧ + Vref / 8, that is, Dout = 100,
Vout 1 = 4 × Vin−Vref (5-21)
It becomes. In addition, when + Vref / 8>Vin> −Vref / 8, that is, Dout = 011,
Vout 1 = 4 × Vin (5-22)
It becomes. In addition, when −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref, that is, Dout = 010,
Vout 1 = 4 × Vin + Vref (5-23)
It becomes. Further, when −3 / 8 × Vref>Vin> −5 / 8 × Vref, that is, when Dout = 001,
Vout 1 = 4 × Vin + 2 × Vref (5-24)
It becomes. In addition, when Vin ≦ −5 / 8 × Vref, that is, Dout = 000,
Vout 1 = 4 × Vin + 3 × Vref (5-25)
It becomes.

上式で示される通り、式（５−１９）〜式（５−２５）と、前述した式（２−１１）〜式（２−１７）とは等しくなる。従って、ステージ１２−１におけるサンプル動作および第２のホールド動作によって得られる出力は、図１３に示した２．５ビットタイプのステージ１４０−１の出力と同じである。すなわち、１つのステージで、ホールド動作を複数回行うことで、１．５ビットタイプのＡ／Ｄサブコンバータを用いて、２．５ビットのステージと実質同様の出力が得られるようになっている。このようにして、前述のステージ１２−１の回路構成により、サブＡ／Ｄコンバータ２２ａ，２２ｂのコンパレータ１３２ａ，１３２ｂに要求されるオフセット精度を上げることなく、ステージ１２−１〜１２−ｎで処理することのできるレンジ幅を大きくすることができる。   As shown by the above equation, the equations (5-19) to (5-25) are equal to the aforementioned equations (2-11) to (2-17). Therefore, the output obtained by the sample operation and the second hold operation in the stage 12-1 is the same as the output of the 2.5-bit type stage 140-1 shown in FIG. That is, by performing the hold operation a plurality of times in one stage, an output substantially similar to that of the 2.5-bit stage can be obtained using a 1.5-bit A / D sub-converter. . In this way, the processing of the stages 12-1 to 12-n is performed without increasing the offset accuracy required for the comparators 132a and 132b of the sub A / D converters 22a and 22b by the circuit configuration of the stage 12-1. The range width that can be performed can be increased.

そして、パイプライン型Ａ／Ｄコンバータ１０においては、この第２ホールド動作によるアナログ信号出力Ｖｏｕｔ1のみが、次のステージ１０２−２のアナログ信号入力信号としてサンプルされる。最後に、演算回路１０１は、ステージ１２−１，１０２−２〜１０２−ｎから出力されたディジタル出力信号ｄ1〜ｄnを１つに合成して、Ｎ桁のディジタル出力信号Ｄｏｕｔを演算する。 Then, in the pipelined A / D converter 10, only the analog signal output Vout 1 according to the second holding operation is sampled as analog signal input signal of the next stage 102-2. Finally, the arithmetic circuit 101 combines the digital output signals d 1 to d n output from stage 12-1,102-2~102-n to one, and calculates a digital output signal Dout of the N-digit .

（変形例）
また、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０は、シングルエンドのアナログ信号をＡ／Ｄ変換するものであるが、全差動のアナログ信号をＡ／Ｄ変換するものであっても良い。
また、前述した通常のステージと異なる特殊の回路構成のステージは、初段のステージ１２−１として説明したが、これに限らず、ステージ１２−１から最終段のステージの１つ前のステージ１２−（ｎ−１）のうちの任意の１つのステージ１２−ｊに適用することが可能である。なお、パイプライン型Ａ／Ｄコンバータ１０の特性上、特に半分より入力側のステージを前述した回路構成のステージにすると良い。 (Modification)
The pipeline type A / D converter 10 according to the present embodiment performs A / D conversion on a single-ended analog signal, but may perform A / D conversion on a fully differential analog signal. good.
Further, the stage having a special circuit configuration different from the above-described normal stage has been described as the first stage 12-1, but is not limited to this. The present invention can be applied to any one stage 12-j of (n-1). In view of the characteristics of the pipeline type A / D converter 10, it is preferable to set the stage on the input side from the half to the stage having the circuit configuration described above.

また、本説明では、２つのサブＡ／Ｄコンバータ２２ａ，２２ｂは１．５ビットタイプと同様の構成であったが、これ以外にも、例えば、２つの２．５ビットタイプのサブＡ／Ｄコンバータを用いてステージを構成したり、２．５ビットタイプのサブＡ／Ｄコンバータと１．５ビットタイプのサブＡ／Ｄコンバータとを用いてステージを構成したりすることもできる。また、サンプルおよびホールド動作を行う基準となるスイッチング素子制御信号を３つ以上用いて、３つ以上のサブＡ／Ｄコンバータを用いてステージを構成しても良い。勿論、サブＡ／Ｄコンバータの数が増えても、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
また、サブＡ／Ｄコンバータ２２ａ，２２ｂの出力をメモリ等に記憶できるように構成することにより、サブＡ／Ｄコンバータ２２ａとサブＡ／Ｄコンバータ２２ｂとを共用することもできる。 In this description, the two sub A / D converters 22a and 22b have the same configuration as that of the 1.5-bit type, but other than this, for example, two 2.5-bit type sub-A / D converters. A stage can be configured using a converter, or a stage can be configured using a 2.5-bit type sub A / D converter and a 1.5-bit type sub A / D converter. Further, the stage may be configured using three or more sub A / D converters using three or more switching element control signals serving as a reference for performing the sample and hold operations. Of course, even if the number of sub A / D converters increases, the range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the sub A / D converter.
Further, the sub A / D converter 22a and the sub A / D converter 22b can be shared by configuring so that the outputs of the sub A / D converters 22a and 22b can be stored in a memory or the like.

（まとめ）
本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０においては、縦列接続されたステージ１２−１，１０２−２〜１０２−ｎのうち、少なくとも１つのステージ１２−ｊにおいて、１回のサンプリングに対して、ホールド動作を複数回行う。これにより、サブＡ／Ｄコンバータのコンパレータ１３２ａ，１３２ｂに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。 (Summary)
In the pipeline type A / D converter 10 according to the present embodiment, one sampling is performed in at least one stage 12-j among the stages 12-1, 102-2 to 102-n connected in cascade. Hold operation multiple times. As a result, the range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparators 132a and 132b of the sub A / D converter.

特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラやオーディオ機器等の電子機器のパイプライン型Ａ／Ｄコンバータとして利用することができる。   In particular, it can be used as a pipeline A / D converter for electronic devices such as video cameras and audio devices that require conversion from analog signals to digital signals.

１０……パイプライン型Ａ／Ｄコンバータ
１２−１．１０２−２〜１０２−ｋ……ステージ
１０２……演算回路
１０３……制御部
２１……Ｓ／Ｈ回路
２２ａ，２２ｂ……サブＡ／Ｄコンバータ回路
２３……サブＤ／Ａコンバータ回路
１２４……演算増幅器 10... Pipeline type A / D converters 12-1.102-2 to 102-k... Stage 102... Arithmetic circuit 103... Control unit 21 .. S / H circuits 22a and 22b. Converter circuit 23 .. Sub D / A converter circuit 124... Operational amplifier

Claims (5)

アナログ信号を入力してディジタル信号に変換すると共に、当該ディジタル信号に応じたアナログ信号を出力するように縦列に接続された複数のステージと、
前記ステージから出力された前記ディジタル信号を合成して、複数桁のディジタル信号を演算する演算手段と、
前記ステージに入力されたアナログ信号をサンプルおよびホールドするように動作を制御する制御手段と、
を備え、
複数の前記ステージのうち少なくとも１つの特殊ステージは、
自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、
自ステージに入力されたアナログ信号をディジタル信号に変換する第１のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号をディジタル信号に変換する第２のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とに応じたアナログ信号を出力するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、
を備え、
前記制御手段は、
前記特殊ステージでは１回のサンプル動作に対して複数回のホールド動作を行い、他の通常ステージでは１回のサンプル動作に対して１回のホールド動作を行うように、各ステージの動作を制御することを特徴とするパイプライン型Ａ／Ｄコンバータ。 A plurality of stages connected in series to input an analog signal and convert it into a digital signal, and to output an analog signal corresponding to the digital signal;
An arithmetic means for synthesizing the digital signals output from the stage to calculate a multi-digit digital signal;
Control means for controlling the operation so as to sample and hold the analog signal input to the stage;
With
At least one special stage of the plurality of stages is
Sample and hold means for sampling and holding an analog signal input to the stage;
First A / D conversion means for converting an analog signal input to the stage into a digital signal;
Second A / D conversion means for converting an analog signal corresponding to the digital signal converted by the first A / D conversion means into a digital signal;
D / A conversion means for outputting an analog signal corresponding to the digital signal converted by the first A / D conversion means and the digital signal converted by the second A / D conversion means;
Signal amplification means for amplifying the analog signal output from the D / A conversion means;
With
The control means includes
In the special stage, the operation of each stage is controlled so that a plurality of hold operations are performed for one sample operation, and one hold operation is performed for one sample operation in the other normal stages. A pipeline type A / D converter characterized by the above. 前記制御手段は、
前記特殊ステージの最後のホールド動作によって出力されたアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御することを特徴とする請求項１記載のパイプライン型Ａ／Ｄコンバータ。 The control means includes
2. The pipeline type A / D converter according to claim 1, wherein the operation is controlled so that the analog signal output by the last hold operation of the special stage is sampled as an input signal of the next stage. 前記第１のＡ／Ｄ変換手段は、
自ステージに入力されたアナログ信号の電圧レベルと、基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、
前記第２のＡ／Ｄ変換手段は、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号の電圧レベルと、前記基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、
前記演算手段は、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とを合成して、前記特殊ステージのディジタル信号を演算することを特徴とする請求項１または２に記載のパイプライン型Ａ／Ｄコンバータ。 The first A / D conversion means includes:
Compare the voltage level of the analog signal input to its own stage with the voltage level of the reference voltage, determine the digital signal based on the comparison result,
The second A / D conversion means includes:
A comparison is made between the voltage level of the analog signal corresponding to the digital signal converted by the first A / D conversion means and the voltage level of the reference voltage, and the digital signal is determined by the comparison result,
The computing means is
The digital signal converted by the first A / D conversion means and the digital signal converted by the second A / D conversion means are synthesized to calculate the digital signal of the special stage. The pipeline type A / D converter according to claim 1 or 2. 前記演算手段は、
複数回比較を行うことで得られたディジタル信号に、演算係数を乗じて前記特殊ステージのディジタル信号を演算することを特徴とする請求項３に記載のパイプライン型Ａ／Ｄコンバータ。 The computing means is
4. The pipeline type A / D converter according to claim 3, wherein the digital signal obtained by performing the comparison a plurality of times is multiplied by a calculation coefficient to calculate the digital signal of the special stage. 前記通常ステージは、
自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、
自ステージに入力されたアナログ信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号を出力するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、
を備えることを特徴とする請求項１〜４のいずれか１項に記載のパイプライン型Ａ／Ｄコンバータ。 The normal stage is:
Sample and hold means for sampling and holding an analog signal input to the stage;
A / D conversion means for converting an analog signal input to the stage into a digital signal;
D / A conversion means for outputting an analog signal corresponding to the digital signal converted by the A / D conversion means;
Signal amplification means for amplifying the analog signal output from the D / A conversion means;
The pipeline type A / D converter according to any one of claims 1 to 4, wherein the pipeline type A / D converter is provided.
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