JP2012029037A - Pipelined a/d converter - Google Patents
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Abstract
Description
本発明は、パイプライン型A/Dコンバータに関し、特にステージで処理することができるレンジ幅を大きくすることのできるパイプライン型A/Dコンバータに関する。 The present invention relates to a pipeline type A / D converter, and more particularly to a pipeline type A / D converter that can increase the range width that can be processed in a stage.
ビデオカメラやオーディオ機器等、その内部でアナログ信号をディジタル信号に変換することが必要な電子機器は、多くのデータを高速かつ高精度に処理することが求められる。このような処理を行うことができるように、複数のA/Dコンバータを互いに縦列に多段で接続して構成することで、1クロックの間に複数のA/D変換処理を行うことのできるパイプライン型A/Dコンバータが知られている。従来のパイプライン型A/Dコンバータとしては、例えば、非特許文献1のパイプライン型A/Dコンバータがある。
Electronic devices that need to convert analog signals into digital signals, such as video cameras and audio devices, are required to process a large amount of data at high speed and with high accuracy. A pipe capable of performing a plurality of A / D conversion processes in one clock by configuring a plurality of A / D converters connected in cascade in multiple stages so that such a process can be performed. A line type A / D converter is known. As a conventional pipeline type A / D converter, for example, there is a pipeline type A / D converter of
まず、図6を参照して、従来から使われている一般的なパイプライン型A/Dコンバータ100の構成を説明する。
図6に示すパイプライン型A/Dコンバータ100は、制御部101、縦列接続されたk個のステージ102−1〜102−n、および演算回路103を備えて構成される。
制御部101は、内部で生成されるスイッチング素子制御信号φ0に合わせて、アナログ入力信号Vinに対応する電荷をサンプルおよびホールドする動作を行うために、ステージ102−1〜102−kの内部の各スイッチング素子を電気的に接続状態または切断状態のいずれか一方に切り替えるためのスイッチング素子制御信号φ1,φ2を生成する。
First, the configuration of a general pipeline type A /
The pipeline type A /
The
スイッチング素子制御信号φ1は、スイッチング素子制御信号φ0がHレベルになるとHレベルになり、スイッチング素子制御信号φ0がLレベルになるとLレベルになる制御信号である。スイッチング素子制御信号φ2は、スイッチング素子制御信号φ0がLレベルになるとHレベルになり、スイッチング素子制御信号φ0がHレベルになるとLレベルになる制御信号である。 The switching element control signal φ1 is a control signal that becomes H level when the switching element control signal φ0 becomes H level and becomes L level when the switching element control signal φ0 becomes L level. The switching element control signal φ2 is a control signal that becomes H level when the switching element control signal φ0 becomes L level and becomes L level when the switching element control signal φ0 becomes H level.
ステージ102−1〜102−nは、縦列接続され、各段に入力されるアナログ入力信号Vinに基づいてN桁のディジタル出力信号Doutのうちのn桁のディジタル出力信号dj(j=1,2,……,n)を決定し、演算回路103に出力する。また、ステージ102−1〜102−nは、各段においてアナログ入力信号Vinと、ディジタル出力信号djのD/A変換結果とから得られるアナログ出力信号Voutを次段に出力する。
The stages 102-1 to 102-n are connected in cascade, and an n-digit digital output signal d j (j = 1, n) among the N-digit digital output signals Dout based on the analog input signal Vin input to each stage. 2,..., N) are determined and output to the
演算回路103は、ステージ102−1〜102−nから出力されたディジタル出力信号d1〜dnを1つに合成して、N桁のディジタル出力信号Doutを演算する。この演算回路103における演算方法は、以下の通りである。まず、dkの最上位桁とdk-1の最下位桁とを2進法で加算する。次に、この結果に基づいて、dk-1の最上位桁とdk-2の最下位桁とを、同じく2進法で加算する。以下、これを繰り返して、最後にd1の最下位ビットと、d2の最上位ビットとを足し合わせる。このように、すべてのd1〜dnについて足し合わされた結果がディジタル出力信号Doutになる。
ALU 103 combines the digital output signals d 1 to d n output from stage 102-1 to 102-n to one, and calculates a digital output signal Dout of the N digits. The calculation method in the
パイプライン型A/Dコンバータに入力されたアナログ信号は、縦列に接続された複数のステージ102−1、102−2、102−3、……、102−nでA/D変換されて、ディジタル信号に変換される。
なお、ステージ102−1〜102−kは実質同一の素子を有して構成される同じ回路であるため、図7を参照して、ステージ102−1の回路構成を説明する。
The analog signal input to the pipeline type A / D converter is A / D converted by a plurality of stages 102-1, 102-2, 102-3,. Converted to a signal.
Since the stages 102-1 to 102-k are substantially the same circuit having the same elements, the circuit configuration of the stage 102-1 will be described with reference to FIG.
図7に示すステージ102−1は、サンプルホールド回路(以下、S/H回路とする。)121、サブA/Dコンバータ回路122、サブD/Aコンバータ回路123、および演算増幅器124を備えて構成される。
S/H回路121は、入力されたアナログ入力信号Vinをサンプルおよびホールドする。
The stage 102-1 shown in FIG. 7 includes a sample hold circuit (hereinafter referred to as S / H circuit) 121, a sub A /
The S /
サブA/Dコンバータ回路122は、入力されたアナログ入力信号Vinをディジタル出力信号djに変換する。
サブD/Aコンバータ回路123は、サブA/Dコンバータ回路122から出力されたディジタル出力信号djをアナログ信号に変換する。
演算増幅器124は、アナログ入力信号Vinから、ディジタル出力信号djに応じて決まる基準電圧を加減算した信号を増幅する。
Sub A /
Sub D /
このステージ102−1では、入力されたアナログ入力信号Vinに所定のゲインをかけ、サブA/Dコンバータ123の出力に応じて決まる基準電圧を加減算するといった信号処理が行われ、処理結果が次のステージに順番に送られていく。ステージは、通常、冗長性を持たせて構成されており、出力レンジが1.5ビットである1.5ビットタイプ、2.5ビットである2.5ビットタイプ、3.5ビットである3.5ビットタイプが多く用いられている。
In this stage 102-1, signal processing is performed such that a predetermined gain is applied to the input analog input signal Vin, and a reference voltage determined according to the output of the sub A /
まず、図8を参照して、1.5ビットタイプのサブA/Dコンバータ回路122の回路構成を説明する。
図8に示すサブA/Dコンバータ回路122は、抵抗素子131a〜131h、コンパレータ132a,132bおよびデコーダ133を備えて構成される。
抵抗素子131a〜131hは、基準電圧VRP,VRNとの間に接続され、電圧降下によって、基準電圧+Vref/4および−Vref/4を生成する。
First, the circuit configuration of the 1.5-bit type sub A /
The sub A /
コンパレータ132a,132bは、アナログ入力信号Vinと+Vref/4との比較、アナログ入力信号Vinと−Vref/4との比較を行う。
デコーダ133は、コンパレータ132a,132bの2つの比較結果を入力し、デコードする。デコーダ133は、ディジタル出力信号Doutとして、「00」、「01」、「10」の3値のうちいずれか1つの値を出力する。このデコーダ133は、Vin≧+Vref/4の時、ディジタル出力信号Dout=10を出力する。また、デコーダ133は、−Vref/4<Vin<+Vref/4の時、ディジタル出力信号Dout=01を出力する。また、デコーダ133は、Vin≦−Vref/4の時、ディジタル出力信号Dout=00を出力する。
The
The
続いて、図9は、1.5ビットタイプのステージ102−1の主要回路部の回路構成を説明する。
図9に示すステージ102−1は、図示したようにS/H回路121、サブA/Dコンバータ回路122、サブD/Aコンバータ回路123および演算増幅器124を備えて構成される。
S/H回路121は、サンプリング用スイッチング素子SW1〜SW5およびサンプリング用キャパシタCf,Csを備えて構成される。
サンプリング用スイッチング素子SW1〜SW5は、スイッチング素子制御信号φ1,φ2の電圧レベルに応じて、電気的に接続状態または切断状態のいずれか一方に切り替える。
Next, FIG. 9 illustrates the circuit configuration of the main circuit section of the 1.5-bit type stage 102-1.
The stage 102-1 shown in FIG. 9 includes an S /
The S /
Sampling switching elements SW1 to SW5 are electrically switched to either a connected state or a disconnected state in accordance with the voltage levels of switching element control signals φ1 and φ2.
サンプリング用キャパシタCf,Csは、入力されたアナログ入力信号Vinに対応する電荷を蓄積する。
サブD/Aコンバータ回路123は、基準電圧選択用スイッチング素子SW6〜SW8を備えて構成される。
基準電圧選択用スイッチング素子SW6〜SW8は、サブA/Dコンバータ122の出力であるディジタル出力信号d1に応じて、いずれか1つのみが接続状態になり、その他が切断状態になる。この基準電圧選択用スイッチング素子SW6〜SW8の切り替えは次のように行われる。Vin≧+Vref/4、つまりDout=10の時、基準電圧選択用スイッチング素子SW6のみが接続状態になる。−Vref/4<Vin<+Vref/4、つまりDout=01の時、基準電圧選択用スイッチング素子SW7のみに接続状態になる。Vin≦−Vref/4、つまりDout=00の時、基準電圧選択用スイッチング素子SW8のみが接続状態になる。
Sampling capacitors Cf and Cs accumulate charges corresponding to the input analog input signal Vin.
The sub D /
Reference voltage selection switching element SW6~SW8 in accordance with the digital output signal d 1 is the output of the sub A /
演算増幅器124は、正転入力(+)端子が信号のグランドに接続され、反転入力(−)端子がサンプリング用キャパシタCf,Csの出力端子に接続され、2つの入力信号の差電圧を増幅する。
そして、1.5ビットタイプのステージ102−1は、サンプル動作とホールド動作とを交互に繰り返しながら動作する。
The
Then, the 1.5-bit type stage 102-1 operates while alternately repeating the sample operation and the hold operation.
次に、図10を参照して、一般的なパイプライン型A/Dコンバータのステージの動作を説明する。
図10に示すように、各ステージは、スイッチング素子制御信号φ0に同期してサンプル動作とホールド動作とを繰り返す。そして、制御部101は、自ステージにおけるホールド動作による出力が、次ステージのサンプル動作でサンプルされることで、信号が縦列に接続された各ステージを伝播していくように動作を制御する。
Next, with reference to FIG. 10, the operation of a general pipeline type A / D converter stage will be described.
As shown in FIG. 10, each stage repeats the sample operation and the hold operation in synchronization with the switching element control signal φ0. Then, the
まず、スイッチング素子制御信号φ1がHレベルになり、スイッチング素子制御信号φ2がLレベルになると、サンプル動作フェーズになる。サンプル動作フェーズでは、サンプリング用スイッチング素子SW1〜SW3が接続状態になり、サンプリング用スイッチング素子SW4,SW5が切断状態になる。これにより、アナログ入力信号Vinの電荷がサンプリング用キャパシタCf,Csに蓄えられる。同時に、サブA/Dコンバータ122では、アナログ入力信号Vinと基準信号が比較されアナログ入力信号Vinに応じたディジタル出力信号Djが出力される。
First, when the switching element control signal φ1 becomes H level and the switching element control signal φ2 becomes L level, the sampling operation phase starts. In the sample operation phase, the sampling switching elements SW1 to SW3 are connected, and the sampling switching elements SW4 and SW5 are disconnected. As a result, the charge of the analog input signal Vin is stored in the sampling capacitors Cf and Cs. At the same time, the sub A /
次に、スイッチング素子制御信号φ1がLレベルになり、スイッチング素子制御信号φ2がHレベルになると、ホールド動作フェーズになる。ホールド動作フェーズでは、サンプリング用スイッチング素子SW1〜SW3が切断状態になり、サンプリング用スイッチング素子SW4,SW5を接続状態になる。 Next, when the switching element control signal φ1 becomes L level and the switching element control signal φ2 becomes H level, the hold operation phase starts. In the hold operation phase, the sampling switching elements SW1 to SW3 are disconnected and the sampling switching elements SW4 and SW5 are connected.
以上のサンプル動作とホールド動作とを繰り返すことにより、サンプル時に蓄えられる電荷Qsと、ホールド時に蓄えられる電荷Qhは、
Qs=Vin×(Cf+Cs) ……(1−1)
Qh=Cf×Vout+Cs×Vref ……(1−2)
となる。また、上記式は、電荷保存則により、
Vout=Vin×(Cf+Cs)/Cf−(Cs/Cf)×Vref ……(1−3)
のように展開することができる。また、上記式より、ステージ102−1のアナログ出力信号Voutは、Vin≧+Vref/4の時、
Vout=Vin×(Cf+Cs)/Cf−(Cs/Cf)×Vref ……(1−4)
となる。また、−Vref/4<Vin<+Vref/4の時、
Vout=Vin×(Cf+Cs)/Cf ……(1−5)
となる。また、Vin≦−Vref/4の時、
Vout=Vin×(Cf+Cs)/Cf+(Cs/Cf)×Vref ……(1−6)
となる。
By repeating the above sample operation and hold operation, the charge Qs stored at the time of sampling and the charge Qh stored at the time of holding are:
Qs = Vin × (Cf + Cs) (1-1)
Qh = Cf × Vout + Cs × Vref (1-2)
It becomes. Also, the above equation is based on the law of conservation of charge,
Vout = Vin × (Cf + Cs) / Cf− (Cs / Cf) × Vref (1-3)
It can be expanded as follows. From the above equation, the analog output signal Vout of the stage 102-1 is when Vin ≧ + Vref / 4,
Vout = Vin × (Cf + Cs) / Cf− (Cs / Cf) × Vref (1-4)
It becomes. When -Vref / 4 <Vin <+ Vref / 4,
Vout = Vin × (Cf + Cs) / Cf (1-5)
It becomes. When Vin ≦ −Vref / 4,
Vout = Vin × (Cf + Cs) / Cf + (Cs / Cf) × Vref (1-6)
It becomes.
特に、Cf=Csである理想的な回路状態では、Vin≧+Vref/4、Dout=10の時、
Vout=2×Vin−Vref ……(1−7)
となる。また、−Vref/4<Vin<+Vref/4、つまりDout=01の時、
Vout=2×Vin ……(1−8)
となる。また、Vin≦−Vref/4、つまりDout=00の時、
Vout=2×Vin+Vref ……(1−9)
となる。
In particular, in an ideal circuit state where Cf = Cs, when Vin ≧ + Vref / 4 and Dout = 10,
Vout = 2 × Vin−Vref (1-7)
It becomes. Further, when −Vref / 4 <Vin <+ Vref / 4, that is, Dout = 01,
Vout = 2 × Vin (1-8)
It becomes. Also, when Vin ≦ −Vref / 4, that is, Dout = 00,
Vout = 2 × Vin + Vref (1-9)
It becomes.
前述の通り、ステージは、特にCs=Cfである時に、入力されたアナログ入力信号Vinを2倍し、入力されたアナログ入力信号Vinの電圧レベルに応じて、ディジタル出力信号Doutを出力する。同時に、ディジタル出力信号Doutに応じて2倍したアナログ入力信号Vinを出力するか、アナログ入力信号Vinに基準電圧を加減算して出力するといった動作を行う。さらに、ステージで処理することができるレンジ幅を大きくするには、例えば2.5ビットタイプや3.5ビットタイプのステージを用いる。 As described above, especially when Cs = Cf, the stage doubles the input analog input signal Vin and outputs the digital output signal Dout according to the voltage level of the input analog input signal Vin. At the same time, the analog input signal Vin doubled according to the digital output signal Dout is output, or the reference voltage is added to or subtracted from the analog input signal Vin and output. Furthermore, in order to increase the range width that can be processed on the stage, for example, a 2.5-bit type or 3.5-bit type stage is used.
次に、図11を参照して、2.5ビットタイプのステージ140−1の回路構成を説明する。
図11に示すステージ140−1は、図7に示した1.5ビットタイプのステージ102−1と同様の回路部を備えて構成される。但し、ステージ140−1は、S/H回路141、サブA/Dコンバータ回路142およびサブD/Aコンバータ回路143の回路構成が、S/H回路121、サブA/Dコンバータ回路122およびサブD/Aコンバータ回路123の内部の回路構成と異なる。
Next, a circuit configuration of the 2.5-bit type stage 140-1 will be described with reference to FIG.
The stage 140-1 shown in FIG. 11 includes a circuit portion similar to the 1.5-bit type stage 102-1 shown in FIG. However, in the stage 140-1, the circuit configuration of the S /
次に、図12を参照して、2.5ビットタイプのサブA/Dコンバータ回路142の回路構成を説明する。
図12に示すサブA/Dコンバータ回路142においても、図8に示した1.5ビットタイプのサブA/Dコンバータ回路122と同様に、抵抗素子、コンパレータおよびデコーダを備えて構成される。
但し、2.5ビットタイプのサブA/Dコンバータ回路142は、図8に示したサブA/Dコンバータ回路122よりも8つ多くの抵抗素子181a〜181pと、4つ多くのコンパレータ182a〜182fを備えて構成される。
Next, a circuit configuration of the 2.5-bit type sub A /
Similarly to the 1.5-bit sub A /
However, the 2.5-bit type sub A /
2.5ビットタイプのサブA/Dコンバータ回路142の場合、抵抗素子181a〜181pは、電圧降下によって、+5/8×Vref、+3/8×Vref、+Vref/8、−Vref/8、−3/8×Vrefおよび−5/8×Vrefの6つの基準電圧を生成する。
コンパレータ182a〜182fは、アナログ入力信号Vinと+5/8×Vrefとの比較、入力信号と+3/8×Vrefとの比較、アナログ入力信号Vinと+Vref/8との比較、アナログ入力信号Vinと−Vref/8との比較、アナログ入力信号Vinと−3/8×Vrefとの比較、アナログ入力信号Vinと−5/8×Vrefとの比較を行う。
In the case of the 2.5-bit type sub A /
The
デコーダ183は、コンパレータ182a〜182fの6つの比較結果を入力し、デコードする。デコーダ183は、ディジタル出力信号Doutとして、「000」、「001」、「010」、「011」、「100」、「101」、「110」の7値のうちいずれか1つの値を出力する。デコーダ183は、Vin≧+5/8×Vrefの時、ディジタル出力信号Dout=110を出力する。また、デコーダ183は、+5/8×Vref>Vin>+3/8×Vrefの時、ディジタル出力信号Dout=101を出力する。また、デコーダ183は、+3/8×Vref≧Vin≧+Vref/8の時、ディジタル出力信号Dout=100を出力する。また、デコーダ183は、+Vref/8>Vin>−Vref/8の時、ディジタル出力信号Dout=011を出力する。また、デコーダ183は、−Vref/8≧Vin≧−3/8×Vrefの時、ディジタル出力信号Dout=010を出力する。また、デコーダ183は、−3/8×Vref>Vin>−5/8×Vrefの時、ディジタル出力信号Dout=001を出力する。また、デコーダ183は、−5/8×Vref≧Vinの時、ディジタル出力信号Dout=000を出力する。
The
続いて、図13は、2.5ビットタイプのステージ140−1の主要回路部の回路構成を説明する。
図9に示すステージ140−1は、図示したようにS/H回路141、サブA/Dコンバータ回路142、サブD/Aコンバータ回路143および演算増幅器124を備えて構成される。
S/H回路141は、サンプリング用スイッチング素子SW1〜SW4,SW5a〜SW5cおよびサンプリング用キャパシタCf,Csa〜Cscを備えて構成される。S/H回路141では、S/H回路121のサンプリング用スイッチング素子SW5が3組のサンプリング用スイッチング素子SW5a〜SW5cに分かれており、サンプリング用キャパシタCsが3組のサンプリング用キャパシタCsa〜Cscに分かれている。
Next, FIG. 13 illustrates the circuit configuration of the main circuit section of the 2.5-bit type stage 140-1.
The stage 140-1 shown in FIG. 9 includes an S /
The S /
サブD/Aコンバータ回路143は、基準電圧選択用スイッチング素子SW6a〜SW6c,SW7a〜SW7c,SW8a〜SW8cを備えて構成される。サブD/Aコンバータ回路143では、基準電圧選択用スイッチング素子SW6〜SW8が、3組の基準電圧選択用スイッチング素子SW6a〜SW6c,SW7a〜SW7c,SW8a〜SW8cに分かれている。
The sub D /
基準電圧選択用スイッチング素子SW6a〜SW6c,SW7a〜SW7c,SW8a〜SW8cの切り替えは次のように行われる。Vin≧+5/8×Vrefの時、Dout=110で基準電圧選択用スイッチング素子SW6a,SW7a,SW8aだけが接続状態になる。また、+5/8×Vref>Vin>+3/8×Vrefの時、Dout=101で基準電圧選択用スイッチング素子SW6a,SW7a,SW8bだけが接続状態になる。また、+3/8×Vref≧Vin≧+Vref/8の時、Dout=100で基準電圧選択用スイッチング素子SW6a,SW7b,SW8bだけが接続状態になる。また、+Vref/8>Vin>−Vref/8の時、Dout=011で基準電圧選択用スイッチング素子SW6b,SW7b,SW8bだけが接続状態になる。また、−Vref/8≧Vin≧−3/8×Vrefの時、Dout=010で基準電圧選択用スイッチング素子SW6c,SW7b,SW8bだけが接続状態になる。また、−3/8×Vref>Vin>−5/8×Vrefの時、Dout=001で基準電圧選択用スイッチング素子SW6c,SW7c,SW8bだけが接続状態になる。また、−5/8×Vref≧Vinの時、Dout=000で基準電圧選択用スイッチング素子SW6c,SW7c,SW8cだけが接続状態になる。 Switching of the reference voltage selection switching elements SW6a to SW6c, SW7a to SW7c, SW8a to SW8c is performed as follows. When Vin ≧ + 5/8 × Vref, Dout = 110 and only the reference voltage selection switching elements SW6a, SW7a, SW8a are connected. Further, when + 5/8 × Vref> Vin> + 3/8 × Vref, when Dout = 101, only the reference voltage selection switching elements SW6a, SW7a, SW8b are connected. When + 3/8 × Vref ≧ Vin ≧ + Vref / 8, only the reference voltage selection switching elements SW6a, SW7b, and SW8b are connected at Dout = 100. Further, when + Vref / 8> Vin> −Vref / 8, only the reference voltage selection switching elements SW6b, SW7b, SW8b are connected at Dout = 011. When −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref, only the reference voltage selection switching elements SW6c, SW7b, and SW8b are connected at Dout = 010. When −3 / 8 × Vref> Vin> −5 / 8 × Vref, Dout = 001 and only the reference voltage selection switching elements SW6c, SW7c, SW8b are connected. Further, when −5 / 8 × Vref ≧ Vin, only the reference voltage selection switching elements SW6c, SW7c, and SW8c are connected at Dout = 000.
そして、2.5ビットタイプのステージ140−1においても、1.5ビットタイプのステージ102−1と同様に、サンプル動作とホールド動作とを交互に繰り返しながら動作する。
まず、サンプルフェーズで、サンプリング用スイッチング素子SW1,SW2,SW3a〜SW3cが接続状態になり、サンプリング用スイッチング素子SW4,SW5a〜SW5cが切断状態になる。これにより、アナログ入力信号Vinに対応する電荷がサンプリング用キャパシタCf,Csa〜Cscに蓄えられる。同時に、サブA/Dコンバータ142では、アナログ入力信号Vinと基準信号とが比較され、アナログ入力信号Vinに応じたディジタル出力信号Djが出力される。
In the 2.5-bit type stage 140-1, the sample operation and the hold operation are alternately repeated as in the case of the 1.5-bit type stage 102-1.
First, in the sample phase, the sampling switching elements SW1, SW2, SW3a to SW3c are connected, and the sampling switching elements SW4, SW5a to SW5c are disconnected. As a result, charges corresponding to the analog input signal Vin are stored in the sampling capacitors Cf and Csa to Csc. At the same time, the sub A /
次に、ホールド動作フェーズで、サンプリング用スイッチング素子SW1,SW2,SW3a〜SW3cが切断状態になり、サンプリング用スイッチング素子SW4,SW5a〜SW5cが接続状態になる。
以上のサンプル動作およびホールドにより、サンプル時に蓄えられる電荷Qsと、ホールド時Qhに蓄えられる電荷は次の通りである。
Qs=Vin×(Cf+Csa+Csb+Csc) ……(2−1)
Qh=Cf×Vout+(Csa+Csb+Csc)×Vref ……(2−2)
となる。また、上記式は、電荷保存則により
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf−(Csa/Cf)×Vref−(Csb/Cf)×Vref−(Csc/Cf)×Vref ……(2−3)
のように展開することができる。また、上記式より、ステージ140−1のアナログ出力信号Voutは、Vin≧+5/8×Vrefの時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf−(Csa+Csb+Csc)/Cf×Vref ……(2−4)
となる。また、+5/8×Vref>Vin>+3/8×Vrefの時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf−(Csa+Csb)/Cf×Vref ……(2−5)
となる。また、+3/8×Vref≧Vin≧+Vref/8の時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf−Csa/Cf×Vref ……(2−6)
となる。また、+Vref/8>Vin>−Vref/8の時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf ……(2−7)
となる。また、−Vref/8≧Vin≧−3/8×Vrefの時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf+Csa/Cf×Vref ……(2−8)
となる。また、−3/8×Vref>Vin>−5/8×Vrefの時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf+(Csa+Csb)/Cf×Vref ……(2−9)
となる。また、Vin≦−5/8×Vrefの時、
Vout=Vin×(Cf+Csa+Csb+Csc)/Cf+(Csa+Csb+Csc)/Cf×Vref ……(2−10)
となる。
Next, in the hold operation phase, the sampling switching elements SW1, SW2, SW3a to SW3c are disconnected, and the sampling switching elements SW4, SW5a to SW5c are connected.
The charge Qs stored at the time of sampling and the charge stored at the time of holding Qh by the above sampling operation and holding are as follows.
Qs = Vin × (Cf + Csa + Csb + Csc) (2-1)
Qh = Cf × Vout + (Csa + Csb + Csc) × Vref (2-2)
It becomes. Further, the above formula is obtained by the law of conservation of electric charge: Vout = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa / Cf) × Vref− (Csb / Cf) × Vref− (Csc / Cf) × Vref (2-3)
It can be expanded as follows. Also, from the above equation, the analog output signal Vout of the stage 140-1 is when Vin ≧ + 5/8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa + Csb + Csc) / Cf × Vref (2-4)
It becomes. When + 5/8 × Vref>Vin> + 3/8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa + Csb) / Cf × Vref (2-5)
It becomes. When + 3/8 × Vref ≧ Vin ≧ + Vref / 8,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf−Csa / Cf × Vref (2-6)
It becomes. When + Vref / 8>Vin> −Vref / 8,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf (2-7)
It becomes. When -Vref / 8 ≧ Vin ≧ −3 / 8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf + Csa / Cf × Vref (2-8)
It becomes. Also, when −3 / 8 × Vref>Vin> −5 / 8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csa + Csb) / Cf × Vref (2-9)
It becomes. When Vin ≦ −5 / 8 × Vref,
Vout = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csa + Csb + Csc) / Cf × Vref (2-10)
It becomes.
特に、Cf=Csa=Csb=Cscである理想的な回路状態では、Vin≧+5/8×Vref、つまりDout=110の時、
Vout=4×Vin−3×Vref ……(2−11)
となる。また、+5/8×Vref>Vin>+3/8×Vref、つまりDout=101の時、
Vout=4×Vin−2×Vref ……(2−12)
となる。また、+3/8×Vref≧Vin≧+Vref/8、つまりDout=100の時、
Vout=4×Vin−Vref ……(2−13)
となる。また、+Vref/8>Vin>−Vref/8、つまりDout=011の時、
Vout=4×Vin ……(2−14)
となる。また、−Vref/8≧Vin≧−3/8×Vref、つまりDout=010の時、
Vout=4×Vin+Vref ……(2−15)
となる。また、−3/8×Vref>Vin>−5/8×Vref、つまりDout=001の時、
Vout=4×Vin+2×Vref ……(2−16)
となる。また、Vin≦−5/8×Vref、つまりDout=000の時、
Vout=4×Vin+3×Vref ……(2−17)
となる。
In particular, in an ideal circuit state where Cf = Csa = Csb = Csc, when Vin ≧ + 5/8 × Vref, that is, Dout = 110,
Vout = 4 × Vin−3 × Vref (2-11)
It becomes. Also, when + 5/8 × Vref>Vin> + 3/8 × Vref, that is, when Dout = 101,
Vout = 4 × Vin−2 × Vref (2-12)
It becomes. Also, when + 3/8 × Vref ≧ Vin ≧ + Vref / 8, that is, Dout = 100,
Vout = 4 × Vin−Vref (2-13)
It becomes. In addition, when + Vref / 8>Vin> −Vref / 8, that is, Dout = 011,
Vout = 4 × Vin (2-14)
It becomes. In addition, when −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref, that is, Dout = 010,
Vout = 4 × Vin + Vref (2-15)
It becomes. Further, when −3 / 8 × Vref>Vin> −5 / 8 × Vref, that is, when Dout = 001,
Vout = 4 × Vin + 2 × Vref (2-16)
It becomes. In addition, when Vin ≦ −5 / 8 × Vref, that is, Dout = 000,
Vout = 4 × Vin + 3 × Vref (2-17)
It becomes.
前述の通り、ステージは、特にCf=Csa=Csb=Cscである時に、入力されたアナログ入力信号Vinを4倍し、入力されたアナログ入力信号Vinの電圧レベルに応じて、ディジタル出力信号Doutを出力する。同時に、ディジタル出力信号Doutに応じて4倍したアナログ入力信号Vinを出力するか、アナログ入力信号Vinにn倍した基準電圧を加減算して出力するといった動作を行う。 As described above, especially when Cf = Csa = Csb = Csc, the stage multiplies the input analog input signal Vin and outputs the digital output signal Dout according to the voltage level of the input analog input signal Vin. Output. At the same time, the analog input signal Vin multiplied by 4 according to the digital output signal Dout is output or the reference voltage multiplied by n is added to and subtracted from the analog input signal Vin for output.
一般的に、ステージで処理することができるレンジ幅を大きくすると、パイプライン型A/Dコンバータ全体におけるステージ数を減らすことができる。このため、パイプライン型A/Dコンバータ全体の消費電力等を抑えることができる。同時に、ステージのゲインが大きくなるため、ステージ出力からの入力換算値を小さくすることができる。このため、パイプライン型A/Dコンバータのリニアリティ等の諸特性を向上させることができる。 In general, when the range width that can be processed in stages is increased, the number of stages in the entire pipeline type A / D converter can be reduced. For this reason, the power consumption etc. of the whole pipeline type A / D converter can be suppressed. At the same time, since the gain of the stage increases, the input conversion value from the stage output can be reduced. For this reason, various characteristics such as the linearity of the pipeline type A / D converter can be improved.
その反面、例えばステージの回路構成が複雑になる。前述したレンジ幅が1.5ビットから2.5ビットに大きくなることによって、ステージを構成するキャパシタとスイッチング素子の数が増加する。また、サブA/Dコンバータにおいては、コンパレータの数が増加する。特に、サブA/Dコンバータ回路におけるコンパレータの数が増加すると、コンパレータに要求されるオフセット精度を上げる必要がある。 On the other hand, for example, the circuit configuration of the stage becomes complicated. As the range width increases from 1.5 bits to 2.5 bits, the number of capacitors and switching elements constituting the stage increases. In the sub A / D converter, the number of comparators increases. In particular, when the number of comparators in the sub A / D converter circuit increases, it is necessary to increase the offset accuracy required for the comparators.
例えば、図8に示した1.5ビットタイプのサブA/Dコンバータでは、隣り合うコンパレータ間の基準電圧差はVREF/2である。これに対して、図12に示した2.5ビットタイプのサブA/Dコンバータでは、隣り合うコンパレータ間の基準電圧差はVREF/4である。従って、例えばオフセット特性に関して言えば、2.5ビットタイプのコンパレータは、1.5ビットタイプのコンパレータの半分に抑える必要がある。さらに、レンジ幅を大きくした場合、さらにオフセット特性を小さく抑えなければならない。
そこで、本発明は、上記の課題に鑑み、サブA/Dコンバータで用いられるコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることのできるパイプライン型A/Dコンバータを提供することを目的とする。
For example, in the 1.5-bit type sub A / D converter shown in FIG. 8, the reference voltage difference between adjacent comparators is VREF / 2. On the other hand, in the 2.5-bit sub A / D converter shown in FIG. 12, the reference voltage difference between adjacent comparators is VREF / 4. Therefore, for example, regarding the offset characteristics, the 2.5-bit type comparator needs to be suppressed to half of the 1.5-bit type comparator. Furthermore, when the range width is increased, the offset characteristics must be further reduced.
Therefore, in view of the above-mentioned problems, the present invention is a pipeline type that can increase the range width that can be processed on the stage without increasing the offset accuracy required for the comparator used in the sub A / D converter. An object is to provide an A / D converter.
本発明に係るパイプライン型A/Dコンバータは、上記の目的を達成するために、次のように構成される。
本発明に係る第1のパイプライン型A/Dコンバータは、アナログ信号を入力してディジタル信号に変換すると共に、当該ディジタル信号に応じたアナログ信号を出力するように縦列に接続された複数のステージと、前記ステージから出力された前記ディジタル信号を合成して、複数桁のディジタル信号を演算する演算手段と、前記ステージに入力されたアナログ信号をサンプルおよびホールドするように動作を制御する制御手段と、を備え、複数の前記ステージのうち少なくとも1つの特殊ステージは、自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、自ステージに入力されたアナログ信号をディジタル信号に変換する第1のA/D変換手段と、前記第1のA/D変換手段によって変換されたディジタル信号に応じたアナログ信号をディジタル信号に変換する第2のA/D変換手段と、前記第1のA/D変換手段によって変換されたディジタル信号と、前記第2のA/D変換手段によって変換されたディジタル信号とに応じたアナログ信号を出力するD/A変換手段と、前記D/A変換手段から出力されたアナログ信号を増幅する信号増幅手段と、を備え、前記制御手段は、前記特殊ステージでは1回のサンプル動作に対して複数回のホールド動作を行い、他の通常ステージでは1回のサンプル動作に対して1回のホールド動作を行うように、各ステージの動作を制御することを特徴とする。
In order to achieve the above object, the pipeline type A / D converter according to the present invention is configured as follows.
A first pipeline type A / D converter according to the present invention receives an analog signal and converts it into a digital signal, and a plurality of stages connected in series so as to output an analog signal corresponding to the digital signal. And arithmetic means for calculating the digital signal of a plurality of digits by synthesizing the digital signals output from the stage; and control means for controlling the operation so as to sample and hold the analog signal input to the stage And at least one special stage among the plurality of stages includes a sample-and-hold means for sampling and holding an analog signal input to the stage, and a first stage for converting the analog signal input to the stage to a digital signal. 1 A / D conversion means and converted by the first A / D conversion means A second A / D conversion means for converting an analog signal corresponding to a digital signal into a digital signal, a digital signal converted by the first A / D conversion means, and a second A / D conversion means. A D / A conversion means for outputting an analog signal corresponding to the converted digital signal; and a signal amplifying means for amplifying the analog signal output from the D / A conversion means. Control the operation of each stage so that the special stage performs multiple hold operations for one sample operation, and the other normal stages perform one hold operation for one sample operation. It is characterized by.
上記のパイプライン型A/Dコンバータによれば、制御手段が、縦列接続された少なくとも1つのステージにおいて、1回のサンプリングに対して、ホールド動作を複数回行うように動作を制御する。1つのステージで、ホールド動作を複数回行うことで、レンジ幅を大きくしたステージと実質同様の動作が行えるようになっている。このため、サブA/Dコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることが可能となる。 According to the pipeline type A / D converter, the control unit controls the operation so that the hold operation is performed a plurality of times for one sampling in at least one stage connected in cascade. By performing the holding operation a plurality of times in one stage, it is possible to perform substantially the same operation as that of the stage having an increased range width. Therefore, the range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the sub A / D converter.
本発明に係る第2のパイプライン型A/Dコンバータは、前記制御手段は、前記特殊ステージの最後のホールド動作によって出力されたアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御することを特徴とする。
上記のパイプライン型A/Dコンバータによれば、制御手段が、特殊ステージの最後のホールド動作によって出力されるアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御する。これにより、初段のステージから最終段のステージの1つ前のステージのうちの任意の1つのステージだけの回路構成を変え、他のステージは通常の回路構成のままで、ステージで処理することができるレンジ幅を大きくすることが可能となる。
In the second pipeline type A / D converter according to the present invention, the control unit controls the operation so that the analog signal output by the last hold operation of the special stage is sampled as an input signal of the next stage. It is characterized by doing.
According to the pipeline type A / D converter, the control unit controls the operation so that the analog signal output by the last hold operation of the special stage is sampled as the input signal of the next stage. As a result, the circuit configuration of only one of the stages immediately before the final stage can be changed from the first stage, and the other stages can be processed in stages while maintaining the normal circuit configuration. It is possible to increase the possible range width.
本発明に係る第3のパイプライン型A/Dコンバータは、前記第1のA/D変換手段は、自ステージに入力されたアナログ信号の電圧レベルと、基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、前記第2のA/D変換手段は、前記第1のA/D変換手段によって変換されたディジタル信号に応じたアナログ信号の電圧レベルと、前記基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、前記演算手段は、前記第1のA/D変換手段によって変換されたディジタル信号と、前記第2のA/D変換手段によって変換されたディジタル信号とを合成して、前記特殊ステージのディジタル信号を演算することを特徴とする。 In the third pipeline type A / D converter according to the present invention, the first A / D conversion means compares the voltage level of the analog signal input to the stage with the voltage level of the reference voltage. Then, the digital signal is determined based on the comparison result, and the second A / D conversion means includes a voltage level of an analog signal corresponding to the digital signal converted by the first A / D conversion means, and the reference voltage. And a digital signal is determined based on the comparison result, and the arithmetic means comprises the digital signal converted by the first A / D converter and the second A / D converter. And the digital signal converted by step (5) is combined to calculate the digital signal of the special stage.
上記のパイプライン型A/Dコンバータによれば、演算手段が、まず、ステージに入力されたアナログ信号の電圧レベルと基準電圧の電圧レベルとの比較を行うことで、ステージに入力されたアナログ信号の電圧レベルに応じたディジタル信号を得る。続いて、演算手段が、ステージから出力されたアナログ信号の電圧レベルと基準電圧の電圧レベルとの比較を行うことで、前記ステージから出力されたアナログ信号の電圧レベルに応じたディジタル信号を得る。このようにして、サンプル動作は1回だけしか行わないが、ホールド動作を複数回行い、その度複数のディジタル信号を得る。最後に、演算手段が、ホールド動作によって得られた複数のディジタル信号と、他のステージから得られたディジタル信号とを合成して複数桁のディジタル信号を演算することが可能となる。 According to the pipeline type A / D converter described above, the arithmetic means first compares the voltage level of the analog signal input to the stage with the voltage level of the reference voltage, so that the analog signal input to the stage. A digital signal corresponding to the voltage level is obtained. Subsequently, the arithmetic means compares the voltage level of the analog signal output from the stage with the voltage level of the reference voltage, thereby obtaining a digital signal corresponding to the voltage level of the analog signal output from the stage. In this way, the sample operation is performed only once, but the hold operation is performed a plurality of times, and a plurality of digital signals are obtained each time. Finally, the computing means can synthesize a plurality of digital signals obtained by synthesizing a plurality of digital signals obtained by the hold operation and digital signals obtained from other stages.
本発明に係る第4のパイプライン型A/Dコンバータは、前記演算手段は、複数回比較を行うことで得られたディジタル信号に、演算係数を乗じて前記特殊ステージのディジタル信号を演算することを特徴とする。
上記のパイプライン型A/Dコンバータによれば、演算手段が、複数回比較を行うことで得られたディジタル信号に演算係数を乗じて複数桁のディジタル信号を演算する。これにより、1回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を1つにまとめることが可能となる。
In the fourth pipeline type A / D converter according to the present invention, the computing means computes the digital signal of the special stage by multiplying a digital signal obtained by performing the comparison a plurality of times by an arithmetic coefficient. It is characterized by.
According to the pipeline type A / D converter, the arithmetic means multiplies the digital signal obtained by performing the comparison a plurality of times by the arithmetic coefficient to calculate a digital signal having a plurality of digits. Thereby, a plurality of digital signals obtained by a plurality of hold operations can be combined into one sample operation.
本発明に係る第5のパイプライン型A/Dコンバータは、前記通常ステージは、自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、自ステージに入力されたアナログ信号をディジタル信号に変換するA/D変換手段と、前記A/D変換手段によって変換されたディジタル信号に応じたアナログ信号を出力するD/A変換手段と、前記D/A変換手段から出力されたアナログ信号を増幅する信号増幅手段と、を備えることを特徴とする。 In the fifth pipelined A / D converter according to the present invention, the normal stage has a sample-and-hold means for sampling and holding an analog signal input to the own stage, and a digital signal for the analog signal input to the own stage. A / D conversion means for converting to D / A, D / A conversion means for outputting an analog signal corresponding to the digital signal converted by the A / D conversion means, and an analog signal output from the D / A conversion means And a signal amplifying means for amplifying.
上記のパイプライン型A/Dコンバータによれば、通常ステージは、サンプルホールド手段、A/D変換手段、D/A変換手段および信号増幅手段によって、アナログ信号を入力してディジタル信号に変換すると共に、そのディジタル信号に応じたアナログ信号を出力する。特殊ステージ以外の通常ステージは、従来と同様の回路構成で、A/D変換を行うことが可能となる。 According to the pipeline type A / D converter, the normal stage receives an analog signal and converts it into a digital signal by the sample hold means, the A / D conversion means, the D / A conversion means and the signal amplification means. Then, an analog signal corresponding to the digital signal is output. The normal stage other than the special stage can perform A / D conversion with a circuit configuration similar to the conventional one.
第1のパイプライン型A/Dコンバータによれば、サブA/Dコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
また、第2のパイプライン型A/Dコンバータによれば、1つのステージで、ホールド動作を複数回行い、レンジ幅を大きくしたステージと実質同様の動作を行うようになっていることにより、サブA/Dコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
According to the first pipeline A / D converter, the range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the sub A / D converter.
Further, according to the second pipeline type A / D converter, the holding operation is performed a plurality of times in one stage, and the operation substantially the same as that of the stage having the increased range width is performed. The range width that can be processed on the stage can be increased without increasing the offset accuracy required for the comparator of the A / D converter.
また、第3のパイプライン型A/Dコンバータによれば、複数回比較を行うことで得られたディジタル信号に演算係数を乗じて前記複数桁のディジタル信号を演算することで、1回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を1つにまとめることができる。ステージは、1回のサンプル動作に対して、複数回のホールド動作が行えるような構成であるが、従来のレンジ幅を大きくしたステージと同様に、+nビットの冗長性を持たすことができる。 Further, according to the third pipeline type A / D converter, the digital signal obtained by performing the comparison a plurality of times is multiplied by the operation coefficient to calculate the digital signal of one digit, thereby obtaining one sample. With respect to the operation, a plurality of digital signals obtained by a plurality of hold operations can be combined into one. The stage is configured so that a plurality of holding operations can be performed with respect to one sample operation, but can have + n-bit redundancy as in the conventional stage having a wide range width.
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一の符号によって示す。
(パイプライン型A/Dコンバータ10の装置構成)
まず、図1を参照して、本実施形態に係るパイプライン型A/Dコンバータ10の装置構成を説明する。
Preferred embodiments of the present invention will be described below with reference to the accompanying drawings. In each drawing referred to in the following description, components equivalent to those in the other drawings are denoted by the same reference numerals.
(Apparatus configuration of pipeline type A / D converter 10)
First, the apparatus configuration of the pipeline type A /
図1に示すパイプライン型A/Dコンバータ10は、図6に示したパイプライン型A/Dコンバータ100と同様に、制御部101、縦列接続されたk個のステージ12−1,102−2〜102−n、および演算回路103を備えて構成される。このパイプライン型A/Dコンバータ10においても、図6に示したパイプライン型A/Dコンバータ100と同様に、各ステージ12−1、102−2〜102−nは、パイプライン型A/Dコンバータ10へ入力されるアナログ入力信号Vinや前ステージからのアナログ出力信号Voutjを受け、後段のステージに信号処理したアナログ出力信号Voutjを出力する。
但し、パイプライン型A/Dコンバータ10は、演算回路103が3つのスイッチング素子制御信号φ1〜φ3を出力し、初段のステージ12−1の回路構成および動作が、パイプライン型A/Dコンバータ100のステージ102−1と異なる。
The pipeline type A /
However, in the pipeline type A /
(ステージ12−1の回路構成)
次に、図2を参照して、ステージ12−1の回路構成を説明する。
図2に示すステージ12−1は、図7に示したと同様に、ステージ102−1と同様に、S/H回路21、サブA/Dコンバータ回路22a,22b、サブD/Aコンバータ回路23および演算増幅器124を備えて構成される。但し、ステージ12−1は、S/H回路21およびサブA/Dコンバータ回路23の回路構成が、S/H回路121およびサブA/Dコンバータ回路123の回路構成と異なる。また、ステージ12−1は、同一のサブA/Dコンバータ回路を2つ備えている点が異なる。なお、サブA/Dコンバータ回路22a,22bは、いずれも図8に示した1.5ビットタイプのステージのサブA/Dコンバータ122と同じ回路構成である。
(Circuit configuration of stage 12-1)
Next, the circuit configuration of the stage 12-1 will be described with reference to FIG.
Similarly to the stage 102-1, the stage 12-1 shown in FIG. 2 has the S /
(サブA/Dコンバータ回路22a,22bの回路構成)
次に、図3を参照して、サブA/Dコンバータ回路22a,22bの回路構成を説明する。
図3に示すサブA/Dコンバータ回路22aは、図8に示したサブA/Dコンバータ回路122と同様に、抵抗素子131a〜131h、コンパレータ132a,132bおよびデコーダ133を備えて構成される。
(Circuit configuration of sub A /
Next, the circuit configuration of the sub A /
The sub A /
(ステージ12−1の主要回路部の回路構成)
次に、図4を参照して、ステージ12−1の主要回路部の回路構成を説明する。
図4に示すステージ12−1は、図13に示した2.5ビットタイプのステージ140−1と同様の素子を備えて構成される。但し、ステージ12−1は、ステージ140−1のサンプリング用スイッチング素子SW4が、サンプリング用スイッチング素子SW4a,SW4bとの2つに分かれている。サンプリング用スイッチング素子SW4aは、サンプリング用スイッチング素子SW4と同様に、演算増幅器124の出力端子と、サンプリング用キャパシタCsaの入力端子との間に接続される。サンプリング用スイッチング素子SW4bは、演算増幅器124の出力端子と、サンプリング用キャパシタCsaの入力端子との間に接続される。サンプリング用スイッチング素子SW4a,SW4bは、帰還抵抗として機能する。
(Circuit configuration of main circuit part of stage 12-1)
Next, the circuit configuration of the main circuit section of the stage 12-1 will be described with reference to FIG.
The stage 12-1 shown in FIG. 4 includes the same elements as the 2.5-bit type stage 140-1 shown in FIG. However, in the stage 12-1, the sampling switching element SW4 of the stage 140-1 is divided into two, sampling switching elements SW4a and SW4b. Similarly to the sampling switching element SW4, the sampling switching element SW4a is connected between the output terminal of the
また、サブD/Aコンバータ回路23は、サブD/Aコンバータ回路143と同様の素子を備えて構成されるものであるが、基準電圧選択用スイッチング素子SW6a,SW6b,SW6c,SW7a,SW7b,SW7cは、サブA/Dコンバータ22aの出力であるディジタル出力信号d1に応じて、いずれか1つが接続状態になり、その他が切断状態になる。また、基準電圧選択用スイッチング素子SW8a,SW8b,SW8cは、サブA/Dコンバータ22bの出力であるディジタル出力信号d´1に応じて、いずれか1つが接続状態になり、その他が全て切断状態になる。
The sub D /
この基準電圧選択用スイッチング素子SW6a,SW6b,SW6c,SW7a,SW7b,SW7cの切り替えは次のように行われる。Vin≧+Vref/4、つまりDout=10の時、基準電圧選択用スイッチング素子SW6a,SW7aだけが接続状態になる。また、−Vref/4<Vin<+Vref/4、つまりDout=01の時、基準電圧選択用スイッチング素子SW6b,SW7bだけが接続状態になる。また、Vin≦−Vref/4、つまりDout=00の時、基準電圧選択用スイッチング素子SW6c,SW7cだけが接続状態になる。 The switching of the reference voltage selection switching elements SW6a, SW6b, SW6c, SW7a, SW7b, SW7c is performed as follows. When Vin ≧ + Vref / 4, that is, Dout = 10, only the reference voltage selection switching elements SW6a and SW7a are connected. Further, when −Vref / 4 <Vin <+ Vref / 4, that is, Dout = 01, only the reference voltage selection switching elements SW6b and SW7b are connected. When Vin ≦ −Vref / 4, that is, Dout = 00, only the reference voltage selection switching elements SW6c and SW7c are connected.
また、基準電圧選択用スイッチング素子SW8a,SW8b,SW8cの切り替えは次のように行われる。Vout1≧+Vref/4、つまりディジタル出力信号d´1=10の時、基準電圧選択用スイッチング素子SW8aたけが接続状態になる。−Vref/4<Vout1<+Vref/4、d´1=01の時、基準電圧選択用スイッチング素子SW8bだけが接続状態になる。Vout1≦−Vref/4、ディジタル出力信号d´1=00の時、基準電圧選択用スイッチング素子SW8cだけが接続状態になる。 Further, switching of the reference voltage selection switching elements SW8a, SW8b, SW8c is performed as follows. When Vout 1 ≧ + Vref / 4, that is, when the digital output signal d ′ 1 = 10, only the reference voltage selection switching element SW8a is connected. When −Vref / 4 <Vout 1 <+ Vref / 4 and d ′ 1 = 01, only the reference voltage selection switching element SW8b is in the connected state. When Vout 1 ≦ −Vref / 4 and the digital output signal d ′ 1 = 00, only the reference voltage selection switching element SW8c is connected.
そして、このステージ12−1は、制御部103から出力されるスイッチング素子制御信号φ1〜φ3に合わせて各スイッチング素子の電気的接続状態を切り替えることによって、サンプル動作、第1ホールド動作、第2ホールド動作の3つの動作を行うようになっている。つまり、1回のサンプル動作に対して、ホールド動作を複数回行うようになっている。
Then, the stage 12-1 switches the electrical connection state of each switching element in accordance with the switching element control signals φ1 to φ3 output from the
(ステージ12−1の動作)
次に、図5を参照して、パイプライン型A/Dコンバータ10のステージ12−1の動作を説明する。
図5に示すように、ステージ12−1は、スイッチング素子制御信号φ0aと、スイッチング素子制御信号φ0aより1/4周期遅れのスイッチング素子制御信号φ0bとに同期してサンプル動作と第1ホールド動作と第2ホールド動作とを交互に繰り返す。そして、制御部101は、自ステージの第2ホールド動作による出力が、次ステージのサンプル動作によってサンプルされることで、信号が縦列に接続された各ステージを順番に伝播していくように動作を制御する。
(Operation of stage 12-1)
Next, the operation of the stage 12-1 of the pipeline type A /
As shown in FIG. 5, the stage 12-1 performs the sampling operation and the first hold operation in synchronization with the switching element control signal φ 0 a and the switching element control signal φ 0 b that is ¼ cycle delayed from the switching element control signal φ 0 a. The second hold operation is repeated alternately. Then, the
なお、スイッチング素子制御信号φ1は、スイッチング素子制御信号φ0a,φ0bがHレベルになるとHレベルになり、それ以外の時はLレベルになる。スイッチング素子制御信号φ2は、スイッチング素子制御信号φ0bがLレベルになるとHレベルになり、それ以外の時はLレベルになる。スイッチング素子制御信号φ3は、スイッチング素子制御信号φ0a,φ0bがLレベルになるとHレベルになり、それ以外の時はLレベルになる。 Switching element control signal φ1 is at the H level when switching element control signals φ0a and φ0b are at the H level, and is at the L level at other times. The switching element control signal φ2 becomes H level when the switching element control signal φ0b becomes L level, and becomes L level otherwise. The switching element control signal φ3 becomes H level when the switching element control signals φ0a and φ0b become L level, and becomes L level otherwise.
図5に示すように、スイッチング素子制御信号φ1がHレベルになり、スイッチング素子制御信号φ2,φ3がLレベルになると、サンプル動作フェーズになる。サンプル動作フェーズでは、サンプリング用スイッチング素子SW1,SW2,SW3a〜SW3cが接続状態になり、サンプリング用スイッチング素子SW4,SW5が切断状態になる。このとき、サンプリング用キャパシタCf,Csa〜Cscのキャパシタにはアナログ入力信号Vinの電圧レベルに対応する電荷が蓄えられる。 As shown in FIG. 5, when the switching element control signal φ1 becomes H level and the switching element control signals φ2 and φ3 become L level, the sample operation phase starts. In the sample operation phase, the sampling switching elements SW1, SW2, SW3a to SW3c are connected, and the sampling switching elements SW4, SW5 are disconnected. At this time, charges corresponding to the voltage level of the analog input signal Vin are stored in the capacitors of the sampling capacitors Cf and Csa to Csc.
また、サブA/Dコンバータ22aでは、2つのコンパレータ132a,132bによってアナログ入力信号Vinの電圧レベルが、基準電圧+Vref/4,−Vref/4と比較される。そして、サブA/Dコンバータ22aより演算回路101にディジタル出力信号d1が出力される。これと同時に、サブA/Dコンバータ122のコンパレータでも、2つのコンパレータによってアナログ出力信号Vout1の電圧レベルが、基準電圧+Vref/4,−Vref/4と比較される。そして、サブA/Dコンバータ22bより演算回路101にディジタル出力信号d´1が出力される。
In the sub A /
次に、スイッチング素子制御信号φ2がHレベルになり、スイッチング素子制御信号φ1,φ3がLレベルになると、第1ホールド動作フェーズになる。第1ホールド動作フェーズでは、サンプリング用スイッチング素子SW4a,SW5a,SW5bが接続状態になり、サンプリング用スイッチング素子SW1,SW2,SW3a〜SW3b,SW4b,SW5cが切断状態になる。また、サブA/Dコンバータ22aから出力される1.5ビットのディジタル出力信号d1に応じて、基準電圧選択用スイッチング素子SW6a,SW6b、基準電圧選択用スイッチング素子SW7a,SW7b、基準電圧選択用スイッチング素子SW8a,SW8bのいずれか2つのスイッチング素子の電気的接続状態が接続状態になり、その他のスイッチング素子は切断状態になる。
Next, when the switching element control signal φ2 becomes H level and the switching element control signals φ1 and φ3 become L level, the first hold operation phase starts. In the first hold operation phase, the sampling switching elements SW4a, SW5a, SW5b are connected, and the sampling switching elements SW1, SW2, SW3a to SW3b, SW4b, SW5c are disconnected. Further, according to the 1.5-bit digital output signal d 1 output from the sub A /
以上の動作により、サンプル動作によって蓄えられた電荷Qs、第1ホールド動作によって蓄えられた電荷Qhは、第1ホールド動作によって出力されたアナログ出力信号をVout´1とすると、
Qs=Vin×(Cf+Csa+Csb+Csc) ……(3−1)
Qh=(Cf+Csa)×Vout´1+(Csb+Csc)×Vref ……(3−2)
となる。また、上記式は、電荷保存則により、
Vout´1=Vin×(Cf+Csa+Csb+Csc)/(Cf+Csa)−(Csb+Csc)/(Cf+Csa)×Vref ……(3−3)
のように展開することができる。上記式より、ステージの入出力特性は、Vin≧+Vref/4の時、
Vout´1=Vin×(Cf+Csa+Csb+Csc)/(Cf+Csa)−(Csb+Csc)/(Cf+Csa)×Vref ……(3−4)
となる。また、−Vref/4<Vin<+Vref/4の時、
Vout´1=Vin×(Cf+Csa+Csb+Csc)/(Cf+Csa) ……(3−5)
となる。Vin≦−Vref/4の時、
Vout´1=Vin×(Cf+Csa+Csb+Csc)/(Cf+Csa)+(Csb+Csc)/(Cf+Csa)×Vref ……(3−6)
となる。
With the above operation, the charge Qs stored by the sample operation and the charge Qh stored by the first hold operation are represented by Vout ′ 1 as an analog output signal output by the first hold operation.
Qs = Vin × (Cf + Csa + Csb + Csc) (3-1)
Qh = (Cf + Csa) × Vout ′ 1 + (Csb + Csc) × Vref (3-2)
It becomes. Also, the above equation is based on the law of conservation of charge,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) − (Csb + Csc) / (Cf + Csa) × Vref (3-3)
It can be expanded as follows. From the above equation, the input / output characteristics of the stage are when Vin ≧ + Vref / 4,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) − (Csb + Csc) / (Cf + Csa) × Vref (3-4)
It becomes. When -Vref / 4 <Vin <+ Vref / 4,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) (3-5)
It becomes. When Vin ≦ −Vref / 4,
Vout ′ 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) + (Csb + Csc) / (Cf + Csa) × Vref (3-6)
It becomes.
特に、理想的な回路状態ではCf=Csであるので、Vin≧+Vref/4の時、
Vout´1=2×Vin−Vref ……(3−7)
となる。また、−Vref/4<Vin<+Vref/4の時、
Vout´1=2×Vin ……(3−8)
となる。また、Vin≦−Vref/4の時、
Vout´1=2×Vin+Vref ……(3−9)
となる。
上式で示される通り、式(3−7)〜式(3−9)と、前述した式(1−7)〜式(1−9)とは等しくなる。従って、ステージ12−1におけるサンプル動作および第1のホールド動作によって得られる出力は、図9に示した1.5ビットタイプのステージ102−1の出力と同じである。
In particular, since Cf = Cs in an ideal circuit state, when Vin ≧ + Vref / 4,
Vout ′ 1 = 2 × Vin−Vref (3-7)
It becomes. When -Vref / 4 <Vin <+ Vref / 4,
Vout ′ 1 = 2 × Vin (3-8)
It becomes. When Vin ≦ −Vref / 4,
Vout ′ 1 = 2 × Vin + Vref (3-9)
It becomes.
As shown by the above formula, formulas (3-7) to (3-9) are equal to formulas (1-7) to (1-9) described above. Therefore, the output obtained by the sample operation and the first hold operation in the stage 12-1 is the same as the output of the 1.5-bit type stage 102-1 shown in FIG.
次に、スイッチング素子制御信号φ2,φ3がHレベルになり、スイッチング素子制御信号φ1がLレベルになると、第2ホールド動作フェーズになる。第2ホールド動作フェーズでは、サンプリング用スイッチング素子SW4b,SW5cは接続状態になり,サンプリング用スイッチング素子SW1,SW2,SW3a〜SW3c,SW4a,SW5a,SW5bは切断状態になる。また、サブA/Dコンバータ22bから出力される1.5ビットのディジタル出力信号d´1に応じて、基準電圧選択用スイッチング素子SW6c,SW7c,SW8cのいずれか1つのスイッチング素子の電気的接続状態が接続状態になり、その他のスイッチング素子は切断状態になる。
Next, when the switching element control signals φ2 and φ3 become H level and the switching element control signal φ1 becomes L level, the second hold operation phase starts. In the second hold operation phase, the sampling switching elements SW4b and SW5c are connected, and the sampling switching elements SW1, SW2, SW3a to SW3c, SW4a, SW5a, and SW5b are disconnected. Further, according to the 1.5-bit digital output signal d ′ 1 output from the sub A /
なお、第2ホールド動作フェーズでも、基準電圧選択用スイッチング素子SW6a,SW6b,SW7a,SW7b,SW8a,SW8bのスイッチング素子の電気的接続状態は保持される。
以上の動作により。サンプル動作によって蓄えられた電荷Qs、第2ホールド動作によって蓄えられた電荷Qhは、第2ホールド動作フェーズの出力をVout1とすると次の通りである。
In the second hold operation phase, the electrical connection state of the switching elements of the reference voltage selection switching elements SW6a, SW6b, SW7a, SW7b, SW8a, SW8b is maintained.
With the above operation. The charge Qs stored by the sample operation and the charge Qh stored by the second hold operation are as follows when the output of the second hold operation phase is Vout 1 .
Qs=Vin×(Cf+Csa+Csb+Csc) ……(4−1)
Qh=Cf×Vout1+(Csa+Csb+Csc)×Vref ……(4−2)
となる。また、上記式は、電荷保存則により
Vout1=Vin×(Cf+Csa+Csb+Csc)/(Cf+Csa)−(Csb+Csc)/(Cf+Csa)×Vref ……(4−3)
のように展開することができる。上記式より、ステージの入出力特性は、VinおよびVout1の基準電圧との比較結果により以下のように場合分けされる。Vin≧+Vref/4、Vout´1≧+Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf−(Csa+Csb+Csc)/Cf×Vref ……(4−4)
となる。また、Vin≧+Vref/4、+Vref/4>Vout´1>−Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf−(Csb+Csc)/Cf×Vref ……(4−5)
となる。また、Vin≧+Vref/4、Vout´1≦−Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf−(Csb+Csc)/Cf×Vref+Csa/Cf×Vref ……(4−6)
となる。また、+Vref/4>Vin>−Vref/4、+Vref/4≦Vout´1の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf−Csa/Cf×Vref ……(4−7)
となる。また、+Vref/4>Vin>−Vref/4、+Vref/4>Vout´1>−Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf ……(4−8)
となる。また、+Vref/4>Vin>−Vref/4、Vout´1≦−Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf+Csa/Cf×Vref ……(4−9)
となる。また、Vin≦−Vref/4、+Vref/4≧Vout´1の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf+(Csb+Csc)/Cf×Vref−Csa/Cf×Vref ……(4−10)
となる。また、Vin≦−Vref/4、+Vref/4>Vout´1>−Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf+(Csb+Csc)/Cf×Vref ……(4−11)
となる。また、Vin≦−Vref/4、Vout´1≦−Vref/4の時、
Vout1=Vin×(Cf+Csa+Csb+Csc)/Cf+(Csa+Csb+Csc)/Cf×Vref ……(4−12)
となる。
Qs = Vin × (Cf + Csa + Csb + Csc) (4-1)
Qh = Cf × Vout 1 + (Csa + Csb + Csc) × Vref (4-2)
It becomes. Further, the above equation is obtained by the law of conservation of electric charge: Vout 1 = Vin × (Cf + Csa + Csb + Csc) / (Cf + Csa) − (Csb + Csc) / (Cf + Csa) × Vref (4-3)
It can be expanded as follows. From the above equation, the input / output characteristics of the stage are classified as follows according to the comparison result with the reference voltages of Vin and Vout 1 . When Vin ≧ + Vref / 4 and Vout ′ 1 ≧ + Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csa + Csb + Csc) / Cf × Vref (4-4)
It becomes. Also, when Vin ≧ + Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csb + Csc) / Cf × Vref (4-5)
It becomes. When Vin ≧ + Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf− (Csb + Csc) / Cf × Vref + Csa / Cf × Vref (4-6)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4 ≦ Vout ′ 1 ,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf−Csa / Cf × Vref (4-7)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf (4-8)
It becomes. When + Vref / 4>Vin> −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + Csa / Cf × Vref (4-9)
It becomes. Further, when Vin ≦ −Vref / 4, + Vref / 4 ≧ Vout ′ 1 ,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csb + Csc) / Cf × Vref−Csa / Cf × Vref (4-10)
It becomes. When Vin ≦ −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csb + Csc) / Cf × Vref (4-11)
It becomes. When Vin ≦ −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = Vin × (Cf + Csa + Csb + Csc) / Cf + (Csa + Csb + Csc) / Cf × Vref (4-12)
It becomes.
特に、理想的な回路状態ではCf=Csa=Csb=Cscであるので、Vin≧+Vref/4、Vout´1≧+Vref/4の時、
Vout1=4×Vin−3×Vref ……(4−13)
となる。また、Vin≧+Vref/4、+Vref/4>Vout´1>−Vref/4の時、
Vout1=4×Vin−2×Vref ……(4−14)
となる。また、Vin≧+Vref/4、Vout´1≦−Vref/4の時、
Vout1=4×Vin−Vref ……(4−15)
となる。また、+Vref/4>Vin>−Vref/4、+Vref/4≦Vout´1の時、
Vout1=4×Vin−Vref ……(4−16)
となる。また、+Vref/4>Vin>−Vref/4、+Vref/4>Vout´1>−Vref/4の時、
Vout1=4×Vin ……(4−17)
となる。また、+Vref/4>Vin>−Vref/4、Vout´1≦−Vref/4の時、
Vout1=4×Vin+Vref ……(4−18)
となる。また、Vin≦−Vref/4、+Vref/4≧Vout´1の時、
Vout1=4×Vin+Vref ……(4−19)
となる。また、Vin≦−Vref/4、+Vref/4>Vout´1>−Vref/4の時、
Vout1=4×Vin+2×Vref ……(4−20)
となる。また、Vin≦−Vref/4、Vout´1≦−Vref/4の時、
Vout1=4×Vin×+3×Vref ……(4−21)
となる。
In particular, since Cf = Csa = Csb = Csc in an ideal circuit state, when Vin ≧ + Vref / 4 and Vout ′ 1 ≧ + Vref / 4,
Vout 1 = 4 × Vin−3 × Vref (4-13)
It becomes. Also, when Vin ≧ + Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = 4 × Vin−2 × Vref (4-14)
It becomes. When Vin ≧ + Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = 4 × Vin−Vref (4-15)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4 ≦ Vout ′ 1 ,
Vout 1 = 4 × Vin−Vref (4-16)
It becomes. When + Vref / 4>Vin> −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = 4 × Vin (4-17)
It becomes. When + Vref / 4>Vin> −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = 4 × Vin + Vref (4-18)
It becomes. Further, when Vin ≦ −Vref / 4, + Vref / 4 ≧ Vout ′ 1 ,
Vout 1 = 4 × Vin + Vref (4-19)
It becomes. When Vin ≦ −Vref / 4, + Vref / 4> Vout ′ 1 > −Vref / 4,
Vout 1 = 4 × Vin + 2 × Vref (4-20)
It becomes. When Vin ≦ −Vref / 4 and Vout ′ 1 ≦ −Vref / 4,
Vout 1 = 4 × Vin × + 3 × Vref (4-21)
It becomes.
上記の式(4−13)〜式(4−21)の条件式Vin,Vout´1を、前述した式(2−11)〜式(2−17)のVinを用いた条件式で置き換えると、
Vin≧+5/8×Vrefの時、
Vout=4×Vin−3×Vref ……(5−1)
となる。また、+5/8×Vref>Vin>+3/8×Vrefの時、
Vout=4×Vin−2×Vref ……(5−2)
となる。また、+3/8×Vref≧Vinの時、
Vout=4×Vin−Vref ……(5−3)
となる。また、Vin≧+Vref/8の時、
Vout=4×Vin−Vref ……(5−4)
となる。また、+Vref/8>Vin>−Vref/8の時、
Vout=4×Vin ……(5−5)
となる。また、−Vref/8≧Vinの時、
Vout=4×Vin+Vref ……(5−6)
となる。また、Vin≧−3/8×Vrefの時、
Vout=4×Vin+Vref ……(5−7)
となる。また、−3/8×Vref>Vin>−5/8×Vrefの時、
Vout=4×Vin+2×Vref ……(5−8)
となる。また、Vin≦−5/8×Vrefの時、
Vout=4×Vin×+3×Vref ……(5−9)
となる。
When the conditional expressions Vin and Vout ′ 1 in the above expressions (4-13) to (4-21) are replaced with the conditional expressions using Vin in the expressions (2-11) to (2-17) described above, ,
When Vin ≧ + 5/8 × Vref,
Vout = 4 × Vin−3 × Vref (5-1)
It becomes. When + 5/8 × Vref>Vin> + 3/8 × Vref,
Vout = 4 × Vin−2 × Vref (5-2)
It becomes. When + 3/8 × Vref ≧ Vin,
Vout = 4 × Vin−Vref (5-3)
It becomes. When Vin ≧ + Vref / 8,
Vout = 4 × Vin−Vref (5-4)
It becomes. When + Vref / 8>Vin> −Vref / 8,
Vout = 4 × Vin (5-5)
It becomes. When -Vref / 8 ≧ Vin,
Vout = 4 × Vin + Vref (5-6)
It becomes. When Vin ≧ −3 / 8 × Vref,
Vout = 4 × Vin + Vref (5-7)
It becomes. Also, when −3 / 8 × Vref>Vin> −5 / 8 × Vref,
Vout = 4 × Vin + 2 × Vref (5-8)
It becomes. When Vin ≦ −5 / 8 × Vref,
Vout = 4 × Vin × + 3 × Vref (5-9)
It becomes.
また、演算回路101によってディジタル出力信号d1とディジタル出力信号d´1とを合成してディジタル出力信号Doutを算出する処理を行う際、ディジタル出力信号d1を2倍にする演算係数の重み付けの処理を行う。これにより、演算回路101は、1回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を1つにまとめることができる。すると、ディジタル出力信号Doutは、Vin≧+5/8×Vrefの時、
Dout=d1×2+d´1
=10×2+010
=100+010
=110 ……(5−10)
となる。また、+5/8×Vref>Vin>+3/8×Vrefの時、
Dout=d1×2+d´1
=10×2+001
=100+001
=101 ……(5−11)
となる。また、+3/8×Vref≧Vinの時、
Dout=d1×2+d´1
=10×2+000
=100+000
=100 ……(5−12)
となる。また、Vin≧+Vref/8の時、
Dout=d1×2+d´1
=01×2+010
=010+010
=100 ……(5−13)
となる。また、+Vref/8>Vin>−Vref/8の時、
Dout=d1×2+d´1
=01×2+001
=010+001
=011 ……(5−14)
となる。また、−Vref/8≧Vinの時、
Dout=d1×2+d´1
=01×2+000
=010+000
=010 ……(5−15)
となる。また、Vin≧−3/8×Vrefの時、
Dout=d1×2+d´1
=00×2+010
=000+010
=010 ……(5−16)
となる。また、−3/8×Vref>Vin>−5/8×Vrefの時、
Dout=d1×2+d´1
=00×2++001
=000+001
=001 ……(5−17)
となる。また、Vin≦−5/8×Vrefの時、
Dout=d1×2+d´1
=00×2+000
=000+000
=000 ……(5−18)
となる。
Further, the
Dout = d 1 × 2 + d ′ 1
= 10 × 2 + 010
= 100 + 010
= 110 (5-10)
It becomes. When + 5/8 × Vref>Vin> + 3/8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 10 × 2 + 001
= 100 + 001
= 101 (5-11)
It becomes. When + 3/8 × Vref ≧ Vin,
Dout = d 1 × 2 + d ′ 1
= 10x2 + 000
= 100 + 000
= 100 (5-12)
It becomes. When Vin ≧ + Vref / 8,
Dout = d 1 × 2 + d ′ 1
= 01 × 2 + 010
= 010 + 010
= 100 (5-13)
It becomes. When + Vref / 8>Vin> −Vref / 8,
Dout = d 1 × 2 + d ′ 1
= 01 × 2 + 001
= 010 + 001
= 011 (5-14)
It becomes. When -Vref / 8 ≧ Vin,
Dout = d 1 × 2 + d ′ 1
= 01 × 2 + 000
= 010 + 000
= 010 (5-15)
It becomes. When Vin ≧ −3 / 8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 00 × 2 + 010
= 000 + 010
= 010 (5-16)
It becomes. Also, when −3 / 8 × Vref>Vin> −5 / 8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 00 × 2 +++ 001
= 000 + 001
= 001 (5-17)
It becomes. When Vin ≦ −5 / 8 × Vref,
Dout = d 1 × 2 + d ′ 1
= 00 × 2 + 000
= 000 + 000
= 000 ...... (5-18)
It becomes.
上記をまとめると、Vin≧+5/8×Vref、つまりDout=110の時、
Vout1=4×Vin−3×Vref ……(5−19)
となる。また、+5/8×Vref>Vin>+3/8×Vref、つまりDout=101の時、
Vout1=4×Vin−2×Vref ……(5−20)
となる。また、+3/8×Vref≧Vin≧+Vref/8、つまりDout=100の時、
Vout1=4×Vin−Vref ……(5−21)
となる。また、+Vref/8>Vin>−Vref/8、つまりDout=011の時、
Vout1=4×Vin ……(5−22)
となる。また、−Vref/8≧Vin≧−3/8×Vref、つまりDout=010の時、
Vout1=4×Vin+Vref ……(5−23)
となる。また、−3/8×Vref>Vin>−5/8×Vref、つまりDout=001の時、
Vout1=4×Vin+2×Vref ……(5−24)
となる。また、Vin≦−5/8×Vref、つまりDout=000の時、
Vout1=4×Vin+3×Vref ……(5−25)
となる。
In summary, when Vin ≧ + 5/8 × Vref, that is, Dout = 110,
Vout 1 = 4 × Vin−3 × Vref (5-19)
It becomes. Also, when + 5/8 × Vref>Vin> + 3/8 × Vref, that is, when Dout = 101,
Vout 1 = 4 × Vin−2 × Vref (5-20)
It becomes. Also, when + 3/8 × Vref ≧ Vin ≧ + Vref / 8, that is, Dout = 100,
Vout 1 = 4 × Vin−Vref (5-21)
It becomes. In addition, when + Vref / 8>Vin> −Vref / 8, that is, Dout = 011,
Vout 1 = 4 × Vin (5-22)
It becomes. In addition, when −Vref / 8 ≧ Vin ≧ −3 / 8 × Vref, that is, Dout = 010,
Vout 1 = 4 × Vin + Vref (5-23)
It becomes. Further, when −3 / 8 × Vref>Vin> −5 / 8 × Vref, that is, when Dout = 001,
Vout 1 = 4 × Vin + 2 × Vref (5-24)
It becomes. In addition, when Vin ≦ −5 / 8 × Vref, that is, Dout = 000,
Vout 1 = 4 × Vin + 3 × Vref (5-25)
It becomes.
上式で示される通り、式(5−19)〜式(5−25)と、前述した式(2−11)〜式(2−17)とは等しくなる。従って、ステージ12−1におけるサンプル動作および第2のホールド動作によって得られる出力は、図13に示した2.5ビットタイプのステージ140−1の出力と同じである。すなわち、1つのステージで、ホールド動作を複数回行うことで、1.5ビットタイプのA/Dサブコンバータを用いて、2.5ビットのステージと実質同様の出力が得られるようになっている。このようにして、前述のステージ12−1の回路構成により、サブA/Dコンバータ22a,22bのコンパレータ132a,132bに要求されるオフセット精度を上げることなく、ステージ12−1〜12−nで処理することのできるレンジ幅を大きくすることができる。
As shown by the above equation, the equations (5-19) to (5-25) are equal to the aforementioned equations (2-11) to (2-17). Therefore, the output obtained by the sample operation and the second hold operation in the stage 12-1 is the same as the output of the 2.5-bit type stage 140-1 shown in FIG. That is, by performing the hold operation a plurality of times in one stage, an output substantially similar to that of the 2.5-bit stage can be obtained using a 1.5-bit A / D sub-converter. . In this way, the processing of the stages 12-1 to 12-n is performed without increasing the offset accuracy required for the
そして、パイプライン型A/Dコンバータ10においては、この第2ホールド動作によるアナログ信号出力Vout1のみが、次のステージ102−2のアナログ信号入力信号としてサンプルされる。最後に、演算回路101は、ステージ12−1,102−2〜102−nから出力されたディジタル出力信号d1〜dnを1つに合成して、N桁のディジタル出力信号Doutを演算する。
Then, in the pipelined A /
(変形例)
また、本実施形態に係るパイプライン型A/Dコンバータ10は、シングルエンドのアナログ信号をA/D変換するものであるが、全差動のアナログ信号をA/D変換するものであっても良い。
また、前述した通常のステージと異なる特殊の回路構成のステージは、初段のステージ12−1として説明したが、これに限らず、ステージ12−1から最終段のステージの1つ前のステージ12−(n−1)のうちの任意の1つのステージ12−jに適用することが可能である。なお、パイプライン型A/Dコンバータ10の特性上、特に半分より入力側のステージを前述した回路構成のステージにすると良い。
(Modification)
The pipeline type A /
Further, the stage having a special circuit configuration different from the above-described normal stage has been described as the first stage 12-1, but is not limited to this. The present invention can be applied to any one stage 12-j of (n-1). In view of the characteristics of the pipeline type A /
また、本説明では、2つのサブA/Dコンバータ22a,22bは1.5ビットタイプと同様の構成であったが、これ以外にも、例えば、2つの2.5ビットタイプのサブA/Dコンバータを用いてステージを構成したり、2.5ビットタイプのサブA/Dコンバータと1.5ビットタイプのサブA/Dコンバータとを用いてステージを構成したりすることもできる。また、サンプルおよびホールド動作を行う基準となるスイッチング素子制御信号を3つ以上用いて、3つ以上のサブA/Dコンバータを用いてステージを構成しても良い。勿論、サブA/Dコンバータの数が増えても、サブA/Dコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
また、サブA/Dコンバータ22a,22bの出力をメモリ等に記憶できるように構成することにより、サブA/Dコンバータ22aとサブA/Dコンバータ22bとを共用することもできる。
In this description, the two sub A /
Further, the sub A /
(まとめ)
本実施形態に係るパイプライン型A/Dコンバータ10においては、縦列接続されたステージ12−1,102−2〜102−nのうち、少なくとも1つのステージ12−jにおいて、1回のサンプリングに対して、ホールド動作を複数回行う。これにより、サブA/Dコンバータのコンパレータ132a,132bに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
(Summary)
In the pipeline type A /
特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラやオーディオ機器等の電子機器のパイプライン型A/Dコンバータとして利用することができる。 In particular, it can be used as a pipeline A / D converter for electronic devices such as video cameras and audio devices that require conversion from analog signals to digital signals.
10……パイプライン型A/Dコンバータ
12−1.102−2〜102−k……ステージ
102……演算回路
103……制御部
21……S/H回路
22a,22b……サブA/Dコンバータ回路
23……サブD/Aコンバータ回路
124……演算増幅器
10... Pipeline type A / D converters 12-1.102-2 to 102-k...
Claims (5)
前記ステージから出力された前記ディジタル信号を合成して、複数桁のディジタル信号を演算する演算手段と、
前記ステージに入力されたアナログ信号をサンプルおよびホールドするように動作を制御する制御手段と、
を備え、
複数の前記ステージのうち少なくとも1つの特殊ステージは、
自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、
自ステージに入力されたアナログ信号をディジタル信号に変換する第1のA/D変換手段と、
前記第1のA/D変換手段によって変換されたディジタル信号に応じたアナログ信号をディジタル信号に変換する第2のA/D変換手段と、
前記第1のA/D変換手段によって変換されたディジタル信号と、前記第2のA/D変換手段によって変換されたディジタル信号とに応じたアナログ信号を出力するD/A変換手段と、
前記D/A変換手段から出力されたアナログ信号を増幅する信号増幅手段と、
を備え、
前記制御手段は、
前記特殊ステージでは1回のサンプル動作に対して複数回のホールド動作を行い、他の通常ステージでは1回のサンプル動作に対して1回のホールド動作を行うように、各ステージの動作を制御することを特徴とするパイプライン型A/Dコンバータ。 A plurality of stages connected in series to input an analog signal and convert it into a digital signal, and to output an analog signal corresponding to the digital signal;
An arithmetic means for synthesizing the digital signals output from the stage to calculate a multi-digit digital signal;
Control means for controlling the operation so as to sample and hold the analog signal input to the stage;
With
At least one special stage of the plurality of stages is
Sample and hold means for sampling and holding an analog signal input to the stage;
First A / D conversion means for converting an analog signal input to the stage into a digital signal;
Second A / D conversion means for converting an analog signal corresponding to the digital signal converted by the first A / D conversion means into a digital signal;
D / A conversion means for outputting an analog signal corresponding to the digital signal converted by the first A / D conversion means and the digital signal converted by the second A / D conversion means;
Signal amplification means for amplifying the analog signal output from the D / A conversion means;
With
The control means includes
In the special stage, the operation of each stage is controlled so that a plurality of hold operations are performed for one sample operation, and one hold operation is performed for one sample operation in the other normal stages. A pipeline type A / D converter characterized by the above.
前記特殊ステージの最後のホールド動作によって出力されたアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御することを特徴とする請求項1記載のパイプライン型A/Dコンバータ。 The control means includes
2. The pipeline type A / D converter according to claim 1, wherein the operation is controlled so that the analog signal output by the last hold operation of the special stage is sampled as an input signal of the next stage.
自ステージに入力されたアナログ信号の電圧レベルと、基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、
前記第2のA/D変換手段は、
前記第1のA/D変換手段によって変換されたディジタル信号に応じたアナログ信号の電圧レベルと、前記基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、
前記演算手段は、
前記第1のA/D変換手段によって変換されたディジタル信号と、前記第2のA/D変換手段によって変換されたディジタル信号とを合成して、前記特殊ステージのディジタル信号を演算することを特徴とする請求項1または2に記載のパイプライン型A/Dコンバータ。 The first A / D conversion means includes:
Compare the voltage level of the analog signal input to its own stage with the voltage level of the reference voltage, determine the digital signal based on the comparison result,
The second A / D conversion means includes:
A comparison is made between the voltage level of the analog signal corresponding to the digital signal converted by the first A / D conversion means and the voltage level of the reference voltage, and the digital signal is determined by the comparison result,
The computing means is
The digital signal converted by the first A / D conversion means and the digital signal converted by the second A / D conversion means are synthesized to calculate the digital signal of the special stage. The pipeline type A / D converter according to claim 1 or 2.
複数回比較を行うことで得られたディジタル信号に、演算係数を乗じて前記特殊ステージのディジタル信号を演算することを特徴とする請求項3に記載のパイプライン型A/Dコンバータ。 The computing means is
4. The pipeline type A / D converter according to claim 3, wherein the digital signal obtained by performing the comparison a plurality of times is multiplied by a calculation coefficient to calculate the digital signal of the special stage.
自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、
自ステージに入力されたアナログ信号をディジタル信号に変換するA/D変換手段と、
前記A/D変換手段によって変換されたディジタル信号に応じたアナログ信号を出力するD/A変換手段と、
前記D/A変換手段から出力されたアナログ信号を増幅する信号増幅手段と、
を備えることを特徴とする請求項1〜4のいずれか1項に記載のパイプライン型A/Dコンバータ。 The normal stage is:
Sample and hold means for sampling and holding an analog signal input to the stage;
A / D conversion means for converting an analog signal input to the stage into a digital signal;
D / A conversion means for outputting an analog signal corresponding to the digital signal converted by the A / D conversion means;
Signal amplification means for amplifying the analog signal output from the D / A conversion means;
The pipeline type A / D converter according to any one of claims 1 to 4, wherein the pipeline type A / D converter is provided.
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JP2015032436A (en) * | 2013-08-01 | 2015-02-16 | 日本写真印刷株式会社 | Transparent electroconductive sheet and touch panel using transparent electroconductive sheet |
JP2015198432A (en) * | 2014-04-03 | 2015-11-09 | 株式会社日立製作所 | Analog-to-digital converter, diagnostic probe, and medical diagnostic system |
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JP2005072844A (en) * | 2003-08-22 | 2005-03-17 | Sharp Corp | A/d converter |
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- 2010-07-23 JP JP2010165774A patent/JP2012029037A/en active Pending
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