JP2012028492A - Semiconductor device and method of manufacturing semiconductor device - Google Patents

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員拓 増田
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of buffering stress acted between the semiconductor device and a circuit substrate, and a method of manufacturing the semiconductor device.SOLUTION: A semiconductor device 1 comprises a semiconductor substrate 11 having a connection pad 12, a buffer layer 14A provided at a part on the semiconductor substrate 11, an insulation film 14B provided on the semiconductor substrate 11 including the buffer layer 14A and having an opening 14a exposing the connection pad 12, a wiring 15 provided so as to connect to the connection pad 12 and having a land on the insulation film 14B in an area corresponding to the buffer layer 14A, and an external connection electrode 21 provided on the land.

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体装置には、図１６に示すような構造のものがある。半導体基板１１１の接続パッド１１２が設けられるとともに絶縁膜１１３で覆われた面に保護膜（絶縁膜）１１４が設けられ、保護膜１１４には接続パッド１１２の中央部に対応する部分に開口１１４ａが設けられている。保護膜１１４の表面及び開口１１４ａ内には電解めっき用シード層１１６が設けられ、電解めっき用シード層１１６の上部に配線層１１９が設けられることで配線１１５が形成されている。配線１１５は接続パッド１１２に接続される。配線１１５の端部に外部接続用電極１２１が設けられ、配線１１５及び保護膜１１４が封止膜１２２により封止される。柱状電極１２１は封止膜１２２から露出し、外部接続用電極１２１の表面に半田端子１２３が設けられる。半導体装置１０１は半田端子１２３を介して図示しない回路基板に接続される（例えば、特許文献１参照）。外部接続用電極１２１には、半導体基板１１１と回路基板との間に作用する応力を緩衝する効果もある。   Some semiconductor devices have a structure as shown in FIG. The connection pad 112 of the semiconductor substrate 111 is provided, and a protective film (insulating film) 114 is provided on the surface covered with the insulating film 113, and the protective film 114 has an opening 114 a at a portion corresponding to the central portion of the connection pad 112. Is provided. An electroplating seed layer 116 is provided on the surface of the protective film 114 and in the opening 114 a, and a wiring layer 119 is provided on the electroplating seed layer 116 to form a wiring 115. The wiring 115 is connected to the connection pad 112. An external connection electrode 121 is provided at an end portion of the wiring 115, and the wiring 115 and the protective film 114 are sealed with a sealing film 122. The columnar electrode 121 is exposed from the sealing film 122, and a solder terminal 123 is provided on the surface of the external connection electrode 121. The semiconductor device 101 is connected to a circuit board (not shown) via a solder terminal 123 (see, for example, Patent Document 1). The external connection electrode 121 also has an effect of buffering stress acting between the semiconductor substrate 111 and the circuit board.

特開２００８−２１８７３１号公報JP 2008-218731 A

ところで、近年、半導体装置のモバイル電子機器への適用が進む中で、半導体装置の厚さを薄くする低背化が求められている。上記の構造の半導体装置において低背化を進めるには、外部接続用電極の高さを低くする必要がある。しかし、外部接続用電極の高さを低くすると、応力の緩衝効果が低減する。   By the way, in recent years, as the application of semiconductor devices to mobile electronic devices is progressing, there is a demand for a reduction in the thickness of the semiconductor device. In order to reduce the height of the semiconductor device having the above structure, it is necessary to reduce the height of the external connection electrode. However, when the height of the external connection electrode is lowered, the stress buffering effect is reduced.

外部接続用電極を低くすることにより低減する緩衝効果を補うために、半導体基板を被覆する絶縁膜全体を厚くすることも考えられる。しかし、絶縁膜は形成プロセスや物性に依存した残留応力を有しているため、絶縁膜を単に厚くすると、半導体基板の反りが大きくなる。半導体基板の反りが大きくなると、加工処理を行うプロセス装置でのステージなどに対する吸着不良が生じ、プロセス不具合が生じるおそれがある。また、最終的に個片化したチップの反りが大きくなり、自己変形、接続不良などの問題が生じるおそれがある。   In order to compensate for the buffering effect that is reduced by lowering the external connection electrode, it is conceivable to increase the thickness of the entire insulating film covering the semiconductor substrate. However, since the insulating film has a residual stress depending on the formation process and physical properties, if the insulating film is simply thickened, the warp of the semiconductor substrate increases. When the warpage of the semiconductor substrate becomes large, a suction failure with respect to a stage or the like in a process apparatus that performs processing may occur, and a process failure may occur. In addition, warping of the chip that is finally separated becomes large, which may cause problems such as self-deformation and poor connection.

本発明の課題は、回路基板との間に作用する応力を緩衝することができる半導体装置及び半導体装置の製造方法を提供することである。   An object of the present invention is to provide a semiconductor device and a semiconductor device manufacturing method capable of buffering stress acting between the circuit board and the circuit board.

以上の課題を解決するため、本発明の第１の態様によれば、接続パッドを有する半導体基板と、前記半導体基板上の一部に設けられた緩衝層と、前記緩衝層を含む前記半導体基板上に設けられ、前記接続パッドを露出させる開口を有する絶縁膜と、前記接続パッドに接続されて設けられ、前記緩衝層に対応する領域の前記絶縁膜上にランドを有する配線と、前記ランド上に設けられた外部接続用電極と、を備えることを特徴とする半導体装置が提供される。   In order to solve the above problems, according to the first aspect of the present invention, a semiconductor substrate having connection pads, a buffer layer provided in a part on the semiconductor substrate, and the semiconductor substrate including the buffer layer An insulating film provided on the insulating film and having an opening exposing the connection pad; a wiring provided to be connected to the connection pad and having a land on the insulating film in a region corresponding to the buffer layer; And an external connection electrode provided on the semiconductor device.

本発明の他の態様によれば、接続パッドが設けられた半導体ウエハ上の一部に緩衝層を形成し、前記半導体ウエハ及び前記緩衝層を被覆すると共に、前記接続パッドを露出させる開口を有する絶縁膜を形成し、前記絶縁膜上に、前記接続パッドに接続され、前記緩衝層に対応するよう領域にランドを有する配線を形成し、前記ランド上に、外部接続用電極を形成することを特徴とする半導体装置の製造方法が提供される。   According to another aspect of the present invention, a buffer layer is formed on a part of a semiconductor wafer provided with connection pads, the semiconductor wafer and the buffer layer are covered, and the connection pads are exposed. Forming an insulating film, forming a wiring connected to the connection pad on the insulating film and having a land in a region corresponding to the buffer layer, and forming an external connection electrode on the land; A semiconductor device manufacturing method is provided.

前記緩衝層の端部のテーパー角度は、前記緩衝層に対応する領域の前記絶縁膜のテーパー角度より大きいことが好ましい。
前記外部接続用電極は柱状であり、前記外部接続用電極の周囲に封止膜が設けられていることが好ましい。
前記外部接続用電極上に半田ボールが設けられていることが好ましい。 The taper angle of the end portion of the buffer layer is preferably larger than the taper angle of the insulating film in a region corresponding to the buffer layer.
It is preferable that the external connection electrode has a columnar shape and a sealing film is provided around the external connection electrode.
It is preferable that a solder ball is provided on the external connection electrode.

本発明によれば、回路基板との間に作用する応力を緩衝することができる半導体装置及び半導体装置の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can buffer the stress which acts between circuit boards, and the manufacturing method of a semiconductor device can be provided.

本発明の第１実施形態に係る半導体装置１を示す平面図である。1 is a plan view showing a semiconductor device 1 according to a first embodiment of the present invention. 図１のII−II矢視断面図である。It is II-II arrow sectional drawing of FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 半導体装置１の製造方法を説明するための断面図である。10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device 1. FIG. 従来の半導体装置１０１の断面図である。1 is a cross-sectional view of a conventional semiconductor device 101. FIG.

図１は本発明の実施形態に係る半導体装置１を示す平面図であり、図２は図１のII−II矢視断面図である。この半導体装置１は、シリコン等からなる半導体基板（半導体ウエハ）１１と、金属等の導電性材料からなる複数の接続パッド１２と、酸化シリコンまたは窒化シリコン等の絶縁性材料からなる絶縁膜１３と、緩衝層１４Ａと、保護膜１４Ｂと、配線１５と、外部接続用電極２１と、封止樹脂２２と、半田端子２３と、等を備える。   FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along arrow II-II in FIG. The semiconductor device 1 includes a semiconductor substrate (semiconductor wafer) 11 made of silicon or the like, a plurality of connection pads 12 made of a conductive material such as metal, and an insulating film 13 made of an insulating material such as silicon oxide or silicon nitride. The buffer layer 14A, the protective film 14B, the wiring 15, the external connection electrode 21, the sealing resin 22, the solder terminal 23, and the like are provided.

半導体基板１１の表面には、電子回路や接続パッド１２、及びこれらを接続する配線等が形成されている。
接続パッド１２は半導体基板１１上の配線と接続されている。絶縁膜１３は半導体基板１１の表面に形成され、電子回路や配線等を被覆する。
また、絶縁膜１３には、接続パッド１２を露出させる開口１３ａが設けられている。図１、図２に示すように、開口１３ａは接続パッド１２よりも小さい。 On the surface of the semiconductor substrate 11, electronic circuits, connection pads 12, wirings for connecting these, and the like are formed.
The connection pad 12 is connected to the wiring on the semiconductor substrate 11. The insulating film 13 is formed on the surface of the semiconductor substrate 11 and covers electronic circuits and wirings.
The insulating film 13 is provided with an opening 13a for exposing the connection pad 12. As shown in FIGS. 1 and 2, the opening 13 a is smaller than the connection pad 12.

絶縁膜１３の上面の一部には、緩衝層１４Ａが形成されている。緩衝層１４Ａには、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。   A buffer layer 14 </ b> A is formed on a part of the upper surface of the insulating film 13. The buffer layer 14A may be made of a high-functional plastic material such as polyimide or polybenzoxazole (PBO), a plastic material such as epoxy, phenol, or silicon, or a composite material thereof.

緩衝層１４Ａの上部には、保護膜１４Ｂ、配線１５を介して外部接続用電極２１が配置される。緩衝層１４Ａは、外部接続用電極２１に作用する機械的応力を緩衝するものである。緩衝層１４Ａの平面形状は、外部接続用電極２１の平面形状に合わせて円形状とすることが好ましい。緩衝層１４Ａの径は外部接続用電極２１の径よりも１０〜４０μｍ程度大きくすることが好ましい。緩衝層１４Ａの厚さは、外部接続用電極２１に作用する機械的応力を緩衝するのに充分な厚さであることが好ましく、材料に応じて異なるが、５〜２０μｍであることが好ましい。   An external connection electrode 21 is disposed on the buffer layer 14A via the protective film 14B and the wiring 15. The buffer layer 14 </ b> A is for buffering mechanical stress acting on the external connection electrode 21. The planar shape of the buffer layer 14 </ b> A is preferably circular according to the planar shape of the external connection electrode 21. The diameter of the buffer layer 14 </ b> A is preferably about 10 to 40 μm larger than the diameter of the external connection electrode 21. The thickness of the buffer layer 14A is preferably a thickness sufficient to buffer the mechanical stress acting on the external connection electrode 21, and varies depending on the material, but is preferably 5 to 20 μm.

絶縁膜１３の上面の他の部分及び緩衝層１４Ａの上面には、保護膜１４Ｂが形成されている。保護膜１４Ｂには、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。保護膜１４Ｂにより緩衝層１４Ａを被服することで、緩衝層１４Ａによる段差を丸くし、封止樹脂２２との界面を滑らかにすることができる。なお、封止樹脂２２との界面を滑らかにするために、保護膜１４Ｂの厚さは、４〜５μｍ程度とすることが好ましい。
なお、緩衝層１４Ａと保護膜１４Ｂとで同じ材料を用いてもよいし、異なる材料を用いてもよい。 A protective film 14B is formed on the other part of the upper surface of the insulating film 13 and the upper surface of the buffer layer 14A. For the protective film 14B, a high-functional plastic material such as polyimide or polybenzoxazole (PBO), a plastic material such as epoxy, phenol, or silicon, or a composite material thereof can be used. By covering the buffer layer 14A with the protective film 14B, the level difference due to the buffer layer 14A can be rounded and the interface with the sealing resin 22 can be made smooth. In order to make the interface with the sealing resin 22 smooth, the thickness of the protective film 14B is preferably about 4 to 5 μm.
Note that the same material may be used for the buffer layer 14A and the protective film 14B, or different materials may be used.

保護膜１４Ｂには、接続パッド１２を露出させる開口１４ａが設けられている。開口１４ａは保護膜１４Ｂが感光性樹脂であれば、半導体基板１１上に塗布−露光−現像−硬化させることで一括形成することができる。また、開口１４ａは、例えばレーザにより形成することができる。図１、図２に示すように、保護膜１４Ｂの開口１４ａは、絶縁膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と保護膜１４Ｂとが密着している。   The protective film 14 </ b> B is provided with an opening 14 a that exposes the connection pad 12. If the protective film 14B is a photosensitive resin, the openings 14a can be collectively formed on the semiconductor substrate 11 by coating, exposing, developing, and curing. The opening 14a can be formed by a laser, for example. As shown in FIGS. 1 and 2, the opening 14a of the protective film 14B is smaller than the opening 13a of the insulating film 13, and the connection pad 12 and the protective film 14B are in close contact with each other at the outer periphery of the opening 14a.

保護膜１４Ｂの上面の一部、及び、開口１４ａから露出した接続パッド１２の上部には、配線１５が形成されている。配線１５は、下層であって、上層を電解メッキするための核となる電解めっき用シード層１６と、上層である銅等の導電性材料を有する配線層１９を含む。電解めっき用シード層１６は、例えば、保護膜１４Ｂとの密着性を高める密着層としてＴｉ、Ｔａ、ＴｉＷなどを厚さ１００ｎｍ程度、拡散防止層としてＴｉＮ、ＴａＮなどを厚さ２００ｎｍ程度、導電層としてＣｕ等を厚さ６００ｎｍ程度、スパッタリング法等により積層することが好ましい。電解めっき用シード層１６の一部は、開口１３ａ、１４ａを介して接続パッド１２に接続されている。配線１５は、半導体基板１１に設けられた電子回路の配線を、外部接続用電極２１に導通するための配線である。   A wiring 15 is formed on a part of the upper surface of the protective film 14B and on the connection pad 12 exposed from the opening 14a. The wiring 15 is a lower layer, and includes an electroplating seed layer 16 serving as a nucleus for electrolytic plating of the upper layer, and an upper wiring layer 19 having a conductive material such as copper. The electroplating seed layer 16 is made of, for example, Ti, Ta, TiW, etc. with a thickness of about 100 nm as an adhesion layer for improving the adhesion with the protective film 14B, and TiN, TaN, etc. with a thickness of about 200 nm as a diffusion prevention layer. It is preferable to stack Cu or the like with a thickness of about 600 nm by a sputtering method or the like. A part of the seed layer 16 for electrolytic plating is connected to the connection pad 12 through the openings 13a and 14a. The wiring 15 is a wiring for electrically connecting the wiring of the electronic circuit provided on the semiconductor substrate 11 to the external connection electrode 21.

電解めっき用シード層１６の上面には銅等の導電性材料からなる配線層１９が形成されている。配線層１９は電解めっき用シード層１６より厚く、例えば１μｍ〜５μｍの厚さが好ましい。   A wiring layer 19 made of a conductive material such as copper is formed on the upper surface of the electroplating seed layer 16. The wiring layer 19 is thicker than the electroplating seed layer 16 and preferably has a thickness of, for example, 1 μm to 5 μm.

電解めっき用シード層１６及び配線層１９の積層体である配線１５は、対応する１つ又は複数の接続パッド１２と１つ又は複数の外部接続用電極２１とを接続している。また、配線１５は、それぞれ隣接する他の配線１５と電気的に絶縁されるように配列されている。   The wiring 15, which is a laminate of the electroplating seed layer 16 and the wiring layer 19, connects the corresponding one or more connection pads 12 and one or more external connection electrodes 21. The wirings 15 are arranged so as to be electrically insulated from other adjacent wirings 15.

配線１５における接続パッド１２とは反対側の端部は、緩衝層１４Ａの上部においてランドを形成している。ランド上面には、銅等の導電性材料からなる柱状の外部接続用電極２１が形成されている。外部接続用電極２１の直径は５０〜５００μｍである。外部接続用電極２１の高さは１０〜７０μｍ程度であり、配線１５の厚さと合わせて１５〜７５μｍ程度である。外部接続用電極２１の側面は封止樹脂２２により保護されている。外部接続用電極２１の上部には、半田端子２３が設けられている。   An end of the wiring 15 opposite to the connection pad 12 forms a land in the upper part of the buffer layer 14A. A columnar external connection electrode 21 made of a conductive material such as copper is formed on the top surface of the land. The diameter of the external connection electrode 21 is 50 to 500 μm. The height of the external connection electrode 21 is about 10 to 70 μm, and the total thickness of the wiring 15 is about 15 to 75 μm. The side surface of the external connection electrode 21 is protected by a sealing resin 22. A solder terminal 23 is provided on the external connection electrode 21.

配線１５及び保護膜１４Ｂの上部には、外部接続用電極２１が設けられた部分を除き、封止樹脂２２が充填されている。封止樹脂２２は、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂と、シリカ等のフィラーとのコンポジット（複合材料）からなる。ただし、フィラーを含有していない熱硬化性樹脂でもよい。   The upper part of the wiring 15 and the protective film 14B is filled with a sealing resin 22 except for the portion where the external connection electrode 21 is provided. The sealing resin 22 is made of, for example, a composite (composite material) of a thermosetting resin such as a thermosetting polyimide, an epoxy resin, or a phenol resin and a filler such as silica. However, a thermosetting resin containing no filler may be used.

次に、半導体装置１の製造方法について図３〜図１５を用いて説明する。ここで、図３〜図１５は製造途中におけるダイシング前の半導体基板１１を示す断面図である。   Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 3 to 15 are cross-sectional views showing the semiconductor substrate 11 before dicing during manufacture.

まず、図３に示すように、ダイシング前の半導体基板（半導体ウエハ）１１上に接続パッド１２及び絶縁膜１３を備え、緩衝層１４Ａの材料となる感光性樹脂を塗布し、露光・現像することにより緩衝層１４Ａを形成する。次に、図４（ａ）に示すように、緩衝層１４Ｂの材料となる感光性樹脂を塗布し、露光・現像することにより保護膜１４Ｂを形成する。   First, as shown in FIG. 3, a connection pad 12 and an insulating film 13 are provided on a semiconductor substrate (semiconductor wafer) 11 before dicing, a photosensitive resin as a material of the buffer layer 14A is applied, exposed and developed. Thus, the buffer layer 14A is formed. Next, as shown in FIG. 4A, a protective resin 14B is formed by applying a photosensitive resin as a material of the buffer layer 14B, and exposing and developing.

図4（ｂ）は図４（ａ）のＢ部の拡大図である。図４（ｂ）に示すように、例えば、緩衝層１４Ａ端部のテーパー角度θ１は、７０度以上９０度以下であり、緩衝層１４Ａに対応する領域の保護膜１４Ｂのテーパー角度θ２は、４５度以上７０度以下である。従って、緩衝層１４Ａ端部のテーパー角度θ１は、緩衝層１４Ａに対応する領域の保護膜１４Ｂのテーパー角度θ２より大きい。   FIG. 4B is an enlarged view of a portion B in FIG. As shown in FIG. 4B, for example, the taper angle θ1 at the end of the buffer layer 14A is not less than 70 degrees and not more than 90 degrees, and the taper angle θ2 of the protective film 14B in the region corresponding to the buffer layer 14A is 45. It is not less than 70 degrees and not more than 70 degrees. Therefore, the taper angle θ1 at the end of the buffer layer 14A is larger than the taper angle θ2 of the protective film 14B in the region corresponding to the buffer layer 14A.

次に、図５に示すように、スパッタ等の気相堆積法により保護膜１４Ｂの全面及び接続パッド１２を覆う電解めっき用シード層１６を形成する。
次に、図６に示すように、電解めっき用シード層１６上の配線層１９を形成する領域を除き、配線レジスト１７を形成する。 Next, as shown in FIG. 5, an electroplating seed layer 16 that covers the entire surface of the protective film 14B and the connection pads 12 is formed by a vapor deposition method such as sputtering.
Next, as shown in FIG. 6, a wiring resist 17 is formed except for a region where the wiring layer 19 is formed on the seed layer 16 for electrolytic plating.

次に、図７に示すように、配線レジスト１７が形成されていない部分に、電解めっき用シード層１６を陰極とする電解めっきにより配線層１９を堆積する。
その後、図８に示すように、配線レジスト１７を除去する。 Next, as shown in FIG. 7, a wiring layer 19 is deposited on the portion where the wiring resist 17 is not formed by electrolytic plating using the electrolytic plating seed layer 16 as a cathode.
Thereafter, as shown in FIG. 8, the wiring resist 17 is removed.

次に、図９に示すように、電解めっき用シード層１６及び配線層１９の上面にドライフィルムを貼り付け、パターニングすることで外部接続用電極２１用のレジスト２０を形成する。なお、レジスト２０には、複数の外部接続用電極２１を形成する部分に複数の開口２０ａが設けられている。   Next, as shown in FIG. 9, a resist 20 for the external connection electrode 21 is formed by attaching a dry film to the upper surfaces of the electroplating seed layer 16 and the wiring layer 19 and patterning. The resist 20 is provided with a plurality of openings 20a in portions where the plurality of external connection electrodes 21 are formed.

ここで、緩衝層１４Ａが保護膜１４Ｂにより被覆されているため、緩衝層１４Ａによる急峻な段差が保護膜１４Ｂにより緩和され、電解めっき用シード層１６の表面が平滑に形成されている。このため、電解めっき用シード層１６の表面にドライフィルムを貼り付ける際に、電解めっき用シード層１６とドライフィルムとの間に空気が入りにくく、ドライフィルムが付着しやすいという利点がある。   Here, since the buffer layer 14A is covered with the protective film 14B, a steep step due to the buffer layer 14A is relaxed by the protective film 14B, and the surface of the electroplating seed layer 16 is formed smoothly. For this reason, when a dry film is affixed on the surface of the electroplating seed layer 16, there is an advantage that air hardly enters between the electroplating seed layer 16 and the dry film, and the dry film easily adheres.

次に、図１０に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０の開口２０ａ内に外部接続用電極２１を堆積する。
次に、図１１に示すように、レジスト２０を除去する。 Next, as shown in FIG. 10, an external connection electrode 21 is deposited in the opening 20a of the resist 20 by electroplating using the electroplating seed layer 16 as a cathode.
Next, as shown in FIG. 11, the resist 20 is removed.

次に、図１２に示すように、ソフトエッチングにより配線層１９、外部接続用電極２１が形成されていない領域の電解めっき用シード層１６を除去して、配線層１９とその下部の電解めっき用シード層１６との積層体である配線１５を形成する。
なお、この時、配線層１９、外部接続用電極２１の表面も電解めっき用シード層１６の厚さと同程度にエッチングされるが、配線層１９、外部接続用電極２１は電解めっき用シード層１６と比較して充分に厚いため、影響はない。 Next, as shown in FIG. 12, the wiring layer 19 and the electroplating seed layer 16 in the region where the external connection electrode 21 is not formed are removed by soft etching, and the wiring layer 19 and the electrolytic plating seed layer therebelow are removed. A wiring 15 that is a laminate with the seed layer 16 is formed.
At this time, the surfaces of the wiring layer 19 and the external connection electrode 21 are also etched to the same extent as the thickness of the electroplating seed layer 16, but the wiring layer 19 and the external connection electrode 21 are etched. There is no effect because it is thick enough.

次に、外観検査により配線１５の断線や保護膜１４Ｂ上や外部接続用電極２１の異物の有無や配線の欠陥を確認する。次に、保護膜１４Ｂの表面を酸素プラズマにより処理することで、表面の不純な層を除去して、清浄な面を露出させ、表面の絶縁性を確保する。   Next, the appearance inspection confirms the disconnection of the wiring 15, the presence of foreign matter on the protective film 14 </ b> B and the external connection electrode 21, and wiring defects. Next, by treating the surface of the protective film 14B with oxygen plasma, an impure layer on the surface is removed, a clean surface is exposed, and surface insulation is ensured.

次に、図１３に示すように、半導体基板（半導体ウエハ）１１上に、外部接続用電極２１の上部まで覆う封止樹脂２２を印刷法により充填する。   Next, as shown in FIG. 13, a sealing resin 22 that covers the top of the external connection electrode 21 is filled on the semiconductor substrate (semiconductor wafer) 11 by a printing method.

次に、図１４に示すように、グラインダーで封止樹脂２２を上面から研削しながら、同時に外部接続用電極２１の上部を研削することで、外部接続用電極２１及び封止樹脂２２の上面を略面一に形成する。これにより外部接続用電極２１が電解めっき時に不均一な高さに形成されていても、ほぼ同一の高さにすることができる。
次に、半導体基板（半導体ウエハ）１１の裏面を研削し、薄くする。
次に、外部接続用電極２１の上面をライトエッチングすることにより表面処理を行い、半田端子２３を設ける。その後、ダイシングすることにより、図１、図２に示す半導体装置１が完成する。 Next, as shown in FIG. 14, the upper surface of the external connection electrode 21 and the sealing resin 22 are ground by simultaneously grinding the upper portion of the external connection electrode 21 while grinding the sealing resin 22 from the upper surface with a grinder. Form substantially flush. Thereby, even if the external connection electrode 21 is formed at a non-uniform height at the time of electrolytic plating, it can be made substantially the same height.
Next, the back surface of the semiconductor substrate (semiconductor wafer) 11 is ground and thinned.
Next, a surface treatment is performed by light etching the upper surface of the external connection electrode 21 to provide a solder terminal 23. Thereafter, the semiconductor device 1 shown in FIGS. 1 and 2 is completed by dicing.

本実施形態に係る半導体装置１によれば、外部接続用電極２１の下部に緩衝層１４Ａを設けているので、半田端子２３及び外部接続用電極２１に作用する応力を緩衝層１４Ａにより緩衝することができる。また、保護膜１４Ｂ全体を厚くする場合と比較して、保護膜１４Ｂの残留応力による半導体基板１１の反りを抑制することができる。   According to the semiconductor device 1 according to the present embodiment, since the buffer layer 14A is provided below the external connection electrode 21, the stress acting on the solder terminal 23 and the external connection electrode 21 is buffered by the buffer layer 14A. Can do. In addition, the warpage of the semiconductor substrate 11 due to the residual stress of the protective film 14B can be suppressed as compared with the case where the entire protective film 14B is thickened.

また、配線１５の端部が緩衝層１４Ａの上部に配置されているため、緩衝層１４Ａの上部にない他の配線１５との間隔を緩衝層１４Ａの厚さ方向に開けることができる。このため、隣接する他の配線１５との半導体基板１１の平面方向の間隔を短くしても絶縁性を確保できる。   In addition, since the end portion of the wiring 15 is disposed on the upper side of the buffer layer 14A, a distance from the other wiring 15 that is not on the upper side of the buffer layer 14A can be opened in the thickness direction of the buffer layer 14A. For this reason, insulation can be ensured even if the distance in the planar direction of the semiconductor substrate 11 from another adjacent wiring 15 is shortened.

なお、保護膜１４Ｂの上部に緩衝層１４Ａを形成することも考えられる。しかし、緩衝層１４Ａを保護膜１４Ｂの後に形成する場合、既に開口１４ａ内には緩衝層１４Ｂの膜厚に相当する段差が形成されている。その上層に緩衝層１４Ａが積層形成され、緩衝層１４Ａの形成膜厚分が上積みされた高さ位置まで緩衝層１４Ａの材料となる感光性樹脂が接続パッド１２を露出させる開口１４ａ内にも塗布される。現像時に塗布膜の膜減りを抑えつつ前記高段差の開口１４ａ内の感光性樹脂を良好に取り除くのは難しい。
一方、緩衝層１４Ａを形成した後に保護膜１４Ｂを形成する場合、接続パッド１２の近傍には何もない状態で保護膜１４Ｂの材料となる感光性樹脂を塗布するため、このような困難性がないという利点がある。 It is also conceivable to form the buffer layer 14A on the protective film 14B. However, when the buffer layer 14A is formed after the protective film 14B, a step corresponding to the thickness of the buffer layer 14B has already been formed in the opening 14a. A buffer layer 14A is laminated on the upper layer, and a photosensitive resin as a material of the buffer layer 14A is applied to the opening 14a exposing the connection pad 12 up to a height position where the formed film thickness of the buffer layer 14A is stacked. Is done. It is difficult to satisfactorily remove the photosensitive resin in the high step opening 14a while suppressing the reduction of the coating film during development.
On the other hand, when the protective film 14B is formed after the buffer layer 14A is formed, such a difficulty arises because the photosensitive resin that is the material of the protective film 14B is applied in a state where there is nothing in the vicinity of the connection pad 12. There is no advantage.

また、緩衝層１４Ａの上部に保護膜１４Ｂを形成することで、緩衝層１４Ａによる急峻な段差が緩和される。即ち、緩衝層１４Ａの上面周縁部の丸みを帯びた角部は、緩衝層１４Ａを被覆する保護膜１４Ｂにより更になだらかになる。このように、緩衝層１４Ａによる段差を保護膜１４Ｂにより丸くすることで、封止樹脂２２との界面を滑らかにすることができる。更に、緩衝層１４Ａの急峻な段差部上に配線１５を形成する場合と比べて、保護膜１４Ｂ上に配線１５を形成することで、配線１５を厚く形成できる。このため、保護膜１４Ｂの上部に形成される配線１５の断線が生じにくくなると共に配線１５の抵抗が大きくならなくて済むという利点もある。   Further, by forming the protective film 14B on the buffer layer 14A, a steep step due to the buffer layer 14A is alleviated. That is, the rounded corners on the upper peripheral edge of the buffer layer 14A are further smoothed by the protective film 14B covering the buffer layer 14A. Thus, the interface with the sealing resin 22 can be smoothed by rounding the level difference due to the buffer layer 14A with the protective film 14B. Furthermore, the wiring 15 can be formed thicker by forming the wiring 15 on the protective film 14B than when the wiring 15 is formed on the steep step portion of the buffer layer 14A. For this reason, there is an advantage that disconnection of the wiring 15 formed on the upper portion of the protective film 14B hardly occurs and the resistance of the wiring 15 does not need to be increased.

１、１０１ 半導体装置
１１、１１１ 半導体基板（半導体ウエハ）
１２、１１２ 接続パッド
１３、１１３ 絶縁膜
１３ａ、１４ａ、２０ａ 開口
１４Ａ 緩衝層
１４Ｂ、１１４ 保護膜（絶縁膜）
１５、１１５ 配線
１６、１１６ 電解めっき用シード層
１７ 配線レジスト
１９、１１９ 配線層
２０ レジスト
２１、１２１ 外部接続用電極
２２、１２２ 封止樹脂
２３、１２３ 半田端子 1, 101 Semiconductor device 11, 111 Semiconductor substrate (semiconductor wafer)
12, 112 Connection pad 13, 113 Insulating film 13a, 14a, 20a Opening 14A Buffer layer 14B, 114 Protective film (insulating film)
15, 115 Wiring 16, 116 Electroplating seed layer 17 Wiring resist 19, 119 Wiring layer 20 Resist 21, 121 External connection electrodes 22, 122 Sealing resin 23, 123 Solder terminal

Claims (8)

接続パッドを有する半導体基板と、
前記半導体基板上の一部に設けられた緩衝層と、
前記緩衝層を含む前記半導体基板上に設けられ、前記接続パッドを露出させる開口を有する絶縁膜と、
前記接続パッドに接続されて設けられ、前記緩衝層に対応する領域の前記絶縁膜上にランドを有する配線と、
前記ランド上に設けられた外部接続用電極と、
を備えることを特徴とする半導体装置。 A semiconductor substrate having connection pads;
A buffer layer provided in a part on the semiconductor substrate;
An insulating film provided on the semiconductor substrate including the buffer layer and having an opening exposing the connection pad;
Wiring connected to the connection pad and having a land on the insulating film in a region corresponding to the buffer layer;
An external connection electrode provided on the land;
A semiconductor device comprising: 前記緩衝層の端部のテーパー角度は、前記緩衝層に対応する領域の前記絶縁膜のテーパー角度より大きいことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a taper angle of an end portion of the buffer layer is larger than a taper angle of the insulating film in a region corresponding to the buffer layer. 前記外部接続用電極は柱状であり、前記外部接続用電極の周囲に封止膜が設けられていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the external connection electrode has a columnar shape, and a sealing film is provided around the external connection electrode. 前記外部接続用電極上に半田ボールが設けられていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a solder ball is provided on the external connection electrode. 接続パッドが設けられた半導体ウエハ上の一部に緩衝層を形成し、
前記半導体ウエハ及び前記緩衝層を被覆すると共に、前記接続パッドを露出させる開口を有する絶縁膜を形成し、
前記絶縁膜上に、前記接続パッドに接続され、前記緩衝層に対応するよう領域にランドを有する配線を形成し、
前記ランド上に、外部接続用電極を形成することを特徴とする半導体装置の製造方法。 A buffer layer is formed on a part of the semiconductor wafer provided with connection pads,
Covering the semiconductor wafer and the buffer layer, and forming an insulating film having an opening exposing the connection pad,
On the insulating film, a wiring connected to the connection pad and having a land in a region corresponding to the buffer layer is formed.
A method of manufacturing a semiconductor device, comprising forming an external connection electrode on the land. 前記緩衝層端部のテーパー角度は、前記緩衝層に対応する領域の前記絶縁膜のテーパー角度より大きいことを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein a taper angle of the end portion of the buffer layer is larger than a taper angle of the insulating film in a region corresponding to the buffer layer. 前記外部接続用電極は柱状であり、前記外部接続用電極の周囲に封止膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the external connection electrode has a columnar shape, and a sealing film is formed around the external connection electrode. 前記外部接続用電極上に半田ボールを形成することを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein a solder ball is formed on the external connection electrode.
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