JP2012028380A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、入出力端子に接続された回路と、その回路をサージから保護するために入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置に関するものである。 The present invention relates to a semiconductor device, and in particular, a semiconductor having a circuit connected to an input / output terminal and a protection element electrically connected between the input / output terminal and a GND line in order to protect the circuit from surge. It relates to the device.
近年、半導体装置において、素子の微細化および高密度化に応じて高集積化が進んでいる。高集積化に伴い、半導体装置の静電気放電（以下、「サージ」と称する。）に対する耐性は低下している。たとえば外部接続用端子から侵入するサージによって入力回路、出力回路および内部回路などの素子が破壊されたり、素子の性能が低下したりするおそれが大きくなっている。 2. Description of the Related Art In recent years, semiconductor devices have been highly integrated in accordance with miniaturization and high density of elements. With higher integration, semiconductor devices are less resistant to electrostatic discharge (hereinafter referred to as “surge”). For example, a surge entering from an external connection terminal is likely to destroy elements such as an input circuit, an output circuit, and an internal circuit, or to deteriorate the performance of the element.
このため、半導体装置には、入力回路、出力回路、入出力回路または内部回路をサージから保護するため、入出力端子とＧＮＤ線との間に電気的に接続された静電気放電（Electro-Static Discharge：ＥＳＤ）保護素子が設けられている。このようなＥＳＤ保護素子としてｎＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート、ソースおよび基板の各々の電位をＧＮＤに接地したＧＧ（Gate Grounded）ｎＭＯＳトランジスタを用いることが、たとえば特開２００７−９６２１１号公報（特許文献１）に開示されている。 For this reason, in order to protect an input circuit, an output circuit, an input / output circuit or an internal circuit from a surge, the semiconductor device includes an electrostatic discharge (Electro-Static Discharge) electrically connected between the input / output terminal and the GND line. : ESD) protection elements are provided. As such an ESD protection element, a GG (Gate Grounded) nMOS transistor in which the potentials of the gate, source and substrate of an nMOS (Metal Oxide Semiconductor) transistor are grounded to GND is used, for example, in Japanese Patent Application Laid-Open No. 2007-96211 ( Patent Document 1) discloses this.
しかしながら、ＧＧｎＭＯＳトランジスタにおいて、トリガー電圧を低くするためには不純物領域を追加する必要があり、その構造上、製造工程が煩雑になるという問題がある。なおトリガー電圧とは、ＭＯＳトランジスタとしての動作モードからバイポーラトランジスタとしての動作モードに切り替わるときのドレイン印加電圧のことである。 However, in the GGnMOS transistor, it is necessary to add an impurity region in order to lower the trigger voltage, and there is a problem that the manufacturing process becomes complicated due to its structure. The trigger voltage is a voltage applied to the drain when switching from the operation mode as a MOS transistor to the operation mode as a bipolar transistor.
本発明は、上記の課題に鑑みてなされたものであり、その目的は、トリガー電圧を低く設定できるとともに、簡易な製造プロセスで製造可能な構成を有する半導体装置を提供することである。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having a configuration in which the trigger voltage can be set low and can be manufactured by a simple manufacturing process.
本発明の一実施例による半導体装置は、入出力端子に接続された回路と、その回路をサージから保護するために入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置であって、半導体基板と、第１導電型のウエル領域と、保護素子の第２導電型のドレイン領域と、保護素子の第２導電型のソース領域と、第２導電型の第１領域と、第１導電型のガードリング領域とを備えている。半導体基板は主表面を有している。ウエル領域は半導体基板に形成されている。ドレイン領域は、半導体基板の主表面に形成され、かつ入出力端子に電気的に接続されている。ソース領域は、ドレイン領域と間隔をあけて半導体基板の主表面に形成され、かつＧＮＤ線に電気的に接続されている。第１領域は、ドレイン領域の下端外側部に接してドレイン領域の下端中央部を取り囲むように形成され、かつソース領域との間でウエル領域を挟み、かつドレイン領域よりも低い第２導電型の不純物濃度を有している。ガードリング領域は、第１領域との間にウエル領域が位置するように半導体基板の主表面に形成され、かつウエル領域よりも高い第１導電型の不純物濃度を有している。第１領域に取り囲まれたドレイン領域の下端中央部の全体がウエル領域と接しており、かつガードリング領域の下端の少なくとも一部がウエル領域と接している。サージがドレイン領域に入力された際に、第１領域から延びた空乏層がガードリング領域に到達して生じる降伏の電位が、ドレイン領域とウエル領域との接合部の降伏電位および第１領域とウエル領域との接合部の降伏電位よりも低くなるように本発明の半導体装置は構成されている。 A semiconductor device according to an embodiment of the present invention includes a circuit connected to an input / output terminal and a protective element electrically connected between the input / output terminal and the GND line in order to protect the circuit from surge. A semiconductor device, a semiconductor substrate, a first conductivity type well region, a protection element second conductivity type drain region, a protection element second conductivity type source region, and a second conductivity type first region. A region and a first conductivity type guard ring region. The semiconductor substrate has a main surface. The well region is formed in the semiconductor substrate. The drain region is formed on the main surface of the semiconductor substrate and is electrically connected to the input / output terminal. The source region is formed on the main surface of the semiconductor substrate at a distance from the drain region, and is electrically connected to the GND line. The first region is formed so as to be in contact with the outer side of the lower end of the drain region and surround the central portion of the lower end of the drain region. Has impurity concentration. The guard ring region is formed on the main surface of the semiconductor substrate such that the well region is positioned between the guard ring region and has a higher impurity concentration of the first conductivity type than the well region. The entire lower end central portion of the drain region surrounded by the first region is in contact with the well region, and at least a part of the lower end of the guard ring region is in contact with the well region. When a surge is input to the drain region, the breakdown potential generated when the depletion layer extending from the first region reaches the guard ring region is the breakdown potential at the junction between the drain region and the well region and the first region. The semiconductor device of the present invention is configured so as to be lower than the breakdown potential at the junction with the well region.
本発明の一実施例による半導体装置によれば、サージがドレイン領域に入力された際に第１領域から延びた空乏層がガードリング領域に到達して生じる降伏によってトリガー電圧が低く設定される。このため、ドレイン領域の下端中央部に降伏を容易にするための追加の領域を設ける必要がなく、簡易な製造プロセスで半導体装置を製造することができる。 According to the semiconductor device according to the embodiment of the present invention, the trigger voltage is set low by the breakdown that occurs when the depletion layer extending from the first region reaches the guard ring region when a surge is input to the drain region. For this reason, it is not necessary to provide an additional region for facilitating breakdown at the center of the lower end of the drain region, and the semiconductor device can be manufactured by a simple manufacturing process.
以下、本発明の実施の形態について図に基づいて説明する。
まずＧＧｎＭＯＳトランジスタをＥＳＤ保護素子として用いた入力保護回路について図１を用いて説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, an input protection circuit using a GGnMOS transistor as an ESD protection element will be described with reference to FIG.
図１を参照して、ＥＳＤ保護素子ＰＴとしてのＧＧｎＭＯＳトランジスタが入出力端子ＩＯＴとＧＮＤ線ＧＤとの間に電気的に接続されている。ＧＧｎＭＯＳトランジスタＰＴのドレインは入出力端子ＩＯＴに電気的に接続されており、ソース、ゲートおよび基板の各々はＧＮＤ線に電気的に接続されている。また入出力端子ＩＯＴはたとえば抵抗Ｒ１を介在して他の回路（たとえばインバータを含む回路など）に電気的に接続されている。 Referring to FIG. 1, a GGnMOS transistor as an ESD protection element PT is electrically connected between an input / output terminal IOT and a GND line GD. The drain of the GGnMOS transistor PT is electrically connected to the input / output terminal IOT, and each of the source, gate and substrate is electrically connected to the GND line. Input / output terminal IOT is electrically connected to another circuit (for example, a circuit including an inverter) via a resistor R1, for example.
なお入出力端子ＩＯＴは、入力端子として用いられるもの、出力端子として用いられるもの、および入力端子および出力端子の双方として用いられるものを含む。またＧＮＤ線ＧＤは、接地電位が印加されるよう設計された配線のことであり、ＧＮＤ端子に電気的に接続されている。ＧＮＤ線ＧＤにはＧＮＤ配線抵抗Ｒ２が設けられていてもよい。 The input / output terminals IOT include those used as input terminals, those used as output terminals, and those used as both input terminals and output terminals. The GND line GD is a wiring designed so that a ground potential is applied, and is electrically connected to the GND terminal. A GND wiring resistance R2 may be provided on the GND line GD.
またＥＳＤ保護素子により保護される他の回路は、入力回路、出力回路、入出力回路および内部回路のいずれであってもよい。 The other circuit protected by the ESD protection element may be any of an input circuit, an output circuit, an input / output circuit, and an internal circuit.
次に、本実施の形態のＧＧｎＭＯＳトランジスタの構成について図２〜図８を用いて説明する。 Next, the configuration of the GGnMOS transistor according to the present embodiment will be described with reference to FIGS.
図２〜図４を参照して、本実施の形態のＧＧｎＭＯＳトランジスタは、たとえば単結晶シリコンよりなる半導体基板ＳＵＢの主表面に形成されている。半導体基板ＳＵＢは、たとえばｐ型（第１導電型）のｐ-領域ＳＵＲと、そのｐ-領域ＳＵＲの主表面側に形成されたｐ型ウエル領域ＨＰＷとを有している。 2 to 4, GGnMOS transistor of the present embodiment is formed on the main surface of semiconductor substrate SUB made of, for example, single crystal silicon. The semiconductor substrate SUB includes, for example, a p-type (first conductivity type) p − region SUR and a p-type well region HPW formed on the main surface side of the p − region SUR.
ＧＧｎＭＯＳトランジスタは、ｎ型（第２導電型）のｎ+ドレイン領域ＤＲと、ｎ+ソース領域ＳＲと、ゲート酸化膜ＧＩと、ゲート電極ＧＥとを主に有している。ｎ+ドレイン領域ＤＲは、半導体基板ＳＵＢの主表面に形成されている。ｎ+ソース領域ＳＲは、このｎ+ドレイン領域ＤＲと間隔をあけて半導体基板ＳＵＢの主表面に形成されている。ゲート電極ＧＥは、ｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとに挟まれる半導体基板ＳＵＢの主表面の上方に形成されている。ゲート酸化膜ＧＩは、ゲート電極ＧＥと半導体基板ＳＵＢとの間に位置することでゲート電極ＧＥと半導体基板ＳＵＢとを互いに電気的に分離している。また半導体基板ＳＵＢの主表面には、ｐ+ガードリング領域ＧＲが形成されている。 The GGnMOS transistor mainly includes an n-type (second conductivity type) n + drain region DR, an n + source region SR, a gate oxide film GI, and a gate electrode GE. The n + drain region DR is formed on the main surface of the semiconductor substrate SUB. The n + source region SR is formed on the main surface of the semiconductor substrate SUB with a space from the n + drain region DR. Gate electrode GE is formed above the main surface of semiconductor substrate SUB sandwiched between n + drain region DR and n + source region SR. The gate oxide film GI is located between the gate electrode GE and the semiconductor substrate SUB, thereby electrically separating the gate electrode GE and the semiconductor substrate SUB from each other. A p + guard ring region GR is formed on the main surface of the semiconductor substrate SUB.
半導体基板ＳＵＢの主表面には、素子分離構造ＦＩが形成されている。この素子分離構造ＦＩは、たとえばフィールド酸化膜よりなっているが、これ以外にＳＴＩ（Shallow Trench Isolation）よりなっていてもよい。この素子分離構造ＦＩは、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲと、ｎ+ソース領域ＳＲと、ｐ+ガードリング領域と、ｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲに挟まれた領域との各々の周囲を取り囲むように形成されている。 An element isolation structure FI is formed on the main surface of the semiconductor substrate SUB. The element isolation structure FI is made of, for example, a field oxide film, but may be made of STI (Shallow Trench Isolation). This element isolation structure FI is sandwiched between the n + drain region DR, the n + source region SR, the p + guard ring region, the n + drain region DR and the n + source region SR on the main surface of the semiconductor substrate SUB. It forms so that the circumference | surroundings of each with an area | region may be enclosed.
ｎ+ドレイン領域ＤＲの下端外側部ＬＯと素子分離構造ＦＩの下端の一部に接してｎ+ドレイン領域ＤＲの下端中央部ＬＣを取り囲むように第１のｎ-高圧用不純物領域（第１領域）ＨＮＤＦが形成されている。この第１のｎ-高圧用不純物領域ＨＮＤＦは、ｎ+ドレイン領域ＤＲよりも低いｎ型の不純物濃度を有している。 The first n − high-voltage impurity region (first region) is in contact with the lower end outer portion LO of the n + drain region DR and a part of the lower end of the element isolation structure FI so as to surround the lower end central portion LC of the n + drain region DR. ) HNDF is formed. The first n − high voltage impurity region HNDF has an n-type impurity concentration lower than that of the n + drain region DR.
ｎ+ソース領域ＳＲとｐ型ウエル領域ＨＰＷとの間には第２のｎ-高圧用不純物領域ＨＮＤＦが形成されている。この第２のｎ-高圧用不純物領域ＨＮＤＦは、ｎ+ソース領域ＳＲよりも低いｎ型の不純物濃度を有している。第２のｎ-高圧用不純物領域ＨＮＤＦは、ｎ+ソース領域ＳＲの下端と素子分離構造ＦＩの下端の一部とに接している。 A second n − high-voltage impurity region HNDF is formed between the n + source region SR and the p-type well region HPW. The second n − high-voltage impurity region HNDF has an n-type impurity concentration lower than that of the n + source region SR. Second n − high-voltage impurity region HNDF is in contact with the lower end of n + source region SR and part of the lower end of element isolation structure FI.
第１のｎ-高圧用不純物領域ＨＮＤＦと第２のｎ-高圧用不純物領域ＨＮＤＦとの間にはｐ型ウエル領域ＨＰＷが挟まれている。これによりｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとに挟まれる半導体基板ＳＵＢの領域（ゲート電極ＧＥの真下に位置する領域）には第１のｎ-高圧用不純物領域ＨＮＤＦ、第２のｎ-高圧用不純物領域ＨＮＤＦおよびｐ型ウエル領域ＨＰＷが位置している。 A p-type well region HPW is sandwiched between the first n − high voltage impurity region HNDF and the second n − high voltage impurity region HNDF. As a result, the first n − high-pressure impurity region HNDF, the second n-type region are formed in the region of the semiconductor substrate SUB sandwiched between the n + drain region DR and the n + source region SR (the region located immediately below the gate electrode GE). The high-pressure impurity region HNDF and the p-type well region HPW are located.
ｐ+ガードリング領域ＧＲの下端と素子分離構造ＦＩの下端の一部とに接するようにｐ型高圧用不純物領域ＨＰＤＦが形成されている。このｐ型高圧用不純物領域ＨＰＤＦは、ｐ+ガードリング領域ＧＲよりも低いｐ型の不純物濃度であってｐ型ウエル領域ＨＰＷよりも高いｐ型の不純物濃度を有している。 A p-type high-voltage impurity region HPDF is formed in contact with the lower end of the p + guard ring region GR and a part of the lower end of the element isolation structure FI. The p-type high-voltage impurity region HPDF has a p-type impurity concentration lower than that of the p + guard ring region GR and higher than that of the p-type well region HPW.
このｐ型高圧用不純物領域ＨＰＤＦは、図２に示すように平面視において、矩形の枠状の１辺を切り取ったような平面形状を有している。このため、ｐ型高圧用不純物領域ＨＰＤＦの枠状の１辺を切り取った部分において、ｐ+ガードリング領域ＧＲはｐ型ウエル領域ＨＰＷと直接接している。このため、ｐ+ガードリング領域ＧＲとｐ型ウエル領域ＨＰＷとが直接接する部分においては、ｐ+ガードリング領域ＧＲと第１のｎ-高圧用不純物領域ＨＮＤＦとの間にはｐ型ウエル領域ＨＰＷが介在しており、ｐ型高圧用不純物領域ＨＰＤＦは位置していない。 As shown in FIG. 2, the p-type high-voltage impurity region HPF has a planar shape in which one side of a rectangular frame shape is cut out in plan view. For this reason, the p + guard ring region GR is in direct contact with the p-type well region HPW in a part of the p-type high-voltage impurity region HPF that is cut out on one side of the frame shape. Therefore, in the portion where the p + guard ring region GR and the p type well region HPW are in direct contact, the p type well region HPW is interposed between the p + guard ring region GR and the first n − high-voltage impurity region HNDF. And the p-type high-voltage impurity region HPDF is not located.
また第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域の下端中央部ＬＣの全体がｐ型ウエル領域と接している。 Further, the entire lower end central portion LC of the n + drain region surrounded by the first n − high-voltage impurity region HNDF is in contact with the p-type well region.
上記の構成により、サージがｎ+ドレイン領域ＤＲに入力された際に、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達して生じるアバランシェ降伏の電位が、ｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位および第１のｎ-高圧用不純物領域ＨＮＤＦとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位よりも低くなるように本実施の形態の半導体装置は構成されている。 With the above configuration, when a surge is input to the n + drain region DR, the potential of the avalanche breakdown generated when the depletion layer extending from the first n − high-voltage impurity region HNDF reaches the p + guard ring region GR. Is lower than the avalanche breakdown potential at the junction between the n + drain region DR and the p-type well region HPW and the avalanche breakdown potential at the junction between the first n − high-voltage impurity region HNDF and the p-type well region HPW. Thus, the semiconductor device of the present embodiment is configured.
なおｐ+ガードリング領域ＧＲの下端とｐ型ウエル領域ＨＰＷとが直接接する領域の真上の半導体基板ＳＵＢの主表面において、ｐ+ガードリング領域ＧＲとＧＮＤ線ＧＤとを電気的に接続するためのコンタクトＣＲが配置されていることが好ましい。 In order to electrically connect p + guard ring region GR and GND line GD on the main surface of semiconductor substrate SUB immediately above the region where the lower end of p + guard ring region GR and p type well region HPW are in direct contact with each other. It is preferable that the contact CR is disposed.
またｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部と第１のｎ-高圧用不純物領域ＨＮＤＦのｐ+ガードリング領域ＧＲ側の端部との間の距離Ｌが２μｍ以下であることが好ましく、また１μｍ以下であることがより好ましい。 Distance L is 2μm or less between the high pressure impurity regions HNDF p + guard ring region GR side end - also the end portion of the n + drain region DR side of the p + guard ring region GR first n It is preferable that it is 1 μm or less.
図５を参照して、図３の領域１の矢印に沿う部分では、ｎ+ドレイン領域ＤＲはｎ型の不純物としてヒ素とリンとを含んでおり、ヒ素のピーク濃度はたとえば１×１０20ｃｍ-3程度であり、リンのピーク濃度はたとえば１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度である。また第１のｎ-高圧用不純物領域ＨＮＤＦはｎ型の不純物としてリンを含んでおり、リンの濃度はたとえば１×１０17ｃｍ-3程度である。またｐ型ウエル領域ＨＰＷはｐ型不純物としてボロンを含んでおり、ボロンの濃度はたとえば１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。
Referring to FIG. 5, in the portion along the arrow in
図６を参照して、図３の領域２の矢印に沿う部分では、領域１の矢印に沿う部分と比較して、第１のｎ-高圧用不純物領域ＨＮＤＦが形成されていない。このため、リンは図５の不純物濃度分布よりも深くまでは注入されていない。なお、これ以外の図６に示す不純物濃度分布は図５に示す不純物濃度分布とほぼ同じである。
Referring to FIG. 6, the first n − high-voltage impurity region HNDF is not formed in the portion along the arrow in
図７を参照して、図３の領域６の矢印に沿う部分では、ｐ+ガードリング領域ＧＲはｐ型不純物としてボロンを含んでいる。ボロンのピーク濃度はたとえば１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度である。またｐ+ガードリング領域ＧＲの下のｐ型ウエル領域ＨＰＷはｐ型不純物としてボロンを含んでおり、ボロンの濃度はたとえば１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。 Referring to FIG. 7, in the portion along the arrow in region 6 in FIG. 3, p + guard ring region GR contains boron as a p-type impurity. The peak concentration of boron is, for example, about 1 × 10 19 cm −3 to 1 × 10 20 cm −3 . The p-type well region HPW below the p + guard ring region GR contains boron as a p-type impurity, and the concentration of boron is, for example, about 1 × 10 15 cm −3 to 1 × 10 16 cm −3 .
図８を参照して、図３の領域５の矢印に沿う部分では、ｐ型ウエル領域ＨＰＷにおけるボロンの濃度はたとえば１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。また第１のｎ-高圧用不純物領域ＨＮＤＦはｎ型の不純物としてリンを含んでおり、リンの濃度はたとえば１×１０17ｃｍ-3程度である。 Referring to FIG. 8, in the portion along the arrow in region 5 in FIG. 3, the boron concentration in p-type well region HPW is, for example, about 1 × 10 15 cm −3 to 1 × 10 16 cm −3 . The first n − high-pressure impurity region HNDF contains phosphorus as an n-type impurity, and the concentration of phosphorus is, for example, about 1 × 10 17 cm −3 .
本実施の形態の半導体装置は上記のような構成と各領域の不純物濃度分布とを有しているため、各領域の耐圧は図２０に示すようになっている。図２０を参照して、領域１、２、４および５の順で耐圧が低くなっている。領域５はＥＳＤ保護素子の中で最も耐圧が低く、かつ本実施の形態の半導体装置の定格電圧よりも高い耐圧を有している。なお領域４は図３の矢印で示したＭＯＳトランジスタ部の耐圧である。
Since the semiconductor device of this embodiment has the above configuration and the impurity concentration distribution of each region, the breakdown voltage of each region is as shown in FIG. Referring to FIG. 20, the breakdown voltage decreases in the order of
次に、本実施の形態の半導体装置の製造方法について図９〜図１４を用いて説明する。
なお図９〜図１４は、図３の構成の左半分の構成に対応している。
Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS.
9 to 14 correspond to the configuration of the left half of the configuration of FIG.
図９を参照して、まずｐ-領域ＳＵＲを有する半導体基板ＳＵＢの主表面に絶縁膜ＣＬと、たとえばフィールド酸化膜よりなる素子分離構造ＦＩとが形成される。 Referring to FIG. 9, first, insulating film CL and element isolation structure FI made of, for example, a field oxide film are formed on the main surface of semiconductor substrate SUB having p − region SUR.
図１０を参照して、半導体基板ＳＵＢの主表面にボロンがイオン注入されることによりｐ型ウエル領域ＨＰＷが形成される。この後、図には表れていないが、ボロンが半導体基板ＳＵＢの主表面に選択的に注入されることによって、ｐ型高圧用不純物領域ＨＰＤＦが、矩形の枠状の１辺を切り取った平面形状となるように形成される。 Referring to FIG. 10, boron is ion-implanted into the main surface of semiconductor substrate SUB to form p-type well region HPW. After that, although not shown in the figure, boron is selectively implanted into the main surface of the semiconductor substrate SUB, so that the p-type high-voltage impurity region HPF has a planar shape obtained by cutting one side of a rectangular frame shape. It is formed to become.
図１１を参照して、ｎ型の不純物が選択的に注入されることによって、半導体基板ＳＵＢの主表面に第１および第２のｎ-高圧用不純物領域ＨＮＤＦが形成される。この後、半導体基板ＳＵＢの主表面上の絶縁膜ＣＬが除去され、素子分離構造ＦＩが形成されている領域以外の半導体基板ＳＵＢの主表面が露出する。 Referring to FIG. 11, first and second n − high-voltage impurity regions HNDF are formed on the main surface of semiconductor substrate SUB by selectively implanting n-type impurities. Thereafter, the insulating film CL on the main surface of the semiconductor substrate SUB is removed, and the main surface of the semiconductor substrate SUB other than the region where the element isolation structure FI is formed is exposed.
図１２を参照して、半導体基板ＳＵＢの主表面上にゲート酸化膜ＧＩとゲート電極ＧＥとが形成される。 Referring to FIG. 12, gate oxide film GI and gate electrode GE are formed on the main surface of semiconductor substrate SUB.
図１３を参照して、ｎ型の不純物が半導体基板ＳＵＢの主表面に選択的に注入されることにより、半導体基板ＳＵＢの主表面にｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとが形成される。これにより第１のｎ-高圧用不純物領域ＨＮＤＦがｎ+ドレイン領域ＤＲの下端外側部ＬＯと素子分離構造ＦＩの下端の一部とに接してｎ+ドレイン領域ＤＲの下端中央部ＬＣを取り囲むようにｎ+ドレイン領域ＤＲが形成される。この状態において、第１のｎ-高圧用不純物領域ＨＮＤＦにより取り囲まれるｎ+ドレイン領域ＤＲの下端中央部ＬＣの全体がｐ型ウエル領域ＨＰＷと直接接している。 Referring to FIG. 13, n-type impurities are selectively implanted into the main surface of semiconductor substrate SUB, whereby n + drain region DR and n + source region SR are formed on the main surface of semiconductor substrate SUB. The Thus the first n - so that the high pressure impurity region HNDF surrounds the lower central portion LC of the n + drain region DR in contact with a portion of the lower end of the lower outer portion LO and the element isolation structure FI of n + drain region DR N + drain region DR is formed. In this state, the entire lower end central portion LC of the n + drain region DR surrounded by the first n − high-voltage impurity region HNDF is in direct contact with the p-type well region HPW.
図１４を参照して、ボロンが半導体基板ＳＵＢの主表面に選択的に注入されることにより、半導体基板ＳＵＢの主表面にｐ+ガードリング領域ＧＲが形成される。このｐ+ガードリング領域ＧＲは、その一部の下端がｐ型ウエル領域ＨＰＷと直接接するように形成される。 Referring to FIG. 14, boron is selectively implanted into the main surface of semiconductor substrate SUB, thereby forming p + guard ring region GR on the main surface of semiconductor substrate SUB. The p + guard ring region GR is formed such that a part of the lower end thereof is in direct contact with the p-type well region HPW.
上記の製造方法により、図２〜図４に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置における回路の保護動作について主に図１および図３を用いて説明する。
The semiconductor device of the present embodiment shown in FIGS. 2 to 4 is manufactured by the above manufacturing method.
Next, circuit protection operation in the semiconductor device of this embodiment will be described mainly with reference to FIGS.
図１においてサージが入出力端子ＩＯＴに侵入すると、図３に示すｎ+ドレイン領域ＤＲにサージが入力されることになる。本実施の形態においては、上記のようにサージがｎ+ドレイン領域ＤＲに入力された際に、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達して生じるアバランシェ降伏の電位が、ｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位および第１のｎ-高圧用不純物領域ＨＮＤＦとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位よりも低くなるように設定されている。 In FIG. 1, when a surge enters the input / output terminal IOT, the surge is input to the n + drain region DR shown in FIG. In the present embodiment, when a surge is input to the n + drain region DR as described above, the depletion layer extending from the first n − high-voltage impurity region HNDF reaches the p + guard ring region GR. The avalanche breakdown potential generated at the junction is the avalanche breakdown potential at the junction between the n + drain region DR and the p-type well region HPW and the avalanche at the junction between the first n − high-voltage impurity region HNDF and the p-type well region HPW. It is set to be lower than the breakdown potential.
このため、図３に示すｎ+ドレイン領域ＤＲにサージが入力されると、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達し、これにより最初に領域５にてアバランシェ降伏が生じる。この降伏により、ｎ+ドレイン領域ＤＲからｐ型ウエル領域ＨＰＷにアバランシェ電流が流入する。これにより、ＧＧｎＭＯＳトランジスタＰＴにおけるｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとｎ+ソース領域ＳＲとからなる横型ｎｐｎ寄生バイポーラトランジスタのベースに順バイアスが印加され、この寄生バイポーラトランジスタが動作する。これによりサージによる大電流が横型ｎｐｎ寄生バイポーラトランジスタに流れるため、他の回路（入力回路、出力回路、入出力回路、内部回路など）を保護することができる。 For this reason, when a surge is input to the n + drain region DR shown in FIG. 3, the depletion layer extending from the first n − high-voltage impurity region HNDF reaches the p + guard ring region GR. In region 5, avalanche breakdown occurs. Due to this breakdown, an avalanche current flows from the n + drain region DR into the p-type well region HPW. As a result, a forward bias is applied to the base of the lateral npn parasitic bipolar transistor composed of the n + drain region DR, the p-type well region HPW, and the n + source region SR in the GGnMOS transistor PT, and this parasitic bipolar transistor operates. As a result, a large current due to a surge flows through the lateral npn parasitic bipolar transistor, so that other circuits (input circuit, output circuit, input / output circuit, internal circuit, etc.) can be protected.
次に、本実施の形態の半導体装置の作用効果について比較例と対比して説明する。
まず比較例の構成について図１５（Ａ）〜（Ｃ）および図１６〜図１８を用いて説明する。
Next, the effect of the semiconductor device of this embodiment will be described in comparison with a comparative example.
First, the configuration of the comparative example will be described with reference to FIGS. 15A to 15C and FIGS.
図１５（Ａ）〜（Ｃ）を参照して、比較例の構成は、図２〜図４に示す本実施の形態の構成と比較して、ｐ+注入領域ＥＳＤが形成されている点と、ｐ+ガードリング領域ＧＲの下端全体がｐ型高圧用不純物領域ＨＰＤＦに接しておりｐ型ウエル領域ＨＰＷに接していない点とにおいて主に異なっている。 Referring to FIGS. 15A to 15C, the configuration of the comparative example is such that a p + implantation region ESD is formed as compared with the configuration of the present embodiment shown in FIGS. The p + guard ring region GR is mainly different in that the entire lower end of the p + guard ring region GR is in contact with the p-type high-voltage impurity region HPDF and not in contact with the p-type well region HPW.
ｐ+注入領域ＥＳＤは、ｐ型ウエル領域ＨＰＷよりも高いｐ型不純物濃度を有している。このｐ+注入領域ＥＳＤは、第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域ＤＲの下端中央部ＬＣと接している。このため図１５（Ｂ）の領域３における不純物濃度分布は、図１６に示すようにｐ+注入領域ＥＳＤの形成位置において１×１０17ｃｍ-3程度のボロンのピーク濃度を有している。
The p + implantation region ESD has a higher p-type impurity concentration than the p-type well region HPW. This p + implantation region ESD is in contact with the lower end central portion LC of the n + drain region DR surrounded by the first n − high-voltage impurity region HNDF. Therefore, the impurity concentration distribution in the
このｐ+注入領域ＥＳＤの配置により、ｐ+注入領域ＥＳＤとｎ+ドレイン領域ＤＲとのｐｎ接合部付近におけるｐ型不純物濃度の変化が急峻となる。これによりｐ+注入領域ＥＳＤとｎ+ドレイン領域ＤＲとの間の耐圧が低くなり、この領域３でアバランシェ降伏が生じやすくなっている。
The arrangement of the p + implanted region ESD, a change in p-type impurity concentration in the vicinity of the pn junction between the p + implanted region ESD and the n + drain region DR is steep. As a result, the breakdown voltage between the p + implantation region ESD and the n + drain region DR is lowered, and an avalanche breakdown is likely to occur in this
また図１５（Ａ）に示すようにｐ型高圧用不純物領域ＨＰＤＦは矩形の枠状の平面形状を有している。これにより図１５（Ｂ）に示すようにｐ型高圧用不純物領域ＨＰＤＦはｐ+ガードリング領域ＧＲの下端全体に接しており、ｐ+ガードリング領域ＧＲの下端はｐ型ウエル領域ＨＰＷに接していない。このため、図１５（Ｂ）における領域５および６のそれぞれは図１７および図１８に示すように、ｐ型高圧用不純物領域ＨＰＤＦの形成位置において１×１０17ｃｍ-3程度のボロン濃度を有している。 As shown in FIG. 15A, the p-type high-voltage impurity region HPF has a rectangular frame-like planar shape. Thus the p-type high impurity region HPDF as shown in FIG. 15 (B) is in contact with the entire lower end of the p + guard ring region GR, the lower end of the p + guard ring region GR is in contact with the p-type well region HPW Absent. Therefore, each of regions 5 and 6 in FIG. 15B has a boron concentration of about 1 × 10 17 cm −3 at the position where p-type high-voltage impurity region HPF is formed, as shown in FIGS. 17 and 18. is doing.
なお図１５（Ｂ）の領域６における不純物濃度分布（図１７）は図３に示す本実施の形態の半導体装置の領域７における不純物濃度分布と実質的に同じである。 The impurity concentration distribution (FIG. 17) in region 6 in FIG. 15B is substantially the same as the impurity concentration distribution in region 7 of the semiconductor device of the present embodiment shown in FIG.
このｐ型高圧用不純物領域ＨＰＤＦの配置により、サージの入力時に第１のｎ-高圧用不純物領域ＨＮＤＦからｐ+ガードリング領域ＧＲへ空乏層が到達しにくくなる。これにより、この領域５で耐圧が高くなり、アバランシェ降伏が生じにくくなっている。 The arrangement of the p-type high-voltage impurity region HPF makes it difficult for the depletion layer to reach the p + guard ring region GR from the first n − high-voltage impurity region HNDF when a surge is input. As a result, the breakdown voltage is increased in this region 5 and avalanche breakdown is less likely to occur.
上記により図１５〜図１８に示す比較例の各領域の耐圧は図１９に示すようになっている。図１９を参照して、領域１、２、４および３の順で耐圧が低くなっている。領域３は比較例のＥＳＤ保護素子の中で最も耐圧が低く、かつ比較例の半導体装置の定格電圧よりも高い耐圧を有している。
As described above, the breakdown voltage of each region of the comparative example shown in FIGS. 15 to 18 is as shown in FIG. Referring to FIG. 19, the breakdown voltage decreases in the order of
なお、比較例のこれ以外の構成については図２〜図４に示した本実施の形態の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。 The remaining configuration of the comparative example is almost the same as the configuration of the semiconductor device of the present embodiment shown in FIGS. 2 to 4, and therefore, the same elements are denoted by the same reference numerals and the description thereof is omitted. Do not repeat.
上記の比較例のようにｐ+注入領域ＥＳＤを配置することによってサージ入力時に領域３で最初に降伏を生じさせることでＥＳＤ保護素子内の横型ｎｐｎ寄生バイポーラトランジスタを動作させて、他の回路を保護することもできる。しかし、この比較例の構成においてはｐ+注入領域ＥＳＤを形成する必要があり、ｐ+注入領域ＥＳＤ注入のための専用のマスクが必要となり、マスク数が増加するとともに、製造工程も煩雑となる。
By arranging the p + injection region ESD as in the above comparative example, the lateral npn parasitic bipolar transistor in the ESD protection element is operated by first causing breakdown in the
これに対して図２〜図４に示す本実施の形態の半導体装置では、第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域ＤＲの下端中央部ＬＣの全体がｐ型ウエル領域と接している。つまり本実施の形態の半導体装置は、比較例のようなｐ+注入領域ＥＳＤを有していない。このため、ｐ+注入領域ＥＳＤの注入のための専用のマスクは不要となり、マスク数が増加することも抑えられ、製造工程も簡易となる。 On the other hand, in the semiconductor device of the present embodiment shown in FIGS. 2 to 4, the entire lower end central portion LC of the n + drain region DR surrounded by the first n − high-voltage impurity region HNDF is the p-type well. It touches the area. That is, the semiconductor device of this embodiment does not have the p + implantation region ESD as in the comparative example. This eliminates the need for a dedicated mask for implanting the p + implantation region ESD, suppresses an increase in the number of masks, and simplifies the manufacturing process.
また本実施の形態では、図２に示すようにｐ型高圧用不純物領域ＨＰＤＦが矩形の枠状の１辺の切り取ったような平面形状を有しているが、このような平面形状はマスクを追加せずともマスクのパターン形状を変更することで得ることができる。このため、この点においても本実施の形態では、マスクの増加や製造工程の煩雑さは生じない。 In the present embodiment, as shown in FIG. 2, the p-type high-voltage impurity region HPF has a planar shape obtained by cutting one side of a rectangular frame shape. Without adding, it can be obtained by changing the pattern shape of the mask. For this reason, in this respect as well, the present embodiment does not increase the number of masks and make the manufacturing process complicated.
また本実施の形態では、図２に示すようにｐ型高圧用不純物領域ＨＰＤＦが矩形の枠状の１辺の切り取ったような平面形状を有しているため、ｐ+ガードリング領域ＧＲの下端の一部がｐ型ウエル領域ＨＰＷに接することになる。これにより図３に示すように、この部分でサージの入力時に第１のｎ-高圧用不純物領域ＨＮＤＦからｐ+ガードリング領域ＧＲへ空乏層が到達しやすくなり、この領域５で耐圧が低くなり、アバランシェ降伏が生じやすくなる。このように本実施の形態においては、比較例のようにｐ+注入領域ＥＳＤを追加で設けなくとも、アバランシェ降伏の生じやすい箇所（領域５）を作ることができ、トリガー電圧を低く設定できるため、他の回路をＥＳＤ保護素子によって適切に保護することができる。 Further, in the present embodiment, as shown in FIG. 2, the p-type high-voltage impurity region HPF has a planar shape obtained by cutting one side of a rectangular frame shape, so that the lower end of the p + guard ring region GR Part of the contact with the p-type well region HPW. As a result, as shown in FIG. 3, a depletion layer easily reaches the p + guard ring region GR from the first n − high-voltage impurity region HNDF at the time of surge input at this portion, and the breakdown voltage is lowered in this region 5. , Avalanche breakdown tends to occur. As described above, in the present embodiment, a portion (region 5) where an avalanche breakdown is likely to occur can be created without additionally providing a p + implantation region ESD as in the comparative example, and the trigger voltage can be set low. Other circuits can be appropriately protected by the ESD protection element.
また本発明者らは、本実施の形態の構成において、図３に示すようにｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部Ｓ１と第１のｎ-高圧用不純物領域ＨＮＤＦのｐ+ガードリング領域ＧＲ側の端部との間の距離Ｌを変えたときの耐圧の変化を調べた。その結果を図２１に示す。 In addition, in the configuration of the present embodiment, the inventors of the configuration of the p + guard ring region GR on the end portion S1 on the n + drain region DR side and the first n − high-pressure impurity region HNDF as shown in FIG. The change in breakdown voltage when the distance L between the p + guard ring region GR side end portion was changed was examined. The result is shown in FIG.
なお距離Ｌの測定においては、図３に示すようにｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部近傍に位置する素子分離構造ＦＩの端部Ｓ１を、上記の「ｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部」とみなした。また図８に示すように第１のｎ-高圧用不純物領域ＨＮＤＦの不純物濃度分布とｐ型ウエル領域ＨＰＷの不純物濃度分布との交点Ｓ２を、上記の「第１のｎ-高圧用不純物領域ＨＮＤＦのｐ+ガードリング領域ＧＲ側の端部」とみなした。また距離Ｌは、半導体基板ＳＵＢの主表面に沿う方向の長さである。 In the measurement of the distance L, as shown in FIG. 3, the end portion S1 of the element isolation structure FI located in the vicinity of the end portion of the p + guard ring region GR on the n + drain region DR side is referred to as “p + guard The end of the ring region GR on the n + drain region DR side ”. Further, as shown in FIG. 8, the intersection point S2 between the impurity concentration distribution of the first n − high-voltage impurity region HNDF and the impurity concentration distribution of the p-type well region HPW is defined as “the first n − high-voltage impurity region HNDF”. P + guard ring region GR side end portion ”. The distance L is the length in the direction along the main surface of the semiconductor substrate SUB.
図２１を参照して、本実施の形態の構成においては、上記の距離Ｌを減少させていくと、距離Ｌが２μｍから耐圧（ブレークダウン・ボルテージＢＶ）が低下することが分かった。また距離Ｌが１μｍになると、耐圧が低下前の耐圧（距離Ｌが２．５μｍ以上での耐圧）のほぼ半分の３５〜４０Ｖ程度になることがわかった。また距離Ｌが０．５μｍになると耐圧は２０〜２５Ｖ程度になることもわかった。 Referring to FIG. 21, in the configuration of the present embodiment, it was found that the withstand voltage (breakdown voltage BV) decreases from the distance L of 2 μm as the distance L is decreased. Further, it was found that when the distance L is 1 μm, it is about 35 to 40 V, which is almost half of the withstand voltage before the drop (the distance L is 2.5 μm or more). It was also found that the withstand voltage was about 20 to 25 V when the distance L was 0.5 μm.
上記より、距離Ｌは２μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。またＥＳＤ保護素子を中〜高耐圧（２０Ｖ超え）で使用する場合には、距離Ｌは０．５μｍ以上であることが好ましい。 From the above, the distance L is preferably 2 μm or less, and more preferably 1 μm or less. When the ESD protection element is used at medium to high withstand voltage (greater than 20 V), the distance L is preferably 0.5 μm or more.
次に、上記の知見に基づく本実施の形態の変形例の構成について図２２（Ａ）、（Ｂ）および図２３を用いて説明する。 Next, a configuration of a modification of the present embodiment based on the above knowledge will be described with reference to FIGS. 22 (A), (B), and FIG.
上記の図２１の知見に基づけば、上記距離Ｌは２μｍ以下であることが好ましい。このため、図２２（Ａ）、（Ｂ）に示すように、ｐ+ガードリング領域ＧＲ下のｐ型高圧用不純物領域ＨＰＤＦを完全に省いた場合には、ｐ+ガードリング領域ＧＲを第１のｎ-高圧用不純物領域ＨＮＤＦ側に近づけることができる。この構成においては、ｐ+ガードリング領域ＧＲの下端の全体がｐ型ウエル領域ＨＰＷと接している。 Based on the knowledge shown in FIG. 21, the distance L is preferably 2 μm or less. For this reason, as shown in FIGS. 22A and 22B, when the p-type high-voltage impurity region HPF under the p + guard ring region GR is completely omitted, the p + guard ring region GR is removed from the first region. Can be brought closer to the n − high-pressure impurity region HNDF side. In this configuration, the entire lower end of the p + guard ring region GR is in contact with the p-type well region HPW.
この場合、ゲート電極ＧＥ付近のｐ+ガードリング領域ＧＲの部分を除いて、ｐ+ガードリング領域ＧＲの他の部分を第１のｎ-高圧用不純物領域ＨＮＤＦ側に近づけることができる。具体的には図２２（Ａ）の平面視において、第１のｎ-高圧用不純物領域ＨＮＤＦの周囲３方の各々とｐ+ガードリング領域ＧＲとの距離ＤＡ、ＤＢ、ＤＣを２μｍ以下に近づけることができる。この結果、ＥＳＤ保護素子の平面レイアウトにおける図中横方向の寸法を、図１５（Ａ）に示す比較例の寸法Ｗ１よりも小さい寸法Ｗ２にすることができる。 In this case, except for the portion of the p + guard ring region GR near the gate electrode GE, the other portion of the p + guard ring region GR can be brought closer to the first n − high-voltage impurity region HNDF side. Specifically, in the plan view of FIG. 22A, the distances DA, DB, and DC between each of the three sides around the first n − high-voltage impurity region HNDF and the p + guard ring region GR are brought close to 2 μm or less. be able to. As a result, the horizontal dimension in the plan layout of the ESD protection element can be made smaller than the dimension W1 of the comparative example shown in FIG.
なお、変形例のこれ以外の構成については図２〜図４に示した本実施の形態の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。 The other configuration of the modified example is almost the same as the configuration of the semiconductor device of the present embodiment shown in FIGS. 2 to 4, and therefore, the same elements are denoted by the same reference numerals and the description thereof is omitted. Do not repeat.
図２３に示すように変形例のＥＳＤ保護素子を複数個行列状に平面に配置した場合には、図２４に示すように比較例の保護素子を複数個行列状に配置した場合よりも横方向の寸法を小さくすることができる。このように上記の変形例によれば、ＥＳＤ保護素子の平面占有面積を縮小することが可能となる。 As shown in FIG. 23, when a plurality of ESD protection elements according to the modified example are arranged in a matrix in a plane, the horizontal direction is larger than when a plurality of protection elements according to a comparative example are arranged in a matrix as shown in FIG. The dimension of can be reduced. As described above, according to the above modification, it is possible to reduce the plane occupation area of the ESD protection element.
上記においてはＥＳＤ保護素子としてＧＧｎＭＯＳトランジスタについて説明したが、ゲート絶縁膜ＧＩはシリコン酸化膜に限られず絶縁膜であればよいため、ＥＳＤ保護素子はＧＧｎＭＩＳ（Metal Insulator Semiconductor）トランジスタであってもよい。 In the above description, the GGnMOS transistor has been described as the ESD protection element. However, since the gate insulating film GI is not limited to the silicon oxide film and may be an insulating film, the ESD protection element may be a GGnMIS (Metal Insulator Semiconductor) transistor.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
本発明は、入出力端子に接続された回路と、その回路をサージから保護するために入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置に特に有利に適用され得る。 The present invention is particularly advantageously applied to a semiconductor device having a circuit connected to an input / output terminal and a protective element electrically connected between the input / output terminal and the GND line in order to protect the circuit from surge. Can be done.
ＣＬ 絶縁膜、ＣＲ コンタクト、ＤＲ ｎ+ドレイン領域、ＦＩ 素子分離構造、ＧＤ ＧＮＤ線、ＧＥ ゲート電極、ＧＩ ゲート酸化膜、ＧＲ ｐ+ガードリング領域、ＨＮＤＦ ｎ-高圧用不純物領域、ＨＰＤＦ ｐ型高圧用不純物領域、ＨＰＷ ｐ型ウエル領域、ＩＯＴ 入出力端子、ＬＣ 下端中央部、ＬＯ 下端外側部、Ｒ１ 抵抗、Ｒ２ 配線抵抗、ＳＲ ｎ+ソース領域、ＳＵＢ 半導体基板、ＳＵＲ ｐ型領域。 CL insulating film, CR contact, DR n + drain region, FI element isolation structure, GD GND line, GE gate electrode, GI gate oxide film, GR p + guard ring region, HNDF n - high voltage impurity region, HPDF p type high voltage Impurity region, HPW p-type well region, IOT input / output terminal, LC bottom center, LO bottom outside, R1 resistor, R2 wiring resistance, SR n + source region, SUB semiconductor substrate, SUR p-type region.
Claims (7)
主表面を有する半導体基板と、
前記半導体基板に形成された第１導電型のウエル領域と、
前記主表面に形成され、かつ前記入出力端子に電気的に接続された、前記保護素子の第２導電型のドレイン領域と、
前記ドレイン領域と間隔をあけて前記主表面に形成され、かつ前記ＧＮＤ線に電気的に接続された、前記保護素子の第２導電型のソース領域と、
前記ドレイン領域の下端外側部に接して前記ドレイン領域の下端中央部を取り囲むように形成され、かつ前記ソース領域との間で前記ウエル領域を挟み、かつ前記ドレイン領域よりも低い第２導電型の不純物濃度を有する第２導電型の第１領域と、
前記第１領域との間に前記ウエル領域が位置するように前記主表面に形成され、かつ前記ウエル領域よりも高い第１導電型の不純物濃度を有する第１導電型のガードリング領域とを備え、
前記第１領域に取り囲まれた前記ドレイン領域の前記下端中央部の全体が前記ウエル領域と接しており、かつ前記ガードリング領域の下端の少なくとも一部が前記ウエル領域と接しており、
前記サージが前記ドレイン領域に入力された際に、前記第１領域から延びた空乏層が前記ガードリング領域に到達して生じる降伏の電位が、前記ドレイン領域と前記ウエル領域との接合部の降伏電位および前記第１領域と前記ウエル領域との接合部の降伏電位よりも低くなるよう構成されている、半導体装置。 A semiconductor device comprising: a circuit connected to the input / output terminal; and a protection element electrically connected between the input / output terminal and the GND line to protect the circuit from surge.
A semiconductor substrate having a main surface;
A first conductivity type well region formed in the semiconductor substrate;
A drain region of the second conductivity type of the protection element formed on the main surface and electrically connected to the input / output terminal;
A source region of the second conductivity type of the protection element formed on the main surface at a distance from the drain region and electrically connected to the GND line;
The second conductivity type is formed so as to be in contact with the outer bottom portion of the drain region so as to surround the central portion of the lower end of the drain region, sandwich the well region with the source region, and lower than the drain region. A first conductivity type first region having an impurity concentration;
A first conductivity type guard ring region formed on the main surface so that the well region is positioned between the first region and having a first conductivity type impurity concentration higher than that of the well region. ,
The entire lower end central portion of the drain region surrounded by the first region is in contact with the well region, and at least a part of the lower end of the guard ring region is in contact with the well region,
When the surge is input to the drain region, the breakdown potential generated when the depletion layer extending from the first region reaches the guard ring region is the breakdown of the junction between the drain region and the well region. A semiconductor device configured to be lower than a potential and a breakdown potential of a junction between the first region and the well region.
前記第１領域は前記素子分離構造の下端に接している、請求項１〜６のいずれかに記載の半導体装置。 An element isolation structure surrounding the periphery of the drain region on the main surface;
The semiconductor device according to claim 1, wherein the first region is in contact with a lower end of the element isolation structure.
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