JP2012023181A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、バンプ電極を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device having bump electrodes and a method for manufacturing the same.
半導体チップを回路基板に実装する技術としては、フリップチップ実装やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装などが知られている。これら実装技術では、たとえば、個片化された半導体チップ（ダイ）に予め形成されているバンプ電極を回路基板のリード電極と接合して半導体チップと回路基板とを電気的に接続し、半導体チップと回路基板とをエポキシ樹脂や銀ペーストなどの接着材料を用いて互いに固定するというダイボンディングが行われる。ダイボンディングに関する先行技術文献としては、たとえば、特開平６−４５３３６号公報（特許文献１）や特開平１０−９２８３０号公報（特許文献２）が挙げられる。 As a technique for mounting a semiconductor chip on a circuit board, flip chip mounting, TAB (Tape Automated Bonding) mounting, and the like are known. In these mounting technologies, for example, bump electrodes formed in advance on individual semiconductor chips (die) are joined to lead electrodes of the circuit board to electrically connect the semiconductor chip and the circuit board, and the semiconductor chip Die bonding is performed by fixing the circuit board and the circuit board to each other using an adhesive material such as epoxy resin or silver paste. Prior art documents relating to die bonding include, for example, JP-A-6-45336 (Patent Document 1) and JP-A-10-92830 (Patent Document 2).
半導体チップは、半導体集積回路を被覆し保護するためのパッシベーション膜を有しており、バンプ電極は、このパッシベーション膜の開口部における電極パッド上にバリアメタル膜を介して形成される。ダイボンディング工程では、バンプ電極を回路基板と電気的に接続するために、回路基板のリード電極がバンプ電極に圧接される。この際、バンプ電極に印加された応力が分散されず、バンプ電極直下のパッシベーション膜の一部に集中してパッシベーション膜にクラックを生じさせることがある。 The semiconductor chip has a passivation film for covering and protecting the semiconductor integrated circuit, and the bump electrode is formed on the electrode pad in the opening of the passivation film via a barrier metal film. In the die bonding process, the lead electrode of the circuit board is pressed against the bump electrode in order to electrically connect the bump electrode to the circuit board. At this time, the stress applied to the bump electrode is not dispersed and may concentrate on a part of the passivation film directly under the bump electrode to cause cracks in the passivation film.
上記に鑑みて本発明の目的は、パッシベーション膜にクラックを生じさせる可能性の有無を容易に判定することができる構造を有する半導体装置及びその製造方法を提供することである。 In view of the above, an object of the present invention is to provide a semiconductor device having a structure capable of easily determining whether or not there is a possibility of causing a crack in a passivation film, and a method for manufacturing the same.
本発明による半導体装置は、半導体集積回路が形成された主面を有する基板と、前記基板の主面上に形成された下部電極と、前記下部電極の上面に達する接続孔を有し、前記接続孔を除いて前記下部電極の周縁部を含む領域を被覆するパッシベーション膜と、前記接続孔における前記下部電極の上面を被覆し、且つ、前記周縁部上に位置する前記パッシベーション膜の凸状部分を被覆するように形成されたバリアメタル膜と、前記下部電極と前記凸状部分との直上に前記バリアメタル膜を介して形成されたバンプ電極と、前記バンプ電極から離れた領域で前記パッシベーション膜に形成されている段差部分を被覆する検査用金属膜パターンと、を備えることを特徴とする。 A semiconductor device according to the present invention includes a substrate having a main surface on which a semiconductor integrated circuit is formed, a lower electrode formed on the main surface of the substrate, and a connection hole reaching the upper surface of the lower electrode, and the connection A passivation film that covers a region including a peripheral portion of the lower electrode except for a hole; and a convex portion of the passivation film that covers the upper surface of the lower electrode in the connection hole and is located on the peripheral portion. A barrier metal film formed to cover, a bump electrode formed via the barrier metal film directly on the lower electrode and the convex portion, and a passivation film in a region away from the bump electrode. And a metal film pattern for inspection that covers the formed step portion.
本発明による半導体装置の製造方法は、下部電極の上面に達する接続孔を有し、前記接続孔を除いて前記下部電極の周縁部を含む領域を被覆するパッシベーション膜を有する半導体基板を用意する工程と、前記半導体基板上に金属膜を形成する工程と、前記下部電極の当該周縁部上に位置する前記パッシベーション膜の凸状部分と前記下部電極との直上に前記金属膜を介してバンプ電極を形成する工程と、前記バンプ電極から離れた領域で前記パッシベーション膜に形成されている段差部分の直上の前記金属膜上にレジストパターンを形成する工程と、前記バンプ電極及び前記レジストパターンをマスクとして前記金属膜をエッチングすることにより、前記接続孔における前記下部電極の上面と前記凸状部分とを被覆するバリアメタル膜を形成するとともに、前記段差部分を被覆する検査用金属膜パターンを形成する工程と、を含むことを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step of preparing a semiconductor substrate having a connection hole reaching the upper surface of the lower electrode, and having a passivation film that covers a region including the peripheral edge of the lower electrode except for the connection hole. A step of forming a metal film on the semiconductor substrate, and a bump electrode via the metal film directly above the convex portion of the passivation film located on the peripheral edge of the lower electrode and the lower electrode Forming a resist pattern on the metal film immediately above the stepped portion formed on the passivation film in a region away from the bump electrode, and using the bump electrode and the resist pattern as a mask By etching the metal film, a barrier metal film covering the upper surface of the lower electrode and the convex portion in the connection hole is formed. While, characterized in that it comprises a step of forming a test metal film pattern covering the stepped portion.
本発明によれば、検査用金属膜パターンのサイドエッチング量に基づいて、ダイボンディング時にパッシベーション膜にクラックが発生する可能性があるか否かを容易に判定することができる。 According to the present invention, based on the side etching amount of the inspection metal film pattern, it can be easily determined whether or not there is a possibility that a crack is generated in the passivation film during die bonding.
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。 Hereinafter, various embodiments according to the present invention will be described with reference to the drawings.
実施の形態１．
図１は、本発明に係る実施の形態１の半導体装置１の構成を概略的に示す断面図であり、図２は、図１の半導体装置１の上面のうち被検査領域４０の上面を概略的に示す図である。ここで、図１の被検査領域４０における断面は、図２のＩ−Ｉ線に沿った断面を示すものである。この半導体装置１は、ウエハプロセスが施された半導体基板（半導体ウエハ）１０の主面上にバンプ電極（上部電極）３５及び金属膜パターン３１Ｔが形成された構造を有する。
FIG. 1 is a cross-sectional view schematically showing the configuration of the
半導体基板１０としては、たとえば、シリコンなどの単結晶半導体、多結晶半導体あるいは化合物半導体からなる構造を含むバルク基板やＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板が挙げられる。図１に示されるように、半導体基板１０の主面上に層間絶縁層２０が形成されており、この層間絶縁層２０内には下部配線２１及び導電ビア（層間配線）２２が埋め込み形成されている。この層間絶縁層２０上にアルミニウム（Ａｌ）などの下部電極２３が形成されている。下部電極２３は、下部配線２１及び導電ビア２２を介して、半導体基板１０の主面に形成されている半導体集積回路（電界効果トランジスタや容量素子など）と電気的に接続される。下部電極２３は、たとえば、一辺が数μｍ〜数十μｍ程度の矩形状の上面を有するようにパターン形成されている。
Examples of the
また、下部電極２３の上面に達する接続孔３０ｈを有するパッシベーション膜３０が形成されている。パッシベーション膜３０は、下層の半導体集積回路や下部配線２１を被覆して外気や不純物から保護する保護膜であり、たとえば、酸化膜（ＳｉＯ２）や窒化膜（ＳｉＮｘ）などの絶縁膜で構成されている。パッシベーション膜３０は、下部電極２３の周縁部を被覆しているので、この周縁部上にパッシベーション膜３０の凸状部分３０ｂが形成されている。
Further, a
接続孔３０ｈにおいては、下部電極２３上に、下部バリアメタル膜３１及び上部バリアメタル膜３３を介して金（Ａｕ）や銅（Ｃｕ）などのバンプ電極（柱状電極）３５が形成されている。バンプ電極３５は、数μｍ〜数十μｍ程度の高さを有する。バンプ電極３５の構成材料としては、回路基板のリード電極との圧接性や溶接性を考慮して、たとえば、金（Ａｕ）、銀（Ａｇ）あるいは銅（Ｃｕ）などの金属やそれらの合金を使用することができる。バンプ電極３５の形成方法としては、たとえば、電解めっき法、無電解めっき法あるいは物理的蒸着法が挙げられる。
In the
下部バリアメタル膜３１は、バンプ電極３５の構成材料と下部電極２３の構成材料との固相拡散反応による金属間化合物の形成を防止し、下部電極２３とバンプ電極３５との間の密着性向上を図るために形成されるものである。下部バリアメタル膜３１は、たとえば、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）などの高融点金属材料、あるいは、これら高融点金属材料の２種以上からなる合金を含む単層膜または積層膜とすることができる。
The lower
一方、バンプ電極３５から離れた被検査領域４０では、図２に示されるように、パッシベーション膜３０の直下にＡｌ配線などの凸状配線２４，２４，２４が形成されている。これら凸状配線２４，２４，２４は、スパッタリング法により層間絶縁層２０上にＡｌ膜を形成し、このＡｌ膜をフォトリソグラフィとエッチングとを用いてパターニングすることで形成することができる。これら凸状配線２４，２４，２４は、半導体基板１０の主面に沿ったＹ軸方向へ互いに並行に延びている。これら凸状配線２４，２４，２４の上にパッシベーション膜３０が形成されているので、図１に示されるように、パッシベーション膜３０はＹ軸方向に延びる複数の突起部３０ｐ，３０ｐ，３０ｐを有し、これら突起部３０ｐ，３０ｐ，３０ｐの各々の側面がパッシベーション膜３０に段差部分を形成している。
On the other hand, in the
金属膜パターン３１Ｔは、パッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐとＸ軸方向に交差し、これら突起部３０ｐ，３０ｐ，３０ｐを跨ぐようにして被覆している。このため、金属膜パターン３１Ｔにも、凸状配線２４，２４，２４上に段差部分が形成される。金属膜パターン３１Ｔの段差部分には、図２に示されるように、ウエットエッチングに起因するサイドエッチング部３１ｅａ，３１ｅｂが形成されている。後述するように、これらサイドエッチング部３１ｅａ，３１ｅｂのエッチング量Δａ，Δｂの測定結果に基づいて、バンプ電極３５の直下にある下部バリアメタル膜３１のサイドエッチング量の良否を判定することができる。
The
上記構成を有する半導体装置１の製造方法を図３〜図１０を参照しつつ以下に説明する。図３〜図８及び図１０は、半導体装置１の好適な製造工程を概略的に示す断面図であり、図９は、図８の被検査領域４０の上面視図である。
A method for manufacturing the
まず、図３に示されるようなウエハプロセスが施された半導体基板（半導体ウエハ）１０を用意する。半導体基板１０の主面には、電界効果トランジスタや容量素子などの半導体素子を含む半導体集積回路（図示せず）が形成されている。下部電極２３は、下部配線２１及び導電ビア２２を介して半導体集積回路と電気的に接続されている。パッシベーション膜３０は、下部電極２３の上面をその周縁部を除いて露出させる開口部（接続孔）３０ｈを有している。また、パッシベーション膜３０は、下部電極２３の周縁部を被覆（オーバハング）しているので、この周縁部上において、パッシベーション膜３０は、平坦面を持つ凸状部分３０ｂを有する。
First, a semiconductor substrate (semiconductor wafer) 10 subjected to a wafer process as shown in FIG. 3 is prepared. A semiconductor integrated circuit (not shown) including a semiconductor element such as a field effect transistor or a capacitor element is formed on the main surface of the
次に、たとえばスパッタリング法により、パッシベーション膜３０上と下部電極２３の露出面上とにＴｉＷ（チタン・タングステン合金）膜などの金属膜３１Ｃを成膜し、次いで、この金属膜３１Ｃ上にＡｕ膜などの下地金属膜３３Ｃを成膜する（図４）。
Next, a
次に、図４の構造上に感光性樹脂膜を塗布し、当該感光性樹脂膜をフォトリソグラフィによりパターニングして図５に示すレジスト膜３４を形成する。図５に示されるように、レジスト膜３４は、接続孔３０ｈ及び凸状部分３０ｂの上に開口部３４ｈを有している。その後、たとえばシアン化金カリウムや亜硫酸金ナトリウムといっためっき溶液に半導体基板１０を浸し、電解めっき法により下地金属膜３３Ｃを析出核として開口部３４ｈの中にバンプ電極３５を形成する（図６）。
Next, a photosensitive resin film is applied on the structure of FIG. 4, and the photosensitive resin film is patterned by photolithography to form a resist
その後、灰化処理によりレジスト膜３４を除去し、さらにバンプ電極３５をエッチングマスクとし、ヨウ素−ヨウ化カリウム水溶液などのエッチング溶液を用いたウエットエッチングにより下地金属膜３３Ｃを選択的に除去する。この結果、図７に示されるように、金属膜３１Ｃとバンプ電極３５との間に上部バリアメタル膜３３が形成される。
Thereafter, the resist
次に、図７の構造上に感光性樹脂膜を塗布し、この感光性樹脂膜をフォトリソグラフィによりパターニングして、図８に示すレジストパターン３６を形成する。図８に示されるように、レジストパターン３６は、凸状配線２４，２４，２４上のパッシベーション膜３０の突起部全体を被覆するように形成される。また、図９に示されるように、レジストパターン３６は矩形状の上面を有している。そして、レジストパターン３６及びバンプ電極３５をエッチングマスクとし、過酸化水素水などのエッチング溶液を用いたウエットエッチングにより金属膜３１Ｃを選択的に除去する。この結果、図１０に示されるように、被検査領域４０に金属膜パターン３１Ｔが形成される。また、パッシベーション膜３０の凸状部分３０ｂと上部バリアメタル膜３３との間、及び、下部電極２３と上部バリアメタル膜３３との間に下部バリアメタル膜３１が形成される。その後、レジストパターン３６を灰化処理により除去することで図１に示した半導体装置１が完成する。
Next, a photosensitive resin film is applied on the structure of FIG. 7, and this photosensitive resin film is patterned by photolithography to form a resist
その後、ウエハ状態の半導体基板１０上に形成されている半導体装置１をダイシングにより個片化する。そして、個片化された半導体装置（半導体チップ）１を回路基板のリード電極と接合して半導体チップ１と回路基板とを電気的に接続し、半導体チップ１と回路基板とを接着材料を用いて互いに固定するというダイボンディング工程が行われる。ダイボンディング工程では、回路基板のリード電極がバンプ電極３５に圧接される。この際、バンプ電極３５に印加された応力が分散されず、バンプ電極３５の直下にあるパッシベーション膜３０の凸状部分３０ｂに応力が集中して当該凸状部分３０ｂにクラックを生じさせるという問題がある。この問題をＴＣＰ（テープ・キャリア・パッケージ）方式を例に挙げて以下に説明する。
Thereafter, the
図１１は、ＴＣＰ（テープ・キャリア・パッケージ）方式により半導体チップ１をテープ基材１００に実装するＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）工程を概略的に示す図である。図１１に示されるように、デバイスホール１００ｈを有するポリイミドなどのテープ基材１００上に回路基板（図示せず）のインナーリード（リード電極）１０３，１０３が形成され、これらインナーリード１０３，１０３上にソルダレジスト１０４が形成されている。テープ基材１００は、ホルダ１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂによって支持されている。また、半導体チップ１は、ステージ１０５Ａ上に配置されている。ＩＬＢ工程では、まず、ステージ１０５Ａを駆動して半導体チップ１とインナーリード１０３，１０３との間の位置合わせが実行される。その後、ボンディングツール１０５Ｂを鉛直方向に移動させてステージ１０５Ａ上のインナーリード１０３，１０３をデバイスホール１００ｈを介してバンプ電極３５，３５に圧着し加熱することで、インナーリード１０３，１０３をそれぞれ対応するバンプ電極３５，３５に接合することができる。インナーリード１０３，１０３とバンプ電極３５，３５とが互いに接合された後は、図１２に示されるように、封止樹脂１０７を用いて半導体チップ１とテープ基材１００とが互いに固定される。
FIG. 11 is a diagram schematically showing an ILB (Inner Lead Bonding) process for mounting the
このようにＩＬＢ工程では、インナーリード１０３，１０３を介してボンディングツール１０５Ｂの先端部からバンプ電極３５，３５に加重が印加される。このとき、バンプ電極３５，３５は、自ら潰れて衝撃を逃がすことにより半導体チップ１の本体部（ウエハプロセスにより形成された構造）を保護する機能を有している。しかしながら、パッシベーション膜３０のうちＩＬＢ工程時に荷重が伝達する凸状部分３０ｂでは、この凸状部分３０ｂにかかる応力が十分に分散されずに凸状部分３０ｂにクラックを生じさせることがある。その原因の一つは、下部バリアメタル膜３１ｂのサイドエッチングによるものと考えられる。
As described above, in the ILB process, a weight is applied to the
図１３（Ａ），（Ｂ）は、下部バリアメタル膜３１のサイドエッチング部ＳＥｔを概略的に示す図である。図１３（Ｂ）は、図１３（Ａ）の一部を拡大した図である。図１３（Ｂ）に示されるように、図９のバンプ電極３５をマスクとしたウエットエッチングにより金属膜３１Ｃをエッチングする際、バンプ電極３５の直下の下部バリアメタル膜３１が凸状部分３０ｂ上で横方向にエッチング（サイドエッチング）される。そのサイドエッチング量が大きいと、図１３（Ｂ）に示されるように凸状部分３０ｂの平坦面と上部バリアメタル膜３３との間に大きな空隙が生じる。この場合にバンプ電極３５に荷重が印加されると、凸状部分３０ｂに伝達した応力が十分に分散されずに凸状部分３０ｂの平坦面の一部に集中するので、凸状部分３０ｂに印加される単位面積当たりの応力が大きくなり、凸状部分３０ｂにクラックを生じさせることとなる。
13A and 13B are diagrams schematically showing the side etching portion SEt of the lower
下部バリアメタル膜３１のサイドエッチング部ＳＥｔはバンプ電極３５の陰に隠れているため、サイドエッチング部ＳＥｔを光学顕微鏡像で観察することはむずかしい。また、下部バリアメタル膜３１のサイドエッチング部ＳＥｔは、パッシベーション膜３０のクラックという形で検出される。クラックが生じた半導体チップ１を回路基板にダイボンディングすると、この回路基板を破棄せざるを得なくなる。このことは、歩留まりの低下、ひいては製造コストの上昇を招くという問題がある。
Since the side etching part SEt of the lower
本実施の形態の金属膜パターン３１Ｔを使用すれば、下部バリアメタル膜３１のサイドエッチング部ＳＥｔのエッチング量の良否（許容量を超えているか否か）を光学顕微鏡を用いて簡易に判定することができる。下部バリアメタル膜３１（金属膜３１Ｃ）のグレインは、当該下部バリアメタル膜３１が形成される面に対して垂直方向に成長するので、パッシベーション膜３０の突起部３０ｐの下方基端部ではグレインが十分に成長しないと考えられる。それ故、突起部３０ｐの下方基端部では、下部バリアメタル膜３１は、エッチング溶液に対する横方向のエッチングレートが高くなる傾向がある。この傾向は、図１４及び図１５のＳＥＭ（走査型電子顕微鏡）像から確認することができる。図１４は、実際に作製された半導体装置１の被検査領域（点線で囲まれた領域）の斜め方向からのＳＥＭ像であり、図１５は、図１４の被検査領域の一部を拡大した図である。また、図１６は、被検査領域の上面の金属顕微鏡像を示す図である。図１６に示されるように、凸状配線２４上にある金属膜パターン３１Ｔにサイドエッチングが生じていることが分かる。
If the
図２に示されるように、パッシベーション膜３０のうちの平坦面上に形成される部分と比べて、パッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐの基端部では、サイドエッチング部３１ｅａ，３１ｅｂが顕著に現れる。よって、パッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐの基端部上に現れるサイドエッチング部３１ｅａ，３１ｅｂのエッチング量Δａ，Δｂを光学顕微鏡を用いて測定することで、下部バリアメタル膜３１のサイドエッチング量の良否を簡易に判定することができる。
As shown in FIG. 2, compared to the portion formed on the flat surface of the
以上に説明したように、被検査領域４０の光学顕微鏡を観察することで、下部バリアメタル膜３１のサイドエッチング量が許容量を超えたことを高い感度で検出することができる。したがって、半導体チップ１をダイボンディングする前に、ダイボンディング時にクラックが発生する可能性の高い半導体装置（または半導体チップ）１を事前に選別することができる。
As described above, by observing the optical microscope in the region to be inspected 40, it is possible to detect with high sensitivity that the side etching amount of the lower
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図１７は、実施の形態２の半導体装置２の構成を概略的に示す断面図である。図１７において、図１に示した構成要素の符号と同一符号を付された構成要素１０，２０，２１，２２，２３，２４，３０は、図１の構成要素１０，２０，２１，２２，２３，２４，３０と同一の機能及び構成を有しているので、これらの詳細な説明を省略する。
Next, a second embodiment according to the present invention will be described. FIG. 17 is a cross-sectional view schematically showing a configuration of the
図１８は、図１７の半導体装置２の上面のうち被検査領域８０の上面を概略的に示す図である。ここで、図１７の被検査領域８０における断面は、図１８のＸＶＩＩ−ＸＶＩＩ線に沿った断面を示すものである。
FIG. 18 is a diagram schematically showing the upper surface of the
実施の形態２の半導体装置２は、ウエハプロセスが施された半導体基板（半導体ウエハ）１０の主面上にバンプ電極（上部電極）７５、金属膜パターン７１Ｔ及び透光性レジスト膜７７が形成された構造を有する。
In the
パッシベーション膜３０の接続孔３０ｈにおいては、下部電極２３上に、下部バリアメタル膜７１及び上部バリアメタル膜７３を介して金（Ａｕ）や銅（Ｃｕ）などのバンプ電極（柱状電極）７５が形成されている。バンプ電極７５は、数μｍ〜数十μｍ程度の高さを有する。バンプ電極７５の構成材料としては、回路基板のリード電極との圧接性や溶接性を考慮して、たとえば、金（Ａｕ）、銀（Ａｇ）あるいは銅（Ｃｕ）などの金属やそれらの合金を使用することができる。バンプ電極７５の形成方法としては、たとえば、電解めっき法、無電解めっき法あるいは物理的蒸着法が挙げられる。
In the
下部バリアメタル膜７１は、バンプ電極７５の構成材料と下部電極２３の構成材料との固相拡散反応による金属間化合物の形成を防止し、下部電極２３とバンプ電極７５との間の密着性向上を図るために形成されるものである。下部バリアメタル膜７１は、たとえば、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）などの高融点金属材料、あるいは、これら高融点金属材料の２種以上からなる合金を含む単層膜または積層膜とすることができる。
The lower
一方、バンプ電極７５から離れた被検査領域８０では、図１７に示されるように、凸状配線２４，２４，２４の上にパッシベーション膜３０が形成されている。パッシベーション膜３０はＹ軸方向に延びる複数の突起部３０ｐ，３０ｐ，３０ｐを有し、これら突起部３０ｐ，３０ｐ，３０ｐの各々の側面がパッシベーション膜３０に段差部分を形成している。
On the other hand, in the inspected
金属膜パターン７１Ｔは、透光性レジスト膜７７をエッチングマスクとして形成されたものである。この金属膜パターン７１Ｔは、パッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐとＸ軸方向に交差し、これら突起部３０ｐ，３０ｐ，３０ｐを跨ぐようにして被覆している。このため、金属膜パターン７１Ｔにも、凸状配線２４，２４，２４上に段差部分が形成される。金属膜パターン７１Ｔの段差部分には、図１８に示されるように、ウエットエッチングに起因するサイドエッチング部７１ｅｃ，７１ｅｄが形成されている。
The
図１８に示されるように、透光性レジスト膜７７は、基準パターン７８を有する。この基準パターン７８は、凸状配線２４，２４，２４上のパッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐとＸ軸方向に隣接する領域に形成されている。基準パターン７８のＹ軸方向両側の外縁部は、図１８に示されるように、±Ｙ軸方向内側にへこむ凹部７８ｃ，７８ｄを有している。本実施の形態では、凹部７８ｃのＹ軸方向における幅ΔＢｃと、凹部７８ｄのＹ軸方向における幅ΔＢｄとが同じであり、凹部７８ｃ，７８ｄは同じ上面視形状を有する。
As shown in FIG. 18, the translucent resist
後述するように、凹部７８ｃ，７８ｄの幅ΔＢｃ，ΔＢｄを基準幅として、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄを測定することができる。この測定結果に基づいて、バンプ電極７５の直下にある下部バリアメタル膜７１のサイドエッチング量の良否を正確に判定することができる。
As will be described later, the etching amounts Δc and Δd of the side etching portions 71ec and 71ed can be measured using the widths ΔBc and ΔBd of the
上記構成を有する半導体装置２の製造方法を図１９〜図２４を参照しつつ以下に説明する。図１９〜図２４は、半導体装置２の好適な製造工程を概略的に示す断面図である。
A method for manufacturing the
まず、図１９に示されるようなウエハプロセスが施された半導体基板（半導体ウエハ）１０を用意する。次に、たとえばスパッタリング法により、パッシベーション膜３０上と下部電極２３の露出面上とにＴｉＷ（チタン・タングステン合金）膜などの金属膜７１Ｃを成膜し、次いで、この金属膜７１Ｃ上にＡｕ膜などの下地金属膜７３Ｃを成膜する（図２０）。
First, a semiconductor substrate (semiconductor wafer) 10 subjected to a wafer process as shown in FIG. 19 is prepared. Next, a
次に、図２０の構造上に感光性樹脂膜を塗布し、当該感光性樹脂膜をフォトリソグラフィによりパターニングして図２１に示すレジスト膜７４を形成する。図２１に示されるように、レジスト膜７４は、接続孔３０ｈ及び凸状部分３０ｂの上に開口部７４ｈを有している。その後、たとえばシアン化金カリウムや亜硫酸金ナトリウムといっためっき溶液に半導体基板１０を浸し、電解めっき法により下地金属膜７３Ｃを析出核として開口部７４ｈの中にバンプ電極７５を形成する（図２２）。
Next, a photosensitive resin film is applied on the structure of FIG. 20, and the photosensitive resin film is patterned by photolithography to form a resist
その後、灰化処理によりレジスト膜７４を除去する。さらに、バンプ電極７５をエッチングマスクとし、ヨウ素−ヨウ化カリウム水溶液などのエッチング溶液を用いたウエットエッチングにより下地金属膜７３Ｃを選択的に除去する。この結果、図２３に示されるように、金属膜３１Ｃとバンプ電極７５との間に上部バリアメタル膜７３が形成される。
Thereafter, the resist
次に、スピンコート法や印刷法により図２３の構造上にポリイミド系材料やＰＢＯ（ポリベンゾオキサゾール）系材料の前駆体からなる感光性樹脂材料を塗布し、その塗布膜をフォトリソグラフィによりパターニングして、図２４に示すように透光性レジスト膜７７を形成する。透光性レジスト膜７７は上面視で矩形状を有している。
Next, a photosensitive resin material made of a polyimide-based material or a precursor of PBO (polybenzoxazole) -based material is applied onto the structure of FIG. 23 by spin coating or printing, and the coating film is patterned by photolithography. Then, a translucent resist
そして、透光性レジスト膜７７及びバンプ電極７５をエッチングマスクとし、過酸化水素水などのエッチング溶液を用いたウエットエッチングにより金属膜７１Ｃを選択的に除去する。この結果、図１７に示した半導体装置２が完成する。半導体装置２では、図１７に示されるように、被検査領域８０には金属膜パターン７１Ｔが形成されている。また、パッシベーション膜３０の凸状部分３０ｂと上部バリアメタル膜７３との間、及び、下部電極２３と上部バリアメタル膜７３との間に下部バリアメタル膜７１が形成されている。
Then, using the translucent resist
上記実施の形態１の場合と同様に、本実施の形態でも、パッシベーション膜３０のうちの平坦面上に形成された部分と比べて、パッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐの下方基端部上にサイドエッチング部７１ｅｃ，７１ｅｄが顕著に現れる。よって、パッシベーション膜３０の突起部３０ｐの下方基端部上に現れるサイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄを光学顕微鏡を用いて測定することで、下部バリアメタル膜７１のサイドエッチング量の良否を容易に判定することができる。
As in the case of the first embodiment, also in this embodiment, the lower base ends of the
また、本実施の形態では、サイドエッチング部７１ｅｃ，７１ｅｄの隣の領域にある凹部７８ｃ，７８ｄを基準パターン７８として使用することができる。このため、一方のサイドエッチング部７１ｅｃのエッチング量Δｃを凹部７８ｃの基準幅ΔＢｃと比較することで、サイドエッチング部７１ｅｃのエッチング量Δｃを正確且つ容易に把握することができる。また、他方のサイドエッチング部７１ｅｄのエッチング量Δｄを凹部７８ｄの基準幅ΔＢｄと比較することで、サイドエッチング部７１ｅｃのエッチング量Δｄを正確且つ容易に把握することもできる。
In the present embodiment, the
たとえば、予め、ダイボンディング工程でパッシベーション膜３０の凸状部分３０ｂにクラックを生じさせるエッチング量Δｃ，Δｄを測定しておき、凹部７８ｃ，７８ｄの基準幅ΔＢｃ，ΔＢｄをその測定値と一致させると、下部バリアメタル膜７１のサイドエッチング量がパッシベーション膜３０にクラックを生じさせ得るものか否かを容易に判定することができる。
For example, if the etching amounts Δc and Δd that cause cracks in the
なお、上記実施の形態１のレジストパターン３６（図８）が、金属膜３１Ｃのエッチングに使用されるエッチング溶液に可溶な材料（たとえば、カーボン系材料）からなる場合、金属膜パターン３１Ｔの寸法制御がむずかしくなる。これに対し、本実施の形態の透光性レジスト膜７７は、金属膜７１Ｃのエッチングに使用されるエッチング溶液に不溶な感光性樹脂材料で構成することができるものなので、金属膜パターン７１Ｔの所望の寸法を得ることができるという利点がある。
In the case where the resist pattern 36 (FIG. 8) of the first embodiment is made of a material soluble in an etching solution used for etching the
さらに、透光性レジスト膜７７は透明であるので、透光性レジスト膜７７と金属膜パターン７１Ｔとの寸法差を光学顕微鏡像から容易に把握することができる。よって、その結果だけで、下部バリアメタル膜７１のサイドエッチング量の良否を判定することができる。
Furthermore, since the translucent resist
以上に説明したように、被検査領域８０の光学顕微鏡像に現れる透光性レジスト膜７７と金属膜パターン７１Ｔとを同時に観察することで、実施の形態１の場合よりも、下部バリアメタル膜７１のサイドエッチング量の良否（許容量を超えているか否か）を高い感度で且つ容易に判定することができる。したがって、半導体チップ１をダイボンディングする前に、ダイボンディング時にクラックが発生する可能性の高い半導体装置（または半導体チップ）１を容易に選別することができる。
As described above, by observing simultaneously the translucent resist
実施の形態３．
次に、本発明に係る実施の形態３について説明する。図２５（Ａ），（Ｂ）は、実施の形態３の透光性レジスト膜７７Ａを示す上面視図である。この透光性レジスト膜７７Ａは、基準パターン７８Ａ及び金属膜パターン７１ＴＡの寸法を除いて、上記実施の形態２の透光性レジスト膜７７及び金属膜パターン７１Ｔと同じ工程で形成される。
Embodiment 3 FIG.
Next, a third embodiment according to the present invention will be described. 25A and 25B are top views showing the translucent resist
図２５（Ａ）に示されるように、透光性レジスト膜７７Ａの直下に金属膜パターン７１ＴＡが形成されている。この金属膜パターン７１ＴＡは、透光性レジスト膜７７Ａをエッチングマスクとして形成されたものである。
As shown in FIG. 25A, a metal film pattern 71TA is formed immediately below the translucent resist
透光性レジスト膜７７Ａの基準パターン７８Ａは、凸状配線２４，２４，２４上のパッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐとＸ軸方向に隣接する領域に形成されている。基準パターン７８ＡのＹ軸方向両側の外縁部は、図２５（Ａ）に示されるように、±Ｙ軸方向内側にへこむ凹部７８ｅ，７８ｆを有している。本実施の形態では、凹部７８ｅのＹ軸方向における幅ΔＢｅと、凹部７８ｆのＹ軸方向における幅ΔＢｆとが異なり、凹部７８ｅ，７８ｆは互いに異なる上面視形状を有する。
The
実施の形態３によれば、光学顕微鏡像に現れる透光性レジスト膜７７Ａと金属膜パターン７１ＴＡとを同時に比較観察することで、実施の形態２の場合よりも、下部バリアメタル膜７１のサイドエッチング量の良否（許容量を超えているか否か）を容易に判定することができる。また、本実施の形態の透光性レジスト膜７７Ａの基準パターン７８Ａは、異なる２つの基準幅ΔＢｅ，ΔＢｆを有するので、これら基準幅ΔＢｅ，ΔＢｆを用いて、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄをより正確且つ容易に把握することができる。
According to the third embodiment, the side etching of the lower
たとえば、図２５（Ａ）に示されるように、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄが小さい場合は、一方のサイドエッチング部７１ｅｃのエッチング量Δｃを基準幅ΔＢｅと比較することで、下部バリアメタル膜７１のサイドエッチング量が許容範囲内にあると容易に判定することができる。一方、図２５（Ｂ）に示されるように、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄが大きい場合は、サイドエッチング部７１ｅｄのエッチング量Δｄを基準幅ΔＢｆと比較することで、下部バリアメタル膜７１のサイドエッチング量が許容範囲外にあり、凸状部分３０ｂにクラックが生じた可能性が高いと判定することができる。
For example, as shown in FIG. 25A, when the etching amounts Δc and Δd of the side etching portions 71ec and 71ed are small, the etching amount Δc of one side etching portion 71ec is compared with the reference width ΔBe, It can be easily determined that the side etching amount of the lower
実施の形態４．
次に、本発明に係る実施の形態４について説明する。図２６は、実施の形態４の透光性レジスト膜７７Ｂを示す上面視図である。この透光性レジスト膜７７Ｂは、基準パターン７９及び金属膜パターン７１ＴＢの形状を除いて、上記実施の形態２の透光性レジスト膜７７及び金属膜パターン７１Ｔと同じ工程で形成される。
Embodiment 4 FIG.
Next, a fourth embodiment according to the present invention will be described. FIG. 26 is a top view showing the translucent resist
図２６に示されるように、透光性レジスト膜７７Ｂの直下に金属膜パターン７１ＴＢが形成されている。この金属膜パターン７１ＴＢは、透光性レジスト膜７７Ｂをエッチングマスクとして形成されたものである。
As shown in FIG. 26, a metal film pattern 71TB is formed immediately below the translucent resist
透光性レジスト膜７７Ｂの基準パターン７９は、凸状配線２４，２４，２４上のパッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐとＸ軸方向に隣接する領域に形成されている。基準パターン７９は、開口部７７ｈを有している。この開口部７７ｈの−Ｙ軸方向一端と基準パターン７９の外縁部との間に帯状領域７９ｅが形成され、開口部７７ｈの＋Ｙ軸方向他端と基準パターン７９の外縁部との間に帯状領域７９ｆが形成されている。一方の帯状領域７９ｅのＹ軸方向における幅ΔＢｅと、他方の帯状領域７９ｆのＹ軸方向における幅ΔＢｆとは同一である。
The
上記実施の形態１の場合と同様に、本実施の形態でも、パッシベーション膜３０のうちの平坦面上に形成された部分と比べて、パッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐの下方基端部上にサイドエッチング部７１ｅｃ，７１ｅｄが顕著に現れる。よって、パッシベーション膜３０の突起部３０ｐの下方基端部上に現れるサイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄを光学顕微鏡を用いて測定することで、下部バリアメタル膜７１のサイドエッチング量の良否を容易に判定することができる。
As in the case of the first embodiment, also in this embodiment, the lower base ends of the
また、本実施の形態では、サイドエッチング部７１ｅｃ，７１ｅｄの隣の領域にある帯状領域７９ｅ，７９ｆを基準パターン７９として使用することができる。このため、一方のサイドエッチング部７１ｅｃのエッチング量Δｃを帯状領域７９ｅの基準幅ΔＢｅと比較することで、エッチング量Δｃを正確且つ容易に把握することができる。また、他方のサイドエッチング部７１ｅｄのエッチング量Δｄを帯状領域７９ｆの基準幅ΔＢｆと比較することで、エッチング量Δｄを正確且つ容易に把握することもできる。
In the present embodiment, the strip-shaped
たとえば、予め、ダイボンディング工程でパッシベーション膜３０の凸状部分３０ｂにクラックを生じさせるエッチング量Δｃ，Δｄを測定しておき、帯状領域７９ｅ，７９ｆの基準幅ΔＢｅ，ΔＢｆをその測定値と一致させると、下部バリアメタル膜７１のサイドエッチング量がパッシベーション膜３０にクラックを生じさせ得るものか否かを容易に判定することができる。
For example, the etching amounts Δc and Δd that cause cracks in the
また、帯状領域７９ｅ，７９ｆの幅ΔＢｅ，ΔＢｆを判断基準として使用するので、図１８の凹部７８ｃ，７８ｄの幅ΔＢｃ，ΔＢｄを使用する場合と比べると、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄを把握しやすいという利点がある。
Further, since the widths ΔBe and ΔBf of the band-shaped
さらに、透光性レジスト膜７７Ｂは透明であるので、透光性レジスト膜７７と金属膜パターン７１Ｔとの寸法差を光学顕微鏡像から容易に把握することができる。よって、その結果だけで、下部バリアメタル膜７１のサイドエッチング量の良否を判定することができる。
Furthermore, since the translucent resist
以上に説明したように、光学顕微鏡像に現れる透光性レジスト膜７７Ｂと金属膜パターン７１ＴＢとを同時に観察することで、下部バリアメタル膜７１のサイドエッチング量の良否（許容量を超えているか否か）を高い感度で且つ容易に判定することができる。したがって、半導体チップ１をダイボンディングする前に、ダイボンディング時にクラックが発生する可能性の高い半導体装置（または半導体チップ）１を容易に選別することができる。
As described above, by simultaneously observing the translucent resist
実施の形態５．
次に、本発明に係る実施の形態５について説明する。図２７（Ａ），（Ｂ）は、実施の形態５の透光性レジスト膜７７Ｃを示す上面視図である。この透光性レジスト膜７７Ｃは、基準パターン７９Ｃ及び金属膜パターン７１ＴＣの寸法を除いて、上記実施の形態４の透光性レジスト膜７７Ｂ及び金属膜パターン７１ＴＢと同じ工程で形成される。
Embodiment 5 FIG.
Next, a fifth embodiment according to the present invention will be described. 27A and 27B are top views showing the translucent resist
図２７（Ａ）に示されるように、透光性レジスト膜７７Ｃの直下に金属膜パターン７１ＴＣが形成されている。この金属膜パターン７１ＴＣは、透光性レジスト膜７７Ｃをエッチングマスクとして形成されたものである。
As shown in FIG. 27A, a metal film pattern 71TC is formed immediately below the translucent resist
透光性レジスト膜７７Ｃの基準パターン７９Ｃは、凸状配線２４，２４，２４上のパッシベーション膜３０の突起部３０ｐ，３０ｐ，３０ｐとＸ軸方向に隣接する領域に形成されている。基準パターン７９Ｃは、開口部７７ｈｃを有している。この開口部７７ｈｃの−Ｙ軸方向一端と基準パターン７９Ｃの外縁部との間に帯状領域７９ｇが形成され、開口部７７ｈｃの＋Ｙ軸方向他端と基準パターン７９Ｃの外縁部との間に帯状領域７９ｈが形成されている。一方の帯状領域７９ｇのＹ軸方向における幅ΔＢｇと、他方の帯状領域７９ｈのＹ軸方向における幅ΔＢｈとは互いに異なり、帯状領域７９ｇ，７９ｈは互いに異なる上面視形状を有する。
The
上記のとおり、実施の形態５によれば、光学顕微鏡像に現れる透光性レジスト膜７７Ｃと金属膜パターン７１ＴＣとを同時に比較観察することで、下部バリアメタル膜７１のサイドエッチング量の良否（許容量を超えているか否か）を容易に判定することができる。また、本実施の形態の透光性レジスト膜７７Ｃの基準パターン７９Ｃは、異なる２つの基準幅ΔＢｇ，ΔＢｈを有するので、これら基準幅ΔＢｇ，ΔＢｈを用いて、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄをより正確且つ容易に把握することができる。
As described above, according to the fifth embodiment, by comparing and observing the translucent resist
たとえば、図２７（Ａ）に示されるように、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄが小さい場合は、一方のサイドエッチング部７１ｅｃのエッチング量Δｃを基準幅ΔＢｇと比較することで、下部バリアメタル膜７１のサイドエッチング量が許容範囲内にあると容易に判定することができる。一方、図２７（Ｂ）に示されるように、サイドエッチング部７１ｅｃ，７１ｅｄのエッチング量Δｃ，Δｄが大きい場合は、サイドエッチング部７１ｅｄのエッチング量Δｄを基準幅ΔＢｈと比較することで、下部バリアメタル膜７１のサイドエッチング量が許容範囲外にあり、凸状部分３０ｂにクラックが生じた可能性が高いと判定することができる。
For example, as shown in FIG. 27A, when the etching amounts Δc and Δd of the side etching portions 71ec and 71ed are small, the etching amount Δc of one side etching portion 71ec is compared with the reference width ΔBg, It can be easily determined that the side etching amount of the lower
実施の形態１〜５の変形例．
以上、図面を参照して本発明に係る種々の実施の形態について述べた。上記実施の形態１〜５の半導体装置は、たとえば、液晶パネルを駆動するドライバＩＣとして適用できる。
Modified examples of the first to fifth embodiments.
The various embodiments according to the present invention have been described above with reference to the drawings. The semiconductor devices of the first to fifth embodiments can be applied as a driver IC that drives a liquid crystal panel, for example.
上記実施の形態１〜５は、本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態５の透光性レジスト膜７７Ｃ（図２７（Ａ），（Ｂ））は、１つの開口部７７ｈｃを有するものであるが、これに限定されるものではなく、２つ以上の開口部を有する透光性レジスト膜を採用してもよい。
The said Embodiment 1-5 is an illustration of this invention, and can also employ | adopt various forms other than the above. For example, the translucent resist
また、上記実施の形態３の透光性レジスト膜７７Ａ（図２５（Ａ），（Ｂ））は、２つの凹部７８ｅ，７８ｆを有するが、これに限定されるものではなく、３つ以上の凹部を有する透光性レジスト膜を採用してもよい。
The translucent resist
１，２ 半導体装置、 １０ 半導体基板、 ２０ 層間絶縁層、 ２１ 下部配線、 ２２ 導電ビア（層間配線）、 ２３ 下部電極、 ２４ 凸状配線、 ３０ パッシベーション膜、 ３０ｂ 凸状部分、 ３０ｐ 突起部、 ３１ 下部バリアメタル膜、 ３１Ｃ 金属膜、 ３１Ｔ 検査用金属膜パターン、 ３３ 上部バリアメタル膜、 ３３Ｃ 下地金属膜、 ３４ レジスト膜、 ３５ バンプ電極、 ３６ レジストパターン、 ４０ 被検査領域、 ７１ 下部バリアメタル膜、 ７１Ｃ 金属膜、 ７１Ｔ，７１ＴＡ，７１ＴＢ 検査用金属膜パターン、 ７３ 上部バリアメタル膜、 ７３Ｃ 金属膜、 ７４ レジスト膜、 ７５ バンプ電極、 ７６ レジストパターン、 ７７，７７Ａ〜７７Ｃ，７７Ｍ，７７Ｌ 透光性レジスト膜、 ７８ｃ〜７８ｆ 凹部、 ７７ｈ，７７ｈｃ 開口部、 ８０ 被検査領域。
DESCRIPTION OF
Claims (23)
前記基板の主面上に形成された下部電極と、
前記下部電極の上面に達する接続孔を有し、前記接続孔を除いて前記下部電極の周縁部を含む領域を被覆するパッシベーション膜と、
前記接続孔における前記下部電極の上面を被覆し、且つ、前記周縁部上に位置する前記パッシベーション膜の凸状部分を被覆するように形成されたバリアメタル膜と、
前記下部電極と前記凸状部分との直上に前記バリアメタル膜を介して形成されたバンプ電極と、
前記バンプ電極から離れた領域で前記パッシベーション膜に形成されている段差部分を被覆する検査用金属膜パターンと、
を備えることを特徴とする半導体装置。 A substrate having a main surface on which a semiconductor integrated circuit is formed;
A lower electrode formed on the main surface of the substrate;
A passivation film that has a connection hole reaching the upper surface of the lower electrode, and covers a region including a peripheral edge of the lower electrode except for the connection hole;
A barrier metal film formed to cover the upper surface of the lower electrode in the connection hole and to cover the convex portion of the passivation film located on the peripheral edge;
A bump electrode formed via the barrier metal film immediately above the lower electrode and the convex portion;
A metal film pattern for inspection covering a step portion formed in the passivation film in a region away from the bump electrode;
A semiconductor device comprising:
前記パッシベーション膜は、前記半導体基板の当該主面に沿う所定方向に延びる突起部を有し、
前記段差部分は、前記突起部の側面を構成している
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The passivation film has a protrusion extending in a predetermined direction along the main surface of the semiconductor substrate,
The semiconductor device according to claim 1, wherein the step portion constitutes a side surface of the protrusion.
前記透光性レジスト膜は、基準パターンを含み、
前記基準パターンは、前記突起部と隣接する領域に形成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 5,
The translucent resist film includes a reference pattern,
The semiconductor device according to claim 1, wherein the reference pattern is formed in a region adjacent to the protrusion.
前記凹部は、
前記基準パターンの前記延伸方向一端部に形成された第１の凹部と、
前記基準パターンの前記延伸方向他端部に形成された第２の凹部と、
を含み、
前記第１の凹部と前記第２の凹部とは互いに異なる上面視形状を有する、
ことを特徴とする半導体装置。 The semiconductor device according to claim 7,
The recess is
A first recess formed at one end of the reference pattern in the extending direction;
A second recess formed in the other end of the reference pattern in the extending direction;
Including
The first recess and the second recess have different top view shapes,
A semiconductor device.
前記基準パターンは、
前記開口部の前記延伸方向一端と該基準パターンの外縁部との間に形成された第１の帯状領域と、
前記開口部の前記延伸方向他端と該基準パターンの外縁部との間に形成された第２の帯状領域と
を有し、
前記第１の帯状領域の前記延伸方向の幅と、前記第２の帯状領域の前記延伸方向の幅とが互いに異なることを特徴とする半導体装置。 The semiconductor device according to claim 10,
The reference pattern is
A first strip region formed between one end of the opening in the extending direction and an outer edge of the reference pattern;
A second band-shaped region formed between the other end of the opening in the extending direction and the outer edge of the reference pattern;
The semiconductor device according to claim 1, wherein a width in the extending direction of the first belt-like region and a width in the extending direction of the second belt-like region are different from each other.
前記半導体基板上に金属膜を形成する工程と、
前記下部電極の当該周縁部上に位置する前記パッシベーション膜の凸状部分と前記下部電極との直上に前記金属膜を介してバンプ電極を形成する工程と、
前記バンプ電極から離れた領域で前記パッシベーション膜に形成されている段差部分の直上の前記金属膜上にレジストパターンを形成する工程と、
前記バンプ電極及び前記レジストパターンをマスクとして前記金属膜をエッチングすることにより、前記接続孔における前記下部電極の上面と前記凸状部分とを被覆するバリアメタル膜を形成するとともに、前記段差部分を被覆する検査用金属膜パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate having a passivation film that has a connection hole reaching the upper surface of the lower electrode and covers the region including the peripheral edge of the lower electrode except for the connection hole;
Forming a metal film on the semiconductor substrate;
Forming a bump electrode via the metal film directly above the convex portion of the passivation film located on the peripheral edge of the lower electrode and the lower electrode;
Forming a resist pattern on the metal film immediately above the step portion formed in the passivation film in a region away from the bump electrode;
Etching the metal film using the bump electrode and the resist pattern as a mask forms a barrier metal film that covers the upper surface of the lower electrode and the convex portion in the connection hole, and covers the step portion. Forming a metal film pattern for inspection,
A method for manufacturing a semiconductor device, comprising:
前記パッシベーション膜は、前記半導体基板の当該主面に沿う所定方向に延びる突起部を有し、
前記段差部分は、前記突起部の側面を構成している
ことを特徴とする半導体装置の製造方法。 15. A method of manufacturing a semiconductor device according to claim 14,
The passivation film has a protrusion extending in a predetermined direction along the main surface of the semiconductor substrate,
The method of manufacturing a semiconductor device, wherein the step portion constitutes a side surface of the protrusion.
前記透光性レジスト膜は、基準パターンを含み、
前記基準パターンは、前記突起部と隣接する領域に形成されている
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 18,
The translucent resist film includes a reference pattern,
The method of manufacturing a semiconductor device, wherein the reference pattern is formed in a region adjacent to the protrusion.
前記バンプ電極が形成される前に、前記金属膜上に下地金属膜をパターン形成する工程をさらに備え、
前記バンプ電極は、前記下地金属膜を析出核として形成されるメッキ膜である
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 14 to 21,
Before the bump electrode is formed, further comprising a step of patterning a base metal film on the metal film,
The method of manufacturing a semiconductor device, wherein the bump electrode is a plating film formed using the base metal film as a precipitation nucleus.
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ID=45777210
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| JP2010159521A Withdrawn JP2012023181A (en) | 2010-07-14 | 2010-07-14 | Semiconductor device and manufacturing method thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10115649B1 (en) | 2017-04-28 | 2018-10-30 | Tohoku-Microtec Co., Ltd. | External connection mechanism, semiconductor device, and stacked package |
| US10199551B2 (en) | 2016-12-08 | 2019-02-05 | Samsung Electronics Co., Ltd. | Semiconductor light-emitting device |
-
2010
- 2010-07-14 JP JP2010159521A patent/JP2012023181A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10199551B2 (en) | 2016-12-08 | 2019-02-05 | Samsung Electronics Co., Ltd. | Semiconductor light-emitting device |
| US10115649B1 (en) | 2017-04-28 | 2018-10-30 | Tohoku-Microtec Co., Ltd. | External connection mechanism, semiconductor device, and stacked package |
| EP3396711A1 (en) | 2017-04-28 | 2018-10-31 | Tohoku-microtec Co., Ltd. | External connection mechanism, semiconductor device, and stacked package |
| JP2018190774A (en) * | 2017-04-28 | 2018-11-29 | 東北マイクロテック株式会社 | External connection mechanism, semiconductor device and lamination package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20131001 |