JP2012019032A - Solid state image pickup device and method for manufacturing the same, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、固体撮像装置、および、その製造方法、電子機器に関する。 The present invention relates to a solid-state imaging device, a manufacturing method thereof, and an electronic apparatus.
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。固体撮像装置は、複数の画素がマトリクス状に配列されている撮像領域が、半導体基板の面に設けられている。たとえば、固体撮像装置は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のイメージセンサチップを含む。 Electronic devices such as digital video cameras and digital still cameras include solid-state imaging devices. In a solid-state imaging device, an imaging region in which a plurality of pixels are arranged in a matrix is provided on the surface of a semiconductor substrate. For example, the solid-state imaging device includes a charge coupled device (CCD) type and a complementary metal oxide semiconductor (CMOS) type image sensor chip.
撮像領域において、複数の画素のそれぞれには、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。 In the imaging region, a photoelectric conversion unit is provided in each of the plurality of pixels. The photoelectric conversion unit is, for example, a photodiode, and generates signal charges by receiving light incident on the light receiving surface via an external optical system and performing photoelectric conversion.
そして、ＣＣＤ型では、撮像領域にて垂直方向に並ぶ複数の光電変換部の列の間に、垂直転送部が設けられている。垂直転送部は、垂直転送チャネル領域にゲート絶縁膜を介して対面するように複数の転送電極が設けられており、電荷読出し部によって光電変換部から読み出された信号電荷を、垂直方向へ転送する。 In the CCD type, a vertical transfer unit is provided between columns of a plurality of photoelectric conversion units arranged in the vertical direction in the imaging region. The vertical transfer unit is provided with a plurality of transfer electrodes in the vertical transfer channel region so as to face each other through a gate insulating film, and transfers the signal charge read from the photoelectric conversion unit by the charge reading unit in the vertical direction. To do.
そして、その垂直転送部によって１水平ライン（１行の画素）ごとに転送された信号電荷を、水平転送部が水平方向へ順次転送し、出力部が信号電荷を電圧に変換し、信号として出力する。このように、ＣＣＤ型では、いわゆる「電荷転送方式」で信号が出力される。 Then, the signal charges transferred for each horizontal line (one row of pixels) by the vertical transfer unit are sequentially transferred in the horizontal direction by the horizontal transfer unit, and the output unit converts the signal charges into a voltage and outputs it as a signal. To do. Thus, in the CCD type, a signal is output by a so-called “charge transfer method”.
ＣＣＤ型では、「電荷転送方式」の他に、「水平スキャン方式」で信号を出力することが提案されている。この「水平スキャン方式」においては、各垂直転送部に電荷検出部が設けられており、垂直転送部が転送した信号電荷を電荷検出部が電圧に変換する。そして、その電荷検出部から出力される信号電圧を順次走査して水平方向へ出力する。ＣＣＤ型では、この方式の採用によって、低消費電力や高速駆動を実現させている。そして、この方式においては、各垂直転送部に、信号処理部が設けられており、電荷検出部から出力される信号からノイズ成分を除去することで、画像品質の向上を実現している。信号処理部は、たとえば、キャパシタを含むＣＤＳ回路を用いて構成されており、固定パターンノイズについて除去する（たとえば、特許文献１，２参照）。
In the CCD type, it has been proposed to output a signal by the “horizontal scan method” in addition to the “charge transfer method”. In this “horizontal scan method”, each vertical transfer unit is provided with a charge detection unit, and the charge detection unit converts the signal charge transferred by the vertical transfer unit into a voltage. Then, the signal voltage output from the charge detector is sequentially scanned and output in the horizontal direction. The CCD type achieves low power consumption and high-speed driving by adopting this method. In this method, each vertical transfer unit is provided with a signal processing unit, and an image quality is improved by removing a noise component from a signal output from the charge detection unit. The signal processing unit is configured using, for example, a CDS circuit including a capacitor, and removes fixed pattern noise (see, for example,
また、ＣＣＤ型では、垂直転送部において、複数の転送電極の間を深さ方向で重ねずに、複数の転送電極を単一層から形成することによって、凸部を減少させて高感度化し、画像品質を向上させることが提案されている（たとえば、特許文献３参照）。 In the CCD type, in the vertical transfer portion, the plurality of transfer electrodes are formed from a single layer without overlapping the plurality of transfer electrodes in the depth direction, thereby reducing the convex portion and increasing the sensitivity. It has been proposed to improve the quality (for example, see Patent Document 3).
転送電極を形成する場合には、たとえば、複数の転送電極の間が開口するようにレジストパターンを導電膜上に形成後、その開口を埋め込むようにシュリンク材層をレジストパターン上に成膜する。その後、熱処理によって熱硬化させてレジストパターンの表面に熱硬化層を形成することで、その開口のサイズを縮小して微細開口を形成する。そして、その微細開口が形成されたレジストパターンをマスクとして導電膜をパターン加工することで、転送電極を形成する（たとえば、特許文献４参照）。 In the case of forming the transfer electrode, for example, after forming a resist pattern on the conductive film so as to open between the plurality of transfer electrodes, a shrink material layer is formed on the resist pattern so as to fill the opening. After that, by thermally curing by heat treatment to form a thermosetting layer on the surface of the resist pattern, the size of the opening is reduced to form a fine opening. Then, the transfer electrode is formed by patterning the conductive film using the resist pattern in which the fine openings are formed as a mask (see, for example, Patent Document 4).
図５４，図５５は、固体撮像装置の要部を示す図である。 54 and 55 are diagrams showing a main part of the solid-state imaging device.
図５４，図５５では、「水平スキャン方式」の固体撮像装置において、撮像領域ＰＡの画素Ｐの部分と、周辺領域ＳＡの信号処理部に含まれるキャパシタＣ１０Ｊの部分との断面を示している。 54 and 55 show cross sections of the pixel P portion of the imaging area PA and the capacitor C10J included in the signal processing section of the peripheral area SA in the “horizontal scan type” solid-state imaging device.
図５４，図５５に示すように、撮像領域ＰＡの画素Ｐの部分においては、フォトダイオード２１が半導体基板１１に設けられている。フォトダイオード２１は、受光面ＪＳにおいて、入射光を受光して光電変換を行うことによって、信号電荷を生成するように形成されている。
As shown in FIGS. 54 and 55, the
そして、図５４，図５５に示すように、半導体基板１１においてフォトダイオード２１に隣接するように、電荷読出しチャネル領域２２Ｒが設けられている。電荷読出しチャネル領域２２Ｒは、フォトダイオード２１で生成された信号電荷を読み出すように形成されている。
As shown in FIGS. 54 and 55, the charge readout channel region 22 </ b> R is provided so as to be adjacent to the
そして、図５４，図５５に示すように、半導体基板１１において電荷読出しチャネル領域２２Ｒに隣接するように、垂直転送チャネル領域２３Ｖが設けられている。垂直転送チャネル領域２３Ｖは、半導体基板１１の上面において、ゲート絶縁膜として機能する絶縁膜３１２を介して、転送電極３１が設けられており、フォトダイオード２１から読み出された信号電荷を垂直方向ｙへ転送する。図示していないが、転送電極３１は、垂直方向ｙにおいて複数が並んで配置されており、その垂直方向ｙに並んだ転送電極に、たとえば、４相の駆動パルス信号を順に供給することによって、信号電荷の転送が実施される。
As shown in FIGS. 54 and 55, a vertical
そして、図５４，図５５に示すように、半導体基板１１においてフォトダイオード２１と垂直転送チャネル領域２３Ｖとの間に介在するように、チャネルストッパー領域２４Ｓが設けられている。チャネルストッパー領域２４Ｓは、複数の画素Ｐの周囲において、各画素Ｐの間を分離するように形成されている。
54 and 55, a
また、図５４，図５５に示すように、半導体基板１１の上面には、転送電極３１を被覆するように、絶縁膜ＳＺが設けられている。そして、その絶縁膜ＳＺを介して、転送電極３１を被覆するように、遮光膜６０が設けられている。
As shown in FIGS. 54 and 55, an insulating film SZ is provided on the upper surface of the
これに対して、周辺領域ＳＡにおいては、図５４，図５５に示すように、キャパシタＣ１０Ｊが設けられている。キャパシタＣ１０Ｊは、下部電極Ｃ２１Ｊと、上部電極Ｃ１１Ｊとを含み、誘電体膜である絶縁膜３１２またはＳＺを挟んでいる。
On the other hand, in the peripheral area SA, as shown in FIGS. 54 and 55, a capacitor C10J is provided. The capacitor C10J includes a lower electrode C21J and an upper electrode C11J, and sandwiches an
具体的には、図５４に示すように、キャパシタＣ１０Ｊは、下部電極Ｃ２１Ｊが半導体基板１１に設けられている。下部電極Ｃ２１Ｊは、たとえば、半導体基板１１にＮ型不純物を高濃度に拡散させることで形成されている。例えば、リンを１×１０１５ｃｍ−２のドーズ量になるように、イオン注入する。そして、上部電極Ｃ１１Ｊが半導体基板１１の上面において絶縁膜３１２を介して設けられている。上部電極Ｃ１１Ｊは、たとえば、転送電極３１にパターン加工する際に用いた導電層を用いて形成される。
Specifically, as shown in FIG. 54, the capacitor C10J has a lower electrode C21J provided on the
また、図５５に示すように、キャパシタＣ１０Ｊは、下部電極Ｃ２１Ｊが半導体基板１１の上面において絶縁膜３１２を介して設けられている。下部電極Ｃ２１Ｊは、たとえば、転送電極３１にパターン加工する際に用いた導電層を用いて形成される。そして、上部電極Ｃ１１Ｊが半導体基板１１の上面において絶縁膜ＳＺを介して設けられている。上部電極Ｃ１１Ｊは、たとえば、遮光膜６０にパターン加工する際に用いた導電層を用いて形成される。
As shown in FIG. 55, the capacitor C10J has a lower electrode C21J provided on the upper surface of the
しかしながら、上記においては、撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが困難な場合がある。 However, in the above, it may be difficult to improve each characteristic such as the image quality of the captured image, the downsizing of the apparatus, the reliability of the apparatus, and the manufacturing efficiency.
具体的には、図５４に示す場合においては、下部電極Ｃ２１ＪとしてＮ＋拡散層を形成するために高濃度のリンをイオン注入するので、フォトレジストマスクが硬化する場合がある。このため、これを除去する際には、高パワーでの酸素プラズマによる灰化処理が必要になるので、これによるダメージによって、固体撮像装置の暗電流特性が劣化し、撮像画像の画像品質を向上することが困難な場合がある。 Specifically, in the case shown in FIG. 54, since the high concentration phosphorus is ion-implanted to form the N + diffusion layer as the lower electrode C21J, the photoresist mask may be cured. For this reason, when removing this, an ashing process with high-power oxygen plasma is required, and the damage caused by this deteriorates the dark current characteristics of the solid-state imaging device and improves the image quality of the captured image. It may be difficult to do.
また、ＣＣＤ型においては、電荷転送部におけるフリンジ電界を強めて、高い電荷転送効率を得るために、比較的厚い膜厚（たとえば、４０ｎｍ程度）で、ゲート絶縁膜として機能する絶縁膜３１２を形成する必要がある。このため、図５４に示すように、キャパシタＣ１０Ｊにおいては、この厚い絶縁膜３１２を上部電極Ｃ１１Ｊと下部電極Ｃ２１Ｊとが挟んでいるので、十分な静電容量を得ることが困難な場合がある。必要な静電容量値を得るためには、複数の異なる膜厚で絶縁膜を形成する必要があるので、工程数が増大し、工程の複雑化が生じる。
In the CCD type, in order to increase the fringe electric field in the charge transfer portion and obtain high charge transfer efficiency, an
さらに、この場合においては、キャパシタＣ１０Ｊへ光が入射して、電子−正孔対が発生し、蓄積電荷量が変動する場合がある。この不具合を解決するためには、キャパシタＣ１０Ｊを遮光膜で覆うことが考えられるが、この場合においても、製造工程数の増加を招く。 Furthermore, in this case, light may enter the capacitor C10J, electron-hole pairs may be generated, and the accumulated charge amount may fluctuate. In order to solve this problem, it is conceivable to cover the capacitor C10J with a light shielding film. However, in this case as well, the number of manufacturing steps is increased.
また、図５５に示す場合においては、上部電極Ｃ１１Ｊと下部電極Ｃ２１Ｊとの間の絶縁膜ＳＺは、膜厚が、転送電極３１と金属の遮光膜６０に印加される最大の電位差を考慮して決定される。このため、たとえば、２００ｎｍ程度の厚い膜厚が必要である。よって、膜厚が厚いため、単位面積当たりの容量値が小さいので、所望の容量値を実現するためには、電極面積を相当に大きくする必要がある。
In the case shown in FIG. 55, the insulating film SZ between the upper electrode C11J and the lower electrode C21J has a film thickness in consideration of the maximum potential difference applied to the
このように、固体撮像装置においては、撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが困難な場合がある。 As described above, in the solid-state imaging device, it may be difficult to improve the characteristics such as the image quality of the captured image, the size reduction of the device, the reliability of the device, and the manufacturing efficiency.
したがって、本発明は、撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現可能な、固体撮像装置、および、その製造方法、電子機器を提供する。 Therefore, the present invention provides a solid-state imaging device that can be easily improved with respect to characteristics such as image quality of captured images, device miniaturization, device reliability, and manufacturing efficiency, and a method for manufacturing the solid-state imaging device. Provide equipment.
本発明の固体撮像装置は、光電変換部が生成した信号電荷を転送する転送電極と、第１キャパシタ電極および第２キャパシタ電極が誘電体膜を挟んでいるキャパシタとを有し、前記第１キャパシタ電極および前記第２キャパシタ電極は、前記転送電極が設けられた基板の面に沿って並んでおり、前記転送電極へ加工される導電体膜から形成された。 The solid-state imaging device of the present invention includes a transfer electrode that transfers a signal charge generated by a photoelectric conversion unit, and a capacitor in which a first capacitor electrode and a second capacitor electrode sandwich a dielectric film, and the first capacitor The electrode and the second capacitor electrode are arranged along the surface of the substrate on which the transfer electrode is provided, and are formed from a conductor film that is processed into the transfer electrode.
本発明の電子機器は、光電変換部が生成した信号電荷を転送する転送電極と、第１キャパシタ電極および第２キャパシタ電極が誘電体膜を挟んでいるキャパシタとを有し、前記第１キャパシタ電極および前記第２キャパシタ電極は、前記転送電極が設けられた基板の面に沿って並んでおり、前記転送電極へ加工される導電体膜から形成された。 The electronic apparatus of the present invention includes a transfer electrode that transfers a signal charge generated by the photoelectric conversion unit, and a capacitor in which the first capacitor electrode and the second capacitor electrode sandwich a dielectric film, and the first capacitor electrode The second capacitor electrode is arranged along a surface of the substrate on which the transfer electrode is provided, and is formed from a conductor film that is processed into the transfer electrode.
本発明の固体撮像装置の製造方法、光電変換部が生成した信号電荷を転送する転送電極を形成する転送電極形成工程と、第１キャパシタ電極および第２キャパシタ電極が誘電体膜を挟んでいるキャパシタを形成するキャパシタ形成工程とを有し、前記キャパシタ形成工程では、前記転送電極が設けられた基板の面に沿って前記第１キャパシタ電極および前記第２キャパシタ電極が並ぶように、前記転送電極へ加工される導電体膜から前記第１キャパシタ電極および前記第２キャパシタ電極を形成する。 Manufacturing method of solid-state imaging device of the present invention, transfer electrode forming step of forming a transfer electrode for transferring a signal charge generated by a photoelectric conversion unit, and a capacitor in which a first capacitor electrode and a second capacitor electrode sandwich a dielectric film Forming a capacitor, and in the capacitor forming step, the first capacitor electrode and the second capacitor electrode are arranged along the surface of the substrate on which the transfer electrode is provided. The first capacitor electrode and the second capacitor electrode are formed from the conductor film to be processed.
本発明においては、転送電極が設けられた基板の面に沿って第１キャパシタ電極および第２キャパシタ電極が並ぶように、転送電極へ加工される導電体膜から第１キャパシタ電極および第２キャパシタ電極を形成する。 In the present invention, the first capacitor electrode and the second capacitor electrode are formed from the conductor film processed into the transfer electrode so that the first capacitor electrode and the second capacitor electrode are arranged along the surface of the substrate on which the transfer electrode is provided. Form.
本発明によれば、撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現可能な、固体撮像装置、および、その製造方法、電子機器を提供することができる。 According to the present invention, it is possible to easily improve each characteristic such as the image quality of the captured image, the downsizing of the device, the reliability of the device, the manufacturing efficiency, and the like, the manufacturing method thereof, the electronic Equipment can be provided.
以下に、本発明の実施形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
なお、説明は、下記の順序で行う。
１．実施形態１（キャパシタが櫛形状の電極＋ハードマスクにサイドウォール）
２．実施形態２（キャパシタが櫛形状の電極＋電極にサイドウォール）
３．実施形態３（キャパシタが櫛形状の電極）
４．実施形態４（キャパシタが櫛形状の電極＋レジストをシュリンク）
５．実施形態５（キャパシタが櫛形状の電極＋ギャップがテーパー状）
６．実施形態６（キャパシタが櫛形状の電極＋シリサイド表面）
７．実施形態７（キャパシタが櫛形状の電極＋配線が櫛形状）
８．実施形態８（キャパシタが櫛形状の電極＋配線が櫛形状＋金属遮光膜）
９．実施形態９（キャパシタが短冊状の電極）
１０．実施形態１０（キャパシタが短冊状の電極＋配線が櫛形状）
１１．実施形態１１（キャパシタが短冊状の電極＋配線が櫛形状＋金属遮光膜）
１２．実施形態１２（キャパシタが短冊状の電極＋配線の下に他方のキャパシタ電極無し）
１３．実施形態１３（実施形態１２＋配線が櫛形状）
１４．実施形態１４（実施形態１３＋金属遮光膜）
１５．その他
The description will be given in the following order.
1. Embodiment 1 (capacitor is comb-shaped electrode + hard mask side wall)
2. Embodiment 2 (capacitor is comb-shaped electrode + electrode side wall)
3. Embodiment 3 (a capacitor is a comb-shaped electrode)
4). Embodiment 4 (capacitor shrinks comb-shaped electrode + resist)
5. Embodiment 5 (capacitor is comb-shaped electrode + gap is tapered)
6). Embodiment 6 (capacitor is comb-shaped electrode + silicide surface)
7). Embodiment 7 (capacitor is comb-shaped electrode + wiring is comb-shaped)
8). Embodiment 8 (capacitor is comb-shaped electrode + wiring is comb-shaped + metal light shielding film)
9. Embodiment 9 (capacitor is strip-shaped electrode)
10. Embodiment 10 (capacitor is strip-shaped electrode + wiring is comb-shaped)
11. Embodiment 11 (capacitor is strip-shaped electrode + wiring is comb-shaped + metal light shielding film)
12 Embodiment 12 (capacitor is strip-shaped electrode + no other capacitor electrode under wiring)
13. Embodiment 13 (Embodiment 12 + wiring is comb-shaped)
14 Embodiment 14 (Embodiment 13 + metal light shielding film)
15. Other
＜１．実施形態１＞
［Ａ］装置構成
［Ａ−１］カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
<1.
[A] Device Configuration [A-1] Main Configuration of Camera FIG. 1 is a configuration diagram showing the configuration of the
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、駆動回路部４３と、信号処理部４４とを有する。
As shown in FIG. 1, the
カメラ４０において、固体撮像装置１は、光学系４２を介して被写体像として入射する入射光Ｈを、撮像面ＰＳで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、駆動回路部４３から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出して、ローデータとして出力する。
In the
カメラ４０において、光学系４２は、結像レンズや絞りなどの光学部材を含み、入射光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
In the
カメラ４０において、駆動回路部４３は、各種の制御信号を固体撮像装置１と信号処理部４４とに出力し、固体撮像装置１と信号処理部４４とを制御して駆動させる。
In the
カメラ４０において、信号処理部４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、デジタル画像を生成するように構成されている。
In the
［Ａ−２］固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
[A-2] Main Configuration of Solid-State Imaging Device The overall configuration of the solid-
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す図である。図２では、上面を示している。
FIG. 2 is a diagram illustrating an overall configuration of the solid-
図２に示すように、本実施形態の固体撮像装置１は、「水平スキャン方式」のＣＣＤ型イメージセンサである。固体撮像装置１は、半導体基板１１の面（ｘｙ面）に撮像領域ＰＡが設けられており、この撮像領域ＰＡ（図１に示した撮像面ＰＳに相当）において撮像が行われる。
As shown in FIG. 2, the solid-
撮像領域ＰＡには、図２に示すように、画素Ｐと電荷読出し部ＲＯと垂直転送部ＶＴと電荷検出部２３とが設けられている。
As shown in FIG. 2, the imaging area PA includes a pixel P, a charge readout unit RO, a vertical transfer unit VT, and a
画素Ｐは、図２に示すように、撮像領域ＰＡに複数が設けられており、それぞれが、水平方向ｘと垂直方向ｙとにおいて、マトリクス状に並ぶように配置されている。そして、この複数の画素Ｐの周囲においては、各画素Ｐの間を分離するように、素子分離部ＳＢが設けられている。画素Ｐは、受光面ＪＳにおいて、被写体像による光を受光して光電変換を行うことによって、信号電荷を生成する。 As shown in FIG. 2, a plurality of pixels P are provided in the imaging area PA, and each of the pixels P is arranged in a matrix in the horizontal direction x and the vertical direction y. In addition, around the plurality of pixels P, an element separation unit SB is provided so as to separate the pixels P from each other. The pixel P generates a signal charge by receiving light from the subject image and performing photoelectric conversion on the light receiving surface JS.
電荷読出し部ＲＯは、図２に示すように、撮像領域ＰＡにおいて、複数の画素Ｐに対応するように複数が設けられており、その画素Ｐが生成した信号電荷を、垂直転送部ＶＴへ読み出す。 As shown in FIG. 2, a plurality of charge readout units RO are provided in the imaging area PA so as to correspond to the plurality of pixels P, and the signal charges generated by the pixels P are read out to the vertical transfer unit VT. .
垂直転送部ＶＴは、図２に示すように、撮像領域ＰＡにおいて、垂直方向ｙに並ぶ複数の画素Ｐに対応するように、垂直方向ｙに延在している。また、垂直転送部ＶＴは、垂直方向ｙに並ぶ複数の画素Ｐからなる列の間に配置されている。垂直転送部ＶＴは、複数が撮像領域ＰＡに設けられており、複数の垂直転送部ＶＴが、水平方向ｘに並ぶ複数の画素Ｐのそれぞれに対応するように、水平方向ｘに並んでいる。この垂直転送部ＶＴは、いわゆる垂直転送ＣＣＤであって、電荷読出し部ＲＯを介して、画素Ｐから読み出された信号電荷を垂直方向ｙへ順次転送する。詳細については後述するが、垂直転送部ＶＴは、複数の転送電極（図示無し）が垂直方向ｙに並んで配置されており、各転送電極に、たとえば、４相の駆動パルス信号を順に供給することによって、この信号電荷の転送を実施する。 As shown in FIG. 2, the vertical transfer unit VT extends in the vertical direction y so as to correspond to a plurality of pixels P arranged in the vertical direction y in the imaging area PA. Further, the vertical transfer unit VT is disposed between columns of a plurality of pixels P arranged in the vertical direction y. A plurality of vertical transfer units VT are provided in the imaging area PA, and the plurality of vertical transfer units VT are arranged in the horizontal direction x so as to correspond to each of the plurality of pixels P arranged in the horizontal direction x. The vertical transfer unit VT is a so-called vertical transfer CCD, and sequentially transfers signal charges read from the pixels P in the vertical direction y via the charge reading unit RO. As will be described in detail later, the vertical transfer unit VT has a plurality of transfer electrodes (not shown) arranged in the vertical direction y, and sequentially supplies, for example, a four-phase drive pulse signal to each transfer electrode. Thus, this signal charge transfer is performed.
電荷検出部２３は、図２に示すように、撮像領域ＰＡにおいて、垂直転送部ＶＴの下端部に設けられており、垂直転送部ＶＴが転送した信号電荷を信号電圧に変換して出力する出力回路を有する。
As shown in FIG. 2, the
そして、半導体基板１１の面（ｘｙ面）において、撮像領域ＰＡの周辺に位置する周辺領域ＳＡには、信号処理回路３１Ｓと、水平出力回路３２Ｓと、水平走査回路３３Ｓとが、周辺回路として設けられている。
A signal processing circuit 31S, a horizontal output circuit 32S, and a horizontal scanning circuit 33S are provided as peripheral circuits in the peripheral area SA located around the imaging area PA on the surface (xy plane) of the
信号処理回路３１Ｓは、図２に示すように、周辺領域ＳＡにおいて、電荷検出部２３の下側に設けられており、電荷検出部２３から出力された信号について信号処理を実施して出力する。信号処理回路３１Ｓは、たとえば、ノイズ成分を除去するノイズ除去回路として、ＣＤＳ回路を含む。
As shown in FIG. 2, the
水平出力回路３２Ｓは、図２に示すように、周辺領域ＳＡにおいて、信号処理回路３１Ｓの下側に設けられており、信号処理回路３１Ｓで信号処理されて出力された信号を、水平方向ｘへ出力する。ここでは、水平出力回路３２Ｓは、水平走査回路３３Ｓから順次供給される水平走査信号に基づいて、アナログ画像信号を順次出力する。 As shown in FIG. 2, the horizontal output circuit 32S is provided below the signal processing circuit 31S in the peripheral area SA, and the signal processed and output by the signal processing circuit 31S is output in the horizontal direction x. Output. Here, the horizontal output circuit 32S sequentially outputs analog image signals based on the horizontal scanning signals sequentially supplied from the horizontal scanning circuit 33S.
水平走査回路３３Ｓは、図２に示すように、周辺領域ＳＡにおいて、水平出力回路３２Ｓの下側に設けられている。水平走査回路３３Ｓは、シフトレジスタを含み、水平出力回路３２Ｓへ水平走査信号を順次供給することによって、信号処理回路３１Ｓから出力された信号を、水平方向ｘへ出力させる。たとえば、２相の水平走査信号を供給して、１水平ライン（１行の画素）ごとに画素単位で信号を出力させる。 As shown in FIG. 2, the horizontal scanning circuit 33S is provided below the horizontal output circuit 32S in the peripheral area SA. The horizontal scanning circuit 33S includes a shift register, and sequentially supplies horizontal scanning signals to the horizontal output circuit 32S, thereby outputting the signals output from the signal processing circuit 31S in the horizontal direction x. For example, two-phase horizontal scanning signals are supplied, and signals are output in units of pixels for each horizontal line (pixels in one row).
図３は、本発明にかかる実施形態１において、周辺回路の要部構成を示す回路図である。 FIG. 3 is a circuit diagram showing the main configuration of the peripheral circuit in the first embodiment according to the present invention.
図３に示すように、信号処理回路３１Ｓは、キャパシタＣ１０と、サンプリングスイッチＳＷ３１と、サンプルホールドキャパシタＳＨ３１とを有する。信号処理回路３１Ｓにおいては、電荷検出部２３から信号が出力される垂直信号線ＶＳの出力端にキャパシタＣ１０が接続されている。そして、このキャパシタＣ１０の出力端と基準電位（たとえば、グランド）との間に、サンプリングスイッチＳＷ３１と、サンプルホールドキャパシタＳＨ３１とが並列に接続されている。
As shown in FIG. 3, the signal processing circuit 31S includes a capacitor C10, a sampling switch SW31, and a sample and hold capacitor SH31. In the signal processing circuit 31S, a capacitor C10 is connected to the output terminal of the vertical signal line VS from which a signal is output from the
水平出力回路３２Ｓは、信号処理回路３１Ｓの出力端に接続された水平スイッチＳＷ３２を含む。水平出力回路３２Ｓにおいては、水平走査回路３３Ｓから供給される水平走査信号に応じて、水平スイッチＳＷ３２がオン状態になり、信号処理回路３１Ｓから出力された信号を、水平信号線ＨＳへ出力する。 The horizontal output circuit 32S includes a horizontal switch SW32 connected to the output terminal of the signal processing circuit 31S. In the horizontal output circuit 32S, the horizontal switch SW32 is turned on in response to the horizontal scanning signal supplied from the horizontal scanning circuit 33S, and the signal output from the signal processing circuit 31S is output to the horizontal signal line HS.
［Ａ−３］固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置１の詳細内容について説明する。
[A-3] Detailed Configuration of Solid-State Imaging Device The detailed contents of the solid-
図４〜図６は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
4-6 is a figure which shows the principal part of a solid-state imaging device in
図４は、断面図であって、図２に示す各部分を示している。図４において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 FIG. 4 is a cross-sectional view showing each part shown in FIG. In FIG. 4, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the capacitor C10 included in the signal processing circuit 31S.
図５は、平面図であって、撮像領域ＰＡの画素Ｐおよび垂直転送部ＶＴの部分を拡大して示している。図５では、図２に示したＸ１−Ｘ２部分およびＹ１−Ｙ２部分を表示している。 FIG. 5 is a plan view, and shows an enlarged view of the pixel P and the vertical transfer portion VT in the imaging area PA. In FIG. 5, the X1-X2 portion and the Y1-Y2 portion shown in FIG. 2 are displayed.
図６は、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 FIG. 6 is a plan view showing the capacitor C10 included in the signal processing circuit 31S in an enlarged manner.
固体撮像装置は、図４に示すように、半導体基板１１を含む。半導体基板１１は、たとえば、シリコン半導体基板である。
As shown in FIG. 4, the solid-state imaging device includes a
図４に示すように、撮像領域ＰＡにおいては、半導体基板１１の内部に、フォトダイオード２１と、電荷読出しチャネル領域２２Ｒと、垂直転送チャネル領域２３Ｖと、チャネルストッパー領域２４Ｓとが設けられている。そして、半導体基板１１の表面においては、転送電極３１と、絶縁膜ＳＺと、遮光膜６０とが、絶縁膜３１２を介在して設けられている。
As shown in FIG. 4, in the imaging region PA, a
これに対して、周辺領域ＳＡにおいては、図４に示すように、半導体基板１１の表面に、フィールド酸化膜３２６と絶縁膜３１２とを介在して、キャパシタＣ１０が設けられている。そして、そのキャパシタＣ１０を被覆するように絶縁膜ＳＺが形成されている。この他に、周辺領域ＳＡにおいては、図６に示すように、第１金属配線６１と、第２金属配線６２とが設けられている。
On the other hand, in the peripheral region SA, as shown in FIG. 4, a capacitor C10 is provided on the surface of the
固体撮像装置を構成する各部について、順次説明する。 Each part which comprises a solid-state imaging device is demonstrated sequentially.
（ａ）撮像領域
（ａ−１）フォトダイオード２１
フォトダイオード２１は、図４に示すように、画素Ｐに対応するように、半導体基板１１に設けられている。
(A) Imaging region (a-1)
As shown in FIG. 4, the
フォトダイオード２１は、光を受光面ＪＳで受光し、光電変換することによって信号電荷を生成するように構成されている。
The
具体的には、フォトダイオード２１は、半導体基板１１の内部において表面側に位置する部分に設けられている。図示を省略しているが、フォトダイオード２１は、たとえば、半導体基板１１内に形成したｐ型半導体ウェル領域（ｐ）（図示無し）上に、ｎ型半導体領域（ｎ）（図示無し）とｐ型半導体領域（ｐ＋）（図示無し）とが順次形成されることによって構成される。ｎ型半導体領域（ｎ）は、信号電荷蓄積領域として機能する。そして、ｐ型半導体領域（ｐ＋）は、正孔蓄積領域として機能し、信号電荷蓄積領域であるｎ型半導体領域（ｎ）において、暗電流が生ずることを抑制するように構成されている。
Specifically, the
（ａ−２）電荷読出しチャネル領域２２Ｒ
電荷読出しチャネル領域２２Ｒは、図４に示すように、電荷読出し部ＲＯに対応するように設けられている。電荷読出しチャネル領域２２Ｒは、フォトダイオード２１にて生成された信号電荷を読み出すように構成されている。
(A-2) Charge
As shown in FIG. 4, the charge read
具体的には、電荷読出しチャネル領域２２Ｒは、図４に示すように、半導体基板１１の内部の表面側に位置する部分において、フォトダイオード２１に隣接するように設けられている。
Specifically, as shown in FIG. 4, the charge readout channel region 22 </ b> R is provided adjacent to the
ここでは、電荷読出しチャネル領域２２Ｒは、水平方向ｘにおいてフォトダイオード２１の左側に配置されている。たとえば、電荷読出しチャネル領域２２Ｒは、ｐ型半導体領域として構成されている。
Here, the charge
（ａ−３）垂直転送チャネル領域２３Ｖ
垂直転送チャネル領域２３Ｖは、図４に示すように、垂直転送部ＶＴに対応するように設けられている。垂直転送チャネル領域２３Ｖは、電荷読出し部ＲＯによってフォトダイオード２１から読み出された信号電荷を、垂直転送チャネル領域２３Ｖにて転送するように構成されている。
(A-3) Vertical
As shown in FIG. 4, the vertical
具体的には、垂直転送チャネル領域２３Ｖは、図４に示すように、半導体基板１１の内部の表面側に位置する部分において、電荷読出しチャネル領域２２Ｒに隣接して設けられている。
Specifically, as shown in FIG. 4, the vertical
ここでは、垂直転送チャネル領域２３Ｖは、水平方向ｘにおいて電荷読出しチャネル領域２２Ｒの左側に配置されている。たとえば、垂直転送チャネル領域２３Ｖは、半導体基板１１の内部のｐ型半導体ウェル領域（ｐ）（図示無し）上に、ｎ型半導体領域（ｎ）（図示無し）を設けることによって構成されている。
Here, the vertical
（ａ−４）チャネルストッパー領域２４Ｓ
チャネルストッパー領域２４Ｓは、図４に示すように、素子分離部ＳＢに対応するように設けられている。
(A-4)
As shown in FIG. 4, the
具体的には、チャネルストッパー領域２４Ｓは、図４に示すように、半導体基板１１の内部の表面側に位置する部分に設けられている。
Specifically, the
ここでは、チャネルストッパー領域２４Ｓは、図４に示すように、水平方向ｘにおいて垂直転送チャネル領域２３Ｖの左側に位置し、垂直転送チャネル領域２３Ｖと、隣の列に配置されたフォトダイオード２１との間に介在するように設けられている。
Here, as shown in FIG. 4, the
図２に示したように、垂直方向ｙにおいても、複数の画素Ｐの間を分離するように素子分離部ＳＢが設けられている。このため、この部分の断面については図示していないが、上述のチャネルストッパー領域２４Ｓが、垂直方向ｙに並ぶ２つのフォトダイオード２１の間に設けられている。
As shown in FIG. 2, the element separation unit SB is provided so as to separate the plurality of pixels P also in the vertical direction y. For this reason, although the cross section of this portion is not shown, the
上記のチャネルストッパー領域２４Ｓは、たとえば、半導体基板１１の内部のｐ型半導体ウェル領域（ｐ）（図示無し）上に、ｐ型半導体領域（ｐ＋）（図示無し）を設けることによって構成されており、電位障壁を形成して信号電荷の流出入を防止している。
The
（ａ−５）転送電極３１
転送電極３１は、図４に示すように、垂直転送部ＶＴに対応するように、半導体基板１１の上方に設けられており、読み出された信号電荷を垂直方向ｙへ転送する垂直転送電極として機能する。
(A-5)
As shown in FIG. 4, the
具体的には、転送電極３１は、図４に示すように、半導体基板１１の上面において、ゲート絶縁膜として機能する絶縁膜３１２を介して、垂直転送チャネル領域２３Ｖに対面するように設けられている。転送電極３１は、複数が垂直方向ｙにおいて、絶縁膜３１７を隔てて並ぶように設けられている。
Specifically, as shown in FIG. 4, the
また、図示していないが、転送電極３１は、電荷読出し部ＲＯに対応して設けられた部分を含み、フォトダイオード２１にて生成された信号電荷を読み出す、電荷読出し電極として機能するように構成されている。
Although not shown, the
たとえば、転送電極３１は、ポリシリコンなどの導電材料を用いて形成されており、たとえば、シリコン酸化膜によって形成された絶縁膜３１２上に設けられている。
For example, the
そして、図４に示すように、転送電極３１の上面には、絶縁膜ＳＺを介して、遮光膜６０が設けられている。
As shown in FIG. 4, a
図５に示すように、転送電極３１は、第１転送電極３１Ａと第２転送電極３１Ｂとを含む。
As shown in FIG. 5, the
第１転送電極３１Ａは、図５に示すように、水平方向ｘにおいて複数が分離するように設けられている。
As shown in FIG. 5, the
第２転送電極３１Ｂは、図５に示すように、垂直方向ｙに並ぶ複数のフォトダイオード２１の間において、水平方向ｘに延在して複数が連結するように設けられている。第２転送電極３１Ｂは、第１転送電極３１Ａと同一の層から形成されている。
As shown in FIG. 5, the
転送電極３１においては、第１転送電極３１Ａと第２転送電極３１Ｂとが、一のフォトダイオード２１に対して配置されており、垂直方向ｙにおいて交互に繰り返し並んでいる。つまり、この２種類の転送電極３１Ａ，３１Ｂが、垂直方向において交互に並んで設けられている。
In the
そして、図５に示すように、転送電極３１のそれぞれに対応するようにシャント配線４１が設けられている。シャント配線４１は、転送電極３１よりも低抵抗であり、たとえば、タングステンにより形成されている。
As shown in FIG. 5, shunt wirings 41 are provided so as to correspond to the
シャント配線４１は、図５に示すように、第１シャント配線４１Ａと第２シャント配線４１Ｂとを含む。
As shown in FIG. 5, the
第１シャント配線４１Ａは、図５に示すように、水平方向ｘに並ぶ複数の第１転送電極３１Ａのそれぞれにコンタクトを介して電気的に接続されている。
As shown in FIG. 5, the
第２シャント配線４１Ｂは、図５に示すように、水平方向ｘに並ぶ複数の第２転送電極３１Ｂのそれぞれにコンタクトを介して電気的に接続されている。
As shown in FIG. 5, the second shunt wiring 41B is electrically connected to each of the plurality of
シャント配線４１は、第１シャント配線４１Ａおよび第２シャント配線４１Ｂの全てが、垂直方向ｙに並ぶ複数のフォトダイオード２１の間にて、水平方向ｘに延在しており、第２転送電極３１Ｂの上方において、垂直方向ｙに交互に繰り返し並んでいる。
In the
シャント配線４１について、図４では図示していないが、転送電極３１の上方にシャント配線４１が設けられており、これらを被覆するように、絶縁膜ＳＺと遮光膜６０とが設けられている。
Although the
本実施形態においては、第１シャント配線４１Ａを通じて第１転送電極３１Ａに読出しパルス（ΦＲ）を供給することによって、フォトダイオード２１に蓄積された信号電荷を垂直転送チャネル領域２３Ｖへ読み出す。その後、第１転送電極３１Ａと第２転送電極３１Ｂへの転送パルス（ΦＶ１〜Ｖ４）の供給を、第１シャント配線４１Ａと第２シャント配線４１Ｂを通じて行うことで、その読み出された信号電荷を垂直転送チャネル領域２３Ｖにおいて垂直方向ｙに転送する。
In the present embodiment, by supplying a read pulse (ΦR) to the
（ａ−６）遮光膜６０
遮光膜６０は、図４に示すように、半導体基板１１の上方に設けられている。
(A-6)
As shown in FIG. 4, the
ここでは、遮光膜６０は、図４に示すように、半導体基板１１の表面上にて、電荷読出しチャネル領域２２Ｒと垂直転送チャネル領域２３Ｖの上方に形成されている。この遮光膜６０は、絶縁膜ＳＺを介して、転送電極３１を被覆するように設けられている。
Here, as shown in FIG. 4, the
遮光膜６０は、光を遮光する遮光材料であって、たとえば、タングステン，アルミニウムなどの金属材料を用いて形成されている。
The
（ｂ）周辺領域ＳＡ
（ｂ−１）キャパシタＣ１０
キャパシタＣ１０は、図４に示すように、周辺領域ＳＡにおいて、半導体基板１１の表面に設けられている。
(B) Surrounding area SA
(B-1) Capacitor C10
As shown in FIG. 4, the capacitor C <b> 10 is provided on the surface of the
ここでは、図４に示すように、半導体基板１１の上面に、たとえば、シリコン酸化膜で、フィールド酸化膜３２６が設けられている。そして、撮像領域ＰＡでゲート絶縁膜として機能する絶縁膜３１２が、周辺領域ＳＡにおいてフィールド酸化膜３２６の上面を被覆するように設けられている。そして、この絶縁膜３１２の上面に、キャパシタＣ１０が設けられている。
Here, as shown in FIG. 4, a
本実施形態では、キャパシタＣ１０は、図４および図６に示すように、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とを含む。第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とのそれぞれは、半導体基板１１の面（ｘｙ面）において、誘電体膜である絶縁膜３１７を挟むように設けられている。
In the present embodiment, the capacitor C10 includes a first capacitor electrode C11 and a second capacitor electrode C21, as shown in FIGS. Each of the first capacitor electrode C11 and the second capacitor electrode C21 is provided on the surface (xy surface) of the
第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、図４に示すように、垂直方向ｙにおける断面が矩形形状であり、その矩形形状の部分の間のギャップに、絶縁膜３１７が埋め込まれている。たとえば、ギャップの幅が、０．０５〜０．２μｍになるように、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とを形成することが好適である。
As shown in FIG. 4, the first capacitor electrode C11 and the second capacitor electrode C21 have a rectangular cross section in the vertical direction y, and an insulating
また、図６に示すように、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とのそれぞれは、平面形状が櫛歯状になるようにパターン加工されている。 Further, as shown in FIG. 6, each of the first capacitor electrode C11 and the second capacitor electrode C21 is patterned so that the planar shape is comb-like.
具体的には、図６に示すように、第１キャパシタ電極Ｃ１１は、基幹部Ｃ１１Ｋと、枝部Ｃ１１Ｅとを有する。同様に、第２キャパシタ電極Ｃ２１は、基幹部Ｃ２１Ｋと、枝部Ｃ２１Ｅとを有する。 Specifically, as shown in FIG. 6, the first capacitor electrode C11 has a backbone C11K and a branch C11E. Similarly, the second capacitor electrode C21 has a backbone part C21K and a branch part C21E.
第１キャパシタ電極Ｃ１１において、基幹部Ｃ１１Ｋは、図６に示すように、垂直方向ｙに延在している。そして、枝部Ｃ１１Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部Ｃ１１Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、右端部において基幹部Ｃ１１Ｋの左側部に連結されている。 In the first capacitor electrode C11, the backbone C11K extends in the vertical direction y as shown in FIG. The branch C11E extends in the horizontal direction x orthogonal to the vertical direction y. A plurality of the branch portions C11E are arranged in parallel with a space in the vertical direction y, and each branch portion C11E is connected to the left side portion of the trunk portion C11K at the right end portion.
第２キャパシタ電極Ｃ２１において、基幹部Ｃ２１Ｋは、図６に示すように、垂直方向ｙに延在している。ここでは、第２キャパシタ電極Ｃ２１の基幹部Ｃ２１Ｋは、水平方向ｘにおいて、第１キャパシタ電極Ｃ１１の基幹部Ｃ１１Ｋからスペースを隔てて平行に並んでいる。第２キャパシタ電極Ｃ２１において、枝部Ｃ２１Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部Ｃ２１Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、左端部において基幹部Ｃ２１Ｋの右側部に連結されている。 In the second capacitor electrode C21, the backbone C21K extends in the vertical direction y as shown in FIG. Here, the trunk part C21K of the second capacitor electrode C21 is arranged in parallel with a space from the trunk part C11K of the first capacitor electrode C11 in the horizontal direction x. In the second capacitor electrode C21, the branch C21E extends in the horizontal direction x orthogonal to the vertical direction y. A plurality of the branch portions C21E are arranged in parallel with a space in the vertical direction y, and each of the branch portions C21E is connected to the right side portion of the trunk portion C21K at the left end portion.
第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅとのそれぞれは、図６に示すように、垂直方向ｙにおいて、交互に並ぶように形成されている。そして、第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅとの間に、絶縁膜３１７が介在するように形成されている。
As shown in FIG. 6, the branch portions C11E of the first capacitor electrode C11 and the branch portions C21E of the second capacitor electrode C21 are formed alternately in the vertical direction y. The insulating
この他に、第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと第２キャパシタ電極Ｃ２１の基幹部Ｃ２１Ｋとの間、および、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅと第１キャパシタ電極Ｃ１１の基幹部Ｃ１１Ｋとの間に、絶縁膜３１７が介在するように形成される。
In addition, between the branch part C11E of the first capacitor electrode C11 and the trunk part C21K of the second capacitor electrode C21, and between the branch part C21E of the second capacitor electrode C21 and the trunk part C11K of the first capacitor electrode C11. An insulating
詳細については後述するが、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とのそれぞれは、撮像領域ＰＡに設けた転送電極３１と同一の層から形成されている。
Although details will be described later, each of the first capacitor electrode C11 and the second capacitor electrode C21 is formed of the same layer as the
（ｂ−２）第１金属配線６１，第２金属配線６２
第１金属配線６１と第２金属配線６２とのそれぞれは、図６に示すように、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との各上面に、層間絶縁膜（図６では図示なし）を介して設けられている。
(B-2)
As shown in FIG. 6, each of the
第１金属配線６１は、図６に示すように、垂直方向ｙにおいて延在している。第１金属配線６１は、第１キャパシタ電極Ｃ１１の基幹部Ｃ１１Ｋの上方において、その基幹部Ｃ１１Ｋよりも狭い幅で設けられている。第１金属配線６１は、基幹部Ｃ１１Ｋにおいて、第１キャパシタ電極Ｃ１１と、コンタクトＣＯＮを介して電気的に接続されている。ここでは、基幹部Ｃ１１Ｋにおいて、複数の枝部Ｃ１１Ｅが配置された位置にコンタクトＣＯＮが形成されており、この各位置で両者が電気的に接続されている。
As shown in FIG. 6, the
同様に、第２金属配線６２は、図６に示すように、第１金属配線６１と平行になるように、垂直方向ｙにおいて延在している。第２金属配線６２は、第１金属配線６１と同様に、第２キャパシタ電極Ｃ２１の基幹部Ｃ２１Ｋの上方において、その基幹部Ｃ２１Ｋよりも狭い幅で設けられている。第２金属配線６２は、基幹部Ｃ２１Ｋにおいて、第２キャパシタ電極Ｃ２１と、コンタクトＣＯＮを介して電気的に接続されている。ここでは、基幹部Ｃ２１Ｋにおいて、複数の枝部Ｃ２１Ｅが配置された位置にコンタクトＣＯＮが形成されており、この各位置で両者が電気的に接続されている。
Similarly, the
［Ｂ］製造方法
以下より、上記の固体撮像装置１を製造する製造方法の要部について説明する。
[B] Manufacturing Method The main part of the manufacturing method for manufacturing the solid-
図７〜図１３は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
7 to 13 are diagrams showing the main part provided in each step of the method for manufacturing the solid-
図７〜図１３は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図７〜図１３において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０を形成する部分について拡大して示している。 7 to 13 are sectional views similarly to FIG. 4, and show each part shown in FIG. 2. That is, in FIGS. 7 to 13, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the portion forming the capacitor C10 included in the signal processing circuit 31S.
図７〜図１３に示すように、（ａ）〜（ｎ）に示す各工程を経て、固体撮像装置１を製造する。
As shown in FIGS. 7 to 13, the solid-
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）フォトダイオード２１などの各部の形成
まず、図７の（ａ）に示すように、フォトダイオード２１などの各部について形成する。
(A) Formation of Each Part such as
ここでは、図７の（ａ）に示すように、半導体基板１１の撮像領域ＰＡに、フォトダイオード２１と、電荷読出しチャネル領域２２Ｒと、垂直転送チャネル領域２３Ｖと、チャネルストッパー領域２４Ｓとを設ける。たとえば、イオン注入法を用いて、不純物を半導体基板１１に導入することによって、各部を形成する。
Here, as shown in FIG. 7A, the
そして、図７（ａ）に示すように、半導体基板１１の周辺領域ＳＡに、フィールド酸化膜３２６を設ける。たとえば、シリコン酸化膜で、フィールド酸化膜３２６を形成する。
Then, as shown in FIG. 7A, a
（ｂ）絶縁膜３１２，導電材料層３１３の形成
つぎに、図７の（ｂ）に示すように、絶縁膜３１２，導電材料層３１３について形成する。
(B) Formation of Insulating
ここでは、図７の（ｂ）に示すように、撮像領域ＰＡおよび周辺領域ＳＡの全体を被覆するように、絶縁膜３１２を半導体基板１１の上面に設ける。たとえば、シリコン酸化膜で、絶縁膜３１２を形成する。
Here, as illustrated in FIG. 7B, the insulating
そして、図７の（ｂ）に示すように、半導体基板１１の撮像領域ＰＡおよび周辺領域ＳＡの全体を被覆するように、絶縁膜３１２の上面に、導電材料層３１３を形成する。たとえば、ポリシリコンで、導電材料層３１３を形成する。たとえば、高濃度にリンがドーピングされたＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）を成膜することで、導電材料層３１３を形成する。
Then, as shown in FIG. 7B, a
（ｃ）絶縁膜３１４の形成
つぎに、図８の（ｃ）に示すように、絶縁膜３１４について形成する。
(C) Formation of Insulating
ここでは、図８の（ｃ）に示すように、撮像領域ＰＡおよび周辺領域ＳＡの全体を被覆するように、導電材料層３１３の上面に、絶縁膜３１４を設ける。たとえば、シリコン酸化膜で、絶縁膜３１４を形成する。
Here, as shown in FIG. 8C, an insulating
（ｄ）フォトレジストパターンＰＲ１の形成
つぎに、図８の（ｄ）に示すように、フォトレジストパターンＰＲ１について形成する。
(D) Formation of photoresist pattern PR1 Next, as shown in FIG. 8D, a photoresist pattern PR1 is formed.
ここでは、図８の（ｄ）に示すように、絶縁膜３１４の上面にフォトレジストパターンＰＲ１を形成する。
Here, as shown in FIG. 8D, a photoresist pattern PR1 is formed on the upper surface of the insulating
具体的には、絶縁膜３１４の上面において、転送電極３１（３１Ａ，３１Ｂ），第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１の形成部分（図４参照）の中心部を被覆し、ギャップ部分が露出されるパターンで、フォトレジストパターンＰＲ１を形成する。
Specifically, the upper surface of the insulating
すなわち、垂直方向ｙに並ぶ第１転送電極３１Ａと第２転送電極３１Ｂとの間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１を形成する。これと共に、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１を形成する。
That is, the photoresist pattern PR1 is formed so that a portion including a portion corresponding to the gap between the
本実施形態においては、フォトレジストパターンＰＲ１の開口幅ＫＨが、転送電極３１とキャパシタＣ１０とを形成する部分において互いに同じ寸法になるように、フォトレジストパターンＰＲ１を形成する。たとえば、開口幅ＫＨが０．２μｍになるように、フォトレジストパターンＰＲ１を形成する。
In the present embodiment, the photoresist pattern PR1 is formed so that the opening width KH of the photoresist pattern PR1 has the same dimension in the portion where the
（ｅ）ハードマスクパターン３１４Ｍの形成
つぎに、図９の（ｅ）に示すように、ハードマスクパターン３１４Ｍについて形成する。
(E) Formation of
ここでは、図９（ｅ）に示すように、フォトレジストパターンＰＲ１をマスクとして、絶縁膜３１４（図８（ｄ）参照）についてエッチング処理を実施することで、絶縁膜３１４をハードマスクパターン３１４Ｍへパターン加工する。つまり、絶縁膜３１４のうち、フォトレジストパターンＰＲ１の開口に対応する部分を除去することで、ハードマスクパターン３１４Ｍを形成する。
Here, as shown in FIG. 9E, the insulating
たとえば、ドライエッチング処理を実施することで、ハードマスクパターン３１４Ｍを形成する。
For example, the
（ｆ）フォトレジストパターンＰＲ１の除去
つぎに、図９の（ｆ）に示すように、フォトレジストパターンＰＲ１について除去する。
(F) Removal of Photoresist Pattern PR1 Next, as shown in FIG. 9F, the photoresist pattern PR1 is removed.
ここでは、たとえば、アッシング処理の実施によって、ハードマスクパターン３１４Ｍの上面からフォトレジストパターンＰＲ１を除去し、ハードマスクパターン３１４Ｍの上面を露出させる。
Here, for example, by performing an ashing process, the photoresist pattern PR1 is removed from the upper surface of the
（ｇ）絶縁膜３１６の形成
つぎに、図１０の（ｇ）に示すように、絶縁膜３１６について形成する。
(G) Formation of Insulating
ここでは、図１０の（ｇ）に示すように、撮像領域ＰＡおよび周辺領域ＳＡの全体において、ハードマスクパターン３１４Ｍを被覆するように、絶縁膜３１６を設ける。たとえば、シリコン酸化膜で、絶縁膜３１６を形成する。
Here, as shown in FIG. 10G, the insulating
具体的には、ハードマスクパターン３１４Ｍおよび導電材料層３１３の上面に沿うように、絶縁膜３１６を形成する。たとえば、０．０５μｍの膜厚になるように、絶縁膜３１６を形成する。
Specifically, the insulating
（ｈ）サイドウォール３１６ＳＷの形成
つぎに、図１０の（ｈ）に示すように、サイドウォール３１６ＳＷについて形成する。
(H) Formation of Side Wall 316SW Next, as shown in FIG. 10 (h), the side wall 316SW is formed.
ここでは、図１０の（ｈ）に示すように、絶縁膜３１６についてエッチバック処理を実施することによって、絶縁膜３１６をサイドウォール３１６ＳＷへ加工する。つまり、ハードマスクパターン３１４Ｍの側壁部分に絶縁膜３１６の一部を残し、他の絶縁膜３１６を除去する。
Here, as shown in FIG. 10H, the insulating
これにより、ハードマスクパターン３１４Ｍの側壁部分にサイドウォール３１６ＳＷを形成する。そして、これと共に、導電材料層３１３の上面の一部が露出される。
Thus, a sidewall 316SW is formed on the sidewall portion of the
本実施形態においては、導電材料層３１３の上面が露出した部分の幅が、第１転送電極３１Ａと第２転送電極３１Ｂとの間のギャップ、および、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップに対応するように形成を行う。たとえば、導電材料層３１３の上面が露出した部分の幅が、０．１μｍになるように、サイドウォール３１６ＳＷを形成する。
In the present embodiment, the width of the portion where the upper surface of the
（ｉ）導電材料パターン３１３Ｍの形成
つぎに、図１１の（ｉ）に示すように、導電材料パターン３１３Ｍについて形成する。
(I) Formation of
ここでは、図１１（ｉ）に示すように、サイドウォール３１６ＳＷが設けられたハードマスクパターン３１４Ｍをマスクとして、導電材料層３１３（図１０（ｈ）参照）についてエッチング処理を実施する。これにより、導電材料層３１３を導電材料パターン３１３Ｍへパターン加工する。つまり、導電材料層３１３のうち、サイドウォール３１６ＳＷが設けられたハードマスクパターン３１４Ｍの開口に対応する部分を除去することで、導電材料パターン３１３Ｍへパターン加工する。
Here, as shown in FIG. 11I, the conductive material layer 313 (see FIG. 10H) is etched using the
図１１（ｉ）に示すように、本工程の実施によって、撮像領域ＰＡにおいては、垂直方向ｙに並ぶ転送電極３１の間のギャップＧＡｔが形成される（図５参照）。
As shown in FIG. 11I, the gap GAt between the
また、周辺領域ＳＡにおいては、図１１（ｉ）に示すように、垂直方向ｙに並ぶ第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅとの間のギャップＧＡが形成される（図６参照）。 In the peripheral area SA, as shown in FIG. 11 (i), there is a gap GA between the branch part C11E of the first capacitor electrode C11 aligned in the vertical direction y and the branch part C21E of the second capacitor electrode C21. Formed (see FIG. 6).
図１４は、本発明にかかる実施形態１において、周辺領域ＳＡにて設けられた導電材料パターン３１３Ｍを示す図である。図１４では、上面を示している。
FIG. 14 is a diagram showing a
図１４に示すように、キャパシタＣ１０を形成する領域ＣＡにおいては、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間に介在するように、ギャップＧＡが設けられる。すなわち、櫛歯状に形成される第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との形状に対応するようにギャップＧＡが設けられる（図６参照）。 As shown in FIG. 14, in the area CA where the capacitor C10 is formed, a gap GA is provided so as to be interposed between the first capacitor electrode C11 and the second capacitor electrode C21. That is, the gap GA is provided so as to correspond to the shape of the first capacitor electrode C11 and the second capacitor electrode C21 formed in a comb shape (see FIG. 6).
（ｊ）絶縁膜３１７の形成
つぎに、図１１の（ｊ）に示すように、絶縁膜３１７について形成する。
(J) Formation of Insulating
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍに設けられたギャップＧＡ，ＧＡｔを埋め込むように、絶縁膜３１７を形成する。たとえば、ＣＶＤ法によって、シリコン酸化膜を成膜することで、絶縁膜３１７を形成する。プラズマＣＶＤ法、常圧ＣＶＤ法など様々な方法で、絶縁膜３１７を形成できる。ホウ素やリンを含有したシリコン酸化膜（ＢＰＳＧ膜）を形成後、熱フロー処理を実施することで、絶縁膜３１７を形成してもよい。
Here, the insulating
これにより、導電材料パターン３１３Ｍの上面が、ハードマスクパターン３１４Ｍを介して、絶縁膜３１７で被覆される。
Thus, the upper surface of the
（ｋ）絶縁膜３１７の加工
つぎに、図１２の（ｋ）に示すように、絶縁膜３１７について加工する。
(K) Processing of Insulating
ここでは、図１２の（ｋ）に示すように、導電材料パターン３１３Ｍの上面が露出するように、絶縁膜３１７について加工する。たとえば、エッチバック処理やＣＭＰ処理の実施によって、絶縁膜３１７の表層部分を除去することで、導電材料パターン３１３Ｍの上面を露出させる。
Here, as shown in FIG. 12K, the insulating
（ｌ）フォトレジストパターンＰＲ２の形成
つぎに、図１２（ｌ）に示すように、フォトレジストパターンＰＲ２について形成する。
(L) Formation of Photoresist Pattern PR2 Next, a photoresist pattern PR2 is formed as shown in FIG.
ここでは、図１２の（ｌ）に示すように、導電材料パターン３１３Ｍの上面に、フォトレジストパターンＰＲ２を形成する。
Here, as shown in FIG. 12L, a photoresist pattern PR2 is formed on the upper surface of the
具体的には、導電材料パターン３１３Ｍの上面において、転送電極３１（３１Ａ，３１Ｂ），第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１の形成部分（図４参照）を被覆し、他の部分が露出されるパターンで、フォトレジストパターンＰＲ２を形成する。
Specifically, on the upper surface of the
図１５は、本発明にかかる実施形態１において、周辺領域ＳＡにて設けられたフォトレジストパターンＰＲ２を示す図である。図１５では、上面を示している。 FIG. 15 is a diagram showing a photoresist pattern PR2 provided in the peripheral area SA in the first embodiment of the present invention. FIG. 15 shows the top surface.
図１５に示すように、周辺領域ＳＡにおいては、キャパシタＣ１０を形成する領域ＣＡを被覆するように、フォトレジストパターンＰＲ２を形成する。 As shown in FIG. 15, in the peripheral region SA, a photoresist pattern PR2 is formed so as to cover a region CA where the capacitor C10 is formed.
（ｍ）第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１の形成
つぎに、図１３（ｍ）に示すように、第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１について形成する。
(M) Formation of First Capacitor Electrode C11, Second Capacitor Electrode C21, and
ここでは、図１３（ｍ）に示すように、フォトレジストパターンＰＲ２をマスクとして、導電材料パターン３１３Ｍ（図１２（ｌ）参照）についてエッチング処理を実施する。これにより、導電材料パターン３１３Ｍを、第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１のそれぞれに、パターン加工する。つまり、導電材料パターン３１３Ｍのうち、フォトレジストパターンＰＲ２の開口に対応する部分を除去することで、導電材料パターン３１３Ｍを、第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１に分離する。
Here, as shown in FIG. 13 (m), the
図１３（ｍ）に示すように、本工程の実施によって、撮像領域ＰＡにおいては、フォトダイオード２１の受光面ＪＳの上方に開口が形成される。
As shown in FIG. 13 (m), an opening is formed above the light receiving surface JS of the
また、周辺領域ＳＡにおいては、図１３（ｍ）に示すように、キャパシタＣ１０が形成される。 Further, in the peripheral region SA, as shown in FIG. 13 (m), a capacitor C10 is formed.
（ｎ）フォトレジストパターンＰＲ２の除去
つぎに、図１３の（ｎ）に示すように、フォトレジストパターンＰＲ２について除去する。
(N) Removal of Photoresist Pattern PR2 Next, as shown in FIG. 13 (n), the photoresist pattern PR2 is removed.
ここでは、たとえば、アッシング処理の実施によって、第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１の上面からフォトレジストパターンＰＲ２を除去し、その上面を露出させる。
Here, for example, by performing an ashing process, the photoresist pattern PR2 is removed from the upper surfaces of the first capacitor electrode C11, the second capacitor electrode C21, and the
図１６は、本発明にかかる実施形態１において、周辺領域ＳＡにて設けられたキャパシタＣ１０を示す図である。図１６では、上面を示している。 FIG. 16 is a diagram illustrating the capacitor C10 provided in the peripheral region SA in the first embodiment according to the invention. In FIG. 16, the upper surface is shown.
図１６に示すように、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とのそれぞれが櫛歯状にパターン加工され、誘電体膜である絶縁膜３１７を挟むように、キャパシタＣ１０が設けられる。
As shown in FIG. 16, each of the first capacitor electrode C11 and the second capacitor electrode C21 is patterned in a comb shape, and the capacitor C10 is provided so as to sandwich an insulating
（ｏ）絶縁膜ＳＺ，遮光膜６０の形成
つぎに、図４に示したように、絶縁膜ＳＺ，遮光膜６０について形成する。
(O) Formation of Insulating Film SZ and
ここでは、図４に示すように、撮像領域ＰＡおよび周辺領域ＳＡの全体を被覆するように、絶縁膜ＳＺを半導体基板１１の上面に設ける。つまり、半導体基板１１において、キャパシタＣ１０，転送電極３１が設けられた上面を被覆するように、絶縁膜ＳＺを形成する。たとえば、シリコン酸化膜で、絶縁膜ＳＺを形成する。
Here, as shown in FIG. 4, the insulating film SZ is provided on the upper surface of the
そして、図４に示すように、電荷読出しチャネル領域２２Ｒと垂直転送チャネル領域２３Ｖの上方において、絶縁膜ＳＺを介して転送電極３１を被覆するように遮光膜６０を形成する。遮光膜６０については、フォトダイオード２１の受光面ＪＳの上方に開口を設ける。たとえば、タングステン，アルミニウムなどの金属膜を成膜後、その金属膜をパターン加工することで、遮光膜６０を形成する。
Then, as shown in FIG. 4, a
また、図６に示すように、第１金属配線６１と第２金属配線６２とのそれぞれを形成する。たとえば、アルミニウムなどの金属膜を成膜後、その金属膜をパターン加工することで、第１金属配線６１と第２金属配線６２とを形成する。
Moreover, as shown in FIG. 6, each of the
図示を省略しているが、この後、半導体基板１１の上面に保護絶縁膜（図示なし）を形成する。そして、撮像領域ＰＡにおいては、画素Ｐのそれぞれに、カラーフィルタ，オンチップレンズなどの部材を設ける。
Although not shown, a protective insulating film (not shown) is formed on the upper surface of the
このようにして各部を設けることによって、固体撮像装置１を完成させる。
Thus, the solid-
［Ｃ］まとめ
以上のように、本実施形態では、キャパシタＣ１０において、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１が設けられた半導体基板１１の面（ｘｙ面）に沿って並んでいる（図４，図６などを参照）。
[C] Summary As described above, in the present embodiment, in the capacitor C10, the first capacitor electrode C11 and the second capacitor electrode C21 are along the surface (xy surface) of the
ここでは、転送電極３１は、複数が間を隔てて垂直方向ｙに並ぶように単一の導電材料層３１３を加工して形成されている。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１へ加工される導電材料層３１３から形成されている（図１１参照）。
Here, the
具体的には、転送電極３１とキャパシタＣ１０との形成工程では、半導体基板１１の面（ｘｙ面）にて、転送電極３１，第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１の形成領域に、導電材料層３１３を形成する（導電層形成ステップ，図７（ｂ）参照）。そして、その導電材料層３１３を加工することによって、転送電極３１を複数形成すると同時に、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１のそれぞれを形成する（導電層加工ステップ，図１１（ｉ）参照）。そして、その複数の転送電極３１の間に絶縁膜３１７を埋め込むと同時に、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間に、その絶縁膜３１７を誘電体膜として埋め込む（絶縁膜形成ステップ，図１１（ｊ）参照）。
Specifically, in the step of forming the
このように、本実施形態では、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップについて、転送電極３１の間のギャップと同時に形成する。このため、本実施形態では、製造効率の向上を容易に実現できる。
Thus, in the present embodiment, the gap between the first capacitor electrode C11 and the second capacitor electrode C21 is formed simultaneously with the gap between the
また、本実施形態では、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、垂直方向ｙにおいて誘電体膜として絶縁膜３１７を挟む部分を含む。ここでは、その誘電体膜を挟む部分の幅が、垂直方向ｙに並ぶ複数の転送電極３１の間の幅と同じになるように形成する（図４などを参照）。
In the present embodiment, the first capacitor electrode C11 and the second capacitor electrode C21 include a portion sandwiching the insulating
このように、本実施形態では、安定した電荷転送効率を確保するために極めて高い精度で形成される転送電極３１の場合と同様に、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップが加工される。よって、キャパシタＣ１０についても、ギャップが高い精度で形成され、寸法バラツキが非常に小さいので、安定した静電容量値を得ることができる。さらに、加工時の欠陥管理も高いレベルで行われており、ギャップ部分での短絡の発生無くキャパシタＣ１０を形成できる。
As described above, in the present embodiment, as in the case of the
また、本実施形態では、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とのそれぞれは、櫛形状に形成されている。具体的には、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１とのそれぞれは、垂直方向ｙに延在する基幹部Ｃ１１Ｋ，Ｃ２１Ｋを含む。これと共に、その基幹部Ｃ１１Ｋ，Ｃ２１Ｋから垂直方向ｙに対して直交する水平方向ｘへ延在している枝部Ｃ１１Ｅ，Ｃ２１Ｅを含む。第１キャパシタ電極Ｃ１１の基幹部Ｃ１１Ｋと第２キャパシタ電極Ｃ２１の基幹部Ｃ２１Ｋとが、第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅおよび第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅを水平方向ｘにおいて挟むように設けられている。そして、第１キャパシタ電極Ｃ１１の複数の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の複数の枝部Ｃ２１Ｅとが、垂直方向ｙにおいて誘電体膜を挟んで交互に並ぶように設けられている。 In the present embodiment, each of the first capacitor electrode C11 and the second capacitor electrode C21 is formed in a comb shape. Specifically, each of the first capacitor electrode C11 and the second capacitor electrode C21 includes backbone portions C11K and C21K extending in the vertical direction y. At the same time, branch portions C11E and C21E extending in the horizontal direction x orthogonal to the vertical direction y from the trunk portions C11K and C21K are included. The backbone C11K of the first capacitor electrode C11 and the backbone C21K of the second capacitor electrode C21 are provided so as to sandwich the branch C11E of the first capacitor electrode C11 and the branch C21E of the second capacitor electrode C21 in the horizontal direction x. It has been. A plurality of branches C11E of the first capacitor electrode C11 and a plurality of branches C21E of the second capacitor electrode C21 are provided so as to be alternately arranged with the dielectric film interposed therebetween in the vertical direction y.
このため、本実施形態においては、キャパシタＣ１０を高い静電容量になるように形成することができる。 For this reason, in this embodiment, the capacitor C10 can be formed to have a high capacitance.
本実施形態では、キャパシタＣ１０を構成する第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１が、同一材料で形成された相似形状である。このため、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１の寄生容量が同一である。よって、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間の極性を入れ替えた場合でも、容量値の変動が発生せず、回路レイアウトの自由度が高くなる利点がある。 In the present embodiment, the first capacitor electrode C11 and the second capacitor electrode C21 constituting the capacitor C10 have a similar shape formed of the same material. For this reason, the parasitic capacitances of the first capacitor electrode C11 and the second capacitor electrode C21 are the same. Therefore, even when the polarity between the first capacitor electrode C11 and the second capacitor electrode C21 is switched, there is an advantage that the capacitance value does not fluctuate and the degree of freedom in circuit layout is increased.
本実施形態では、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１を形成するポリシリコン材料として、高濃度にリンがドーピングされたＤＯＰＯＳを用いている。このため、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１への電圧印加時に、ポリシリコン内に空乏層が形成されず、その印加電圧によって容量値が変化しない利点がある。 In the present embodiment, DOPOS doped with phosphorus at a high concentration is used as a polysilicon material for forming the first capacitor electrode C11 and the second capacitor electrode C21. For this reason, when a voltage is applied to the first capacitor electrode C11 and the second capacitor electrode C21, there is an advantage that a depletion layer is not formed in the polysilicon and the capacitance value does not change depending on the applied voltage.
また、本実施形態において、キャパシタＣ１０の静電容量値を変更する場合には、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップの長さを変更する。つまり、一定の占有面積である領域内において、ギャップの配置を変更することで、ギャップの延在方向の長さを変更して、静電容量値の変更が可能である。このため、本実施形態では、静電容量値を変更する場合に、チップレイアウト面積の変更を伴わず実現することができる利点がある。 In the present embodiment, when changing the capacitance value of the capacitor C10, the length of the gap between the first capacitor electrode C11 and the second capacitor electrode C21 is changed. That is, the capacitance value can be changed by changing the arrangement of the gap in the region having a certain occupied area, thereby changing the length in the extending direction of the gap. For this reason, in this embodiment, when changing an electrostatic capacitance value, there exists an advantage which can be implement | achieved without the change of a chip layout area.
以上のように、本実施形態においては、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 As described above, in the present embodiment, it is possible to easily improve various characteristics such as image quality, apparatus miniaturization, apparatus reliability, and manufacturing efficiency.
＜２．実施形態２＞
［Ａ］装置構成など
図１７は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
<2. Second Embodiment>
[A] Device Configuration, etc. FIG. 17 is a diagram illustrating a main part of the solid-state imaging device according to the second embodiment of the present invention.
図１７は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図１７において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｂについて拡大して示している。 FIG. 17 is a cross-sectional view similar to FIG. 4 and shows each part shown in FIG. That is, in FIG. 17, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the capacitor C10b included in the signal processing circuit 31S.
図１７に示すように、本実施形態においては、転送電極３１ｂおよびキャパシタＣ１０ｂの断面形状が、実施形態１と異なる（図４参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
As shown in FIG. 17, in this embodiment, the cross-sectional shapes of the
図１７に示すように、転送電極３１ｂは、側壁部分にサイドウォール３１３ＳＷｂが設けられており、そのサイドウォール３１３ＳＷｂで挟まれたギャップに、絶縁膜３１７ｂが埋め込まれている。
As shown in FIG. 17, the
また、キャパシタＣ１０ｂにおいても、第１キャパシタ電極Ｃ１１ｂと第２キャパシタ電極Ｃ２１ｂとの側壁部分にサイドウォール３１３ＳＷｂが設けられている。そして、そのサイドウォール３１３ＳＷｂで挟まれたギャップに、誘電体膜として絶縁膜３１７ｂが埋め込まれている。
Also in the capacitor C10b, a side wall 313SWb is provided on the side wall portion of the first capacitor electrode C11b and the second capacitor electrode C21b. An insulating
なお、転送電極３１ｂ、第１キャパシタ電極Ｃ１１ｂ、第２キャパシタ電極Ｃ２１ｂの平面形状は、実施形態１の場合と同様である（図５，図６参照）。
The planar shapes of the
［Ｂ］製造方法
以下より、上記の固体撮像装置を製造する製造方法の要部について説明する。
[B] Manufacturing Method The main part of the manufacturing method for manufacturing the solid-state imaging device will be described below.
図１８〜図２１は、本発明にかかる実施形態２において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。 18 to 21 are diagrams showing the main part provided in each step of the method of manufacturing the solid-state imaging device in the second embodiment according to the present invention.
図１８〜図２１は、図１７と同様に、断面図であって、図２に示す各部分を示している。 18 to 21 are sectional views similarly to FIG. 17 and show the respective parts shown in FIG.
図１８〜図２１に示すように、（ａ）〜（ｇ）に示す各工程を経て、図１７に示す固体撮像装置を製造する。 As shown in FIGS. 18-21, the solid-state imaging device shown in FIG. 17 is manufactured through each process shown to (a)-(g).
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）フォトレジストパターンＰＲ１ｂの形成
まず、図１８の（ａ）に示すように、フォトレジストパターンＰＲ１ｂについて形成する。
(A) Formation of Photoresist Pattern PR1b First, as shown in FIG. 18A, a photoresist pattern PR1b is formed.
フォトレジストパターンＰＲ１ｂの形成に先立って、実施形態１に示したように、フォトダイオード２１などの各部について形成する（図７（ａ）参照）。そして、絶縁膜３１２，導電材料層３１３を形成する（図７の（ｂ）参照）。
Prior to the formation of the photoresist pattern PR1b, each part such as the
この後、図１８の（ａ）に示すように、導電材料層３１３の上面にフォトレジストパターンＰＲ１ｂを形成する。
Thereafter, as shown in FIG. 18A, a photoresist pattern PR1b is formed on the upper surface of the
具体的には、導電材料層３１３の上面において、転送電極３１ｂ，第１キャパシタ電極Ｃ１１ｂ，第２キャパシタ電極Ｃ２１ｂの形成部分（図１７参照）の中心部を被覆し、そのギャップ部分が露出されるパターンで、フォトレジストパターンＰＲ１ｂを形成する。
Specifically, the upper surface of the
すなわち、垂直方向ｙに並ぶ転送電極３１ｂの間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１ｂを形成する。これと共に、第１キャパシタ電極Ｃ１１ｂと第２キャパシタ電極Ｃ２１ｂとの間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１ｂを形成する。
That is, the photoresist pattern PR1b is formed so that a portion including a portion corresponding to the gap between the
本実施形態においては、フォトレジストパターンＰＲ１ｂの開口幅ＫＨが、転送電極３１ｂとキャパシタＣ１０ｂとを形成する部分において互いに同じ寸法になるように、フォトレジストパターンＰＲ１ｂを形成する。たとえば、開口幅ＫＨが０．２μｍになるように、フォトレジストパターンＰＲ１ｂを形成する。
In the present embodiment, the photoresist pattern PR1b is formed so that the opening width KH of the photoresist pattern PR1b has the same dimension in the portion where the
（ｂ）導電材料パターン３１３Ｍｂの形成
つぎに、図１８の（ｂ）に示すように、導電材料パターン３１３Ｍｂについて形成する。
(B) Formation of Conductive Material Pattern 313Mb Next, as shown in FIG. 18B, a conductive material pattern 313Mb is formed.
ここでは、図１８（ｂ）に示すように、フォトレジストパターンＰＲ１ｂをマスクとして、導電材料層３１３（図１８（ａ）参照）についてエッチング処理を実施する。これにより、導電材料層３１３を導電材料パターン３１３Ｍｂへパターン加工する。つまり、導電材料層３１３のうち、フォトレジストパターンＰＲ１ｂの開口に対応する部分を除去することで、導電材料パターン３１３Ｍｂへパターン加工する。
Here, as shown in FIG. 18B, the conductive material layer 313 (see FIG. 18A) is etched using the photoresist pattern PR1b as a mask. As a result, the
（ｃ）フォトレジストパターンＰＲ１ｂの除去
つぎに、図１９の（ｃ）に示すように、フォトレジストパターンＰＲ１ｂについて除去する。
(C) Removal of Photoresist Pattern PR1b Next, as shown in FIG. 19C, the photoresist pattern PR1b is removed.
ここでは、たとえば、アッシング処理の実施によって、導電材料パターン３１３Ｍｂの上面からフォトレジストパターンＰＲ１ｂを除去し、導電材料パターン３１３Ｍｂの上面を露出させる。 Here, for example, by performing an ashing process, the photoresist pattern PR1b is removed from the upper surface of the conductive material pattern 313Mb, and the upper surface of the conductive material pattern 313Mb is exposed.
（ｄ）導電材料層３１３Ｐｂの形成
つぎに、図１９の（ｄ）に示すように、導電材料層３１３Ｐｂについて形成する。
(D) Formation of Conductive Material Layer 313Pb Next, as shown in FIG. 19D, a conductive material layer 313Pb is formed.
ここでは、図１９（ｄ）に示すように、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍｂを被覆するように、導電材料層３１３Ｐｂを設ける。たとえば、ポリシリコン膜で、導電材料層３１３Ｐｂを形成する。 Here, as shown in FIG. 19D, the conductive material layer 313Pb is provided so as to cover the conductive material pattern 313Mb in the entire imaging region PA and the peripheral region SA. For example, the conductive material layer 313Pb is formed using a polysilicon film.
具体的には、絶縁膜３１２および導電材料パターン３１３Ｍｂの上面に沿うように、導電材料層３１３Ｐｂを形成する。たとえば、０．０５μｍの膜厚になるように、導電材料層３１３Ｐｂを形成する。
Specifically, the conductive material layer 313Pb is formed along the upper surfaces of the insulating
（ｅ）サイドウォール３１３ＳＷｂの形成
つぎに、図２０の（ｅ）に示すように、サイドウォール３１３ＳＷｂについて形成する。
(E) Formation of Side Wall 313SWb Next, as shown in FIG. 20E, the side wall 313SWb is formed.
ここでは、図２０の（ｅ）に示すように、導電材料層３１３Ｐｂについてエッチバック処理を実施することによって、導電材料層３１３Ｐｂをサイドウォール３１３ＳＷｂへ加工する。つまり、導電材料パターン３１３Ｍｂの側壁部分に導電材料層３１３Ｐｂの一部を残し、他の導電材料層３１３Ｐｂを除去する。 Here, as shown in FIG. 20E, the conductive material layer 313Pb is processed into the sidewall 313SWb by performing an etch-back process on the conductive material layer 313Pb. That is, a part of the conductive material layer 313Pb is left on the side wall portion of the conductive material pattern 313Mb, and the other conductive material layer 313Pb is removed.
これにより、導電材料パターン３１３Ｍｂの側壁部分にサイドウォール３１３ＳＷｂを形成する。たとえば、絶縁膜３１２の上面が露出した部分におけるギャップＧＡ，ＧＡｔの幅が、０．１μｍになるように、サイドウォール３１３ＳＷｂを形成する。そして、これと共に、絶縁膜３１２の上面の一部が露出される。
Thus, the sidewall 313SWb is formed on the sidewall portion of the conductive material pattern 313Mb. For example, the sidewalls 313SWb are formed so that the gaps GA and GAt have a width of 0.1 μm in a portion where the upper surface of the insulating
本工程の実施によって、図２０の（ｅ）に示すように、撮像領域ＰＡにおいては、垂直方向ｙに並ぶ転送電極３１ｂの間のギャップＧＡｔが形成される（図５参照）。また、周辺領域ＳＡにおいては、垂直方向ｙに並ぶ第１キャパシタ電極Ｃ１１ｂの枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１ｂの枝部Ｃ２１Ｅとの間のギャップＧＡが形成される（図６参照）。
By performing this step, as shown in FIG. 20E, a gap GAt between the
（ｆ）絶縁膜３１７ｂの形成
つぎに、図２０の（ｆ）に示すように、絶縁膜３１７ｂについて形成する。
(F) Formation of Insulating
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍｂにてサイドウォール３１３ＳＷｂの間に設けられたギャップＧＡ，ＧＡｔを埋め込むように、絶縁膜３１７ｂを形成する。たとえば、ＣＶＤ法によって、シリコン酸化膜を成膜することで、絶縁膜３１７ｂを形成する。プラズマＣＶＤ法、常圧ＣＶＤ法など様々な方法で、絶縁膜３１７ｂを形成できる。ホウ素やリンを含有したシリコン酸化膜（ＢＰＳＧ膜）を形成後、熱フロー処理を実施することで、絶縁膜３１７ｂを形成してもよい。
Here, the insulating
これにより、サイドウォール３１３ＳＷｂが設けられた導電材料パターン３１３Ｍｂの上面が、絶縁膜３１７ｂで被覆される。
Thereby, the upper surface of the conductive material pattern 313Mb provided with the sidewall 313SWb is covered with the insulating
（ｇ）絶縁膜３１７の加工
つぎに、図２１の（ｇ）に示すように、絶縁膜３１７ｂについて加工する。
(G) Processing of Insulating
ここでは、図２１の（ｇ）に示すように、導電材料パターン３１３Ｍｂの上面が露出するように、絶縁膜３１７ｂについて加工する。たとえば、エッチバック処理やＣＭＰ処理の実施によって、絶縁膜３１７ｂの表層部分を除去することで、導電材料パターン３１３Ｍｂの上面を露出させる。
Here, as shown in FIG. 21G, the insulating
（ｈ）その他の部材の形成
つぎに、図１７に示したように、その他の部材について形成する。
(H) Formation of other members Next, other members are formed as shown in FIG.
ここでは、実施形態１の場合と同様な工程（図１２（ｌ）〜図１３（ｎ）参照）を経て、第１キャパシタ電極Ｃ１１ｂ，第２キャパシタ電極Ｃ２１ｂ，転送電極３１ｂを形成する。
Here, the first capacitor electrode C11b, the second capacitor electrode C21b, and the
そして、実施形態１の場合と同様にして、絶縁膜ＳＺ，遮光膜６０などの各部を形成することで、固体撮像装置を完成させる。
Then, as in the case of the first embodiment, the solid-state imaging device is completed by forming each part such as the insulating film SZ and the
［Ｃ］まとめ
本実施形態では、実施形態１と同様に、キャパシタＣ１０ｂにおいて、第１キャパシタ電極Ｃ１１ｂおよび第２キャパシタ電極Ｃ２１ｂは、転送電極３１ｂが設けられた半導体基板１１の面（ｘｙ面）に沿って並んでいる（図１７などを参照）。
[C] Summary In the present embodiment, as in the first embodiment, in the capacitor C10b, the first capacitor electrode C11b and the second capacitor electrode C21b are on the surface (xy surface) of the
ここでは、転送電極３１は、複数が間を隔てて垂直方向ｙに並ぶように導電材料層３１３，３１３Ｐｂを加工して形成されている。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１へ加工される導電材料層３１３，３１３Ｐｂから形成されている（図１８〜図２０参照）。
Here, the
よって、本実施形態においては、実施形態１と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in the present embodiment, as in the first embodiment, it is possible to easily improve each characteristic such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
＜３．実施形態３＞
［Ａ］製造方法など
図２２〜図２４は、本発明にかかる実施形態３において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。
<3.
[A] Manufacturing Method, etc. FIGS. 22 to 24 are diagrams showing the main part provided in each step of the method of manufacturing the solid-state imaging device in the third embodiment according to the present invention.
図２２〜図２４は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図２２〜図２４において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 22 to 24 are sectional views similarly to FIG. 4, and show each part shown in FIG. 2. That is, in FIG. 22 to FIG. 24, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the capacitor C10 included in the signal processing circuit 31S.
図２２〜図２４に示すように、（ａ）〜（ｅ）に示す各工程を経て、図４に示す固体撮像装置を製造する。 As shown in FIGS. 22 to 24, the solid-state imaging device shown in FIG. 4 is manufactured through the steps shown in (a) to (e).
図２２〜図２４に示すように、本実施形態においては、製造工程の一部が、実施形態１と異なる（図７〜図１３参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 22-24, in this embodiment, a part of manufacturing process differs from Embodiment 1 (refer FIGS. 7-13). Except for this point and points related thereto, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）フォトレジストパターンＰＲ１ｃの形成
まず、図２２の（ａ）に示すように、フォトレジストパターンＰＲ１ｃについて形成する。
(A) Formation of Photoresist Pattern PR1c First, as shown in FIG. 22A, a photoresist pattern PR1c is formed.
フォトレジストパターンＰＲ１ｃの形成に先立って、実施形態１に示したように、フォトダイオード２１などの各部について形成する（図７（ａ）参照）。そして、絶縁膜３１２，導電材料層３１３を形成する（図７（ｂ）参照）。
Prior to the formation of the photoresist pattern PR1c, as shown in the first embodiment, each part such as the
この後、図２２（ａ）に示すように、導電材料層３１３の上面にフォトレジストパターンＰＲ１ｃを形成する。
Thereafter, as shown in FIG. 22A, a photoresist pattern PR1c is formed on the upper surface of the
具体的には、導電材料層３１３の上面において、転送電極３１，第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１の形成部分（図４参照）を被覆し、ギャップ部分が露出されるパターンで、フォトレジストパターンＰＲ１ｃを形成する。
Specifically, on the upper surface of the
すなわち、垂直方向ｙに並ぶ転送電極３１の間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１ｃを形成する。これと共に、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１ｃを形成する。
That is, the photoresist pattern PR1c is formed so that a portion including a portion corresponding to the gap between the
本実施形態においては、フォトレジストパターンＰＲ１ｃの開口幅ＫＨが、転送電極３１とキャパシタＣ１０とを形成する部分において互いに同じ寸法になるように、フォトレジストパターンＰＲ１ｃを形成する。たとえば、開口幅ＫＨが０．１μｍになるように、フォトレジストパターンＰＲ１ｃを形成する。
In the present embodiment, the photoresist pattern PR1c is formed so that the opening width KH of the photoresist pattern PR1c has the same dimension in the portion where the
たとえば、電子線露光などの高解像リソグラフィ技術を用いて、この微細な形状に、フォトレジストパターンＰＲ１ｃを形成する。 For example, the photoresist pattern PR1c is formed in this fine shape using a high resolution lithography technique such as electron beam exposure.
（ｂ）導電材料パターン３１３Ｍｃの形成
つぎに、図２２の（ｂ）に示すように、導電材料パターン３１３Ｍｃについて形成する。
(B) Formation of Conductive Material Pattern 313Mc Next, as shown in FIG. 22B, a conductive material pattern 313Mc is formed.
ここでは、図２２（ｂ）に示すように、フォトレジストパターンＰＲ１ｃをマスクとして、導電材料層３１３（図２２（ａ）参照）についてエッチング処理を実施する。これにより、導電材料層３１３を導電材料パターン３１３Ｍｃへパターン加工する。つまり、導電材料層３１３のうち、フォトレジストパターンＰＲ１ｃの開口に対応する部分を除去することで、導電材料パターン３１３Ｍｃへパターン加工する。
Here, as shown in FIG. 22B, the conductive material layer 313 (see FIG. 22A) is etched using the photoresist pattern PR1c as a mask. Thereby, the
本工程の実施によって、撮像領域ＰＡにおいては、垂直方向ｙに並ぶ転送電極３１の間のギャップＧＡｔが形成される（図５参照）。また、周辺領域ＳＡにおいては、垂直方向ｙに並ぶ第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅとの間のギャップＧＡが形成される（図６参照）。
By performing this step, a gap GAt between the
（ｃ）フォトレジストパターンＰＲ１ｃの除去
つぎに、図２３の（ｃ）に示すように、フォトレジストパターンＰＲ１ｃについて除去する。
(C) Removal of Photoresist Pattern PR1c Next, as shown in FIG. 23C, the photoresist pattern PR1c is removed.
ここでは、たとえば、アッシング処理の実施によって、導電材料パターン３１３Ｍｃの上面からフォトレジストパターンＰＲ１ｃを除去し、導電材料パターン３１３Ｍｃの上面を露出させる。 Here, for example, by performing an ashing process, the photoresist pattern PR1c is removed from the upper surface of the conductive material pattern 313Mc, and the upper surface of the conductive material pattern 313Mc is exposed.
（ｄ）絶縁膜３１７の形成
つぎに、図２３の（ｄ）に示すように、絶縁膜３１７について形成する。
(D) Formation of Insulating
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍｃの間に設けられたギャップＧＡ，ＧＡｔを埋め込むように、絶縁膜３１７を形成する。たとえば、ＣＶＤ法によって、シリコン酸化膜を成膜することで、絶縁膜３１７を形成する。プラズマＣＶＤ法、常圧ＣＶＤ法など様々な方法で、絶縁膜３１７を形成できる。ホウ素やリンを含有したシリコン酸化膜（ＢＰＳＧ膜）を形成後、熱フロー処理を実施することで、絶縁膜３１７を形成してもよい。
Here, the insulating
これにより、導電材料パターン３１３Ｍｃの上面が、絶縁膜３１７で被覆される。
Thus, the upper surface of the conductive material pattern 313Mc is covered with the insulating
（ｅ）絶縁膜３１７の加工
つぎに、図２４の（ｅ）に示すように、絶縁膜３１７について加工する。
(E) Processing of Insulating
ここでは、図２４（ｅ）に示すように、導電材料パターン３１３Ｍｃの上面が露出するように、絶縁膜３１７について加工する。たとえば、エッチバック処理やＣＭＰ処理の実施によって、絶縁膜３１７の表層部分を除去することで、導電材料パターン３１３Ｍｃの上面を露出させる。
Here, as shown in FIG. 24E, the insulating
（ｆ）その他の部材の形成
つぎに、図４に示したように、その他の部材について形成する。
(F) Formation of other members Next, as shown in FIG. 4, other members are formed.
ここでは、実施形態１の場合と同様な工程（図１２（ｌ）〜図１３（ｎ）参照）を経て、第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１を形成する。
Here, the first capacitor electrode C11, the second capacitor electrode C21, and the
そして、実施形態１の場合と同様にして、図４に示すように、絶縁膜ＳＺ，遮光膜６０などの各部を形成することで、固体撮像装置を完成させる。
Then, as in the case of the first embodiment, as shown in FIG. 4, the solid-state imaging device is completed by forming each part such as the insulating film SZ and the
［Ｂ］まとめ
本実施形態では、他の実施形態と同様に、転送電極３１は、複数が間を隔てて垂直方向ｙに並ぶように導電材料層３１３を加工して形成されている。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１へ加工される導電材料層３１３から形成されている（図２２〜図２４参照）。
[B] Summary In this embodiment, similarly to the other embodiments, the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
＜４．実施形態４＞
［Ａ］製造方法など
図２５〜図２８は、本発明にかかる実施形態４において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。
<4. Embodiment 4>
[A] Manufacturing Method, etc. FIGS. 25 to 28 are diagrams showing the main part provided in each step of the method of manufacturing the solid-state imaging device in the fourth embodiment according to the present invention.
図２５〜図２８は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図２５〜図２８において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 25 to 28 are sectional views similarly to FIG. 4, and show each part shown in FIG. 2. That is, in FIG. 25 to FIG. 28, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the capacitor C10 included in the signal processing circuit 31S.
図２５〜図２８に示すように、（ａ）〜（ｈ）に示す各工程を経て、図４に示す固体撮像装置を製造する。 As shown in FIGS. 25 to 28, the solid-state imaging device shown in FIG. 4 is manufactured through the steps shown in (a) to (h).
図２５〜図２８に示すように、本実施形態においては、製造工程の一部が、実施形態１と異なる（図７〜図１３参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 25-28, in this embodiment, a part of manufacturing process differs from Embodiment 1 (refer FIGS. 7-13). Except for this point and points related thereto, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）フォトレジストパターンＰＲ１ｄの形成
まず、図２５の（ａ）に示すように、フォトレジストパターンＰＲ１ｄについて形成する。
(A) Formation of Photoresist Pattern PR1d First, as shown in FIG. 25A, a photoresist pattern PR1d is formed.
フォトレジストパターンＰＲ１ｄの形成に先立って、実施形態１に示したように、フォトダイオード２１などの各部について形成する（図７（ａ）参照）。そして、絶縁膜３１２，導電材料層３１３を形成する（図７（ｂ）参照）。
Prior to the formation of the photoresist pattern PR1d, as shown in the first embodiment, each part such as the
この後、図２５（ａ）に示すように、導電材料層３１３の上面にフォトレジストパターンＰＲ１ｄを形成する。
Thereafter, as shown in FIG. 25A, a photoresist pattern PR1d is formed on the upper surface of the
具体的には、導電材料層３１３の上面において、転送電極３１，第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１の形成部分（図４参照）の中心部を被覆し、そのギャップ部分が露出されるパターンで、フォトレジストパターンＰＲ１ｄを形成する。
Specifically, the upper surface of the
すなわち、垂直方向ｙに並ぶ転送電極３１の間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１ｄを形成する。これと共に、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との間のギャップに対応する部分を含む部分が開口するように、フォトレジストパターンＰＲ１ｄを形成する。
That is, the photoresist pattern PR1d is formed so that a portion including a portion corresponding to the gap between the
本実施形態においては、フォトレジストパターンＰＲ１ｄの開口幅ＫＨが、転送電極３１とキャパシタＣ１０とを形成する部分において互いに同じ寸法になるように、フォトレジストパターンＰＲ１ｄを形成する。たとえば、開口幅ＫＨが０．２μｍになるように、フォトレジストパターンＰＲ１ｄを形成する。
In the present embodiment, the photoresist pattern PR1d is formed so that the opening width KH of the photoresist pattern PR1d has the same dimension in the portion where the
（ｂ）シュリンク材層ＳＲの形成
つぎに、図２５の（ｂ）に示すように、シュリンク材層ＳＲについて形成する。
(B) Formation of Shrink Material Layer SR Next, a shrink material layer SR is formed as shown in FIG.
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、フォトレジストパターンＰＲ１ｄを被覆するように、シュリンク材層ＳＲを設ける。たとえば、ＲＥＬＡＣＳ材膜（商標名ＡＺ−Ｒ２００）などの有機材料膜を、フォトレジストパターンＰＲ１ｄが設けられた導電材料層３１３の上面に塗布法で成膜することで、シュリンク材層ＳＲを形成する。
Here, the shrink material layer SR is provided so as to cover the photoresist pattern PR1d in the entire imaging area PA and the peripheral area SA. For example, the shrink material layer SR is formed by forming an organic material film such as a RELACS material film (trade name: AZ-R200) on the upper surface of the
（ｃ）シュリンク材混合層ＳＲｄの形成
つぎに、図２６の（ｃ）に示すように、シュリンク材混合層ＳＲｄについて形成する。
(C) Formation of Shrink Material Mixed Layer SRd Next, as shown in FIG. 26C, the shrink material mixed layer SRd is formed.
ここでは、熱処理を実施して熱硬化させることで、フォトレジストパターンＰＲ１ｄの一部とシュリンク材層ＳＲ（図２５（ｂ）参照）の一部とを反応させる。これにより、フォトレジストパターンＰＲ１ｄの側面部分に、シュリンク材混合層ＳＲｄを形成する。シュリンク材混合層ＳＲｄは、たとえば、フォトレジストパターンＰＲ１ｄの酸成分で、有機材料が熱硬化して形成される。 Here, a part of the photoresist pattern PR1d and a part of the shrink material layer SR (see FIG. 25B) are caused to react with each other by performing heat treatment and thermosetting. Thereby, the shrink material mixed layer SRd is formed on the side surface portion of the photoresist pattern PR1d. Shrink material mixed layer SRd is formed by, for example, an acid component of photoresist pattern PR1d and thermosetting an organic material.
たとえば、１１０℃の熱処理条件の下で、熱処理を実施することで、シュリンク材混合層ＳＲｄを形成する（下記の参考文献を参照）。
（参考文献）
ＩＥＤＭ９８「０．１μｍ Ｌｅｖｅｌ Ｃｏｎｔａｃｔ Ｈｏｌｅ Ｐａｔｔｅｒｎ Ｆｏｒｍａｔｉｏｎ ｗｉｔｈ ＫｒＦ Ｌｉｔｈｏｇｒａｐｈｙ ｂｙ Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｌｉｔｈｏｇｒａｐｈｙ Ａｓｓｉｓｔｅｄ ｂｙ Ｃｈｅｍｉｃａｌ Ｓｈｒｉｎｋ （ＲＥＬＡＣＳ）」
For example, the shrink material mixed layer SRd is formed by performing heat treatment under a heat treatment condition of 110 ° C. (see the following reference).
(References)
IEDM98 “0.1 μm Level Contact Hole Pattern Formation with KrF Lithography by Resolution Enhancement Lithographic Assisted by Chemical Shrink (RELACS)”
（ｄ）シュリンク材層ＳＲの除去
つぎに、図２６の（ｄ）に示すように、シュリンク材層ＳＲについて形成する。
(D) Removal of Shrink Material Layer SR Next, a shrink material layer SR is formed as shown in FIG.
ここでは、未反応のシュリンク材層ＳＲを導電材料層３１３の上面から除去する。
Here, the unreacted shrink material layer SR is removed from the upper surface of the
これにより、導電材料層３１３の上面の一部が露出される。
Thereby, a part of the upper surface of the
（ｅ）導電材料パターン３１３Ｍの形成
つぎに、図２７の（ｅ）に示すように、導電材料パターン３１３Ｍについて形成する。
(E) Formation of
ここでは、図２７（ｅ）に示すように、シュリンク材混合層ＳＲｄが側壁に設けられたフォトレジストパターンＰＲ１ｄをマスクとして、導電材料層３１３（図２６（ｄ）参照）についてエッチング処理を実施する。これにより、導電材料層３１３を導電材料パターン３１３Ｍへパターン加工する。つまり、導電材料層３１３のうち、シュリンク材混合層ＳＲｄが設けられたフォトレジストパターンＰＲ１ｄの開口に対応する部分を除去することで、導電材料パターン３１３Ｍへパターン加工する。
Here, as shown in FIG. 27E, an etching process is performed on the conductive material layer 313 (see FIG. 26D) using the photoresist pattern PR1d provided with the shrink material mixed layer SRd on the side wall as a mask. . As a result, the
本工程の実施によって、撮像領域ＰＡにおいては、垂直方向ｙに並ぶ転送電極３１の間のギャップＧＡｔが形成される（図５参照）。
By performing this step, a gap GAt between the
また、周辺領域ＳＡにおいては、垂直方向ｙに並ぶ第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅとの間のギャップＧＡが形成される（図６参照）。 In the peripheral region SA, a gap GA is formed between the branch portion C11E of the first capacitor electrode C11 and the branch portion C21E of the second capacitor electrode C21 arranged in the vertical direction y (see FIG. 6).
（ｆ）フォトレジストパターンＰＲ１ｄ、シュリンク材混合層ＳＲｄの除去
つぎに、図２７の（ｆ）に示すように、フォトレジストパターンＰＲ１ｄ、シュリンク材混合層ＳＲｄについて除去する。
(F) Removal of Photoresist Pattern PR1d and Shrink Material Mixed Layer SRd Next, as shown in FIG. 27F, the photoresist pattern PR1d and the shrink material mixed layer SRd are removed.
ここでは、たとえば、アッシング処理の実施によって、導電材料パターン３１３Ｍの上面から、フォトレジストパターンＰＲ１ｄ、シュリンク材混合層ＳＲｄを除去し、その上面を露出させる。
Here, for example, by performing an ashing process, the photoresist pattern PR1d and the shrink material mixed layer SRd are removed from the upper surface of the
（ｇ）絶縁膜３１７の形成
つぎに、図２８の（ｇ）に示すように、絶縁膜３１７について形成する。
(G) Formation of Insulating
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍに設けられたギャップＧＡ，ＧＡｔを埋め込むように、絶縁膜３１７を形成する。たとえば、ＣＶＤ法によって、シリコン酸化膜を成膜することで、絶縁膜３１７を形成する。プラズマＣＶＤ法、常圧ＣＶＤ法など様々な方法で、絶縁膜３１７を形成できる。ホウ素やリンを含有したシリコン酸化膜（ＢＰＳＧ膜）を形成後、熱フロー処理を実施することで、絶縁膜３１７を形成してもよい。
Here, the insulating
これにより、導電材料パターン３１３Ｍの上面が、絶縁膜３１７で被覆される。
As a result, the upper surface of the
（ｈ）絶縁膜３１７の加工
つぎに、図２８の（ｈ）に示すように、絶縁膜３１７について加工する。
(H) Processing of Insulating
ここでは、導電材料パターン３１３Ｍの上面が露出するように、絶縁膜３１７について加工する。たとえば、エッチバック処理やＣＭＰ処理の実施によって、絶縁膜３１７の表層部分を除去することで、導電材料パターン３１３Ｍの上面を露出させる。
Here, the insulating
（ｉ）その他の部材の形成
つぎに、図４に示したように、その他の部材について形成する。
(I) Formation of other members Next, as shown in FIG. 4, other members are formed.
ここでは、実施形態１の場合と同様な工程（図１２（ｌ）〜図１３（ｎ）参照）を経て、第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１，転送電極３１を形成する。
Here, the first capacitor electrode C11, the second capacitor electrode C21, and the
そして、実施形態１の場合と同様にして、図４に示すように、絶縁膜ＳＺ，遮光膜６０などの各部を形成することで、固体撮像装置を完成させる。
Then, as in the case of the first embodiment, as shown in FIG. 4, the solid-state imaging device is completed by forming each part such as the insulating film SZ and the
［Ｂ］まとめ
本実施形態では、他の実施形態と同様に、転送電極３１は、複数が間を隔てて垂直方向ｙに並ぶように導電材料層３１３を加工して形成されている。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１へ加工される導電材料層３１３から形成されている（図２５〜図２８参照）。
[B] Summary In this embodiment, similarly to the other embodiments, the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
特に、本実施形態では、フォトレジストパターンＰＲ１ｄの開口を埋め込むようにシュリンク材層ＳＲを成膜する。その後、熱処理により熱硬化を行うことにより、フォトレジストパターンＰＲ１ｄにシュリンク材混合層ＳＲｄを設けて、フォトレジストパターンＰＲ１ｄの開口のサイズを縮小する。これにより、解像限界を超えた微細幅の微細開口を形成できる。そして、シュリンク材層ＳＲによって微細な開口が形成されたフォトレジストパターンＰＲ１ｄをマスクとして、導電材料層３１３についてパターン加工する。このため、高い寸法精度で転送電極３１，第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１を形成できる。
In particular, in this embodiment, the shrink material layer SR is formed so as to fill the opening of the photoresist pattern PR1d. Thereafter, by performing thermal curing by heat treatment, the shrink pattern mixed layer SRd is provided on the photoresist pattern PR1d, and the size of the opening of the photoresist pattern PR1d is reduced. Thereby, a fine opening having a fine width exceeding the resolution limit can be formed. Then, the
＜５．実施形態５＞
［Ａ］装置構成など
図２９は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。
<5. Embodiment 5>
[A] Device Configuration, etc. FIG. 29 is a diagram illustrating a main part of a solid-state imaging device according to the fifth embodiment of the present invention.
図２９は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図２９において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｅについて拡大して示している。 FIG. 29 is a cross-sectional view similar to FIG. 4 and shows each part shown in FIG. That is, in FIG. 29, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows the pixel P portion of the imaging area PA in an enlarged manner. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows the capacitor C10e included in the signal processing circuit 31S in an enlarged manner.
図２９に示すように、本実施形態においては、転送電極３１ｅおよびキャパシタＣ１０ｅの断面形状が、実施形態１と異なる（図４参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
As shown in FIG. 29, in this embodiment, the cross-sectional shapes of the
図２９に示すように、転送電極３１ｅは、側壁部分が半導体基板１１の上面に対して垂直ではなく、傾斜している。ここでは、転送電極３１は、半導体基板１１の上面から上方に向かって幅が狭くなるように、側壁部分が傾斜している。そして、複数の転送電極３１ｅにおいて、傾斜した側壁部分で挟まれたギャップに、絶縁膜３１７ｅが埋め込まれている。
As shown in FIG. 29, the
また、キャパシタＣ１０ｅにおいても、第１キャパシタ電極Ｃ１１ｅと第２キャパシタ電極Ｃ２１ｅとの側壁部分が、半導体基板１１の上面に対して垂直ではなく、傾斜している。第１キャパシタ電極Ｃ１１ｅおよび第２キャパシタ電極Ｃ２１ｅについても、半導体基板１１の上面から上方に向かって幅が狭くなるように、側壁部分が傾斜している。そして、その傾斜した側壁部分で挟まれたギャップに、誘電体膜として絶縁膜３１７ｅが埋め込まれている。
Also in the capacitor C <b> 10 e, the sidewall portions of the first capacitor electrode C <b> 11 e and the second capacitor electrode C <b> 21 e are not perpendicular to the upper surface of the
なお、転送電極３１ｅ、第１キャパシタ電極Ｃ１１ｅ、第２キャパシタ電極Ｃ２１ｅの平面形状は、実施形態１の場合と同様である（図５，図６参照）。
The planar shapes of the
［Ｂ］製造方法
以下より、上記の固体撮像装置を製造する製造方法の要部について説明する。
[B] Manufacturing Method The main part of the manufacturing method for manufacturing the solid-state imaging device will be described below.
図３０〜図３２は、本発明にかかる実施形態５において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。 30 to 32 are diagrams showing the main part provided in each step of the method of manufacturing the solid-state imaging device in the fifth embodiment according to the present invention.
図３０〜図３２は、図２９と同様に、断面図であって、図２に示す各部分を示している。 30 to 32 are cross-sectional views similar to FIG. 29, and show each part shown in FIG.
図３０〜図３２に示すように、（ａ）〜（ｅ）に示す各工程を経て、図２９に示す固体撮像装置を製造する。 As shown in FIGS. 30 to 32, the solid-state imaging device shown in FIG. 29 is manufactured through the steps shown in (a) to (e).
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）フォトレジストパターンＰＲ１ｃの形成
まず、図３０の（ａ）に示すように、フォトレジストパターンＰＲ１ｅについて形成する。
(A) Formation of Photoresist Pattern PR1c First, as shown in FIG. 30A, a photoresist pattern PR1e is formed.
フォトレジストパターンＰＲ１ｅの形成に先立って、実施形態１に示したように、フォトダイオード２１などの各部について形成する（図７（ａ）参照）。そして、絶縁膜３１２，導電材料層３１３を形成する（図７（ｂ）参照）。
Prior to the formation of the photoresist pattern PR1e, each part such as the
この後、図３０（ａ）に示すように、導電材料層３１３の上面にフォトレジストパターンＰＲ１ｅを形成する。
Thereafter, as shown in FIG. 30A, a photoresist pattern PR1e is formed on the upper surface of the
具体的には、導電材料層３１３の上面において、転送電極３１，第１キャパシタ電極Ｃ１１，第２キャパシタ電極Ｃ２１の形成部分（図４参照）を被覆し、ギャップ部分が露出されるパターンで、フォトレジストパターンＰＲ１ｅを形成する。
Specifically, on the upper surface of the
本実施形態においては、フォトレジストパターンＰＲ１ｅの開口幅ＫＨが、転送電極３１とキャパシタＣ１０とを形成する部分において互いに同じ寸法になるように、フォトレジストパターンＰＲ１ｅを形成する。たとえば、開口幅ＫＨが０．２μｍになるように、フォトレジストパターンＰＲ１ｅを形成する。
In the present embodiment, the photoresist pattern PR1e is formed so that the opening width KH of the photoresist pattern PR1e has the same dimension in the portion where the
（ｂ）導電材料パターン３１３Ｍｅの形成
つぎに、図３０の（ｂ）に示すように、導電材料パターン３１３Ｍｅについて形成する。
(B) Formation of Conductive Material Pattern 313Me Next, a conductive material pattern 313Me is formed as shown in FIG.
ここでは、図３０（ｂ）に示すように、フォトレジストパターンＰＲ１ｅをマスクとして、導電材料層３１３（図３０（ａ）参照）についてエッチング処理を実施する。これにより、導電材料層３１３を導電材料パターン３１３Ｍｅへパターン加工する。つまり、導電材料層３１３のうち、フォトレジストパターンＰＲ１ｅの開口に対応する部分を除去することで、導電材料パターン３１３Ｍｅへパターン加工する。
Here, as shown in FIG. 30B, the conductive material layer 313 (see FIG. 30A) is etched using the photoresist pattern PR1e as a mask. Thereby, the
本実施形態においては、等方性のエッチング処理を実施することで、導電材料パターン３１３Ｍｅの開口部分の側壁が、テーパー状に傾斜するように、パターン加工を実施する。 In the present embodiment, by performing an isotropic etching process, pattern processing is performed so that the side wall of the opening portion of the conductive material pattern 313Me is inclined in a tapered shape.
本工程の実施によって、撮像領域ＰＡにおいては、垂直方向ｙに並ぶ転送電極３１の間のギャップＧＡｔが形成される（図５参照）。また、周辺領域ＳＡにおいては、垂直方向ｙに並ぶ第１キャパシタ電極Ｃ１１の枝部Ｃ１１Ｅと、第２キャパシタ電極Ｃ２１の枝部Ｃ２１Ｅとの間のギャップＧＡが形成される（図６参照）。
By performing this step, a gap GAt between the
具体的には、各ギャップＧＡ，ＧＡｔの底面の幅が、たとえば、０．１μｍになるように、導電材料パターン３１３Ｍｅを形成する。 Specifically, the conductive material pattern 313Me is formed so that the bottom width of each gap GA, GAt is, for example, 0.1 μm.
（ｃ）フォトレジストパターンＰＲ１ｅの除去
つぎに、図３１の（ｃ）に示すように、フォトレジストパターンＰＲ１ｅについて除去する。
(C) Removal of Photoresist Pattern PR1e Next, as shown in FIG. 31C, the photoresist pattern PR1e is removed.
ここでは、たとえば、アッシング処理の実施によって、導電材料パターン３１３Ｍｅの上面からフォトレジストパターンＰＲ１ｅを除去し、導電材料パターン３１３Ｍｃの上面を露出させる。 Here, for example, by performing an ashing process, the photoresist pattern PR1e is removed from the upper surface of the conductive material pattern 313Me, and the upper surface of the conductive material pattern 313Mc is exposed.
（ｄ）絶縁膜３１７ｅの形成
つぎに、図３１の（ｄ）に示すように、絶縁膜３１７ｅについて形成する。
(D) Formation of Insulating
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍｅの間に設けられたギャップＧＡ，ＧＡｔを埋め込むように、絶縁膜３１７ｅを形成する。たとえば、ＣＶＤ法によって、シリコン酸化膜を成膜することで、絶縁膜３１７ｅを形成する。プラズマＣＶＤ法、常圧ＣＶＤ法など様々な方法で、絶縁膜３１７ｅを形成できる。ホウ素やリンを含有したシリコン酸化膜（ＢＰＳＧ膜）を形成後、熱フロー処理を実施することで、絶縁膜３１７ｅを形成してもよい。
Here, the insulating
これにより、導電材料パターン３１３Ｍｅの上面が、絶縁膜３１７ｅで被覆される。
Thereby, the upper surface of the conductive material pattern 313Me is covered with the insulating
（ｅ）絶縁膜３１７ｅの加工
つぎに、図３２の（ｅ）に示すように、絶縁膜３１７ｅについて加工する。
(E) Processing of Insulating
ここでは、導電材料パターン３１３Ｍｅの上面が露出するように、絶縁膜３１７ｅについて加工する。たとえば、エッチバック処理やＣＭＰ処理の実施によって、絶縁膜３１７ｅの表層部分を除去することで、導電材料パターン３１３Ｍｅの上面を露出させる。
Here, the insulating
（ｆ）その他の部材の形成
つぎに、図２９に示したように、その他の部材について形成する。
(F) Formation of other members Next, other members are formed as shown in FIG.
ここでは、実施形態１の場合と同様な工程（図１２（ｌ）〜図１３（ｎ）参照）を経て、第１キャパシタ電極Ｃ１１ｅ，第２キャパシタ電極Ｃ２１ｅ，転送電極３１ｅを形成する。
Here, the first capacitor electrode C11e, the second capacitor electrode C21e, and the
そして、実施形態１の場合と同様にして、絶縁膜ＳＺ，遮光膜６０などの各部を形成することで、固体撮像装置を完成させる。
Then, as in the case of the first embodiment, the solid-state imaging device is completed by forming each part such as the insulating film SZ and the
［Ｃ］まとめ
本実施形態では、他の実施形態と同様に、転送電極３１ｅは、複数が間を隔てて垂直方向ｙに並ぶように導電材料層３１３を加工して形成されている。また、第１キャパシタ電極Ｃ１１ｅおよび第２キャパシタ電極Ｃ２１ｅは、転送電極３１ｅへ加工される導電材料層３１３から形成されている（図３０〜図３２参照）。
[C] Summary In this embodiment, similarly to the other embodiments, the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。
特に、本実施形態では、第１キャパシタ電極Ｃ１１ｅおよび第２キャパシタ電極Ｃ２１ｅは、垂直方向ｙにおいて絶縁膜３１７ｅを誘電体膜として挟む部分の幅が、半導体基板１１の面（ｘｙ面）から上方へ向かうに伴って広くなるように形成されている。このため、レジストマスクを用いた微細パターンで形成できない場合でも、ハードマスクとなる絶縁膜や導電材料層によるサイドウォール形成などの工程の追加を行うことなく、エッチング工程の条件変更を行うだけで、所望の幅のギャップ形成が可能である。よって、製造効率をさらに向上させることができる。
Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
In particular, in the present embodiment, the first capacitor electrode C11e and the second capacitor electrode C21e are such that the width of the portion sandwiching the insulating
＜６．実施形態６＞
［Ａ］装置構成など
図３３は、本発明にかかる実施形態６において、固体撮像装置の要部を示す図である。
<6. Embodiment 6>
[A] Device Configuration, etc. FIG. 33 is a diagram illustrating a main part of the solid-state imaging device according to the sixth embodiment of the present invention.
図３３は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図３３において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｆについて拡大して示している。 FIG. 33 is a cross-sectional view similar to FIG. 4 and shows each part shown in FIG. That is, in FIG. 33, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows the capacitor C10f included in the signal processing circuit 31S in an enlarged manner.
図３３に示すように、本実施形態においては、キャパシタＣ１０ｆが、実施形態１と異なる（図４参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIG. 33, in this embodiment, the capacitor C10f is different from that of the first embodiment (see FIG. 4). Except for this point and points related thereto, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.
図３３に示すように、キャパシタＣ１０ｆは、第１キャパシタ電極Ｃ１１ｆと第２キャパシタ電極Ｃ２１ｆとの上面部分に、シリサイド層ＳＳが設けられている。つまり、第１キャパシタ電極Ｃ１１ｆにて第１金属配線６１（図６参照）に電気的に接続される表面および第２キャパシタ電極Ｃ２１ｆにて第２金属配線６２（図６参照）に電気的に接続される表面にシリサイド層ＳＳが形成されており、電極抵抗が低減されている。 As shown in FIG. 33, the capacitor C10f is provided with a silicide layer SS on top surfaces of the first capacitor electrode C11f and the second capacitor electrode C21f. That is, the first capacitor electrode C11f is electrically connected to the first metal wiring 61 (see FIG. 6) and the second capacitor electrode C21f is electrically connected to the second metal wiring 62 (see FIG. 6). A silicide layer SS is formed on the surface to be reduced, and the electrode resistance is reduced.
［Ｂ］製造方法
以下より、上記の固体撮像装置を製造する製造方法の要部について説明する。
[B] Manufacturing Method The main part of the manufacturing method for manufacturing the solid-state imaging device will be described below.
図３４〜図３７は、本発明にかかる実施形態６において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。 34 to 37 are diagrams showing the main part provided in each step of the method of manufacturing the solid-state imaging device in Embodiment 6 according to the present invention.
図３４〜図３７は、図３３と同様に、断面図であって、図２に示す各部分を示している。 34 to 37 are sectional views similarly to FIG. 33 and show the respective parts shown in FIG.
図３４〜図３７に示すように、（ａ）〜（ｇ）に示す各工程を経て、図３３に示す固体撮像装置を製造する。 As shown in FIGS. 34 to 37, the solid-state imaging device shown in FIG. 33 is manufactured through the steps shown in (a) to (g).
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）絶縁膜３１７の形成
まず、図３４（ａ）に示すように、絶縁膜３１７について形成する。
(A) Formation of Insulating
ここでは、実施形態１において、図７（ａ）〜図１１（ｉ）にて示した各工程を経た後に、図１１の（ｊ）に示す場合と同様にして、絶縁膜３１７を形成する。
Here, in the first embodiment, after the steps shown in FIGS. 7A to 11I, the insulating
つまり、撮像領域ＰＡおよび周辺領域ＳＡの全体において、導電材料パターン３１３Ｍに設けられたギャップＧＡ，ＧＡｔを埋め込むように、絶縁膜３１７を形成する。これにより、導電材料パターン３１３Ｍの上面が、ハードマスクパターン３１４Ｍを介して、絶縁膜３１７で被覆される。
That is, the insulating
（ｂ）フォトレジストパターンＰＲ１ｆの形成
つぎに、図３４（ｂ）に示すように、フォトレジストパターンＰＲ１ｆについて形成する。
(B) Formation of Photoresist Pattern PR1f Next, as shown in FIG. 34B, a photoresist pattern PR1f is formed.
ここでは、絶縁膜３１７の上面に、フォトレジストパターンＰＲ１ｆを形成する。
Here, a photoresist pattern PR1f is formed on the upper surface of the insulating
具体的には、周辺領域ＳＡにおいてキャパシタＣ１０ｆを形成する領域が開口し、他の部分を被覆するように、フォトレジストパターンＰＲ１ｆを形成する。 Specifically, the photoresist pattern PR1f is formed so that the region where the capacitor C10f is formed in the peripheral region SA is open and covers other portions.
（ｃ）絶縁膜３１７，ハードマスクパターン３１４Ｍ，サイドウォール３１６ＳＷの一部除去
つぎに、図３５（ｃ）に示すように、絶縁膜３１７，ハードマスクパターン３１４Ｍ，サイドウォール３１６ＳＷの一部について除去する。
(C) Partial Removal of Insulating
ここでは、フォトレジストパターンＰＲ１ｆをマスクとして、絶縁膜３１７，ハードマスクパターン３１４Ｍ，サイドウォール３１６ＳＷについてエッチング処理を実施する。これにより、周辺領域ＳＡにおいてキャパシタＣ１０ｆを形成する領域から絶縁膜３１７とハードマスクパターン３１４Ｍとサイドウォール３１６ＳＷとの各部の一部を除去し、導電材料パターン３１３Ｍの上面を露出させる。
Here, the insulating
（ｄ）フォトレジストパターンＰＲ１ｆの除去
つぎに、図３５の（ｄ）に示すように、フォトレジストパターンＰＲ１ｆについて除去する。
(D) Removal of Photoresist Pattern PR1f Next, as shown in FIG. 35D, the photoresist pattern PR1f is removed.
ここでは、たとえば、アッシング処理の実施によって、絶縁膜３１７の上面からフォトレジストパターンＰＲ１ｆを除去し、絶縁膜３１７の上面を露出させる。
Here, for example, by performing an ashing process, the photoresist pattern PR1f is removed from the upper surface of the insulating
（ｅ）金属膜８２３の形成
つぎに、図３６の（ｅ）に示すように、金属膜８２３について形成する。
(E) Formation of
ここでは、撮像領域ＰＡおよび周辺領域ＳＡの全体において、その上面を被覆するように、金属膜８２３を形成する。たとえば、金属膜８２３として、チタン膜を形成する。この他に、タングステン膜、コバルト膜を、金属膜８２３として形成しても良い。
Here, the
これにより、撮像領域ＰＡにおいては、絶縁膜３１７の上面が金属膜８２３で被覆される。また、周辺領域ＳＡにおいては、導電材料パターン３１３Ｍの上面が金属膜８２３で被覆される。
Thereby, in the imaging area PA, the upper surface of the insulating
（ｆ）シリサイド層ＳＳの形成
つぎに、図３６（ｆ）に示すように、シリサイド層ＳＳを形成する。
(F) Formation of Silicide Layer SS Next, a silicide layer SS is formed as shown in FIG.
ここでは、導電材料パターン３１３Ｍの上面部分に、シリサイド層ＳＳを形成する。
Here, the silicide layer SS is formed on the upper surface portion of the
具体的には、熱処理を実施することによって、ポリシリコンである導電材料パターン３１３Ｍと、チタン膜である金属膜８２３とを反応させて、両者が接する界面部分に、シリサイド層ＳＳを形成する。たとえば、６００〜９００℃の熱処理条件で、熱処理を実施することで、約３０ｎｍ厚のシリサイド層ＳＳを形成する。熱処理の際には、たとえば、電気炉や加熱ランプを用いる。
Specifically, by performing heat treatment, the
（ｇ）金属膜８２３の除去
つぎに、図３７（ｇ）に示すように、金属膜８２３を除去する。
(G) Removal of
ここでは、たとえば、アンモニア水と過酸化水素水の混合液を用いて、金属膜８２３を除去する。
Here, for example, the
これにより、撮像領域ＰＡにおいては、絶縁膜３１７の上面を露出させる。また、周辺領域ＳＡにおいては、シリサイド層ＳＳの上面を露出させる。
Thereby, the upper surface of the insulating
（ｆ）その他の部材の形成
つぎに、図３３に示したように、その他の部材について形成する。
(F) Formation of other members Next, other members are formed as shown in FIG.
ここでは、実施形態１の場合と同様な工程（図１２（ｌ）〜図１３（ｎ）参照）を経て、第１キャパシタ電極Ｃ１１ｆ，第２キャパシタ電極Ｃ２１ｆ，転送電極３１ｆを形成する。 Here, the first capacitor electrode C11f, the second capacitor electrode C21f, and the transfer electrode 31f are formed through the same steps as in the first embodiment (see FIGS. 12L to 13N).
そして、実施形態１の場合と同様にして、絶縁膜ＳＺ，遮光膜６０などの各部を形成することで、固体撮像装置を完成させる。
Then, as in the case of the first embodiment, the solid-state imaging device is completed by forming each part such as the insulating film SZ and the
［Ｃ］まとめ
本実施形態では、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｆおよび第２キャパシタ電極Ｃ２１ｆは、転送電極３１へ加工される導電材料層３１３から形成されている。
[C] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11f and the second capacitor electrode C21f are formed from the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
特に、本実施形態では、第１キャパシタ電極Ｃ１１ｆにて第１金属配線６１（図６参照）に電気的に接続される表面および第２キャパシタ電極Ｃ２１ｆにて第２金属配線６２（図６参照）に電気的に接続される表面にシリサイド層ＳＳを形成している（図３３参照）。このため、低抵抗化することが可能であるので、キャパシタにおいて、充電、あるいは、放電する時間を短縮でき、回路の動作速度を向上できる。 In particular, in the present embodiment, the surface electrically connected to the first metal wiring 61 (see FIG. 6) at the first capacitor electrode C11f and the second metal wiring 62 (see FIG. 6) at the second capacitor electrode C21f. A silicide layer SS is formed on the surface that is electrically connected to (see FIG. 33). For this reason, it is possible to reduce the resistance, so that the time for charging or discharging the capacitor can be shortened, and the operation speed of the circuit can be improved.
＜７．実施形態７＞
［Ａ］装置構成など
図３８，図３９は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。
<7.
[A] Device Configuration, etc. FIGS. 38 and 39 are diagrams showing the main part of a solid-state imaging device in
図３８は、図４と同様に、断面図であって、図２に示す各部分を示している。つまり、図３８において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 FIG. 38 is a cross-sectional view similar to FIG. 4 and shows each part shown in FIG. That is, in FIG. 38, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the capacitor C10 included in the signal processing circuit 31S.
また、図３９は、図６と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 FIG. 39 is a plan view similar to FIG. 6, and shows an enlarged view of the capacitor C10 included in the signal processing circuit 31S.
図３８，図３９に示すように、本実施形態においては、第１金属配線６１ｇと第２金属配線６２ｇとが、実施形態１と異なる（図４，図６参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
As shown in FIGS. 38 and 39, in the present embodiment, the
第１金属配線６１ｇと第２金属配線６２ｇとのそれぞれは、図３８に示すように、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との各上面に、絶縁膜ＳＺを介して設けられている。
As shown in FIG. 38, each of the
図３９に示すように、第１金属配線６１ｇと第２金属配線６２ｇとのそれぞれは、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１と同様に、平面形状が櫛歯状になるようにパターン加工されている。
As shown in FIG. 39, each of the
具体的には、第１金属配線６１ｇは、基幹部６１Ｋと、枝部６１Ｅとを有する。同様に、第２金属配線６２ｇは、基幹部６２Ｋと、枝部６２Ｅとを有する。
Specifically, the
第１金属配線６１ｇにおいて、基幹部６１Ｋは、垂直方向ｙに延在している。そして、枝部６１Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部６１Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、右端部において基幹部６１Ｋの左側部に連結されている。
In the
第１金属配線６１ｇは、第１キャパシタ電極Ｃ１１の上方において第１キャパシタ電極Ｃ１１と重なるように設けられている。そして、第１金属配線６１ｇは、第１キャパシタ電極Ｃ１１よりも狭い幅で設けられている。第１金属配線６１ｇは、第１キャパシタ電極Ｃ１１とコンタクトＣＯＮを介して電気的に接続されている。
The
第２金属配線６２ｇにおいて、基幹部６２Ｋは、垂直方向ｙに延在している。ここでは、第２金属配線６２ｇの基幹部６２Ｋは、水平方向ｘにおいて、第１金属配線６１ｇの基幹部６１Ｋからスペースを隔てて平行に並んでいる。第２金属配線６２ｇにおいて、枝部６２Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部６２Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、左端部において基幹部６２Ｋの右側部に連結されている。
In the second metal wiring 62g, the
第２金属配線６２ｇは、第２キャパシタ電極Ｃ２１の上方において、第２キャパシタ電極Ｃ２１と重なるように設けられている。そして、第２金属配線６２ｇは、第２キャパシタ電極Ｃ２１よりも狭い幅で設けられている。第２金属配線６２ｇは、第２キャパシタ電極Ｃ２１とコンタクトＣＯＮを介して電気的に接続されている。 The second metal wiring 62g is provided above the second capacitor electrode C21 so as to overlap the second capacitor electrode C21. The second metal wiring 62g is provided with a narrower width than the second capacitor electrode C21. The second metal wiring 62g is electrically connected to the second capacitor electrode C21 through the contact CON.
そして、第１金属配線６１ｇの枝部６１Ｅと、第２金属配線６２ｇの枝部６２Ｅとのそれぞれは、垂直方向ｙにおいて、交互に並ぶように形成されている。
The
［Ｂ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１へ加工される導電材料層３１３から形成されている。
[B] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11 and the second capacitor electrode C21 are formed of a
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
また、本実施形態においては、第１金属配線６１ｇおよび第２金属配線６２ｇは、垂直方向ｙに延在する基幹部６１Ｋ，６２Ｋと、その基幹部６１Ｋ，６２Ｋから水平方向ｘへ延在している枝部６１Ｅ，６２Ｅとを含む。ここでは、第１金属配線６１ｇの複数の枝部６１Ｅと、第２金属配線６２ｇの複数の枝部６２Ｅとが、垂直方向ｙにおいて交互に並ぶように設けられている。そして、第１金属配線６１ｇの基幹部６１Ｋと第２金属配線６２ｇの基幹部６２Ｋとが、第１金属配線６１ｇの枝部６１Ｅおよび第２金属配線６２ｇの枝部６２Ｅを水平方向ｘにおいて挟むように設けられている（図３８，図３９参照）。
In the present embodiment, the
このように、本実施形態では、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１の上方は、全域に渡って、第１金属配線６１ｇおよび第２金属配線６２ｇでシャントされている。このため、キャパシタＣ１０において、充電、あるいは、放電するための時間を短縮でき、回路の動作速度を向上できる。
Thus, in the present embodiment, the upper portions of the first capacitor electrode C11 and the second capacitor electrode C21 are shunted by the
＜８．実施形態８＞
［Ａ］装置構成など
図４０，図４１は、本発明にかかる実施形態８において、固体撮像装置の要部を示す図である。
<8.
[A] Device Configuration, etc. FIGS. 40 and 41 are diagrams showing the main part of a solid-state imaging device in
図４０は、図３８と同様に、断面図であって、図２に示す各部分を示している。つまり、図４０において、中央に示した部分は、撮像領域ＰＡのＸ１−Ｘ２部分の断面であって、撮像領域ＰＡの画素Ｐの部分を拡大して示している。右側に示した部分は、撮像領域ＰＡのＹ１−Ｙ２部分の断面であって、垂直転送部ＶＴの部分を拡大して示している。左側に示した部分は、周辺領域ＳＡのＹ３−Ｙ４部分の断面であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 FIG. 40 is a cross-sectional view similar to FIG. 38 and shows each part shown in FIG. That is, in FIG. 40, the portion shown in the center is a cross section of the X1-X2 portion of the imaging area PA, and shows an enlarged portion of the pixel P of the imaging area PA. The portion shown on the right side is a cross section of the Y1-Y2 portion of the imaging area PA, and shows an enlarged portion of the vertical transfer portion VT. The portion shown on the left side is a cross section of the Y3-Y4 portion of the peripheral area SA, and shows an enlarged view of the capacitor C10 included in the signal processing circuit 31S.
また、図４１は、図３９と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０について拡大して示している。 FIG. 41 is a plan view similar to FIG. 39, and shows the capacitor C10 included in the signal processing circuit 31S in an enlarged manner.
図４０，図４１に示すように、本実施形態においては、金属遮光膜１０２５が更に設けられている点が、実施形態７と異なる（図３８，図３９参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
As shown in FIGS. 40 and 41, the present embodiment is different from the seventh embodiment in that a metal
金属遮光膜１０２５は、図４０に示すように、半導体基板１１の上面において、第１金属配線６１ｇと第２金属配線６２ｇとの上方に、絶縁膜ＺＺを介して設けられている。
As shown in FIG. 40, the metal
図４１に示すように、金属遮光膜１０２５は、周辺領域ＳＡにおいて、キャパシタＣ１０が形成された領域全体を覆うように形成されている。
As shown in FIG. 41, the metal
金属遮光膜１０２５は、光を遮光する遮光材料であって、たとえば、タングステン，アルミニウムなどの金属材料を用いて形成されている。
The metal
［Ｂ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１は、転送電極３１へ加工される導電材料層３１３から形成されている。
[B] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11 and the second capacitor electrode C21 are formed of a
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
特に、本実施形態においては、第１キャパシタ電極Ｃ１１と第２キャパシタ電極Ｃ２１との上方に金属遮光膜１０２５が設けられており、その金属遮光膜１０２５がキャパシタＣ１０へ入射する光を遮光する。そして、本実施形態では、キャパシタＣ１０の付近に形成された配線などの導電層からの電界を金属遮光膜１０２５が遮断する。このため、静電容量値の変動を抑制することができる。
In particular, in the present embodiment, a metal
＜９．実施形態９＞
［Ａ］装置構成など
図４２は、本発明にかかる実施形態９において、固体撮像装置の要部を示す図である。
<9. Ninth Embodiment>
[A] Device Configuration, etc. FIG. 42 is a diagram illustrating a main part of the solid-state imaging device according to the ninth embodiment of the present invention.
図４２は、図６と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｉについて拡大して示している。 FIG. 42 is a plan view similar to FIG. 6, and shows the capacitor C10i included in the signal processing circuit 31S in an enlarged manner.
図４２に示すように、本実施形態においては、キャパシタＣ１０ｉが、実施形態１と異なる（図６参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIG. 42, in this embodiment, a capacitor C10i is different from that of the first embodiment (see FIG. 6). Except for this point and points related thereto, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.
キャパシタＣ１０ｉは、図４２に示すように、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとを含む。第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとのそれぞれは、半導体基板１１の面（ｘｙ面）において、誘電体膜である絶縁膜３１７を挟むように設けられている。
As shown in FIG. 42, the capacitor C10i includes a first capacitor electrode C11i and a second capacitor electrode C21i. Each of the first capacitor electrode C11i and the second capacitor electrode C21i is provided on the surface (xy surface) of the
図４２に示すように、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとのそれぞれは、平面形状が矩形状になるようにパターン加工されている。つまり、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとのそれぞれは、短冊状になるように形成されている。 As shown in FIG. 42, each of the first capacitor electrode C11i and the second capacitor electrode C21i is patterned so that the planar shape is rectangular. That is, each of the first capacitor electrode C11i and the second capacitor electrode C21i is formed in a strip shape.
具体的には、第１キャパシタ電極Ｃ１１ｉは、水平方向ｘが長手方向になるように形成されている。第２キャパシタ電極Ｃ２１ｉも、第１キャパシタ電極Ｃ１１ｉと同様に、水平方向ｘが長手方向になるように形成されている。 Specifically, the first capacitor electrode C11i is formed so that the horizontal direction x is the longitudinal direction. Similarly to the first capacitor electrode C11i, the second capacitor electrode C21i is also formed so that the horizontal direction x is the longitudinal direction.
第１キャパシタ電極Ｃ１１ｉと、第２キャパシタ電極Ｃ２１ｉとのそれぞれは、半導体基板１１の面（ｘｙ面）において、垂直方向ｙで交互に並ぶように形成されている。そして、第１キャパシタ電極Ｃ１１ｉと、第２キャパシタ電極Ｃ２１ｉとの間に、絶縁膜３１７が介在するように形成されている。
Each of the first capacitor electrode C11i and the second capacitor electrode C21i is formed so as to be alternately arranged in the vertical direction y on the surface (xy surface) of the
第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとのそれぞれは、実施形態１の場合と同様に、撮像領域ＰＡに設けた転送電極３１と同一の層から形成されている。
Each of the first capacitor electrode C11i and the second capacitor electrode C21i is formed from the same layer as the
そして、図４２に示すように、実施形態１の場合と同様に、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとの各上方に、第１金属配線６１と第２金属配線６２とのそれぞれが設けられている。第１金属配線６１と第２金属配線６２とのそれぞれは、水平方向ｘにおける両端に設けられている。
As shown in FIG. 42, as in the case of the first embodiment, the
ここでは、第１金属配線６１は、図４２に示すように、第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉの右側部分において、垂直方向ｙに延在するように設けられている。そして、第１金属配線６１は、コンタクトＣＯＮを介して複数の第１キャパシタ電極Ｃ１１ｉと電気的に接続されている。
Here, as shown in FIG. 42, the
また、図４２に示すように、第２金属配線６２は、第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉの左側部分において、垂直方向ｙに延在するように設けられている。そして、第２金属配線６２は、コンタクトＣＯＮを介して複数の第２キャパシタ電極Ｃ２１ｉと電気的に接続されている。
Further, as shown in FIG. 42, the
［Ｂ］製造方法
以下より、上記の固体撮像装置を製造する製造方法の要部について説明する。
[B] Manufacturing Method The main part of the manufacturing method for manufacturing the solid-state imaging device will be described below.
図４３〜図４５は、本発明にかかる実施形態９において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。 43 to 45 are diagrams showing the main parts provided in each step of the method of manufacturing the solid-state imaging device in the ninth embodiment according to the present invention.
図４３〜図４５は、図４２と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｉについて拡大して示している。 43 to 45 are plan views like FIG. 42, and show an enlarged view of the capacitor C10i included in the signal processing circuit 31S.
図４３〜図４５に示すように、（ａ）〜（ｃ）に示す各工程を経て、固体撮像装置を製造する。 As shown in FIGS. 43 to 45, the solid-state imaging device is manufactured through the steps shown in (a) to (c).
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）ギャップＧＡｉの形成
まず、図４３に示すように、ギャップＧＡｉを周辺領域ＳＡにおいてキャパシタＣ１０ｉを形成する領域ＣＡに設ける。
(A) Formation of Gap GAi First, as shown in FIG. 43, the gap GAi is provided in the area CA where the capacitor C10i is formed in the peripheral area SA.
ここでは、実施形態１の場合と同様な工程（図７（ａ）〜図１１（ｉ）参照）を実施して、ギャップＧＡｉが形成された導電材料パターン３１３Ｍを設ける。
Here, the same process (see FIGS. 7A to 11I) as in the first embodiment is performed to provide the
つまり、図４３に示すように、キャパシタＣ１０ｉを形成する領域ＣＡにおいて、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとの間に介在するように、ギャップＧＡｉを設ける（図４２参照）。 That is, as shown in FIG. 43, in the region CA where the capacitor C10i is formed, the gap GAi is provided so as to be interposed between the first capacitor electrode C11i and the second capacitor electrode C21i (see FIG. 42).
（ｂ）フォトレジストパターンＰＲ２ｉの形成
つぎに、図４４に示すように、フォトレジストパターンＰＲ２ｉについて形成する。
(B) Formation of Photoresist Pattern PR2i Next, as shown in FIG. 44, a photoresist pattern PR2i is formed.
ここでは、実施形態１の場合と同様な工程（図１１（ｊ）〜図１２（ｋ）参照）を実施して、ギャップＧＡｉに絶縁膜３１７を埋め込む。
Here, the same process as that of the first embodiment (see FIGS. 11J to 12K) is performed to embed the insulating
そして、実施形態１の場合と同様な工程を（図１２（ｌ）参照）を実施して、フォトレジストパターンＰＲ２ｉを形成する。 Then, the same process as in the first embodiment (see FIG. 12L) is performed to form a photoresist pattern PR2i.
つまり、図４４に示すように、周辺領域ＳＡにおいて、キャパシタＣ１０ｉを形成する領域ＣＡを被覆するように、フォトレジストパターンＰＲ２ｉを形成する。 That is, as shown in FIG. 44, in the peripheral area SA, the photoresist pattern PR2i is formed so as to cover the area CA where the capacitor C10i is formed.
（ｃ）第１キャパシタ電極Ｃ１１ｉ，第２キャパシタ電極Ｃ２１ｉの形成
つぎに、図４５に示すように、第１キャパシタ電極Ｃ１１ｉ，第２キャパシタ電極Ｃ２１ｉを形成する。
(C) Formation of First Capacitor Electrode C11i and Second Capacitor Electrode C21i Next, as shown in FIG. 45, a first capacitor electrode C11i and a second capacitor electrode C21i are formed.
ここでは、実施形態１の場合と同様な工程（図１３（ｍ）参照）を実施して、フォトレジストパターンＰＲ２ｉをマスクとして、導電材料パターン３１３Ｍ（図１２（ｌ）参照）についてエッチング処理を実施する。これにより、導電材料パターン３１３Ｍを、第１キャパシタ電極Ｃ１１ｉ，第２キャパシタ電極Ｃ２１ｉにパターン加工する。図示を省略しているが、このとき、第１キャパシタ電極Ｃ１１ｉ，第２キャパシタ電極Ｃ２１ｉと共に、転送電極３１についても同時に形成する。
Here, the same process (see FIG. 13 (m)) as in the first embodiment is performed, and the etching process is performed on the
そして、実施形態１の場合と同様な工程（図１３（ｎ）参照）を実施して、フォトレジストパターンＰＲ２ｉを除去する。 Then, the same process (see FIG. 13 (n)) as in the first embodiment is performed to remove the photoresist pattern PR2i.
これにより、図４５に示すように、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとのそれぞれが誘電体膜である絶縁膜３１７を挟んだキャパシタＣ１０ｉが設けられる。
As a result, as shown in FIG. 45, a capacitor C10i is provided in which the first capacitor electrode C11i and the second capacitor electrode C21i sandwich the insulating
この後、実施形態１と同様に、各部を設けることによって、固体撮像装置を完成させる。 Thereafter, as in the first embodiment, each part is provided to complete the solid-state imaging device.
［Ｃ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉは、転送電極３１へ加工される導電材料層３１３から形成されている。
[C] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11i and the second capacitor electrode C21i are formed from a
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
特に、本実施形態では、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとのそれぞれは、垂直方向ｙに対して直交する水平方向ｘへ延在するように形成されている。第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉは、複数設けられており、その複数の第１キャパシタ電極Ｃ１１ｉと複数の第２キャパシタ電極Ｃ２１ｉとが、垂直方向ｙで誘電体膜（絶縁膜３１７）を挟んで交互に並んでいる（図４１，図４２参照）。 In particular, in the present embodiment, each of the first capacitor electrode C11i and the second capacitor electrode C21i is formed to extend in the horizontal direction x orthogonal to the vertical direction y. A plurality of first capacitor electrodes C11i and a plurality of second capacitor electrodes C21i are provided, and the plurality of first capacitor electrodes C11i and the plurality of second capacitor electrodes C21i are dielectric films (insulating films 317) in the vertical direction y. Are arranged alternately (see FIGS. 41 and 42).
このように、本実施形態では、キャパシタＣ１０ｉにおいて、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとの間のギャップが直線状であって、折れ曲がった部分を有さない。このため、ギャップ幅の制御が容易であり、安定した静電容量値を得ることができる。 Thus, in this embodiment, in the capacitor C10i, the gap between the first capacitor electrode C11i and the second capacitor electrode C21i is linear and does not have a bent portion. For this reason, it is easy to control the gap width, and a stable capacitance value can be obtained.
＜１０．実施形態１０＞
［Ａ］装置構成など
図４６は、本発明にかかる実施形態１０において、固体撮像装置の要部を示す図である。
<10. Embodiment 10>
[A] Device Configuration, etc. FIG. 46 is a diagram illustrating a main part of the solid-state imaging device according to the tenth embodiment of the present invention.
図４６は、図４２と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｉについて拡大して示している。 FIG. 46 is a plan view similar to FIG. 42, and shows the capacitor C10i included in the signal processing circuit 31S in an enlarged manner.
図４６に示すように、本実施形態においては、第１金属配線６１ｊと第２金属配線６２ｊとが、実施形態９と異なる（図４２参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態９と同様である。このため、重複する部分については、記載を省略する。
As shown in FIG. 46, in the present embodiment, the
第１金属配線６１ｊと第２金属配線６２ｊとのそれぞれは、図４６に示すように、実施形態９と異なって、平面形状が櫛歯状になるようにパターン加工されている。
As shown in FIG. 46, each of the
具体的には、第１金属配線６１ｊは、基幹部６１Ｋと、枝部６１Ｅとを有する。同様に、第２金属配線６２ｊは、基幹部６２Ｋと、枝部６２Ｅとを有する。
Specifically, the
第１金属配線６１ｊにおいて、基幹部６１Ｋは、垂直方向ｙに延在している。そして、枝部６１Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部６１Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、右端部において基幹部６１Ｋの左側部に連結されている。
In the
第１金属配線６１ｊは、枝部６１Ｅが第１キャパシタ電極Ｃ１１ｉの上方において第１キャパシタ電極Ｃ１１ｉと重なるように設けられている。そして、第１金属配線６１ｊの枝部６１Ｅは、第１キャパシタ電極Ｃ１１ｉよりも狭い幅で設けられている。第１金属配線６１ｊは、基幹部６１Ｋにおいて、第１キャパシタ電極Ｃ１１ｉとコンタクトＣＯＮを介して電気的に接続されている。また、基幹部６１Ｋの下方においては、第２キャパシタ電極Ｃ２１ｉの右側部分と重なるように設けられている。
The
第２金属配線６２ｊにおいて、基幹部６２Ｋは、垂直方向ｙに延在している。ここでは、第２金属配線６２ｊの基幹部６２Ｋは、水平方向ｘにおいて、第１金属配線６１ｊの基幹部６１Ｋからスペースを隔てて平行に並んでいる。第２金属配線６２ｊにおいて、枝部６２Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部６２Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、左端部において基幹部６２Ｋの右側部に連結されている。
In the
第２金属配線６２ｊは、枝部６２Ｅが第２キャパシタ電極Ｃ２１ｉの上方において、第２キャパシタ電極Ｃ２１ｉと重なるように設けられている。そして、第２金属配線６２ｊの枝部６２Ｅは、第２キャパシタ電極Ｃ２１ｉよりも狭い幅で設けられている。第２金属配線６２ｊは、基幹部６２Ｋにおいて、第２キャパシタ電極Ｃ２１ｉとコンタクトＣＯＮを介して電気的に接続されている。また、基幹部６２Ｋの下方においては、第１キャパシタ電極Ｃ１１ｉの左側部分と重なるように設けられている。
The
そして、第１金属配線６１ｊの枝部６１Ｅと、第２金属配線６２ｊの枝部６２Ｅとのそれぞれは、垂直方向ｙにおいて、交互に並ぶように形成されている。
The
［Ｂ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉは、転送電極３１へ加工される導電材料層３１３から形成されている。
[B] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11i and the second capacitor electrode C21i are formed of a
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
特に、本実施形態においては、第１金属配線６１ｊおよび第２金属配線６２ｊは、櫛形状に設けられている。具体的には、第１金属配線６１ｊおよび第２金属配線６２ｊは、垂直方向ｙに延在する基幹部６１Ｋ，６２Ｋと、その基幹部６１Ｋ，６２Ｋから水平方向ｘへ延在している枝部６１Ｅ，６２Ｅとを含む。ここでは、第１金属配線６１ｊの複数の枝部６１Ｅと、第２金属配線６２ｊの複数の枝部６２Ｅとが、垂直方向ｙにおいて交互に並ぶように設けられている。また、第１金属配線６１ｊの基幹部６１Ｋと第２金属配線６２ｊの基幹部６２Ｋとが、第１金属配線６１ｊの枝部６１Ｅおよび第２金属配線６２ｊの枝部６２Ｅを水平方向ｘにおいて挟むように設けられている。
In particular, in the present embodiment, the
このように、本実施形態では、第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉの上方が、全域に渡って、第１金属配線６１ｊおよび第２金属配線６２ｊでシャントされている。このため、キャパシタＣ１０ｉにおいて、充電、あるいは、放電するための時間を短縮でき、回路の動作速度を向上できる。
Thus, in the present embodiment, the upper portions of the first capacitor electrode C11i and the second capacitor electrode C21i are shunted by the
また、本実施形態では、実施形態９の場合と同様に、キャパシタＣ１０ｉにおいては、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとの間のギャップが、直線状であって、折れ曲がった部分を有さない。このため、ギャップ幅の制御が容易であり、安定した静電容量値を得ることができる。 In the present embodiment, as in the ninth embodiment, in the capacitor C10i, the gap between the first capacitor electrode C11i and the second capacitor electrode C21i is linear and has a bent portion. No. For this reason, it is easy to control the gap width, and a stable capacitance value can be obtained.
＜１１．実施形態１１＞
［Ａ］装置構成など
図４７は、本発明にかかる実施形態１１において、固体撮像装置の要部を示す図である。
<11.
[A] Device Configuration, etc. FIG. 47 is a diagram illustrating a main part of the solid-state imaging device according to the eleventh embodiment of the present invention.
図４７は、図４６と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｉについて拡大して示している。 FIG. 47 is a plan view similar to FIG. 46, and shows the capacitor C10i included in the signal processing circuit 31S in an enlarged manner.
図４７に示すように、本実施形態においては、金属遮光膜１０２５が更に設けられている。この点、および、これに関連する点を除き、本実施形態は、実施形態１０と同様である。このため、重複する部分については、記載を省略する。
As shown in FIG. 47, in this embodiment, a metal
本実施形態では、キャパシタＣ１０ｉの上方に、実施形態８の場合と同様に、金属遮光膜１０２５が更に設けられている。
In the present embodiment, a metal
［Ｂ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｉおよび第２キャパシタ電極Ｃ２１ｉは、転送電極３１へ加工される導電材料層３１３から形成されている。
[B] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11i and the second capacitor electrode C21i are formed of a
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
また、本実施形態においては、第１キャパシタ電極Ｃ１１ｉと第２キャパシタ電極Ｃ２１ｉとの上方に金属遮光膜１０２５が設けられており、その金属遮光膜１０２５がキャパシタＣ１０ｉへ入射する光を遮光する。そして、本実施形態では、キャパシタＣ１０ｉの付近に形成された配線などの導電層からの電界を金属遮光膜１０２５が遮断する。このため、静電容量値の変動を抑制することができる。
In the present embodiment, a metal
また、実施形態１０の場合と同様に、第１キャパシタ電極Ｃ１１ｉ，第２キャパシタ電極Ｃ２１ｉ、および、第１金属配線６１ｊ，第２金属配線６２ｊが形成されている。このため、実施形態１０の場合と同様な作用・効果を奏することができる。
In addition, as in the case of the tenth embodiment, the first capacitor electrode C11i, the second capacitor electrode C21i, the
＜１２．実施形態１２＞
［Ａ］装置構成など
図４８は、本発明にかかる実施形態１２において、固体撮像装置の要部を示す図である。
<12. Embodiment 12>
[A] Device Configuration, etc. FIG. 48 is a diagram illustrating a main part of the solid-state imaging device according to the twelfth embodiment of the present invention.
図４８は、図４２と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｋについて拡大して示している。 FIG. 48 is a plan view similar to FIG. 42, and shows the capacitor C10k included in the signal processing circuit 31S in an enlarged manner.
図４８に示すように、本実施形態においては、キャパシタＣ１０ｋが、実施形態９と異なる（図４２参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIG. 48, in this embodiment, the capacitor C10k is different from that of the ninth embodiment (see FIG. 42). Except for this point and points related thereto, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.
キャパシタＣ１０ｋは、図４８に示すように、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとを含む。第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとのそれぞれは、半導体基板１１の面（ｘｙ面）において、誘電体膜である絶縁膜３１７を挟むように設けられている。
As shown in FIG. 48, the capacitor C10k includes a first capacitor electrode C11k and a second capacitor electrode C21k. Each of the first capacitor electrode C11k and the second capacitor electrode C21k is provided on the surface (xy surface) of the
図４８に示すように、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとのそれぞれは、水平方向ｘが長手方向になるように形成されている。 As shown in FIG. 48, each of the first capacitor electrode C11k and the second capacitor electrode C21k is formed such that the horizontal direction x is the longitudinal direction.
また、第１キャパシタ電極Ｃ１１ｋと、第２キャパシタ電極Ｃ２１ｋとのそれぞれは、半導体基板１１の面（ｘｙ面）において、垂直方向ｙで交互に並ぶように形成されている。
The first capacitor electrodes C11k and the second capacitor electrodes C21k are formed so as to be alternately arranged in the vertical direction y on the surface (xy surface) of the
第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとのそれぞれは、他の実施形態の場合と同様に、撮像領域ＰＡに設けた転送電極３１と同一の層から形成されている。
Each of the first capacitor electrode C11k and the second capacitor electrode C21k is formed from the same layer as the
図４８に示すように、第１キャパシタ電極Ｃ１１ｋは、右側部分の上方に第１金属配線６１が設けられているが、実施形態９の場合と異なり、左側部分の上方には、第２金属配線６２が設けられていない。また、第２キャパシタ電極Ｃ２１ｋは、左側部分の上方に第２金属配線６２が設けられているが、実施形態９の場合と異なり、右側部分の上方には、第１金属配線６１が設けられていない。
As shown in FIG. 48, the first capacitor electrode C11k is provided with the
つまり、第１キャパシタ電極Ｃ１１ｋは、電気的に接続される第１金属配線６１が上方に設けられているが、電気的に接続されない第２金属配線６２が上方に設けられていない。そして、第２キャパシタ電極Ｃ２１ｋは、電気的に接続される第２金属配線６２が上方に設けられているが、電気的に接続されない第１金属配線６１が上方に設けられていない。
That is, in the first capacitor electrode C11k, the
また、実施形態９の場合と異なり、第１キャパシタ電極Ｃ１１ｋは、コンタクトＣＯＮを介して第１金属配線６１と電気的に接続される右側の端部が、その反対側である左側の端部よりも、幅が狭くなるように形成されている。そして、実施形態９の場合と異なり、第２キャパシタ電極Ｃ２１ｋは、コンタクトＣＯＮを介して第２金属配線６２と電気的に接続される左側の端部が、その反対側である右側の端部よりも、幅が狭くなるように形成されている。
Also, unlike the case of the ninth embodiment, the first capacitor electrode C11k has a right end electrically connected to the
［Ｂ］製造方法
以下より、上記の固体撮像装置を製造する製造方法の要部について説明する。
[B] Manufacturing Method The main part of the manufacturing method for manufacturing the solid-state imaging device will be described below.
図４９〜図５１は、本発明にかかる実施形態１２において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。 49 to 51 are diagrams showing the main part provided in each step of the method for manufacturing the solid-state imaging device in Embodiment 12 according to the present invention.
図４９〜図５１は、図４８と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｋについて拡大して示している。 49 to 51 are plan views like FIG. 48, and show an enlarged view of the capacitor C10k included in the signal processing circuit 31S.
図４９〜図５１に示すように、（ａ）〜（ｃ）に示す各工程を経て、固体撮像装置を製造する。 As shown in FIGS. 49 to 51, a solid-state imaging device is manufactured through the steps shown in (a) to (c).
各工程の詳細について順次説明する。 The details of each process will be described sequentially.
（ａ）ギャップＧＡｋの形成
まず、図４９に示すように、ギャップＧＡｋを周辺領域ＳＡにおいてキャパシタＣ１０ｋを形成する領域ＣＡに設ける。
(A) Formation of Gap GAk First, as shown in FIG. 49, the gap GAk is provided in the area CA where the capacitor C10k is formed in the peripheral area SA.
ここでは、実施形態１の場合と同様な工程（図７（ａ）〜図１１（ｉ）参照）を実施して、ギャップＧＡｋが形成された導電材料パターン３１３Ｍを設ける。
Here, the same process (see FIGS. 7A to 11I) as in the first embodiment is performed to provide the
つまり、図４９に示すように、キャパシタＣ１０ｋを形成する領域ＣＡにおいて、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとの間に介在するように、ギャップＧＡｋを設ける（図４８参照）。 That is, as shown in FIG. 49, in the region CA where the capacitor C10k is formed, the gap GAk is provided so as to be interposed between the first capacitor electrode C11k and the second capacitor electrode C21k (see FIG. 48).
（ｂ）フォトレジストパターンＰＲ２ｋの形成
つぎに、図５０に示すように、フォトレジストパターンＰＲ２ｋについて形成する。
(B) Formation of Photoresist Pattern PR2k Next, as shown in FIG. 50, a photoresist pattern PR2k is formed.
ここでは、実施形態１の場合と同様な工程（図１１（ｊ）〜図１２（ｋ）参照）を実施して、ギャップＧＡｋに絶縁膜３１７を埋め込む。
Here, the same process (see FIGS. 11 (j) to 12 (k)) as in the first embodiment is performed to embed the insulating
そして、実施形態１の場合と同様な工程を（図１２（ｌ）参照）を実施して、フォトレジストパターンＰＲ２ｋを形成する。 Then, the same process as that in the first embodiment (see FIG. 12L) is performed to form a photoresist pattern PR2k.
つまり、図５０に示すように、周辺領域ＳＡにおいて、キャパシタＣ１０ｋを形成する領域ＣＡを被覆するように、フォトレジストパターンＰＲ２ｋを形成する。 That is, as shown in FIG. 50, the photoresist pattern PR2k is formed so as to cover the area CA in which the capacitor C10k is formed in the peripheral area SA.
（ｃ）第１キャパシタ電極Ｃ１１ｋ，第２キャパシタ電極Ｃ２１ｋの形成
つぎに、図５１に示すように、第１キャパシタ電極Ｃ１１ｋ，第２キャパシタ電極Ｃ２１ｋを形成する。
(C) Formation of first capacitor electrode C11k and second capacitor electrode C21k Next, as shown in FIG. 51, a first capacitor electrode C11k and a second capacitor electrode C21k are formed.
ここでは、実施形態１の場合と同様な工程（図１３（ｍ）参照）を実施して、フォトレジストパターンＰＲ２ｋをマスクとして、導電材料パターン３１３Ｍ（図１２（ｌ）参照）についてエッチング処理を実施する。これにより、導電材料パターン３１３Ｍを、第１キャパシタ電極Ｃ１１ｋ，第２キャパシタ電極Ｃ２１ｋにパターン加工する。図示を省略しているが、このとき、第１キャパシタ電極Ｃ１１ｋ，第２キャパシタ電極Ｃ２１ｋと共に、転送電極３１についても同時に形成する。
Here, the same process (see FIG. 13 (m)) as in the first embodiment is performed, and the etching process is performed on the
そして、実施形態１の場合と同様な工程（図１３（ｎ）参照）を実施して、フォトレジストパターンＰＲ２ｋを除去する。 Then, the same process (see FIG. 13 (n)) as in the first embodiment is performed to remove the photoresist pattern PR2k.
これにより、図５１に示すように、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとのそれぞれが誘電体膜である絶縁膜３１７を挟んだキャパシタＣ１０ｋが設けられる。
Thereby, as shown in FIG. 51, a capacitor C10k is provided in which the first capacitor electrode C11k and the second capacitor electrode C21k sandwich the insulating
この後、実施形態１と同様に、各部を設けることによって、固体撮像装置を完成させる。 Thereafter, as in the first embodiment, each part is provided to complete the solid-state imaging device.
［Ｃ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｋおよび第２キャパシタ電極Ｃ２１ｋは、転送電極３１へ加工される導電材料層３１３から形成されている。
[C] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11k and the second capacitor electrode C21k are formed from the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
特に、本実施形態においては、第１キャパシタ電極Ｃ１１ｋは、異なる電位が印加される第２キャパシタ電極Ｃ２１ｋに電気的に接続される第２金属配線６２の下方に、設けられていない。これと共に、第２キャパシタ電極Ｃ２１ｋは、異なる電位が印加される第１キャパシタ電極Ｃ１１ｋに電気的に接続される第１金属配線６１の下方に、設けられていない。
In particular, in the present embodiment, the first capacitor electrode C11k is not provided below the
このため、第１キャパシタ電極Ｃ１１ｋと第２金属配線６２との間、および、第２キャパシタ電極Ｃ２１ｋと第１金属配線６１との間で、寄生容量が発生することを抑制できるので、キャパシタＣ１０ｋの充電、あるいは、放電時間を短縮できる。
For this reason, since it can suppress that a parasitic capacitance generate | occur | produces between the 1st capacitor electrode C11k and the
また、本実施形態では、キャパシタＣ１０ｋは、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとの間のギャップが、直線状であって、折れ曲がった部分を有さない。このため、ギャップ幅の制御が容易であり、安定した静電容量値を得ることができる。 In the present embodiment, the capacitor C10k has a straight gap between the first capacitor electrode C11k and the second capacitor electrode C21k, and does not have a bent portion. For this reason, it is easy to control the gap width, and a stable capacitance value can be obtained.
＜１３．実施形態１３＞
［Ａ］装置構成など
図５２は、本発明にかかる実施形態１３において、固体撮像装置の要部を示す図である。
<13. Embodiment 13>
[A] Apparatus Configuration, etc. FIG. 52 is a diagram illustrating a main part of the solid-state imaging apparatus according to the thirteenth embodiment of the present invention.
図５２は、図４８と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｋについて拡大して示している。 FIG. 52 is a plan view similar to FIG. 48, and shows the capacitor C10k included in the signal processing circuit 31S in an enlarged manner.
図５２に示すように、本実施形態においては、第１金属配線６１ｊと第２金属配線６２ｊとが、実施形態１２と異なる（図４８参照）。この点、および、これに関連する点を除き、本実施形態は、実施形態１２と同様である。このため、重複する部分については、記載を省略する。
As shown in FIG. 52, in the present embodiment, the
第１金属配線６１ｊと第２金属配線６２ｊとのそれぞれは、図５２に示すように、実施形態９と異なって、平面形状が櫛歯状になるようにパターン加工されている。
As shown in FIG. 52, each of the
ここでは、第１金属配線６１ｊと第２金属配線６２ｊとのそれぞれは、実施形態１０の場合と同様に形成されている。
Here, each of the
具体的には、第１金属配線６１ｊは、基幹部６１Ｋと、枝部６１Ｅとを有する。同様に、第２金属配線６２ｊは、基幹部６２Ｋと、枝部６２Ｅとを有する。
Specifically, the
第１金属配線６１ｊにおいて、基幹部６１Ｋは、垂直方向ｙに延在している。そして、枝部６１Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部６１Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、右端部において基幹部６１Ｋの左側部に連結されている。
In the
第１金属配線６１ｊは、枝部６１Ｅが第１キャパシタ電極Ｃ１１ｋの上方において第１キャパシタ電極Ｃ１１ｋと重なるように設けられている。そして、第１金属配線６１ｊの枝部６１Ｅは、第１キャパシタ電極Ｃ１１ｋよりも狭い幅で設けられている。第１金属配線６１ｊは、基幹部６１Ｋにおいて、第１キャパシタ電極Ｃ１１ｋとコンタクトＣＯＮを介して電気的に接続されている。しかし、基幹部６１Ｋの下方においては、第２キャパシタ電極Ｃ２１ｋの右側部分と重ならないように設けられている。
The
第２金属配線６２ｊにおいて、基幹部６２Ｋは、垂直方向ｙに延在している。ここでは、第２金属配線６２ｊの基幹部６２Ｋは、水平方向ｘにおいて、第１金属配線６１ｊの基幹部６１Ｋからスペースを隔てて平行に並んでいる。第２金属配線６２ｊにおいて、枝部６２Ｅは、垂直方向ｙに対して直交する水平方向ｘに延在している。枝部６２Ｅは、複数が垂直方向ｙにおいてスペースを隔てて平行に並んでおり、それぞれは、左端部において基幹部６２Ｋの右側部に連結されている。
In the
第２金属配線６２ｊは、枝部６２Ｅが第２キャパシタ電極Ｃ２１ｋの上方において、第２キャパシタ電極Ｃ２１ｋと重なるように設けられている。そして、第２金属配線６２ｊの枝部６２Ｅは、第２キャパシタ電極Ｃ２１ｋよりも狭い幅で設けられている。第２金属配線６２ｊは、基幹部６２Ｋにおいて、第２キャパシタ電極Ｃ２１ｋとコンタクトＣＯＮを介して電気的に接続されている。しかし、基幹部６２Ｋの下方においては、第１キャパシタ電極Ｃ１１ｉの左側部分と重ならないように設けられている。
The
そして、第１金属配線６１ｊの枝部６１Ｅと、第２金属配線６２ｊの枝部６２Ｅとのそれぞれは、垂直方向ｙにおいて、交互に並ぶように形成されている。
The
［Ｂ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｋおよび第２キャパシタ電極Ｃ２１ｋは、転送電極３１へ加工される導電材料層３１３から形成されている。
[B] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11k and the second capacitor electrode C21k are formed from the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
また、本実施形態においては、実施形態１２と同様に、第１キャパシタ電極Ｃ１１ｋは、異なる電位が印加される第２キャパシタ電極Ｃ２１ｋに電気的に接続される第２金属配線６２の下方に、設けられていない。これと共に、第２キャパシタ電極Ｃ２１ｋは、異なる電位が印加される第１キャパシタ電極Ｃ１１ｋに電気的に接続される第１金属配線６１の下方に、設けられていない。このため、第１キャパシタ電極Ｃ１１ｋと第２金属配線６２との間、および、第２キャパシタ電極Ｃ２１ｋと第１金属配線６１との間で、寄生容量が発生することを抑制できるので、キャパシタＣ１０ｋの充電、あるいは、放電時間を短縮できる。
In the present embodiment, as in the twelfth embodiment, the first capacitor electrode C11k is provided below the
また、本実施形態では、キャパシタＣ１０ｋは、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとの間のギャップが、直線状であって、折れ曲がった部分を有さない。このため、ギャップ幅の制御が容易であり、安定した静電容量値を得ることができる。 In the present embodiment, the capacitor C10k has a straight gap between the first capacitor electrode C11k and the second capacitor electrode C21k, and does not have a bent portion. For this reason, it is easy to control the gap width, and a stable capacitance value can be obtained.
また、本実施形態では、実施形態１０と同様に、第１キャパシタ電極Ｃ１１ｋおよび第２キャパシタ電極Ｃ２１ｋの上方が、全域に渡って、第１金属配線６１ｊおよび第２金属配線６２ｊでシャントされている。このため、キャパシタＣ１０ｋにおいて、充電、あるいは、放電するための時間を短縮でき、回路の動作速度を向上できる。
In the present embodiment, similarly to the tenth embodiment, the upper portions of the first capacitor electrode C11k and the second capacitor electrode C21k are shunted by the
＜１４．実施形態１４＞
［Ａ］装置構成など
図５３は、本発明にかかる実施形態１４において、固体撮像装置の要部を示す図である。
<14. Embodiment 14>
[A] Apparatus Configuration, etc. FIG. 53 is a diagram illustrating the main part of the solid-state imaging device according to the fourteenth embodiment of the present invention.
図５３は、図５２と同様に、平面図であって、信号処理回路３１Ｓに含まれるキャパシタＣ１０ｋについて拡大して示している。 FIG. 53 is a plan view similar to FIG. 52, and shows the capacitor C10k included in the signal processing circuit 31S in an enlarged manner.
図５３に示すように、本実施形態においては、金属遮光膜１０２５が更に設けられている。この点、および、これに関連する点を除き、本実施形態は、実施形態１３と同様である。このため、重複する部分については、記載を省略する。
As shown in FIG. 53, in this embodiment, a metal
本実施形態では、キャパシタＣ１０ｋの上方に、実施形態１１の場合と同様に、金属遮光膜１０２５が更に設けられている。
In the present embodiment, a metal
［Ｂ］まとめ
本実施形態においては、他の実施形態と同様に、第１キャパシタ電極Ｃ１１ｋおよび第２キャパシタ電極Ｃ２１ｋは、転送電極３１へ加工される導電材料層３１３から形成されている。
[B] Summary In the present embodiment, as in the other embodiments, the first capacitor electrode C11k and the second capacitor electrode C21k are formed from the
よって、本実施形態においては、他の実施形態と同様に、画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させることが容易に実現できる。 Therefore, in this embodiment, as in the other embodiments, it is possible to easily improve various characteristics such as image quality, device miniaturization, device reliability, and manufacturing efficiency.
また、本実施形態においては、第１キャパシタ電極Ｃ１１ｋと第２キャパシタ電極Ｃ２１ｋとの上方に金属遮光膜１０２５が設けられており、その金属遮光膜１０２５がキャパシタＣ１０ｋへ入射する光を遮光する。そして、本実施形態では、キャパシタＣ１０ｋの付近に形成された配線などの導電層からの電界を金属遮光膜１０２５が遮断することができる。よって、静電容量値の変動を抑制することができる。
In the present embodiment, a metal
また、実施形態１３の場合と同様に、第１キャパシタ電極Ｃ１１ｋ，第２キャパシタ電極Ｃ２１ｋ、および、第１金属配線６１ｊ，第２金属配線６２ｊが形成されている。このため、実施形態１３の場合と同様な作用・効果を奏することができる。
Similarly to the case of the thirteenth embodiment, the first capacitor electrode C11k, the second capacitor electrode C21k, the
＜１５．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
<15. Other>
In carrying out the present invention, the present invention is not limited to the above-described embodiment, and various modifications can be employed.
上記の実施形態においては、第１キャパシタ電極と第２キャパシタ電極とが誘電体膜としてシリコン酸化膜を挟む場合について示したが、これに限定されない。シリコン酸化膜の他に、シリコン窒化膜などのさまざまな材料で誘電体膜を形成しても良い。また、たとえば、シリコン酸化膜とシリコン窒化膜との積層体を、誘電体膜として設けても良い。 In the above embodiment, the case where the first capacitor electrode and the second capacitor electrode sandwich the silicon oxide film as the dielectric film has been described. However, the present invention is not limited to this. In addition to the silicon oxide film, the dielectric film may be formed of various materials such as a silicon nitride film. Further, for example, a laminate of a silicon oxide film and a silicon nitride film may be provided as a dielectric film.
上記の実施形態においては、キャパシタについて、信号処理回路を構成する場合に関して示したが、これに限定されない。キャパシタが、他の部分の回路を構成する場合に本発明を適用しても良い。たとえば、信号処理回路において画素からの信号を保持する場合の他に、その信号を出力する出力回路にキャパシタを形成する場合に、本発明を適用しても良い。 In the above embodiment, the case where the signal processing circuit is configured with respect to the capacitor has been described. However, the present invention is not limited to this. The present invention may be applied when a capacitor constitutes a circuit of another part. For example, in addition to the case where a signal from a pixel is held in a signal processing circuit, the present invention may be applied to a case where a capacitor is formed in an output circuit that outputs the signal.
上記の実施形態においては、ＣＣＤ型イメージセンサの場合に本発明を適用する場合について説明したが、これに限定されない。たとえば、ＣＭＯＳ型イメージセンサの場合に、本発明を適用してもよい。 In the above embodiment, the case where the present invention is applied to a CCD type image sensor has been described. However, the present invention is not limited to this. For example, the present invention may be applied to a CMOS image sensor.
上記の実施形態においては、カメラに本発明を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に、本発明を適用しても良い。 In the above embodiment, the case where the present invention is applied to a camera has been described, but the present invention is not limited to this. The present invention may be applied to other electronic devices including a solid-state imaging device such as a scanner or a copy machine.
その他、上記の各実施形態を、適宜、組み合わせても良い。 In addition, the above embodiments may be appropriately combined.
また、転送電極などが設けられる撮像領域を有さない半導体装置において、上記のようにキャパシタを形成しても良い。 In addition, a capacitor may be formed as described above in a semiconductor device that does not have an imaging region where a transfer electrode or the like is provided.
なお、上記の実施形態において、固体撮像装置１は、本発明の固体撮像装置に相当する。また、上記の実施形態において、半導体基板１１は、本発明の基板に相当する。また、上記の実施形態において、フォトダイオード２１は、本発明の光電変換部に相当する。また、上記の実施形態において、転送電極３１，３１ｂ，３１ｅ，３１ｆは、本発明の転送電極に相当する。また、上記の実施形態において、カメラ４０は、本発明の電子機器に相当する。また、上記の実施形態において、第１金属配線６１，６１ｇ，６１ｊは、本発明の第１配線に相当する。また、上記の実施形態において、第２金属配線６２，６２ｇ，６２ｊは、本発明の第２配線に相当する。また、上記の実施形態において、導電材料層３１３は、本発明の導電体膜に相当する。また、上記の実施形態において、導電材料層３１３Ｐｂは、本発明の導電体膜に相当する。また、上記の実施形態において、絶縁膜３１７，３１７ｂ，３１７ｅは、本発明の誘電体膜に相当する。また、上記の実施形態において、金属遮光膜１０２５は、本発明の遮光膜に相当する。また、上記の実施形態において、キャパシタＣ１０，Ｃ１０ｂ，Ｃ１０ｅ，Ｃ１０ｆ，Ｃ１０ｉ，Ｃ１０ｋは、本発明のキャパシタに相当する。また、上記の実施形態において、第１キャパシタ電極Ｃ１１，Ｃ１１ｂ，Ｃ１１ｅ，Ｃ１１ｆ，Ｃ１１ｉ，Ｃ１１ｋは、本発明の第１キャパシタ電極に相当する。また、上記の実施形態において、第２キャパシタ電極Ｃ２１，Ｃ２１ｂ，Ｃ２１ｅ，Ｃ２１ｆ，Ｃ２１ｉ，Ｃ２１ｋは、本発明の第２キャパシタ電極に相当する。また、上記の実施形態において、シリサイド層ＳＳは、本発明のシリサイド層に相当する。
In the above embodiment, the solid-
１：固体撮像装置、１１：半導体基板、２１：フォトダイオード、２２Ｒ：電荷読出しチャネル領域、２３：電荷検出部、２３Ｖ：垂直転送チャネル領域、２４Ｓ：チャネルストッパー領域、３１，３１ｂ，３１ｅ，３１ｆ：転送電極、３１Ａ：第１転送電極、３１Ｂ：第２転送電極、３１Ｓ：信号処理回路、３２Ｓ：水平出力回路、３３Ｓ：水平走査回路、４０：カメラ、４１：シャント配線、４１Ａ：第１シャント配線、４１Ｂ：第２シャント配線、４２：光学系、４３：駆動回路部、４４：信号処理部、６０：遮光膜、６１，６１ｇ，６１ｊ：第１金属配線、６１Ｅ：枝部、６１Ｋ：基幹部、６２，６２ｇ，６２ｊ：第２金属配線、６２Ｅ：枝部、６２Ｋ：基幹部、３１２：絶縁膜、３１３：導電材料層、３１３Ｍ，３１３Ｍｂ，３１３Ｍｃ，３１３Ｍｅ：導電材料パターン、３１３Ｐｂ：導電材料層、３１３ＳＷｂ：サイドウォール、３１４：絶縁膜、３１４Ｍ：ハードマスクパターン、３１６：絶縁膜、３１６ＳＷ：サイドウォール、３１７，３１７ｂ，３１７ｅ：絶縁膜、３２６：フィールド酸化膜、８２３：金属膜、１０２５：金属遮光膜、Ｃ１０，Ｃ１０ｂ，Ｃ１０ｅ，Ｃ１０ｆ，Ｃ１０ｉ，Ｃ１０ｋ：キャパシタ、Ｃ１１，Ｃ１１ｂ，Ｃ１１ｅ，Ｃ１１ｆ，Ｃ１１ｉ，Ｃ１１ｋ：第１キャパシタ電極、Ｃ１１Ｅ：枝部、Ｃ１１Ｋ：基幹部、Ｃ２１，Ｃ２１ｂ，Ｃ２１ｅ，Ｃ２１ｆ，Ｃ２１ｉ，Ｃ２１ｋ：第２キャパシタ電極、Ｃ２１Ｅ：枝部、Ｃ２１Ｋ：基幹部、ＪＳ：受光面、ＰＡ：撮像領域、ＰＲ１，ＰＲ１ｂ，ＰＲ１ｃ，ＰＲ１ｄ，ＰＲ１ｅ，ＰＲ１ｆ，ＰＲ２，ＰＲ２ｉ，ＰＲ２ｋ：フォトレジストパターン、ＲＯ：電荷読出し部、ＳＡ：周辺領域、ＳＨ３１：サンプルホールドキャパシタ、ＳＲ：シュリンク材層、ＳＲｄ：シュリンク材混合層、ＳＢ：素子分離部、ＳＳ：シリサイド層、ＳＺ：絶縁膜、ＶＳ：垂直信号線、ＶＴ：垂直転送部、ＺＺ：絶縁膜、ｘ：水平方向、ｙ：垂直方向 1: solid-state imaging device, 11: semiconductor substrate, 21: photodiode, 22R: charge readout channel region, 23: charge detection unit, 23V: vertical transfer channel region, 24S: channel stopper region, 31, 31b, 31e, 31f: Transfer electrode, 31A: first transfer electrode, 31B: second transfer electrode, 31S: signal processing circuit, 32S: horizontal output circuit, 33S: horizontal scanning circuit, 40: camera, 41: shunt wiring, 41A: first shunt wiring 41B: second shunt wiring, 42: optical system, 43: drive circuit section, 44: signal processing section, 60: light shielding film, 61, 61g, 61j: first metal wiring, 61E: branch section, 61K: backbone section , 62, 62g, 62j: second metal wiring, 62E: branch, 62K: backbone, 312: insulating film, 313: conductive material layer, 313M, 313Mb, 31 Mc, 313Me: conductive material pattern, 313Pb: conductive material layer, 313SWb: side wall, 314: insulating film, 314M: hard mask pattern, 316SW: insulating film, 316SW: side wall, 317, 317b, 317e: insulating film, 326 : Field oxide film, 823: Metal film, 1025: Metal light shielding film, C10, C10b, C10e, C10f, C10i, C10k: Capacitor, C11, C11b, C11e, C11f, C11i, C11k: First capacitor electrode, C11E: Branch Part, C11K: backbone part, C21, C21b, C21e, C21f, C21i, C21k: second capacitor electrode, C21E: branch part, C21K: backbone part, JS: light receiving surface, PA: imaging region, PR1, PR1b, PR1c, PR1d, PR1e, PR1f, R2, PR2i, PR2k: photoresist pattern, RO: charge readout portion, SA: peripheral region, SH31: sample hold capacitor, SR: shrink material layer, SRd: shrink material mixed layer, SB: element isolation portion, SS: silicide layer , SZ: insulating film, VS: vertical signal line, VT: vertical transfer portion, ZZ: insulating film, x: horizontal direction, y: vertical direction
Claims (20)
第１キャパシタ電極および第２キャパシタ電極が誘電体膜を挟んでいるキャパシタと
を有し、
前記第１キャパシタ電極および前記第２キャパシタ電極は、前記転送電極が設けられた基板の面に沿って並んでおり、前記転送電極へ加工される導電体膜から形成された、
固体撮像装置。 A transfer electrode for transferring the signal charge generated by the photoelectric conversion unit;
A capacitor in which the first capacitor electrode and the second capacitor electrode sandwich the dielectric film,
The first capacitor electrode and the second capacitor electrode are arranged along a surface of the substrate on which the transfer electrode is provided, and are formed from a conductor film processed into the transfer electrode.
Solid-state imaging device.
請求項１に記載の固体撮像装置。 The transfer electrode is formed by processing a conductor film so that a plurality of the transfer electrodes are arranged in the first direction with a space therebetween.
The solid-state imaging device according to claim 1.
請求項２に記載の固体撮像装置。 The first capacitor electrode and the second capacitor electrode include a portion sandwiching the dielectric film in the first direction, and a width of the portion sandwiching the dielectric film in the first direction is aligned in the first direction. It is formed to be the same as the width between the plurality of transfer electrodes,
The solid-state imaging device according to claim 2.
前記第１方向に延在する基幹部と、
前記基幹部から前記第１方向に対して直交する第２方向へ延在している枝部と
を含み、
前記第１キャパシタ電極の基幹部と前記第２キャパシタ電極の基幹部とが、前記第１キャパシタ電極の枝部および前記第２キャパシタ電極の枝部を前記第２方向において挟むように設けられている、
請求項３に記載の固体撮像装置。 Each of the first capacitor electrode and the second capacitor electrode is:
A backbone portion extending in the first direction;
A branch portion extending in a second direction orthogonal to the first direction from the trunk portion,
The backbone portion of the first capacitor electrode and the backbone portion of the second capacitor electrode are provided so as to sandwich the branch portion of the first capacitor electrode and the branch portion of the second capacitor electrode in the second direction. ,
The solid-state imaging device according to claim 3.
前記第１キャパシタ電極の複数の枝部と、前記第２キャパシタ電極の複数の枝部とが、前記第１方向において前記誘電体膜を挟んで交互に並ぶように設けられている、
請求項４に記載の固体撮像装置。 Each of the first capacitor electrode and the second capacitor electrode is provided with a plurality of branches.
The plurality of branches of the first capacitor electrode and the plurality of branches of the second capacitor electrode are provided so as to be alternately arranged with the dielectric film in between in the first direction.
The solid-state imaging device according to claim 4.
前記第２キャパシタ電極に電気的に接続する第２配線と
を有し、
前記第１配線は、前記第１キャパシタ電極の基幹部の上方において前記複数の枝部が設けられた各部で前記第１キャパシタ電極に電気的に接続され、
前記第２配線は、前記第２キャパシタ電極の基幹部の上方において前記複数の枝部が設けられた各部で前記第２キャパシタ電極に電気的に接続されている、
請求項５に記載の固体撮像装置。 A first wiring electrically connected to the first capacitor electrode;
A second wiring electrically connected to the second capacitor electrode;
The first wiring is electrically connected to the first capacitor electrode at each portion where the plurality of branches are provided above the backbone of the first capacitor electrode,
The second wiring is electrically connected to the second capacitor electrode at each portion where the plurality of branches are provided above the backbone of the second capacitor electrode.
The solid-state imaging device according to claim 5.
請求項６に記載の固体撮像装置。 The first capacitor electrode and the second capacitor electrode include a portion sandwiching the dielectric film in the first direction, and the width of the portion sandwiching the dielectric film in the first direction is higher than the surface of the substrate. It is formed to become wider as it goes to
The solid-state imaging device according to claim 6.
請求項６に記載の固体撮像装置。 Each of the first capacitor electrode and the second capacitor electrode is made of polysilicon, and the surface of the first capacitor electrode electrically connected to the first wiring and the second capacitor electrode A silicide layer is formed on the surface electrically connected to the second wiring,
The solid-state imaging device according to claim 6.
前記第２キャパシタ電極の上方に設けられており、前記第２キャパシタ電極に電気的に接続している第２配線と
を有し、
前記第１配線および前記第２配線は、
前記第１方向に延在する基幹部と、
前記基幹部から前記第１方向に対して直交する第２方向へ延在している枝部と
を含み、
前記第１配線の複数の枝部と、前記第２配線の複数の枝部とが、前記第１方向において交互に並ぶように設けられており、
前記第１配線の基幹部と前記第２配線の基幹部とが、前記第１配線の枝部および前記第２配線の枝部を前記第２方向において挟むように設けられている、
請求項３に記載の固体撮像装置。 A first wiring provided above the first capacitor electrode and electrically connected to the first capacitor electrode;
A second wiring provided above the second capacitor electrode and electrically connected to the second capacitor electrode;
The first wiring and the second wiring are
A backbone portion extending in the first direction;
A branch portion extending in a second direction orthogonal to the first direction from the trunk portion,
The plurality of branch portions of the first wiring and the plurality of branch portions of the second wiring are provided so as to be alternately arranged in the first direction,
The backbone portion of the first wiring and the backbone portion of the second wiring are provided so as to sandwich the branch portion of the first wiring and the branch portion of the second wiring in the second direction.
The solid-state imaging device according to claim 3.
を有する
請求項９に記載の固体撮像装置。 The solid-state imaging device according to claim 9, further comprising: a light shielding film that is provided above the first capacitor electrode and the second capacitor electrode and shields light incident on the capacitor.
請求項３に記載の固体撮像装置。 Each of the first capacitor electrode and the second capacitor electrode is formed to extend in a second direction orthogonal to the first direction.
The solid-state imaging device according to claim 3.
前記複数の第１キャパシタ電極と前記複数の第２キャパシタ電極とが、前記第１方向において前記誘電体膜を挟んで交互に並ぶように設けられている、
請求項１１に記載の固体撮像装置。 A plurality of each of the first capacitor electrode and the second capacitor electrode are provided,
The plurality of first capacitor electrodes and the plurality of second capacitor electrodes are provided so as to be alternately arranged across the dielectric film in the first direction.
The solid-state imaging device according to claim 11.
前記複数の第２キャパシタ電極の上方に設けられており、前記複数の第２キャパシタ電極に電気的に接続している第２配線と
を有し、
前記第１配線および前記第２配線のそれぞれは、前記第１方向に延在する延在部を含み、
前記第１配線の延在部と前記第２配線の延在部とのそれぞれは、前記第２方向における両端のそれぞれに設けられている、
請求項１２に記載の固体撮像装置。 A first wiring provided above the plurality of first capacitor electrodes and electrically connected to the plurality of first capacitor electrodes;
A second wiring provided above the plurality of second capacitor electrodes and electrically connected to the plurality of second capacitor electrodes;
Each of the first wiring and the second wiring includes an extending portion extending in the first direction,
Each of the extending portion of the first wiring and the extending portion of the second wiring is provided at each of both ends in the second direction.
The solid-state imaging device according to claim 12.
前記複数の第２キャパシタ電極の上方に設けられており、前記複数の第２キャパシタ電極に電気的に接続している第２配線と
を有し、
前記第１配線および前記第２配線は、
前記第１方向に延在する基幹部と、
前記基幹部から前記第１方向に対して直交する第２方向へ延在している枝部と
を含み、
前記第１配線の複数の枝部と、前記第２配線の複数の枝部とが、前記第１方向において交互に並ぶように設けられており、
前記第１配線の基幹部と前記第２配線の基幹部とが、前記第１配線の枝部および前記第２配線の枝部を前記第２方向において挟むように設けられている、
請求項１２に記載の固体撮像装置。 A first wiring provided above the plurality of first capacitor electrodes and electrically connected to the plurality of first capacitor electrodes;
A second wiring provided above the plurality of second capacitor electrodes and electrically connected to the plurality of second capacitor electrodes;
The first wiring and the second wiring are
A backbone portion extending in the first direction;
A branch portion extending in a second direction orthogonal to the first direction from the trunk portion,
The plurality of branch portions of the first wiring and the plurality of branch portions of the second wiring are provided so as to be alternately arranged in the first direction,
The backbone portion of the first wiring and the backbone portion of the second wiring are provided so as to sandwich the branch portion of the first wiring and the branch portion of the second wiring in the second direction.
The solid-state imaging device according to claim 12.
前記第２キャパシタ電極は、前記第１配線の下方に設けられていない、
請求項１３または１４に記載の固体撮像装置。 The first capacitor electrode is not provided below the second wiring,
The second capacitor electrode is not provided below the first wiring;
The solid-state imaging device according to claim 13 or 14.
を有する
請求項１３または１４に記載の固体撮像装置。 The solid-state imaging device according to claim 13, further comprising: a light shielding film that is provided above the first capacitor electrode and the second capacitor electrode and shields light incident on the capacitor.
第１キャパシタ電極および第２キャパシタ電極が誘電体膜を挟んでいるキャパシタと
を有し、
前記第１キャパシタ電極および前記第２キャパシタ電極は、前記転送電極が設けられた基板の面に沿って並んでおり、前記転送電極へ加工される導電体膜から形成された、
電子機器。 A transfer electrode for transferring the signal charge generated by the photoelectric conversion unit;
A capacitor in which the first capacitor electrode and the second capacitor electrode sandwich the dielectric film,
The first capacitor electrode and the second capacitor electrode are arranged along a surface of the substrate on which the transfer electrode is provided, and are formed from a conductor film processed into the transfer electrode.
Electronics.
第１キャパシタ電極および第２キャパシタ電極が誘電体膜を挟んでいるキャパシタを形成するキャパシタ形成工程と
を有し、
前記キャパシタ形成工程では、前記転送電極が設けられた基板の面に沿って前記第１キャパシタ電極および前記第２キャパシタ電極が並ぶように、前記転送電極へ加工される導電体膜から前記第１キャパシタ電極および前記第２キャパシタ電極を形成する、
固体撮像装置の製造方法。 A transfer electrode forming step for forming a transfer electrode for transferring the signal charge generated by the photoelectric conversion unit;
A capacitor forming step of forming a capacitor in which the first capacitor electrode and the second capacitor electrode sandwich the dielectric film,
In the capacitor forming step, the first capacitor is formed from the conductor film processed into the transfer electrode so that the first capacitor electrode and the second capacitor electrode are arranged along the surface of the substrate on which the transfer electrode is provided. Forming an electrode and the second capacitor electrode;
Manufacturing method of solid-state imaging device.
前記基板の面において前記転送電極，前記第１キャパシタ電極および前記第２キャパシタ電極を形成する領域に、導電体膜を形成する導電体膜形成ステップと、
前記導電体膜を加工することによって、前記転送電極を複数形成すると同時に、前記第１キャパシタ電極および前記第２キャパシタ電極のそれぞれを形成する導電体膜加工ステップと
を有する、
請求項１８に記載の固体撮像装置の製造方法。 The transfer electrode forming step and the capacitor forming step are:
A conductor film forming step of forming a conductor film in a region where the transfer electrode, the first capacitor electrode, and the second capacitor electrode are formed on the surface of the substrate;
A conductor film processing step of forming each of the first capacitor electrode and the second capacitor electrode simultaneously with forming a plurality of the transfer electrodes by processing the conductor film;
The manufacturing method of the solid-state imaging device of Claim 18.
前記複数の転送電極の間に絶縁膜を埋め込むと同時に、前記第１キャパシタ電極と前記第２キャパシタ電極との間に前記誘電体膜として前記絶縁膜を埋め込む絶縁膜形成ステップ
を有する、
請求項１９に記載の固体撮像装置の製造方法。 The transfer electrode forming step and the capacitor forming step are:
An insulating film forming step of embedding an insulating film between the plurality of transfer electrodes and simultaneously embedding the insulating film as the dielectric film between the first capacitor electrode and the second capacitor electrode;
The manufacturing method of the solid-state imaging device of Claim 19.
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| JP2010154970A JP2012019032A (en) | 2010-07-07 | 2010-07-07 | Solid state image pickup device and method for manufacturing the same, and electronic apparatus |
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|---|---|---|---|---|
| JP2017112413A (en) * | 2015-12-14 | 2017-06-22 | セイコーエプソン株式会社 | Image reading device and semiconductor device |
| US10506125B2 (en) | 2016-06-28 | 2019-12-10 | Seiko Epson Corporation | Sensor chip including multiple photoelectric conversion elements |
| WO2023067891A1 (en) * | 2021-10-18 | 2023-04-27 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor device, solid-state imaging device, and method for manufacturing semiconductor device |
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2010
- 2010-07-07 JP JP2010154970A patent/JP2012019032A/en active Pending
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