JP2012015222A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2012015222A JP2012015222A JP2010148439A JP2010148439A JP2012015222A JP 2012015222 A JP2012015222 A JP 2012015222A JP 2010148439 A JP2010148439 A JP 2010148439A JP 2010148439 A JP2010148439 A JP 2010148439A JP 2012015222 A JP2012015222 A JP 2012015222A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- metal
- circuit foil
- metal circuit
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
本発明は、半導体素子が樹脂封止されている半導体装置に関する。 The present invention relates to a semiconductor device in which a semiconductor element is resin-sealed.
半導体装置には、モータ等の電気機器を制御するために大電力のスイッチングの制御が可能な、いわゆるパワー半導体装置がある。パワー半導体装置は、その耐圧、電流容量に応じて家電用、産業用、電鉄用などの各種インバータ装置に用いられている。パワー半導体装置では、従来から、半導体素子(半導体スイッチング素子)が樹脂パッケージ内に密封されている。パワー半導体装置内部では、半導体素子の絶縁性を確保する為、半導体素子をシリコーンゲルでコーティングするのが一般的である。 As the semiconductor device, there is a so-called power semiconductor device capable of controlling high-power switching in order to control an electric device such as a motor. Power semiconductor devices are used in various inverter devices for home appliances, industrial use, electric railways, etc., depending on their withstand voltage and current capacity. Conventionally, in a power semiconductor device, a semiconductor element (semiconductor switching element) is sealed in a resin package. In the power semiconductor device, in order to ensure the insulation of the semiconductor element, it is common to coat the semiconductor element with silicone gel.
近年、家電、産業システム、電鉄などの用途に用いられるパワー半導体装置において、半導体素子の高耐圧化、電流容量の増大化が進んでおり、パワー半導体装置内部のより高度な絶縁性の確保とともに、パワー半導体装置の長寿命化による信頼性の向上が要求されている。 In recent years, in power semiconductor devices used for applications such as home appliances, industrial systems, electric railways, etc., with increasing breakdown voltage of semiconductor elements and increasing current capacity, along with ensuring higher insulation inside the power semiconductor device, There is a demand for improved reliability by extending the life of power semiconductor devices.
これらの絶縁性、信頼性向上(長寿命化)の技術として、半導体素子と金属ワイヤの接合部と、半導体素子等が接合される絶縁基板上の金属回路箔の側面部とに、電気絶縁性樹脂を被覆し、その電気絶縁性樹脂の上をシリコーンゲルで被覆する構造が提案されている(特許文献1等参照)。具体的に、電気絶縁性樹脂としては、シリコーンゲルより膨張係数が小さく、ヤング率が大きく、絶縁耐量が高いポリアミド系又はポリアミドイミド系樹脂を用いる。これによりパワー半導体装置内部の金属ワイヤと半導体素子間の接合の長寿命化、及び、絶縁基板の絶縁耐量を向上させている。 As a technology for improving the insulation and reliability (prolonging the service life), there is electrical insulation between the joint portion of the semiconductor element and the metal wire and the side surface portion of the metal circuit foil on the insulating substrate to which the semiconductor element is joined. A structure in which a resin is coated and the electrically insulating resin is coated with a silicone gel has been proposed (see Patent Document 1). Specifically, as the electrically insulating resin, a polyamide-based or polyamide-imide-based resin having a smaller expansion coefficient than a silicone gel, a larger Young's modulus, and a higher insulation resistance is used. As a result, the life of the junction between the metal wire inside the power semiconductor device and the semiconductor element is increased, and the dielectric strength of the insulating substrate is improved.
パワー半導体装置の動作時には、半導体素子の電気的スイッチング動作により、半導体素子、及び、半導体素子に接合された金属ワイヤは、スイッチング・オンの際の発熱による昇温とオフの際の降温を繰り返すが、その際、各部材の接合部には熱応力が発生する。しかし、ポリアミドイミド系樹脂によって被覆されていない半導体素子と絶縁基板間の半田接合部は、ポリアミドイミド系樹脂による寿命向上の効果が働いていないため、熱応力によりクラックが入り、熱抵抗が上昇する可能性がある。 During the operation of the power semiconductor device, due to the electrical switching operation of the semiconductor element, the semiconductor element and the metal wire bonded to the semiconductor element repeatedly rise in temperature due to heat generation at the time of switching on and cool down at the time of off. At that time, thermal stress is generated at the joint portion of each member. However, the solder joint between the semiconductor element and the insulating substrate that is not covered with the polyamideimide resin does not have the effect of improving the service life due to the polyamideimide resin, and therefore cracks occur due to thermal stress and the thermal resistance increases. there is a possibility.
そこで、本発明の目的は、半導体素子と絶縁基板間の半田接合を長寿命化できる半導体装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of extending the life of a solder joint between a semiconductor element and an insulating substrate.
前記目的を達成するために、本発明は、
金属基板の一方の面に接合した複数の絶縁基板と、
前記絶縁基板毎に上面に接合した第1金属回路箔と、
前記第1金属回路箔に半田で下面が接合した半導体素子と、
前記第1金属回路箔から離れて前記絶縁基板毎の上面に接合し、金属ワイヤを介して前記半導体素子の上面に接続する第2金属回路箔と、
前記金属ワイヤと前記半導体素子との接続部を被覆する絶縁性の第1樹脂と、
前記第1金属回路箔と前記第2金属回路箔の側面を被覆する絶縁性の第2樹脂とを有する半導体装置において、
前記第1金属回路箔と、前記半導体素子と、前記金属ワイヤと、前記第2金属回路箔と、前記第1樹脂と、前記第2樹脂を被覆し、前記第1樹脂と前記第2樹脂より硬く、線膨張係数が前記半田と略等しい絶縁性の第3樹脂を有し、
前記第3樹脂が、複数の前記絶縁基板毎に設けられ、互いに離れていることを特徴としている。
In order to achieve the above object, the present invention provides:
A plurality of insulating substrates bonded to one side of the metal substrate;
A first metal circuit foil bonded to the upper surface for each insulating substrate;
A semiconductor element having a lower surface bonded to the first metal circuit foil with solder;
A second metal circuit foil which is bonded to the upper surface of each of the insulating substrates apart from the first metal circuit foil and connected to the upper surface of the semiconductor element via a metal wire;
An insulative first resin that covers a connecting portion between the metal wire and the semiconductor element;
In the semiconductor device having the first metal circuit foil and an insulating second resin that covers a side surface of the second metal circuit foil,
Covering the first metal circuit foil, the semiconductor element, the metal wire, the second metal circuit foil, the first resin, and the second resin, and from the first resin and the second resin A hard, insulating third resin having a linear expansion coefficient substantially equal to that of the solder;
The third resin is provided for each of the plurality of insulating substrates and is separated from each other.
本発明によれば、半導体素子と絶縁基板間の半田接合を長寿命化できる半導体装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can prolong the lifetime of the solder joint between a semiconductor element and an insulated substrate can be provided.
次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。 Next, embodiments of the present invention will be described in detail with reference to the drawings as appropriate. In each figure, common portions are denoted by the same reference numerals, and redundant description is omitted.
図1に、本発明の実施形態に係る半導体装置(パワー半導体装置)100を上から透視した平面図を示す。図1では、パワー半導体装置100の一例として、IGBT(Insulated Gate Bipolar Transistor)モジュールを示している。なお、本実施形態では、IGBTモジュールを例に説明するが、本発明は、IGBTモジュール以外のパワー半導体装置、例えば、パワーMOSFET(Metal-Oxide Semiconductor Field Effect Transistor)モジュールや、ダイオードモジュールにも適用できるのである。
FIG. 1 shows a plan view of a semiconductor device (power semiconductor device) 100 according to an embodiment of the present invention as seen through from above. In FIG. 1, an IGBT (Insulated Gate Bipolar Transistor) module is shown as an example of the
パワー半導体装置100の最外周には、樹脂ケース10が設けられている。樹脂ケース10は、ベース(金属基板)8に固定されている。ベース(金属基板)8を土台として、ベース(金属基板)8の上にパワー半導体装置100が構築されている。ベース(金属基板)8には、アルミニウムと炭化珪素(Al-SiC)や、銅とモリブデン(Cu-Mo)からなる複合材を用いることができる。ベース(金属基板)8の上には、電流定格を増大させるための複数の(図1では2つの)分割板(分割壁)20が、互いに離れて設けられている。分割板(分割壁)20同士の間には、シリコーンゲル系樹脂(第4樹脂)19が設けられている。
A
個々の分割板(分割壁)20の内側には、窒化アルミニウム(AlN)や窒化シリコン(SiN)等のセラミック製の絶縁基板4(絶縁回路基板7)が設けられている。絶縁基板4はベース(金属基板)8に固定されている。分割板(分割壁)20は、絶縁基板4(絶縁回路基板7)を取り囲んでいる。絶縁基板4上には、複数の金属回路箔5が、設けられている。複数の金属回路箔5は互いに離れている。複数の金属回路箔5は、エミッタ回路箔(第2金属回路箔)5a(5)と、ゲート回路箔5b(5)と、コレクタ回路箔(第1金属回路箔)5c(5)とを含んでいる。
Inside each individual dividing plate (dividing wall) 20, an insulating substrate 4 (insulating circuit substrate 7) made of ceramic such as aluminum nitride (AlN) or silicon nitride (SiN) is provided. The
コレクタ回路箔(第1金属回路箔)5c上には、電流定格を増大させるための複数の半導体素子(半導体スイッチング素子)1の下面が、半田15によって接合されている。また、コレクタ回路箔(第1金属回路箔)5c上には、コレクタ端子(主端子、第1金属端子)12cが、半田15によって接合されている。複数の半導体素子1には、IGBTチップやダイオードチップ等が含まれている。
On the collector circuit foil (first metal circuit foil) 5 c, the lower surfaces of a plurality of semiconductor elements (semiconductor switching elements) 1 for increasing the current rating are joined by
エミッタ回路箔(第2金属回路箔)5aは、複数のアルミワイヤ(金属ワイヤ)3を介して、複数の半導体素子(半導体スイッチング素子)1の上面に接続している。エミッタ回路箔(第2金属回路箔)5a上には、エミッタ端子(主端子、第2金属端子)12aが、半田15によって接合されている。ゲート回路箔5bは、複数のアルミワイヤ(金属ワイヤ)3を介して、複数の半導体素子(半導体スイッチング素子)1の上面に接続している。コレクタ回路箔(第1金属回路箔)5cとエミッタ端子(主端子、第2金属端子)12aには、電気抵抗が小さく、熱伝導率が大きいニッケル(Ni)メッキされた無酸素銅や銅合金などを使用することができる。
The emitter circuit foil (second metal circuit foil) 5 a is connected to the upper surfaces of the plurality of semiconductor elements (semiconductor switching elements) 1 via the plurality of aluminum wires (metal wires) 3. On the emitter circuit foil (second metal circuit foil) 5 a, an emitter terminal (main terminal, second metal terminal) 12 a is joined by
複数のアルミワイヤ(金属ワイヤ)3の、半導体素子1との接続部は、絶縁性であるポリアミドイミド系樹脂(第1樹脂)17cで被覆されている。
Connection portions of the plurality of aluminum wires (metal wires) 3 with the
複数の金属回路箔5(エミッタ回路箔(第2金属回路箔)5aと、ゲート回路箔5bと、コレクタ回路箔(第1金属回路箔)5c)の側面を被覆するように、金属回路箔5の縁に沿った絶縁基板4上に、絶縁性であるポリアミドイミド系樹脂(第2樹脂)17a、17bが設けられている。ポリアミドイミド系樹脂(第2樹脂)17aは、絶縁基板4の外周部に沿って設けられ、分割板(分割壁)20に対向する複数の金属回路箔5の側面を被覆している。ポリアミドイミド系樹脂(第2樹脂)17bは、複数の金属回路箔5の側面が互いに対向している、その側面間の絶縁基板4上に設けられている。なお、ポリアミドイミド系樹脂(第2樹脂)17a、17bと、ポリアミドイミド系樹脂(第1樹脂)17cには、ポリアミドイミド系樹脂に替えて、ポリアミド系樹脂を用いてもよい。
A plurality of metal circuit foils 5 (emitter circuit foil (second metal circuit foil) 5a,
絶縁基板4の上方には、複数の金属回路箔5の上方や、ポリアミドイミド系樹脂(第1樹脂)17cの上方や、ポリアミドイミド系樹脂(第2樹脂)17a、17bの上方や、半導体素子1の上方や、半田15の上方や、アルミワイヤ(金属ワイヤ)3の上方を含めて、分割板(分割壁)20で囲まれた領域から溢れない程度に、エポキシ系樹脂(第3樹脂)18が充填されている。
Above the
図2に、図1のA−A方向の矢視断面図を示す。パワー半導体装置100は、ベース(金属基板)8の上面に、電流定格を増大させるために複数(図2では2つ)の絶縁回路基板7が設けられている。絶縁回路基板7は、3層構造をしており、絶縁基板4の上面と下面にそれぞれ金属回路箔5と金属回路箔6が設けられている。金属回路箔5と金属回路箔6は、絶縁基板4に接合している。金属回路箔6は、基板下半田9によって、ベース(金属基板)8の上面に接合されている。これにより、絶縁基板4はベース(金属基板)8の上面に接合している。
FIG. 2 is a cross-sectional view taken along the line AA in FIG. In the
絶縁基板4の上面には、金属回路箔5のエミッタ回路箔(第2金属回路箔)5aとコレクタ回路箔(第1金属回路箔)5cが、接合されている。エミッタ回路箔(第2金属回路箔)5aとコレクタ回路箔(第1金属回路箔)5cとは、離れている。
On the upper surface of the insulating
コレクタ回路箔(第1金属回路箔)5cには、半導体素子1の下面が、チップ下半田2によって接合されている。また、コレクタ回路箔(第1金属回路箔)5cには、コレクタ端子(主端子、第1金属端子)12cが、半田15によって接合されている。コレクタ端子(主端子、第1金属端子)12cは、パワー半導体装置100の外部に引き出されている。
The lower surface of the
エミッタ回路箔(第2金属回路箔)5aには、エミッタ端子(主端子、第2金属端子)12aが、半田15によって接合されている。エミッタ端子(主端子、第2金属端子)12aは、パワー半導体装置100の外部に引き出されている。
An emitter terminal (main terminal, second metal terminal) 12 a is joined to the emitter circuit foil (second metal circuit foil) 5 a by
アルミワイヤ(金属ワイヤ)3は、エミッタ回路箔(第2金属回路箔)5aの上面と、半導体素子1の上面とを接続している。エミッタ回路箔(第2金属回路箔)5aの上面と、半導体素子1の上面とは、アルミワイヤ(金属ワイヤ)3を介して接続している。アルミワイヤ(金属ワイヤ)3と半導体素子1との接続部は、絶縁性であるポリアミドイミド系樹脂(第1樹脂)17cによって、被覆されている。ポリアミドイミド系樹脂(第1樹脂)17cの厚さは、20〜200μmでよい。半導体素子1とアルミワイヤ(金属ワイヤ)3との接合部に働く応力を緩和し、接合部でのせん断強度を向上させることができる。なお、図2では、ポリアミドイミド系樹脂(第1樹脂)17cは、半導体素子1の上面の一部(接合部)に設けているが、これに限らず、半導体素子1の上面の全面に設けてもよい。
The aluminum wire (metal wire) 3 connects the upper surface of the emitter circuit foil (second metal circuit foil) 5 a and the upper surface of the
エミッタ回路箔(第2金属回路箔)5aとコレクタ回路箔(第1金属回路箔)5cの側面は、絶縁性であるポリアミドイミド系樹脂(第2樹脂)17a、17bによって被覆されている。この被覆により、絶縁基板4の絶縁耐量を向上させることができる。
Side surfaces of the emitter circuit foil (second metal circuit foil) 5a and the collector circuit foil (first metal circuit foil) 5c are covered with polyamideimide resins (second resins) 17a and 17b which are insulating. With this coating, the dielectric strength of the insulating
複数の絶縁基板4毎の周囲には、分割板(分割壁)20が設けられている。分割板(分割壁)20は、接着剤11によって、ベース(金属基板)8に固定されている。分割板(分割壁)20の上面の高さは、半導体素子1の上面の高さより高く、エミッタ端子(主端子、第2金属端子)12aとコレクタ端子(主端子、第1金属端子)12cの半田15との接合部の高さより高くなっている。また、分割板(分割壁)20の上面の高さは、アルミワイヤ(金属ワイヤ)3の最も高い場所より高くなっている。
A dividing plate (dividing wall) 20 is provided around each of the plurality of insulating
分割板(分割壁)20の内側には、エポキシ系樹脂(第3樹脂)18が充填されている。エポキシ系樹脂(第3樹脂)18は、絶縁基板4(絶縁回路基板7)の上方の全領域を被覆するように、分割板(分割壁)20で囲まれた領域内に注入されている。エポキシ系樹脂(第3樹脂)18は、複数の分割板(分割壁)20毎、すなわち、複数の絶縁基板4毎に設けられ、複数のエポキシ系樹脂(第3樹脂)18は、互いに離れている。分割板(分割壁)20の上面の高さは、エポキシ系樹脂(第3樹脂)18の上面の高さより高くなっている。
An epoxy resin (third resin) 18 is filled inside the dividing plate (dividing wall) 20. The epoxy resin (third resin) 18 is injected into a region surrounded by the dividing plate (dividing wall) 20 so as to cover the entire region above the insulating substrate 4 (insulating circuit substrate 7). The epoxy resin (third resin) 18 is provided for each of a plurality of dividing plates (dividing walls) 20, that is, for each of the plurality of insulating
エポキシ系樹脂(第3樹脂)18は、絶縁基板4と、金属回路箔5(エミッタ回路箔(第2金属回路箔)5a、ゲート回路箔5b(図示省略)、コレクタ回路箔(第1金属回路箔)5c)と、ポリアミドイミド系樹脂(第2樹脂)17a、17bと、ポリアミドイミド系樹脂(第1樹脂)17cと、半導体素子1と、チップ下半田2と、エミッタ端子(主端子、第2金属端子)12aとコレクタ端子(主端子、第1金属端子)12cの半田15による接合部と、アルミワイヤ(金属ワイヤ)3とを、被覆し封止している。エポキシ系樹脂(第3樹脂)18の上面の高さは、アルミワイヤ(金属ワイヤ)3が形成するループの高さよりも高く、分割板(分割壁)20の上面の高さより低くなっている。
The epoxy resin (third resin) 18 includes an insulating
エポキシ系樹脂(第3樹脂)18は、ポリアミドイミド系樹脂(第2樹脂)17a、17bと、ポリアミドイミド系樹脂(第1樹脂)17cより硬い。また、エポキシ系樹脂(第3樹脂)18の線膨張係数は、チップ下半田2や半田15の線膨張係数と略等しくなっている。
The epoxy resin (third resin) 18 is harder than the polyamideimide resin (second resin) 17a, 17b and the polyamideimide resin (first resin) 17c. Further, the linear expansion coefficient of the epoxy resin (third resin) 18 is substantially equal to the linear expansion coefficient of the under-
ポリアミドイミド系樹脂(第1樹脂)17cによって、アルミワイヤ(金属ワイヤ)3の接合部は長寿命化し、ポリアミドイミド系樹脂(第2樹脂)17a、17bによって、絶縁基板4における絶縁耐量は向上している。さらに、エポキシ系樹脂(第3樹脂)18によって、絶縁基板4(絶縁回路基板7)の上方の全領域を被覆することによって、半導体素子1、金属回路箔5、金属端子12a、12cを、エポキシ系樹脂(第3樹脂)18によって拘束し、チップ下半田2や半田15に働く熱応力を緩和している。チップ下半田2や半田15には、熱応力による膨張、収縮によりクラックが入るのを抑制することができ、半田接合を長寿命化できるので、放熱性、及び電気伝導性の劣化を抑えることができる。
The bonded portion of the aluminum wire (metal wire) 3 has a longer life due to the polyamideimide resin (first resin) 17c, and the insulation resistance in the insulating
また、エポキシ系樹脂(第3樹脂)18によって、アルミワイヤ(金属ワイヤ)3のループ全体を被覆することで、アルミワイヤ(金属ワイヤ)3全体を強力に拘束し、アルミワイヤ(金属ワイヤ)3の接合部の寿命を更に向上することができる。 Further, the entire loop of the aluminum wire (metal wire) 3 is covered with the epoxy resin (third resin) 18, so that the entire aluminum wire (metal wire) 3 is strongly restrained, and the aluminum wire (metal wire) 3. The life of the joint can be further improved.
更に、エポキシ系樹脂(第3樹脂)18は、パワー半導体装置100内部に一様に注入するのではなく、分割板(分割壁)20を用いて絶縁回路基板7上のみを被覆し、隣接する絶縁回路基板7の間には設けていない。これにより、エポキシ系樹脂(第3樹脂)18内の歪(内部応力)を緩和し、絶縁回路基板7とエポキシ系樹脂(第3樹脂)18間の界面における応力を小さくすることができる。
Further, the epoxy resin (third resin) 18 is not uniformly injected into the
複数のエポキシ系樹脂(第3樹脂)18の間、すなわち、複数の分割板(分割壁)20の間のベース(金属基板)8には、シリコーンゲル系樹脂(第4樹脂)19が設けられている。シリコーンゲル系樹脂(第4樹脂)19は、分割板(分割壁)20の周囲に配置されている。シリコーンゲル系樹脂(第4樹脂)19は、エポキシ系樹脂(第3樹脂)18の上と、分割板(分割壁)20の上にも設けられている。 A silicone gel resin (fourth resin) 19 is provided on the base (metal substrate) 8 between the plurality of epoxy resins (third resin) 18, that is, between the plurality of divided plates (dividing walls) 20. ing. The silicone gel resin (fourth resin) 19 is arranged around the dividing plate (dividing wall) 20. The silicone gel resin (fourth resin) 19 is also provided on the epoxy resin (third resin) 18 and on the dividing plate (dividing wall) 20.
樹脂ケース10は、ベース(金属基板)8の周縁部に沿って設けられている。樹脂ケース10は、接着剤23によって、ベース(金属基板)8に固定されている。シリコーンゲル系樹脂(第4樹脂)19の上面の高さは、エポキシ系樹脂(第3樹脂)18の上面の高さや、分割板(分割壁)20の上面の高さより高く、樹脂ケース10の上面の高さより低くなっている。シリコーンゲル系樹脂(第4樹脂)19は、樹脂ケース10で仕切られた領域に充填されている。
The
シリコーンゲル系樹脂(第4樹脂)19を、エミッタ端子(主端子、第2金属端子)12aとコレクタ端子(主端子、第1金属端子)12cは、貫通している。シリコーンゲル系樹脂(第4樹脂)19中には、エミッタ端子(主端子、第2金属端子)12aとコレクタ端子(主端子、第1金属端子)12cの応力緩和ベンド部22が埋め込まれている。応力緩和ベンド部22によれば、応力緩和ベンド部22の上側の金属端子12a、12cで生じた内部応力を、応力緩和ベンド部22の下側の金属端子12a、12cに緩和して伝達したり、遮断したりすることができる。シリコーンゲル系樹脂(第4樹脂)19は、エポキシ系樹脂(第3樹脂)18より柔らかくなっている。
Through the silicone gel resin (fourth resin) 19, the emitter terminal (main terminal, second metal terminal) 12a and the collector terminal (main terminal, first metal terminal) 12c penetrate. In the silicone gel resin (fourth resin) 19, the stress
シリコーンゲル系樹脂(第4樹脂)19の上方には、空間21を空けて、樹脂ケースフタ13が設けられている。樹脂ケースフタ13は、接着剤16で、樹脂ケース10の上部に固定されている。樹脂ケースフタ13を、エミッタ端子(主端子、第2金属端子)12aとコレクタ端子(主端子、第1金属端子)12cは、貫通し、外部に引き出されている。エミッタ端子(主端子、第2金属端子)12aとコレクタ端子(主端子、第1金属端子)12cは、接着剤16で固定された端子ブロック14によって、樹脂ケースフタ13に固定されている。なお、製造方法としては、接着剤16、23で、樹脂ケース10と樹脂ケースフタ13を固定した後に、シリコーンゲル系樹脂(第4樹脂)19を、空間21が残るように、パワー半導体装置100の内部に注入し硬化させている。
Above the silicone gel resin (fourth resin) 19, a
表1に、本発明の実施形態に係るパワー半導体装置100で使用したポリアミドイミド系樹脂(第2樹脂、第1樹脂)17a、17b、17c、エポキシ系樹脂(第3樹脂)18、シリコーンゲル系樹脂(第4樹脂)19の物性値を示す。
エポキシ系樹脂(第3樹脂)18は、チップ下半田2と半田15の接合部における半田のクラック発生を抑えるために、線膨張係数が半田の線膨張係数(21ppm/℃)、及びアルミニウムの線膨張係数(24ppm/℃)とほぼ等しい、24ppm/℃に設定しているが、20〜30ppm/℃の範囲であれば、本実施形態と同様の効果が得られる。また、半導体素子1と金属回路箔5の間と、金属回路箔5と金属端子12a、12cの間の線膨張係数差による歪を押さえ込むために、ヤング率(硬さ)を5GPaに設定しているが、5〜10GPaの範囲であれば、本実施形態と同様の効果が得られる。また、エポキシ系樹脂(第3樹脂)18の絶縁耐量としては、高電界の発生する部位を直接被覆することがないため、30kV/mm程度に設定している。そして、本実施形態と同様の効果を得るためには、その絶縁耐量を10〜30kV/mmの範囲に設定すればよい。
The epoxy-based resin (third resin) 18 has a linear expansion coefficient of the solder linear expansion coefficient (21 ppm / ° C.) and an aluminum wire in order to suppress the occurrence of solder cracks at the joint between the under-
ポリアミドイミド系樹脂(第2樹脂、第1樹脂)17a、17b、17cのヤング率は、半導体素子1とアルミワイヤ(金属ワイヤ)3との線膨張係数差による歪を抑制するために、3GPaに設定しているが、1.5〜5GPaの範囲であれば、本実施形態と同様の効果が得られる。また、ポリアミドイミド系樹脂(第2樹脂、第1樹脂)17a、17b、17cの線膨張係数は、半導体素子1やアルミワイヤ(金属ワイヤ)3の線膨張係数に近づけるため、ポリアミドイミド系樹脂としては低い50ppm/℃に設定している。なお、本実施形態と同様の効果を得るためには、線膨張係数を50〜60ppm/℃の範囲に設定すればよい。また、ポリアミドイミド系樹脂(第2樹脂、第1樹脂)17a、17b、17cは、半導体素子1とアルミワイヤ(金属ワイヤ)3との接合部や、絶縁回路基板7の沿面及び隣り合った金属回路箔5の間隙といった、電界集中の発生しやすい部位を被覆するため、その絶縁耐量は230kV/mmに設定している。そして、本実施形態と同様の効果を得るためには、その絶縁耐量を100kV/mm以上に設定すればよい。
The Young's modulus of the polyamideimide resin (second resin, first resin) 17a, 17b, 17c is 3 GPa in order to suppress distortion due to the difference in linear expansion coefficient between the
シリコーンゲル系樹脂(第4樹脂)19は、エポキシ系樹脂(第3樹脂)18との界面における歪を小さくするため、線膨張係数は300ppm/℃、ヤング率は0.004MPaに設定している。そして、本実施形態と同様の効果を得るためには、線膨張係数を200〜400ppm/℃の範囲に、ヤング率を1MPa以下の範囲に設定すればよい。また、シリコーンゲル系樹脂19の絶縁耐量としては、高電界の発生する部位を直接被覆することがないため、15kV/mm程度に設定している。そして、本実施形態と同様の効果を得るためには、その絶縁耐量を10〜30kV/mmの範囲に設定すればよい。
The silicone gel resin (fourth resin) 19 is set to have a linear expansion coefficient of 300 ppm / ° C. and a Young's modulus of 0.004 MPa in order to reduce strain at the interface with the epoxy resin (third resin) 18. . And in order to acquire the effect similar to this embodiment, what is necessary is just to set a linear expansion coefficient in the range of 200-400 ppm / degrees C, and a Young's modulus in the range below 1 MPa. In addition, the dielectric strength of the
図3に、図1のB−B方向の矢視断面図を示す。アルミワイヤ(金属ワイヤ)3を覆うようにエポキシ系樹脂(第3樹脂)18を塗布し封止すると、アルミワイヤ(金属ワイヤ)3が形成するワイヤループの内側(下側)と外側(上側)でエポキシ系樹脂18の厚みが異なった場合、ワイヤループの内側と外側でエポキシ系樹脂18の歪に差が生じるためアルミワイヤ3にループの外向き、或いは内向きの応力が加わり、エポキシ系樹脂18とアルミワイヤ3との界面で剥離破壊や、アルミワイヤ3と金属回路箔5の接合部での剪断などを引き起こす可能性がある。よって、エポキシ系樹脂18の厚さ(塗布量)としては、図3に示すように金属回路箔5の表面からエポキシ系樹脂18の表面までの直線距離が、アルミワイヤ3のループ高さtに対して2倍(2t)となるように調節している。これにより、エポキシ系樹脂18からアルミワイヤ3の外側と内側にかかる応力を等しくし、エポキシ系樹脂18の応力に起因した破壊を防止できる。
FIG. 3 shows a cross-sectional view in the direction of arrows BB in FIG. When an epoxy resin (third resin) 18 is applied and sealed so as to cover the aluminum wire (metal wire) 3, the inner side (lower side) and the outer side (upper side) of the wire loop formed by the aluminum wire (metal wire) 3 When the
1 半導体素子(半導体スイッチング素子)
2 チップ下半田
3 アルミワイヤ(金属ワイヤ)
4 (セラミック製)絶縁基板
5、6 金属回路箔
5a エミッタ回路箔(第2金属回路箔)
5b ゲート回路箔
5c コレクタ回路箔(第1金属回路箔)
7 絶縁回路基板
8 ベース(金属基板)
9 基板下半田
10 樹脂ケース
11、16、23 接着剤
12a エミッタ端子(主端子、第2金属端子)
12c コレクタ端子(主端子、第1金属端子)
13 樹脂ケースフタ
14 端子ブロック
15 (主端子)半田
17a ポリアミドイミド系樹脂(第2樹脂)
17b ポリアミドイミド系樹脂(第2樹脂)
17c ポリアミドイミド系樹脂(第1樹脂)
18 エポキシ系樹脂(第3樹脂)
19 シリコーンゲル系樹脂(第4樹脂)
20 分割板(分割壁)
21 モジュール内の空間
22 応力緩和ベンド部
100 パワー半導体装置(半導体装置)
1 Semiconductor element (semiconductor switching element)
2 Solder under
4 (Ceramic) insulating
5b
7
9
12c Collector terminal (main terminal, first metal terminal)
13 Resin case cover 14 Terminal block 15 (Main terminal)
17b Polyamideimide resin (second resin)
17c Polyamideimide resin (first resin)
18 Epoxy resin (third resin)
19 Silicone gel resin (4th resin)
20 Dividing plate (dividing wall)
21 Space in
Claims (9)
前記絶縁基板毎に上面に接合した第1金属回路箔と、
前記第1金属回路箔に半田で下面が接合した半導体素子と、
前記第1金属回路箔から離れて前記絶縁基板毎の上面に接合し、金属ワイヤを介して前記半導体素子の上面に接続する第2金属回路箔と、
前記金属ワイヤと前記半導体素子との接続部を被覆する絶縁性の第1樹脂と、
前記第1金属回路箔と前記第2金属回路箔の側面を被覆する絶縁性の第2樹脂とを有する半導体装置において、
前記第1金属回路箔と、前記半導体素子と、前記金属ワイヤと、前記第2金属回路箔と、前記第1樹脂と、前記第2樹脂を被覆し、前記第1樹脂と前記第2樹脂より硬く、線膨張係数が前記半田と略等しい絶縁性の第3樹脂を有し、
前記第3樹脂が、複数の前記絶縁基板毎に設けられ、互いに離れていることを特徴とする半導体装置。 A plurality of insulating substrates bonded to one side of the metal substrate;
A first metal circuit foil bonded to the upper surface for each insulating substrate;
A semiconductor element having a lower surface bonded to the first metal circuit foil with solder;
A second metal circuit foil which is bonded to the upper surface of each of the insulating substrates apart from the first metal circuit foil and connected to the upper surface of the semiconductor element via a metal wire;
An insulative first resin that covers a connecting portion between the metal wire and the semiconductor element;
In the semiconductor device having the first metal circuit foil and an insulating second resin that covers a side surface of the second metal circuit foil,
Covering the first metal circuit foil, the semiconductor element, the metal wire, the second metal circuit foil, the first resin, and the second resin, and from the first resin and the second resin A hard, insulating third resin having a linear expansion coefficient substantially equal to that of the solder;
The semiconductor device, wherein the third resin is provided for each of the plurality of insulating substrates and is separated from each other.
前記第2金属回路箔に半田で接合し外部に引き出された第2金属端子とを有し、
前記第1金属回路箔と前記第1金属端子との接合部と、前記第2金属回路箔と前記第2金属端子との接合部は、前記第3樹脂で被覆され、
前記第1金属端子と前記第2金属端子にそれぞれ設けられる応力緩和ベンド部は、前記第4樹脂内に埋め込まれていることを特徴とする請求項1又は請求項2に記載の半導体装置。 A first metal terminal joined to the first metal circuit foil with solder and drawn to the outside;
A second metal terminal joined to the second metal circuit foil with solder and drawn to the outside;
The joint between the first metal circuit foil and the first metal terminal, and the joint between the second metal circuit foil and the second metal terminal are covered with the third resin,
3. The semiconductor device according to claim 1, wherein stress relaxation bend portions respectively provided in the first metal terminal and the second metal terminal are embedded in the fourth resin. 4.
前記第1樹脂と前記第2樹脂の線膨張係数が、50〜60ppm/℃であり、
前記第1樹脂と前記第2樹脂の絶縁耐量が、100kV/mm以上であることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置。 The Young's modulus of the first resin and the second resin is 1.5 to 5.0 GPa,
The linear expansion coefficient of the first resin and the second resin is 50 to 60 ppm / ° C;
5. The semiconductor device according to claim 1, wherein an insulation resistance between the first resin and the second resin is 100 kV / mm or more. 6.
前記第3樹脂のヤング率が、5〜10GPaであることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置。 The linear expansion coefficient of the third resin is 20 to 30 ppm / ° C;
The semiconductor device according to any one of claims 1 to 6, wherein the third resin has a Young's modulus of 5 to 10 GPa.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010148439A JP2012015222A (en) | 2010-06-30 | 2010-06-30 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010148439A JP2012015222A (en) | 2010-06-30 | 2010-06-30 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012015222A true JP2012015222A (en) | 2012-01-19 |
Family
ID=45601332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010148439A Pending JP2012015222A (en) | 2010-06-30 | 2010-06-30 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012015222A (en) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012204366A (en) * | 2011-03-23 | 2012-10-22 | Mitsubishi Electric Corp | Semiconductor device |
WO2013111276A1 (en) * | 2012-01-25 | 2013-08-01 | 三菱電機株式会社 | Power semiconductor device |
JP2014120619A (en) * | 2012-12-17 | 2014-06-30 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method of the same |
CN110164823A (en) * | 2012-11-09 | 2019-08-23 | 富士电机株式会社 | Semiconductor device |
JP2020079808A (en) * | 2020-03-02 | 2020-05-28 | 日立オートモティブシステムズ株式会社 | Thermal air flowmeter |
DE112013007390B4 (en) | 2013-08-29 | 2020-06-25 | Mitsubishi Electric Corporation | Semiconductor module, semiconductor device and vehicle |
US10928232B2 (en) | 2014-11-06 | 2021-02-23 | Hitachi Automotive Systems, Ltd. | Thermal air flow meter |
JP2021052068A (en) * | 2019-09-24 | 2021-04-01 | 株式会社東芝 | Power module |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06163746A (en) * | 1992-11-17 | 1994-06-10 | Sanyo Electric Co Ltd | Hybrid integrated circuit device |
JPH0730015A (en) * | 1993-07-14 | 1995-01-31 | Hitachi Ltd | Semiconductor module and manufacture thereof |
JP2000216332A (en) * | 1999-01-20 | 2000-08-04 | Hitachi Ltd | Semiconductor device |
JP2006179538A (en) * | 2004-12-21 | 2006-07-06 | Hitachi Ltd | Semiconductor power module |
JP2006351737A (en) * | 2005-06-15 | 2006-12-28 | Hitachi Ltd | Semiconductor power module |
JP2007012831A (en) * | 2005-06-30 | 2007-01-18 | Hitachi Ltd | Power semiconductor device |
JP2009200088A (en) * | 2008-02-19 | 2009-09-03 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
-
2010
- 2010-06-30 JP JP2010148439A patent/JP2012015222A/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06163746A (en) * | 1992-11-17 | 1994-06-10 | Sanyo Electric Co Ltd | Hybrid integrated circuit device |
JPH0730015A (en) * | 1993-07-14 | 1995-01-31 | Hitachi Ltd | Semiconductor module and manufacture thereof |
JP2000216332A (en) * | 1999-01-20 | 2000-08-04 | Hitachi Ltd | Semiconductor device |
JP2006179538A (en) * | 2004-12-21 | 2006-07-06 | Hitachi Ltd | Semiconductor power module |
JP2006351737A (en) * | 2005-06-15 | 2006-12-28 | Hitachi Ltd | Semiconductor power module |
JP2007012831A (en) * | 2005-06-30 | 2007-01-18 | Hitachi Ltd | Power semiconductor device |
JP2009200088A (en) * | 2008-02-19 | 2009-09-03 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012204366A (en) * | 2011-03-23 | 2012-10-22 | Mitsubishi Electric Corp | Semiconductor device |
WO2013111276A1 (en) * | 2012-01-25 | 2013-08-01 | 三菱電機株式会社 | Power semiconductor device |
JPWO2013111276A1 (en) * | 2012-01-25 | 2015-05-11 | 三菱電機株式会社 | Power semiconductor device |
CN110164823A (en) * | 2012-11-09 | 2019-08-23 | 富士电机株式会社 | Semiconductor device |
CN110164823B (en) * | 2012-11-09 | 2023-08-22 | 富士电机株式会社 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
JP2014120619A (en) * | 2012-12-17 | 2014-06-30 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method of the same |
DE112013007390B4 (en) | 2013-08-29 | 2020-06-25 | Mitsubishi Electric Corporation | Semiconductor module, semiconductor device and vehicle |
US11239123B2 (en) | 2013-08-29 | 2022-02-01 | Mitsubishi Electric Corporation | Semiconductor module, semiconductor device, and vehicle |
US10928232B2 (en) | 2014-11-06 | 2021-02-23 | Hitachi Automotive Systems, Ltd. | Thermal air flow meter |
JP2021052068A (en) * | 2019-09-24 | 2021-04-01 | 株式会社東芝 | Power module |
JP7280789B2 (en) | 2019-09-24 | 2023-05-24 | 株式会社東芝 | power module |
JP2020079808A (en) * | 2020-03-02 | 2020-05-28 | 日立オートモティブシステムズ株式会社 | Thermal air flowmeter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5602095B2 (en) | Semiconductor device | |
JP5656907B2 (en) | Power module | |
US9171773B2 (en) | Semiconductor device | |
JP2012015222A (en) | Semiconductor device | |
US9754855B2 (en) | Semiconductor module having an embedded metal heat dissipation plate | |
CN109743882B (en) | Semiconductor device and power conversion device | |
JP2007012831A (en) | Power semiconductor device | |
JP2015070107A (en) | Semiconductor device and manufacturing method of the same | |
US20120306086A1 (en) | Semiconductor device and wiring substrate | |
US10217690B2 (en) | Semiconductor module that have multiple paths for heat dissipation | |
JPWO2015174158A1 (en) | Power semiconductor modules and composite modules | |
JP2012204366A (en) | Semiconductor device | |
JP2016018866A (en) | Power module | |
JP6057927B2 (en) | Semiconductor device | |
JP6041795B2 (en) | Semiconductor device | |
JP6125089B2 (en) | Power semiconductor module and power unit | |
JP5807432B2 (en) | Semiconductor module and spacer | |
JP6248803B2 (en) | Power semiconductor module | |
WO2018198747A1 (en) | Semiconductor device | |
CN112530915B (en) | Semiconductor device with a semiconductor device having a plurality of semiconductor chips | |
US11699666B2 (en) | Semiconductor device and power conversion device | |
JP2012209470A (en) | Semiconductor device, semiconductor device module, and manufacturing method of the semiconductor device | |
JP5724415B2 (en) | Semiconductor module | |
JP2021093441A (en) | Semiconductor module | |
JP6274019B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120703 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130307 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130409 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130806 |