JP2012015197A

JP2012015197A - Method for forming wiring of semiconductor device, method for manufacturing semiconductor device, and system for forming wiring of semiconductor device

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Publication number: JP2012015197A
Application number: JP2010148037A
Authority: JP
Inventors: Kenji Sekiguchi; 口賢治関; Yasushi Fujii; 井康藤; Hiroshi Yano; 野洋矢
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2010-06-29
Filing date: 2010-06-29
Publication date: 2012-01-19

Abstract

PROBLEM TO BE SOLVED: To provide a method for forming a wiring of a semiconductor device, capable of sufficiently filling a conductor into a recessed part in an insulation layer.SOLUTION: At first, a substrate is prepared, the substrate having a recessed part 24 formed by etching a low dielectric constant layer 21 using a metal hard mask layer 25, which is formed in a predetermined pattern on the low dielectric constant layer 21, as a mask. Next, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed with chemicals. Then, a conductor 23 is filled into the recessed part 24 in the low dielectric constant layer 21. In this way, a wiring of a semiconductor device 30 is formed by a damascene method.

Description

本発明は、ダマシン法を用いて半導体装置の配線を形成する配線形成方法に関する。また本発明は、ダマシン構造を有する半導体装置を製造する製造方法に関する。また本発明は、ダマシン法を用いて半導体装置の配線を形成する配線形成システムに関する。 The present invention relates to a wiring forming method for forming wiring of a semiconductor device using a damascene method. The present invention also relates to a manufacturing method for manufacturing a semiconductor device having a damascene structure. The present invention also relates to a wiring forming system for forming wiring of a semiconductor device using a damascene method.

近年、半導体デバイス（半導体装置）の高速化、配線パターンの微細化、高集積化の要求に対応して、配線間の容量の低減、配線の導電性向上およびエレクトロマイグレーション耐性の向上が要求されている。これらの要求に対応するための技術として、配線材料として導電性が高くかつエレクトロマイグレーション耐性に優れている銅を用い、層間の絶縁層として低誘電率層（Ｌｏｗ−ｋ層）を用いる多層配線技術が注目されている。 In recent years, in response to the demand for higher speed of semiconductor devices (semiconductor devices), finer wiring patterns, and higher integration, reduction of capacitance between wirings, improvement of wiring conductivity, and improvement of electromigration resistance have been required. Yes. As a technique for meeting these requirements, a multilayer wiring technique using copper having high conductivity and excellent electromigration resistance as a wiring material and using a low dielectric constant layer (Low-k layer) as an insulating layer between layers. Is attracting attention.

このような多層配線技術では、低誘電率層に配線溝やスルーホールなどの凹部を形成してその中に銅を埋め込むダマシン法が採用される。この場合、低誘電率層に凹部をエッチングにより精度良く形成するためには、低誘電率層をエッチングする際のマスクとして、低誘電率層との選択比が十分に高い材料からなるマスクを使用する必要がある。 In such a multilayer wiring technique, a damascene method is employed in which concave portions such as wiring grooves and through holes are formed in a low dielectric constant layer and copper is embedded therein. In this case, in order to accurately form the recesses in the low dielectric constant layer by etching, a mask made of a material having a sufficiently high selectivity with the low dielectric constant layer is used as a mask for etching the low dielectric constant layer. There is a need to.

低誘電率層としては一般に有機系の材料が用いられており、このため、同じ有機系の材料からなるフォトレジスト層をマスクとして低誘電率層をエッチングする場合、選択比が不十分になることが考えられる。このような課題を解決するため、Ｔｉ膜やＴｉＮ膜のような無機系の材料からなるハードマスク層を、エッチングの際のマスクとして使用することが提案されている（例えば、特許文献１）。 Generally, organic materials are used as the low dielectric constant layer. Therefore, when the low dielectric constant layer is etched using a photoresist layer made of the same organic material as a mask, the selectivity is insufficient. Can be considered. In order to solve such problems, it has been proposed to use a hard mask layer made of an inorganic material such as a Ti film or a TiN film as a mask for etching (for example, Patent Document 1).

特開２００３−２２９４８２号公報JP 2003-229482 A

特許文献１に記載の配線形成方法においては、はじめに、低誘電率層上にハードマスク層が形成され、次に、ハードマスク層をマスクとして低誘電率層をエッチングすることにより、低誘電率層に凹部が形成される。その後、低誘電率層上にハードマスク層が設けられた状態で、凹部に銅が埋め込まれる。その後、不要な層は研磨により除去される。 In the wiring forming method described in Patent Document 1, first, a hard mask layer is formed on the low dielectric constant layer, and then the low dielectric constant layer is etched using the hard mask layer as a mask. A recess is formed on the surface. Thereafter, copper is embedded in the recesses with the hard mask layer provided on the low dielectric constant layer. Thereafter, unnecessary layers are removed by polishing.

ところで、低誘電率層上にハードマスク層が設けられた状態で凹部に銅が埋め込まれる場合の銅の使用量（銅の埋め込み量）は、ハードマスク層が設けられていない場合に比べて、ハードマスク層の厚みの分だけ多くなる。銅の埋め込み量が多くなると、銅の埋め込み工程に要する時間が増加することになる。 By the way, the amount of copper used (the amount of copper embedded) when copper is embedded in the recesses in a state where the hard mask layer is provided on the low dielectric constant layer, compared with the case where the hard mask layer is not provided, It increases by the thickness of the hard mask layer. As the amount of copper embedded increases, the time required for the copper embedding process increases.

本発明は、このような課題を効果的に解決し得る半導体装置の配線形成方法、半導体装置の製造方法および半導体装置の配線形成システムを提供することを目的とする。 It is an object of the present invention to provide a wiring formation method for a semiconductor device, a method for manufacturing the semiconductor device, and a wiring formation system for the semiconductor device that can effectively solve such problems.

本発明は、ダマシン法を用いて半導体装置の配線を形成する方法において、絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を準備する工程と、前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の配線形成方法である。 The present invention relates to a method of forming a wiring of a semiconductor device using a damascene method, wherein a substrate having a recess formed by etching an insulating layer using a hard mask layer formed in a predetermined pattern on the insulating layer as a mask. A method of forming a wiring of a semiconductor device, comprising: a step of preparing; a step of removing the hard mask layer on the insulating layer with a chemical; and a step of filling a concave portion of the insulating layer with a conductor. It is.

本発明の半導体装置の配線形成方法において、前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、前記絶縁層上の前記ハードマスク層を薬液により除去する工程において、前記ポリマーも除去されてもよい。 In the method of forming a wiring of a semiconductor device according to the present invention, a polymer generated when the insulating layer is etched using the hard mask layer as a mask is attached to a side surface of the recess, and the hard mask layer on the insulating layer is In the step of removing with a chemical solution, the polymer may also be removed.

本発明の半導体装置の配線形成方法は、前記ハードマスク層を薬液により除去した後であって、前記絶縁層の凹部に導電体を充填する前に、凹部の側面にバリア膜を設ける工程をさらに備えていてもよい。 The method for forming a wiring of a semiconductor device according to the present invention further includes a step of providing a barrier film on a side surface of the recess after the hard mask layer is removed with a chemical solution and before the conductor is filled in the recess of the insulating layer. You may have.

本発明の半導体装置の配線形成方法は、前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨工程をさらに備えていてもよい。 The wiring formation method for a semiconductor device of the present invention may further include a chemical mechanical polishing step of removing, by chemical mechanical polishing, a conductor located above the upper surface of the insulating layer among the conductors.

本発明の半導体装置の配線形成方法において、前記ハードマスク層が、金属材料を含むメタルハードマスク層からなっていてもよい。 In the method of forming a wiring of a semiconductor device according to the present invention, the hard mask layer may be a metal hard mask layer containing a metal material.

本発明は、ダマシン構造を有する半導体装置を製造する方法において、所定パターンの配線が形成された基板を準備する工程と、前記基板の前記配線上に、絶縁層、ハードマスク層およびレジスト層を順次形成する工程と、前記レジスト層を所定パターンにパターニングする工程と、前記レジスト層をマスクとして、前記ハードマスク層をエッチングする工程と、前記ハードマスク層をマスクとして前記絶縁層をエッチングすることにより、絶縁層に凹部を形成する工程と、前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の製造方法である。 The present invention provides a method of manufacturing a semiconductor device having a damascene structure, a step of preparing a substrate on which wiring of a predetermined pattern is formed, and an insulating layer, a hard mask layer, and a resist layer are sequentially formed on the wiring of the substrate. A step of forming, a step of patterning the resist layer into a predetermined pattern, a step of etching the hard mask layer using the resist layer as a mask, and etching the insulating layer using the hard mask layer as a mask, A semiconductor comprising: a step of forming a recess in an insulating layer; a step of removing the hard mask layer on the insulating layer with a chemical; and a step of filling a conductor in the recess of the insulating layer. It is a manufacturing method of an apparatus.

本発明は、ダマシン法を用いて半導体装置の配線を形成するシステムにおいて、絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を搬送する基板搬送手段と、前記絶縁層上の前記ハードマスク層を薬液により除去する液処理手段と、前記ハードマスク層が除去された後、前記絶縁層の凹部に導電体を充填する導電体充填手段と、前記基板搬送手段、液処理手段および導電体充填手段を制御する制御手段と、を備えたことを特徴とする半導体装置の配線形成システムである。 The present invention provides a substrate having a recess formed by etching an insulating layer using a hard mask layer formed in a predetermined pattern on the insulating layer as a mask in a system for forming wiring of a semiconductor device using a damascene method. Substrate transporting means for transporting, liquid processing means for removing the hard mask layer on the insulating layer with a chemical solution, and filling the conductor into the recesses of the insulating layer after the hard mask layer is removed A wiring formation system for a semiconductor device, comprising: means; and control means for controlling the substrate transfer means, the liquid processing means, and the conductor filling means.

本発明の半導体装置の配線形成システムにおいて、前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、前記液処理手段により、前記ハードマスク層とともに前記ポリマーが除去されてもよい。 In the wiring formation system for a semiconductor device according to the present invention, a polymer generated when the insulating layer is etched using the hard mask layer as a mask adheres to a side surface of the recess, and the hard mask layer is formed by the liquid processing means. At the same time, the polymer may be removed.

本発明の半導体装置の配線形成システムは、前記凹部の側面にバリア膜を設けるバリア膜形成手段をさらに備えていてもよい。 The wiring formation system for a semiconductor device of the present invention may further include barrier film forming means for providing a barrier film on the side surface of the recess.

本発明の半導体装置の配線形成システムは、前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨手段をさらに備えていてもよい。 The wiring formation system for a semiconductor device according to the present invention may further include a chemical mechanical polishing means for removing, by chemical mechanical polishing, a conductor located above the upper surface of the insulating layer among the conductors.

本発明の半導体装置の配線形成システムにおいて、前記ハードマスク層が、金属材料を含むメタルハードマスク層からなっていてもよい。 In the wiring formation system for a semiconductor device according to the present invention, the hard mask layer may be a metal hard mask layer containing a metal material.

本発明によれば、絶縁層の凹部に導電体が充填される前に、絶縁層上のハードマスク層が薬液により除去される。このため、絶縁層の凹部に導電体が充填される際の導電体の埋め込み量を、絶縁層上にハードマスク層が形成されたままとなっている場合に比べて少なくすることができる。 According to the present invention, the hard mask layer on the insulating layer is removed by the chemical solution before the conductor is filled in the concave portion of the insulating layer. For this reason, the amount of the conductor embedded when the conductor is filled in the recess of the insulating layer can be reduced as compared with the case where the hard mask layer is still formed on the insulating layer.

図１は、本発明の実施の形態における半導体装置の配線形成システムを示すブロック図。FIG. 1 is a block diagram illustrating a wiring formation system for a semiconductor device according to an embodiment of the present invention. 図２Ａは、本発明の実施の形態において、所定パターンで形成された第１配線を示す図。FIG. 2A is a diagram showing first wiring formed in a predetermined pattern in the embodiment of the present invention. 図２Ｂは、本発明の実施の形態において、第１配線上に低誘電率層、ハードマスク層およびレジスト層を順次形成する工程を示す図。FIG. 2B is a diagram showing a process of sequentially forming a low dielectric constant layer, a hard mask layer, and a resist layer on the first wiring in the embodiment of the present invention. 図２Ｃは、本発明の実施の形態において、レジスト層を所定パターンにパターニングする工程を示す図。FIG. 2C is a diagram showing a step of patterning a resist layer into a predetermined pattern in the embodiment of the present invention. 図２Ｄは、本発明の実施の形態において、レジスト層をマスクとしてハードマスク層をエッチングする工程を示す図。FIG. 2D is a diagram showing a step of etching the hard mask layer using the resist layer as a mask in the embodiment of the present invention. 図２Ｅは、本発明の実施の形態において、ハードマスク層をマスクとして低誘電率層をエッチングする工程を示す図。FIG. 2E is a diagram showing a step of etching a low dielectric constant layer using a hard mask layer as a mask in the embodiment of the present invention. 図２Ｆは、本発明の実施の形態において、ハードマスク層上に所定パターンでレジスト層を形成する工程を示す図。FIG. 2F is a diagram showing a step of forming a resist layer with a predetermined pattern on the hard mask layer in the embodiment of the present invention. 図２Ｇは、本発明の実施の形態において、レジスト層をマスクとしてハードマスク層をエッチングする工程を示す図。FIG. 2G is a diagram showing a step of etching the hard mask layer using the resist layer as a mask in the embodiment of the present invention. 図２Ｈは、本発明の実施の形態において、ハードマスク層をマスクとして低誘電率層をエッチングする工程を示す図。FIG. 2H is a diagram showing a step of etching a low dielectric constant layer using a hard mask layer as a mask in the embodiment of the present invention. 図２Ｉは、本発明の実施の形態において、低誘電率層上のハードマスク層を薬液により除去する工程を示す図。FIG. 2I is a diagram showing a step of removing the hard mask layer on the low dielectric constant layer with a chemical solution in the embodiment of the present invention. 図２Ｊは、本発明の実施の形態において、低誘電率層の凹部の側面にバリア膜を設ける工程を示す図。FIG. 2J is a diagram showing a step of providing a barrier film on the side surface of the recess of the low dielectric constant layer in the embodiment of the present invention. 図２Ｋは、本発明の実施の形態において、低誘電率層の凹部に導電体を充填する工程を示す図。FIG. 2K is a diagram showing a step of filling a concave portion of the low dielectric constant layer with a conductor in the embodiment of the present invention. 図２Ｌは、本発明の実施の形態において、低誘電率層の上面よりも上方に位置する導電体を化学機械研磨により除去する工程を示す図。FIG. 2L is a diagram showing a step of removing the conductor located above the upper surface of the low dielectric constant layer by chemical mechanical polishing in the embodiment of the present invention. 図３Ａは、比較の形態において、半導体装置の配線形成方法を示す図。FIG. 3A is a diagram showing a wiring formation method of a semiconductor device in a comparative embodiment. 図３Ｂは、比較の形態において、半導体装置の配線形成方法を示す図。FIG. 3B is a diagram showing a wiring formation method of a semiconductor device in a comparative embodiment. 図３Ｃは、比較の形態において、半導体装置の配線形成方法を示す図。FIG. 3C is a diagram showing a method for forming a wiring of a semiconductor device in a comparative embodiment. 図３Ｄは、比較の形態において、半導体装置の配線形成方法を示す図。FIG. 3D is a diagram showing a method for forming a wiring of a semiconductor device in a comparative embodiment.

以下、図１乃至図２Ｌを参照して、本発明の実施の形態について説明する。はじめに図２Ｌを参照して、本実施の形態における半導体装置の製造方法により得られる半導体装置３０について説明する。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 2L. First, referring to FIG. 2L, a semiconductor device 30 obtained by the method of manufacturing a semiconductor device in the present embodiment will be described.

半導体装置
図２Ｌは、本実施の形態における製造方法により得られる、デュアルダマシン構造を有する半導体装置（半導体デバイス）３０を示す図である。半導体装置３０は、基板（図示せず）上に形成されたトランジスタなどの素子（図示せず）に電気的に接続された第１配線３１と、スルーホール２４ｂを介して第１配線３１に電気的に接続された第２配線３２と、を備えている。このように半導体装置３０は、積層された複数の配線３１，３２からなる積層構造を有している。なお積層される配線の数が特に限られることはなく、第２配線３２の上にさらなる配線が積層されていてもよい。 Semiconductor Device FIG. 2L is a diagram showing a semiconductor device (semiconductor device) 30 having a dual damascene structure obtained by the manufacturing method according to the present embodiment. The semiconductor device 30 is electrically connected to the first wiring 31 via a first wiring 31 electrically connected to an element (not shown) such as a transistor formed on a substrate (not shown) and the through hole 24b. Second wiring 32 connected to each other. As described above, the semiconductor device 30 has a stacked structure including a plurality of stacked wirings 31 and 32. The number of wirings to be stacked is not particularly limited, and further wiring may be stacked on the second wiring 32.

図２Ｌに示すように、第１配線３１は、低誘電率層（絶縁層）１を有しており、この低誘電率層１には、所定パターンで延びる凹部４が形成されている。低誘電率層１は、例えばシリコン酸化膜などから構成されている。図２Ｌに示すように、凹部４は、所定パターンで延びる配線溝４ａからなっている。また図２Ｌに示すように、凹部４が、所定パターンで延びる配線溝４ａと、所定位置に設けられ、下方に配置された素子または配線まで延びるスルーホール４ｂと、の組合せからなっていてもよい。 As shown in FIG. 2L, the first wiring 31 has a low dielectric constant layer (insulating layer) 1, and the low dielectric constant layer 1 is formed with a recess 4 extending in a predetermined pattern. The low dielectric constant layer 1 is made of, for example, a silicon oxide film. As shown in FIG. 2L, the recess 4 is composed of a wiring groove 4a extending in a predetermined pattern. Further, as shown in FIG. 2L, the recess 4 may be formed of a combination of a wiring groove 4a extending in a predetermined pattern and a through hole 4b provided at a predetermined position and extending to an element or a wiring disposed below. .

図２Ｌに示すように、凹部４の側面（低誘電率層１の側面）にはバリア膜２が形成されており、また、バリア膜２で覆われた凹部４内には導電体３が充填されている。導電体３は、第１配線３１における配線パターンを構成するものであり、この導電体３は、高い導電性を有する材料、例えば銅からなっている。またバリア膜２は、銅などからなる導電体３が低誘電率層内に浸透するのを防ぐために設けられた膜であり、例えばタンタル窒化膜（ＴａＮ）などから構成されている。 As shown in FIG. 2L, the barrier film 2 is formed on the side surface of the recess 4 (side surface of the low dielectric constant layer 1), and the conductor 3 is filled in the recess 4 covered with the barrier film 2. Has been. The conductor 3 constitutes a wiring pattern in the first wiring 31, and the conductor 3 is made of a material having high conductivity, for example, copper. The barrier film 2 is a film provided to prevent the conductor 3 made of copper or the like from penetrating into the low dielectric constant layer, and is made of, for example, a tantalum nitride film (TaN).

図２Ｌに示すように、第２配線３２は、配線溝２４ａおよびスルーホール２４ｂを含む凹部２４が形成された低誘電率層２１と、凹部２４の側面（低誘電率層２１の側面）に形成されたバリア膜２２と、バリア膜２２で覆われた凹部２４内に充填された導電体２３と、を備えている。第２配線３２における低誘電率層２１、バリア膜２２、導電体２３および凹部２４は、第１配線３１における低誘電率層１、バリア膜２、導電体３および凹部４と略同一であるので、詳細な説明は省略する。 As shown in FIG. 2L, the second wiring 32 is formed on the low dielectric constant layer 21 in which the concave portion 24 including the wiring groove 24a and the through hole 24b is formed, and on the side surface of the concave portion 24 (the side surface of the low dielectric constant layer 21). And a conductor 23 filled in a recess 24 covered with the barrier film 22. The low dielectric constant layer 21, the barrier film 22, the conductor 23 and the recess 24 in the second wiring 32 are substantially the same as the low dielectric constant layer 1, the barrier film 2, the conductor 3 and the recess 4 in the first wiring 31. Detailed description will be omitted.

配線形成システム
次に図１を参照して、ダマシン法を用いて半導体装置３０の配線、例えば第２配線３２を形成する配線形成システム１０について説明する。図１は、本実施の形態における配線形成システム１０を示すブロック図である。 Wiring Forming System Next, a wiring forming system 10 for forming the wiring of the semiconductor device 30, for example, the second wiring 32 using the damascene method will be described with reference to FIG. FIG. 1 is a block diagram showing a wiring forming system 10 in the present embodiment.

図１に示すように、配線形成システム１０は、塗布／現像手段１１と、露光手段１２と、エッチング手段１３と、液処理手段１４と、バリア膜形成手段１５と、導電体充填手段１６と、化学機械研磨手段１７と、を備えている。また図１に示すように、塗布／現像手段１１、エッチング手段１３、液処理手段１４、バリア膜形成手段１５、導電体充填手段１６および化学機械研磨手段１７は、基板搬送手段１９により相互に接続されており、一方、露光手段１２は、塗布／現像手段１１に接続されている。これらの構成要素は、半導体装置３０の第１配線３１上に第２配線３２を適切に形成するよう、制御手段１９により制御される。 As shown in FIG. 1, the wiring forming system 10 includes a coating / developing unit 11, an exposure unit 12, an etching unit 13, a liquid processing unit 14, a barrier film forming unit 15, a conductor filling unit 16, Chemical mechanical polishing means 17. As shown in FIG. 1, the coating / developing unit 11, the etching unit 13, the liquid processing unit 14, the barrier film forming unit 15, the conductor filling unit 16 and the chemical mechanical polishing unit 17 are connected to each other by the substrate transport unit 19. On the other hand, the exposure unit 12 is connected to the coating / developing unit 11. These components are controlled by the control unit 19 so as to appropriately form the second wiring 32 on the first wiring 31 of the semiconductor device 30.

塗布／現像手段１１は、基板上にフォトレジスト液を塗布して後述するレジスト層を形成するレジスト塗布処理ユニットと、露光手段１２において所定パターンで露光されたレジスト層を現像処理する現像処理ユニットと、を有している。エッチング手段１３は、低誘電率層２１などをエッチングするために用いられる。本実施の形態においては、後述するように、低誘電率層２１上に所定パターンで形成されたメタルハードマスク層（ハードマスク層）をマスクとして低誘電率層２１上をエッチングすることにより、凹部２４が形成される。 The coating / developing unit 11 includes a resist coating processing unit that applies a photoresist solution onto a substrate to form a resist layer, which will be described later, and a development processing unit that develops the resist layer exposed in a predetermined pattern in the exposure unit 12. ,have. The etching means 13 is used for etching the low dielectric constant layer 21 and the like. In the present embodiment, as described later, the recesses are formed by etching the low dielectric constant layer 21 using the metal hard mask layer (hard mask layer) formed in a predetermined pattern on the low dielectric constant layer 21 as a mask. 24 is formed.

液処理手段１４は、メタルハードマスク層をマスクとして低誘電率層２１をエッチングした後に、低誘電率層２１上のメタルハードマスク層を薬液により除去するために用いられる。なお、上述のエッチング手段１３においては、低誘電率層２１上をエッチングする際にポリマーが発生し、このポリマーが凹部２４の側面に付着することがある。液処理手段１４においては、凹部２４の側面に付着したポリマーも、メタルハードマスク層と同時に薬液により除去される。 The liquid processing means 14 is used to remove the metal hard mask layer on the low dielectric constant layer 21 with a chemical solution after etching the low dielectric constant layer 21 using the metal hard mask layer as a mask. In the etching means 13 described above, a polymer is generated when the low dielectric constant layer 21 is etched, and this polymer may adhere to the side surface of the recess 24. In the liquid processing means 14, the polymer adhering to the side surface of the recess 24 is also removed by the chemical solution simultaneously with the metal hard mask layer.

バリア膜形成手段１５は、ポリマーが除去された後の凹部２４の側面にバリア膜２２を形成するために使用される。バリア膜形成手段１５により凹部２４の側面にバリア膜２２を形成する方法が特に限られることはなく、例えば、化学気相蒸着（ＣＶＤ）法が用いられる。また導電体充填手段１６は、凹部２４内に銅などの導電体２３を充填するために使用される。導電体充填手段１６により凹部２４内に導電体２３を充填する方法が特に限られることはなく、電解メッキ法、無電解メッキ法、ＣＶＤ法などが適宜用いられる。 The barrier film forming means 15 is used to form the barrier film 22 on the side surface of the recess 24 after the polymer is removed. The method of forming the barrier film 22 on the side surface of the recess 24 by the barrier film forming means 15 is not particularly limited, and, for example, a chemical vapor deposition (CVD) method is used. The conductor filling means 16 is used to fill the recess 24 with a conductor 23 such as copper. The method of filling the conductor 23 in the recess 24 by the conductor filling means 16 is not particularly limited, and an electrolytic plating method, an electroless plating method, a CVD method, or the like is appropriately used.

ところで、導電体充填手段１６においては、一般に、凹部２４内に導電体２４が充填されるだけではなく、低誘電率層２１上にも導電体２４が形成される。化学機械研磨手段１７は、このように低誘電率層２１上に形成された導電体２４、すなわち低誘電率層２１の上面２１ａよりも上方に位置する導電体２４を化学機械研磨により除去するために使用される。 By the way, in the conductor filling means 16, in general, the conductor 24 is not only filled in the recess 24 but also formed on the low dielectric constant layer 21. The chemical mechanical polishing means 17 removes the conductor 24 formed on the low dielectric constant layer 21 in this way, that is, the conductor 24 positioned above the upper surface 21a of the low dielectric constant layer 21 by chemical mechanical polishing. Used for.

なお図１においては、各手段がそれぞれ別体として示されているが、これに限られることはなく、図１に示される２つの手段または３つ以上の手段が、同一の装置内に設けられていてもよい。すなわち、一の装置が、図１に示される２つの手段または３つ以上の手段が有する機能を兼ね備えていてもよい。 In FIG. 1, each means is shown as a separate body, but the present invention is not limited to this, and two means or three or more means shown in FIG. 1 are provided in the same apparatus. It may be. In other words, one apparatus may have the functions of two means or three or more means shown in FIG.

次に、このような構成からなる本実施の形態の作用について説明する。ここでは、第１配線３１上に第２配線３２を形成する方法について、図２Ａ乃至図２Ｌを参照して説明する。 Next, the operation of the present embodiment having such a configuration will be described. Here, a method of forming the second wiring 32 on the first wiring 31 will be described with reference to FIGS. 2A to 2L.

配線形成方法
はじめに、図２Ａに示すように、所定パターンで形成された第１配線３１が設けられた基板（図示せず）を準備する。次に、図２Ｂに示すように、基板の第１配線３１上に、低誘電率層２１およびメタルハードマスク層２５を順次形成する。メタルハードマスク層２５を構成する材料としては、低誘電率層２１をエッチングする際の選択比（低誘電率層２１のエッチング速度／メタルハードマスク層２５のエッチング速度）を十分に確保することができる金属材料などが用いられ、例えばＴｉＮが用いられる。ここで、第１配線３１上に低誘電率層２１およびメタルハードマスク層２５を形成する方法が特に限られることはなく、形成される層に応じて、プラズマ成膜法、ＣＶＤ法などが適宜用いられる。低誘電率層２１の厚みｔ_１およびメタルハードマスク層２５の厚みｔ_２は特には限定されず、半導体装置３０の仕様に応じて適宜設定される。 Wiring Forming Method First, as shown in FIG. 2A, a substrate (not shown) provided with a first wiring 31 formed in a predetermined pattern is prepared. Next, as shown in FIG. 2B, a low dielectric constant layer 21 and a metal hard mask layer 25 are sequentially formed on the first wiring 31 of the substrate. As a material constituting the metal hard mask layer 25, it is necessary to sufficiently secure a selection ratio (etching speed of the low dielectric constant layer 21 / etching speed of the metal hard mask layer 25) when the low dielectric constant layer 21 is etched. The metal material etc. which can be used are used, for example, TiN is used. Here, the method of forming the low dielectric constant layer 21 and the metal hard mask layer 25 on the first wiring 31 is not particularly limited, and a plasma film forming method, a CVD method, or the like is appropriately selected depending on the formed layer. Used. The thickness t ₁ and the thickness t ₂ of the metal hard mask layer 25 having a low dielectric constant layer 21 are not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30.

次に、塗布／現像手段１１のレジスト塗布処理ユニットにより、メタルハードマスク層２５上にレジスト層２６を形成する。その後、露光手段１２により、レジスト層２６を、第２配線３２のスルーホール２４ｂに対応する所定パターンで露光する。次に、塗布／現像手段１１の現像処理ユニットにより、レジスト層２６に対して現像処理を施す。このようにして、レジスト層２６が所定パターンにパターニングされ、この結果、図２Ｃに示すように、レジスト層２６に、第２配線３２のスルーホール２４ｂに対応する開口部２６ａが形成される。 Next, a resist layer 26 is formed on the metal hard mask layer 25 by the resist coating processing unit of the coating / developing means 11. After that, the exposure unit 12 exposes the resist layer 26 with a predetermined pattern corresponding to the through hole 24 b of the second wiring 32. Next, the development processing unit of the coating / developing means 11 performs development processing on the resist layer 26. In this way, the resist layer 26 is patterned into a predetermined pattern. As a result, as shown in FIG. 2C, an opening 26a corresponding to the through hole 24b of the second wiring 32 is formed in the resist layer 26.

次に、低誘電率層２１上に所定パターンで形成されたレジスト層２６をマスクとして、メタルハードマスク層２５をエッチングする。これによって、図２Ｄに示すように、メタルハードマスク層２５に、第２配線３２のスルーホール２４ｂに対応する開口部２５ａが形成される。 Next, the metal hard mask layer 25 is etched using the resist layer 26 formed in a predetermined pattern on the low dielectric constant layer 21 as a mask. Thereby, as shown in FIG. 2D, an opening 25 a corresponding to the through hole 24 b of the second wiring 32 is formed in the metal hard mask layer 25.

その後、エッチング手段１３により、メタルハードマスク層２５をマスクとして低誘電率層２１をエッチングする。これによって、図２Ｅに示すように、低誘電率層２１にスルーホール２４ｂが形成される。スルーホール２４ｂの幅（直径）ｗ_１は特には限定されず、半導体装置３０の仕様に応じて適宜設定される。また、スルーホール２４ｂの深さｈ_１は、低誘電率層２１の厚みｔ_１と同一になっている。なお、このエッチングの際にポリマー２７が発生しており、発生したポリマー２７の一部は、図２Ｅに示すようにスルーホール２４ｂの側面に付着する。 Thereafter, the low dielectric constant layer 21 is etched by the etching means 13 using the metal hard mask layer 25 as a mask. As a result, a through hole 24b is formed in the low dielectric constant layer 21, as shown in FIG. 2E. The width (diameter) w ₁ of the through hole 24 b is not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30. The depth h ₁ of the through hole 24 b is the same as the thickness t ₁ of the low dielectric constant layer 21. The polymer 27 is generated during the etching, and a part of the generated polymer 27 adheres to the side surface of the through hole 24b as shown in FIG. 2E.

次に、塗布／現像手段１１のレジスト塗布処理ユニットにより、メタルハードマスク層２５上にレジスト層２８を形成する。その後、露光手段１２により、レジスト層２８を、第２配線３２の配線溝２４ａに対応する所定パターンで露光する。次に、塗布／現像手段１１の現像処理ユニットにより、レジスト層２８に対して現像処理を施す。このようにして、レジスト層２８が所定パターンにパターニングされ、この結果、図２Ｆに示すように、レジスト層２８に、第２配線３２の配線溝２４ａに対応する開口部２８ａが形成される。 Next, a resist layer 28 is formed on the metal hard mask layer 25 by the resist coating unit of the coating / developing means 11. Thereafter, the resist layer 28 is exposed by the exposure unit 12 with a predetermined pattern corresponding to the wiring groove 24 a of the second wiring 32. Next, the development processing unit of the coating / developing unit 11 performs development processing on the resist layer 28. In this way, the resist layer 28 is patterned into a predetermined pattern. As a result, as shown in FIG. 2F, an opening 28a corresponding to the wiring groove 24a of the second wiring 32 is formed in the resist layer 28.

その後、レジスト層２８をマスクとしてメタルハードマスク層２５をエッチングする。これによって、図２Ｇに示すように、メタルハードマスク層２５に、第２配線３２の配線溝２４ａに対応する開口部２５ｂが形成される。 Thereafter, the metal hard mask layer 25 is etched using the resist layer 28 as a mask. As a result, as shown in FIG. 2G, an opening 25b corresponding to the wiring groove 24a of the second wiring 32 is formed in the metal hard mask layer 25.

その後、エッチング手段１３により、メタルハードマスク層２５をマスクとして低誘電率層２１を所定深さだけエッチングする。これによって、図２Ｈに示すように、低誘電率層２１に配線溝２４ａが形成される。配線溝２４ａの幅ｗ_２は特には限定されず、半導体装置３０の仕様に応じて適宜設定される。また、配線溝２４ａの深さｈ_２も特には限定されず、半導体装置３０の仕様に応じて適宜設定される。なお、このエッチングの際にもポリマー２７が発生しており、発生したポリマー２７の一部は、図２Ｈに示すように配線溝２４ａの側面に付着する。 Thereafter, the low dielectric constant layer 21 is etched by a predetermined depth by the etching means 13 using the metal hard mask layer 25 as a mask. As a result, as shown in FIG. 2H, a wiring groove 24 a is formed in the low dielectric constant layer 21. The width w ₂ of the wiring groove 24 a is not particularly limited and is appropriately set according to the specifications of the semiconductor device 30. Further, the depth h ₂ of the wiring trench 24 a is not particularly limited, and is appropriately set according to the specifications of the semiconductor device 30. The polymer 27 is also generated during this etching, and a part of the generated polymer 27 adheres to the side surface of the wiring groove 24a as shown in FIG. 2H.

次に、液処理手段１４において、薬液を用いた液処理を基板に対して実施する。これによって、図２Ｉに示すように、低誘電率層２１上のメタルハードマスク層２５が除去され、同時に、配線溝２４ａの側面およびスルーホール２４ｂの側面に付着したポリマー２７も薬液により除去される。 Next, in the liquid processing means 14, liquid processing using a chemical solution is performed on the substrate. As a result, as shown in FIG. 2I, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed, and at the same time, the polymer 27 adhering to the side surface of the wiring groove 24a and the side surface of the through hole 24b is also removed by the chemical solution. .

その後、図２Ｊに示すように、バリア膜形成手段１５により、配線溝２４ａの側面およびスルーホール２４ｂの側面にバリア膜２２を形成する。バリア膜２２の厚みは特には限定されず、半導体装置３０の仕様に応じて適宜設定される。この際、図２Ｊに示すように、低誘電率層２１上にバリア膜２２が形成されてもよい。次に、図２Ｋに示すように、導電体充填手段１６により、配線溝２４ａ内およびスルーホール２４ｂ内に導電体２３を充填させる。 Thereafter, as shown in FIG. 2J, the barrier film forming means 15 forms the barrier film 22 on the side surface of the wiring groove 24a and the side surface of the through hole 24b. The thickness of the barrier film 22 is not particularly limited and is appropriately set according to the specifications of the semiconductor device 30. At this time, a barrier film 22 may be formed on the low dielectric constant layer 21 as shown in FIG. 2J. Next, as shown in FIG. 2K, the conductor filling means 16 fills the conductors 23 in the wiring grooves 24a and the through holes 24b.

導電体２３の充填工程においては、図２Ｋに示すように、配線溝２４ａ内およびスルーホール２４ｂ内だけでなく、低誘電率層２１上にも導電体２３が形成される。このため、各凹部２４内に充填された導電体２３が、低誘電率層２１上の導電体２４により電気的に相互に接続されている。このような電気的接続を取り除くため、図２Ｌに示すように、化学機械研磨手段１７により、低誘電率層２１の上面２１ａよりも上方に位置する導電体２４を除去する。この際、同時に、低誘電率層２１の上面２１ａよりも上方に位置するバリア膜２２も除去される。このようにして、第１配線３１上に適切なパターンで形成された第２配線３２を得ることができる。 In the filling process of the conductor 23, as shown in FIG. 2K, the conductor 23 is formed not only in the wiring groove 24a and the through hole 24b but also on the low dielectric constant layer 21. For this reason, the conductors 23 filled in the respective recesses 24 are electrically connected to each other by the conductors 24 on the low dielectric constant layer 21. In order to remove such an electrical connection, as shown in FIG. 2L, the chemical mechanical polishing means 17 removes the conductor 24 positioned above the upper surface 21a of the low dielectric constant layer 21. At this time, the barrier film 22 located above the upper surface 21a of the low dielectric constant layer 21 is also removed. In this way, the second wiring 32 formed in an appropriate pattern on the first wiring 31 can be obtained.

比較の形態
次に、本実施の形態における効果を、比較の形態と比較して説明する。図３Ａ乃至３Ｄは、比較の形態における配線形成方法を示す図である。 Comparison Mode Next, the effects of the present embodiment will be described in comparison with the comparison mode. 3A to 3D are diagrams illustrating a wiring formation method according to a comparative embodiment.

図３Ａ乃至３Ｄに示す比較の形態は、導電体２３が凹部２４内に充填された後、化学機械研磨によりメタルハードマスク層２５が除去される点が異なるのみであり、他の構成は、図１乃至図２Ｌに示す本発明の実施の形態と略同一である。図３Ａ乃至３Ｄに示す比較の形態において、図１乃至図２Ｌに示す本発明の実施の形態と同一部分には同一符号を付して詳細な説明は省略する。 3A to 3D is different only in that the metal hard mask layer 25 is removed by chemical mechanical polishing after the conductor 23 is filled in the recess 24. This is substantially the same as the embodiment of the present invention shown in FIGS. 1 to 2L. 3A to 3D, the same parts as those of the embodiment of the present invention shown in FIGS. 1 to 2L are denoted by the same reference numerals, and detailed description thereof is omitted.

以下、図３Ａ乃至３Ｄを参照して、比較の形態における半導体装置１００の配線形成方法について説明する。 Hereinafter, with reference to FIGS. 3A to 3D, a method of forming a wiring of the semiconductor device 100 according to the comparative example will be described.

まず、本実施の形態において図２Ａ乃至２Ｈに示す工程の場合と同様にして、低誘電率層２１上に所定パターンで形成されたハードマスク層２５をマスクとして低誘電率層をエッチングすることにより形成された凹部２４を有する基板を準備する（図３Ａ参照）。 First, in the present embodiment, the low dielectric constant layer is etched by using the hard mask layer 25 formed in a predetermined pattern on the low dielectric constant layer 21 as a mask in the same manner as in the process shown in FIGS. 2A to 2H. A substrate having the formed recess 24 is prepared (see FIG. 3A).

次に、凹部２４の配線溝２４ａの側面およびスルーホール２４ｂの側面に付着したポリマー２７を除去し、その後、図３Ｂに示すように、配線溝２４ａの側面およびスルーホール２４ｂの側面にバリア膜２２を形成する。次に、図３Ｃに示すように、配線溝２４ａ内およびスルーホール２４ｂ内に導電体２３を充填させる。その後、低誘電率層２１上のメタルハードマスク層２５および導電体２４を化学機械研磨により除去する。 Next, the polymer 27 adhering to the side surface of the wiring groove 24a and the side surface of the through hole 24b of the recess 24 is removed, and then, as shown in FIG. 3B, the barrier film 22 is formed on the side surface of the wiring groove 24a and the side surface of the through hole 24b. Form. Next, as shown in FIG. 3C, the conductor 23 is filled in the wiring groove 24a and the through hole 24b. Thereafter, the metal hard mask layer 25 and the conductor 24 on the low dielectric constant layer 21 are removed by chemical mechanical polishing.

ところで、比較の形態においては、低誘電率層２１上にメタルハードマスク層２５が形成されたままの状態で、凹部２４の配線溝２４ａの側面およびスルーホール２４ｂの側面に付着したポリマー２７が除去される。一般に、ポリマー２７はエッチングにより除去されるが、このエッチングの際、低誘電率層２１も若干ではあるがエッチングされる。このため比較の形態においては、図３Ｂに示すように、ポリマー２７が除去された後、低誘電率層２１の上面２１ａからメタルハードマスク層２５が若干突出することになる。このような状態で配線溝２４ａの側面にバリア膜２２が形成されると、配線溝２４ａの側面のうちメタルハードマスク層２５の直下の領域はメタルハードマスク層２５の影になるため、この領域にはバリア膜２２が形成されないことになる。
また比較の形態においては、図３Ｂに示すように、低誘電率層２１上にメタルハードマスク層２５が形成されたままの状態で、配線溝２４ａの側面およびスルーホール２４ｂの側面にバリア膜２２が形成される。このため、バリア膜２２を形成する際の配線溝２４ａおよびスルーホール２４ｂのアスペクト比は、メタルハードマスク層２５の厚みｔ_２の分だけ本実施の形態の場合よりも大きくなっている。このため、比較の形態においては、配線溝２４ａまたはスルーホール２４ｂの下部までバリア膜２２を十分な厚みで形成できないことが考えられる。 By the way, in the comparative embodiment, the polymer 27 attached to the side surface of the wiring groove 24a and the side surface of the through hole 24b of the recess 24 is removed while the metal hard mask layer 25 is still formed on the low dielectric constant layer 21. Is done. In general, the polymer 27 is removed by etching, but the low dielectric constant layer 21 is also etched to some extent during this etching. Therefore, in the comparative form, as shown in FIG. 3B, after the polymer 27 is removed, the metal hard mask layer 25 slightly protrudes from the upper surface 21a of the low dielectric constant layer 21. When the barrier film 22 is formed on the side surface of the wiring groove 24a in such a state, the region immediately below the metal hard mask layer 25 on the side surface of the wiring groove 24a becomes a shadow of the metal hard mask layer 25. In this case, the barrier film 22 is not formed.
In the comparative embodiment, as shown in FIG. 3B, the barrier film 22 is formed on the side surface of the wiring trench 24a and the side surface of the through hole 24b with the metal hard mask layer 25 still formed on the low dielectric constant layer 21. Is formed. Therefore, the aspect ratio of the wiring trench 24a and the through-hole 24b for forming the barrier layer 22 is larger than the amount corresponding to the embodiment of the thickness t ₂ of the metal hard mask layer 25. For this reason, in the comparative form, it is conceivable that the barrier film 22 cannot be formed to a sufficient thickness up to the lower part of the wiring trench 24a or the through hole 24b.

これに対して、本実施の形態によれば、凹部２４の配線溝２４ａの側面およびスルーホール２４ｂの側面に付着したポリマー２７を除去する前に、低誘電率層２１上のメタルハードマスク層２５が薬液により除去される。このため、配線溝２４ａの側面にバリア膜２２を形成する際、バリア膜２２の形成がメタルハードマスク層２５により阻害されることがない。このため、配線溝２４ａの側面の全域にわたってバリア膜２２を形成することができる。
また本実施の形態によれば、配線溝２４ａの側面およびスルーホール２４ｂの側面にバリア膜２２を形成する前に、低誘電率層２１上のメタルハードマスク層２５が薬液により除去される。このため、比較の形態の場合に比べて、バリア膜２２を形成する際の配線溝２４ａおよびスルーホール２４ｂのアスペクト比を小さくすることができる。このことにより、配線溝２４ａまたはスルーホール２４ｂの下部までバリア膜２２を十分な厚みで形成することができる。 On the other hand, according to the present embodiment, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed before the polymer 27 adhering to the side surface of the wiring groove 24a and the side surface of the through hole 24b of the recess 24 is removed. Is removed by the chemical solution. For this reason, when the barrier film 22 is formed on the side surface of the wiring groove 24 a, the formation of the barrier film 22 is not hindered by the metal hard mask layer 25. Therefore, the barrier film 22 can be formed over the entire side surface of the wiring trench 24a.
Further, according to the present embodiment, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed by a chemical solution before the barrier film 22 is formed on the side surface of the wiring groove 24a and the side surface of the through hole 24b. For this reason, the aspect ratio of the wiring trench 24a and the through hole 24b when forming the barrier film 22 can be reduced as compared with the comparative embodiment. Thus, the barrier film 22 can be formed with a sufficient thickness up to the lower part of the wiring groove 24a or the through hole 24b.

また本実施の形態によれば、液処理手段１４において、低誘電率層２１上のメタルハードマスク層２５が薬液により除去されるのと同時に、配線溝２４ａの側面およびスルーホール２４ｂの側面に付着したポリマー２７も薬液により除去される。このため、半導体装置３０の配線を形成するために必要な工程の数を削減することができ、このことにより、より短時間で半導体装置３０の配線を形成することができる。 Further, according to the present embodiment, in the liquid processing means 14, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed by the chemical solution, and at the same time, it adheres to the side surface of the wiring groove 24a and the side surface of the through hole 24b. The polymer 27 is also removed by the chemical solution. For this reason, the number of processes required for forming the wiring of the semiconductor device 30 can be reduced, and thereby the wiring of the semiconductor device 30 can be formed in a shorter time.

また比較の形態においては、図３Ｃに示すように、低誘電率層２１上にメタルハードマスク層２５が形成されたままの状態で、配線溝２４ａ内およびスルーホール２４ｂ内に導電体２３が充填される。このため、配線溝２４ａ内およびスルーホール２４ｂ内への導電体２３の埋め込み量が、メタルハードマスク層２５の厚みｔ_２の分だけ本実施の形態の場合よりも大きくなっている。従って、導電体２３の充填工程に要する時間が、メタルハードマスク層２５の厚みｔ_２の分だけ増加することになる。
また比較の形態においては、導電体２３を充填する際の配線溝２４ａおよびスルーホール２４ｂのアスペクト比は、メタルハードマスク層２５の厚みｔ_２の分だけ本実施の形態の場合よりも大きくなっている。このため、比較の形態においては、配線溝２４ａまたはスルーホール２４ｂの下部まで導電体２３を十分に充填することができないことが考えられる。また図３Ｃに示すように、導電体２３の充填の際にボイド１０３が発生することが考えられる。 In the comparative embodiment, as shown in FIG. 3C, the conductor 23 is filled in the wiring trench 24a and the through hole 24b with the metal hard mask layer 25 still formed on the low dielectric constant layer 21. Is done. For this reason, the amount of the conductor 23 embedded in the wiring trench 24 a and the through hole 24 b is larger than that in the present embodiment by the thickness t ₂ of the metal hard mask layer 25. Therefore, the time required for the filling process of the conductor 23 is increased by the thickness t ₂ of the metal hard mask layer 25.
In the comparative embodiment, the aspect ratio of the wiring trench 24 a and the through hole 24 b when filling the conductor 23 is larger than that in the present embodiment by the thickness t ₂ of the metal hard mask layer 25. Yes. For this reason, in the comparative form, it is considered that the conductor 23 cannot be sufficiently filled to the lower part of the wiring groove 24a or the through hole 24b. Further, as shown in FIG. 3C, it is considered that the void 103 is generated when the conductor 23 is filled.

これに対して、本実施の形態によれば、配線溝２４ａ内およびスルーホール２４ｂ内に導電体２３を充填する前に、低誘電率層２１上のメタルハードマスク層２５が薬液により除去される。このため、比較の形態の場合に比べて、配線溝２４ａ内およびスルーホール２４ｂ内への導電体２３の埋め込み量を少なくすることができる。このことにより、導電体２３の充填工程に要する時間を低減することができる。また本実施の形態によれば、比較の形態の場合に比べて、導電体２３を充填する際の配線溝２４ａおよびスルーホール２４ｂのアスペクト比を小さくすることができる。このことにより、配線溝２４ａまたはスルーホール２４ｂの下部まで導電体２３を十分に充填することができる。 On the other hand, according to the present embodiment, the metal hard mask layer 25 on the low dielectric constant layer 21 is removed with a chemical before filling the conductors 23 in the wiring trenches 24a and the through holes 24b. . For this reason, the amount of the conductor 23 embedded in the wiring trench 24a and the through hole 24b can be reduced as compared with the comparative embodiment. Thereby, the time required for the filling process of the conductor 23 can be reduced. Further, according to the present embodiment, the aspect ratio of the wiring trench 24a and the through hole 24b when filling the conductor 23 can be reduced as compared with the comparative embodiment. As a result, the conductor 23 can be sufficiently filled to the lower part of the wiring groove 24a or the through hole 24b.

また比較の形態においては、図３Ｄに示すように、低誘電率層２１上にメタルハードマスク層２５が形成されたままの状態で、低誘電率層２１上のメタルハードマスク層２５および導電体２４が化学機械研磨により除去される。このため、化学機械研磨により除去される層の厚みが、メタルハードマスク層２５の厚みｔ_２の分だけ本実施の形態の場合よりも大きくなっている。このため、比較の形態においては、化学機械研磨工程に要する時間が長くなることが考えられる。また、化学機械研磨工程において除去される層の厚みが大きいため、適切な研磨位置、例えば、低誘電率層２１をほとんど研磨することなく低誘電率層２１上のメタルハードマスク層２５および導電体２４を研磨により除去することができる研磨位置で化学機械研磨を終了させることが困難であると考えられる。すなわち、化学機械研磨手段１７の制御が困難になることが考えられる。 In the comparative embodiment, as shown in FIG. 3D, the metal hard mask layer 25 and the conductor on the low dielectric constant layer 21 with the metal hard mask layer 25 still formed on the low dielectric constant layer 21. 24 is removed by chemical mechanical polishing. For this reason, the thickness of the layer removed by chemical mechanical polishing is larger than that in the present embodiment by the thickness t ₂ of the metal hard mask layer 25. For this reason, in the comparative form, it can be considered that the time required for the chemical mechanical polishing step becomes longer. Further, since the thickness of the layer removed in the chemical mechanical polishing step is large, the metal hard mask layer 25 and the conductor on the low dielectric constant layer 21 are hardly polished without polishing the low dielectric constant layer 21, for example. It is considered difficult to finish chemical mechanical polishing at a polishing position where 24 can be removed by polishing. That is, it may be difficult to control the chemical mechanical polishing means 17.

これに対して、本実施の形態によれば、化学機械研磨により除去される層は、低誘電率層２１上の導電体２４のみとなっている。このため、比較の形態の場合に比べて、化学機械研磨工程に要する時間を短くすることができる。また、化学機械研磨工程により除去される層の厚みが小さいため、適切な研磨位置で化学機械研磨を終了させることがより容易に実現され得る。すなわち、化学機械研磨手段１７の制御をより容易に行うことができる。 On the other hand, according to the present embodiment, only the conductor 24 on the low dielectric constant layer 21 is removed by the chemical mechanical polishing. For this reason, it is possible to shorten the time required for the chemical mechanical polishing step as compared with the comparative embodiment. Moreover, since the thickness of the layer removed by the chemical mechanical polishing step is small, it is possible to more easily realize the chemical mechanical polishing at an appropriate polishing position. That is, the chemical mechanical polishing means 17 can be controlled more easily.

変形例
なお本実施の形態において、配線３１，３２における絶縁層が低誘電率層１，２１からなる例を示した。しかしながら、これに限られることはなく、半導体装置３０に求められる処理速度などに応じて、配線３１，３２における絶縁層を様々な絶縁材料から構成することができる。 Modification In this embodiment, the example in which the insulating layers in the wirings 31 and 32 are formed of the low dielectric constant layers 1 and 21 is shown. However, the present invention is not limited to this, and the insulating layers in the wirings 31 and 32 can be made of various insulating materials according to the processing speed required for the semiconductor device 30.

また本実施の形態において、ハードマスク層が、ＴｉＮなどの金属材料を含むメタルハードマスク層２５からなる例を示した。この場合、メタルハードマスク層２５を構成する材料がＴｉＮに限られることはなく、様々な金属材料、例えばＴｉなどを用いることができる。また、ハードマスク層がメタルハードマスク層に限られることはなく、ハードマスク層を、エッチングの際の低誘電率層２１との間の選択比を十分に確保することができる様々な材料から構成することができる。
ハードマスク層がどのような材料で構成されている場合であっても、本願発明によれば、低誘電率層２１上のハードマスク層は、凹部２４に導電体２３を充填する前に薬液により除去される。このため、バリア膜２２を形成する際のアスペクト比、および、導電体２３を充填する際のアスペクト比をより小さくすることができ、このことにより、凹部２４の下部まで十分にバリア膜２２および導電体２３を埋め込むことができる。また、化学機械研磨により除去される層の厚みをより小さくすることができ、このことにより、化学機械研磨工程に要する時間を短くすることができる。 In the present embodiment, the example in which the hard mask layer is made of the metal hard mask layer 25 containing a metal material such as TiN is shown. In this case, the material constituting the metal hard mask layer 25 is not limited to TiN, and various metal materials such as Ti can be used. Further, the hard mask layer is not limited to the metal hard mask layer, and the hard mask layer is made of various materials that can sufficiently ensure the selection ratio with the low dielectric constant layer 21 at the time of etching. can do.
According to the present invention, the hard mask layer on the low dielectric constant layer 21 is formed with a chemical solution before filling the recesses 24 with the conductors 23, regardless of the material of the hard mask layer. Removed. For this reason, the aspect ratio at the time of forming the barrier film 22 and the aspect ratio at the time of filling the conductor 23 can be further reduced. Thus, the barrier film 22 and the conductive layer can be sufficiently transported to the lower portion of the recess 24. The body 23 can be embedded. In addition, the thickness of the layer removed by chemical mechanical polishing can be further reduced, thereby shortening the time required for the chemical mechanical polishing step.

また本実施の形態において、凹部２４に充填される導電体２３が銅からなる例を示した。しかしながら、これに限られることはなく、導電体として、アルミニウムなどのその他の導電材料を用いてもよい。 Moreover, in this Embodiment, the conductor 23 with which the recessed part 24 is filled showed the example which consists of copper. However, the present invention is not limited to this, and other conductive materials such as aluminum may be used as the conductor.

また本実施の形態において、凹部２４の側面にバリア膜２２が形成される例を示した。しかしながら、これに限られることはなく、低誘電率層２１および導電体２３の特性に応じて、バリア膜２２を形成するかどうかを適宜選択してもよい。例えば、低誘電率層２１内にほとんど浸透しないと考えられる材料が導電体２３として用いられる場合、凹部２４の側面にバリア膜が形成されていなくてもよい。 In the present embodiment, an example in which the barrier film 22 is formed on the side surface of the recess 24 is shown. However, the present invention is not limited to this, and whether or not to form the barrier film 22 may be appropriately selected according to the characteristics of the low dielectric constant layer 21 and the conductor 23. For example, when a material that hardly penetrates into the low dielectric constant layer 21 is used as the conductor 23, the barrier film may not be formed on the side surface of the recess 24.

また本実施の形態において、低誘電率層２１上にメタルハードマスク層２５が設けられる例を示した。しかしながら、これに限られることはなく、配線形成工程において低誘電率層２１をより確実に保護するため、低誘電率層２１とメタルハードマスク層２５との間にさらなる層が形成されていてもよい。このような層は、化学機械研磨工程において除去されてもよい。 In the present embodiment, an example in which the metal hard mask layer 25 is provided on the low dielectric constant layer 21 is shown. However, the present invention is not limited to this, and even if an additional layer is formed between the low dielectric constant layer 21 and the metal hard mask layer 25 in order to more reliably protect the low dielectric constant layer 21 in the wiring formation process. Good. Such a layer may be removed in a chemical mechanical polishing process.

また図示はしないが、本実施の形態において、第１配線３１の低誘電率層１と第２配線３２の低誘電率層２１との間に、第１配線３１の導電体３が第２配線３２の低誘電率層２１内に浸透するのを防ぐストッパ層が設けられていてもよい。なお、このようなストッパ層のうち、第２配線３２のスルーホール２４ｂに対応する部分は、低誘電率層２１に配線溝２４ａおよびスルーホール２４ｂを形成した後に除去される。 Although not shown, in the present embodiment, the conductor 3 of the first wiring 31 is connected to the second wiring between the low dielectric constant layer 1 of the first wiring 31 and the low dielectric constant layer 21 of the second wiring 32. A stopper layer that prevents penetration into the 32 low dielectric constant layer 21 may be provided. Of the stopper layer, the portion corresponding to the through hole 24b of the second wiring 32 is removed after the wiring groove 24a and the through hole 24b are formed in the low dielectric constant layer 21.

また図示はしないが、本実施の形態において、バリア膜２２と導電体２３との間にシード層が設けられていてもよい。このシード層は、バリア膜２２と導電体２３との間の密着性を高めるための層であり、バリア膜２２および導電体２３の双方に対して高い密着性を示す材料が用いられる。本実施の形態においては、シード層として例えば銅が使用される。 Although not shown, a seed layer may be provided between the barrier film 22 and the conductor 23 in this embodiment. This seed layer is a layer for improving the adhesion between the barrier film 22 and the conductor 23, and a material showing high adhesion to both the barrier film 22 and the conductor 23 is used. In the present embodiment, for example, copper is used as the seed layer.

１低誘電率層
２バリア膜
３導電体
４凹部
４ａ配線溝
４ｂスルーホール
１０配線形成システム
１１塗布／現像手段
１２露光手段
１３エッチング手段
１４液処理手段
１５バリア膜形成手段
１６導電体充填手段
１７化学機械研磨手段
１８基板搬送手段
１９制御手段
２１低誘電率層
２１ａ上面
２２バリア膜
２３導電体
２４凹部
２４ａ配線溝
２４ｂスルーホール
２５メタルハードマスク層
２５ａ開口部
２５ｂ開口部
２６レジスト層
２６ａ開口部
２７ポリマー
２８レジスト層
２８ａ開口部
３０半導体装置
３１第１配線
３２第２配線
３５ストッパ層
１００半導体装置
１０１第１配線
１０２第２配線
１０３ボイド DESCRIPTION OF SYMBOLS 1 Low dielectric constant layer 2 Barrier film 3 Conductor 4 Recess 4a Wiring groove 4b Through hole 10 Wiring forming system 11 Coating / developing means 12 Exposure means 13 Etching means 14 Liquid processing means 15 Barrier film forming means 16 Conductor filling means 17 Chemical Mechanical polishing means 18 Substrate transport means 19 Control means 21 Low dielectric constant layer 21a Upper surface 22 Barrier film 23 Conductor 24 Recess 24a Wiring groove 24b Through hole 25 Metal hard mask layer 25a Opening 25b Opening 26 Resist layer 26a Opening 27 Polymer 28 Resist layer 28a Opening 30 Semiconductor device 31 First wiring 32 Second wiring 35 Stopper layer 100 Semiconductor device 101 First wiring 102 Second wiring 103 Void

Claims

ダマシン法を用いて半導体装置の配線を形成する方法において、
絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を準備する工程と、
前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、
前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の配線形成方法。 In a method of forming a wiring of a semiconductor device using a damascene method,
Preparing a substrate having a recess formed by etching the insulating layer using the hard mask layer formed in a predetermined pattern on the insulating layer as a mask;
Removing the hard mask layer on the insulating layer with a chemical solution;
And a step of filling a conductor in the recess of the insulating layer.

前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、
前記絶縁層上の前記ハードマスク層を薬液により除去する工程において、前記ポリマーも除去されることを特徴とする請求項１に記載の半導体装置の配線形成方法。 The polymer generated when the insulating layer is etched using the hard mask layer as a mask is attached to the side surface of the recess,
2. The method of forming a wiring of a semiconductor device according to claim 1, wherein the polymer is also removed in the step of removing the hard mask layer on the insulating layer with a chemical solution.

前記ハードマスク層を薬液により除去した後であって、前記絶縁層の凹部に導電体を充填する前に、凹部の側面にバリア膜を設ける工程をさらに備えたことを特徴とする請求項１または２に記載の半導体装置の配線形成方法。 2. The method according to claim 1, further comprising a step of providing a barrier film on a side surface of the concave portion after removing the hard mask layer with a chemical solution and before filling the concave portion of the insulating layer with the conductor. 3. A method of forming a wiring of a semiconductor device according to 2.

前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨工程をさらに備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の配線形成方法。 The semiconductor according to any one of claims 1 to 3, further comprising a chemical mechanical polishing step of removing, by chemical mechanical polishing, a conductor located above the upper surface of the insulating layer among the conductors. A method for forming wiring in a device.

前記ハードマスク層が、金属材料を含むメタルハードマスク層からなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の配線形成方法。 5. The wiring formation method for a semiconductor device according to claim 1, wherein the hard mask layer is made of a metal hard mask layer containing a metal material.

ダマシン構造を有する半導体装置を製造する方法において、
所定パターンの配線が形成された基板を準備する工程と、
前記基板の前記配線上に、絶縁層、ハードマスク層およびレジスト層を順次形成する工程と、
前記レジスト層を所定パターンにパターニングする工程と、
前記レジスト層をマスクとして、前記ハードマスク層をエッチングする工程と、
前記ハードマスク層をマスクとして前記絶縁層をエッチングすることにより、絶縁層に凹部を形成する工程と、
前記絶縁層上の前記ハードマスク層を薬液により除去する工程と、
前記絶縁層の凹部に導電体を充填する工程と、を備えたことを特徴とする半導体装置の製造方法。 In a method of manufacturing a semiconductor device having a damascene structure,
Preparing a substrate on which a predetermined pattern of wiring is formed;
A step of sequentially forming an insulating layer, a hard mask layer, and a resist layer on the wiring of the substrate;
Patterning the resist layer into a predetermined pattern;
Etching the hard mask layer using the resist layer as a mask;
Forming a recess in the insulating layer by etching the insulating layer using the hard mask layer as a mask;
Removing the hard mask layer on the insulating layer with a chemical solution;
And a step of filling the concave portion of the insulating layer with a conductor.

ダマシン法を用いて半導体装置の配線を形成するシステムにおいて、
絶縁層上に所定パターンで形成されたハードマスク層をマスクとして絶縁層をエッチングすることにより形成された凹部を有する基板を搬送する基板搬送手段と、
前記絶縁層上の前記ハードマスク層を薬液により除去する液処理手段と、
前記ハードマスク層が除去された後、前記絶縁層の凹部に導電体を充填する導電体充填手段と、
前記基板搬送手段、液処理手段および導電体充填手段を制御する制御手段と、を備えたことを特徴とする半導体装置の配線形成システム。 In a system that forms wiring of semiconductor devices using the damascene method,
Substrate transport means for transporting a substrate having a recess formed by etching the insulating layer using the hard mask layer formed in a predetermined pattern on the insulating layer as a mask;
A liquid processing means for removing the hard mask layer on the insulating layer with a chemical solution;
After the hard mask layer is removed, a conductor filling means for filling a conductor in the recess of the insulating layer;
A wiring formation system for a semiconductor device, comprising: a control means for controlling the substrate transport means, the liquid processing means, and the conductor filling means.

前記ハードマスク層をマスクとして前記絶縁層をエッチングする際に発生するポリマーが前記凹部の側面に付着しており、
前記液処理手段により、前記ハードマスク層とともに前記ポリマーが除去されることを特徴とする請求項７に記載の半導体装置の配線形成システム。 The polymer generated when the insulating layer is etched using the hard mask layer as a mask is attached to the side surface of the recess,
The wiring formation system for a semiconductor device according to claim 7, wherein the polymer is removed together with the hard mask layer by the liquid processing means.

前記凹部の側面にバリア膜を設けるバリア膜形成手段をさらに備えたことを特徴とする請求項７または８に記載の半導体装置の配線形成システム。 9. The wiring formation system for a semiconductor device according to claim 7, further comprising barrier film forming means for providing a barrier film on a side surface of the recess.

前記導電体のうち前記絶縁層の上面よりも上方に位置する導電体を化学機械研磨により除去する化学機械研磨手段をさらに備えたことを特徴とする請求項７乃至９のいずれかに記載の半導体装置の配線形成システム。 10. The semiconductor according to claim 7, further comprising a chemical mechanical polishing unit that removes, by chemical mechanical polishing, a conductor positioned above the upper surface of the insulating layer among the conductors. 11. Device wiring formation system.

前記ハードマスク層が、金属材料を含むメタルハードマスク層からなることを特徴とする請求項７乃至１０のいずれかに記載の半導体装置の配線形成システム。 11. The wiring formation system for a semiconductor device according to claim 7, wherein the hard mask layer is made of a metal hard mask layer containing a metal material.