JP2012015161A

JP2012015161A - Field-effect transistor

Info

Publication number: JP2012015161A
Application number: JP2010147444A
Authority: JP
Inventors: Masayuki Aoike; 将之青池
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-06-29
Filing date: 2010-06-29
Publication date: 2012-01-19

Abstract

PROBLEM TO BE SOLVED: To provide a field-effect transistor (FET) capable of reducing on-resistance.SOLUTION: An FET 101 comprises: a compound semiconductor substrate 1; a semiconductor stacked structure 10 that is formed on the compound semiconductor substrate 1 and includes a channel layer 5 in which n-type carriers are accumulated, a Schottky layer 8, and a cap layer 9 in that order when viewed from the substrate side; a gate electrode 20; a source electrode 21; and a drain electrode 22. The cap layer 9 includes a first InGaP layer 9A which is un-doped and has a natural superlattice structure or in which n-type carriers are injected, and a second InGaP layer 9B which has the natural superlattice structure and in which n-type carriers are injected, in that order when viewed from the Schottky layer 8 side.

Description

本発明は、電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor.

携帯端末向けのスイッチＩＣ（ＳＷＩＣ）等に使用される電界効果型トランジスタ(ＦＥＴ、Field Effect Transistor)は、低歪・低損失・高アイソレーション特性を有することが重要である。特にＧａＡｓＦＥＴは、半絶縁性基板を使用することで寄生容量を少なくでき、低歪・低損失ＳＷＩＣデバイスとして有望である。今後、更なる低歪化・低損失化に向けＧａＡｓＦＥＴのオン抵抗の低減が求められている。 It is important that a field effect transistor (FET) used for a switch IC (SWIC) for a portable terminal has low distortion, low loss, and high isolation characteristics. In particular, GaAs FETs can be reduced in parasitic capacitance by using a semi-insulating substrate, and are promising as low distortion / low loss SWIC devices. In the future, reduction of the on-resistance of GaAs FETs is required for further reduction of distortion and loss.

特許文献１には、オン抵抗の低減を図ったＧａＡｓＦＥＴが記載されている。図７に、その素子断面図を示す。 Patent Document 1 describes a GaAs FET in which on-resistance is reduced. FIG. 7 shows a cross-sectional view of the element.

図７に示すＦＥＴ２００Ａは、ＧａＡｓ基板２０１上に複数の半導体層が積層されたエピタキシャルウェハの上層部にリセス部２０９が形成され、そのリセス部２０９内にゲート電極２１０が形成され、エピタキシャルウェハのリセス部２０９が形成されていない領域にソース電極２１１とドレイン電極２１２とが形成されたものである。 In the FET 200A shown in FIG. 7, a recess 209 is formed in the upper layer portion of an epitaxial wafer in which a plurality of semiconductor layers are stacked on a GaAs substrate 201, and a gate electrode 210 is formed in the recess portion 209. A source electrode 211 and a drain electrode 212 are formed in a region where the portion 209 is not formed.

エピタキシャルウェハの構造は、基板側から以下の通りである。
ＧａＡｓ基板２０１、
膜厚５００ｎｍ程度のＧａＡｓバッファ層２０２、
キャリア密度がおよそ１．０×１０^１７ｃｍ^−３のｎ型ＩｎＧａＡｓチャネル層２０３、
膜厚３ｎｍ程度のＡｌＧａＡｓスペーサ層２０４、
膜厚１２ｎｍ程度でキャリア密度５．０×１０^１７ｃｍ^−３〜３．０×１０^１８ｃｍ^−３のｎ型Ａｌ_ｘＧａ_１−ｘＡｓ（０．１５≦ｘ≦０．３０）電子供給層２０５、
膜厚１〜１０ｎｍ程度でキャリア密度が７．０×１０^１７ｃｍ^−３以下のｎ型アンドープＧａＡｓ半導体層２０６、
膜厚１０ｎｍ以下のＩｎ_ｘＧａ_１−ｘＰ（０．４≦ｘ≦０．６）エッチング停止層２０７、
膜厚１００ｎｍ程度でキャリア密度１．０×１０^１８ｃｍ^−３〜５．０×１０^１８ｃｍ^−３のｎ型ＧａＡｓオーミックコンタクト層２０８。 The structure of the epitaxial wafer is as follows from the substrate side.
GaAs substrate 201,
A GaAs buffer layer 202 having a thickness of about 500 nm;
An n-type InGaAs channel layer 203 having a carrier density of approximately 1.0 × 10 ¹⁷ cm ⁻³ ,
AlGaAs spacer layer 204 having a thickness of about 3 nm,
N-type Al _x Ga _1-x As (0.15 ≦ x ≦ 0.30) electron supply layer having a film thickness of about 12 nm and a carrier density of 5.0 × 10 ¹⁷ cm ^{−3 to} 3.0 × 10 ¹⁸ cm ^−3. 205,
An n-type undoped GaAs semiconductor layer 206 having a film thickness of about 1 to 10 nm and a carrier density of 7.0 × 10 ¹⁷ cm ⁻³ or less,
In _x Ga _1-x P (0.4 ≦ x ≦ 0.6) etching stop layer 207 having a thickness of 10 nm or less,
An n-type GaAs ohmic contact layer 208 having a film thickness of about 100 nm and a carrier density of 1.0 × 10 ¹⁸ cm ^{−3 to} 5.0 × 10 ¹⁸ cm ⁻³ .

リセス部２０９は、ＧａＡｓオーミックコンタクト層２０８及びエッチング停止層２０７を選択エッチングして形成されたものである。ゲート電極２１０がリセス部２０９の底面に露出したＧａＡｓ半導体層２０６上にショットキー接続されている。 The recess 209 is formed by selectively etching the GaAs ohmic contact layer 208 and the etching stopper layer 207. The gate electrode 210 is Schottky connected on the GaAs semiconductor layer 206 exposed on the bottom surface of the recess 209.

特許文献１には、他にも図８に示すようなＧａＡｓ半導体層２０６のないＦＥＴ２００Ｂも提案されている。 Patent Document 1 also proposes an FET 200B without the GaAs semiconductor layer 206 as shown in FIG.

特開2007-157918号公報JP 2007-157918 A 特開2000-306924号公報JP 2000-306924 A 特開2007-042853号公報JP 2007-042853 A 特開平09-082644号公報JP 09-082644 A

Takeshi Tanaka, Kazuto Takano, Tadayoshi Tsuchiya, Harunori Sakaguchi, J. Crystal Growth 221 (2000) 515-519.Takeshi Tanaka, Kazuto Takano, Tadayoshi Tsuchiya, Harunori Sakaguchi, J. Crystal Growth 221 (2000) 515-519. Akiko Gomyo, Hitoshi Hotta, Isao Hino, Seiji Kawata, Kenichi Kobayashi and Tohru Suzuki, Jpn. J. Appl. Phys 28 (1989) 1330-1333.Akiko Gomyo, Hitoshi Hotta, Isao Hino, Seiji Kawata, Kenichi Kobayashi and Tohru Suzuki, Jpn. J. Appl. Phys 28 (1989) 1330-1333. Sang-Moon Lee, Tae-Yeon Seong, R-T Lee, G.B.Stringfellow, Appl. Surf. Sci 158 (2000) 223-228.Sang-Moon Lee, Tae-Yeon Seong, R-T Lee, G.B.Stringfellow, Appl.Surf.Sci 158 (2000) 223-228. Sverre Froyen, Alex Zunger, and A.Mascarenhas, Appl .Phys. Lett. 68 (1996) 2852-2854.Sverre Froyen, Alex Zunger, and A. Mascarenhas, Appl .Phys. Lett. 68 (1996) 2852-2854.

ＦＥＴのオン抵抗は、オーミック電極とキャップ層との接触抵抗、キャップ層からチャネル層までのアクセス抵抗、及びチャネル層のシート抵抗からなる。特に異なる組成の複数の半導体層を積層したＦＥＴでは、半導体層界面におけるポテンシャルバリアが抵抗悪化の原因となる。
図７に示したＦＥＴでは、ＧａＡｓオーミックコンタクト層２０８／ＩｎＧａＰエッチング停止層２０７のヘテロ接合界面、あるいはｎ型アンドープＧａＡｓ半導体層２０６／ＡｌＧａＡｓ電子供給層２０５のヘテロ接合界面でポテンシャルバリアが形成されるため、オーミック電極からＩｎＧａＡｓチャネル層までの接触抵抗の悪化を招いてしまう。図９に、図７に示したＦＥＴのオーミック電極直下のポテンシャルバンド（伝導帯）を模式的に示す。 The on-resistance of the FET includes a contact resistance between the ohmic electrode and the cap layer, an access resistance from the cap layer to the channel layer, and a sheet resistance of the channel layer. In particular, in an FET in which a plurality of semiconductor layers having different compositions are stacked, the potential barrier at the semiconductor layer interface causes resistance deterioration.
In the FET shown in FIG. 7, a potential barrier is formed at the heterojunction interface of the GaAs ohmic contact layer 208 / InGaP etching stop layer 207 or the heterojunction interface of the n-type undoped GaAs semiconductor layer 206 / AlGaAs electron supply layer 205. The contact resistance from the ohmic electrode to the InGaAs channel layer is deteriorated. FIG. 9 schematically shows a potential band (conduction band) immediately below the ohmic electrode of the FET shown in FIG.

本発明の電界効果トランジスタ（ＦＥＴ）は、
化合物半導体基板と、
前記化合物半導体基板上に形成され、当該基板側から見て、ｎ型キャリアが蓄積するチャネル層、ショットキー層、及びキャップ層を順次含む半導体積層構造と、
ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果トランジスタであって、
前記キャップ層は、前記ショットキー層側から見て、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを順次含むものである。 The field effect transistor (FET) of the present invention is
A compound semiconductor substrate;
A semiconductor multilayer structure formed on the compound semiconductor substrate and including a channel layer in which n-type carriers are accumulated, a Schottky layer, and a cap layer, as viewed from the substrate side,
A field effect transistor comprising a gate electrode, a source electrode, and a drain electrode,
The cap layer, when viewed from the Schottky layer side, is added with a first InGaP layer to which an undoped or n-type carrier having a natural superlattice structure is added and an n-type carrier not having a natural superlattice structure. And a second InGaP layer.

本発明のＦＥＴでは、キャリア濃度を高くできるＩｎＧａＰ層を用いてキャップ層が構成されているので、オーミック電極との接触抵抗を低減できる。
本発明のＦＥＴではさらに、キャップ層をなすＩｎＧａＰ層として、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを用いているので、キャップ層／ショットキー層のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができる。
以上の効果により、本発明によればオン抵抗の低減を図ることができる。 In the FET of the present invention, since the cap layer is formed using the InGaP layer that can increase the carrier concentration, the contact resistance with the ohmic electrode can be reduced.
In the FET of the present invention, as the InGaP layer forming the cap layer, an undoped or n-type carrier added with an n-type carrier having a natural superlattice structure and an n-type carrier not having a natural superlattice structure are added. Since the second InGaP layer is used, the potential barrier at the heterojunction interface of the cap layer / Schottky layer can be reduced, and the contact resistance can be lowered.
Due to the above effects, the on-resistance can be reduced according to the present invention.

本発明によれば、オン抵抗の低減を図ることができる電界効果トランジスタ（ＦＥＴ）を提供することができる。 According to the present invention, a field effect transistor (FET) capable of reducing on-resistance can be provided.

本発明に係る第１実施形態のＦＥＴの概略断面図である。It is a schematic sectional drawing of FET of 1st Embodiment which concerns on this invention. 図１のＦＥＴにおけるキャップ層からチャネル層までのポテンシャルバンド図である。FIG. 2 is a potential band diagram from a cap layer to a channel layer in the FET of FIG. 1. 本発明に係る第２実施形態のＦＥＴの概略断面図である。It is a schematic sectional drawing of FET of 2nd Embodiment which concerns on this invention. 図３のＦＥＴにおけるキャップ層からチャネル層までのポテンシャルバンド図である。FIG. 4 is a potential band diagram from a cap layer to a channel layer in the FET of FIG. 3. 本発明に係る第３実施形態のＦＥＴの概略断面図である。It is a schematic sectional drawing of FET of 3rd Embodiment which concerns on this invention. 図５のＦＥＴにおけるキャップ層からチャネル層までのポテンシャルバンド図である。FIG. 6 is a potential band diagram from a cap layer to a channel layer in the FET of FIG. 5. 従来のＦＥＴの概略断面図である。It is a schematic sectional drawing of the conventional FET. 従来のその他のＦＥＴの断面図である。It is sectional drawing of the other conventional FET. 図７のＦＥＴにおけるオーミックコンタクト層からチャネル層までのポテンシャルバンド図である。FIG. 8 is a potential band diagram from an ohmic contact layer to a channel layer in the FET of FIG. 7.

「第１実施形態」
図面を参照して、本発明に係る第１実施形態の電界効果トランジスタ（ＦＥＴ）の構成について説明する。図１は本実施形態のＦＥＴの概略断面図である。図面上は視認しやすくするため、各層の縮尺等は適宜、実際のものとは異ならせてある。ハッチングも適宜省略してある。 “First Embodiment”
The configuration of the field effect transistor (FET) according to the first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a schematic cross-sectional view of the FET of this embodiment. In order to facilitate visual recognition on the drawings, the scale of each layer is appropriately changed from the actual one. Hatching is also omitted as appropriate.

図１に示すＦＥＴ１０１は、ＧａＡｓ基板１上に半導体積層構造１０を有するエピタキシャルウェハの上層部にリセス部１１が形成され、そのリセス部１１内にゲート電極２０が形成され、エピタキシャルウェハのリセス部１１が形成されていない領域にソース電極２１とドレイン電極２２とが形成されたものである。 The FET 101 shown in FIG. 1 has a recess portion 11 formed in the upper layer portion of an epitaxial wafer having a semiconductor multilayer structure 10 on a GaAs substrate 1, a gate electrode 20 is formed in the recess portion 11, and the recess portion 11 of the epitaxial wafer. A source electrode 21 and a drain electrode 22 are formed in a region where no is formed.

エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性ＧａＡｓ基板１、
膜厚８００ｎｍのバッファ層２、
Ｓｉ不純物が２．３×１０^１８ｃｍ^−３添加された膜厚５ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層３、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層４、
膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層５、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層６、
Ｓｉ不純物が２．３×１０^１８ｃｍ^−３添加された膜厚１３ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層７、
膜厚２９ｎｍのアンドープＡｌＧａＡｓショットキー層８、
キャップ層９[膜厚１０ｎｍで自然超格子構造を有するアンドープのＩｎＧａＰ層(アンドープorder-ＩｎＧａＰ層）９Ａ、
Ｓｉ不純物が１．０×１０^１９ｃｍ^−３添加された膜厚１００ｎｍの自然超格子構造を有しないｎ−ＩｎＧａＰ層（Ｓｉドープｎ−disorder-ＩｎＧａＰ層）９Ｂ]。
ソース電極２１及びドレイン電極２２はＡｕＧｅ−Ｎｉ−Ａｕ合金層である。 The structure of the epitaxial wafer is as follows from the substrate side.
Semi-insulating GaAs substrate 1,
Buffer layer 2 having a thickness of 800 nm,
Si-doped n-AlGaAs electron supply layer 3 having a thickness of 5 nm to which Si impurities are added at 2.3 × 10 ¹⁸ cm ⁻³ ;
Undoped AlGaAs spacer layer 4 having a thickness of 2 nm,
Undoped InGaAs channel layer 5 having a thickness of 15 nm,
Undoped AlGaAs spacer layer 6 having a thickness of 2 nm,
Si-doped n-AlGaAs electron supply layer 7 having a thickness of 13 nm to which Si impurities are added 2.3 × 10 ¹⁸ cm ⁻³ ;
An undoped AlGaAs Schottky layer 8 having a thickness of 29 nm,
Cap layer 9 [undoped InGaP layer (undoped order-InGaP layer) 9A having a thickness of 10 nm and a natural superlattice structure,
N-InGaP layer (Si-doped n-disorder-InGaP layer) 9B] having a 100 nm-thick natural superlattice structure to which Si impurity is added at 1.0 × 10 ¹⁹ cm ⁻³ .
The source electrode 21 and the drain electrode 22 are AuGe—Ni—Au alloy layers.

本実施形態において、チャネル層５自体はアンドープであるが、ｎ型キャリアが蓄積する。チャネル層５は、Ｓｉ不純物が添加されたものでも構わない。 In the present embodiment, the channel layer 5 itself is undoped, but n-type carriers accumulate. The channel layer 5 may be doped with Si impurities.

本実施形態では、キャップ層９として、自然超格子構造を有するアンドープorder-ＩｎＧａＰ層（第１のＩｎＧａＰ層）９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）９Ｂとの積層ＩｎＧａＰ層が用いられている。アンドープorder-ＩｎＧａＰ層９Ａは電子補償層としても機能し、またリセス部１１を形成する際のエッチング停止層としても機能する。
リセス部１１は、上記キャップ層９（アンドープorder-ＩｎＧａＰ層９Ａ及びｎ−disorder-ＩｎＧａＰ層９Ｂ）を選択エッチングして形成されたものである。
ゲート電極２０はリセス部１１の底面に露出したショットキー層８上に形成されている。 In this embodiment, as the cap layer 9, an undoped order-InGaP layer (first InGaP layer) 9A having a natural superlattice structure and an n-disorder-InGaP layer (second InGaP layer) not having a natural superlattice structure are used. A laminated InGaP layer with 9B is used. The undoped order-InGaP layer 9 </ b> A functions as an electron compensation layer and also functions as an etching stop layer when the recess portion 11 is formed.
The recess portion 11 is formed by selectively etching the cap layer 9 (undoped order-InGaP layer 9A and n-disorder-InGaP layer 9B).
The gate electrode 20 is formed on the Schottky layer 8 exposed on the bottom surface of the recess portion 11.

ＧａＡｓ層の限界ドープ量は約４．０×１０^１８ｃｍ^−３であるのに対し、ＩｎＧａＰ層の限界ドープ量は約１．０×１０^１９ｃｍ^−３である。そのため、キャップ層９としてＩｎＧａＰ層を用いることで、ＧａＡｓキャップ層よりもｎ型不純物濃度を高くでき、オーミック電極２１、２２／キャップ層９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減できる。
キャップ層９／ショットキー層８のΔＥｃはＧａＡｓ／ＡｌＧａＡｓに比べて、ＩｎＧａＰ／ＡｌＧａＡｓの方が小さく、キャップ層９／ショットキー層８のポテンシャルバリアも小さくできる（非特許文献４を参照）。 The limiting doping amount of the GaAs layer is about 4.0 × 10 ¹⁸ cm ⁻³ , whereas the limiting doping amount of the InGaP layer is about 1.0 × 10 ¹⁹ cm ⁻³ . Therefore, by using an InGaP layer as the cap layer 9, the n-type impurity concentration can be made higher than that of the GaAs cap layer, the potential barrier at the heterojunction interface between the ohmic electrodes 21 and 22 / cap layer 9 can be reduced, and their contact resistance Can be reduced.
The ΔEc of the cap layer 9 / Schottky layer 8 is smaller in InGaP / AlGaAs than in GaAs / AlGaAs, and the potential barrier of the cap layer 9 / Schottky layer 8 can be reduced (see Non-Patent Document 4).

さらに、本実施形態では、ＩｎＧａＰキャップ層９を、自然超格子構造を有するアンドープorder-ＩｎＧａＰ層９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層９Ｂとの積層構造としている。
order-ＩｎＧａＰ層は、非特許文献１に示されているように自然超格子を形成し、強い自己分極を起こすため界面電荷を発生させる。
本実施形態では、アンドープorder-ＩｎＧａＰ層９Ａの界面電荷によってキャップ層９／ショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を低減できる。 Furthermore, in this embodiment, the InGaP cap layer 9 has a stacked structure of an undoped order-InGaP layer 9A having a natural superlattice structure and an n-disorder-InGaP layer 9B having no natural superlattice structure.
As shown in Non-Patent Document 1, the order-InGaP layer forms a natural superlattice and generates strong self-polarization to generate an interface charge.
In this embodiment, the potential barrier at the heterojunction interface of the cap layer 9 / Schottky layer 8 can be reduced by the interface charge of the undoped order-InGaP layer 9A, and the contact resistance can be reduced.

アンドープorder-ＩｎＧａＰ層９Ａだけでは、オーミック電極２１、２２との接合面で界面電荷が発生するため、オーミック電極２１、２２との接触抵抗が高くなる。また、アンドープorder-ＩｎＧａＰ層９ＡだけではＡｌＧａＡｓショットキー層８との界面におけるポテンシャルバリアが高くなってしまう。
そこで、本実施形態では、disorder-ＩｎＧａＰ層９Ｂ／order-ＩｎＧａＰ層９Ａの積層構造として、オーミック電極２１、２２との接触抵抗を下げている。
また、disorder-ＩｎＧａＰ層９Ｂ／order-ＩｎＧａＰ層９Ａの積層構造として、ポテンシャルバンドを押し上げ、これにより、order-ＩｎＧａＰ層９Ａ／ＡｌＧａＡｓショットキー層８構造に比べポテンシャルバンドを低くしている。
なお、各半導体を電子親和力で並べると、ＡｌＧａＡｓ＜disorder-ＩｎＧａＰ＜order-ＩｎＧａＰである。 Only in the undoped order-InGaP layer 9A, interface charges are generated at the joint surfaces with the ohmic electrodes 21 and 22, so that the contact resistance with the ohmic electrodes 21 and 22 is increased. Further, the potential barrier at the interface with the AlGaAs Schottky layer 8 becomes high only with the undoped order-InGaP layer 9A.
Therefore, in the present embodiment, the contact resistance with the ohmic electrodes 21 and 22 is lowered as a stacked structure of the disorder-InGaP layer 9B / order-InGaP layer 9A.
Further, as a stacked structure of the disorder-InGaP layer 9B / order-InGaP layer 9A, the potential band is pushed up, thereby lowering the potential band as compared with the structure of the order-InGaP layer 9A / AlGaAs Schottky layer 8.
Note that, when semiconductors are arranged with electron affinity, AlGaAs <disorder-InGaP <order-InGaP.

図２に本実施形態のオーミック電極直下のポテンシャルバンド（伝導帯）を模式的に示す。 FIG. 2 schematically shows a potential band (conduction band) immediately below the ohmic electrode of the present embodiment.

アンドープorder-ＩｎＧａＰキャップ層９Ａの膜厚は特に制限されず、５ｎｍよりも厚いことが望ましい。order-ＩｎＧａＰキャップ層９Ａの界面電荷によってＡｌＧａＡｓ層８のポテンシャルバンドを押し下げているため、order-ＩｎＧａＰ層９Ａの膜厚が過小では、この効果が不充分となって、ＩｎＧａＰ／ＡｌＧａＡｓ界面のキャリア密度が少なくなってしまい、オン抵抗の低減効果が充分に得られなくなる恐れがある。 The film thickness of the undoped order-InGaP cap layer 9A is not particularly limited, and is preferably thicker than 5 nm. Since the potential band of the AlGaAs layer 8 is pushed down by the interface charge of the order-InGaP cap layer 9A, this effect becomes insufficient if the film thickness of the order-InGaP layer 9A is too small, and the carrier density at the InGaP / AlGaAs interface. There is a risk that the effect of reducing the on-resistance cannot be obtained sufficiently.

非特許文献２、３に示されているようにorder-ＩｎＧａＰ層の界面電荷は、不純物濃度が高くなるにつれて減少する傾向がある。そのため、本実施形態では、order-ＩｎＧａＰキャップ層９Ａをアンドープとして、界面電荷の量を高くしている。 As shown in Non-Patent Documents 2 and 3, the interface charge of the order-InGaP layer tends to decrease as the impurity concentration increases. Therefore, in the present embodiment, the order-InGaP cap layer 9A is undoped to increase the amount of interface charge.

Ｓｉドープdisorder-ＩｎＧａＰキャップ層９Ｂの膜厚は特に制限されず、４０ｎｍよりも厚いことが好ましい。当該膜厚が過小では、ＡｕＧｅ−Ｎｉ−Ａｕ合金層からなるソース電極２１及びドレイン電極２２の成分が高温処理によりキャップ層９Ｂを突き抜けてそれより下層に及んで、オン抵抗を高くする恐れがある。 The film thickness of the Si-doped disorder-InGaP cap layer 9B is not particularly limited, and is preferably thicker than 40 nm. If the film thickness is too small, the components of the source electrode 21 and the drain electrode 22 made of the AuGe—Ni—Au alloy layer may penetrate the cap layer 9B by the high temperature treatment and reach the lower layer, thereby increasing the on-resistance. .

ＩｎＧａＰ層９Ａ、９ＢのＩｎ量は特に制限されず、ＧａＡｓ基板との格子整合を考慮して、一般式Ｉｎ_ｘＧａ_１−ｘＰで表わした時０．４≦ｘ≦０．６であることが望ましい。 The amount of In in the InGaP layers 9A and 9B is not particularly limited, and 0.4 ≦ x ≦ 0.6 when expressed by the general formula In _x Ga _1-x P in consideration of lattice matching with the GaAs substrate. Is desirable.

「背景技術」の項で挙げた特許文献２には、選択エッチングによるゲ−トリセス深さの均一性を確保しつつゲ−トリセス深さの調節を行うことが可能な２段リセス構造のＦＥＴが開示されている。
特許文献２では、当該文献の図１（ａ）〜（ｄ）に示されるように、下記プロセスでＦＥＴが製造されている。
すなわち、ＧａＡｓ基板（１１）上にバッファ層（１２）及びチャネル層（１３）を順次積層し、ゲ−トリセス層として超格子構造のＡｌＡｓ層（１４ａ）／ＧａＡｓ層（１４ｂ）を所望の周期分積層し、ｎ^＋−ＧａＡｓ層（１５）を成長させる。
ｎ^＋−ＧａＡｓ層（１５）及びゲ−トリセス層の最上層のＡｌＡｓ層（１４ａ）を選択エッチングして初段リセス（１６）を形成し、ＳｉＯ_２膜（１７）上に所望の開口幅でゲ−トパタ−ンを形成した後、ゲ−トリセス層のＧａＡｓ層（１４ｂ）を除去する。この選択エッチング工程を所望のリセス深さまで繰返し、ゲ−トリセス（１８）の形成後、ゲ−ト電極（１９）及びオ−ミック電極（２０）を形成する。
特許文献２の図２には、ゲ−トリセス層として超格子構造のＩｎＧａＰ層（２４ａ）／ＧａＡｓ層（２４ｂ）の積層構造が用いられている。 In Patent Document 2 cited in the section of “Background Technology”, there is an FET having a two-stage recess structure capable of adjusting the gate recess depth while ensuring uniformity of the gate recess depth by selective etching. It is disclosed.
In Patent Document 2, as shown in FIGS. 1A to 1D of the document, an FET is manufactured by the following process.
That is, the buffer layer (12) and the channel layer (13) are sequentially stacked on the GaAs substrate (11), and the AlAs layer (14a) / GaAs layer (14b) having a superlattice structure is formed in a desired period as a gate recess layer. Laminate and grow an n ⁺ -GaAs layer (15).
The first layer recess (16) is formed by selectively etching the n ⁺ -GaAs layer (15) and the uppermost AlAs layer (14a) of the gate recess layer, and a gate opening with a desired opening width is formed on the SiO ₂ film (17). -After forming the top pattern, the GaAs layer (14b) of the gate recess layer is removed. This selective etching process is repeated to a desired recess depth, and after forming the gate recess (18), the gate electrode (19) and the ohmic electrode (20) are formed.
In FIG. 2 of Patent Document 2, a laminated structure of an InGaP layer (24a) / GaAs layer (24b) having a superlattice structure is used as a gate recess layer.

特許文献２は、キャップ層として、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを備えたものではない。
特許文献２では、ＡｌＡｓ／ＧａＡｓの超格子構造が形成されているため、著しくアクセス抵抗が悪化する恐れがある。 Patent Document 2 discloses a first InGaP layer to which an undoped or n-type carrier having a natural superlattice structure is added as a cap layer, and a second InGaP to which an n-type carrier not having a natural superlattice structure is added. Not with layers.
In Patent Document 2, since the AlAs / GaAs superlattice structure is formed, the access resistance may be significantly deteriorated.

特許文献３、４には、キャップ層としてＩｎＧａＰ層を用いたＧａＡｓＦＥＴが記載されているが（特許文献３の図２の符号１１、特許文献４の図６の符号３５）、超格子構造のＩｎＧａＰ層については記載がない。 Patent Documents 3 and 4 describe a GaAs FET using an InGaP layer as a cap layer (reference numeral 11 in FIG. 2 in Patent Document 3 and reference numeral 35 in FIG. 6 in Patent Document 4). There is no description about the InGaP layer.

以上説明したように、本実施形態によれば、オーミック電極２１、２２とキャップ層９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層９とショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成／膜厚／キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。 As described above, according to the present embodiment, the potential barrier at the heterojunction interface between the ohmic electrodes 21 and 22 and the cap layer 9 can be reduced, the contact resistance thereof can be reduced, and the cap layer 9 and the Schottky layer 8 can be reduced. Since the potential barrier at the heterojunction interface can be reduced and the contact resistance can be lowered, the on-resistance can be reduced in combination with these effects.
The composition / film thickness / carrier concentration of each semiconductor layer, the number of stacked semiconductor layers, and the like are not limited to the above, and can be changed as appropriate without departing from the spirit of the present invention.

「第２実施形態」
図面を参照して、本発明に係る第２実施形態のＦＥＴの構成について説明する。図３は本実施形態のＦＥＴの概略断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。 “Second Embodiment”
The configuration of the FET according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a schematic cross-sectional view of the FET of this embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図３に示すＦＥＴ１０２は、第１実施形態と同様、ＧａＡｓ基板１上に複数の半導体層が順次積層されたエピタキシャルウェハの上層部にリセス部１１が形成され、そのリセス部１１内にゲート電極２０が形成され、エピタキシャルウェハのリセス部１１が形成されていない領域にソース電極２１とドレイン電極２２とが形成されたものである。
ＦＥＴ１０２では、第１実施形態のアンドープorder-ＩｎＧａＰ層９Ａの代わりに、ｎ−order-ＩｎＧａＰ層１９Ａが用いられており、その他の構成は第１実施形態と同様である。 As in the first embodiment, the FET 102 shown in FIG. 3 has a recess portion 11 formed in the upper layer portion of an epitaxial wafer in which a plurality of semiconductor layers are sequentially stacked on a GaAs substrate 1, and a gate electrode 20 in the recess portion 11. The source electrode 21 and the drain electrode 22 are formed in a region where the recess 11 of the epitaxial wafer is not formed.
In the FET 102, an n-order-InGaP layer 19A is used instead of the undoped order-InGaP layer 9A of the first embodiment, and other configurations are the same as those of the first embodiment.

エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性ＧａＡｓ基板１、
膜厚８００ｎｍのバッファ層２、
Ｓｉ不純物が２．３×１０^１８ｃｍ^−３添加された膜厚５ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層３、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層４、
膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層５、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層６、
Ｓｉ不純物が２．３×１０^１８ｃｍ^−３添加された膜厚１３ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層７、
膜厚２９ｎｍのアンドープＡｌＧａＡｓショットキー層８、
キャップ層１９[膜厚１０ｎｍの自然超格子構造を有するＳｉドープＩｎＧａＰ層（Ｓｉドープｎ−order-ＩｎＧａＰ層）１９Ａ、
Ｓｉ不純物が１．０×１０^１９ｃｍ^−３添加された膜厚１００ｎｍの自然超格子構造を有しないＩｎＧａＰ層（Ｓｉドープｎ−disorder-ＩｎＧａＰ層）１９Ｂ]。 The structure of the epitaxial wafer is as follows from the substrate side.
Semi-insulating GaAs substrate 1,
Buffer layer 2 having a thickness of 800 nm,
Si-doped n-AlGaAs electron supply layer 3 having a thickness of 5 nm to which Si impurities are added at 2.3 × 10 ¹⁸ cm ⁻³ ;
Undoped AlGaAs spacer layer 4 having a thickness of 2 nm,
Undoped InGaAs channel layer 5 having a thickness of 15 nm,
Undoped AlGaAs spacer layer 6 having a thickness of 2 nm,
Si-doped n-AlGaAs electron supply layer 7 having a thickness of 13 nm to which Si impurities are added 2.3 × 10 ¹⁸ cm ⁻³ ;
An undoped AlGaAs Schottky layer 8 having a thickness of 29 nm,
Cap layer 19 [Si-doped InGaP layer (Si-doped n-order-InGaP layer) 19A having a natural superlattice structure with a thickness of 10 nm,
InGaP layer (Si-doped n-disorder-InGaP layer) 19B] having a 100 nm-thick natural superlattice structure to which Si impurity is added at 1.0 × 10 ¹⁹ cm ⁻³ .

本実施形態では、キャップ層１９として、自然超格子構造を有するｎ−order-ＩｎＧａＰ層（第１のＩｎＧａＰ層）１９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）１９Ｂとの積層ＩｎＧａＰ層が用いられている。ｎ−order-ＩｎＧａＰ層１９Ａは電子補償層及びリセス部１１を形成する際のエッチング停止層としても機能する。
リセス部１１は、キャップ層１９（ｎ−order-ＩｎＧａＰ層１９Ａ及びｎ−disorder-ＩｎＧａＰ層１９Ｂ）を選択エッチングして形成されたものである。
ゲート電極２０はリセス部１１の底面に露出したショットキー層８上に形成されている。 In the present embodiment, as the cap layer 19, an n-order-InGaP layer (first InGaP layer) 19A having a natural superlattice structure and an n-disorder-InGaP layer (second InGaP layer) not having a natural superlattice structure are used. ) A laminated InGaP layer with 19B is used. The n-order-InGaP layer 19A also functions as an etching stop layer when forming the electron compensation layer and the recess portion 11.
The recess portion 11 is formed by selectively etching the cap layer 19 (n-order-InGaP layer 19A and n-disorder-InGaP layer 19B).
The gate electrode 20 is formed on the Schottky layer 8 exposed on the bottom surface of the recess portion 11.

本実施形態においても、キャップ層１９としてＩｎＧａＰ層を用いているので、ＧａＡｓキャップ層よりもｎ型不純物濃度を高くでき、オーミック電極２１、２２／キャップ層１９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗の低減が可能となる。キャップ層１９／ショットキー層８のΔＥｃはＧａＡｓ／ＡｌＧａＡｓに比べ、ＩｎＧａＰ／ＡｌＧａＡｓの方が小さく、キャップ層１９／ショットキー層８のヘテロ接合界面におけるポテンシャルバリアも小さくできる。 Also in this embodiment, since the InGaP layer is used as the cap layer 19, the n-type impurity concentration can be made higher than that of the GaAs cap layer, and the potential barrier at the heterojunction interface between the ohmic electrodes 21 and 22 / cap layer 19 can be reduced. These contact resistances can be reduced. ΔEc of the cap layer 19 / Schottky layer 8 is smaller in InGaP / AlGaAs than in GaAs / AlGaAs, and the potential barrier at the heterojunction interface of the cap layer 19 / Schottky layer 8 can be reduced.

本実施形態では、ＩｎＧａＰキャップ層１９を、自然超格子構造を有するｎ−order-ＩｎＧａＰ層１９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層１９Ｂとの積層構造としている。
第１実施形態では、アンドープorder-ＩｎＧａＰキャップ層９Ａの界面電荷を積極的に利用することによってorder-ＩｎＧａＰキャップ層９Ａ／アンドープＡｌＧａＡｓ８のヘテロ接合界面におけるポテンシャルバリアの低減を実現した。
本実施形態では、アンドープorder-ＩｎＧａＰキャップ層９Ａの代わりに、Ｓｉドープｎ−order-ＩｎＧａＰキャップ層１９Ａを用いており、ｎ−order-ＩｎＧａＰキャップ層１９Ａの界面電荷とＳｉドープによる蓄積電荷の両方でアンドープＡｌＧａＡｓ層８とのヘテロ接合界面におけるポテンシャルバリアを低減できる。
Ｓｉドープによってorder-ＩｎＧａＰキャップ層１９Ａの界面電荷は減少するが、Ｓｉドープによる蓄積電荷の効果が得られるので、order-ＩｎＧａＰキャップ層１９Ａの膜厚、Ｓｉ不純物濃度、及び界面電荷の大きさを好適化することで、order-ＩｎＧａＰキャップ層１９ＡにＳｉ不純物がドープされた構造でもオン抵抗低減効果が得られる。
図４に本実施形態のオーミック電極直下のポテンシャルバンド（伝導帯）を模式的に示す。 In the present embodiment, the InGaP cap layer 19 has a stacked structure of an n-order-InGaP layer 19A having a natural superlattice structure and an n-disorder-InGaP layer 19B not having a natural superlattice structure.
In the first embodiment, the potential barrier at the heterojunction interface of the order-InGaP cap layer 9A / undoped AlGaAs 8 is reduced by positively utilizing the interface charge of the undoped order-InGaP cap layer 9A.
In this embodiment, an Si-doped n-order-InGaP cap layer 19A is used instead of the undoped order-InGaP cap layer 9A, and both the interface charge of the n-order-InGaP cap layer 19A and the accumulated charge due to Si doping are used. Thus, the potential barrier at the heterojunction interface with the undoped AlGaAs layer 8 can be reduced.
Although the interface charge of the order-InGaP cap layer 19A is reduced by Si doping, the effect of accumulated charge by Si doping can be obtained, so the thickness of the order-InGaP cap layer 19A, the Si impurity concentration, and the size of the interface charge are reduced. By optimizing, the on-resistance reduction effect can be obtained even in the structure in which the order-InGaP cap layer 19A is doped with Si impurities.
FIG. 4 schematically shows a potential band (conduction band) immediately below the ohmic electrode of the present embodiment.

ｎ−order-ＩｎＧａＰキャップ層１９Ａの不純物濃度は特に制限されない。非特許文献２、３に示されているようにorder-ＩｎＧａＰ層の界面電荷は、不純物濃度が高くなるにつれて減少するため、ｎ−order-ＩｎＧａＰキャップ層１９Ａの界面電荷とＳｉドープによる蓄積電荷の両方の効果を得るには、５．０×１０^１８ｃｍ^−３よりも低いことが望ましい。 The impurity concentration of the n-order-InGaP cap layer 19A is not particularly limited. As shown in Non-Patent Documents 2 and 3, since the interface charge of the order-InGaP layer decreases as the impurity concentration increases, the interface charge of the n-order-InGaP cap layer 19A and the accumulated charge due to Si doping In order to obtain both effects, it is desirable to be lower than 5.0 × 10 ¹⁸ cm ⁻³ .

以上説明したように、本実施形態によっても、オーミック電極２１、２２とキャップ層１９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層１９とショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成／膜厚／キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。 As described above, according to this embodiment as well, the potential barrier at the heterojunction interface between the ohmic electrodes 21 and 22 and the cap layer 19 can be reduced, the contact resistance between them can be reduced, and the heterogeneity between the cap layer 19 and the Schottky layer 8 can be reduced. Since the potential barrier at the junction interface can be reduced and the contact resistance can be lowered, the on-resistance can be reduced in combination with these effects.
The composition / film thickness / carrier concentration of each semiconductor layer, the number of stacked semiconductor layers, and the like are not limited to the above, and can be changed as appropriate without departing from the spirit of the present invention.

「第３実施形態」
図面を参照して、本発明に係る第３実施形態のＦＥＴの構成について説明する。図５は本実施形態のＦＥＴの概略断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。 “Third Embodiment”
The configuration of the FET according to the third embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a schematic cross-sectional view of the FET of this embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図５に示すＦＥＴ１０３は、第１実施形態と同様、ＧａＡｓ基板１上に複数の半導体層が順次積層されたエピタキシャルウェハの上層部にリセス部１１が形成され、そのリセス部１１内にゲート電極２０が形成され、エピタキシャルウェハのリセス部１１が形成されていない領域にソース電極２１とドレイン電極２２とが形成されたものである。
ＦＥＴ１０３では、第１実施形態のアンドープorder-ＩｎＧａＰ層９Ａの代わりに、Ｓｉドープorder-ＩｎＧａＰ層２９Ａが用いられており、その他の構成は第１実施形態と同様である。 As in the first embodiment, the FET 103 shown in FIG. 5 has a recess portion 11 formed in the upper layer portion of the epitaxial wafer in which a plurality of semiconductor layers are sequentially stacked on the GaAs substrate 1, and the gate electrode 20 is formed in the recess portion 11. The source electrode 21 and the drain electrode 22 are formed in a region where the recess 11 of the epitaxial wafer is not formed.
In the FET 103, an Si-doped order-InGaP layer 29A is used instead of the undoped order-InGaP layer 9A of the first embodiment, and other configurations are the same as those of the first embodiment.

エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性ＧａＡｓ基板１、
膜厚８００ｎｍのバッファ層２、
Ｓｉ不純物が２．３×１０^１８ｃｍ^−３添加された膜厚５ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層３、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層４、
膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層５、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層６、
Ｓｉ不純物が２．３×１０^１８ｃｍ^−３添加された膜厚１３ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層７、
膜厚２９ｎｍのアンドープＡｌＧａＡｓショットキー層８、
キャップ層２９[膜厚１０ｎｍの、自然超格子構造を有し、基板側から厚み方向に段階的又は連続的にＳｉドープ量を多くしたＳｉドープＩｎＧａＰ層（Ｓｉドープｎ−order-ＩｎＧａＰ層）２９Ａ、
Ｓｉ不純物が１．０×１０^１９ｃｍ^−３添加された膜厚１００ｎｍの自然超格子構造を有しないｎ−ＩｎＧａＰ層(Ｓｉドープｎ−disorder-ＩｎＧａＰ層)２９Ｂ]。 The structure of the epitaxial wafer is as follows from the substrate side.
Semi-insulating GaAs substrate 1,
Buffer layer 2 having a thickness of 800 nm,
Si-doped n-AlGaAs electron supply layer 3 having a thickness of 5 nm to which Si impurities are added at 2.3 × 10 ¹⁸ cm ⁻³ ;
Undoped AlGaAs spacer layer 4 having a thickness of 2 nm,
Undoped InGaAs channel layer 5 having a thickness of 15 nm,
Undoped AlGaAs spacer layer 6 having a thickness of 2 nm,
Si-doped n-AlGaAs electron supply layer 7 having a thickness of 13 nm to which Si impurities are added 2.3 × 10 ¹⁸ cm ⁻³ ;
An undoped AlGaAs Schottky layer 8 having a thickness of 29 nm,
Cap layer 29 [Si-doped InGaP layer (Si-doped n-order-InGaP layer) 29A having a natural superlattice structure with a film thickness of 10 nm and increasing the Si doping amount stepwise or continuously from the substrate side in the thickness direction ,
An n-InGaP layer (Si-doped n-disorder-InGaP layer) 29B] having a 100 nm-thick natural superlattice structure to which Si impurity is added at 1.0 × 10 ¹⁹ cm ⁻³ .

本実施形態では、キャップ層として、自然超格子構造を有するｎ−order-ＩｎＧａＰ層（第１のＩｎＧａＰ層）２９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）２９Ｂとの積層ＩｎＧａＰ層が用いられている。ｎ−order-ＩｎＧａＰ層２９Ａは電子補償層及びリセス部１１を形成する際のエッチング停止層としても機能する。
リセス部１１は、キャップ層２９（ｎ−order-ＩｎＧａＰ層２９Ａ及びｎ−disorder-ＩｎＧａＰ層２９Ｂ）を選択エッチングして形成されたものである。
ゲート電極２０はリセス部１１の底面に露出したショットキー層８上に形成されている。 In this embodiment, as a cap layer, an n-order-InGaP layer (first InGaP layer) 29A having a natural superlattice structure and an n-disorder-InGaP layer (second InGaP layer) not having a natural superlattice structure are used. A laminated InGaP layer with 29B is used. The n-order-InGaP layer 29 </ b> A also functions as an etching stop layer when forming the electron compensation layer and the recess portion 11.
The recess portion 11 is formed by selectively etching the cap layer 29 (n-order-InGaP layer 29A and n-disorder-InGaP layer 29B).
The gate electrode 20 is formed on the Schottky layer 8 exposed on the bottom surface of the recess portion 11.

本実施形態においても、キャップ層２９としてＩｎＧａＰ層を用いているので、ＧａＡｓキャップ層よりもｎ型不純物濃度を高くでき、オーミック電極２１、２２／キャップ層２９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗の低減が可能となる。キャップ層２９／ショットキー層８のΔＥｃはＧａＡｓ／ＡｌＧａＡｓに比べて、ＩｎＧａＰ／ＡｌＧａＡｓの方が小さく、キャップ層２９／ショットキー層８のヘテロ接合界面におけるポテンシャルバリアも小さくできる。 Also in this embodiment, since the InGaP layer is used as the cap layer 29, the n-type impurity concentration can be made higher than that of the GaAs cap layer, and the potential barrier at the heterojunction interface between the ohmic electrodes 21 and 22 / cap layer 29 can be reduced. These contact resistances can be reduced. ΔEc of the cap layer 29 / Schottky layer 8 is smaller in InGaP / AlGaAs than in GaAs / AlGaAs, and the potential barrier at the heterojunction interface of the cap layer 29 / Schottky layer 8 can be reduced.

本実施形態では、ＩｎＧａＰキャップ層２９を、自然超格子構造を有するｎ−order-ＩｎＧａＰ層２９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層２９Ｂとの積層構造としている。
第２実施形態では、自然超格子構造を有するorder-ＩｎＧａＰキャップ層１９ＡにＳｉ不純物がドープされた構造により、界面電荷とＳｉドープによる蓄積電荷の両方でアンドープＡｌＧａＡｓ層８とのヘテロ接合界面におけるポテンシャルバリアの低減を実現した。
本実施形態では、自然超格子構造を有するｎ−order-ＩｎＧａＰキャップ層２９Ａにおいて基板側より低濃度から高濃度に段階的又は連続的にＳｉドープ量を変えることでオン抵抗の低減を実現している。order-ＩｎＧａＰキャップ層２９ＡのアンドープＡｌＧａＡｓ層８との界面近傍では、Ｓｉ不純物濃度を低く抑えて界面電荷を充分に確保し、これによってアンドープＡｌＧａＡｓ層８とのヘテロ接合界面におけるポテンシャルバリアを低減させている。order-ＩｎＧａＰキャップ層２９ＡのアンドープＡｌＧａＡｓ層８との界面近傍より上については、段階的又は連続的にＳｉ不純物を高濃度化することで蓄積電荷を増やしていく。これによって、界面電荷を充分に確保しつつ、Ｓｉドープによる蓄積電荷の効果が得られ、第１実施形態と第２実施形態の双方の効果が得られる。
図６に本実施形態のオーミック電極直下のポテンシャルバンドを模式的に示す。 In the present embodiment, the InGaP cap layer 29 has a stacked structure of an n-order-InGaP layer 29A having a natural superlattice structure and an n-disorder-InGaP layer 29B having no natural superlattice structure.
In the second embodiment, due to the structure in which the order-InGaP cap layer 19A having a natural superlattice structure is doped with Si impurities, the potential at the heterojunction interface with the undoped AlGaAs layer 8 by both the interface charge and the accumulated charge due to Si doping. Reduced barrier.
In this embodiment, in the n-order-InGaP cap layer 29A having a natural superlattice structure, the on-resistance is reduced by changing the Si doping amount stepwise or continuously from a low concentration to a high concentration from the substrate side. Yes. In the vicinity of the interface between the order-InGaP cap layer 29A and the undoped AlGaAs layer 8, the Si impurity concentration is kept low to secure a sufficient interface charge, thereby reducing the potential barrier at the heterojunction interface with the undoped AlGaAs layer 8. Yes. For the order-InGaP cap layer 29A above the vicinity of the interface with the undoped AlGaAs layer 8, the accumulated charge is increased by increasing the concentration of Si impurities stepwise or continuously. As a result, the effect of accumulated charges by Si doping can be obtained while sufficiently securing the interface charge, and the effects of both the first and second embodiments can be obtained.
FIG. 6 schematically shows a potential band immediately below the ohmic electrode of the present embodiment.

以上説明したように、本実施形態によっても、オーミック電極２１、２２とキャップ層２９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層２９とショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成／膜厚／キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。 As described above, according to this embodiment as well, the potential barrier at the heterojunction interface between the ohmic electrodes 21 and 22 and the cap layer 29 can be reduced, the contact resistance between them can be reduced, and the heterogeneity between the cap layer 29 and the Schottky layer 8 can be reduced. Since the potential barrier at the junction interface can be reduced and the contact resistance can be lowered, the on-resistance can be reduced in combination with these effects.
The composition / film thickness / carrier concentration of each semiconductor layer, the number of stacked semiconductor layers, and the like are not limited to the above, and can be changed as appropriate without departing from the spirit of the present invention.

１０１〜１０３ＦＥＴ
１半絶縁性ＧａＡｓ基板
２バッファ層
３ＳｉドープＡｌＧａＡｓ電子供給層
４アンドープＡｌＧａＡｓスペーサ層
５アンドープＩｎＧａＡｓチャネル層
６アンドープＡｌＧａＡｓスペーサ層
７ＳｉドープＡｌＧａＡｓ電子供給層層
８アンドープＡｌＧａＡｓショットキー層
９、１９、２９ＩｎＧａＰキャップ層
９Ａ、１９Ａ、２９Ａ order-ＩｎＧａＰ層（第１のＩｎＧａＰ層）
９Ｂ、１９Ｂ、２９Ｂ disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）
１０半導体積層構造
２０ゲート電極
２１ソース電極
２２ドレイン電極 101-103 FET
DESCRIPTION OF SYMBOLS 1 Semi-insulating GaAs substrate 2 Buffer layer 3 Si-doped AlGaAs electron supply layer 4 Undoped AlGaAs spacer layer 5 Undoped InGaAs channel layer 6 Undoped AlGaAs spacer layer 7 Si-doped AlGaAs electron supply layer 8 Undoped AlGaAs Schottky layers 9, 19, 29 InGaP cap layer 9A, 19A, 29A order-InGaP layer (first InGaP layer)
9B, 19B, 29B disorder-InGaP layer (second InGaP layer)
DESCRIPTION OF SYMBOLS 10 Semiconductor laminated structure 20 Gate electrode 21 Source electrode 22 Drain electrode

Claims

化合物半導体基板と、
前記化合物半導体基板上に形成され、当該基板側から見て、ｎ型キャリアが蓄積するチャネル層、ショットキー層、及びキャップ層を順次含む半導体積層構造と、
ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果トランジスタであって、
前記キャップ層は、前記ショットキー層側から見て、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを順次含む電界効果トランジスタ。 A compound semiconductor substrate;
A semiconductor multilayer structure formed on the compound semiconductor substrate and including a channel layer in which n-type carriers are accumulated, a Schottky layer, and a cap layer, as viewed from the substrate side,
A field effect transistor comprising a gate electrode, a source electrode, and a drain electrode,
The cap layer, when viewed from the Schottky layer side, is added with a first InGaP layer to which an undoped or n-type carrier having a natural superlattice structure is added and an n-type carrier not having a natural superlattice structure. And a second InGaP layer.

前記第１のＩｎＧａＰ層及び前記第２のＩｎＧａＰ層の組成が下記式で表わされる請求項１に記載の電界効果トランジスタ。
Ｉｎ_ｘＧａ_１−ｘＰ（０．４≦ｘ≦０．６） The field effect transistor according to claim 1, wherein compositions of the first InGaP layer and the second InGaP layer are represented by the following formulae.
In _x Ga _1-x P (0.4 ≦ x ≦ 0.6)

前記ショットキー層の組成が下記式で表わされる請求項１又は２に記載の電界効果トランジスタ。
Ａｌ_ｙＧａ_１−ｙＡｓ（０≦ｙ≦０．５） The field effect transistor according to claim 1, wherein the composition of the Schottky layer is represented by the following formula.
Al _y Ga _1-y As (0 ≦ y ≦ 0.5)

前記チャネル層がアンドープＩｎＧａＡｓ層である請求項１〜３のいずれかに記載の電界効果トランジスタ。 The field effect transistor according to claim 1, wherein the channel layer is an undoped InGaAs layer.

前記半導体積層構造には、前記キャップ層が部分的に除去され底面に前記ショットキー層が露出したリセス部が形成されており、
前記半導体積層構造の前記リセス部内に前記ゲート電極が形成され、
前記半導体積層構造の前記リセス部の形成されていない領域に前記ソース電極及びドレイン電極が形成された請求項１〜４のいずれかに記載の電界効果トランジスタ。 In the semiconductor multilayer structure, a recess is formed in which the cap layer is partially removed and the Schottky layer is exposed on the bottom surface.
The gate electrode is formed in the recess of the semiconductor multilayer structure;
The field effect transistor according to claim 1, wherein the source electrode and the drain electrode are formed in a region where the recess portion of the semiconductor multilayer structure is not formed.

前記化合物半導体基板がＧａＡｓ基板である請求項１〜５のいずれかに記載の電界効果トランジスタ。 The field effect transistor according to claim 1, wherein the compound semiconductor substrate is a GaAs substrate.