JP2012015161A - Field-effect transistor - Google Patents
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Abstract
Description
本発明は、電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor.
携帯端末向けのスイッチIC(SWIC)等に使用される電界効果型トランジスタ(FET、Field Effect Transistor)は、低歪・低損失・高アイソレーション特性を有することが重要である。特にGaAs FETは、半絶縁性基板を使用することで寄生容量を少なくでき、低歪・低損失SWICデバイスとして有望である。今後、更なる低歪化・低損失化に向けGaAs FETのオン抵抗の低減が求められている。 It is important that a field effect transistor (FET) used for a switch IC (SWIC) for a portable terminal has low distortion, low loss, and high isolation characteristics. In particular, GaAs FETs can be reduced in parasitic capacitance by using a semi-insulating substrate, and are promising as low distortion / low loss SWIC devices. In the future, reduction of the on-resistance of GaAs FETs is required for further reduction of distortion and loss.
特許文献1には、オン抵抗の低減を図ったGaAs FETが記載されている。図7に、その素子断面図を示す。
図7に示すFET200Aは、GaAs基板201上に複数の半導体層が積層されたエピタキシャルウェハの上層部にリセス部209が形成され、そのリセス部209内にゲート電極210が形成され、エピタキシャルウェハのリセス部209が形成されていない領域にソース電極211とドレイン電極212とが形成されたものである。
In the FET 200A shown in FIG. 7, a
エピタキシャルウェハの構造は、基板側から以下の通りである。
GaAs基板201、
膜厚500nm程度のGaAsバッファ層202、
キャリア密度がおよそ1.0×1017cm−3のn型InGaAsチャネル層203、
膜厚3nm程度のAlGaAsスペーサ層204、
膜厚12nm程度でキャリア密度5.0×1017cm−3〜3.0×1018cm−3のn型AlxGa1−xAs(0.15≦x≦0.30)電子供給層205、
膜厚1〜10nm程度でキャリア密度が7.0×1017cm−3以下のn型アンドープGaAs半導体層206、
膜厚10nm以下のInxGa1−xP(0.4≦x≦0.6)エッチング停止層207、
膜厚100nm程度でキャリア密度1.0×1018cm−3〜5.0×1018cm−3のn型GaAsオーミックコンタクト層208。
The structure of the epitaxial wafer is as follows from the substrate side.
GaAs
A
An n-type InGaAs
AlGaAs
N-type Al x Ga 1-x As (0.15 ≦ x ≦ 0.30) electron supply layer having a film thickness of about 12 nm and a carrier density of 5.0 × 10 17 cm −3 to 3.0 × 10 18
An n-type undoped GaAs
In x Ga 1-x P (0.4 ≦ x ≦ 0.6)
An n-type GaAs
リセス部209は、GaAsオーミックコンタクト層208及びエッチング停止層207を選択エッチングして形成されたものである。ゲート電極210がリセス部209の底面に露出したGaAs半導体層206上にショットキー接続されている。
The
特許文献1には、他にも図8に示すようなGaAs半導体層206のないFET200Bも提案されている。
FETのオン抵抗は、オーミック電極とキャップ層との接触抵抗、キャップ層からチャネル層までのアクセス抵抗、及びチャネル層のシート抵抗からなる。特に異なる組成の複数の半導体層を積層したFETでは、半導体層界面におけるポテンシャルバリアが抵抗悪化の原因となる。
図7に示したFETでは、GaAsオーミックコンタクト層208/InGaPエッチング停止層207のヘテロ接合界面、あるいはn型アンドープGaAs半導体層206/AlGaAs電子供給層205のヘテロ接合界面でポテンシャルバリアが形成されるため、オーミック電極からInGaAsチャネル層までの接触抵抗の悪化を招いてしまう。図9に、図7に示したFETのオーミック電極直下のポテンシャルバンド(伝導帯)を模式的に示す。
The on-resistance of the FET includes a contact resistance between the ohmic electrode and the cap layer, an access resistance from the cap layer to the channel layer, and a sheet resistance of the channel layer. In particular, in an FET in which a plurality of semiconductor layers having different compositions are stacked, the potential barrier at the semiconductor layer interface causes resistance deterioration.
In the FET shown in FIG. 7, a potential barrier is formed at the heterojunction interface of the GaAs
本発明の電界効果トランジスタ(FET)は、
化合物半導体基板と、
前記化合物半導体基板上に形成され、当該基板側から見て、n型キャリアが蓄積するチャネル層、ショットキー層、及びキャップ層を順次含む半導体積層構造と、
ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果トランジスタであって、
前記キャップ層は、前記ショットキー層側から見て、自然超格子構造を有するアンドープの又はn型キャリアが添加された第1のInGaP層と、自然超格子構造を有しないn型キャリアが添加された第2のInGaP層とを順次含むものである。
The field effect transistor (FET) of the present invention is
A compound semiconductor substrate;
A semiconductor multilayer structure formed on the compound semiconductor substrate and including a channel layer in which n-type carriers are accumulated, a Schottky layer, and a cap layer, as viewed from the substrate side,
A field effect transistor comprising a gate electrode, a source electrode, and a drain electrode,
The cap layer, when viewed from the Schottky layer side, is added with a first InGaP layer to which an undoped or n-type carrier having a natural superlattice structure is added and an n-type carrier not having a natural superlattice structure. And a second InGaP layer.
本発明のFETでは、キャリア濃度を高くできるInGaP層を用いてキャップ層が構成されているので、オーミック電極との接触抵抗を低減できる。
本発明のFETではさらに、キャップ層をなすInGaP層として、自然超格子構造を有するアンドープの又はn型キャリアが添加された第1のInGaP層と、自然超格子構造を有しないn型キャリアが添加された第2のInGaP層とを用いているので、キャップ層/ショットキー層のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができる。
以上の効果により、本発明によればオン抵抗の低減を図ることができる。
In the FET of the present invention, since the cap layer is formed using the InGaP layer that can increase the carrier concentration, the contact resistance with the ohmic electrode can be reduced.
In the FET of the present invention, as the InGaP layer forming the cap layer, an undoped or n-type carrier added with an n-type carrier having a natural superlattice structure and an n-type carrier not having a natural superlattice structure are added. Since the second InGaP layer is used, the potential barrier at the heterojunction interface of the cap layer / Schottky layer can be reduced, and the contact resistance can be lowered.
Due to the above effects, the on-resistance can be reduced according to the present invention.
本発明によれば、オン抵抗の低減を図ることができる電界効果トランジスタ(FET)を提供することができる。 According to the present invention, a field effect transistor (FET) capable of reducing on-resistance can be provided.
「第1実施形態」
図面を参照して、本発明に係る第1実施形態の電界効果トランジスタ(FET)の構成について説明する。図1は本実施形態のFETの概略断面図である。図面上は視認しやすくするため、各層の縮尺等は適宜、実際のものとは異ならせてある。ハッチングも適宜省略してある。
“First Embodiment”
The configuration of the field effect transistor (FET) according to the first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a schematic cross-sectional view of the FET of this embodiment. In order to facilitate visual recognition on the drawings, the scale of each layer is appropriately changed from the actual one. Hatching is also omitted as appropriate.
図1に示すFET101は、GaAs基板1上に半導体積層構造10を有するエピタキシャルウェハの上層部にリセス部11が形成され、そのリセス部11内にゲート電極20が形成され、エピタキシャルウェハのリセス部11が形成されていない領域にソース電極21とドレイン電極22とが形成されたものである。
The FET 101 shown in FIG. 1 has a
エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性GaAs基板1、
膜厚800nmのバッファ層2、
Si不純物が2.3×1018cm−3添加された膜厚5nmのSiドープn−AlGaAs電子供給層3、
膜厚2nmのアンドープAlGaAsスペーサ層4、
膜厚15nmのアンドープInGaAsチャネル層5、
膜厚2nmのアンドープAlGaAsスペーサ層6、
Si不純物が2.3×1018cm−3添加された膜厚13nmのSiドープn−AlGaAs電子供給層7、
膜厚29nmのアンドープAlGaAsショットキー層8、
キャップ層9[膜厚10nmで自然超格子構造を有するアンドープのInGaP層(アンドープorder-InGaP層)9A、
Si不純物が1.0×1019cm−3添加された膜厚100nmの自然超格子構造を有しないn−InGaP層(Siドープn−disorder-InGaP層)9B]。
ソース電極21及びドレイン電極22はAuGe−Ni−Au合金層である。
The structure of the epitaxial wafer is as follows from the substrate side.
Semi-insulating GaAs
Si-doped n-AlGaAs electron supply layer 3 having a thickness of 5 nm to which Si impurities are added at 2.3 × 10 18 cm −3 ;
Undoped AlGaAs
Undoped InGaAs
Undoped
Si-doped n-AlGaAs
An undoped
Cap layer 9 [undoped InGaP layer (undoped order-InGaP layer) 9A having a thickness of 10 nm and a natural superlattice structure,
N-InGaP layer (Si-doped n-disorder-InGaP layer) 9B] having a 100 nm-thick natural superlattice structure to which Si impurity is added at 1.0 × 10 19 cm −3 .
The
本実施形態において、チャネル層5自体はアンドープであるが、n型キャリアが蓄積する。チャネル層5は、Si不純物が添加されたものでも構わない。
In the present embodiment, the
本実施形態では、キャップ層9として、自然超格子構造を有するアンドープorder-InGaP層(第1のInGaP層)9Aと自然超格子構造を有しないn−disorder-InGaP層(第2のInGaP層)9Bとの積層InGaP層が用いられている。アンドープorder-InGaP層9Aは電子補償層としても機能し、またリセス部11を形成する際のエッチング停止層としても機能する。
リセス部11は、上記キャップ層9(アンドープorder-InGaP層9A及びn−disorder-InGaP層9B)を選択エッチングして形成されたものである。
ゲート電極20はリセス部11の底面に露出したショットキー層8上に形成されている。
In this embodiment, as the cap layer 9, an undoped order-InGaP layer (first InGaP layer) 9A having a natural superlattice structure and an n-disorder-InGaP layer (second InGaP layer) not having a natural superlattice structure are used. A laminated InGaP layer with 9B is used. The undoped order-InGaP layer 9 </ b> A functions as an electron compensation layer and also functions as an etching stop layer when the
The
The
GaAs層の限界ドープ量は約4.0×1018cm−3であるのに対し、InGaP層の限界ドープ量は約1.0×1019cm−3である。そのため、キャップ層9としてInGaP層を用いることで、GaAsキャップ層よりもn型不純物濃度を高くでき、オーミック電極21、22/キャップ層9のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減できる。
キャップ層9/ショットキー層8のΔEcはGaAs/AlGaAsに比べて、InGaP/AlGaAsの方が小さく、キャップ層9/ショットキー層8のポテンシャルバリアも小さくできる(非特許文献4を参照)。
The limiting doping amount of the GaAs layer is about 4.0 × 10 18 cm −3 , whereas the limiting doping amount of the InGaP layer is about 1.0 × 10 19 cm −3 . Therefore, by using an InGaP layer as the cap layer 9, the n-type impurity concentration can be made higher than that of the GaAs cap layer, the potential barrier at the heterojunction interface between the
The ΔEc of the cap layer 9 /
さらに、本実施形態では、InGaPキャップ層9を、自然超格子構造を有するアンドープorder-InGaP層9Aと自然超格子構造を有しないn−disorder-InGaP層9Bとの積層構造としている。
order-InGaP層は、非特許文献1に示されているように自然超格子を形成し、強い自己分極を起こすため界面電荷を発生させる。
本実施形態では、アンドープorder-InGaP層9Aの界面電荷によってキャップ層9/ショットキー層8のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を低減できる。
Furthermore, in this embodiment, the InGaP cap layer 9 has a stacked structure of an undoped order-InGaP layer 9A having a natural superlattice structure and an n-disorder-
As shown in
In this embodiment, the potential barrier at the heterojunction interface of the cap layer 9 /
アンドープorder-InGaP層9Aだけでは、オーミック電極21、22との接合面で界面電荷が発生するため、オーミック電極21、22との接触抵抗が高くなる。また、アンドープorder-InGaP層9AだけではAlGaAsショットキー層8との界面におけるポテンシャルバリアが高くなってしまう。
そこで、本実施形態では、disorder-InGaP層9B/order-InGaP層9Aの積層構造として、オーミック電極21、22との接触抵抗を下げている。
また、disorder-InGaP層9B/order-InGaP層9Aの積層構造として、ポテンシャルバンドを押し上げ、これにより、order-InGaP層9A/AlGaAsショットキー層8構造に比べポテンシャルバンドを低くしている。
なお、各半導体を電子親和力で並べると、AlGaAs<disorder-InGaP<order-InGaPである。
Only in the undoped order-InGaP layer 9A, interface charges are generated at the joint surfaces with the
Therefore, in the present embodiment, the contact resistance with the
Further, as a stacked structure of the disorder-
Note that, when semiconductors are arranged with electron affinity, AlGaAs <disorder-InGaP <order-InGaP.
図2に本実施形態のオーミック電極直下のポテンシャルバンド(伝導帯)を模式的に示す。 FIG. 2 schematically shows a potential band (conduction band) immediately below the ohmic electrode of the present embodiment.
アンドープorder-InGaPキャップ層9Aの膜厚は特に制限されず、5nmよりも厚いことが望ましい。order-InGaPキャップ層9Aの界面電荷によってAlGaAs層8のポテンシャルバンドを押し下げているため、order-InGaP層9Aの膜厚が過小では、この効果が不充分となって、InGaP/AlGaAs界面のキャリア密度が少なくなってしまい、オン抵抗の低減効果が充分に得られなくなる恐れがある。
The film thickness of the undoped order-InGaP cap layer 9A is not particularly limited, and is preferably thicker than 5 nm. Since the potential band of the
非特許文献2、3に示されているようにorder-InGaP層の界面電荷は、不純物濃度が高くなるにつれて減少する傾向がある。そのため、本実施形態では、order-InGaPキャップ層9Aをアンドープとして、界面電荷の量を高くしている。
As shown in
Siドープdisorder-InGaPキャップ層9Bの膜厚は特に制限されず、40nmよりも厚いことが好ましい。当該膜厚が過小では、AuGe−Ni−Au合金層からなるソース電極21及びドレイン電極22の成分が高温処理によりキャップ層9Bを突き抜けてそれより下層に及んで、オン抵抗を高くする恐れがある。
The film thickness of the Si-doped disorder-
InGaP層9A、9BのIn量は特に制限されず、GaAs基板との格子整合を考慮して、一般式InxGa1−xPで表わした時0.4≦x≦0.6であることが望ましい。 The amount of In in the InGaP layers 9A and 9B is not particularly limited, and 0.4 ≦ x ≦ 0.6 when expressed by the general formula In x Ga 1-x P in consideration of lattice matching with the GaAs substrate. Is desirable.
「背景技術」の項で挙げた特許文献2には、選択エッチングによるゲ−トリセス深さの均一性を確保しつつゲ−トリセス深さの調節を行うことが可能な2段リセス構造のFETが開示されている。
特許文献2では、当該文献の図1(a)〜(d)に示されるように、下記プロセスでFETが製造されている。
すなわち、GaAs基板(11)上にバッファ層(12)及びチャネル層(13)を順次積層し、ゲ−トリセス層として超格子構造のAlAs層(14a)/GaAs層(14b)を所望の周期分積層し、n+−GaAs層(15)を成長させる。
n+−GaAs層(15)及びゲ−トリセス層の最上層のAlAs層(14a)を選択エッチングして初段リセス(16)を形成し、SiO2 膜(17)上に所望の開口幅でゲ−トパタ−ンを形成した後、ゲ−トリセス層のGaAs層(14b)を除去する。この選択エッチング工程を所望のリセス深さまで繰返し、ゲ−トリセス(18)の形成後、ゲ−ト電極(19)及びオ−ミック電極(20)を形成する。
特許文献2の図2には、ゲ−トリセス層として超格子構造のInGaP層(24a)/GaAs層(24b)の積層構造が用いられている。
In
In
That is, the buffer layer (12) and the channel layer (13) are sequentially stacked on the GaAs substrate (11), and the AlAs layer (14a) / GaAs layer (14b) having a superlattice structure is formed in a desired period as a gate recess layer. Laminate and grow an n + -GaAs layer (15).
The first layer recess (16) is formed by selectively etching the n + -GaAs layer (15) and the uppermost AlAs layer (14a) of the gate recess layer, and a gate opening with a desired opening width is formed on the SiO 2 film (17). -After forming the top pattern, the GaAs layer (14b) of the gate recess layer is removed. This selective etching process is repeated to a desired recess depth, and after forming the gate recess (18), the gate electrode (19) and the ohmic electrode (20) are formed.
In FIG. 2 of
特許文献2は、キャップ層として、自然超格子構造を有するアンドープの又はn型キャリアが添加された第1のInGaP層と、自然超格子構造を有しないn型キャリアが添加された第2のInGaP層とを備えたものではない。
特許文献2では、AlAs/GaAsの超格子構造が形成されているため、著しくアクセス抵抗が悪化する恐れがある。
In
特許文献3、4には、キャップ層としてInGaP層を用いたGaAs FETが記載されているが(特許文献3の図2の符号11、特許文献4の図6の符号35)、超格子構造のInGaP層については記載がない。
以上説明したように、本実施形態によれば、オーミック電極21、22とキャップ層9のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層9とショットキー層8のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成/膜厚/キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。
As described above, according to the present embodiment, the potential barrier at the heterojunction interface between the
The composition / film thickness / carrier concentration of each semiconductor layer, the number of stacked semiconductor layers, and the like are not limited to the above, and can be changed as appropriate without departing from the spirit of the present invention.
「第2実施形態」
図面を参照して、本発明に係る第2実施形態のFETの構成について説明する。図3は本実施形態のFETの概略断面図である。第1実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
“Second Embodiment”
The configuration of the FET according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a schematic cross-sectional view of the FET of this embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
図3に示すFET102は、第1実施形態と同様、GaAs基板1上に複数の半導体層が順次積層されたエピタキシャルウェハの上層部にリセス部11が形成され、そのリセス部11内にゲート電極20が形成され、エピタキシャルウェハのリセス部11が形成されていない領域にソース電極21とドレイン電極22とが形成されたものである。
FET102では、第1実施形態のアンドープorder-InGaP層9Aの代わりに、n−order-InGaP層19Aが用いられており、その他の構成は第1実施形態と同様である。
As in the first embodiment, the
In the
エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性GaAs基板1、
膜厚800nmのバッファ層2、
Si不純物が2.3×1018cm−3添加された膜厚5nmのSiドープn−AlGaAs電子供給層3、
膜厚2nmのアンドープAlGaAsスペーサ層4、
膜厚15nmのアンドープInGaAsチャネル層5、
膜厚2nmのアンドープAlGaAsスペーサ層6、
Si不純物が2.3×1018cm−3添加された膜厚13nmのSiドープn−AlGaAs電子供給層7、
膜厚29nmのアンドープAlGaAsショットキー層8、
キャップ層19[膜厚10nmの自然超格子構造を有するSiドープInGaP層(Siドープn−order-InGaP層)19A、
Si不純物が1.0×1019cm−3添加された膜厚100nmの自然超格子構造を有しないInGaP層(Siドープn−disorder-InGaP層)19B]。
The structure of the epitaxial wafer is as follows from the substrate side.
Si-doped n-AlGaAs electron supply layer 3 having a thickness of 5 nm to which Si impurities are added at 2.3 × 10 18 cm −3 ;
Undoped
Undoped
Undoped
Si-doped n-AlGaAs
An undoped
Cap layer 19 [Si-doped InGaP layer (Si-doped n-order-InGaP layer) 19A having a natural superlattice structure with a thickness of 10 nm,
InGaP layer (Si-doped n-disorder-InGaP layer) 19B] having a 100 nm-thick natural superlattice structure to which Si impurity is added at 1.0 × 10 19 cm −3 .
本実施形態では、キャップ層19として、自然超格子構造を有するn−order-InGaP層(第1のInGaP層)19Aと自然超格子構造を有しないn−disorder-InGaP層(第2のInGaP層)19Bとの積層InGaP層が用いられている。n−order-InGaP層19Aは電子補償層及びリセス部11を形成する際のエッチング停止層としても機能する。
リセス部11は、キャップ層19(n−order-InGaP層19A及びn−disorder-InGaP層19B)を選択エッチングして形成されたものである。
ゲート電極20はリセス部11の底面に露出したショットキー層8上に形成されている。
In the present embodiment, as the
The
The
本実施形態においても、キャップ層19としてInGaP層を用いているので、GaAsキャップ層よりもn型不純物濃度を高くでき、オーミック電極21、22/キャップ層19のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗の低減が可能となる。キャップ層19/ショットキー層8のΔEcはGaAs/AlGaAsに比べ、InGaP/AlGaAsの方が小さく、キャップ層19/ショットキー層8のヘテロ接合界面におけるポテンシャルバリアも小さくできる。
Also in this embodiment, since the InGaP layer is used as the
本実施形態では、InGaPキャップ層19を、自然超格子構造を有するn−order-InGaP層19Aと自然超格子構造を有しないn−disorder-InGaP層19Bとの積層構造としている。
第1実施形態では、アンドープorder-InGaPキャップ層9Aの界面電荷を積極的に利用することによってorder-InGaPキャップ層9A/アンドープAlGaAs8のヘテロ接合界面におけるポテンシャルバリアの低減を実現した。
本実施形態では、アンドープorder-InGaPキャップ層9Aの代わりに、Siドープn−order-InGaPキャップ層19Aを用いており、n−order-InGaPキャップ層19Aの界面電荷とSiドープによる蓄積電荷の両方でアンドープAlGaAs層8とのヘテロ接合界面におけるポテンシャルバリアを低減できる。
Siドープによってorder-InGaPキャップ層19Aの界面電荷は減少するが、Siドープによる蓄積電荷の効果が得られるので、order-InGaPキャップ層19Aの膜厚、Si不純物濃度、及び界面電荷の大きさを好適化することで、order-InGaPキャップ層19AにSi不純物がドープされた構造でもオン抵抗低減効果が得られる。
図4に本実施形態のオーミック電極直下のポテンシャルバンド(伝導帯)を模式的に示す。
In the present embodiment, the
In the first embodiment, the potential barrier at the heterojunction interface of the order-InGaP cap layer 9A /
In this embodiment, an Si-doped n-order-
Although the interface charge of the order-
FIG. 4 schematically shows a potential band (conduction band) immediately below the ohmic electrode of the present embodiment.
n−order-InGaPキャップ層19Aの不純物濃度は特に制限されない。非特許文献2、3に示されているようにorder-InGaP層の界面電荷は、不純物濃度が高くなるにつれて減少するため、n−order-InGaPキャップ層19Aの界面電荷とSiドープによる蓄積電荷の両方の効果を得るには、5.0×1018cm−3よりも低いことが望ましい。
The impurity concentration of the n-order-
以上説明したように、本実施形態によっても、オーミック電極21、22とキャップ層19のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層19とショットキー層8のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成/膜厚/キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。
As described above, according to this embodiment as well, the potential barrier at the heterojunction interface between the
The composition / film thickness / carrier concentration of each semiconductor layer, the number of stacked semiconductor layers, and the like are not limited to the above, and can be changed as appropriate without departing from the spirit of the present invention.
「第3実施形態」
図面を参照して、本発明に係る第3実施形態のFETの構成について説明する。図5は本実施形態のFETの概略断面図である。第1実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
“Third Embodiment”
The configuration of the FET according to the third embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a schematic cross-sectional view of the FET of this embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
図5に示すFET103は、第1実施形態と同様、GaAs基板1上に複数の半導体層が順次積層されたエピタキシャルウェハの上層部にリセス部11が形成され、そのリセス部11内にゲート電極20が形成され、エピタキシャルウェハのリセス部11が形成されていない領域にソース電極21とドレイン電極22とが形成されたものである。
FET103では、第1実施形態のアンドープorder-InGaP層9Aの代わりに、Siドープorder-InGaP層29Aが用いられており、その他の構成は第1実施形態と同様である。
As in the first embodiment, the
In the
エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性GaAs基板1、
膜厚800nmのバッファ層2、
Si不純物が2.3×1018cm−3添加された膜厚5nmのSiドープn−AlGaAs電子供給層3、
膜厚2nmのアンドープAlGaAsスペーサ層4、
膜厚15nmのアンドープInGaAsチャネル層5、
膜厚2nmのアンドープAlGaAsスペーサ層6、
Si不純物が2.3×1018cm−3添加された膜厚13nmのSiドープn−AlGaAs電子供給層7、
膜厚29nmのアンドープAlGaAsショットキー層8、
キャップ層29[膜厚10nmの、自然超格子構造を有し、基板側から厚み方向に段階的又は連続的にSiドープ量を多くしたSiドープInGaP層(Siドープn−order-InGaP層)29A、
Si不純物が1.0×1019cm−3添加された膜厚100nmの自然超格子構造を有しないn−InGaP層(Siドープn−disorder-InGaP層)29B]。
The structure of the epitaxial wafer is as follows from the substrate side.
Si-doped n-AlGaAs electron supply layer 3 having a thickness of 5 nm to which Si impurities are added at 2.3 × 10 18 cm −3 ;
Undoped
Undoped
Undoped
Si-doped n-AlGaAs
An undoped
Cap layer 29 [Si-doped InGaP layer (Si-doped n-order-InGaP layer) 29A having a natural superlattice structure with a film thickness of 10 nm and increasing the Si doping amount stepwise or continuously from the substrate side in the thickness direction ,
An n-InGaP layer (Si-doped n-disorder-InGaP layer) 29B] having a 100 nm-thick natural superlattice structure to which Si impurity is added at 1.0 × 10 19 cm −3 .
本実施形態では、キャップ層として、自然超格子構造を有するn−order-InGaP層(第1のInGaP層)29Aと自然超格子構造を有しないn−disorder-InGaP層(第2のInGaP層)29Bとの積層InGaP層が用いられている。n−order-InGaP層29Aは電子補償層及びリセス部11を形成する際のエッチング停止層としても機能する。
リセス部11は、キャップ層29(n−order-InGaP層29A及びn−disorder-InGaP層29B)を選択エッチングして形成されたものである。
ゲート電極20はリセス部11の底面に露出したショットキー層8上に形成されている。
In this embodiment, as a cap layer, an n-order-InGaP layer (first InGaP layer) 29A having a natural superlattice structure and an n-disorder-InGaP layer (second InGaP layer) not having a natural superlattice structure are used. A laminated InGaP layer with 29B is used. The n-order-
The
The
本実施形態においても、キャップ層29としてInGaP層を用いているので、GaAsキャップ層よりもn型不純物濃度を高くでき、オーミック電極21、22/キャップ層29のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗の低減が可能となる。キャップ層29/ショットキー層8のΔEcはGaAs/AlGaAsに比べて、InGaP/AlGaAsの方が小さく、キャップ層29/ショットキー層8のヘテロ接合界面におけるポテンシャルバリアも小さくできる。
Also in this embodiment, since the InGaP layer is used as the
本実施形態では、InGaPキャップ層29を、自然超格子構造を有するn−order-InGaP層29Aと自然超格子構造を有しないn−disorder-InGaP層29Bとの積層構造としている。
第2実施形態では、自然超格子構造を有するorder-InGaPキャップ層19AにSi不純物がドープされた構造により、界面電荷とSiドープによる蓄積電荷の両方でアンドープAlGaAs層8とのヘテロ接合界面におけるポテンシャルバリアの低減を実現した。
本実施形態では、自然超格子構造を有するn−order-InGaPキャップ層29Aにおいて基板側より低濃度から高濃度に段階的又は連続的にSiドープ量を変えることでオン抵抗の低減を実現している。order-InGaPキャップ層29AのアンドープAlGaAs層8との界面近傍では、Si不純物濃度を低く抑えて界面電荷を充分に確保し、これによってアンドープAlGaAs層8とのヘテロ接合界面におけるポテンシャルバリアを低減させている。order-InGaPキャップ層29AのアンドープAlGaAs層8との界面近傍より上については、段階的又は連続的にSi不純物を高濃度化することで蓄積電荷を増やしていく。これによって、界面電荷を充分に確保しつつ、Siドープによる蓄積電荷の効果が得られ、第1実施形態と第2実施形態の双方の効果が得られる。
図6に本実施形態のオーミック電極直下のポテンシャルバンドを模式的に示す。
In the present embodiment, the
In the second embodiment, due to the structure in which the order-
In this embodiment, in the n-order-
FIG. 6 schematically shows a potential band immediately below the ohmic electrode of the present embodiment.
以上説明したように、本実施形態によっても、オーミック電極21、22とキャップ層29のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層29とショットキー層8のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成/膜厚/キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。
As described above, according to this embodiment as well, the potential barrier at the heterojunction interface between the
The composition / film thickness / carrier concentration of each semiconductor layer, the number of stacked semiconductor layers, and the like are not limited to the above, and can be changed as appropriate without departing from the spirit of the present invention.
101〜103 FET
1 半絶縁性GaAs基板
2 バッファ層
3 SiドープAlGaAs電子供給層
4 アンドープAlGaAsスペーサ層
5 アンドープInGaAsチャネル層
6 アンドープAlGaAsスペーサ層
7 SiドープAlGaAs電子供給層層
8 アンドープAlGaAsショットキー層
9、19、29 InGaPキャップ層
9A、19A、29A order-InGaP層(第1のInGaP層)
9B、19B、29B disorder-InGaP層(第2のInGaP層)
10 半導体積層構造
20 ゲート電極
21 ソース電極
22 ドレイン電極
101-103 FET
DESCRIPTION OF
9B, 19B, 29B disorder-InGaP layer (second InGaP layer)
DESCRIPTION OF
Claims (6)
前記化合物半導体基板上に形成され、当該基板側から見て、n型キャリアが蓄積するチャネル層、ショットキー層、及びキャップ層を順次含む半導体積層構造と、
ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果トランジスタであって、
前記キャップ層は、前記ショットキー層側から見て、自然超格子構造を有するアンドープの又はn型キャリアが添加された第1のInGaP層と、自然超格子構造を有しないn型キャリアが添加された第2のInGaP層とを順次含む電界効果トランジスタ。 A compound semiconductor substrate;
A semiconductor multilayer structure formed on the compound semiconductor substrate and including a channel layer in which n-type carriers are accumulated, a Schottky layer, and a cap layer, as viewed from the substrate side,
A field effect transistor comprising a gate electrode, a source electrode, and a drain electrode,
The cap layer, when viewed from the Schottky layer side, is added with a first InGaP layer to which an undoped or n-type carrier having a natural superlattice structure is added and an n-type carrier not having a natural superlattice structure. And a second InGaP layer.
InxGa1−xP(0.4≦x≦0.6) The field effect transistor according to claim 1, wherein compositions of the first InGaP layer and the second InGaP layer are represented by the following formulae.
In x Ga 1-x P (0.4 ≦ x ≦ 0.6)
AlyGa1−yAs(0≦y≦0.5) The field effect transistor according to claim 1, wherein the composition of the Schottky layer is represented by the following formula.
Al y Ga 1-y As (0 ≦ y ≦ 0.5)
前記半導体積層構造の前記リセス部内に前記ゲート電極が形成され、
前記半導体積層構造の前記リセス部の形成されていない領域に前記ソース電極及びドレイン電極が形成された請求項1〜4のいずれかに記載の電界効果トランジスタ。 In the semiconductor multilayer structure, a recess is formed in which the cap layer is partially removed and the Schottky layer is exposed on the bottom surface.
The gate electrode is formed in the recess of the semiconductor multilayer structure;
The field effect transistor according to claim 1, wherein the source electrode and the drain electrode are formed in a region where the recess portion of the semiconductor multilayer structure is not formed.
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