JP2011520249A - 不揮発性メモリに使用されるカーボンナノチューブ膜をエッチングする方法 - Google Patents

不揮発性メモリに使用されるカーボンナノチューブ膜をエッチングする方法 Download PDF

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Abstract

炭素ベースの可逆抵抗率スイッチング材料に結合されているステアリング素子を含むメモリセルと、そのメモリセルを形成する方法とが提供される。特定の実施形態では、本発明に従う方法は、基板の上に形成されたカーボンナノチューブ（「ＣＮＴ」）膜をエッチングする方法であって、基板をマスキング層でコーティングすることと、マスキング層をパターニングすることと、パターニングされたマスキング層を通して非酸素ベースの化学的手法を用いてＣＮＴ膜をエッチングすることを含む。他の態様も記載されている。

Description

本発明は、不揮発性メモリに関し、特に、炭素ベースの記憶素子を含むメモリセルとそれを形成する方法とに関する。
関連出願との相互参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年４月１１日に出願された「METHODS FOR ETCHING CARBON NANO-TUBE FILMS FOR USE IN NON-VOLATILE MEMORIES 」という米国仮特許出願第６１／０４４，３１４号（特許文献１）の利益を主張するとともに、２００８年７月１５日に出願された「METHODS FOR ETCHING CARBON NANO-TUBE FILMS」という米国仮特許出願第６１／０８１，０２９号（特許文献２）の利益を主張する。
可逆抵抗スイッチング素子から形成される不揮発性メモリが知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５４号（特許文献３）は、炭素などの、炭素ベースの可逆抵抗率スイッチング材料と直列に結合されたダイオードを含む再書き込み可能な不揮発性メモリセルを記述している。
しかし、再書き込み可能な抵抗率スイッチング材料からメモリ装置を製造することは技術的に難しく、抵抗率スイッチング材料を使用するメモリ装置を形成する改良された方法が望ましい。
米国仮特許出願第６１／０４４，３１４号 米国仮特許出願第６１／０８１，０２９号 米国特許出願第１１／９６８，１５４号 米国特許出願第１１／９６８，１５６号 米国特許出願第１１／９６８，１５９号 米国特許出願第１２／４１５，９６４号 米国特許第７，１７６，０６４号 米国特許出願第１１／４４４，９３６号 米国特許第５，９１５，１６７号 米国特許出願第１０／９５５，５４９号 米国特許出願第１１／１４８，５３０号 米国特許第７，２８５，４６４号 米国特許第６，９５２，０３０号
本発明の第１の態様において、基板の上に形成されたカーボンナノチューブ（「ＣＮＴ」）膜をエッチングする方法が提供され、その方法は、基板をマスキング層でコーティングすることと、マスキング層をパターニングすることと、パターニングされたマスキング層を通して非酸素ベースの化学的手法を用いてＣＮＴ膜をエッチングすることとを含む。
本発明の第２の態様において、メモリセルを形成する方法が提供され、その方法は、基板より上にＣＮＴ材料の層を形成することと、三塩化ホウ素（「ＢＣｌ3 」）およびジクロリン（「Ｃｌ2 」）ならびに約５０および約１５０ワットの間の基板バイアス電力を用いてＣＮＴ材料をプラズマエッチングチャンバ内でエッチングすることとを含む。
本発明の第３の態様において、メモリセルを形成する方法が提供され、その方法は、基板より上にＣＮＴ材料の層を形成することと、ほとんど垂直の側壁を有するとともにＣＮＴ材料のアンダーカットをほとんどあるいは全く有しないようにＣＮＴ材料をエッチングするために非酸素ベースの化学的手法を用いることを含む。
本発明の他の特徴および態様は、次の詳細な記述、添付されている特許請求の範囲および添付の図面からより充分に明らかになるはずである。
本発明の特徴は添付の図面と関連して考慮される次の詳細な記述からより明らかに理解することができ、図面全体にわたって同じ参照数字は同じ要素を示す。
本発明の実施形態に従う代表的なメモリセルの立面横断面略図を描き、メモリセルは金属−絶縁体−金属構造を囲む側壁ライナを含む。 本発明の実施形態に従う他の代表的なメモリセルの立面横断面図を描き、各メモリセルはダイオードと直列の金属−絶縁体−金属構造を囲む側壁ライナを含む。 本発明の実施形態に従う他の代表的なメモリセルの立面横断面図を描き、各メモリセルはダイオードと直列の金属−絶縁体−金属構造を囲む側壁ライナを含む。 本発明に従って提供されるモノリシックな３次元メモリアレイの代表的なメモリレベルの透視図である。
ＣＮＴ、グラフェン、グラフェンの微晶質または他の領域を包含する非晶質炭素、および他の黒鉛状炭素膜などを含むがこれらに限定はされない或る炭素ベースの膜は、マイクロエレクトロニクス不揮発性メモリを形成するために使用され得る抵抗率スイッチング特性を示すことがある。従って、そのような膜は３次元メモリアレイ内に集積化され得る候補である。例えば、ＣＮＴ材料は、オンおよびオフ状態間の１００倍の分離ならびに中間域から高域の抵抗変化を有するメモリスイッチング特性を実験室スケールの装置において示している。オンおよびオフ状態の間のそのような分離の故に、ＣＮＴ材料は、垂直ダイオード、薄膜トランジスタまたは他のステアリング素子と直列のＣＮＴ材料を用いて形成されるメモリセルの実現可能な候補となる。
前述した例では、２つの金属または他の伝導性の層の間に挟まれた炭素ベースの材料から形成される金属−絶縁体−金属（metal-insulator-metal（「ＭＩＭ」））スタックは、メモリセルのための抵抗変化材料として役立つことができる。さらに、炭素ベースのＭＩＭスタックは、例えば特許文献３に記載されているような読み出し−書き込み可能なメモリ装置を作るためにダイオードまたはトランジスタと直列に統合され得る。
しかし、メモリセルを形成するためにＣＮＴ材料が使用されるとき、堆積または成長させられたＣＮＴ材料は、しばしば、多数の山および谷などの顕著な厚さ変化を伴う粗い表面トポグラフィを有する。粗い表面トポグラフィは、メモリセルを形成するときに困難を引き起こし得る。例えば、ＣＮＴ材料の粗い表面トポグラフィは、下に存在する基板を過剰にエッチングすることなくＣＮＴ材料をエッチングすることを困難にし、製造コストを増大させるとともに集積回路においてそれらを使用することに関連する複雑さを増大させることがある。
本発明に従う代表的な方法は、ＣＮＴ材料から形成される記憶素子を含むメモリセルを形成する。特に、ＣＮＴ材料は、割合に低いバイアス条件（例えば、約１００Ｗ）下でプラズマエッチャならびにＢＣｌ3 およびＣｌ2 化学的手法を用いてエッチングされ得る。そのような手法を用いてエッチングされたＣＮＴ材料は、ほぼ垂直の側壁を有するとともにＣＮＴ材料のアンダーカットをほとんどあるいは全く有しないということが観察されている。
少なくとも幾つかの実施形態では、ＣＶＤ成長手法、コロイダルスプレーオン手法、およびスピンオン手法によって純粋なＣＮＴが堆積させられ得る。さらに、炭素材料堆積法は、ターゲットからのスパッタ堆積、プラズマ増強化学蒸着（plasma-enhanced chemical vapor deposition （「ＰＥＣＶＤ」））、ＰＶＤ、ＣＶＤ、アーク放電手法、およびレーザーアブレーションを含み得るが、これらに限定されない。堆積温度は約３００℃から９００℃に及び得る。前駆物質ガス源は、ヘキサン、シクロヘキサン、アセチレン、シングルおよびダブル短鎖炭化水素（例えば、メタン）、種々のベンゼンベースの炭化水素、多環芳香族、短鎖エステル、エーテル、アルコール、あるいはそれらの組み合わせを含み得るけれども、それらに限定されない。或る場合には、換算温度での成長を促進するために「シーディング（seeding ）」面が使用され得る（例えば、他の厚さが使用され得るけれども、約１〜１００オングストロームの鉄（「Ｆｅ」）、ニッケル（「Ｎｉ」）、コバルト（「Ｃｏ」）など）。
或る実施形態では、炭素ベースの抵抗率スイッチング材料は、前に言及した手法のいずれかで堆積させられる非晶質炭素、あるいは黒鉛状炭素と混合された誘電体充填材料から構成され得る。この集積化方式の特定の実施形態は、ＣＮＴ材料のスピンまたはスプレー塗布と、それに続く、炭素ベースのライナ材料として用いられるアプライド・マテリアルズ・インコーポレイテッド(Applied Materials, Inc.) からの非晶質炭素、Ｐｒｏｄｕｃｅｒ（登録商標）ツールの堆積とを含む。任意の炭素ベース保護ライナは、ＣＮＴ材料を堆積させるために使用されるものと同様のあるいは異なる堆積手法を用いて堆積させられ得る。
炭素ベースの抵抗率スイッチング材料は任意の厚さに堆積させられ得る。或る実施形態では、炭素ベース抵抗率スイッチング材料は約１〜１，０００オングストロームの間であり得るけれども、他の厚さが使用されてもよい。本願明細書に記載されているものなどのデバイス構成に依存して、好ましい範囲は２００〜４００オングストローム、４００〜６００オングストローム、６００〜８００オングストローム、および８００〜１，０００オングストロームを含むことができる。
代表的な実施形態
本発明の第１の代表的な実施形態に従って、マイクロエレクトロニクス構造の形成は、底部電極および頂部電極の間に配置されている炭素膜を有するＭＩＭデバイスの形成を含み、炭素膜は、例えば、抵抗率スイッチングＣＮＴ層を含む。構造は、誘電体充填ステップ中に炭素ベース材料を劣化から守るために設けられる誘電体側壁ライナをも含む。
図１は、本発明に従って提供される、メモリセル１００とも称される第１の代表的なマイクロエレクトロニクス構造１００の横断面立面図である。メモリセル１００は、基板（図示せず）の上、例えば基板の上の絶縁層の上に形成された第１の導体１０２を含む。第１の導体１０２は、タングステン（「Ｗ」）、銅（「Ｃｕ」）、アルミニウム（「Ａｌ」）、金（「Ａｕ」）、または他の金属の層などの、第１の金属層１０４を含み得る。第１の導体１０２は、ＭＩＭ層スタック構造１０５の下側部分を含むことができ、ＭＩＭ１０５の底部電極として機能することができる。窒化タングステン（「ＷＮ」）、窒化チタン（「ＴｉＮ」）、窒化タンタル（「ＴａＮ」）、モリブデン（「Ｍｏ」）などの接着層１０６、あるいは類似の層は任意のものであるけれども図１では第１の金属層１０４の上に形成されて示されている。一般的に、複数の第１の導体１０２が設けられて（例えば、第１の導体１０２の各々の間に二酸化ケイ素（「ＳｉＯ2 」）または他の誘電体材料絶縁を使用することによって）互いから絶縁させられ得る。例えば、第１の導体１０２は、格子パターニングされたアレイのワード線またはビット線であり得る。
ＣＮＴ材料１０８の層が、任意の適切なＣＮＴ形成プロセスを用いて第１の導体１０２の上に形成される。ＣＮＴ材料１０８は、ＭＩＭ層スタック構造１０５の中央部分を構成してＭＩＭ１０５のスイッチング層として機能することができる。ＣＮＴ材料１０８は、種々の手法により堆積させられ得る。１つの手法は、第１の導体１０２の上にカーボンナノチューブ懸濁液をスプレーコーティングまたはスピンコーティングすることによってランダムなＣＮＴ材料を作ることを包含する。他の１つの手法は、ＣＶＤ、ＰＥＣＶＤなどによって基板に固着されたシードからカーボンナノチューブを成長させることを含む。種々のＣＮＴ堆積手法についての論議が、特許文献３と、関連する２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５６号（特許文献４）および２００７年１２月３１日に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５９号（特許文献５）とに見出され、これら特許出願はあらゆる目的のためにその全体が本願明細書において参照により援用されている。
本発明に従う或る実施形態では、ＣＮＴ材料１０８の堆積／形成後に、ＣＮＴ材料１０８の特性を改変するためにアニーリングのステップが実行され得る。特に、アニーリングは、真空中あるいは１つ以上のフォーミングガスの存在下で、約３５０℃から約９００℃までの範囲の温度で、約３０分から約１８０分にわたって、実行され得る。アニーリングは、好ましくは、およそ８０％（Ｎ2 ）：２０％（Ｈ2 ）混合物のフォーミングガス中に約６２５℃で約１時間にわたって実行される。
適切なフォーミングガスはＮ2 、Ａｒ、およびＨ2 のうちの１つ以上を含み得るが、好ましいフォーミングガスは約７５％より多いＮ2 またはＡｒと約２５％未満のＨ2とを有する混合物を含み得る。代わりに、真空が使用され得る。適切な温度は約３５０℃から約９００℃に及ぶが、好ましい温度は約５８５℃から約６７５℃に及び得る。適切な持続時間は約０．５時間から約３時間に及び得るが、好ましい持続時間は約１時間から約１．５時間に及び得る。適切な圧力は約１ｍＴから約７６０ｍＴに及び得るが、好ましい圧力は約３００ｍＴから約６００ｍＴに及び得る。
このアニーリングは、ＣＮＴ材料１０８より上の頂部電極の形成の前に実行され得る。アニーリングと電極金属堆積との間の好ましくは約２時間の待ち時間が、アニーリングの使用に好ましくは伴う。ランプアップ持続時間は約０．２時間から約１．２時間に及ぶことができ、好ましくは約０．５時間および０．８時間の間にある。同様に、ランプダウン持続時間も約０．２時間から約１．２時間に及ぶことができ、好ましくは約０．５時間および０．８時間の間にある。
いかなる特定の理論にも束縛されたくないけれども、ＣＮＴ材料は空気から水を吸収するかも知れずかつ／またはＣＮＴ材料が形成された後に１つ以上の官能基がＣＮＴ材料に付着しているかも知れないと考えられる。ときには有機官能基が堆積前処理のために必要とされる。好ましい官能基の１つはカルボキシル基である。同様に、水分および／または有機官能基は、ＣＮＴ材料の層割れの可能性を高めるかも知れないと考えられる。さらに、官能基は、例えばクリーニングおよび／またはフィルタリングのプロセスの間にＣＮＴ材料に付着し得ると考えられる。炭素形成後のアニーリングは、ＣＮＴ材料に関連する水分および／またはカルボキシル基もしくは他の官能基を除去することができる。その結果として、或る実施形態では、ＣＮＴ材料の上での頂部電極の形成前にＣＮＴ材料がアニーリングされれば、ＣＮＴ材料および／または頂部電極材料の基板からの層割れは起こりにくくなる。
そのようなＣＮＴ形成後のアニーリングの組み込みは、ＣＮＴ材料を含むデバイス上に存在する他の層をも、それらの他の層もアニーリングにさらされることになるので、好ましくは考慮に入れるべきものである。例えば、前述した好ましいアニーリングのパラメータが他の層を損傷させる場合にはアニーリングは省略されてもよく、あるいはそのパラメータが調整されてもよい。アニーリングのパラメータは、アニーリングされるデバイスの層を損傷させることなく水分および／またはカルボキシル基もしくは他の官能基の除去という結果をもたらす範囲の中で調整され得る。例えば、形成されるデバイスの総熱余裕度内に留まるように温度が調整され得る。同様に、特定のデバイスに適する任意の適切なフォーミングガス、温度および／または持続時間が使用され得る。一般的に、そのようなアニーリングは、ＣＮＴ材料、グラファイト、グラフェン、非晶質炭素などを有する層などの、任意のカーボンベースの層あるいは炭素含有材料に対して使用され得る。
あらゆる目的のためにその全体が本願明細書において参照により援用されている、「ELECTRONIC DEVICES INCLUDING CARBON-BASED FILMS HAVING SIDEWALL LINERS,AND METHODS OF FORMING SUCH DEVICES」という２００９年３月３１日に出願された、本発明の譲受人により所有されている同時係属中の米国特許出願第１２／４１５，９６４号（特許文献６）に記載されているように、本発明に従う或る実施形態では、ＣＮＴ材料１０８の堆積／形成の後に、任意の第２の炭素ベース材料層（図示せず）が、ＣＮＴ材料１０８を覆う保護ライナとして形成され得る。
ＣＮＴ材料１０８の形成後、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、タンタルカーボンニトリド（「ＴａＣＮ」）などの接着／障壁層１１０がＣＮＴ材料１０８の上に形成され得る。図１に示されているように、接着層１１０は、スイッチング層としてのＣＮＴ材料１０８と、底部電極としての第１の金属層１０４および任意の接着層１０６とを含むＭＩＭデバイス１０５の頂部電極として機能することができる。それゆえ、次のセクションでは、接着／障壁層１１０をＭＩＭ１０５の「頂部電極１１０」と称する。
本発明に従う或る実施形態では、頂部電極１１０は、例えば同様の材料のＰＶＤに用いられるものよりも低いエネルギーレベルを必要とするものなどの、低エネルギー堆積手法を用いて堆積させられ得る。そのような代表的な堆積手法は、非共形堆積、低バイアス電力物理蒸着（low bias power physical vapor deposition（「ＬＢＰ−ＰＶＤ」））、低温ＰＶＤ、および他の類似の手法を含み得る。炭素材料上に頂部電極１１０を堆積させるために非共形低エネルギー堆積手法を使用すれば、ＣＮＴ材料１０８に対する堆積関連の損傷の可能性と、頂部電極１１０によるＣＮＴ材料１０８の浸透および／または侵入の可能性とを減少させることができる。任意の炭素ライナの使用を控える実施形態では、頂部電極１１０の堆積の有害な効果を制限するために低エネルギー堆積手法の使用は特に有利である。非共形である金属堆積手法が金属をＣＮＴ材料１０８の細孔の中に堆積させる可能性は低い。
層１０８および１１０の層スタックは、例えば、標準的なフォトリソグラフィ手法を用いて約１〜約１．５ミクロン、より好ましくは約１．２〜約１．４ミクロンのフォトレジスト（「ＰＲ」）でパターニングされ得る。小さな限界寸法および技術ノードとともに薄いＰＲ層が使用され得る。或る実施形態では、パターン転写を改善するとともにエッチング中に下にある層を保護するためにＰＲ層より下で酸化物ハードマスクが使用され得る。
前に言及したように、ＣＮＴ材料は一般的に、ＣＮＴ材料をエッチングしにくくする顕著な厚さ変化を伴う粗い表面トポグラフィを有する。本発明に従う方法は、標準的な半導体ツーリングおよび／または処理設備と完全に両立し得る非酸素ベースの化学的手法を用いてＣＮＴ材料１０８をエッチングする方法を提供する。簡略化するために、残りの論議は、ＣＮＴ材料１０８をエッチングするための代表的な手法に言及する。当業者であれば、頂部電極１１０をエッチングするために同じ手法が使用され得ることが理解できるはずである。
特に、少なくとも本発明の或る実施形態では、ＣＮＴ材料１０８は、三塩化ホウ素（「ＢＣｌ3 」）」およびジクロリン（「Ｃｌ2 」）化学的手法を用いてエッチングされ得る。例えば、ＣＮＴ材料１０８は、ＢＣｌ3 およびＣｌ2 ガスフロー入力を用いて、ＣＮＴ材料１０８をエッチングするために使用され得る塩素イオン（Ｃｌ＋）などの反応種を生成するプラズマエッチングチャンバ内でエッチングされ得る。ＢＣｌ3 対Ｃｌ2 比は、約４：１から約１．８：１まで、より一般的には約７０：１から約３：５までである。少なくとも１つの実施形態では、約１００ワットの基板バイアス電力および約４５０ワットのプラズマ電力でＣＮＴ材料１０８をエッチングするために、およそ５：２のＢＣｌ3 対Ｃｌ2 比が使用され得る。ＣＮＴ材料１０８をエッチングするためのプラズマエッチングプロセスのための代表的な処理条件が次の表１において提供されている。他の比、流量、チャンバ圧力、電力レベル、プロセス温度、および／またはエッチング速度が使用され得る。
Figure 2011520249
本発明の代替の実施形態に従って、ＣＮＴ材料１０８は、塩素およびアルゴン化学的手法を用いてエッチングされ得る。例えば、ＣＮＴ材料１０８は、ＢＣｌ3 、Ｃｌ2 およびアルゴンのガスフロー入力を用い、ＣＮＴ材料をエッチングすることのできる塩素イオン（Ｃｌ＋）およびアルゴンイオン（Ａｒ＋）などの反応種を生成するプラズマエッチングチャンバの中でエッチングされ得る。ＢＣｌ3 ：Ｃｌ2 ：Ａｒの比は約４：１：１から約１．８：１：１まで、より一般的には約７０：１：１から約３：５：５までであり得る。少なくとも１つの実施形態では、約１００ワットの基板バイアス電力でＣＮＴ材料１０８をエッチングするためにおよそ５：２：２のＢＣｌ3 ：Ｃｌ2 ：Ａｒ比が使用され、また約４５０ワットのプラズマ電力が使用され得る。ＣＮＴ材料のためのプラズマエッチングプロセスのための代表的な処理条件が次の表２において提供されている。他の比、流量、チャンバ圧力、電力レベル、プロセス温度、および／またはエッチング速度が使用され得る。
Figure 2011520249
或る実施形態では、頂部電極１１０およびＣＮＴ材料１０８は、単一のエッチングステップを用いてパターニングされ得る。他の実施形態では、別々のエッチングステップが使用され得る。例えば、頂部電極１１０は塩素プロセス（表１あるいはアルゴンの流れを有しない表２のものと同様）を用いてエッチングされ、ＣＮＴ材料１０８は塩素−アルゴン化学的手法（表２のものと同様）を用いてエッチングされ得る。他の実施形態では、単一のエッチング手続きが使用され得る（例えば、表２のように塩素−アルゴン化学を用いる）。研究によって、エッチング中にアルゴンを使用すればＣＮＴ材料１０８のエッチング速度を高めることができることが示された。
頂部電極１１０およびＣＮＴ材料１０８のエッチングは下方に第１の導体１０２まで進行してギャップ充填材料１１１を露出させる。そのようなエッチングされた層スタックはほとんど垂直の側壁１０５’を有するとともにＣＮＴ材料１０８のアンダーカットをほとんどあるいは全く有しないと観察されている。
或る実施形態では、頂部電極１１０およびＣＮＴ材料１０８をエッチングする前に、ＰＲは標準的な処理を用いて灰化され得る。他の実施形態では、ＰＲはＣＮＴ材料１０８をエッチングした後に灰化される。ＰＲが灰化される実施形態では、ＣＮＴエッチングは、約５５〜６５秒にわたって約１２５〜１７５ワットのバイアスを用い、約４５〜６０ｓｃｃｍのＢＣｌ3 、約１５〜２５ｓｃｃｍのＣｌ2 および約１５〜２５ｓｃｃｍのアルゴンを含むことができる。ＰＲが灰化されない実施形態では、より長いエッチング時間（例えば、約６０〜７０秒）とともに同一の条件が使用され得る。いずれの場合にも、ＣＮＴエッチング中、６０〜７０℃のチャック温度が使用され得る。ＣＮＴドライエッチングのための代表的な範囲は、約１００〜２５０ワットのバイアスと、約４５〜８５℃のチャック温度と、約２：１から５：１までのＢＣｌ3 ：Ｃｌ2 、および約５：１から無アルゴンまでのＡｒ：Ｃｌ2 ガス比範囲とを含む。エッチング時間は、ＣＮＴ厚さに比例し得る。
ＣＮＴ材料１０８がエッチングされた後に灰化が実行されるのであれば、例えば、灰化プロセスのバイアスおよび／または方向性構成要素は増大させられてよく、灰化プロセス中の酸素の圧力は下げられてよい。両方の属性が、ＣＮＴ材料１０８のアンダーカッティングを減少させるのに役立ち得る。カリフォルニア州サンノゼのガソニクス・インターナショナル(GaSonics International)から入手し得るイリディアアッシャー(Iridia asher)などの、任意の適切な灰化ツールが使用され得る。
少なくとも或る実施形態では、２ステップを含む灰化処理が使用される。第１の灰化ステップのための代表的なプロセス条件が次の表３において提供されている。第２の灰化ステップのための代表的なプロセス条件が次の表４において提供されている。他の流量、圧力、ＲＦ電力および／または時間が使用され得る。
Figure 2011520249
Figure 2011520249
バイアス電力は通常処理のためにゼロから増大させられてよく、灰化時間は、使用されるＰＲの厚さに比例し得る。
頂部電極１１０およびＣＮＴ材料１０８のエッチング後、層スタックは、付加的な誘電体ギャップ充填材１１１’の形成前に洗浄され得る。データは、ＥＫＣ型の洗浄ではＣＮＴ層が離層することを示しているので、スタックがエッチングされた後、希薄フッ化水素酸／硫酸洗浄が実行される。ＣＮＴエッチング後の洗浄は、ＣＮＴエッチング前にＰＲ灰化が実行されてもされなくても、モンタナ州カリスペルのセミツール(Semitool)から入手し得るレイダーツール(Raider tool) などの任意の適切な洗浄ツールで実行され得る。代表的なＣＮＴエッチング後の洗浄は、約６０秒にわたる超希薄硫酸（例えば、約１．５〜１．８重量％）および６０秒にわたる超希薄フッ化水素（「ＨＦ」）酸（例えば、約０．４〜０．６重量％）の使用を含み得る。メガソニックは使用されてもされなくてもよい。このような洗浄の後、残留フォトレジストは観察されなかった。フォトレジストがＣＮＴ材料と接触すれば、ＰＲを除去することは困難であり、ＣＮＴ材料の電気的性能は悪くなる。
それゆえ、スタックをエッチングし洗浄するステップの代表的なシーケンスは、次のとおりである。すなわち、（１）ＰＲをパターニングし、（２）パターンを酸化物ハードマスクの中に転写し、（３）ＰＲを灰化除去し（金属がＣＮＴを保護するので、ここに灰化ツールがあってよい）、（４）希薄フッ化水素酸および硫酸洗浄を用いて洗浄し、（５）ＢＣｌ3 およびＣｌ2 化学的手法を用いてスタックをエッチングし（ＣＮＴは露出しているので、エッチング後灰化は使用されない）、（６）希薄ＨＦ／硫酸洗浄を用いて再び洗浄することである。エッチングおよび洗浄ステップの後に、誘電体側壁ライナが形成され得る。
洗浄後、一般的にはギャップ充填材の堆積が行われる。しかし、誘電体ギャップ充填材料１１１’を堆積させるための一般的なＰＥＣＶＤ手法は、堆積の初期段階で生じる酸素プラズマ成分を使用することがある。この初期酸素プラズマは、ＣＮＴ材料１０８を損傷させ、アンダーカッティングおよび良くない電気的性能の原因となることがある。そのような損傷を避けるために、本発明に従う方法は、残りのギャップ充填誘電体１１１’（例えば、ＳｉＯ2 ）の堆積中にＣＮＴ材料１０８の側壁１０５’を保護するための誘電体側壁ライナ１１８を形成する。
誘電体側壁ライナ１１８は、「貧酸素」誘電体を生じさせる低酸素含有量を有する堆積化学を用いて堆積させられる。１つの代表的な実施形態では、標準的ＰＥＣＶＤ ＳｉＯ2 誘電体充填材１１１’が後に続く窒化シリコン誘電体側壁ライナ１１８が使用され得る。化学式どおりの窒化シリコンはＳｉ3 Ｎ4 であるが、化学式どおりおよび化学式どおりではない窒化シリコンを同様に指すために本願明細書では窒化シリコン（あるいは簡単に「ＳｉＮ」）が使用される。
図１の実施形態では、ギャップ充填材部分１１１’、例えば誘電体ギャップ充填材の残りが堆積させられる前に、頂部電極／ａＣ／ＣＮＴ構造物のエッチングされた層スタックの上に誘電体側壁ライナ１１８が共形に堆積させられる。誘電体側壁ライナ１１８は、好ましくは、ＣＮＴ材料１０８の外側壁１０５’を覆って、それらを誘電体充填材１１１’から絶縁させる。下にある誘電体ギャップ充填材料１１１のエッチングが生じるようにＣＮＴ材料１０８がオーバーエッチングされたならば、誘電体側壁ライナ１１８はＣＮＴ材料１０８より下へ延び得る。
或る実施形態では、誘電体側壁ライナ１１８は、約２００〜約５００オングストロームのＳｉＮを含み得る。しかし、構造は、他の層の厚さおよび／または他の材料、例えばＳｉx Ｃy Ｎz およびＳｉx Ｏy Ｎz （低Ｏ含有量を有する）などを任意に含むことができ、ここでｘ、ｙおよびｚは安定な化合物をもたらす非ゼロ数である。
画定された頂部電極／ＣＮＴ構造物をＳｉＯ2 または他の誘電体充填材１１１’で絶縁することができ、その後に頂部電極１１０、ギャップ充填材１１１’および誘電体側壁ライナ１１８を共同露出させるために平坦化することができる。第２の導体１１２が平坦面の上に形成され、頂部電極１１０を露出させることができる。第２の導体１１２は、ＴｉＮ、ＴａＮ、ＷＮ、Ｍｏ、あるいは同様の材料などの障壁／接着層１１４と、金属層１１６（例えば、タングステンまたは他の伝導性材料）とを含むことができる。
ＭＩＭデバイス１０５は、メモリセル１００のために抵抗率スイッチング記憶素子として役立つことができる。ＣＮＴ材料１０８はメモリセルの記憶素子の抵抗率スイッチング部分を形成することができ、記憶素子は２つ以上の抵抗率状態の間でスイッチングするように成されている。例えば、ＭＩＭデバイス１０５は、ダイオード、トンネル接合、または薄膜トランジスタ（「ＴＦＴ」）などのステアリング素子と直列に結合され得る。少なくとも１つの実施形態では、ステアリング素子は多結晶質垂直ダイオードを含むことができる。
メモリ動作は、高いバイアス電圧（例えば、＞４Ｖ）の印加によるＣＮＴスタック可能層１０８における双安定抵抗変化に基づく。メモリセルを通る電流は、ＣＮＴ材料１０８の抵抗により調整される。メモリセルは、ＣＮＴ材料１０８の抵抗を変化させない低電圧で読み出される。或る実施形態では、２つの状態間の抵抗率の差は１００倍を上回り得る。メモリセルは、例えば、ステアリング素子（例えば、ダイオード）に対する高い順方向バイアスの印加によって、「０」から「１」へ変化させられ得る。メモリセルは、高い順方向バイアスの印加によって逆に「１」から「０」へ変化させられ得る。前述したように、この集積化方式は、垂直柱ダイオードの代わりのステアリング素子としてのＴＦＴまたはトンネル接合と直列のＣＮＴ材料を含むように拡張され得る。ＴＦＴまたはトンネル接合ステアリング素子は平坦あるいは垂直であり得る。
本発明の第２の代表的な実施形態に従って、マイクロエレクトロニクス構造の形成は、底部電極および頂部電極の間に配置されている炭素膜と、炭素ベースの材料を誘電体充填ステップの間の劣化から守るために設けられる誘電体側壁ライナとを有する、ＭＩＭデバイスと直列のダイオードの形成を含む。誘電体ライナおよびその使用は、標準的な半導体製造装置と両立する。
図２は、本発明に従って提供される代表的なメモリセル構造２００の横断面立面図である。図２Ａおよび２Ｂは、異なる順序で形成されるメモリセルの層を描いている。図２Ａでは、メモリセル構造２００は、誘電体側壁ライナと、底部電極および頂部電極の間に配置されているＣＮＴ膜とを有するＭＩＭデバイスより下に配置されているダイオードを含む。図２Ｂでは、メモリセル構造２００’は、ＭＩＭデバイスより上に配置されているダイオードを有する。
図２Ａに示されているように、メモリセル構造２００は、基板（図示せず）の上に形成された第１の導体２０２を含む。第１の導体２０２は、Ｗ、Ｃｕ、Ａｌ、Ａｕ、または他の金属層などの第１の金属層２０３と、第１の金属層２０３の上に形成されたＴｉＮ、ＴａＮまたは類似層などの第１の障壁／接着層２０４とを含むことができる。図２Ｂに示されているように、第１の導体２０２はＭＩＭ層スタック構造２０５の下側部分を含んでＭＩＭ２０５の底部電極として機能することができる。一般的に、複数の第１の導体２０２が設けられて、例えば、パターニングされエッチングされ、例えば各々の第１の導体２０２の間にＳｉＯ2 または他の誘電体材料絶縁を使用することによって、互いから絶縁させることができる。
垂直ｐｉｎ（またはｎｉｐ）ダイオード２０６が第１の導体２０２より上に形成される。例えば、ダイオード２０６は多結晶質（例えば、ポリシリコン、ポリゲルマニウム、シリコン−ゲルマニウム合金など）ダイオードを含むことができる。ダイオード２０６は、第１のタイプ（例えば、ｎ形）のドーパントで強くドープされた半導体材料の層２０６ｎと、真性のあるいは軽くドープされた半導体材料の層２０６ｉと、第２のタイプ（例えば、ｐ形）のドーパントで強くドープされた半導体材料の層２０６ｐとを含むことができる。あるいは、図２Ｂに示されているダイオード２０６と類似して、ダイオード２０６の層２０６ｎ、２０６ｉ、および２０６ｐの垂直方向順序は逆にされてもよい。
或る実施形態では、任意のシリサイド領域２０６ｓがダイオード２０６の上に形成され得る。あらゆる目的のためにその全体が本願明細書において参照により援用されている米国特許第７，１７６，０６４号（特許文献７）に記載されているように、チタンおよびコバルトなどのシリサイド形成材料が、アニーリング中、堆積したシリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子面間隔はシリコンのものに近くて、そのようなシリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための「結晶化テンプレート」または「シード」として役立ち得ると思われる（例えば、シリサイド層は、アニーリング中、ダイオード２０６の結晶構造を強化する）。これにより、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムのダイオードのために同様の結果が成し遂げられ得る。ダイオード２０６を結晶化させるためにシリサイド領域２０６ｓを用いる或る実施形態では、完成した構造にシリコン領域２０６ｓが残らないように、シリサイド領域２０６ｓは、そのような結晶化の後に除去され得る。
ＴｉＮまたは他の接着／障壁層または層スタック２０７がダイオード２０６より上に形成され得る。或る実施形態では、接着／障壁層２０７は、第１の接着／障壁層２０７ａと、Ｗなどの金属層２０７ｂと、ＴｉＮなどのさらなる接着／障壁層２０７ｃとを含む層スタック２０７を含むことができる。
層スタック２０７が使用される場合には、層２０７ａおよび２０７ｂは、化学的機械的平坦化（「ＣＭＰ」）ストップ層および／またはエッチングストップ層として作用し得る金属ハードマスクとして役立つことができる。そのような手法は、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００６年５月３１日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH 」という米国特許出願第１１／４４４，９３６号（特許文献８）に開示されている。例えば、ダイオード２０６と層２０７ａおよび２０７ｂとを支柱を形成するためにパターニングしエッチングすることができ、それらの支柱の間に誘電体充填材料２１１が形成され得る。スタックは、その後、ギャップ充填材２１１および層２０７ｂを共同露出させるためにＣＭＰまたはエッチバックなどによって平坦化され得る。その後、層２０７ｃが層２０７ｂ上に形成され得る。あるいは、層２０７ｃは、ダイオード２０６と層２０７ａおよび２０７ｂとともにパターニングされエッチングされ得る。或る実施形態では、層２０７ｃは除去されてもよく、ＣＮＴ材料は金属層２０７ｂ（例えば、Ｗ）と直に接続してもよい。
その後、（前に説明したように）任意の適切なＣＮＴ形成プロセスを用いてＣＮＴ材料２０８が接着／障壁層または層スタック２０７の上に形成され得る。ＣＮＴ材料２０８の堆積／形成後、前に説明したように、任意の第２の炭素ベース材料層（図示せず）が、ＣＮＴ材料２０８を覆う保護ライナとして形成され得る。ＣＮＴ材料２０８の堆積／形成後、ＴｉＮ、ＴａＮ、ＷＮ、Ｍｏなどの第２の接着／障壁層２１０がＣＮＴ材料２０８の上に形成される。
図２Ａに示されているように、接着層２０７は、スイッチング層としてのＣＮＴ材料２０８と頂部電極としての接着層２１０とを含むＭＩＭ層スタック２０５の底部電極として機能することができる。それゆえ、次のセクションでは、図２Ａに関して接着／障壁層２０７を「底部電極２０７」と称する。同様に、接着／障壁層２１０は、図２Ａおよび図２ＢのＭＩＭ２０５の「頂部電極２１０」と称される。頂部電極２１０は、前に論じたように、低エネルギー堆積手法を用いて堆積させられ得る。（図に示されているように、）付加的なハードマスクおよび／またはＣＭＰストップ層２１４も形成され得る。
接着層（図示せず）および伝導層２１６を含み得る頂部導体２１２の形成前に、図１に関して前に論じたように、層スタックはパターニングおよびエッチングされ得る。前に言及した支柱を作るためにエッチングプロセスが行われるとすれば、エッチングは層２０８、２１０に適用され、またことによると２０７ｃおよび２１４にも適用され得る。例えば、層２１４、２１０はＣＮＴ材料２０８のためのハードマスクおよび／またはＣＭＰストップとして役立ち得る。
或る実施形態では、ＣＮＴ材料２０８は、第２の接着／障壁層２１０のために使用されるエッチングステップとは異なるエッチングステップを用いてエッチングされ得る。他の実施形態では、単一のエッチングステップが使用され得る。そのようなエッチングされた膜スタックは、ほぼ垂直の側壁２０５’を有するとともにＣＮＴ材料２０８のアンダーカットをほとんどあるいは全く有しないということが観察されている。或る実施形態では、ＣＮＴ材料２０８は、下にある誘電体ギャップ充填材料２１１のエッチングが生じ得るように、オーバーエッチングされ得る。
頂部電極２１０およびＣＮＴ材料２０８のエッチング後、付加的な誘電体ギャップ充填材２１１’の堆積前に層スタックは洗浄され得る。洗浄後、ギャップ充填材２１１’の堆積前に、酸素に富むギャップ充填誘電体２１１’（例えば、ＳｉＯ2 ）の堆積の間のＣＮＴ材料２０８の側壁２０５’を保護するために貧酸素堆積化学的手法（例えば、高酸素プラズマ成分なし）で誘電体側壁ライナ２１８が形成され得る。誘電体側壁ライナ２１８は、誘電体前充填材ライナと称されてもよい。
図２の実施形態では、標準的なＰＥＣＶＤ ＳｉＯ2 誘電体充填材２１１’が後に続く窒化シリコン誘電体側壁ライナ２１８が使用され得る。窒化シリコン誘電体側壁ライナ２１８は、化学式どおりおよび／または化学式どおりでない窒化シリコンを含むことができる。或る実施形態では、誘電体側壁ライナ２１８は約２００〜約５００オングストロームのＳｉＮを含むことができる。しかし、この構造は、他の層の厚さおよび／または他の材料、例えばＳｉx Ｃy Ｎz およびＳｉx Ｏy Ｎz （低Ｏ含有量を有する）などを任意に含むことができ、ここでｘ、ｙおよびｚは安定な化合物をもたらす非ゼロ数である。
誘電体側壁ライナ２１８は、例えば誘電体ギャップ充填材の残りなどのギャップ充填材部分２１１’が堆積させられる前に頂部電極／ａＣ／ＣＮＴ構造物の層スタックの上に共形に堆積させられる。誘電体側壁ライナ２１８は、好ましくはＣＮＴ材料２０８の外側壁２０５’を覆い、それらを誘電体充填材２１１’から絶縁させる。下にある誘電体ギャップ充填材料２１１のエッチングが生じるようにＣＮＴ材料２０８がオーバーエッチングされる実施形態では、誘電体側壁ライナ２１８はＣＮＴ材料１０８より下へ延びることができる。
頂部電極／ＣＮＴ構造物の画定された層スタックは、ＳｉＯ2または他の誘電体充填材２１１’で絶縁させられた後、頂部電極２１０、ギャップ充填材２１１’、およびＳｉＮ誘電体側壁ライナ２１８を共同露出させるために平坦化される。第２の接着／障壁層２１０の上に、あるいは、層２１４がハードマスクとして使用されて層２０８および２１０とともにエッチングされるならば層２１４の上に第２の導体２１２が形成される。第２の導体２１２は、図１および２に示されているように、ＴｉＮ、ＴａＮ、ＷＮまたは類似の層などの障壁／接着層と、Ｗまたは他の伝導層などの金属層２１６とを含むことができる。
図１とは対照的に、図２は、接着／障壁層２１０上に、スタックがエッチングされる前に堆積させられたタングステンの層２１４を描き、層２１４もエッチングされる。層２１４は、その下の層をエッチングするのに役立つ金属ハードマスクとして作用することができる。層２１４および２１６が両方ともタングステンであり得る限り、それらは互いによく接着するはずである。任意に、ＳｉＯ2 ハードマスクが使用され得る。
１つの代表的な実施形態では、例えば前に援用されている特許文献６に記載されているように、ＳｉＮ誘電体側壁ライナ２１８が形成され得る。
図２Ｂに示されているように、マイクロエレクトロニクス構造２００’は、他の層の再配置を生じさせてＣＮＴ材料２０８より上に置かれたダイオード２０６を含むことができる。特に、ＣＮＴ材料２０８は、図２Ａに示されているように接着／障壁層２０４上に、あるいは図２Ｂに示されているように下側導体２０２上に直接堆積させられ得る。下側導体からのタングステンは、例えば、ＣＮＴ材料２０８の形成を、それが成長させられるのであれば、触媒的に助けることができる。タングステンは、炭素によく付着するようにも思われる。接着／障壁層２１０を炭素ベースのスイッチング層２０８上に直接形成することができ、その後に、場合によってはシリサイド領域２０６ｓを含むことのあるダイオード２０６が形成される。接着／障壁層２０７がダイオード２０６上に（シリサイド領域２０６ｓを伴って、あるいは伴わずに）形成され得る。
図２Ｂは層２０７上にタングステンなどの層２１４を描き、この層２１４は、好ましくは同じくタングステンから作られる第２の導体２１２の金属層２１６に対して金属ハードマスクおよび／または接着層として役立つことができる。スタックは、前に説明したように、パターニングされエッチングされて支柱になることができる。或る実施形態では、層２０６、２０７、２０８、２１０、および２１４の層スタック全体が、単一のフォトリソグラフィステップを用いてパターニングされ得る。
図１に関して言及した任意の酸化物ハードマスクより上に、あるいはその代わりに、構造物サイズ、例えば限界寸法をさらに減少させるためにシリコンの層が形成されて可縮ハードマスクとして使用され得る。或る実施形態では、シリコンは、ＰＥＣＶＤ手法を用いて堆積させられたときに非晶質である。シリコンハードマスクを形成するためにＰＲ層をパターニングしてパターンを非晶質シリコン内にエッチングした後、シリコンハードマスクはパターンの限界寸法を減少させるために収縮させられ得る。
誘電体側壁ライナ２１８は、柱と、第１の導体２０２を絶縁させる誘電体充填材２１１との上に共形に堆積させられ得る。この場合、誘電体側壁ライナ２１８は、第１の導体２０２と第２の導体２１２との間の層スタックの高さ全体に沿って上方に延びることができる。ギャップ充填材２１１’、金属ハードマスク層２１４、および誘電体側壁ライナ２１８を共同露出させるための平坦化の後に、図２Ｂに示されている構造２００’を達成するために頂部導体２１２が形成される。
本発明の第３の代表的な実施形態に従って、マイクロエレクトロニクス構造の形成は、メモリセルを含むモノリシックな３次元メモリアレイの形成を含み、各メモリセルは、底部電極と頂部電極との間に配置されて誘電体側壁ライナにより覆われた炭素ベースの記憶素子を有するＭＩＭデバイスを含む。炭素ベース記憶素子は、頂部電極が浸透しておらず、かつ好ましくは浸潤してもいない、無損傷あるいは低損傷のＣＮＴ材料を覆う任意の炭素ベース保護層を含むことができる。ＭＩＭ内の頂部電極は、任意に、低エネルギー堆積手法を用いて堆積させられ得る。
図３は、本発明の第３の代表的な実施形態に従って形成された代表的なメモリセルのメモリアレイ３００の一部分を示す。第１のメモリレベルは基板より上に形成され、それより上に追加のメモリレベルが形成され得る。メモリアレイ形成に関する詳しいことは、本願明細書において参照により援用されている特許文献に記載され、そのようなアレイは、本発明の実施形態に従う方法および構造を使用することから利益を得ることができる。
図３に示されているように、メモリアレイ３００は、ワード線またはビット線としてそれぞれ役立ち得る第１の導体３１０および３１０’と、支柱３２０および３２０’（各支柱３２０、３２０’はメモリセルを含む）と、ビット線またはワード線としてそれぞれ役立ち得る第２の導体３３０とを含むことができる。第１の導体３１０、３１０’は、第２の導体３３０に対して実質的に垂直に描かれている。メモリアレイ３００は、１つ以上のメモリレベルを含むことができる。第１のメモリレベル３４０は第１の導体３１０、支柱３２０および第２の導体３３０の組み合わせを含むことができ、第２のメモリレベル３５０は第２の導体３３０、支柱３２０’および第１の導体３１０’を含むことができる。このようなメモリレベルの製造は、本願明細書において参照により援用されている特許文献に詳しく記載されている。
本発明の実施形態は、モノリシックな３次元メモリアレイを形成するために有用である。モノリシックな３次元メモリアレイは、複数のメモリレベルがウェハなどの単一の基板より上に、介在する基板なしで、形成されるものである。１つのメモリレベルを形成する層は、既存の１つまたは複数のレベルの層の上に直接堆積あるいは成長させられる。対照的に、積層されたメモリは、Leedy の米国特許第５，９１５，１６７号（特許文献９）のように、複数のメモリレベルを別々の基板上に形成してそれらのメモリレベルを互いの上に接着させることによって構築されている。それらの基板は接着の前に薄くされるかあるいはメモリレベルから除去されるけれども、メモリレベルは初めに別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
関連するメモリが、２００４年９月２９日に出願されたHernerらの「NONVOLATILE MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH- AND LOW-IMPEDANCE STATES」という米国特許出願第１０／９５５，５４９号（特許文献１０）に記載され、あらゆる目的のためにその全体が本願明細書において参照により援用されている。特許文献１０は、図２のダイオード２０６のような垂直に向けられたｐｉｎダイオードを含むモノリシックな３次元メモリアレイを記述している。形成されたとき、特許文献１０のｐｉｎダイオードのポリシリコンは高抵抗状態にある。プログラミング電圧を印加すると、ポリシリコンの性質は恒久的に変化して低抵抗となる。あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年６月８日に出願されたHernerらの「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL 」という米国特許出願第１１／１４８，５３０号（特許文献１１）により充分に記載されているように、変化はポリシリコンにおける結晶配列の程度の高まりによって引き起こされると考えられる。
他の１つの関連するメモリがHernerらの米国特許第７，２８５，４６４号（特許文献１２）に記載され、その全体が本願明細書において参照により援用されている。特許文献１２に記載されているように、ｐｉｎダイオードの高さを小さくすると有利である。ダイオードが短ければ、必要なプログラミング電圧は低く、隣接するダイオード間のギャップのアスペクト比は小さくなる。非常にアスペクト比の高いギャップを隙間（欠損）がないように充填するのは困難である。逆バイアス時のダイオードの電流リークを減少させるために真性領域については少なくとも６００オングストロームの厚さが好ましい。強くｎ形ドープされた層より上に貧シリコン真性層があって、その両者がシリコン−ゲルマニウムの薄い真性キャッピング層で分離されているダイオードを形成すれば、ドーパントのプロファイルのより鋭い遷移が考慮され、従ってダイオードの全高が小さくされることになる。
特に、類似するメモリレベルの製造に関する詳細な情報が、前に援用されている特許文献１０および特許文献１２で提供されている。関連するメモリの製造に関するより多くの情報が、本発明の譲受人により所有され、あらゆる目的のためにその全体が本願明細書において参照により援用されている、Hernerらの「A HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献１３）で提供されている。本発明を不明瞭にしないために、この詳細は本願明細書において繰り返して述べられないけれども、これらあるいは他の援用されている特許または特許出願のどの教示も除外されるべく意図されてはいない。前の例が非限定的であることおよび本願明細書において提供されている詳細は、結果が本発明の範囲内に属するような改変、省略あるいは拡張がなされ得るということが理解されるはずである。
前の記述は本発明の代表的な実施形態を開示している。前に開示された装置および方法の、本発明の範囲に属する改変は、当業者にとってすべて明らかになるはずである。従って、本発明は代表的な実施形態と関連して開示されたけれども、添付の特許請求の範囲により定義される発明の趣旨および範囲に他の実施形態が属し得るということが理解されるべきである。

Claims (38)

  1. 基板の上に形成されたカーボンナノチューブ（「ＣＮＴ」）膜をエッチングする方法であって、
    前記基板をマスキング層でコーティングするステップと、
    前記マスキング層をパターニングするステップと、
    前記パターニングされたマスキング層を通して非酸素ベースの化学的手法を用いて前記ＣＮＴ膜をエッチングするステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記ＣＮＴ膜をエッチングするステップは、
    前記基板をプラズマエッチングチャンバの中に装填するステップと、
    三塩化ホウ素（「ＢＣｌ3 」）およびジクロリン（「Ｃｌ2 」）を用いて前記基板をエッチングするステップと、
    を含む方法。
  3. 請求項２記載の方法において、
    前記基板をエッチングするステップは、約７０：１から約３：５までのＢＣｌ3 対Ｃｌ2 比を用いることを含む方法。
  4. 請求項２記載の方法において、
    前記基板をエッチングするステップは、約４：１から約１．８：１までのＢＣｌ3 対Ｃｌ2 比を用いることを含む方法。
  5. 請求項２記載の方法において、
    前記基板をエッチングするステップは、約５：２のＢＣｌ3 対Ｃｌ2 比を用いることを含む方法。
  6. 請求項２記載の方法において、
    前記基板をエッチングするステップは、アルゴン（「Ａｒ」）を用いることをさらに含む方法。
  7. 請求項６記載の方法において、
    前記基板をエッチングするステップは、約７０：１：１から約３：５：５までのＢＣｌ3 対Ｃｌ2 対Ａｒ比を用いることを含む方法。
  8. 請求項６記載の方法において、
    前記基板をエッチングするステップは、約４：１：１から約１．８：１：１までのＢＣｌ3 対Ｃｌ2 対Ａｒ比を用いることを含む方法。
  9. 請求項６記載の方法において、
    前記基板をエッチングするステップは、約５：２：２のＢＣｌ3 対Ｃｌ2 対Ａｒ比を用いることを含む方法。
  10. 請求項１記載の方法において、
    前記マスキング層は、フォトレジストを含む方法。
  11. 請求項１０記載の方法において、
    前記フォトレジストを灰化するステップをさらに含む方法。
  12. 請求項１１記載の方法において、
    前記フォトレジストは、前記基板をエッチングする前に灰化される方法。
  13. 請求項１１記載の方法において、
    前記フォトレジストは、前記基板をエッチングした後に灰化される方法。
  14. 請求項１１記載の方法において、
    前記灰化するステップは、２ステップ灰化手続きを含む方法。
  15. 請求項１記載の方法を用いて形成されたメモリセル。
  16. メモリセルを形成する方法であって、
    基板より上にカーボンナノチューブ（「ＣＮＴ」）材料の層を形成するステップと、
    三塩化ホウ素（「ＢＣｌ3 」）およびジクロリン（「Ｃｌ2 」）ならびに約５０および約１５０ワットの間の基板バイアス電力を用いて前記ＣＮＴ材料をプラズマエッチングチャンバ内でエッチングするステップと、
    を含む方法。
  17. 請求項１６記載の方法において、
    前記基板バイアス電力は、約８５および約１１０ワットの間にある方法。
  18. 請求項１６記載の方法において、
    前記基板バイアス電力は、約１００ワットである方法。
  19. 請求項１６記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、約７０：１から約３：５までのＢＣｌ3 対Ｃｌ2 比を用いることを含む方法。
  20. 請求項１６記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、約４：１から約１．８：１までのＢＣｌ3 対Ｃｌ2 比を用いることを含む方法。
  21. 請求項１６記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、約５：２のＢＣｌ3 対Ｃｌ2 比を用いることを含む方法。
  22. 請求項１７記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、アルゴン（「Ａｒ」）を用いることをさらに含む方法。
  23. 請求項２２記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、約７０：１：１から約３：５：５までのＢＣｌ3 対Ｃｌ2 対Ａｒ比を用いることを含む方法。
  24. 請求項２２記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、約４：１：１から約１．８：１：１までのＢＣｌ3 対Ｃｌ2 対Ａｒ比を用いることを含む方法。
  25. 請求項２２記載の方法において、
    前記ＣＮＴ材料をエッチングするステップは、約５：２：２のＢＣｌ3 対Ｃｌ2 対Ａｒ比を用いることを含む方法。
  26. 請求項１７記載の方法において、
    前記ＣＮＴ層に結合されるステアリング素子を形成するステップをさらに含む方法。
  27. 請求項２６記載の方法において、
    前記ステアリング素子は、ダイオードを含む方法。
  28. 請求項２７記載の方法において、
    前記ステアリング素子を形成するステップは、
    前記基板より上にシリコンの１つ以上の層を形成するステップと、
    前記シリコンの１つ以上の層をエッチングするステップと、
    を含む方法。
  29. 請求項２８記載の方法において、
    前記シリコンの１つ以上の層と前記ＣＮＴ層とを単一のエッチングステップでエッチングするステップを含む方法。
  30. 請求項２８記載の方法において、
    前記シリコンの１つ以上の層と前記ＣＮＴ層とを別々にエッチングするステップを含む方法。
  31. 請求項１７記載の方法を用いて形成されたメモリセル。
  32. メモリセルを形成する方法であって、
    基板より上にカーボンナノチューブ（「ＣＮＴ」）材料の層を形成するステップと、
    ほとんど垂直の側壁を有するとともに前記ＣＮＴ材料のアンダーカットをほとんどあるいは全く有しないように前記ＣＮＴ材料をエッチングするために非酸素ベースの化学的手法を用いるステップと、
    を含む方法。
  33. 請求項３２記載の方法において、
    前記ＣＮＴ層に結合されるステアリング素子を形成するステップをさらに含む方法。
  34. 請求項３３記載の方法において、
    前記ステアリング素子は、ダイオードを含む方法。
  35. 請求項３４記載の方法において、
    前記ステアリング素子を形成するステップは、
    前記基板より上にシリコンの１つ以上の層を形成するステップと、
    前記シリコンの１つ以上の層をエッチングするステップと、
    を含む方法。
  36. 請求項３５記載の方法において、
    前記シリコンの１つ以上の層と前記ＣＮＴ層とを単一のエッチングステップでエッチングするステップを含む方法。
  37. 請求項３５記載の方法において、
    前記シリコンの１つ以上の層と前記ＣＮＴ層とを別々にエッチングするステップを含む方法。
  38. 請求項３２記載の方法を用いて形成されたメモリセル。
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