JP2011259653A - パワーマネージメント回路およびそれを内蔵する高周波回路ic - Google Patents
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Abstract
【解決手段】第1の電源電圧から出力電圧を生成するパワーマネージメント回路において,第1の電源電圧の立ち上がりに応答して,立ち上げる第2の電源発生回路と,第1の電源電圧の立ち上がりに応答して,立ち下げる第3の電源発生回路と,グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し第1,第2の出力トランジスタのオン,オフ制御する第1の制御回路と,第2の出力トランジスタのゲートを制御する第2の制御回路と,第1の電源電圧の立ち上がり後の初期動作期間経過後に,第1の電源電圧が第1の電圧のときに第2の制御回路をイネーブルに制御し,第1の電源電圧が第1の電圧より低い第2の電圧のときに第1の制御回路をイネーブルに制御するパワーマネージメント制御回路とを有する。
【選択図】図3
Description
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第2の電源配線をグランドから前記グランドと前記第1の電源電圧との間の第2の電源電圧に立ち上げる第2の電源発生回路と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第3の電源配線を第1の電源電圧から前記第1の電源電圧とグランドとの間の第3の電源電圧に立ち下げる第3の電源発生回路と,
前記グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し,前記第1,第2の出力トランジスタの接続端子から出力電圧が生成される出力回路と,
前記グランドの配線と前記第2の電源配線との間に設けられ,前記第1,第2の出力トランジスタのゲートを制御してオン,オフ制御する第1の制御回路と,
前記第3の電源配線と前記第1の電源配線との間に設けられ,前記第2の出力トランジスタのゲートを制御する第2の制御回路と,
前記第1の電源電圧の立ち上がり後の初期動作期間経過後に,前記第1の電源電圧が第1の電圧のときに前記第2の制御回路をイネーブルに制御し前記第1の制御回路をディセーブルに制御し,前記第1の電源電圧が前記第1の電圧より低い第2の電圧のときに前記第2の制御回路をディセーブルに制御し前記第1の制御回路をイネーブルに制御するパワーマネージメント制御回路と,を有する。
図9は,基準電圧生成回路11の回路図である。基準電圧生成回路11は,グランドVssと第1の電源VDD1の第1の電源配線との間に設けられた比較的大きい抵抗値で等しい抵抗値を有する抵抗R301,R302と,等しい容量値を有するキャパシタC301,C302を有する。そして,抵抗R301,R302の接続ノードに基準電圧Vref1が生成される。この基準電圧Vref1は,第1の電源VDD1の1/2の電圧VDD1/2に常時追従する。また,基準電圧生成回路11は,大きな抵抗R301,R302を使用しているため,基準電圧Vref1の駆動能力は余り大きくはない。したがって,第2,第3の電源発生回路12,13が設けられている。
図10は,立ち上がり時バイアス回路11の回路図である。また,図11は,立ち上がり時バイアス回路11の電源VDD1の立ち上がり時の動作波形図である。立ち上がり時バイアス回路11は,基準電圧Vref1の配線と出力トランジスタM2のゲートである第1のノードNd1との間を接続するスイッチを有し,そのスイッチはNチャネルトランジスタM107とPチャネルトランジスタM108と,PチャネルトランジスタM109とからなる。そして,トランジスタM107のゲートは,CR時定数回路R101,C102とインバータ105とが生成するノードA2の電圧に制御され,トランジスタM108は,CR時定数回路R104,C103とインバータ106とが生成するノードA4の電圧に制御される。また,トランジスタM109のゲートは,バイアスイネーブル信号BIAS_ENにより制御される。
図12は,出力端子保護回路18の回路図である。出力端子保護回路18は,第1の電源VDD1を立ち上げたときに出力トランジスタM2のソースである第2のノードNd2を第1の電源VDD1を切り離してハイインピーダンスになり,第3の電源VDD3が第1の電源VDD1からVDD1-3Vに低下するときに短絡状態になり第2のノードNd2を第1の電源VDD1に接続する。そのために,PチャネルトランジスタM701が設けられている。トランジスタM701のゲートにはキャパシタC702と抵抗R703とからなる時定数回路が設けられている。
図13は,第2の電源発生回路12の回路図である。第2の電源発生回路は,第1の電源VDD1から第2の電源VDD2の出力端子に設けられた電源VDD2安定化のためのキャパシタC411をチャージ回路413により充電して出力端子の電圧をグランドVssからVss+3Vに立ち上げる。そのために,第2の電源VDD2の電圧をモニタするモニタ回路412と,第2の基準電圧Vref2を生成するバンドギャップレファレンス回路401と,オペアンプ402とを有する。さらに,オペアンプ402の出力に応じて第1の電源VDD1から第2の電源VDD2にチャージ電流を供給するチャージ回路413を有する。
図14は,第3の電源発生回路13の回路図である。第3の電源発生回路は,VDD3参照電圧発生回路514と,それが生成する第3の基準電圧Vref3と第3の電源VDD3とを比較するオペアンプ515と,オペアンプの出力ノードA12で駆動されるトランジスタM510を有するディスチャージ回路516とを有する。第3の電源VDD3の出力端子と第1の電源VDD1の配線との間には,出力安定化のためのキャパシタC513と,抵抗R512が設けられている。
図15は,PMM制御回路17の回路図である。PMM制御回路17は,図3に示されるとおり第2の電源VDD2とグランドVssとの間に設けられている。したがって,図15中のコンパレータやアンドゲート,インバータなどは第2の電源VDD2に接続されている。PMM制御回路は,第1の電源VDD1が立ち上がる初期動作では,バイアスイネーブル信号BIAS_ENをLレベルにし,制御信号LDO_EN,DCDC_ENを共にLレベルにする。また,出力端子VLが所定の電圧に上昇した後の通常動作では,第1の電源VDD1の電圧レベルに応じて,LDO制御回路15かDCDC制御回路16かいずれかをイネーブルにする。すなわち,第1の電源VDD1が6Vと高い電圧の場合は,LDOイネーブル信号LDO_ENをHレベル,DCDCイネーブル信号DCDC_ENをLレベルにして,LDO制御回路15をイネーブルにしDCDC制御回路16はディセーブルにする。逆に,第1の電源VDD1が4Vと低い電圧の場合は,DCDCイネーブル信号DCDC_ENをHレベルに,LDOイネーブル信号LDO_ENをLレベルにし,LDO制御回路15をディセーブルにし,DCDC制御回路16をイネーブルにする。
図16は,LDO制御回路15の回路図である。図中,LDO制御回路15に加えて,出力トランジスタM1,M2も示されている。LDO制御回路15と出力トランジスタM2がLDO回路となる。
図17は,DCDC制御回路16の回路図である。DCDC制御回路16は,グランドVssと第2の電源VDD2との間に設けられる。DCDC制御回路16は,出力トランジスタM1,M2を交互にオン,オフ制御するパルス信号をノードNd1,Nd3に生成し,出力電圧VDD4を所望の電圧に制御する。DCDC制御回路16と出力トランジスタM1,M2と,インダクタL1と,キャパシタC1がDCDCコンバータ,またはスイッチングレギュレータである。DCDCコンバータはLDO回路より変換効率が高い。しかし,出力トランジスタM2のゲートにパルス信号が印加されるので,DCDC制御回路16は第1の電源VDD1が高い6Vのときは出力トランジスタM2の保護のため動作せず,第1の電源VDD1が低い4Vのときに動作する。第1の電源VDD1が低いときは電池駆動であるので,効率の高いDCDCコンバータが動作するのが望ましい。
図18は,第1の電源VDD1が高い電圧6Vのときのタイミングチャートである。時間t0で第1の電源VDD1が立ち上がると,基準電圧Vref1もVDD1/2=3Vに立ち上がる。第3の電源VDD3は,キャパシタC513(図14)のカップリングによりVDD1と共に6Vに立ち上がる。立ち上がり時バイアス回路14により第1のノードNd1がVref1=3Vとなり,出力トランジスタM2は保護される。また,出力端子保護回路18内のトランジスタM701(図12)の寄生容量によるカップリングにより,第2のノードNd2は第1の電源VDD1の上昇と共に上昇する。ただし,出力トランジスタM2のゲートがVref1であるので,第2のノードNd2はVref1+Vth(M2)までしか上昇せず,出力トランジスタM1は破壊されない。
外部から第1の電源電圧を供給される第1の電源配線と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第2の電源配線をグランドから前記グランドと前記第1の電源電圧との間の第2の電源電圧に立ち上げる第2の電源発生回路と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第3の電源配線を第1の電源電圧から前記第1の電源電圧とグランドとの間の第3の電源電圧に立ち下げる第3の電源発生回路と,
前記グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し,前記第1,第2の出力トランジスタの接続端子から出力電圧が生成される出力回路と,
前記グランドの配線と前記第2の電源配線との間に設けられ,前記第1,第2の出力トランジスタのゲートを制御してオン,オフ制御する第1の制御回路と,
前記第3の電源配線と前記第1の電源配線との間に設けられ,前記第2の出力トランジスタのゲートを制御する第2の制御回路と,
前記第1の電源電圧の立ち上がり後の初期動作期間経過後に,前記第1の電源電圧が第1の電圧のときに前記第2の制御回路をイネーブルに制御し前記第1の制御回路をディセーブルに制御し,前記第1の電源電圧が前記第1の電圧より低い第2の電圧のときに前記第2の制御回路をディセーブルに制御し前記第1の制御回路をイネーブルに制御するパワーマネージメント制御回路と,を有するパワーマネージメント回路。(通常動作状態のときに第1の電源電圧に応じて第1または第2の制御回路が出力トランジスタを制御する)
(付記2)
付記1において,
さらに,前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに追従して当該第1の電源電圧とグランドとの間の第1の基準電圧を出力する基準電圧発生回路と,
前記第1の基準電圧が出力される第1の基準電圧配線と前記第2の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し,
前記立ち上がり時バイアス回路は,前記初期動作期間中に前記基準電圧配線と前記第2の出力トランジスタのゲートとを接続し,前記初期動作期間経過後に非接続にするパワーマネージメント回路。(初期動作期間中は,基準電圧が第2の出力トランジスタのゲートに印加される)
(付記3)
付記2において,
さらに,前記第2のトランジスタと第1の電源配線との間に設けられ,前記初期動作期間中,前記第1の電源電圧の立ち上がり後ハイインピーダンス状態になり,前記第3の電源配線が前記第3の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。
付記3において,
前記パワーマネージメント制御回路は,前記出力端子保護回路が短絡状態になった後,前記第1,第2の出力トランジスタの接続端子の電圧が所定の電位に達したときに,前記第1,第2の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。(接続端子VLが立ち上がってからLDOをイネーブルにして,VLを制御する)
(付記5)
付記2〜5のいずれかにおいて,
前記第1の制御回路は,前記出力電圧の電位に応じて前記第1,第2の出力トランジスタを交互にオン,オフ制御して,前記出力端子に接続されるインダクタンス素子を介して所望の前記出力電圧を生成させるDCDCコンバータ用制御回路であり,
前記第2の制御回路は,前記接続端子の電圧を所望の電圧にするように前記第2の出力トランジスタのゲート電圧を制御するLDO制御回路であるパワーマネージメント回路。(LDOがVLを3Vに維持するので,M1が保護される)
(付記6)
付記2〜5のいずれかにおいて,
前記第2の電源生成回路は,前記第2の電源配線の電圧に対応するモニタ電圧と第2の基準電圧とを比較する第1のオペアンプと,前記第1のオペアンプの出力に応じて前記第1の電源配線から前記第2の電源配線に供給される電流を発生するチャージ回路とを有し,
前記チャージ回路は,前記第1の基準電圧がゲートに印加されるカスコードトランジスタにより,前記第1の電源配線側に接続されたトランジスタと,前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。(カスコードトランジスタM409,M406)
(付記7)
付記2〜4のいずれかにおいて,
前記第3の電源生成回路は,前記第3の電源配線の電圧と第3の基準電圧とを比較する第2のオペアンプと,前記第2のオペアンプの出力に応じて前記第3の電源配線の電圧を引き下げるディスチャージ回路とを有し,
前記第2のオペアンプは,前記第1の基準電圧がゲートに印加されるカスコードトランジスタにより,前記第1の電源配線側に接続されたトランジスタと,前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。(カスコードトランジスタM505,M508)
(付記8)
付記1〜7に記載されたパワーマネージメント回路と,
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され,前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路IC。
VDD3:第3の電源 Vref1:第1の基準電圧
11:基準電圧発生回路 12:第2電源発生回路
13:第3電源発生回路 14:立ち上がり時バイアス回路
15:LDO制御回路 16:DCDC制御回路
17:PMM制御回路 18:出力端子保護回路
Claims (5)
- 外部から第1の電源電圧を供給される第1の電源配線と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第2の電源配線をグランドから前記グランドと前記第1の電源電圧との間の第2の電源電圧に立ち上げる第2の電源発生回路と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第3の電源配線を第1の電源電圧から前記第1の電源電圧とグランドとの間の第3の電源電圧に立ち下げる第3の電源発生回路と,
前記グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し,前記第1,第2の出力トランジスタの接続端子から出力電圧が生成される出力回路と,
前記グランドの配線と前記第2の電源配線との間に設けられ,前記第1,第2の出力トランジスタのゲートを制御してオン,オフ制御する第1の制御回路と,
前記第3の電源配線と前記第1の電源配線との間に設けられ,前記第2の出力トランジスタのゲートを制御する第2の制御回路と,
前記第1の電源電圧の立ち上がり後の初期動作期間経過後に,前記第1の電源電圧が第1の電圧のときに前記第2の制御回路をイネーブルに制御し前記第1の制御回路をディセーブルに制御し,前記第1の電源電圧が前記第1の電圧より低い第2の電圧のときに前記第2の制御回路をディセーブルに制御し前記第1の制御回路をイネーブルに制御するパワーマネージメント制御回路と,を有するパワーマネージメント回路。 - 請求項1において,
さらに,前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに追従して当該第1の電源電圧とグランドとの間の第1の基準電圧を出力する基準電圧発生回路と,
前記第1の基準電圧が出力される第1の基準電圧配線と前記第2の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し,
前記立ち上がり時バイアス回路は,前記初期動作期間中に前記基準電圧配線と前記第2の出力トランジスタのゲートとを接続し,前記初期動作期間経過後に非接続にするパワーマネージメント回路。 - 請求項2において,
さらに,前記第2のトランジスタと第1の電源配線との間に設けられ,前記初期動作期間中,前記第1の電源電圧の立ち上がり後ハイインピーダンス状態になり,前記第3の電源配線が前記第3の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。 - 請求項3において,
前記パワーマネージメント制御回路は,前記出力端子保護回路が短絡状態になった後,前記第1,第2の出力トランジスタの接続端子の電圧が所定の電位に達したときに,前記第1,第2の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。 - 請求項1〜5に記載されたパワーマネージメント回路と,
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され,前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路IC。
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