JP2011259192A - マルチバイブレータ回路および電圧変換回路 - Google Patents
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Abstract
【課題】低電圧化、低消費電流化を実現しつつ、ＦＥＴ特性のバラツキがあったとしても発振周波数を安定化できるマルチバイブレータ回路および電圧変換回路を提供する。
【解決手段】第１のＦＥＴ２１および第２のＦＥＴ２２と、負荷としての第１の抵抗Ｒ２１および第２の抵抗Ｒ２２と、第２のＦＥＴ２２ゲートと電源電圧源との間に接続された第３の抵抗Ｒ２３と、第１のＦＥＴ２１のゲートと電源電圧源との間に接続された第４の抵抗Ｒ２４と、第１のＦＥＴ２１のドレインと第２のＦＥＴ２２のゲート間に接続された第１のキャパシタＣ２１と、第２のＦＥＴ２２ドレインと第１のＦＥＴ２１のゲート間に接続され第２のキャパシタＣ２２と、第１のＦＥＴ２１のゲートと接地電位との間に接続されたダイオード接続した第３のＦＥＴ２３と、第２のＦＥＴ２２のゲートと接地電位との間に接続されたダイオード接続した第４のＦＥＴ２４とを有する。
【選択図】図３
【解決手段】第１のＦＥＴ２１および第２のＦＥＴ２２と、負荷としての第１の抵抗Ｒ２１および第２の抵抗Ｒ２２と、第２のＦＥＴ２２ゲートと電源電圧源との間に接続された第３の抵抗Ｒ２３と、第１のＦＥＴ２１のゲートと電源電圧源との間に接続された第４の抵抗Ｒ２４と、第１のＦＥＴ２１のドレインと第２のＦＥＴ２２のゲート間に接続された第１のキャパシタＣ２１と、第２のＦＥＴ２２ドレインと第１のＦＥＴ２１のゲート間に接続され第２のキャパシタＣ２２と、第１のＦＥＴ２１のゲートと接地電位との間に接続されたダイオード接続した第３のＦＥＴ２３と、第２のＦＥＴ２２のゲートと接地電位との間に接続されたダイオード接続した第４のＦＥＴ２４とを有する。
【選択図】図３
Description
本発明は、２つの電界効果トランジスタを用いたマルチバイブレータ回路およびＤＣ−ＤＣコンバータ等の電圧変換回路に関するものである。
図１は、２つのエンハンスメント型電界効果トランジスタを用いた基本的なマルチバイブレータ回路を示す図である。
図１のマルチバイブレータ回路１０は、特許文献１に背景技術として記載されている回路である。
マルチバイブレータ回路１０は、第１のエンハスメント型電界効果トランジスタ（ＦＥＴ）１１、第２のＦＥＴ１２、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２、第３の抵抗Ｒ１３、第４の抵抗Ｒ１４、第１のキャパシタＣ１１、および第２のキャパシタＣ１２を有する。
マルチバイブレータ回路１０は、ノードＮＤ１１，ＮＤ１２，ＮＤ１３，ＮＤ１４、ノードＮＤ１１に接続された出力端子ＴＯＵＴ１１、およびノードＮＤ１２に接続された出力端子ＴＯＵＴ１２を有する。
マルチバイブレータ回路１０は、第１のエンハスメント型電界効果トランジスタ（ＦＥＴ）１１、第２のＦＥＴ１２、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２、第３の抵抗Ｒ１３、第４の抵抗Ｒ１４、第１のキャパシタＣ１１、および第２のキャパシタＣ１２を有する。
マルチバイブレータ回路１０は、ノードＮＤ１１，ＮＤ１２，ＮＤ１３，ＮＤ１４、ノードＮＤ１１に接続された出力端子ＴＯＵＴ１１、およびノードＮＤ１２に接続された出力端子ＴＯＵＴ１２を有する。
第１のＦＥＴ１１および第２のＦＥＴ１２のソースが接地電位ＧＮＤに接続されている。
第１のＦＥＴ１１のドレインがノードＮＤ１１に接続され、第２のＦＥＴ１２のドレインがノードＮＤ１２に接続されている。
第１のＦＥＴ１１のゲートがノードＮＤ１４に接続され、第２のＦＥＴ１２のゲートがノードＮＤ１３に接続されている。
第１の抵抗Ｒ１１が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１１間に接続され、第２の抵抗Ｒ１２が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１２間に接続されている。
第３の抵抗Ｒ１３が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１３間に接続され、第４の抵抗Ｒ１４が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１４間に接続されている。
第１のキャパシタＣ１１がノードＮＤ１１とノードＮＤ１３間に接続され、第２のキャパシタＣ１２がノードＮＤ１２とノードＮＤ１４間に接続されている。
第１のＦＥＴ１１のドレインがノードＮＤ１１に接続され、第２のＦＥＴ１２のドレインがノードＮＤ１２に接続されている。
第１のＦＥＴ１１のゲートがノードＮＤ１４に接続され、第２のＦＥＴ１２のゲートがノードＮＤ１３に接続されている。
第１の抵抗Ｒ１１が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１１間に接続され、第２の抵抗Ｒ１２が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１２間に接続されている。
第３の抵抗Ｒ１３が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１３間に接続され、第４の抵抗Ｒ１４が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ１４間に接続されている。
第１のキャパシタＣ１１がノードＮＤ１１とノードＮＤ１３間に接続され、第２のキャパシタＣ１２がノードＮＤ１２とノードＮＤ１４間に接続されている。
このマルチバイブレータ回路１０は、基本的な回路で、その機能は特許文献１に記載されているが、この回路は特許文献１にも開示されているように、低電圧化、低消費電力化が困難である。
この問題を解決したマルチバイブレータ回路が特許文献１に提案されている。
この問題を解決したマルチバイブレータ回路が特許文献１に提案されている。
図２は、特許文献１に提案されたマルチバイブレータ回路を示す図である。
図２のマルチバイブレータ回路１０Ａは、図１のマルチバイブレータ回路１０と第３の抵抗Ｒ１３および第４の抵抗Ｒ１４の接続位置が異なる。
すなわち、マルチバイブレータ回路１０Ａでは、第３の抵抗Ｒ１３が第１のＦＥＴ１１のゲートとドレイン間に接続され、第４の抵抗Ｒ１４が第２のＦＥＴ１２のゲートとドレイン間に接続されている。
この構成をとることにより、第１のＦＥＴ１１のゲート電圧が論理「Ｈ（Ｈｉｇｈ）」となった場合には、第２の抵抗Ｒ１２、第２のキャパシタＣ１２、第３の抵抗Ｒ１３およびオン状態の第１のＦＥＴ１１を介して、電源から接地側へ電流が流れる。
また、第２のＦＥＴ１２のゲート電圧が論理値Ｈとなった場合には、第１の抵抗Ｒ１１、第１のキャパシタＣ１１、第４の抵抗Ｒ１４およびオン状態の第２のＦＥＴ１２を介して、電源から接地側へ電流が流れる。
これにより、第１のＦＥＴ１１および第２のＦＥＴ１２は、ゲート電圧が次第に低下するようになっている。
このため、ゲート電圧が論理値ＨからＬ（Ｌｏｗ）となる際に確実にピンチオフ電圧とすることができ、低電流、低電圧での安定、確実な発振が確保される。
すなわち、マルチバイブレータ回路１０Ａでは、第３の抵抗Ｒ１３が第１のＦＥＴ１１のゲートとドレイン間に接続され、第４の抵抗Ｒ１４が第２のＦＥＴ１２のゲートとドレイン間に接続されている。
この構成をとることにより、第１のＦＥＴ１１のゲート電圧が論理「Ｈ（Ｈｉｇｈ）」となった場合には、第２の抵抗Ｒ１２、第２のキャパシタＣ１２、第３の抵抗Ｒ１３およびオン状態の第１のＦＥＴ１１を介して、電源から接地側へ電流が流れる。
また、第２のＦＥＴ１２のゲート電圧が論理値Ｈとなった場合には、第１の抵抗Ｒ１１、第１のキャパシタＣ１１、第４の抵抗Ｒ１４およびオン状態の第２のＦＥＴ１２を介して、電源から接地側へ電流が流れる。
これにより、第１のＦＥＴ１１および第２のＦＥＴ１２は、ゲート電圧が次第に低下するようになっている。
このため、ゲート電圧が論理値ＨからＬ（Ｌｏｗ）となる際に確実にピンチオフ電圧とすることができ、低電流、低電圧での安定、確実な発振が確保される。
図２のマルチバイブレータ回路は、低電圧化、低消費電流化を実現することは可能であるが、トランジスタ特性のバラツキにより、発振周波数が変動し、発振周波数の安定度が悪いという課題がある。
このため、このマルチバイブレータ回路を適用した電圧変換回路(ＤＣ‐ＤＣコンバータ)等では発振周波数によって出力電圧のバラツキが発生するため、安定した特性取得が困難となり、許容されるＦＥＴバラツキ範囲が狭くなるという不利益がある。
このため、このマルチバイブレータ回路を適用した電圧変換回路(ＤＣ‐ＤＣコンバータ)等では発振周波数によって出力電圧のバラツキが発生するため、安定した特性取得が困難となり、許容されるＦＥＴバラツキ範囲が狭くなるという不利益がある。
本発明は、低電圧化、低消費電流化を実現しつつ、トランジスタ特性のバラツキがあったとしても発振周波数を安定させることが可能なマルチバイブレータ回路および電圧変換回路を提供することにある。
本発明の第１の観点のマルチバイブレータ回路は、ソースが接地電位に接続された第１の電界効果トランジスタと、ソースが接地電位に接続された第２の電界効果トランジスタと、上記第１の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第１の抵抗と、上記第２の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第２の抵抗と、上記第２の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第３の抵抗と、上記第１の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第４の抵抗と、上記第１の電界効果トランジスタのドレインと上記第２の電界効果トランジスタのゲート間に接続され、上記第３の抵抗と積分回路を形成する第１のキャパシタと、上記第２の電界効果トランジスタのドレインと上記第１の電界効果トランジスタのゲート間に接続され、上記第４の抵抗と積分回路を形成する第２のキャパシタと、上記第１の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第３の電界効果トランジスタと、上記第２の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第４の電界効果トランジスタとを有する。
本発明の第２の観点の電圧変換回路は、正相のクロックおよび当該正相のクロックと逆相にクロックを生成するマルチバイブレータ回路を含む発振回路部と、上記発振回路部により供給される正相及び逆相のクロックに応じて供給される電圧と異なる電圧を生成する出力する電圧生成部と、を有し、上記発振回路部の上記マルチバイブレータ回路は、ソースが接地電位に接続された第１の電界効果トランジスタと、ソースが接地電位に接続された第２の電界効果トランジスタと、上記第１の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第１の抵抗と、上記第２の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第２の抵抗と、上記第２の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第３の抵抗と、上記第１の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第４の抵抗と、上記第１の電界効果トランジスタのドレインと上記第２の電界効果トランジスタのゲート間に接続され、上記第３の抵抗と積分回路を形成する第１のキャパシタと、上記第２の電界効果トランジスタのドレインと上記第１の電界効果トランジスタのゲート間に接続され、上記第４の抵抗と積分回路を形成する第２のキャパシタと、上記第１の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第３の電界効果トランジスタと、上記第２の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第４の電界効果トランジスタと、を含む。
本発明によれば、低電圧化、低消費電流化を実現しつつ、トランジスタ特性のバラツキがあったとしても発振周波数を安定させることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（マルチバイブレータ回路の第１の構成例）
２．第２の実施形態（マルチバイブレータ回路の第２の構成例）
３．第３の実施形態（高周波スイッチ回路の構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（マルチバイブレータ回路の第１の構成例）
２．第２の実施形態（マルチバイブレータ回路の第２の構成例）
３．第３の実施形態（高周波スイッチ回路の構成例）
＜１．第１の実施形態＞
図３は、本発明の第１の実施形態に係るマルチバイブレータ回路を示す図である。
図３は、本発明の第１の実施形態に係るマルチバイブレータ回路を示す図である。
本第１の実施形態に係るマルチバイブレータ回路２０は、図３に示すように、第１のエンハスメント型ＦＥＴ（電界効果トランジスタ）２１、第２のＦＥＴ２２、第３のＦＥＴ２３、および第４のＦＥＴ２４を有する。
マルチバイブレータ回路２０は、第１の抵抗Ｒ２１、第２の抵抗Ｒ２２、第３の抵抗Ｒ２３、第４の抵抗Ｒ２４、第５の抵抗Ｒ２５、第６の抵抗Ｒ２６、第７の抵抗Ｒ２７、第８の抵抗Ｒ２８、第１のキャパシタＣ２１１、および第２のキャパシタＣ２２を有する。
マルチバイブレータ回路２０は、ノードＮＤ２１，ＮＤ２２，ＮＤ２３，ＮＤ２４、ノードＮＤ２１に接続された出力端子ＴＯＵＴ２１、およびノードＮＤ２２に接続された出力端子ＴＯＵＴ２２を有する。
マルチバイブレータ回路２０は、第１の抵抗Ｒ２１、第２の抵抗Ｒ２２、第３の抵抗Ｒ２３、第４の抵抗Ｒ２４、第５の抵抗Ｒ２５、第６の抵抗Ｒ２６、第７の抵抗Ｒ２７、第８の抵抗Ｒ２８、第１のキャパシタＣ２１１、および第２のキャパシタＣ２２を有する。
マルチバイブレータ回路２０は、ノードＮＤ２１，ＮＤ２２，ＮＤ２３，ＮＤ２４、ノードＮＤ２１に接続された出力端子ＴＯＵＴ２１、およびノードＮＤ２２に接続された出力端子ＴＯＵＴ２２を有する。
第１のＦＥＴ２１および第２のＦＥＴ２２のソースが接地電位ＧＮＤに接続されている。
第１のＦＥＴ２１のドレインがノードＮＤ２１に接続され、第２のＦＥＴ２２のドレインがノードＮＤ２２に接続されている。
第１のＦＥＴ２１のゲートがノードＮＤ２４に接続され、第２のＦＥＴ２２のゲートがノードＮＤ２３に接続されている。
第１の抵抗Ｒ２１が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２１間に接続され、第２の抵抗Ｒ２２が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２２間に接続されている。
第３の抵抗Ｒ２３が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２３間に接続され、第４の抵抗Ｒ２４が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２４間に接続されている。
第１のキャパシタＣ２１がノードＮＤ２１とノードＮＤ２３間に接続され、第２のキャパシタＣ２２がノードＮＤ２２とノードＮＤ２４間に接続されている。
第１のＦＥＴ２１のドレインがノードＮＤ２１に接続され、第２のＦＥＴ２２のドレインがノードＮＤ２２に接続されている。
第１のＦＥＴ２１のゲートがノードＮＤ２４に接続され、第２のＦＥＴ２２のゲートがノードＮＤ２３に接続されている。
第１の抵抗Ｒ２１が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２１間に接続され、第２の抵抗Ｒ２２が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２２間に接続されている。
第３の抵抗Ｒ２３が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２３間に接続され、第４の抵抗Ｒ２４が電源電圧ＶＤＤの供給源ＳＶＤＤとノードＮＤ２４間に接続されている。
第１のキャパシタＣ２１がノードＮＤ２１とノードＮＤ２３間に接続され、第２のキャパシタＣ２２がノードＮＤ２２とノードＮＤ２４間に接続されている。
第３のＦＥＴ２３のドレインが第１のＦＥＴ２１のゲートおよびノードＮＤ２４に接続され、自身のゲートとドレイン間が第５の抵抗Ｒ２５を介して接続され、ソースが第７の抵抗Ｒ２７を介して接地電位ＧＮＤに接続されている。
第４のＦＥＴ２４のドレインが第２のＦＥＴ２２のゲートおよびノードＮＤ２３に接続され、自身のゲートとドレイン間が第６の抵抗Ｒ２６を介して接続され、ソースが第８の抵抗Ｒ２８を介して接地電位ＧＮＤに接続されている。
第４のＦＥＴ２４のドレインが第２のＦＥＴ２２のゲートおよびノードＮＤ２３に接続され、自身のゲートとドレイン間が第６の抵抗Ｒ２６を介して接続され、ソースが第８の抵抗Ｒ２８を介して接地電位ＧＮＤに接続されている。
本マルチバイブレータ回路２０においては、第１のＦＥＴ２１のゲート部に、第５の抵抗Ｒ２５でゲートとドレインが接続され、ダイオード接続された第３のＦＥＴ２３が接続されている。
同様に、第２のＦＥＴ２２のゲート部に、第６の抵抗Ｒ２６でゲートとドレインが接続され、ダイオード接続された第４のＦＥＴ２４が接続されている。
そして、ダイオード接続される第３のＦＥＴ２３および第４のＦＥＴ２４は、第１のＦＥＴ２１および第２のＦＥＴ２２と同一特性を有する。
これにより、マルチバイブレータ回路２０は、ＦＥＴの特性、たとえば閾値バラツキによる発振周波数を安定させている。
同様に、第２のＦＥＴ２２のゲート部に、第６の抵抗Ｒ２６でゲートとドレインが接続され、ダイオード接続された第４のＦＥＴ２４が接続されている。
そして、ダイオード接続される第３のＦＥＴ２３および第４のＦＥＴ２４は、第１のＦＥＴ２１および第２のＦＥＴ２２と同一特性を有する。
これにより、マルチバイブレータ回路２０は、ＦＥＴの特性、たとえば閾値バラツキによる発振周波数を安定させている。
なお、第５の抵抗Ｒ２５、第６の抵抗Ｒ２６、第７の抵抗Ｒ２７、および第８の抵抗Ｒ２８の抵抗値は、第３の抵抗Ｒ２３および第４の抵抗Ｒ２４の抵抗値より十分に小さい。
たとえば、第５の抵抗Ｒ２５および第６の抵抗Ｒ２６の抵抗値は第３の抵抗Ｒ２３および第４の抵抗Ｒ２４の抵抗値の１／２０程度である。
第７の抵抗Ｒ２７および第８の抵抗Ｒ２８の抵抗値は第３の抵抗Ｒ２３および第４の抵抗Ｒ２４の抵抗値の１／１５程度である。
たとえば、第５の抵抗Ｒ２５および第６の抵抗Ｒ２６の抵抗値は第３の抵抗Ｒ２３および第４の抵抗Ｒ２４の抵抗値の１／２０程度である。
第７の抵抗Ｒ２７および第８の抵抗Ｒ２８の抵抗値は第３の抵抗Ｒ２３および第４の抵抗Ｒ２４の抵抗値の１／１５程度である。
マルチバイブレータ回路２０において、第３のＦＥＴ２３、第５の抵抗Ｒ２５、および第７の抵抗Ｒ２７により第１のバイアス回路ＢＩＡＳ２１が形成されている。
第４のＦＥＴ２４、第６の抵抗Ｒ２６、および第８の抵抗Ｒ２８により第２のバイアス回路ＢＩＡＳ２２が形成されている。
そして、第１のバイアス回路ＢＩＡＳ２１と第２のバイアス回路ＢＩＡＳ２２は、同じ該当部は同じ定数で構成される。
第５の抵抗Ｒ２５は第３のＦＥＴ２３のゲートへの電流の流れを抑制するために配置され、第６の抵抗は第４のＦＥＴ２４のゲートへの電流の流れを抑制するために配置されている。
第７の抵抗Ｒ２７は第１のバイアス回路ＢＩＡＳ２１のバイアス調整用に配置され、第８の抵抗Ｒ２８は第２のバイアス回路ＢＩＡＳ２２のバイアス調整用に配置されている。
第４のＦＥＴ２４、第６の抵抗Ｒ２６、および第８の抵抗Ｒ２８により第２のバイアス回路ＢＩＡＳ２２が形成されている。
そして、第１のバイアス回路ＢＩＡＳ２１と第２のバイアス回路ＢＩＡＳ２２は、同じ該当部は同じ定数で構成される。
第５の抵抗Ｒ２５は第３のＦＥＴ２３のゲートへの電流の流れを抑制するために配置され、第６の抵抗は第４のＦＥＴ２４のゲートへの電流の流れを抑制するために配置されている。
第７の抵抗Ｒ２７は第１のバイアス回路ＢＩＡＳ２１のバイアス調整用に配置され、第８の抵抗Ｒ２８は第２のバイアス回路ＢＩＡＳ２２のバイアス調整用に配置されている。
本バイアス回路ＢＩＡＳ２１、ＢＩＡＳ２２は、マルチバイブレータ回路の第１および第２のＦＥＴ２１，ＦＥＴ２２と同一特性である第３および第４のＦＥＴ２３，ＦＥＴ２４によるダイオード接続を利用し、順方向動作時にゲート電圧を降下させる。
これにより、キャパシタＣ２１，Ｃ２２への充電電圧をＦＥＴ特性によって可変させ発振周波数を安定化させる特徴を有している。
また、ゲート電圧が負電圧に遷移時にはダイオード特性バイアス回路は逆方向動作となるため、絶縁状態とすることにより、負電圧からのＲＣ積分回路動作時には、バイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２による影響をなくすことを特徴としている。
これにより、キャパシタＣ２１，Ｃ２２への充電電圧をＦＥＴ特性によって可変させ発振周波数を安定化させる特徴を有している。
また、ゲート電圧が負電圧に遷移時にはダイオード特性バイアス回路は逆方向動作となるため、絶縁状態とすることにより、負電圧からのＲＣ積分回路動作時には、バイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２による影響をなくすことを特徴としている。
次に、このような特徴を有するマルチバイブレータ回路２０の具体的な動作について、図４および図５に関連付けて説明する。
図４（Ａ）〜（Ｄ）は、本実施形態に係るマルチバイブレータ回路の動作を説明するための図である。
図４（Ａ）は第１のＦＥＴ２１のゲート電圧をＶｇ１、図４（Ｂ）は第１のＦＥＴ２１のドレイン電圧（第１の出力信号）ＯＳＣ１を示している。図４（Ｃ）は第２のＦＥＴ２２のゲート電圧Ｖｇ２を、図４（Ｄ）は第２のＦＥＴ２２のドレイン電圧ＯＳＣ２を示している。
図４（Ａ）〜（Ｄ）は、本実施形態に係るマルチバイブレータ回路の動作を説明するための図である。
図４（Ａ）は第１のＦＥＴ２１のゲート電圧をＶｇ１、図４（Ｂ）は第１のＦＥＴ２１のドレイン電圧（第１の出力信号）ＯＳＣ１を示している。図４（Ｃ）は第２のＦＥＴ２２のゲート電圧Ｖｇ２を、図４（Ｄ）は第２のＦＥＴ２２のドレイン電圧ＯＳＣ２を示している。
＜１＞：第１のＦＥＴ２１のゲート電圧Ｖｇ１は第４の抵抗Ｒ２４を通じて上昇し、第２のＦＥＴ２２のゲート電圧Ｖｇ２は第３の抵抗Ｒ２３を通じて上昇する。
＜２＞：第１のＦＥＴ２１のゲート電圧Ｖｇ１が閾値Ｖｔｈを超え第１のＦＥＴ２１がオンとなり、第１のＦＥＴ２１のドレイン電圧ＯＳＣ１は急峻に接地レベルに遷移する。
なお、第１のＦＥＴ２１のゲート電圧Ｖｇ１はその後、第２のＦＥＴ２２のドレイン電圧ＯＳＣ２の立上がりによってキャパシタＣ２２を通じて急峻に上昇するが、バイアス回路ＢＩＡＳ２１による順方向電流によって次第に降下する。
なお、第１のＦＥＴ２１のゲート電圧Ｖｇ１はその後、第２のＦＥＴ２２のドレイン電圧ＯＳＣ２の立上がりによってキャパシタＣ２２を通じて急峻に上昇するが、バイアス回路ＢＩＡＳ２１による順方向電流によって次第に降下する。
＜３＞：これと並行して、キャパシタＣ２１(充電電圧Ｖｃ２１)を通じて、第２のＦＥＴ２２のゲート電圧Ｖｇ２も急峻に（第１のＦＥＴ２１オン抵抗と第１の抵抗Ｒ２１に依存する)接地レベル−Ｖｃ２１へと遷移する。
ここで、遷移直前の第２のＦＥＴ２２のゲート電圧Ｖｇ２はバイアス回路ＢＩＡＳ２２により、ダイオード接続の順方向成分Ｖｆと第８の抵抗Ｒ２８の抵抗成分により分圧されている。このとき、Ｖｇ２＜ＯＵＴ２１を維持し、第１のキャパシタＣ２１の充電電圧(Ｖｃ２１)を大きくなるようにしている。ただし、発振開始当初は十分に充電されていないため、落ち込みは少ない。
ここで、遷移直前の第２のＦＥＴ２２のゲート電圧Ｖｇ２はバイアス回路ＢＩＡＳ２２により、ダイオード接続の順方向成分Ｖｆと第８の抵抗Ｒ２８の抵抗成分により分圧されている。このとき、Ｖｇ２＜ＯＵＴ２１を維持し、第１のキャパシタＣ２１の充電電圧(Ｖｃ２１)を大きくなるようにしている。ただし、発振開始当初は十分に充電されていないため、落ち込みは少ない。
＜４＞：遷移後の第２のＦＥＴ２２のゲート電圧Ｖｇ２は、−Ｖｃ２１にあり、第３の抵抗Ｒ２３と第１のキャパシタＣ２１による積分回路により充電されていく。
ここで、遷移後の第２のＦＥＴ２２のゲート電圧Ｖｇ２は−Ｖｃ２１であり、バイアス回路ＢＩＡＳ２２のダイオード接続による逆方向特性により絶縁状態となっている。このときの積分動作は第３の抵抗Ｒ２３と第１のキャパシタＣ２１で行われ、バイアス回路ＢＩＡＳ２２２による影響は軽微である。
ここで、遷移後の第２のＦＥＴ２２のゲート電圧Ｖｇ２は−Ｖｃ２１であり、バイアス回路ＢＩＡＳ２２のダイオード接続による逆方向特性により絶縁状態となっている。このときの積分動作は第３の抵抗Ｒ２３と第１のキャパシタＣ２１で行われ、バイアス回路ＢＩＡＳ２２２による影響は軽微である。
＜５＞：第２のＦＥＴ２２のゲート電圧Ｖｇ２が閾値Ｖｔｈを超えることにより、第２のＦＥＴ２２がオンとなり、第２のＦＥＴ２２のドレイン電圧ＯＳＣ２は急峻に接地レベルに遷移する。
なお、第２のＦＥＴ２２のゲート電圧Ｖｇ２はその後、第１のＦＥＴ２１のドレイン電圧ＯＳＣ１立上がりによって第１のキャパシタＣ２１を通じて急峻に上昇するが、バイアス回路ＢＩＡＳ２２による順方向電流によって次第に降下する。
なお、第２のＦＥＴ２２のゲート電圧Ｖｇ２はその後、第１のＦＥＴ２１のドレイン電圧ＯＳＣ１立上がりによって第１のキャパシタＣ２１を通じて急峻に上昇するが、バイアス回路ＢＩＡＳ２２による順方向電流によって次第に降下する。
＜６＞：これと並行して、第２のキャパシタＣ２２(充電電圧Ｖｃ２２)を通じて、第１のＦＥＴ２１のゲート電圧Ｖｇ１も急峻に、接地レベル（第２のＦＥＴ２２オン抵抗と第２の抵抗Ｒ２２に依存）−Ｖｃ２２へ遷移する。
ここで、遷移前の第１のＦＥＴ２１のゲート電圧Ｖｇ１はバイアス回路ＢＩＡＳ２１により、ダイオード接続の順方向成分Ｖｆと第７の抵抗成分により分圧されており、Ｖｇ１＜ＯＵＴ２２を維持し、第２のキャパシタＣ２２の充電電圧(Ｖｃ２２)は大きい。
ここで、遷移前の第１のＦＥＴ２１のゲート電圧Ｖｇ１はバイアス回路ＢＩＡＳ２１により、ダイオード接続の順方向成分Ｖｆと第７の抵抗成分により分圧されており、Ｖｇ１＜ＯＵＴ２２を維持し、第２のキャパシタＣ２２の充電電圧(Ｖｃ２２)は大きい。
＜７＞：遷移後の第１のＦＥＴ２１のゲート電圧Ｖｇ１は、−Ｖｃ２２であり、第４の抵抗Ｒ２４と第２のキャパシタＣ２２による積分回路により充電される。
ここで、遷移後の第１のＦＥＴ２１のゲート電圧Ｖｇ１は−Ｖｃ２２になっており、バイアス回路ＢＩＡＳ２１のダイオード接続による逆方向特性により絶縁状態となっており、積分動作は第４の抵抗Ｒ２４と第２のキャパシタＣ２２で行われている。
ここで、遷移後の第１のＦＥＴ２１のゲート電圧Ｖｇ１は−Ｖｃ２２になっており、バイアス回路ＢＩＡＳ２１のダイオード接続による逆方向特性により絶縁状態となっており、積分動作は第４の抵抗Ｒ２４と第２のキャパシタＣ２２で行われている。
以上の＜２＞〜＜７＞に示した動作を繰り返すことで、発振動作を継続し定常状態となり発振周波数が安定する。
以上の動作における第１のキャパシタＣ２１の両端の電圧推移について、図５に関連付けて考察する。
図５は、第１のキャパシタＣ１１の両端の電圧推移を示す図であって、図４（Ｂ）の第１のＦＥＴ２１のドレイン電圧ＯＳＣ１と図４（Ｃ）の第２のＦＥＴ２２の電圧画像を重ね合わせて示す図である。
図５は、第１のキャパシタＣ１１の両端の電圧推移を示す図であって、図４（Ｂ）の第１のＦＥＴ２１のドレイン電圧ＯＳＣ１と図４（Ｃ）の第２のＦＥＴ２２の電圧画像を重ね合わせて示す図である。
第１のキャパシタＣ２１のノードＮＤ２１（第１のＦＥＴ２１のドレイン）に接続された一端側の電位（電圧）は、第１のＦＥＴ２１がオフ時、第１の抵抗Ｒ２１と第１のキャパシタＣ２１の時定数で上昇する。
第１のキャパシタＣ２１のノードＮＤ２３（第２のＦＥＴ２２のゲート）に接続された他端側の電位（電圧）は、バイアス回路ＢＩＡＳ２２の分圧により次第に電圧降下していく。
この切り替わる直前の第１のＦＥＴ２１のドレイン電圧ＯＳＣ１と第２のＦＥＴ２２のゲート電圧Ｖｇ２の電位差は第１のキャパシタＣ２１に充電されている電圧と見なされる。
切り替わり後、第１のＦＥＴ２１のドレイン電圧ＯＳＣ１は接地電位ＧＮＤレベルに、第２のＦＥＴ２２のゲート電圧Ｖｇ２は、充電されている電圧分、マイナス側に降下する。
なお、着実に第２のＦＥＴ２２の閾値電圧Ｖｔｈよりも低くなるように、第１のキャパシタＣ２１の充電電圧を設定可能となる。
第１のキャパシタＣ２１のノードＮＤ２３（第２のＦＥＴ２２のゲート）に接続された他端側の電位（電圧）は、バイアス回路ＢＩＡＳ２２の分圧により次第に電圧降下していく。
この切り替わる直前の第１のＦＥＴ２１のドレイン電圧ＯＳＣ１と第２のＦＥＴ２２のゲート電圧Ｖｇ２の電位差は第１のキャパシタＣ２１に充電されている電圧と見なされる。
切り替わり後、第１のＦＥＴ２１のドレイン電圧ＯＳＣ１は接地電位ＧＮＤレベルに、第２のＦＥＴ２２のゲート電圧Ｖｇ２は、充電されている電圧分、マイナス側に降下する。
なお、着実に第２のＦＥＴ２２の閾値電圧Ｖｔｈよりも低くなるように、第１のキャパシタＣ２１の充電電圧を設定可能となる。
第２のキャパシタＣ２２の充電電圧も上記と同様に動作する。
すなわち、第２のキャパシタＣ２２のノードＮＤ２２（第１のＦＥＴ２２のドレイン）に接続された一端側の電位（電圧）は、第２のＦＥＴ２２がオフ時、第２の抵抗Ｒ２２と第２のキャパシタＣ２２の時定数で上昇する。
第２のキャパシタＣ２２のノードＮＤ２４（第１のＦＥＴ２１のゲート）に接続された他端側の電位（電圧）は、バイアス回路ＢＩＡＳ２１の分圧により次第に電圧降下していく。
この切り替わる直前の第２のＦＥＴ２２のドレイン電圧ＯＳＣ２と第１のＦＥＴ２１のゲート電圧Ｖｇ１の電位差は第２のキャパシタＣ２２に充電されている電圧と見なされる。
切り替わり後、第２のＦＥＴ２２のドレイン電圧ＯＳＣ２は接地電位ＧＮＤレベルに、第１のＦＥＴ２１のゲート電圧Ｖｇ１は、充電されている電圧分、マイナス側に降下する。
なお、着実に第１のＦＥＴ２１の閾値電圧Ｖｔｈよりも低くなるように、第２のキャパシタＣ２２の充電電圧を設定可能となる。
すなわち、第２のキャパシタＣ２２のノードＮＤ２２（第１のＦＥＴ２２のドレイン）に接続された一端側の電位（電圧）は、第２のＦＥＴ２２がオフ時、第２の抵抗Ｒ２２と第２のキャパシタＣ２２の時定数で上昇する。
第２のキャパシタＣ２２のノードＮＤ２４（第１のＦＥＴ２１のゲート）に接続された他端側の電位（電圧）は、バイアス回路ＢＩＡＳ２１の分圧により次第に電圧降下していく。
この切り替わる直前の第２のＦＥＴ２２のドレイン電圧ＯＳＣ２と第１のＦＥＴ２１のゲート電圧Ｖｇ１の電位差は第２のキャパシタＣ２２に充電されている電圧と見なされる。
切り替わり後、第２のＦＥＴ２２のドレイン電圧ＯＳＣ２は接地電位ＧＮＤレベルに、第１のＦＥＴ２１のゲート電圧Ｖｇ１は、充電されている電圧分、マイナス側に降下する。
なお、着実に第１のＦＥＴ２１の閾値電圧Ｖｔｈよりも低くなるように、第２のキャパシタＣ２２の充電電圧を設定可能となる。
図６は、ＦＥＴ閾値電圧のばらつき時のＦＥＴ特性を示す図である。
図７は、図６の特性を有するＦＥＴを用いた際のバイアス回路の電圧-電流特性を示す図である。
図７は、図６の特性を有するＦＥＴを用いた際のバイアス回路の電圧-電流特性を示す図である。
前述したように、マルチバイブレータ回路２０の第１およびのＦＥＴ２１，２２とバイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２の第３および第４のＦＥＴ２３，２４は同一特性を有する。
このため、ＦＥＴの閾値Ｖｔｈが変動した際には、バイアス電圧もＶｔｈに依存した変動をする。
上記の＜３＞および＜６＞の動作時、キャパシタＣ２１、Ｃ２２への印加電圧は閾値Ｖｔｈが小さい場合は大きく、閾値Ｖｔｈが大きい場合は小さくなる。
この印加電圧の違いは、上記の＜４＞および＜７＞の動作時の第２のＦＥＴ２２のゲート電圧Ｖｇ２および第１のＦＥＴ２１のゲート電圧Ｖｇ１の遷移する負電圧値に現れる。
このとき、閾値Ｖｔｈが小さい場合は、遷移する負電圧値は大きく、閾値Ｖｔｈが大きい場合は小さくなる。
このため、ＦＥＴの閾値Ｖｔｈが変動した際には、バイアス電圧もＶｔｈに依存した変動をする。
上記の＜３＞および＜６＞の動作時、キャパシタＣ２１、Ｃ２２への印加電圧は閾値Ｖｔｈが小さい場合は大きく、閾値Ｖｔｈが大きい場合は小さくなる。
この印加電圧の違いは、上記の＜４＞および＜７＞の動作時の第２のＦＥＴ２２のゲート電圧Ｖｇ２および第１のＦＥＴ２１のゲート電圧Ｖｇ１の遷移する負電圧値に現れる。
このとき、閾値Ｖｔｈが小さい場合は、遷移する負電圧値は大きく、閾値Ｖｔｈが大きい場合は小さくなる。
発振周波数は、ＲＣ積分回路による負電圧値からマルチバイブレータ回路（発振回路）の第１のＦＥＴ２１および第２のＦＥＴ２２の閾値Ｖｔｈに至る時間の逆数で決まる。
ここで、ＲＣ積分回路は、発振周波数は、第３の抵抗Ｒ２３と第１のキャパシタＣ２１、並びに、第４の抵抗Ｒ２４と第２のキャパシタＣ２２により形成される。
本実施形態においては、バイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２にダイオード接続したＦＥＴを用いることで、ＦＥＴの閾値Ｖｔｈ特性差による負電圧−ＦＥＴ Ｖｔｈの電圧差を抑え込むことで、発振周波数の安定を実現している。
ここで、ＲＣ積分回路は、発振周波数は、第３の抵抗Ｒ２３と第１のキャパシタＣ２１、並びに、第４の抵抗Ｒ２４と第２のキャパシタＣ２２により形成される。
本実施形態においては、バイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２にダイオード接続したＦＥＴを用いることで、ＦＥＴの閾値Ｖｔｈ特性差による負電圧−ＦＥＴ Ｖｔｈの電圧差を抑え込むことで、発振周波数の安定を実現している。
次に、本実施形態に係るマルチバイブレータ回路２０と第１および第２の比較例（１，２）との発振周波数および消費電流の特性差をシミュレーション結果により示す。
ここで、第１の比較例（１）として図１のマルチバイブレータ回路１０を適用し、第２の比較例（２）として図２のマルチバイブレータ回路１０Ａを適用した。
ここで、第１の比較例（１）として図１のマルチバイブレータ回路１０を適用し、第２の比較例（２）として図２のマルチバイブレータ回路１０Ａを適用した。
図８（Ａ）〜（Ｃ）は、本実施形態に係るマルチバイブレータ回路２０と第１および第２の比較例（１），（２）との発振周波数の特性差をシミュレーション結果により示す図である。
図８（Ａ）が第１の比較例（１）のシミュレーション結果を、図８（Ｂ）が第２の比較例（２）のシミュレーション結果を、図８（Ｃ）が本実施形態に係るマルチバイブレータ回路（本回路）のシミュレーション結果を、それぞれ示している。
図８（Ａ）〜（Ｃ）において、横軸がＦＥＴの閾値Ｖｔｈを、縦軸が発振周波数をそれぞれ示している。
図８（Ａ）が第１の比較例（１）のシミュレーション結果を、図８（Ｂ）が第２の比較例（２）のシミュレーション結果を、図８（Ｃ）が本実施形態に係るマルチバイブレータ回路（本回路）のシミュレーション結果を、それぞれ示している。
図８（Ａ）〜（Ｃ）において、横軸がＦＥＴの閾値Ｖｔｈを、縦軸が発振周波数をそれぞれ示している。
図８（Ａ）〜（Ｃ）からわかるように、本実施形態に係るマルチバイブレータ回路２０は、バイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２の機能により、第１および第２の比較例（１），（２）に比べて発振周波数のバラツキを抑えることが可能となる。
図９（Ａ）〜（Ｃ）は、本実施形態に係るマルチバイブレータ回路２０と第１および第２の比較例（１），（２）との消費電流の特性差をシミュレーション結果により示す図である。
図９（Ａ）が第１の比較例（１）のシミュレーション結果を、図９（Ｂ）が第２の比較例（２）のシミュレーション結果を、図９（Ｃ）が本実施形態に係るマルチバイブレータ回路（本回路）のシミュレーション結果を、それぞれ示している。
図９（Ａ）〜（Ｃ）において、横軸がＦＥＴの閾値Ｖｔｈを、縦軸が消費電流をそれぞれ示している。
図９（Ａ）が第１の比較例（１）のシミュレーション結果を、図９（Ｂ）が第２の比較例（２）のシミュレーション結果を、図９（Ｃ）が本実施形態に係るマルチバイブレータ回路（本回路）のシミュレーション結果を、それぞれ示している。
図９（Ａ）〜（Ｃ）において、横軸がＦＥＴの閾値Ｖｔｈを、縦軸が消費電流をそれぞれ示している。
図９（Ａ）〜（Ｃ）からわかるように、本実施形態に係るマルチバイブレータ回路２０は、バイアス回路ＢＩＡＳ２１，ＢＩＡＳ２２の機能により、第２の比較例（２）とほぼ同等の低消費電流化が可能となる。
＜２．第２の実施形態＞
図１０は、本発明の第２の実施形態に係るマルチバイブレータ回路を示す図である。
図１０は、本発明の第２の実施形態に係るマルチバイブレータ回路を示す図である。
本第２の実施形態に係るマルチバイブレータ回路２０Ａが第１の実施形態に係るマルチバイブレータ回路２０と異なる点は次のとおりである。
マルチバイブレータ回路２０Ａは、第１のＦＥＴ２１および第２のＦＥＴ２２のソース、第７の抵抗Ｒ２７および第８の抵抗Ｒ２８の接地側端子と接地電位ＧＮＤとの間にスイッチとして機能する第５のＦＥＴ２５を配置したことにある。
第５のＦＥＴ２５のソースが接地電位ＧＮＤに接続され、ドレインが第１のＦＥＴ２１および第２のＦＥＴ２２のソース、並びに第７の抵抗Ｒ２７および第８の抵抗Ｒ２８の接地側端子に接続されている。
そして、第５のＦＥＴ２５のゲートが、第９の抵抗Ｒ２９を介してイネーブル信号ＥＮが供給される制御端子ＴＣに接続されている。
マルチバイブレータ回路２０Ａによれば、動作時のみ第５のＦＥＴ２５をオンさせ、非動作時には第５のＦＥＴ２５をオフさせることが可能で、さらなる低消費電力化を図ることが可能である。
マルチバイブレータ回路２０Ａは、第１のＦＥＴ２１および第２のＦＥＴ２２のソース、第７の抵抗Ｒ２７および第８の抵抗Ｒ２８の接地側端子と接地電位ＧＮＤとの間にスイッチとして機能する第５のＦＥＴ２５を配置したことにある。
第５のＦＥＴ２５のソースが接地電位ＧＮＤに接続され、ドレインが第１のＦＥＴ２１および第２のＦＥＴ２２のソース、並びに第７の抵抗Ｒ２７および第８の抵抗Ｒ２８の接地側端子に接続されている。
そして、第５のＦＥＴ２５のゲートが、第９の抵抗Ｒ２９を介してイネーブル信号ＥＮが供給される制御端子ＴＣに接続されている。
マルチバイブレータ回路２０Ａによれば、動作時のみ第５のＦＥＴ２５をオンさせ、非動作時には第５のＦＥＴ２５をオフさせることが可能で、さらなる低消費電力化を図ることが可能である。
＜３．第３の実施形態＞
図１１は、本発明の第３の実施形態に係る高周波スイッチ回路の構成例を示すブロック図である。
図１１は、本発明の第３の実施形態に係る高周波スイッチ回路の構成例を示すブロック図である。
図１１の高周波スイッチ回路１００は、携帯電話等の送信および受信信号を、所望する経路に接続する高周波スイッチ回路として適用可能である。
図１１の高周波スイッチ回路１００は、発振回路部１１０、チャージポンプ回路部１２０、レベルシフト回路部１３０、ロジック回路部１４０、およびスイッチ回路部１５０を有する。
図１１の高周波スイッチ回路１００においては、上述した第１または第２の実施形態のマルチバイブレータ回路２０，２０Ａが発振回路部１１０として適用される。
図１１の高周波スイッチ回路１００は、発振回路部１１０、チャージポンプ回路部１２０、レベルシフト回路部１３０、ロジック回路部１４０、およびスイッチ回路部１５０を有する。
図１１の高周波スイッチ回路１００においては、上述した第１または第２の実施形態のマルチバイブレータ回路２０，２０Ａが発振回路部１１０として適用される。
この高周波スイッチ回路１００は、発振回路部１１０が正相と逆相のクロックＣＬＫ、／ＣＬＫ（／は逆相を示す）を同時並列的に出力するチャージポンプ回路部１２０に供給する。
発振回路部１１０の発振周波数をもとに、チャージポンプ回路部１２０にて、端末から供給される電源電圧ＶＤＤと異なる電圧Ｖｃｐを生成(昇圧電力もしくは負電源)し、電圧Ｖｃpをレベルシフト回路部１３０に供給する。
レベルシフト回路部１３０で、ロジック回路部１４０からのレベルシフト制御信号をもとにスイッチ回路部１５０に電圧Ｖｃｐを供給する。
発振回路部１１０の発振周波数をもとに、チャージポンプ回路部１２０にて、端末から供給される電源電圧ＶＤＤと異なる電圧Ｖｃｐを生成(昇圧電力もしくは負電源)し、電圧Ｖｃpをレベルシフト回路部１３０に供給する。
レベルシフト回路部１３０で、ロジック回路部１４０からのレベルシフト制御信号をもとにスイッチ回路部１５０に電圧Ｖｃｐを供給する。
発振回路部１１０およびチャージポンプ回路部１２０により、電源装置である電圧変換回路(ＤＣ-ＤＣコンバータ:以下ＤＤＣ)２００が構成される。
図１２は、本実施形態に係る電源装置としての電圧変換回路の具体的な構成例を示す回路図である。
図１２の電圧変換回路２００は、上述したように、発振回路部１１０およびチャージポンプ回路部１２０により構成される。
図１２の発振回路部１１０は、第１の実施形態に係る図３のマルチバイブレータ回路２０が適用されている。
図１２においては、理解を容易にするために、発振回路部１１０の各構成素子を図３と同一符号をもって表している。
だだし、第１のＦＥＴ２１および第２のＦＥＴ２２は、それぞれ２つのＦＥＴを縦続接続して構成されている。機能的には、すでに説明したマルチバイブレータ回路２０と同様である。
図１２の発振回路部１１０は、第１の実施形態に係る図３のマルチバイブレータ回路２０が適用されている。
図１２においては、理解を容易にするために、発振回路部１１０の各構成素子を図３と同一符号をもって表している。
だだし、第１のＦＥＴ２１および第２のＦＥＴ２２は、それぞれ２つのＦＥＴを縦続接続して構成されている。機能的には、すでに説明したマルチバイブレータ回路２０と同様である。
発振回路部１１０は、ノードＮＤ２２（第２のＦＥＴ２２のドレイン）から正相のクロックＣＬＫは発振出力され、ノードＮＤ２１（第１のＦＥＴ２１のドレイン）から逆相のクロック／ＣＬＫが発振出力される。
チャージポンプ回路部１２０は、スイッチとしてのＦＥＴ３１，３２，３３、ダイオードＤ３１〜Ｄ３４、抵抗Ｒ３１〜Ｒ３６、キャパシタＣ３１，Ｃ３２,Ｃ３３，Ｃ３４、およびノードＮＤ３１〜ＮＤ３８を含んで構成されている。
なお、図１２において、ＦＥＴ３１〜３３は２つのＦＥＴを縦続接続して示しているが、以下では一つのＦＥＴとして説明する。
なお、図１２において、ＦＥＴ３１〜３３は２つのＦＥＴを縦続接続して示しているが、以下では一つのＦＥＴとして説明する。
ノードＮＤ３１が電源電圧ＶＤＤの供給源ＳＶＤＤに接続されている。
ダイオードＤ３１のアノードが抵抗Ｒ３１を介してノードＮＤ３１に接続され、カソードがダイオードＤ３２のアノードに接続され、その接続点によりノードＮＤ３２が形成されている。
ダイオードＤ３２のカソードがダイオードＤ３３のアノードに接続され、その接続点によりノードＮＤ３３が形成されている。ダイオードＤ３３のカソードがダイオードＤ３４のアノードに接続され、その接続点によりノードＮＤ３４が形成されている。ダイオードＤ３４のカソードが出力ノードＮＤ３５に接続されている。
キャパシタＣ３１の一端側がノードＮＤ３２に接続され、他端側がＦＥＴ３１のドレインに接続され、その接続点によりノードＮＤ３６が形成されている。
キャパシタＣ３２の一端側がノードＮＤ３３に接続され、他端側がＦＥＴ３２のドレインに接続され、その接続点によりノードＮＤ３７が形成されている。
キャパシタＣ３３の一端側がノードＮＤ３４に接続され、他端側がＦＥＴ３３のドレインに接続され、その接続点によりノードＮＤ３８が形成されている。
ＦＥＴ３１〜３３のソースが接地電位に接続されている。奇数段のＦＥＴ３１，３３のゲートには抵抗Ｒ３５を介して正相のクロックＣＬＫが供給され、偶数段のＦＥＴ３２のゲートには抵抗Ｒ３６を介して逆相のクロック／ＣＬＫが供給される。
出力ノードＮＤ３５と接地電位ＧＮＤとの間にキャパシタＣ３４が接続されている。
また、ノードＮＤ３６が抵抗Ｒ３２を介してノードＮＤ３１に接続され、ノードＮＤ３７が抵抗Ｒ３３を介してノードＮＤ３１に接続され、ノードＮＤ３８が抵抗Ｒ３４を介してノードＮＤ３１に接続されている。
ダイオードＤ３１のアノードが抵抗Ｒ３１を介してノードＮＤ３１に接続され、カソードがダイオードＤ３２のアノードに接続され、その接続点によりノードＮＤ３２が形成されている。
ダイオードＤ３２のカソードがダイオードＤ３３のアノードに接続され、その接続点によりノードＮＤ３３が形成されている。ダイオードＤ３３のカソードがダイオードＤ３４のアノードに接続され、その接続点によりノードＮＤ３４が形成されている。ダイオードＤ３４のカソードが出力ノードＮＤ３５に接続されている。
キャパシタＣ３１の一端側がノードＮＤ３２に接続され、他端側がＦＥＴ３１のドレインに接続され、その接続点によりノードＮＤ３６が形成されている。
キャパシタＣ３２の一端側がノードＮＤ３３に接続され、他端側がＦＥＴ３２のドレインに接続され、その接続点によりノードＮＤ３７が形成されている。
キャパシタＣ３３の一端側がノードＮＤ３４に接続され、他端側がＦＥＴ３３のドレインに接続され、その接続点によりノードＮＤ３８が形成されている。
ＦＥＴ３１〜３３のソースが接地電位に接続されている。奇数段のＦＥＴ３１，３３のゲートには抵抗Ｒ３５を介して正相のクロックＣＬＫが供給され、偶数段のＦＥＴ３２のゲートには抵抗Ｒ３６を介して逆相のクロック／ＣＬＫが供給される。
出力ノードＮＤ３５と接地電位ＧＮＤとの間にキャパシタＣ３４が接続されている。
また、ノードＮＤ３６が抵抗Ｒ３２を介してノードＮＤ３１に接続され、ノードＮＤ３７が抵抗Ｒ３３を介してノードＮＤ３１に接続され、ノードＮＤ３８が抵抗Ｒ３４を介してノードＮＤ３１に接続されている。
図１３は、ディックソン型チャージポンプ回路を示す回路図である。
このような構成を有するチャージポンプ回路部１２０は、図１２および図１３に示すような、ディックソン型のチャージポンプ回路として機能する。
クロックＣＬＫ、／ＣＬＫにより縦続接続されたダイオードＤ３１〜Ｄ３３のカソード側のノードＮＤ３２〜ＮＤ３４がたたき上げおよび下げが繰り返される。これにより、ノードＮＤ３２〜ＮＤ３４の電位が徐々に昇圧されて出力ノードＮＤ３５から昇圧された電圧Ｖｃｐが出力される。
このような構成を有するチャージポンプ回路部１２０は、図１２および図１３に示すような、ディックソン型のチャージポンプ回路として機能する。
クロックＣＬＫ、／ＣＬＫにより縦続接続されたダイオードＤ３１〜Ｄ３３のカソード側のノードＮＤ３２〜ＮＤ３４がたたき上げおよび下げが繰り返される。これにより、ノードＮＤ３２〜ＮＤ３４の電位が徐々に昇圧されて出力ノードＮＤ３５から昇圧された電圧Ｖｃｐが出力される。
図１２および図１３のチャージポンプ回路部は、チャージポンプ回路の段数が３である場合の例である。
チャージポンプ回路の段数をｎとすると、生成されるチャージポンプ電圧Ｖｃｐは次式で与えられる。
チャージポンプ回路の段数をｎとすると、生成されるチャージポンプ電圧Ｖｃｐは次式で与えられる。
発振周波数ｆｏｓｃがばらつくことにより、出力電圧もばらつくが、発振周波数を安定化させることが可能な本実施形態に係るマルチバイブレータ回路を発振回路部１１０に適用していることから、出力電圧の安定化を図ることができる。
２０，２０Ａ・・・マルチバイブレータ回路、２１・・・第１のＦＥＴ、２２・・・第２のＦＥＴ、２３・・・第３のＦＥＴ、２４・・・第４のＦＥＴ、２５・・・第５のＦＥＴ、Ｒ２１・・・第１の抵抗、Ｒ２２・・・第２の抵抗、Ｒ２３・・・第３の抵抗、Ｒ２４・・・第４の抵抗、Ｒ２５・・・第５の抵抗、Ｒ２６・・・第６の抵抗、Ｒ２７・・・第７の抵抗、Ｒ２８・・・第８の抵抗、Ｒ２９・・・第９の抵抗、Ｃ２１・・・第１のキャパシタ、Ｃ２２・・・第２のキャパシタ、１００・・・高周波スイッチ回路、１１０・・・発振回路部、１２０・・・チャージポンプ回路部、１３０・・・レベルシフト回路部、１４０・・・ロジック回路部、１５０・・・スイッチ回路部。
Claims (10)
- ソースが接地電位に接続された第１の電界効果トランジスタと、
ソースが接地電位に接続された第２の電界効果トランジスタと、
上記第１の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第１の抵抗と、
上記第２の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第２の抵抗と、
上記第２の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第３の抵抗と、
上記第１の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第４の抵抗と、
上記第１の電界効果トランジスタのドレインと上記第２の電界効果トランジスタのゲート間に接続され、上記第３の抵抗と積分回路を形成する第１のキャパシタと、
上記第２の電界効果トランジスタのドレインと上記第１の電界効果トランジスタのゲート間に接続され、上記第４の抵抗と積分回路を形成する第２のキャパシタと、
上記第１の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第３の電界効果トランジスタと、
上記第２の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第４の電界効果トランジスタと
を有するマルチバイブレータ回路。 - 上記第３の電界効果トランジスタのゲートとドレイン間の接続経路に第５の抵抗が接続され、当該第３の電荷効果トランジスタのドレインが上記第１の電界効果トランジスタのゲートに接続されている
請求項１記載のマルチバイブレータ回路。 - 上記第４の電界効果トランジスタのゲートとドレイン間の接続経路に第５の抵抗が接続され、当該第４の電荷効果トランジスタのドレインが上記第２の電界効果トランジスタのゲートに接続されている
請求項１または２記載のマルチバイブレータ回路。 - 上記第３の電界効果トランジスタのソースと接地電位との間に接続されたバイアス調整用の第７の抵抗を有する
請求項１から３のいずれか一に記載のマルチバイブレータ回路。 - 上記第４の電界効果トランジスタのソースと接地電位との間に接続されたバイアス調整用の第８の抵抗を有する
請求項１から４のいずれか一に記載のマルチバイブレータ回路。 - 正相のクロックおよび当該正相のクロックと逆相にクロックを生成するマルチバイブレータ回路を含む発振回路部と、
上記発振回路部により供給される正相及び逆相のクロックに応じて供給される電圧と異なる電圧を生成する出力する電圧生成部と、を有し、
上記発振回路部の上記マルチバイブレータ回路は、
ソースが接地電位に接続された第１の電界効果トランジスタと、
ソースが接地電位に接続された第２の電界効果トランジスタと、
上記第１の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第１の抵抗と、
上記第２の電界効果トランジスタのドレインと電源電圧の供給源との間に接続された第２の抵抗と、
上記第２の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第３の抵抗と、
上記第１の電界効果トランジスタのゲートと電源電圧の供給源との間に接続された第４の抵抗と、
上記第１の電界効果トランジスタのドレインと上記第２の電界効果トランジスタのゲート間に接続され、上記第３の抵抗と積分回路を形成する第１のキャパシタと、
上記第２の電界効果トランジスタのドレインと上記第１の電界効果トランジスタのゲート間に接続され、上記第４の抵抗と積分回路を形成する第２のキャパシタと、
上記第１の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第３の電界効果トランジスタと、
上記第２の電界効果トランジスタのゲートと接地電位との間に接続されたダイオード接続した第４の電界効果トランジスタと、を含む
電圧変換回路。 - 上記第３の電界効果トランジスタのゲートとドレイン間の接続経路に第５の抵抗が接続され、当該第３の電荷効果トランジスタのドレインが上記第１の電界効果トランジスタのゲートに接続されている
請求項６記載の電圧変換回路。 - 上記第４の電界効果トランジスタのゲートとドレイン間の接続経路に第５の抵抗が接続され、当該第４の電荷効果トランジスタのドレインが上記第２の電界効果トランジスタのゲートに接続されている
請求項６または７記載の電圧変換回路。 - 上記第３の電界効果トランジスタのソースと接地電位との間に接続されたバイアス調整用の第７の抵抗を有する
請求項６から８のいずれか一に記載の電圧変換回路。 - 上記第４の電界効果トランジスタのソースと接地電位との間に接続されたバイアス調整用の第８の抵抗を有する
請求項６から９のいずれか一に記載の電圧変換回路。
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