JP2011254056A - Optical semiconductor device - Google Patents

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PROBLEM TO BE SOLVED: To provide an optical semiconductor device capable of significantly reducing mutual interference of heat between semiconductor optical components without cleaving a semiconductor substrate by an element isolation groove.SOLUTION: In an optical semiconductor device having a plurality of semiconductor optical components 10 formed on a semiconductor substrate, as an element isolation structure 21 for isolating the adjacent semiconductor optical components 10, a plurality of element isolation grooves 21a are arranged between both of cleaving end faces 17a and 17b at constant intervals. A longitudinal direction of the element isolation groove 21a is inclined against an x-direction parallel to a cleavable face, and the ends of the adjacent element isolation grooves 21a are arranged on different cleavable faces. A depth of the element isolation groove 21a is one-third of the thickness of the semiconductor substrate.

Description

本発明は、光情報通信等で用いられる光半導体装置に関する。   The present invention relates to an optical semiconductor device used in optical information communication and the like.

近年、光通信は、大容量、超高速性により多くの情報通信網で実用化されている。光通信網では、発光素子や受光素子等に代表される化合物半導体光部品が広く利用されており、その研究開発が盛んである。そのなかでも、情報通信用の半導体光部品は、主にＩｎＰ基板上に形成される。これは、光ファイバ伝送に最適な１．５５μｍ帯で発光、受光、吸収できる高品質なＧａＩｎＡｓＰ系四元混晶が成膜できるためである。   In recent years, optical communication has been put into practical use in many information communication networks due to its large capacity and ultra-high speed. In the optical communication network, compound semiconductor optical parts typified by light-emitting elements and light-receiving elements are widely used, and their research and development are active. Among them, semiconductor optical components for information communication are mainly formed on an InP substrate. This is because a high-quality GaInAsP-based quaternary mixed crystal capable of emitting, receiving and absorbing light in the 1.55 μm band optimal for optical fiber transmission can be formed.

更に、ＩｎＰ結晶は、劈開面と呼ばれる原子間結合の弱い結晶面を有している。この面に対して応力を加えて劈開すると、分子レベルで平滑な端面が得られるため、ほとんどのＩｎＰ系光部品は、劈開面を光入出力用の端面に用いている。又、ＩｎＰに代表される閃亜鉛結晶構造を持った化合物半導体基板では、オリエンテーションフラットを基準として、それに対する角度が０度の面、４５度の面、９０度の面が、劈開面であることが広く知られている。   Further, the InP crystal has a crystal plane with a weak interatomic bond called a cleavage plane. When this surface is cleaved by applying a stress, a smooth end surface can be obtained at the molecular level. Therefore, most InP-based optical components use the cleavage surface as an end surface for light input / output. In addition, in a compound semiconductor substrate having a zinc-blende crystal structure typified by InP, the plane with an angle of 0 degrees, 45 degrees, and 90 degrees with respect to the orientation flat is a cleavage plane. Is widely known.

これらの半導体光部品では、半導体レーザ（ＬＤ；Laser Diode）やフォトダイオード（ＰＤ；Photo Diode）、電界吸収型光変調器（ＥＡＭ；Electro-Absorption Modulator）のような個別部品は勿論のこと、ＬＤに代表されるアクティブ光デバイスや多モード干渉計（ＭＭＩ；(Multi-Mode Interference）やアレイ導波路グレーティング（ＡＷＧ；Arrayed Waveguide Grating）に代表されるパッシブ光デバイス等を半導体同一基板上にモノリシック集積した集積部品も、精力的に研究開発が行われている。一般の半導体光部品は、大きさが数百μｍ2程度と小さく、かつ、比屈折率差が高いため、数百μｍ程度の曲率の曲線導波路が作製でき、集積性が非常に優れている。 These semiconductor optical components include not only individual components such as a semiconductor laser (LD), a photodiode (PD), and an electro-absorption modulator (EAM), but also an LD. Monolithically integrated on the same semiconductor substrate, such as active optical devices represented by 1), passive optical devices represented by multi-mode interference (MMI) and arrayed waveguide grating (AWG), etc. Research and development of integrated parts is also underway.General semiconductor optical parts are as small as several hundred μm 2 and have a high relative refractive index difference, so they have a curvature of several hundreds of μm. A curved waveguide can be produced, and the integration is very excellent.

ところで、これら半導体光部品の制御は、一般的に電流又は電圧を印加することで行われ、例えば、ＬＤを発光させるためには、数十〜数百ｍＡの電流を注入し、ＥＡＭを変調するためには、数Ｖの電圧を印加する。印加電流又は電圧によって生じたエネルギーは、半導体光部品の変換効率が１００％でない限りは、半導体光部品内部で熱になって消費される。   By the way, these semiconductor optical components are generally controlled by applying a current or a voltage. For example, in order to emit an LD, a current of several tens to several hundreds of mA is injected to modulate EAM. For this purpose, a voltage of several volts is applied. The energy generated by the applied current or voltage is consumed as heat inside the semiconductor optical component unless the conversion efficiency of the semiconductor optical component is 100%.

一方、半導体光部品の多くは、温度依存性があることが広く知られている。例えば、ＬＤでは発振波長が０．１ｎｍ／度で変化し、大容量光通信用として、ファイバ内に波長の異なる多数の光信号を伝搬させる波長分割多重（ＷＤＭ；Wavelength Division Multiplexing）伝送方式を用いる場合等には、他の波長と重ならないように、発振波長、即ち、温度を精度よく制御する必要がある。   On the other hand, it is widely known that many semiconductor optical components have temperature dependency. For example, in an LD, an oscillation wavelength changes at 0.1 nm / degree, and a wavelength division multiplexing (WDM) transmission system that propagates a large number of optical signals having different wavelengths in a fiber is used for large-capacity optical communication. In some cases, it is necessary to accurately control the oscillation wavelength, that is, the temperature so as not to overlap with other wavelengths.

個別部品の温度制御を行う場合には、光部品下部にペルチェ素子を用いた温度コントローラを配置して、０．１度以下程度まで安定化することにより、発生する熱の影響をなくしている。   When controlling the temperature of individual components, a temperature controller using a Peltier element is disposed below the optical component and stabilized to about 0.1 degrees or less, thereby eliminating the influence of generated heat.

ところが、モノリシック集積素子の場合には、集積密度を勘案して、個々の半導体光部品が数百μｍ程度の間隔で同一基板上に配置されるため、ひとつのペルチェ素子で基板全体、即ち、複数の光部品の温度を一括制御している。その際、個別光部品への制御電流値及び印加時間は各々異なるので、発生する熱量が各々異なり、相互に熱干渉を起こす。   However, in the case of a monolithic integrated element, the individual semiconductor optical components are arranged on the same substrate at intervals of about several hundreds μm in consideration of the integration density. The temperature of optical parts is controlled collectively. At that time, since the control current value and the application time to the individual optical components are different from each other, the amount of generated heat is different and causes thermal interference with each other.

これを解消するために、従来技術では、光部品間に素子分離溝を形成して、相互干渉を抑える方法が広く知られている。素子分離溝は、選択的ウェットエッチングやドライエッチングを用いて基板途中までの溝として形成される。   In order to solve this problem, a method for suppressing mutual interference by forming element isolation grooves between optical components is widely known in the prior art. The element isolation trench is formed as a trench halfway through the substrate using selective wet etching or dry etching.

T. Hayashi et al., "Reducing Electrical Crosstalk in Laser-Diode Array Modules by Using a Film-Carrier Interconnection", JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL. 13, NO. 9, SEPTEMBER 1995, pp. 1885-1891T. Hayashi et al., "Reducing Electrical Crosstalk in Laser-Diode Array Modules by Using a Film-Carrier Interconnection", JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL. 13, NO. 9, SEPTEMBER 1995, pp. 1885-1891

素子分離溝は、例えば、非特許文献１で示されているような構造を持つのが一般的である。ここで、図８〜図９に、従来の光半導体装置における素子分離溝を示し、その概略を説明する。なお、図８は、従来の光半導体装置の上面図であり、図９は、その断面図である。又、以降の説明においては、劈開された面を「劈開面」と呼び、劈開されていないが、劈開可能な面を「劈開可能面」と呼び、これらを区別する。   For example, the element isolation trench generally has a structure as shown in Non-Patent Document 1. Here, FIG. 8 to FIG. 9 show element isolation grooves in a conventional optical semiconductor device, and the outline thereof will be described. 8 is a top view of a conventional optical semiconductor device, and FIG. 9 is a sectional view thereof. In the following description, a cleaved surface is referred to as a “cleavable surface”, and a surface that is not cleaved but is cleaved is referred to as a “cleavable surface”.

図８〜図９に示す従来の光半導体装置は、複数の半導体光部品５０が形成されたものであり、各半導体光部品５０は、基板５１上にクラッド層５２、光活性層５３及びクラッド層５４をメサ構造に形成し、それらの周囲を埋込層５５で埋め込み、その上部に電極５６を形成したものである。半導体光部品５０同士の間に素子分離溝５８が形成されると共に、基板５１の裏面側にペルチェ素子５９が設けられている。なお、符号５７ａ、５７ｂは、素子の端面となる劈開面である。   The conventional optical semiconductor device shown in FIGS. 8 to 9 has a plurality of semiconductor optical components 50 formed. Each semiconductor optical component 50 includes a cladding layer 52, a photoactive layer 53, and a cladding layer on a substrate 51. 54 is formed in a mesa structure, and the periphery thereof is filled with a buried layer 55, and an electrode 56 is formed thereon. An element isolation groove 58 is formed between the semiconductor optical components 50, and a Peltier element 59 is provided on the back side of the substrate 51. Reference numerals 57a and 57b are cleavage surfaces serving as end faces of the element.

図８〜図９に示したような素子分離溝５８は、一般的に、電気的分離を主目的として形成されていて、熱的分離に代用されているものが多い。そのため、素子分離溝５８は、電流注入領域より下側の基板５１の浅い位置までの深さしかなく、通常は３μｍ以下である。従って、基板５１（厚さ〜１５０μｍ）を介した熱相互干渉に対しては、ほとんど効果がない。   The element isolation grooves 58 as shown in FIGS. 8 to 9 are generally formed mainly for electrical isolation, and are often substituted for thermal isolation. Therefore, the element isolation trench 58 has a depth only up to a shallow position of the substrate 51 below the current injection region, and is usually 3 μm or less. Therefore, there is almost no effect on the thermal mutual interference through the substrate 51 (thickness˜150 μm).

又、入出力光は、端面（劈開面５７ａ、５７ｂ）から角度を持たずに入出射されるのが好ましく、例えば、ＬＤの発光媒体となる光活性層５３等の光導波路は、出射面（劈開面５７ａ、５７ｂ）に対して垂直に配置される。そして、素子分離溝５８は、ウェットエッチングやドライエッチングの結晶面に対する面方位依存性とプロセス容易性を考慮して、光導波路に対して平行に作製される。その結果、素子分離溝５８は、出射端面の劈開面５７ａ、５７ｂと垂直に交わる劈開可能面と平行になる。加えて、この素子分離溝５８は、電気的分離を主目的にしているため、全領域で素子分離するべく、半導体光部品５０の両端面間（劈開面５７ａ−５７ｂ間）を結ぶような直線形状となっている。   Input / output light is preferably incident / exited from the end faces (cleaved surfaces 57a, 57b) without an angle. For example, an optical waveguide such as the photoactive layer 53 serving as a light emitting medium of an LD has an emission surface ( It is arranged perpendicular to the cleavage planes 57a, 57b). The element isolation groove 58 is formed in parallel to the optical waveguide in consideration of the plane orientation dependency on the crystal plane of wet etching or dry etching and process ease. As a result, the element isolation groove 58 is parallel to a cleaveable surface that perpendicularly intersects with the cleavage surfaces 57a and 57b of the emission end face. In addition, since the element isolation groove 58 is mainly intended for electrical isolation, a straight line connecting both end faces of the semiconductor optical component 50 (between the cleavage planes 57a-57b) in order to isolate the element in the entire region. It has a shape.

上述した熱相互干渉を抑えるためには、素子分離溝５８を深くすればよいが、単純に深くしていくと、作製工程等で不可抗力的に応力等が加えられたときに、素子分離溝５８が劈開可能面に平行で、かつ、両端面間を結ぶような直線形状となっているので、この素子分離溝５８で基板１１が劈開され分割されてしまうため、一定以上は深くすることができない。   In order to suppress the above-described thermal mutual interference, the element isolation groove 58 may be deepened. However, if the element isolation groove 58 is simply deepened, the element isolation groove 58 is applied when force or the like is forcefully applied in a manufacturing process or the like. Since the substrate 11 is cleaved and divided by the element isolation groove 58, the substrate 11 cannot be made deeper than a certain depth. .

このように、従来の素子分離溝５８の構成では、半導体光部品５０間の熱の相互干渉に対しては、ほとんど効果が無い。一方、熱相互干渉を抑えるために、素子分離溝５８を深くすると、基板１１が素子分離溝５８で劈開されて分割されるおそれがあった。   Thus, the configuration of the conventional element isolation groove 58 has almost no effect on the mutual heat interference between the semiconductor optical components 50. On the other hand, when the element isolation groove 58 is deepened in order to suppress thermal mutual interference, the substrate 11 may be cleaved and divided by the element isolation groove 58.

本発明は上記課題に鑑みなされたもので、半導体基板が素子分離溝で劈開されることなく、半導体光部品間の熱の相互干渉を大幅に低減する光半導体装置を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide an optical semiconductor device that significantly reduces the mutual interference of heat between semiconductor optical components without the semiconductor substrate being cleaved by the element isolation grooves. .

上記課題を解決する第１の発明に係る光半導体装置は、
半導体基板上に形成された複数の光半導体素子を有する光半導体装置において、
隣接する前記光半導体素子間を分離する素子分離構造として、任意の間隔を置いて複数の素子分離溝を当該光半導体装置の両端面間に配置し、
前記半導体基板の劈開可能な劈開可能面に対して、前記素子分離溝の長手方向を傾けて配置し、
隣接する前記素子分離溝同士の端部を異なる前記劈開可能面に配置すると共に、
前記素子分離溝の深さを前記半導体基板の厚さの１／３以上としたことを特徴とする。 An optical semiconductor device according to a first invention for solving the above-mentioned problems is as follows.
In an optical semiconductor device having a plurality of optical semiconductor elements formed on a semiconductor substrate,
As an element isolation structure that separates adjacent optical semiconductor elements, a plurality of element isolation grooves are arranged between both end faces of the optical semiconductor device at an arbitrary interval,
With respect to the cleavable surface of the semiconductor substrate, the longitudinal direction of the element isolation groove is inclined and arranged,
While arranging the end portions of the adjacent element isolation grooves on different cleaveable surfaces,
The depth of the element isolation trench is 1/3 or more of the thickness of the semiconductor substrate.

上記課題を解決する第２の発明に係る光半導体装置は、
上記第１の発明に記載の光半導体装置において、
基準とする１つの前記劈開可能面に対する前記素子分離溝の長手方向のなす角度を、全ての前記素子分離溝において同一としたことを特徴とする。 An optical semiconductor device according to a second invention for solving the above-mentioned problems is as follows.
In the optical semiconductor device according to the first invention,
An angle formed by the longitudinal direction of the element isolation groove with respect to one cleaveable surface as a reference is the same in all the element isolation grooves.

上記課題を解決する第３の発明に係る光半導体装置は、
上記第１の発明に記載の光半導体装置において、
基準とする１つの前記劈開可能面に対する前記素子分離溝の長手方向がなす角度を、隣接する前記素子分離溝において互いに補角の関係としたことを特徴とする。 An optical semiconductor device according to a third invention for solving the above-mentioned problem is as follows.
In the optical semiconductor device according to the first invention,
An angle formed by the longitudinal direction of the element isolation groove with respect to one cleaveable surface as a reference is a complementary angle to each other in the adjacent element isolation grooves.

上記課題を解決する第４の発明に係る光半導体装置は、
上記第１〜第３のいずれか１つの発明に記載の光半導体装置において、
前記半導体基板が閃亜鉛結晶構造を有する場合、前記劈開可能面全てに対して前記素子分離溝の長手方向がなす角度を１０度以上としたことを特徴とする。 An optical semiconductor device according to a fourth invention for solving the above-mentioned problems is as follows.
In the optical semiconductor device according to any one of the first to third inventions,
When the semiconductor substrate has a zinc flash crystal structure, an angle formed by the longitudinal direction of the element isolation groove with respect to all the cleaveable surfaces is 10 degrees or more.

上記課題を解決する第５の発明に係る光半導体装置は、
上記第１〜第４のいずれか１つの発明に記載の光半導体装置において、
前記素子分離溝を、ＩＣＰエッチング（Inductive Coupled Plasma Etching）、ＦＩＢエッチング（Focused Ion Beam Etching）、又は、パルスレーザ加工のいずれか１つを用いて作製したことを特徴とする。 An optical semiconductor device according to a fifth invention for solving the above-described problem is
In the optical semiconductor device according to any one of the first to fourth inventions,
The element isolation groove is formed by using any one of ICP etching (Inductive Coupled Plasma Etching), FIB etching (Focused Ion Beam Etching), or pulse laser processing.

本発明によれば、半導体基板が素子分離溝で劈開されることなく、半導体光部品間の熱の相互干渉を大幅に低減することができる。その結果、高密度集積と多数の半導体光部品の個別制御が可能なモノリシック集積型光半導体装置が実現可能となる。   According to the present invention, the mutual interference of heat between semiconductor optical components can be greatly reduced without the semiconductor substrate being cleaved by the element isolation grooves. As a result, a monolithic integrated optical semiconductor device capable of high-density integration and individual control of a large number of semiconductor optical components can be realized.

本発明に係る光半導体装置の実施形態の一例（実施例１）を示すものであり、（ａ）は、その上面図、（ｂ）は、（ａ）のＡ領域の拡大図である。BRIEF DESCRIPTION OF THE DRAWINGS An example (Example 1) of embodiment of the optical semiconductor device which concerns on this invention is shown, (a) is the top view, (b) is an enlarged view of A area | region of (a). 図１（ａ）に示した光半導体装置の断面図である。It is sectional drawing of the optical semiconductor device shown to Fig.1 (a). 本発明に係る光半導体装置の実施形態の他の一例（実施例２）を示すものであり、（ａ）は、その上面図、（ｂ）は、（ａ）のＢ領域の拡大図である。FIG. 4 shows another example (Example 2) of the embodiment of the optical semiconductor device according to the present invention, in which (a) is a top view thereof and (b) is an enlarged view of a region B in (a). . 図３（ａ）に示した光半導体装置の断面図である。It is sectional drawing of the optical semiconductor device shown to Fig.3 (a). 図１〜図４に示した光半導体装置の製造方法（ステップＳ１）を説明する断面図である。It is sectional drawing explaining the manufacturing method (step S1) of the optical semiconductor device shown in FIGS. 図１〜図４に示した光半導体装置の製造方法（ステップＳ２）を説明する断面図である。It is sectional drawing explaining the manufacturing method (step S2) of the optical semiconductor device shown in FIGS. 図１〜図４に示した光半導体装置の製造方法（ステップＳ３）を説明する断面図である。It is sectional drawing explaining the manufacturing method (step S3) of the optical semiconductor device shown in FIGS. 従来の光半導体装置の上面図である。It is a top view of the conventional optical semiconductor device. 図８に示した従来の光半導体装置の断面図である。It is sectional drawing of the conventional optical semiconductor device shown in FIG.

以下、本発明に係る光半導体装置について、その実施形態のいくつかを、図１〜図７を参照して説明を行う。なお、以降の説明においては、劈開されて形成される端面を「劈開端面」と呼び、劈開されていないが、劈開可能な面を「劈開可能面」と呼ぶ。   Hereinafter, some embodiments of the optical semiconductor device according to the present invention will be described with reference to FIGS. In the following description, an end surface formed by cleavage is called a “cleavage end surface”, and a surface that is not cleaved but can be cleaved is called a “cleavable surface”.

（実施例１）
図１は、本実施例の光半導体装置を示すものであり、図１（ａ）は、その上面図、図１（ｂ）は、図１（ａ）のＡ領域の拡大図である。又、図２は、図１（ａ）に示した光半導体装置の断面図である。 Example 1
1A and 1B show an optical semiconductor device according to the present embodiment. FIG. 1A is a top view thereof, and FIG. 1B is an enlarged view of a region A in FIG. FIG. 2 is a cross-sectional view of the optical semiconductor device shown in FIG.

本実施例の光半導体装置は、複数の半導体光部品１０（光半導体素子）が形成されたものであり、ここでは、一例として、２つの半導体光部品１０（例えば、ＬＤ等）を図示している。各半導体部品１０は、基板１１（半導体基板）上にクラッド層１２、光活性層１３及びクラッド層１４をメサ構造に形成し、それらの周囲を埋込層１５で埋め込み、その上部に電極１６を形成したものである。埋込層１５としては、後述するように、Ｆｅ−ＩｎＰ等の絶縁性を持つ材料が用いられ、これにより、半導体光部品１０間の電気的分離が確保されている。なお、符号１７ａ、１７ｂは、素子の端面となるように劈開された劈開端面であり、又、符号１１ａは、研磨面である。   The optical semiconductor device of this embodiment is formed with a plurality of semiconductor optical components 10 (optical semiconductor elements). Here, as an example, two optical semiconductor components 10 (for example, LDs) are illustrated. Yes. Each semiconductor component 10 has a clad layer 12, a photoactive layer 13 and a clad layer 14 formed on a substrate 11 (semiconductor substrate) in a mesa structure, and the periphery thereof is buried with a buried layer 15, and an electrode 16 is formed thereon. Formed. As will be described later, an insulating material such as Fe—InP is used for the buried layer 15, thereby ensuring electrical isolation between the semiconductor optical components 10. Reference numerals 17a and 17b are cleavage end faces that are cleaved so as to be end faces of the element, and reference numeral 11a is a polished surface.

従来と同様に、各半導体光部品１０において、光導波路となる光活性層１３は、劈開端面１７ａ、１７ｂと垂直に配置されており、これら２つの光導波路を熱的に分離する必要がある。そして、半導体光部品１０同士の間に素子分離構造２１が形成されているが、この素子分離構造２１の構成に特徴がある。なお、ここでは、半導体光部品１０が２つであるので、１つの素子分離構造２１を形成しているが、半導体光部品１０の数に応じて、素子分離構造２１も増えることになる。   As in the prior art, in each semiconductor optical component 10, the photoactive layer 13 serving as an optical waveguide is disposed perpendicular to the cleaved end faces 17a and 17b, and it is necessary to thermally separate these two optical waveguides. An element isolation structure 21 is formed between the semiconductor optical components 10, and the configuration of the element isolation structure 21 is characteristic. Here, since there are two semiconductor optical components 10, one element isolation structure 21 is formed. However, the number of element isolation structures 21 increases according to the number of semiconductor optical components 10.

図１（ａ）、（ｂ）の上面図を参照して、素子分離構造２１の平面上の構成を説明する。なお、図１（ｂ）においては、劈開端面１７ａ、１７ｂに平行な方向をｘ方向、劈開端面１７ａ、１７ｂに垂直な方向をｙ方向として説明を行う。又、この劈開端面１７ａ、１７ｂは、複数の劈開可能面の中で基準となる面である。   The planar configuration of the element isolation structure 21 will be described with reference to the top views of FIGS. In FIG. 1B, the description will be made assuming that the direction parallel to the cleavage end faces 17a and 17b is the x direction and the direction perpendicular to the cleavage end faces 17a and 17b is the y direction. The cleavage end surfaces 17a and 17b are reference surfaces among the plurality of cleaveable surfaces.

素子分離構造２１は、半導体光部品１０同士の間に形成された複数の素子分離溝２１ａからなる。又、各素子分離溝２１ａは、ｙ方向において長さＬｂであり、ｘ方向に対して、その長手方向が角度θ傾いて形成されている。又、隣接する素子分離溝２１ａ同士は、ｙ方向において間隔Ｌａだけ離れて配置されており、更に、ｘ方向において、間隔Ｌｘだけ離れて（ずれて）配置されている。   The element isolation structure 21 includes a plurality of element isolation grooves 21 a formed between the semiconductor optical components 10. Each element isolation groove 21a has a length Lb in the y direction, and its longitudinal direction is inclined at an angle θ with respect to the x direction. Adjacent element isolation trenches 21a are spaced apart by a distance La in the y direction, and further spaced apart (displaced) by a distance Lx in the x direction.

そして、隣接する２つの素子分離溝２１ａ同士を１組とし、これを、半導体光部品１０の両劈開端面１７ａ−１７ｂ間に複数組配置している。つまり、素子分離溝２１ａは、両劈開端面１７ａ−１７ｂ間において、一定間隔Ｌａを置いて複数配置されている。   Two adjacent element isolation grooves 21a are set as one set, and a plurality of sets are arranged between the two cleaved end faces 17a-17b of the semiconductor optical component 10. That is, a plurality of element isolation trenches 21a are arranged with a constant interval La between the two cleaved end faces 17a-17b.

ここで、本実施例の構成における熱伝導量について説明する。
物質を伝導する熱量は、熱伝導率を用いて、下記式（１）のように表せる。
Ｑ＝ｋ・Ｓ・ｔ・ΔＴ／Ｌ ・・・ 式（１）
ここで、Ｑは伝導する熱量、ｋは熱伝導率、Ｓは伝導する物質の断面積、ｔは時間、ΔＴは両領域の温度差、Ｌは伝導する物質の長さである。 Here, the amount of heat conduction in the configuration of the present embodiment will be described.
The amount of heat conducted through the substance can be expressed by the following formula (1) using the thermal conductivity.
Q = k · S · t · ΔT / L (1)
Here, Q is the amount of heat conducted, k is the thermal conductivity, S is the cross-sectional area of the conducting material, t is the time, ΔT is the temperature difference between the two regions, and L is the length of the conducting material.

式（１）からわかるように、熱伝導量Ｑを小さくするには、熱伝導率ｋの低い物質を選ぶか、断面積Ｓを小さくするか、長さＬを大きくすればよい。ここで、長さＬは、光導波路の間隔に対応するので、光導波路同士を離して配置すればよいが、モノリシック集積の集積度を上げるためには、光導波路同士をなるべく近接させる必要があるため、長さＬを大きくすることはできない。   As can be seen from the equation (1), in order to reduce the heat conduction amount Q, a substance having a low thermal conductivity k is selected, the cross-sectional area S is reduced, or the length L is increased. Here, since the length L corresponds to the interval between the optical waveguides, the optical waveguides may be arranged apart from each other. However, in order to increase the degree of monolithic integration, it is necessary to make the optical waveguides as close as possible. Therefore, the length L cannot be increased.

そこで、熱伝導率ｋを小さくするため、素子分離溝２１ａを形成している。素子分離溝２１ａの部分には空気が存在しており、この空気の熱伝導率ｋは、基板１１の熱伝導率ｋより桁違いに低い。例えば、基板１１がＩｎＰである場合、ＩｎＰの熱伝導率ｋは、〜１０2Ｗ／ｍ・Ｋであるのに対して、空気の熱伝導率ｋは、〜１０-2Ｗ／ｍ・Ｋであり、熱伝導率ｋが桁違いに小さい。 Therefore, the element isolation groove 21a is formed in order to reduce the thermal conductivity k. Air exists in the portion of the element isolation groove 21 a, and the thermal conductivity k of this air is orders of magnitude lower than the thermal conductivity k of the substrate 11. For example, when the substrate 11 is InP, the thermal conductivity k of InP is −10 2 W / m · K, whereas the thermal conductivity k of air is −10 −2 W / m · K. The thermal conductivity k is orders of magnitude smaller.

そして、断面積Ｓを小さくするように、素子分離溝２１ａを形成すればよい。このとき、考慮すべき断面積Ｓは、素子分離溝２１ａ同士の間に残った基板１１の部分、つまり、間隔Ｌａの部分となる。ここで、素子分離溝がない場合との断面積比Ｒｓは、下記式（２）で表すことができる。
Ｒｓ≒Ｌａ／（Ｌａ＋Ｌｂ） ・・・ 式（２）
従って、式（２）に示した断面積比Ｒｓと同じ比率まで伝搬する熱量Ｑを小さくすることが可能である。例えば、間隔Ｌａを１０μｍ、長さＬｂを１００μｍとすれば、断面積比Ｒｓは約１０分の１となり、伝搬する熱量Ｑも約１０分の１となる。 Then, the element isolation groove 21a may be formed so as to reduce the cross-sectional area S. At this time, the cross-sectional area S to be considered is the portion of the substrate 11 remaining between the element isolation trenches 21a, that is, the portion of the interval La. Here, the cross-sectional area ratio Rs when there is no element isolation trench can be expressed by the following formula (2).
Rs≈La / (La + Lb) (2)
Therefore, it is possible to reduce the amount of heat Q that propagates up to the same ratio as the cross-sectional area ratio Rs shown in Equation (2). For example, if the interval La is 10 μm and the length Lb is 100 μm, the cross-sectional area ratio Rs is about 1/10, and the amount of heat Q to be propagated is also about 1/10.

加えて、素子分離溝２１ａは、それ自身に起因した劈開可能面による基板分割を抑制する構成となっている。従来は、両劈開端面間を結ぶ直線状に素子分離溝を形成していたが、本実施例では、上述したように、素子分離溝２１ａを一定間隔で複数配置することにより、従来の直線状の素子分離溝を複数に分離した構成としており、これにより、素子分離溝２１ａに沿って、基板１１が劈開されることを防止している。   In addition, the element isolation groove 21a is configured to suppress substrate division by the cleaveable surface due to itself. Conventionally, the element isolation grooves are formed in a straight line connecting both cleavage end faces. However, in the present embodiment, as described above, a plurality of element isolation grooves 21a are arranged at a constant interval, whereby a conventional linear shape is formed. The element isolation groove is separated into a plurality of parts, thereby preventing the substrate 11 from being cleaved along the element isolation groove 21a.

しかしながら、単に、両劈開端面間を結ぶ直線状の素子分離溝を複数に分離した構成としただけでは不十分である。何故なら、素子分離溝同士の間隔は、上述した間隔Ｌａで説明したように、熱的分離に密接に関連するため、できるだけ小さくしているので（例えば、１０μｍ程度としているので）、もし、素子分離溝の長手方向が劈開可能面に沿って形成されている場合には、端面劈開時の機械的振動が素子分離溝の端部を通して、隣接した素子分離溝まで伝搬し、素子分離溝同士の間隔部分が劈開されてしまい、更に、次の素子分離溝へも同様の現象が連鎖的に生じて、基板全体が劈開されるためである。   However, it is not sufficient to simply have a configuration in which the linear element isolation grooves connecting the two cleavage end faces are separated into a plurality of parts. This is because the distance between the element isolation grooves is as small as possible (for example, about 10 μm) because it is closely related to the thermal isolation as described in the above-mentioned distance La. When the longitudinal direction of the separation groove is formed along the cleaveable surface, the mechanical vibration at the end face cleavage propagates to the adjacent element separation groove through the end of the element separation groove, This is because the gap portion is cleaved, and the same phenomenon occurs in the next element isolation groove in a chained manner, so that the entire substrate is cleaved.

そこで、本実施例では、上記連鎖現象を防止するため、素子分離溝２１ａの長手方向の角度θを各劈開可能面からずらしており、これにより、上記連鎖現象が抑制できる。ずらす角度θはできるだけ小さくした方が占有面積の点で好ましく、実験の結果、ずらす角度θが５度以下の場合には、連鎖現象の発生確率が約５０％、７．５度の場合には、約２０％、１０度以上の場合には、約２％程度であった。   Therefore, in this embodiment, in order to prevent the above-described chain phenomenon, the angle θ in the longitudinal direction of the element isolation groove 21a is shifted from each cleaveable surface, and thus the above-described chain phenomenon can be suppressed. It is preferable to make the shift angle θ as small as possible in terms of occupied area. As a result of the experiment, when the shift angle θ is 5 degrees or less, the occurrence probability of the chain phenomenon is about 50% and 7.5 degrees. In the case of about 20% and 10 degrees or more, it was about 2%.

この傾向は、ＩｎＰやＧａＡｓ等の閃亜鉛結晶構造を持つ化合物半導体基板で有効である。閃亜鉛結晶構造を持つ化合物半導体基板では、オリエンテーションフラットに対する角度が０度の面、４５度の面、９０度の面が劈開可能面であり、オリエンテーションフラットに対する角度が０度の面を、劈開端面１７ａ、１７ｂとすると、各劈開可能面、つまり、０度の面、４５度の面及び９０度の面からずらす角度θの範囲としては、１０度以上〜３５度以下の範囲、そして、５５度以上〜８０度以下の範囲が望ましい。このような範囲とすることにより、劈開可能面全てに対する素子分離溝２１ａの長手方向がなす角度θを１０度以上とすることができる。   This tendency is effective in a compound semiconductor substrate having a zinc flash crystal structure such as InP or GaAs. A compound semiconductor substrate having a zincblende crystal structure has a 0 °, 45 °, and 90 ° cleaved surface with respect to the orientation flat, and a cleaved end surface with a 0 ° angle with respect to the orientation flat. 17a and 17b, each cleaveable surface, that is, the range of the angle θ shifted from the 0 ° surface, the 45 ° surface, and the 90 ° surface is in the range of 10 ° to 35 °, and 55 ° The range of -80 degrees or more is desirable. By setting it as such a range, angle (theta) which the longitudinal direction of the element isolation groove 21a with respect to all the cleaving surfaces can make 10 degree | times or more.

本実施例では、各素子分離溝２１ａの長手方向の角度θを、ｘ方向の劈開可能面から１０度以上〜３５度以下の範囲でずらすことで、各劈開可能面からずらす角度θを１０度以上としており、これにより、素子分離溝２１ａに沿う方向に発生した応力を劈開可能面方向に伝達しにくくして、隣接した素子分離溝２１ａ同士が劈開により接続されて、基板１１が分割されることを防止する。   In this embodiment, the angle θ shifted from each cleaveable surface is 10 degrees by shifting the angle θ in the longitudinal direction of each element isolation groove 21a within the range of 10 degrees to 35 degrees from the cleaveable surface in the x direction. Thus, the stress generated in the direction along the element isolation groove 21a is hardly transmitted to the cleaveable surface direction, the adjacent element isolation grooves 21a are connected by cleavage, and the substrate 11 is divided. To prevent that.

加えて、特に素子分離溝２１ａに沿う方向に発生した応力は、素子分離溝２１ａの端から各劈開可能面に伝達する可能性が高いため、隣接した素子分離溝２１ａの端部同士は、同じ劈開可能面にならないように、間隔Ｌｘずらして配置している。   In addition, since the stress generated in the direction along the element isolation groove 21a is likely to be transmitted from the end of the element isolation groove 21a to each cleaveable surface, the ends of the adjacent element isolation grooves 21a are the same. The gaps Lx are arranged so as not to be cleaved surfaces.

又、素子分離溝２１ａの深さＤの構成は、図２の断面図に示すように、基板１１の深さ方向において、基板１１の厚みの１／３以上となる約１５０μｍの深さに設定する。これは、ＩｎＰ−２インチ基板では、基板厚さが通常３５０μｍであり、１００μｍ以上の厚みが残っているため、プロセス中に発生する機械的な応力に対して、劈開が発生しにくくなるためである。従って、深さＤの上限としては、基板１１の厚みの２／３未満が望ましい。   Further, the configuration of the depth D of the element isolation groove 21a is set to a depth of about 150 μm, which is 1/3 or more of the thickness of the substrate 11, in the depth direction of the substrate 11, as shown in the sectional view of FIG. To do. This is because an InP-2 inch substrate usually has a substrate thickness of 350 μm and a thickness of 100 μm or more remains, so that it is difficult for cleavage to occur due to mechanical stress generated during the process. is there. Therefore, the upper limit of the depth D is preferably less than 2/3 of the thickness of the substrate 11.

更に、光半導体装置の場合、端面を劈開により形成する際に、基板１１を約１５０μｍの厚さまで（図２中の研磨面１１ａ参照）裏面側から研磨してから劈開するため、この研磨工程後には、研磨後の基板１１の裏面（研磨面１１ａ）近くまで、素子分離溝２１ａの底部が到達することとなり、基板１１を介した熱相互干渉を削減できる。   Further, in the case of an optical semiconductor device, when the end face is formed by cleaving, the substrate 11 is polished from the back side to a thickness of about 150 μm (see the polishing surface 11a in FIG. 2), and then cleaved. Since the bottom of the element isolation groove 21a reaches near the back surface (polished surface 11a) of the substrate 11 after polishing, it is possible to reduce thermal mutual interference through the substrate 11.

以上説明したように、上記構成の素子分離溝２１ａを設けたことにより、基板１１が劈開され分割されることなく、半導体光部品１０間の熱の相互干渉を大幅に低減でき、その結果、高密度集積と多数の光部品の個別制御が可能なモノリシック集積型光半導体装置が実現できる。   As described above, by providing the element isolation groove 21a having the above configuration, the mutual interference of heat between the semiconductor optical components 10 can be greatly reduced without the substrate 11 being cleaved and divided. A monolithic integrated type optical semiconductor device capable of density integration and individual control of a large number of optical components can be realized.

（実施例２）
図３は、本実施例の光半導体装置を示すものであり、図３（ａ）は、その上面図、図３（ｂ）は、図３（ａ）のＢ領域の拡大図である。又、図４は、図３（ａ）に示した光半導体装置の断面図である。 (Example 2)
3A and 3B show the optical semiconductor device of the present embodiment. FIG. 3A is a top view thereof, and FIG. 3B is an enlarged view of a region B in FIG. FIG. 4 is a cross-sectional view of the optical semiconductor device shown in FIG.

本実施例の光半導体装置においても、複数の半導体光部品１０が形成されている。本実施例において、半導体光部品１０の構成は、実施例１に示した光半導体装置と同等でよい。従って、同等の構成には同じ符号を付し、ここでは、重複する説明は省略する。   Also in the optical semiconductor device of the present embodiment, a plurality of semiconductor optical components 10 are formed. In this embodiment, the configuration of the semiconductor optical component 10 may be the same as that of the optical semiconductor device shown in the first embodiment. Accordingly, the same reference numerals are given to the same components, and redundant description is omitted here.

本実施例においても、半導体光部品１０同士の間に素子分離構造２２が形成されているが、本実施例の素子分離構造２２では、実施例１で説明した素子分離溝２１ａのみの構成ではなく、素子分離溝２１ａに加えて、素子分離溝２１ｂを形成した構成である。なお、ここでも、半導体光部品１０が２つであるので、１つの素子分離構造２２を形成しているが、半導体光部品１０の数に応じて、素子分離構造２２も増えることになる。   Also in the present embodiment, the element isolation structure 22 is formed between the semiconductor optical components 10, but the element isolation structure 22 of the present embodiment is not the configuration of only the element isolation groove 21 a described in the first embodiment. In addition to the element isolation groove 21a, an element isolation groove 21b is formed. Also here, since there are two semiconductor optical components 10, one element isolation structure 22 is formed. However, the number of element isolation structures 22 increases according to the number of semiconductor optical components 10.

図３（ａ）、（ｂ）の上面図を参照して、素子分離構造２２（素子分離溝２１ａ、２１ｂ）の平面上の構成を説明する。なお、図３（ｂ）においても、劈開端面１７ａ、１７ｂに平行な方向をｘ方向、劈開端面１７ａ、１７ｂに垂直な方向をｙ方向としている。又、この劈開端面１７ａ、１７ｂは、複数の劈開可能面の中で基準となる面である。   With reference to the top views of FIGS. 3A and 3B, the planar configuration of the element isolation structure 22 (element isolation grooves 21 a and 21 b) will be described. In FIG. 3B as well, the direction parallel to the cleavage end faces 17a and 17b is the x direction, and the direction perpendicular to the cleavage end faces 17a and 17b is the y direction. The cleavage end surfaces 17a and 17b are reference surfaces among the plurality of cleaveable surfaces.

本実施例では、隣接する素子分離溝２１ａ、２１ｂ同士を１組とし、これを、半導体光部品１０の両劈開端面１７ａ−１７ｂ間に複数組配置している。つまり、素子分離溝２１ａ、２１ｂは、両劈開端面１７ａ−１７ｂ間において、一定間隔Ｌａを置いて複数配置されている。本実施例でも、実施例１と同様に、素子分離溝２１ａ、２１ｂを一定間隔で複数配置することにより、従来の直線状の素子分離溝を複数に分離した構成としており、これにより、素子分離溝２１ａ、２１ｂに沿って、基板１１が劈開されることを防止している。   In the present embodiment, the adjacent element isolation grooves 21a and 21b are set as one set, and a plurality of sets are arranged between the cleaved end faces 17a-17b of the semiconductor optical component 10. That is, a plurality of element isolation grooves 21a and 21b are arranged with a constant interval La between the two cleaved end faces 17a-17b. In the present embodiment, similarly to the first embodiment, a plurality of element isolation grooves 21a and 21b are arranged at regular intervals, thereby separating the conventional linear element isolation grooves into a plurality of elements. The substrate 11 is prevented from being cleaved along the grooves 21a and 21b.

又、各素子分離溝２１ａ、２１ｂは、ｙ方向において長さＬｂであり、各素子分離溝２１ａは、ｘ方向に対して、その長手方向が角度θ傾いて形成されており、各素子分離溝２１ｂは、ｘ方向に対して、その長手方向が角度［１８０°−θ］傾いて形成されている。つまり、実施例１では、隣接する素子分離溝２１ａが全て同一の方向に傾いた構成であったが、本実施例では、隣接した素子分離溝２１ａ、２１ｂにおいて、ｘ方向との角度が、補角の関係となるように、互い違いの方向に傾いた構成としている。   Each element isolation groove 21a, 21b has a length Lb in the y direction, and each element isolation groove 21a is formed with its longitudinal direction inclined at an angle θ with respect to the x direction. 21b is formed such that its longitudinal direction is inclined at an angle of [180 ° −θ] with respect to the x direction. That is, in Example 1, the adjacent element isolation grooves 21a are all inclined in the same direction. However, in this example, the angle between the adjacent element isolation grooves 21a and 21b with respect to the x direction is compensated. In order to obtain a corner relationship, the configuration is inclined in alternate directions.

このように、本実施例においても、素子分離溝２１ａ、２１ｂの長手方向の角度を各劈開可能面からずらしている。これにより、素子分離溝２１ａ、２１ｂに沿う方向に発生した応力を劈開可能面方向に伝達しにくくして、隣接した素子分離溝２１ａ、２１ｂ同士が劈開により接続されて、基板１１が分割されることを防止している。   Thus, also in the present embodiment, the longitudinal angles of the element isolation grooves 21a and 21b are shifted from the cleaveable surfaces. This makes it difficult to transmit the stress generated in the direction along the element isolation grooves 21a and 21b to the cleaveable surface direction, and the adjacent element isolation grooves 21a and 21b are connected by cleavage to divide the substrate 11. To prevent that.

閃亜鉛結晶構造を持つ化合物半導体基板の場合、素子分離溝２１ａを劈開可能面からずらす角度の範囲は、実施例１で説明したように、１０度以上〜３５度以下の範囲、そして、５５度以上〜８０度以下の範囲が望ましく、素子分離溝２１ｂを劈開可能面からずらす角度の範囲は、素子分離溝２１ａと補角の関係となるように、１７０度以上〜１４５度以下の範囲、そして、１２５度以上〜１００度以下の範囲が望ましい。このような範囲とすることにより、劈開可能面全てに対する素子分離溝２１ａ、２１ｂの長手方向がなす角度を１０度以上とすることができる。   In the case of a compound semiconductor substrate having a zincblende crystal structure, the range of the angle for shifting the element isolation groove 21a from the cleaveable surface is in the range of 10 degrees to 35 degrees and 55 degrees as described in the first embodiment. The range of from above to 80 degrees is desirable, and the range of the angle for shifting the element isolation groove 21b from the cleaveable surface is in the range of from 170 degrees to 145 degrees so as to have a complementary angle with the element isolation groove 21a, and The range of 125 degrees to 100 degrees is desirable. By setting it as such a range, the angle which the longitudinal direction of the element isolation grooves 21a and 21b makes with respect to all the cleaveable surfaces can be 10 degrees or more.

又、隣接する素子分離溝２１ａ、２１ｂ同士も、実施例１と同様に、ｙ方向において間隔Ｌａだけ離れて配置されており、更に、ｘ方向において、間隔Ｌｘだけ離れて（ずれて）配置されている。この間隔Ｌｘにより、実施例１で説明したように、隣接した素子分離溝２１ａ、２１ｂの端部同士が、同じ劈開可能面にならないようにしている。   Further, adjacent element isolation grooves 21a and 21b are also spaced apart by a distance La in the y direction, and further spaced apart (displaced) by a distance Lx in the x direction, as in the first embodiment. ing. By this distance Lx, as described in the first embodiment, the end portions of the adjacent element isolation grooves 21a and 21b are prevented from having the same cleaveable surface.

そして、素子分離溝２１ａ、２１ｂの深さＤの構成についても、図４の断面図に示すように、実施例１と同様に、基板１１の厚みの１／３以上、２／３未満となる約１５０μｍの深さに設定している。このような深さとすることにより、プロセス中に発生する機械的な応力に対して、劈開が発生しにくくなる。   The configuration of the depth D of the element isolation grooves 21a and 21b is also 1/3 or more of the thickness of the substrate 11 and less than 2/3 as in the first embodiment, as shown in the sectional view of FIG. The depth is set to about 150 μm. By setting such a depth, cleavage is less likely to occur due to mechanical stress generated during the process.

更に、実施例１と同様に、基板１１を約１５０μｍの厚さまで（図４中の研磨面１１ａ参照）裏面側から研磨しているので、研磨後の基板１１の裏面（研磨面１１ａ）近くまで、素子分離溝２１ａ、２１ｂの底部が到達することとなり、基板１１を介した熱相互干渉を削減できる。   Further, as in Example 1, the substrate 11 is polished from the back surface side to a thickness of about 150 μm (see the polishing surface 11a in FIG. 4), and therefore close to the back surface (polishing surface 11a) of the substrate 11 after polishing. Thus, the bottoms of the element isolation grooves 21a and 21b reach, and thermal mutual interference through the substrate 11 can be reduced.

以上説明したように、上記構成の素子分離溝２１ａ、２１ｂを設けたことにより、実施例１と同様の効果を得ることができ、基板１１が劈開され分割されることなく、半導体光部品１０間の熱の相互干渉を大幅に低減できる。その結果、高密度集積と多数の光部品の個別制御が可能なモノリシック集積型光半導体装置が実現できる。   As described above, by providing the element isolation grooves 21a and 21b having the above-described configuration, the same effect as in the first embodiment can be obtained, and the substrate 11 is not cleaved and divided, so that the semiconductor optical components 10 can be separated. The mutual interference of heat can be greatly reduced. As a result, a monolithic integrated optical semiconductor device capable of high density integration and individual control of a large number of optical components can be realized.

ここで、図５〜図７を参照して、実施例１、２に示した光半導体装置の製造方法と共に、素子分離溝２１ａの形成方法を説明する。なお、ここでは、素子分離溝２１ａを例にとって説明を行うが、素子分離溝２１ｂでも同様である。又、符号については、実施例１と同じ符号を付して説明している。   Here, with reference to FIG. 5 to FIG. 7, a method for forming the element isolation groove 21 a will be described together with the method for manufacturing the optical semiconductor device shown in the first and second embodiments. Here, the element isolation groove 21a is described as an example, but the same applies to the element isolation groove 21b. Further, the reference numerals are the same as those in the first embodiment.

（ステップＳ１；図５）
最初に、半導体素子として機能する部分を形成する。具体的には、ｎ−ＩｎＰからなる基板１１表面上に、ｎ−ＩｎＰからなるクラッド層１２、ｉ−ＧａＩｎＡｓＰからなる光活性層１３、ｐ−ＩｎＰからなるクラッド層１４をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法で、順次成長する。このように、半導体素子として機能する各層は、化合物半導体が好適である。 (Step S1; FIG. 5)
First, a portion that functions as a semiconductor element is formed. Specifically, on the surface of the substrate 11 made of n-InP, a clad layer 12 made of n-InP, a photoactive layer 13 made of i-GaInAsP, and a clad layer 14 made of p-InP are formed by MOVPE (Metal Organic Vapor Phase). Epitaxy) will grow sequentially. Thus, each layer functioning as a semiconductor element is preferably a compound semiconductor.

次に、ＳｉＯ2膜をｐ−ＣＶＤ（Plasma-Chemical Vapor Deposition）法で全面に形成する。フォトリソグラフィ法とｐ−ＲＩＥ（Plasma Reactive Ion Etching）法により、ＳｉＯ2膜をストライプ状にエッチングする。このＳｉＯ2膜をマスクとして、ＣＨ4／Ｈ2ガスを用いたｐ−ＲＩＥにより、クラッド層１４までエッチングしてメサ構造を形成する。その後、ＳｉＯ2膜を選択成長マスクとして、Ｆｅ−ＩｎＰからなる埋込層１５をＭＯＶＰＥ法で形成する。そして、ＳｉＯ2膜をウェットエッチングで除去する。その後、フォトリソグラフィ法と加熱蒸着法により、ストライプ状の光活性層１３の上方に電流注入用の電極１６を形成する。 Next, a SiO 2 film is formed on the entire surface by a p-CVD (Plasma-Chemical Vapor Deposition) method. The SiO 2 film is etched in stripes by photolithography and p-RIE (plasma reactive ion etching). Using this SiO 2 film as a mask, the mesa structure is formed by etching up to the cladding layer 14 by p-RIE using CH 4 / H 2 gas. Thereafter, the buried layer 15 made of Fe—InP is formed by the MOVPE method using the SiO 2 film as a selective growth mask. Then, the SiO 2 film is removed by wet etching. Thereafter, an electrode 16 for current injection is formed above the striped photoactive layer 13 by photolithography and heat evaporation.

（ステップＳ２；図６）
次に、素子分離のための溝を形成する。具体的には、フォトリソグラフィ法とＣｌ2ガスを用いたＩＣＰエッチング（Inductive Coupled Plasma Etching）法により、基板１１の１５０μｍの深さまで素子分離溝２１ａを形成する。これにより、素子が分離されて、各半導体光部品１０が形成されることになる。 (Step S2; FIG. 6)
Next, a trench for element isolation is formed. Specifically, the element isolation groove 21a is formed to a depth of 150 μm of the substrate 11 by photolithography and ICP etching (Inductive Coupled Plasma Etching) using Cl 2 gas. Thereby, an element is isolate | separated and each semiconductor optical component 10 is formed.

（ステップＳ３；図７）
次に、基板１１の裏面を、裏面からの物理的研磨で基板厚さを１５０μｍまで（研磨面１１ａまで）薄膜化する。そして、加熱蒸着法により、基板１１の裏面（研磨面１１ａ）に電流注入用の電極１８を形成する。 (Step S3; FIG. 7)
Next, the back surface of the substrate 11 is thinned to a thickness of 150 μm (to the polished surface 11a) by physical polishing from the back surface. And the electrode 18 for current injection is formed in the back surface (polishing surface 11a) of the board | substrate 11 by the heating vapor deposition method.

なお、素子分離溝２１ａの形成は、上記ステップＳ２の工程以外の方法、つまり、ＩＣＰエッチング法以外の方法でも作製可能である。例えば、上記ステップＳ３の工程の後、即ち、基板１１の裏面に電極１８を形成した後、透過型電子顕微鏡用試料作製等に用いられるＦＩＢエッチング（Focused Ion Beam Etching）によって形成してもよく、又、プリント基板上のビアホール作製等に用いられるパルスレーザを用いたパルスレーザ加工によって形成してもよい。   The element isolation trench 21a can be formed by a method other than the step S2, that is, a method other than the ICP etching method. For example, after the step S3, that is, after the electrode 18 is formed on the back surface of the substrate 11, it may be formed by FIB etching (Focused Ion Beam Etching) used for transmission electron microscope sample preparation, Alternatively, it may be formed by pulse laser processing using a pulse laser used for producing a via hole on a printed circuit board.

以上説明したように、素子分離溝２１ａは（素子分離溝２１ｂも）、ＩＣＰエッチング法、ＦＩＢエッチング法、レーザ加工等のいずれかの方法により、基板の厚みの１／３以上となる深さ、例えば、１５０μｍの深さまで形成することができ、このように形成した素子分離溝２１ａ、２１ｂにより、実施例１、２で説明したように、半導体光部品１０間の熱の相互干渉を大幅に低減できる。その結果、高密度集積と多数の光部品の個別制御が可能なモノリシック集積型光半導体装置が実現できる。   As described above, the element isolation groove 21a (also the element isolation groove 21b) has a depth of 1/3 or more of the thickness of the substrate by any one of the ICP etching method, FIB etching method, laser processing, For example, it can be formed to a depth of 150 μm, and the element isolation grooves 21a and 21b formed in this way greatly reduce the mutual interference of heat between the semiconductor optical components 10 as described in the first and second embodiments. it can. As a result, a monolithic integrated optical semiconductor device capable of high density integration and individual control of a large number of optical components can be realized.

上記実施例１、２においては、説明を簡潔にするため、素子分離溝同士の間隔Ｌａを一定としているが、必ずしも一定間隔とする必要はない。何故なら、素子分離溝同士の間隔を一定にしなければならない作製上の制約等は全く無く、又、上述した式（２）から自明な通り、断面積比Ｒｓが必要な値以下になるように、素子分離溝同士の間隔の値を設定できれば、所望の効果が得られるためである。つまり、素子分離溝の基板平面上の配置構成としては、素子分離溝同士の間に間隔があること（素子分離溝が複数に分離されていること）、素子分離溝の長手方向が劈開可能面に対して傾いていること、隣接する素子分離溝同士の端部が異なる劈開可能面上にあることを満たせば、素子分離溝同士の間隔は任意の値でよく、各々異なっていてもよい。   In the first and second embodiments, the interval La between the element isolation trenches is constant for the sake of brevity, but it is not always necessary to have a constant interval. This is because there are no manufacturing restrictions or the like in which the interval between the element isolation trenches must be constant, and as is obvious from the above-described formula (2), the cross-sectional area ratio Rs is less than a necessary value. This is because a desired effect can be obtained if the distance between the element isolation trenches can be set. In other words, the arrangement structure of the element isolation grooves on the substrate plane is that there is a space between the element isolation grooves (the element isolation grooves are separated into a plurality of parts), and the longitudinal direction of the element isolation grooves can be cleaved. The distance between the element isolation grooves may be an arbitrary value as long as it is tilted with respect to each other and the ends of adjacent element isolation grooves are on different cleaveable surfaces.

本発明に係る光半導体装置は、熱的素子分離構造をもつモノリシック集積型光半導体装置に好適なものである。   The optical semiconductor device according to the present invention is suitable for a monolithic integrated optical semiconductor device having a thermal element isolation structure.

１０ 半導体光部品
１１ 基板
１７ａ、１７ｂ 劈開端面
２１、２２ 素子分離構造
２１ａ、２１ｂ 素子分離溝 DESCRIPTION OF SYMBOLS 10 Semiconductor optical component 11 Board | substrate 17a, 17b Cleaving end surface 21, 22 Element isolation structure 21a, 21b Element isolation groove

Claims (5)

半導体基板上に形成された複数の光半導体素子を有する光半導体装置において、
隣接する前記光半導体素子間を分離する素子分離構造として、任意の間隔を置いて複数の素子分離溝を当該光半導体装置の両端面間に配置し、
前記半導体基板の劈開可能な劈開可能面に対して、前記素子分離溝の長手方向を傾けて配置し、
隣接する前記素子分離溝同士の端部を異なる前記劈開可能面に配置すると共に、
前記素子分離溝の深さを前記半導体基板の厚さの１／３以上としたことを特徴とする光半導体装置。 In an optical semiconductor device having a plurality of optical semiconductor elements formed on a semiconductor substrate,
As an element isolation structure that separates adjacent optical semiconductor elements, a plurality of element isolation grooves are arranged between both end faces of the optical semiconductor device at an arbitrary interval,
With respect to the cleavable surface of the semiconductor substrate, the longitudinal direction of the element isolation groove is inclined and arranged,
While arranging the end portions of the adjacent element isolation grooves on different cleaveable surfaces,
The depth of the said element isolation groove was made into 1/3 or more of the thickness of the said semiconductor substrate, The optical semiconductor device characterized by the above-mentioned. 請求項１に記載の光半導体装置において、
基準とする１つの前記劈開可能面に対する前記素子分離溝の長手方向のなす角度を、全ての前記素子分離溝において同一としたことを特徴とする光半導体装置。 The optical semiconductor device according to claim 1,
An optical semiconductor device characterized in that an angle formed by a longitudinal direction of the element isolation groove with respect to one cleaveable surface as a reference is the same in all the element isolation grooves. 請求項１に記載の光半導体装置において、
基準とする１つの前記劈開可能面に対する前記素子分離溝の長手方向がなす角度を、隣接する前記素子分離溝において互いに補角の関係としたことを特徴とする光半導体装置。 The optical semiconductor device according to claim 1,
An optical semiconductor device characterized in that an angle formed by the longitudinal direction of the element isolation groove with respect to one cleaving surface as a reference is a complementary angle to each other in the adjacent element isolation groove. 請求項１から請求項３のいずれか１つに記載の光半導体装置において、
前記半導体基板が閃亜鉛結晶構造を有する場合、前記劈開可能面全てに対して前記素子分離溝の長手方向がなす角度を１０度以上としたことを特徴とする光半導体装置。 In the optical semiconductor device according to any one of claims 1 to 3,
When the semiconductor substrate has a zinc flash crystal structure, an angle formed by the longitudinal direction of the element isolation groove with respect to all the cleaveable surfaces is 10 degrees or more. 請求項１から請求項４のいずれか１つに記載の光半導体装置において、
前記素子分離溝を、ＩＣＰエッチング（Inductive Coupled Plasma Etching）、ＦＩＢエッチング（Focused Ion Beam Etching）、又は、パルスレーザ加工のいずれか１つを用いて作製したことを特徴とする光半導体装置。 In the optical semiconductor device according to any one of claims 1 to 4,
An optical semiconductor device, wherein the element isolation groove is formed by using any one of ICP etching (Inductive Coupled Plasma Etching), FIB etching (Focused Ion Beam Etching), or pulse laser processing.
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