JP2011233831A - Semiconductor memory device - Google Patents
Semiconductor memory device Download PDFInfo
- Publication number
- JP2011233831A JP2011233831A JP2010105371A JP2010105371A JP2011233831A JP 2011233831 A JP2011233831 A JP 2011233831A JP 2010105371 A JP2010105371 A JP 2010105371A JP 2010105371 A JP2010105371 A JP 2010105371A JP 2011233831 A JP2011233831 A JP 2011233831A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- film
- interlayer insulating
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体記憶装置に関し、特に、熱によって電気的特性が変化する相変化材料を利用して情報を記憶する半導体記憶装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor memory device, and more particularly to a technique effective when applied to a semiconductor memory device that stores information using a phase change material whose electrical characteristics change due to heat.
代表的な不揮発性半導体記憶装置である、いわゆるフラッシュメモリは、近年、パーソナルコンピュータやデジタルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素となるが、メモリセルの微細化を進めるほど電極間の絶縁破壊による不良が生じ易いことなどから、今後、より一層の微細化は困難になるものと予想される。 In recent years, a so-called flash memory, which is a typical nonvolatile semiconductor memory device, has been rapidly demanded as a memory device for small portable information devices such as personal computers and digital cameras. In order to expand the market, reduction of the bit cost by reducing the memory cell area is an important factor. However, as the miniaturization of memory cells progresses, defects due to dielectric breakdown between electrodes are more likely to occur. It is expected that miniaturization will be difficult.
このような状況の中、フラッシュメモリに代わる不揮発性メモリとして、抵抗変化型メモリが研究されており、その中の一例として、記録材料にＧｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドを用いた相変化メモリが盛んに研究されている。 Under such circumstances, a resistance change type memory has been studied as a non-volatile memory replacing the flash memory. As an example, a phase change memory using a chalcogenide such as Ge 2 Sb 2 Te 5 as a recording material is studied. Has been actively studied.
相変化メモリは、カルコゲナイドからなる相変化材料層を一対の金属電極で挟んだメモリセル構造を有しており、この相変化材料層の電気抵抗値がアモルファス状態で高くなり、結晶状態で低くなる性質を利用して情報を記憶する。従って、情報の読み出しは、メモリセルの両端に電位差を与えてメモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することにより行う。 The phase change memory has a memory cell structure in which a phase change material layer made of chalcogenide is sandwiched between a pair of metal electrodes, and the electrical resistance value of the phase change material layer is high in an amorphous state and low in a crystalline state. Use information to store information. Therefore, information is read by applying a potential difference to both ends of the memory cell, measuring the current flowing through the memory cell, and determining the high resistance state / low resistance state of the memory cell.
また、情報の書き換えは、メモリセルに電流を流したときに発生するジュール熱を利用し、相変化材料層の電気抵抗値を変化させることにより行う。その際、相変化材料層を高抵抗のアモルファス状態に変化させる動作（以下、リセット動作という）は、メモリセルに大電流を短時間流して相変化材料層を溶解させた後、電流を急減させて相変化材料層を急冷することにより行う。一方、相変化材料層を低抵抗の結晶状態に変化させる動作（以下、セット動作という）は、相変化材料層を結晶化温度に保持するのに十分な電流を長時間流すことにより行う。 Information is rewritten by changing the electric resistance value of the phase change material layer using Joule heat generated when a current is passed through the memory cell. At that time, the operation of changing the phase change material layer to a high-resistance amorphous state (hereinafter referred to as reset operation) causes a large current to flow through the memory cell for a short time to dissolve the phase change material layer, and then rapidly reduces the current. By rapidly cooling the phase change material layer. On the other hand, an operation for changing the phase change material layer to a low-resistance crystalline state (hereinafter referred to as a set operation) is performed by passing a current sufficient for maintaining the phase change material layer at the crystallization temperature for a long time.
上記相変化メモリは、メモリセルを微細化する程、相変化材料層の電気抵抗値を変化させるのに必要な電流が少なくなる。すなわち、相変化メモリは、原理上、微細化に向いていることから、フラッシュメモリに代わる不揮発性メモリとして期待されている。 In the phase change memory, the current required for changing the electric resistance value of the phase change material layer is reduced as the memory cell is miniaturized. That is, the phase change memory is suitable for miniaturization in principle, and is expected as a nonvolatile memory that replaces the flash memory.
特許文献１には、相変化素子とトランジスタとで構成されるメモリセルを高集積化するために、メモリセルアレイを半導体基板上に複数段積層した構造が開示されている。より具体的には、この半導体記憶装置は、半導体基板上に設けられ、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層された第１のメモリセルアレイと、前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＸ方向に並列配置される第２のメモリセルアレイと、前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＹ方向に並列配置される第３のメモリセルアレイとを具備しており、前記第１乃至第３のメモリセルアレイの各層の前記縦型メモリセルトランジスタは、ゲート電極に同じ電圧が印加されることを特徴としている。
また、非特許文献１には、上記特許文献１と同様の積層構造を有するＮＡＮＤ型フラッシュメモリが開示されている。
Non-Patent
本発明者らは、特許文献１に記載されたメモリセル構造、すなわち半導体基板の主面に垂直な方向にメモリセルを複数段積層する構造（以下、縦型チェイン構造という）について検討し、以下のような課題があることを見出した。
The inventors have studied the memory cell structure described in
相変化メモリは、相変化材料層に電流を流したときに発生するジュール熱を利用して、相変化を誘起する。その際、相変化材料層の内部で発生するジュール熱の全てが、相変化材料層の温度上昇のエネルギーとして使われるわけではなく、一部は相変化材料層の周囲に熱伝導し、消散する。 The phase change memory induces a phase change by using Joule heat generated when a current is passed through the phase change material layer. At that time, not all of the Joule heat generated inside the phase change material layer is used as energy for temperature increase of the phase change material layer, and part of the heat is conducted and dissipated around the phase change material layer. .
相変化材料層の周囲に消散する熱の量は、相変化材料層の周囲にある部材（配線、層間絶縁膜など）の熱伝導率に依存する。従って、金属配線のような熱伝導率の高い部材が相変化材料層の近傍に存在する場合は、相変化材料層の周囲に消散する熱の量が多くなり、その分、相変化材料層を所定の温度まで熱するのに、大きな電流を必要とする。 The amount of heat dissipated around the phase change material layer depends on the thermal conductivity of members (wiring, interlayer insulating film, etc.) around the phase change material layer. Therefore, when a member having high thermal conductivity such as metal wiring is present in the vicinity of the phase change material layer, the amount of heat dissipated around the phase change material layer increases, and the phase change material layer is A large current is required to heat to a predetermined temperature.
特許文献１に記載された構成では、半導体基板の主面に垂直な方向に複数段積層されたメモリセルのうち、最上層および最下層に位置するメモリセルがシリコン膜からなる配線に近接している。しかし、シリコン膜は、金属膜と同様、熱伝導率が非常に高いので、メモリセルの近傍にシリコン配線が存在すると、このメモリセルの相変化材料層をジュール熱で加熱した際、シリコン配線に熱が消散し易い。すなわち、最上層および最下層に位置するメモリセルは、それらの中間に位置するメモリセルに比べて多くの書き換え電流を必要とする。
In the configuration described in
このように、縦型チェイン構造を有するメモリセルは、メモリセルアレイ内におけるメモリセルの積層位置によって書き換え電流に差が生じるので、メモリセルの動作信頼性に問題がある。 As described above, the memory cell having the vertical chain structure has a problem in the operation reliability of the memory cell because the rewrite current varies depending on the stack position of the memory cell in the memory cell array.
本発明の目的は、半導体基板上に相変化メモリを複数段積層した縦型チェイン構造を有する半導体記憶装置において、上下のメモリセル間で生じる書き換え電流の差を低減することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing a difference in rewriting current generated between upper and lower memory cells in a semiconductor memory device having a vertical chain structure in which a plurality of phase change memories are stacked on a semiconductor substrate. There is.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
（１）本願の一発明である半導体記憶装置は、半導体基板の主面の第１方向に延在する複数のワード線と、前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、前記複数のダイオードの上部に形成されたメモリセルアレイと、前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線とを有する半導体記憶装置であって、
前記メモリセルアレイは、前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層とを有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の膜厚は、他の層間絶縁膜の膜厚よりも厚い。
(1) A semiconductor memory device according to an invention of the present application is formed on a plurality of word lines extending in a first direction of a main surface of a semiconductor substrate and on each of the plurality of word lines, the first direction A plurality of diodes arranged at predetermined intervals along the memory cell array, a memory cell array formed on the plurality of diodes, and formed on the memory cell array and extending in a second direction orthogonal to the first direction. A semiconductor memory device having a plurality of existing bit lines,
The memory cell array includes a stacked film in which an N + 3 (N ≧ 1) layer interlayer insulating film and an N + 2 layer gate electrode are stacked alternately along a direction perpendicular to the main surface of the semiconductor substrate, and a lower end portion A plurality of holes penetrating the stacked film along a direction perpendicular to the main surface of the semiconductor substrate, so as to reach any one of the plurality of diodes, and an upper end thereof reaches any one of the plurality of bit lines; A gate insulating film embedded in each of the plurality of holes and disposed in contact with each of the gate electrodes of the N + 2 layer exposed on the sidewalls of the plurality of holes; and each of the plurality of holes A channel silicon layer embedded inside and disposed inside the gate insulating film; and a recording material layer embedded inside each of the plurality of holes and disposed inside the channel silicon layer. And,
The recording material layer is made of a phase change material whose electrical resistance value changes due to Joule heat,
Of the N + 3 interlayer insulating films, the interlayer insulating film located in the uppermost layer and the interlayer insulating film located in the lowermost layer are thicker than the other interlayer insulating films.
（２）本願の一発明である半導体記憶装置は、半導体基板の主面の第１方向に延在する複数のワード線と、前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、前記複数のダイオードの上部に形成されたメモリセルアレイと、前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線とを有する半導体記憶装置であって、
前記メモリセルアレイは、前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層とを有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋２層のゲート電極のうち、最上層に位置するゲート電極および最下層に位置するゲート電極の膜厚は、他のゲート電極の膜厚よりも薄い。
(2) A semiconductor memory device according to an invention of the present application is formed on a plurality of word lines extending in a first direction of a main surface of a semiconductor substrate and on each of the plurality of word lines, the first direction A plurality of diodes arranged at predetermined intervals along the memory cell array, a memory cell array formed on the plurality of diodes, and formed on the memory cell array and extending in a second direction orthogonal to the first direction. A semiconductor memory device having a plurality of existing bit lines,
The memory cell array includes a stacked film in which an N + 3 (N ≧ 1) layer interlayer insulating film and an N + 2 layer gate electrode are stacked alternately along a direction perpendicular to the main surface of the semiconductor substrate, and a lower end portion A plurality of holes penetrating the stacked film along a direction perpendicular to the main surface of the semiconductor substrate, so as to reach any one of the plurality of diodes, and an upper end thereof reaches any one of the plurality of bit lines; A gate insulating film embedded in each of the plurality of holes and disposed in contact with each of the gate electrodes of the N + 2 layer exposed on the sidewalls of the plurality of holes; and each of the plurality of holes A channel silicon layer embedded inside and disposed inside the gate insulating film; and a recording material layer embedded inside each of the plurality of holes and disposed inside the channel silicon layer. And,
The recording material layer is made of a phase change material whose electrical resistance value changes due to Joule heat,
Of the N + 2 gate electrodes, the gate electrode located in the uppermost layer and the gate electrode located in the lowermost layer are thinner than the other gate electrodes.
（３）本願の一発明である半導体記憶装置は、半導体基板の主面の第１方向に延在する複数のワード線と、前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、前記複数のダイオードの上部に形成されたメモリセルアレイと、前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線とを有する半導体記憶装置であって、
前記メモリセルアレイは、前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層とを有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の熱伝導率は、他の層間絶縁膜の熱伝導率よりも低い。
(3) A semiconductor memory device according to an invention of the present application is formed on a plurality of word lines extending in a first direction of a main surface of a semiconductor substrate and on each of the plurality of word lines, the first direction A plurality of diodes arranged at predetermined intervals along the memory cell array, a memory cell array formed on the plurality of diodes, and formed on the memory cell array and extending in a second direction orthogonal to the first direction. A semiconductor memory device having a plurality of existing bit lines,
The memory cell array includes a stacked film in which an N + 3 (N ≧ 1) layer interlayer insulating film and an N + 2 layer gate electrode are stacked alternately along a direction perpendicular to the main surface of the semiconductor substrate, and a lower end portion A plurality of holes penetrating the stacked film along a direction perpendicular to the main surface of the semiconductor substrate, so as to reach any one of the plurality of diodes, and an upper end thereof reaches any one of the plurality of bit lines; A gate insulating film embedded in each of the plurality of holes and disposed in contact with each of the gate electrodes of the N + 2 layer exposed on the sidewalls of the plurality of holes; and each of the plurality of holes A channel silicon layer embedded inside and disposed inside the gate insulating film; and a recording material layer embedded inside each of the plurality of holes and disposed inside the channel silicon layer. And,
The recording material layer is made of a phase change material whose electrical resistance value changes due to Joule heat,
Among the N + 3 interlayer insulating films, the thermal conductivity of the interlayer insulating film located in the uppermost layer and the interlayer insulating film located in the lowermost layer is lower than the thermal conductivity of the other interlayer insulating films.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。 The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
相変化材料層の内部で発生するジュール熱のうち、周囲に消散する熱の量が、半導体基板の主面に垂直な方向に沿って積層されたメモリセル間でほぼ同じになるので、これらのメモリセル間で生じる書き換え電流の差を低減することができる。 Of the Joule heat generated inside the phase change material layer, the amount of heat dissipated to the periphery is almost the same between the memory cells stacked along the direction perpendicular to the main surface of the semiconductor substrate. It is possible to reduce the difference in the rewrite current generated between the memory cells.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary. Furthermore, in the drawings for describing the embodiments, hatching may be applied even in a plan view or hatching may be omitted even in a cross-sectional view for easy understanding of the configuration.
（実施の形態１）
図１は、本実施の形態の半導体記憶装置の要部（メモリセルアレイ、配線、およびコンタクトホール）を示す斜視図、図２は、図１に示したメモリセルアレイの斜視図、図３は、図１に示したメモリセルアレイの断面図である。なお、図１〜図３には、半導体基板とその主面に形成された周辺回路の図示が省略されている。
(Embodiment 1)
1 is a perspective view showing main parts (memory cell array, wiring, and contact holes) of the semiconductor memory device of the present embodiment, FIG. 2 is a perspective view of the memory cell array shown in FIG. 1, and FIG. 2 is a cross-sectional view of the memory cell array shown in FIG. In FIG. 1 to FIG. 3, illustration of the semiconductor substrate and peripheral circuits formed on the main surface thereof is omitted.
本実施の形態の半導体記憶装置は、半導体基板１の主面の第１方向（図１のＸ方向）に延在する複数のワード線ＷＬ、ワード線ＷＬの上部に配置された複数のダイオードＰＤ、ダイオードＰＤの上部に配置された複数のメモリセル、およびメモリセルの上部に配置され、前記第１方向（Ｘ方向）と直交する第２方向（図１のＹ方向）に延在する複数のビット線ＢＬを含んだメモリセルアレイＭＡを備えている。そして、ダイオードＰＤとビット線ＢＬとの間に配置された上記メモリセルアレイＭＡは、半導体基板１の主面に垂直な方向に沿って４個のメモリセルを積層した縦型チェイン構造を有している。
In the semiconductor memory device of the present embodiment, a plurality of word lines WL extending in the first direction (X direction in FIG. 1) of the main surface of the
半導体基板１の主面のＸ方向に延在する複数のワード線ＷＬは、例えばＷ（タングステン）膜のような金属膜で構成されており、それらの一端は、コンタクトホールＷＬＣを介して周辺回路の配線セレクタに電気的に接続されている。周辺回路は、相補型ＭＯＳトランジスタで構成され、入出力回路、デコード回路、電源回路などを含んでいる。
The plurality of word lines WL extending in the X direction on the main surface of the
上記複数のワード線ＷＬの上部に形成された複数のダイオードＰＤのそれぞれは、多結晶シリコンからなる３層のシリコン層４ｐ、５ｐ、６ｐをこの順に積層してなり、ｐ型不純物がドープされた最下層のシリコン層４ｐは、ワード線ＷＬに電気的に接続されている。また、シリコン層４ｐの上部のシリコン層５ｐには、シリコン層４ｐよりも低濃度のｐ型不純物がドープされ、シリコン層５ｐの上部のシリコン層６ｐには、ｎ型不純物がドープされている。複数のワード線ＷＬの上部に形成された複数のダイオードＰＤは、ワード線ＷＬの延在方向（Ｘ方向）に沿って所定の間隔で配置されており、ダイオードＰＤとダイオードＰＤとの隙間には、例えば酸化シリコンからなる絶縁膜３２、および図１〜図３には示さない絶縁膜３１が埋め込まれている。
Each of the plurality of diodes PD formed above the plurality of word lines WL is formed by laminating three
上記ダイオードＰＤの上部には、層間絶縁膜１１を介して１層目のメモリセルのゲート電極２１ｐが形成されている。また、ゲート電極２１ｐの上部には、層間絶縁膜１２、２層目のメモリセルのゲート電極２２ｐ、層間絶縁膜１３、３層目のメモリセルのゲート電極２３ｐ、層間絶縁膜１４、および４層目のメモリセルのゲート電極２４ｐがこの順に積層されている。メモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐは、ｎ型不純物がドープされた多結晶シリコンからなり、層間絶縁膜１１、１２、１３、１４は、例えば酸化シリコンからなる。
A
上記ゲート電極２１ｐには、コンタクトホールＧＣ１を介してゲート配線ＧＬ１が電気的に接続されている。ゲート配線ＧＬ１は、１層目のメモリセルが選択されたとき、このメモリセルのゲート電極２１ｐに所定の電圧を印加する配線である。同様に、ゲート電極２２ｐ、２３ｐ、２４ｐには、それぞれコンタクトホールＧＣ２、ＧＣ３、ＧＣ４を介してゲート配線ＧＬ２、ＧＬ３、ＧＬ４が電気的に接続されている。また、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、それぞれコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して前記周辺回路の配線セレクタに電気的に接続されている。ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、例えばＷ膜のような金属膜で構成されている。
A gate wiring GL1 is electrically connected to the
４層目のメモリセルのゲート電極２４ｐ上には、例えば酸化シリコンからなる層間絶縁膜１５が形成されており、層間絶縁膜１５の上部には、半導体基板１の主面のＹ方向に延在する複数のビット線ＢＬが形成されている。ビット線ＢＬは、例えばＷ膜のような金属膜で構成されており、それらの一端は、コンタクトホールＢＬＣを介して前記配線セレクタに電気的に接続されている。
An interlayer insulating
図２および図３に示すように、ダイオードＰＤとビット線ＢＬとの間に形成されたメモリセルアレイＭＡには、ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐおよび層間絶縁膜１１、１２、１３、１４、１５からなる積層膜を貫いて半導体基板１の主面の垂直方向に延在する複数の孔（接続孔）５０が形成されている。これらの孔５０のそれぞれは、ワード線ＷＬとビット線ＢＬとが交差する領域に配置されており、その下端部はダイオードＰＤに達し、上端部はビット線ＢＬに達している。
As shown in FIGS. 2 and 3, the memory cell array MA formed between the diode PD and the bit line BL includes
上記孔５０の内部にはゲート絶縁膜９、チャネルシリコン層８ｐおよび相変化材料層（記録材料層）７が埋め込まれている。ゲート絶縁膜９は、例えば酸化シリコンからなり、孔５０の側壁に露出したゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれと接するように配置されている。チャネルシリコン層８ｐは、ｎ型不純物がドープされた多結晶シリコンからなり、ゲート絶縁膜９の内側（孔５０の中心側）に配置されている。相変化材料層７は、Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドからなり、チャネルシリコン層８ｐの内側、すなわち孔５０の中心に配置されている。
In the
上記メモリセルアレイＭＡの特徴は、最下層（１層目）のメモリセルのゲート電極２１ｐとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および最上層（４層目）のメモリセルのゲート電極２４ｐとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚を、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ間に介在する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くしたことにある。
The memory cell array MA is characterized by the film thickness of the
次に、上記メモリセルの動作について、図４を参照しながら説明する。図４（ａ）は、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルの断面図、図４（ｂ）は、図４（ａ）に示すメモリセルのうち、最下層（１層目）のメモリセルを示す平面図、図４（ｃ）は、図４（ａ）に示すメモリセルの等価回路図である。以下では、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルのうち、１層目のメモリセルを選択セルＳＭＣとし、その上部に配置された２層目〜４層目のメモリセルを非選択セルＵＳＭＣとして説明する。 Next, the operation of the memory cell will be described with reference to FIG. 4A is a cross-sectional view of a memory cell arranged in a region where the word line WL1 and the bit line BL1 intersect, and FIG. 4B is the lowest layer of the memory cells shown in FIG. 4A. FIG. 4C is a plan view showing the (first layer) memory cell, and FIG. 4C is an equivalent circuit diagram of the memory cell shown in FIG. In the following, among the memory cells arranged in the region where the word line WL1 and the bit line BL1 intersect, the first-layer memory cell is designated as the selected cell SMC, and the second to fourth layers arranged above the memory cell. The memory cell will be described as a non-selected cell USMC.
メモリセルの動作は以下のように行う。まず、選択セルＳＭＣのゲート電極２１ｐに接続されたゲート配線ＧＬ１に０Ｖを印加し、選択セルＳＭＣのトランジスタをＯＦＦ状態にする。また、非選択セルＵＳＭＣのゲート電極２２ｐ、２３ｐ、２４ｐに接続されたゲート配線ＧＬ２、ＧＬ３、ＧＬ４に５Ｖを印加し、非選択セルＵＳＭＣのトランジスタをＯＮ状態にする。さらに、ビット線ＢＬ１には０Ｖを印加し、ワード線ＷＬ１にはリセット動作時に５Ｖ、セット動作時に４Ｖ、読み出し動作時に２Ｖをそれぞれ印加する。
The operation of the memory cell is performed as follows. First, 0 V is applied to the gate wiring GL1 connected to the
このとき、非選択セルＵＳＭＣでは、トランジスタがＯＮ状態でチャネルの抵抗が低くなるので、相変化材料層７の相状態によらず、ゲート電極２２ｐ、２３ｐ、２４ｐの近傍のチャネルシリコン層８ｐに電流が流れる。一方、選択セルＳＭＣでは、トランジスタがＯＦＦ状態であるため、ゲート電極２１ｐの近傍の相変化材料層７に電流が流れる。リセット動作時およびセット動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流によって相変化材料層７の抵抗値を変化させて動作を行う。読出し動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流値を判定して動作を行う。
At this time, in the non-selected cell USMC, since the resistance of the channel is low when the transistor is ON, the current flows in the
上述したように、本実施の形態のメモリセルアレイＭＡは、複数のワード線ＷＬ、複数のダイオードＰＤ、４層の縦型チェイン構造を有する複数のメモリセル、および複数のビット線ＢＬで構成されている。従って、メモリセルのリセット動作、セット動作、および読出し動作は、図５に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の各電位を制御することによって行う。 As described above, the memory cell array MA of the present embodiment includes a plurality of word lines WL, a plurality of diodes PD, a plurality of memory cells having a four-layer vertical chain structure, and a plurality of bit lines BL. Yes. Therefore, the reset operation, set operation, and read operation of the memory cell are performed as shown in FIG. 5 by bit lines BL1, BL2, BL3, BL4, word lines WL1, WL2, WL3, and gate lines GL1, GL2, GL3, GL4. This is done by controlling each potential.
図５に示すワード線ＷＬ１の電位表記（５／４／２Ｖ）は、それぞれリセット動作時、セット動作時、読出し動作時にワード線ＷＬ１に印加する電圧を示している。また、図５に示す他の端子（ワード線ＷＬ２、ＷＬ３、ビット線ＢＬ１〜ＢＬ４、ゲート配線ＧＬ１〜ＧＬ４）の電位表記も同様に、それぞれリセット動作時、セット動作時、読出し動作時にこれらの端子に印加する電圧を示している。 The potential notation (5/4 / 2V) of the word line WL1 shown in FIG. 5 indicates the voltage applied to the word line WL1 during the reset operation, the set operation, and the read operation, respectively. Similarly, the other terminals (word lines WL2, WL3, bit lines BL1 to BL4, gate wirings GL1 to GL4) shown in FIG. 5 are similarly expressed in potentials during reset operation, set operation, and read operation, respectively. The voltage applied to is shown.
図５に示すように、ビット線ＢＬ２、ＢＬ３、ＢＬ４のいずれかに接続され、かつワード線ＷＬ１に接続されたメモリセル（１層目〜４層目のメモリセル）では、ビット線ＢＬとワード線ＷＬの電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。 As shown in FIG. 5, in a memory cell connected to one of the bit lines BL2, BL3, and BL4 and connected to the word line WL1 (first to fourth layer memory cells), the bit line BL and the word The potential of the line WL is 5V during the reset operation, 4V during the set operation, and 2V during the read operation, and no current flows because there is no potential difference between the bit line BL and the word line WL.
また、ビット線ＢＬ１に接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、ビット線ＢＬとワード線ＷＬの電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。 In the memory cell connected to the bit line BL1 and connected to one of the word lines WL2 and WL3, the potentials of the bit line BL and the word line WL are both 0 V during the reset operation, the set operation, and the read operation. In addition, since there is no potential difference between the bit line BL and the word line WL, no current flows.
また、ビット線ＢＬ２、ＢＬ３、ＢＬ４のいずれかに接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、リセット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと５Ｖ、セット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと４Ｖ、読出し動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと２Ｖが印加される。すなわち、これらのメモリセルを選択するダイオードＰＤの逆バイアス方向に電圧が印加される。そこで、ダイオードＰＤの耐圧を５Ｖ以上に設計することにより、これらのメモリセルに電流が流れないようにすることができる。 In the memory cell connected to any one of the bit lines BL2, BL3, and BL4 and connected to any one of the word lines WL2 and WL3, 0V and 5V are set to the word line WL and the bit line BL, respectively, during the reset operation. During operation, 0 V and 4 V are applied to the word line WL and the bit line BL, respectively, and during reading operation, 0 V and 2 V are applied to the word line WL and the bit line BL, respectively. That is, a voltage is applied in the reverse bias direction of the diode PD that selects these memory cells. Therefore, by designing the withstand voltage of the diode PD to 5 V or more, it is possible to prevent current from flowing through these memory cells.
従って、ビット線ＢＬ１およびワード線ＷＬ１に接続された４個のメモリセルを選択するダイオードＰＤのみに順バイアスを印加して電流を流すことにより、図４で説明した方法によって、これらのメモリセルの中の選択セルＳＭＣのみを動作させることができる。 Therefore, by applying a forward bias to only the diode PD that selects the four memory cells connected to the bit line BL1 and the word line WL1 and passing a current, the method described with reference to FIG. Only the selected cell SMC in the middle can be operated.
ビット線ＢＬ１およびワード線ＷＬ１に接続された上記４個のメモリセルのうち、最上層（４層目）のメモリセルは、Ｗなどの金属材料からなるビット線ＢＬ１に最も近接して配置されており、最下層（１層目）のメモリセルは、シリコン材料からなるダイオードＰＤに最も近接して配置されている。そして、金属およびシリコンは、いずれも熱伝導率が非常に高い材料である。 Of the four memory cells connected to the bit line BL1 and the word line WL1, the uppermost (fourth layer) memory cell is arranged closest to the bit line BL1 made of a metal material such as W. The memory cell in the lowermost layer (first layer) is disposed closest to the diode PD made of a silicon material. Metal and silicon are both materials with extremely high thermal conductivity.
そのため、上記４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのいずれかと接触している層間絶縁膜１１、１２、１３、１４、１５の膜厚がすべて同一であると仮定した場合、ダイオードＰＤに最も近い１層目のメモリセル、およびビット線ＢＬ１に最も近い４層目のメモリセルは、２層目のメモリセルおよび３層目のメモリセルに比べて、相変化材料層７の内部で発生するジュール熱が周囲に消散し易い。すなわち、１層目のメモリセルおよび４層目のメモリセルは、２層目のメモリセルおよび３層目のメモリセルに比べて、相変化材料層７を溶解させるのに多くの電流を必要とする。
Therefore, assuming that the film thicknesses of the interlayer insulating
しかし、本実施の形態では、ダイオードＰＤと１層目のメモリセルのゲート電極２１ｐとの間に介在する層間絶縁膜１１の膜厚、および４層目のメモリセルのゲート電極２４ｐとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚が、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ間に介在する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くなっている。そのため、１層目のメモリセルの近傍の相変化材料層７で発生したジュール熱のうち、ダイオードＰＤに流れる熱の量は、層間絶縁膜１１を厚くした分、減少する。同様に、４層目のメモリセルの近傍の相変化材料層７で発生したジュール熱のうち、ビット線ＢＬ１に流れる熱の量は、層間絶縁膜１５を厚くした分、減少する。
However, in the present embodiment, the film thickness of the
そこで、層間絶縁膜１１、１５の膜厚と層間絶縁膜１２、１３、１４の膜厚の比率を最適化することにより、相変化材料層７の内部で発生するジュール熱のうち、周囲に消散する熱の量を、４個のメモリセルでほぼ同じにすることができる。これにより、４個のメモリセル間の記録感度の違いが補正され、情報の書き換えに必要な電流を、４個のメモリセルでほぼ同じにすることができるので、縦型チェインメモリの動作信頼性が向上する。
Therefore, by optimizing the ratio between the film thickness of the interlayer insulating
図６は、上記層間絶縁膜１２、１３、１４の膜厚（図中の白丸で表す）を５０ｎｍとし、層間絶縁膜１１、１５の膜厚（図中の黒丸で表す）を変えたときの書き換え電流の変化を熱・電気伝導のシミュレーションによって計算した結果を示している。なお、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、いずれも５０ｎｍとして計算した。
In FIG. 6, the thickness of the interlayer insulating
上記の計算結果によれば、層間絶縁膜１１、１５の膜厚を層間絶縁膜１２、１３、１４の膜厚の１．５倍以上、３倍以下とすることにより、４個のメモリセル間における書き換え電流の差を±５％以内に補正することが可能である。
According to the above calculation results, the thickness of the interlayer insulating
一方、図７は、上記層間絶縁膜１２、１３、１４の膜厚および層間絶縁膜１１、１５の膜厚を同一（５０ｎｍ）にしたときの書き換え電流の変化を、シミュレーションによって計算した結果を示している。なお、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、いずれも５０ｎｍとして計算した。この計算結果から、１層目のメモリセルおよび４層目のメモリセルは、２層目のメモリセルおよび３層目のメモリセルに比べて、多くの書き換え電流を必要とすることが分かる。
On the other hand, FIG. 7 shows the result of calculation by simulation of the change in the rewrite current when the film thickness of the interlayer insulating
なお、層間絶縁膜１１、１２、１３、１４、１５の膜厚、およびゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、上記した値に限定されるものではない。層間絶縁膜１１、１２、１３、１４、１５の膜厚、およびゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。
The film thicknesses of the interlayer insulating
また、本実施の形態では、半導体基板１の主面の垂直方向に沿って４個のメモリセルを積層した縦型チェイン構造を例示したが、メモリセルの積層数は、３個以上であれば任意である。いずれの場合も、最上層の層間絶縁膜および最下層の層間絶縁膜の膜厚を、それらの間に位置する層間絶縁膜の膜厚よりも厚くすることにより、上記した効果を得ることができる。
In the present embodiment, a vertical chain structure in which four memory cells are stacked along the vertical direction of the main surface of the
（実施の形態２）
前記実施の形態１では、最下層（１層目）のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および最上層（４層目）のメモリセルとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚を、４個のメモリセルの間に位置する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くすることによって、４個のメモリセル間における書き換え電流の差を補正した。
(Embodiment 2)
In the first embodiment, the film thickness of the
しかし、上記のような構成を採用した場合、厚い層間絶縁膜１１、１５の近傍のチャネルシリコン層８ｐは、薄い層間絶縁膜１２、１３、１４の近傍のチャネルシリコン層８ｐに比べてゲート電極からの距離が遠くなるので、その導電性をゲート電圧で制御することが困難となる。これは、１個の孔５０の下端から上端に至るチャネルシリコン層８ｐ全体として見た場合、チャネルシリコン層８ｐの抵抗が高くなり、電流が流れ難くなることを意味する。
However, when the configuration as described above is adopted, the
そこで、本実施の形態では、図８に示すように、１層目および４層目のメモリセルのゲート電極２１ｐ、２４ｐの膜厚を、２層目および３層目のメモリセルのゲート電極２２ｐ、２３ｐの膜厚よりも薄くする。また、層間絶縁膜１１、１２、１３、１４、１５の膜厚は、すべて同一（例えば５０ｎｍ）とする。
Therefore, in the present embodiment, as shown in FIG. 8, the thicknesses of the
この構造においては、１層目および４層目のメモリセルのゲート電極２１ｐ、２４ｐの膜厚を相対的に薄くし、それらの断面積を相対的に小さくしたことにより、ゲート電極２１ｐ、２４ｐを流れる電流によって相変化する相変化材料層７の体積も相対的に小さくなる。すなわち、１層目および４層目のメモリセルは、２層目および３層目のメモリセルに比べて少ない電流で書き換えを行うことができる。これにより、１層目および４層目のメモリセルは、２層目および３層目のメモリセルに比べて相変化材料層７の内部で発生するジュール熱が周囲に消散し易いので、２層目および３層目のメモリセルに比べて多くの書き換え電流を必要とするという特性が相殺され、メモリセルの書き換え電流が４個のメモリセルでほぼ同じになる。
In this structure, the
また、層間絶縁膜１１、１５の膜厚を前記実施の形態１よりも薄くしたことにより、層間絶縁膜１１、１５の近傍のチャネルシリコン層８ｐとゲート電極２１ｐ、２４ｐとの距離が近づくので、この領域のチャネルシリコン層８ｐの導電性をゲート電圧で制御することが容易となる。これにより、孔５０の下端から上端に至るチャネルシリコン層８ｐ全体の抵抗が低くなるので、チャネルシリコン層８ｐに電流を流すためのゲート電圧を低くすることができる。
Further, since the film thickness of the interlayer insulating
図９は、２層目および３層目のメモリセルのゲート電極２２ｐ、２３ｐの膜厚（図中の白丸で表す）を一定（例えば５０ｎｍ）とし、１層目および４層目のメモリセルのゲート電極２１ｐ、２４ｐの膜厚（図中の黒丸で表す）を変えたときの書き換え電流の変化をシミュレーションによって計算した結果を示している。
In FIG. 9, the thicknesses of the
上記の計算結果によれば、ゲート電極２１ｐ、２４ｐの膜厚をゲート電極２２ｐ、２３ｐの膜厚の０．４倍以上、０．８倍以下とすることにより、４個のメモリセル間における書き換え電流の差を±５％以内に補正することが可能である。
According to the above calculation result, rewriting between four memory cells is performed by setting the thickness of the
（実施の形態３）
前記実施の形態１では、最下層（１層目）のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および最上層（４層目）のメモリセルとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚を、４個のメモリセルの間に位置する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くすることによって、４個のメモリセル間における書き換え電流の差を補正した。
(Embodiment 3)
In the first embodiment, the film thickness of the
これと同様の効果は、上記層間絶縁膜１１、１５の材料と上記層間絶縁膜１２、１３、１４の材料を互いに異ならせることによっても得ることができる。すなわち、図１０に示すように、本実施の形態では、最下層のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１１、および最上層のメモリセルとビット線ＢＬとの間に介在する層間絶縁膜１５１を、層間絶縁膜１２、１３、１４よりも熱伝導率の低い絶縁材料で構成する。
The same effect can be obtained by making the material of the interlayer insulating
これにより、層間絶縁膜１１１を通じて最下層のメモリセルからダイオードＰＤに消散する熱量、および層間絶縁膜１５１を通じて最上層のメモリセルからビット線ＢＬに消散する熱量が低減されるので、４個のメモリセル間における書き換え電流の差を補正することができる。
Thus, the amount of heat dissipated from the lowermost memory cell to the diode PD through the
また、このとき、層間絶縁膜１１１、１２、１３、１４、１５１の膜厚をすべて同一（例えば５０ｎｍ）とした場合には、チャネルシリコン層８ｐのうち、ゲート電圧の影響を受け難い領域が少なくなるので、チャネルシリコン層８ｐに電流を流すためのゲート電圧を低くすることができる。また、ゲート電極を流れる電流によって相変化する相変化材料層７の体積も、４個のメモリセル間でほぼ同じにすることができる。
At this time, if the interlayer insulating
層間絶縁膜用の絶縁材料としては、例えば窒化シリコン、酸化シリコン、スピンオングラス(Spin on glass)などが代表的なものであるが、この中では、窒化シリコンの熱伝導率が最も高い。そこで、例えば層間絶縁膜１２、１３、１４を窒化シリコン膜で構成し、層間絶縁膜１１１、１５１を酸化シリコン膜で構成することにより、メモリセルの書き換え電流を４個のメモリセルでほぼ同じにすることができる。
Typical examples of the insulating material for the interlayer insulating film include silicon nitride, silicon oxide, and spin on glass. Among these, silicon nitride has the highest thermal conductivity. Therefore, for example, by forming the interlayer insulating
なお、層間絶縁膜１１１、１５１の材料と層間絶縁膜１２、１３、１４の材料を互いに異ならせた場合でも、それらの膜厚をすべて同一にする必要はなく、本実施の形態の構成と前記実施の形態１、２の構成を組み合わせることによっても、メモリセルの書き換え電流を４個のメモリセルでほぼ同じにすることができる。
Even when the materials of the interlayer insulating
また、層間絶縁膜１１１、１５１は、熱伝導率が互いに異なる２種以上の絶縁膜の積層構造とすることもできる。例えば図１１は、層間絶縁膜１１１を熱伝導率が互いに異なる２種の絶縁膜１１１ａ、１１１ｂで構成し、層間絶縁膜１５１を熱伝導率が互いに異なる２種の絶縁膜１５１ａ、１５１ｂで構成した例である。この場合は、絶縁膜１１１ａと絶縁膜１１１ｂの積層膜や、絶縁膜１５１ａと絶縁膜１５１ｂの積層膜が層間絶縁膜１２、１３、１４に比べて低熱伝導率であればよい。
Further, the
同様に、層間絶縁膜１２、１３、１４のそれぞれを、熱伝導率が互いに異なる２種以上の絶縁膜で構成することもできる。いずれの場合も、前述した窒化シリコン膜、酸化シリコン膜、スピンオングラス膜などを適宜組み合わせて積層膜を構成し、層間絶縁膜１１１、１５１の熱伝導率を層間絶縁膜１２、１３、１４の熱伝導率よりも低くすればよい。
Similarly, each of the interlayer insulating
次に、本実施の形態の半導体記憶装置の製造方法について、図１２〜図３２を参照しながら工程順に説明する。なお、層間絶縁膜１１〜１５やゲート電極２１ｐ〜２４ｐの材料、膜厚などを適宜変更することにより、前記実施の形態１、２の半導体記憶装置についても、以下に説明する方法で製造することができる。
Next, a method for manufacturing the semiconductor memory device of the present embodiment will be described in the order of steps with reference to FIGS. The semiconductor memory devices of the first and second embodiments are also manufactured by the method described below by appropriately changing the material and film thickness of the interlayer insulating
まず、図１２に示すように、単結晶シリコンからなる半導体基板１上に酸化シリコンからなる絶縁膜３０、タングステン膜２Ｗ、ｐ型不純物をドープしたアモルファスシリコン膜４ａ、アモルファスシリコン膜４ａよりも低濃度のｐ型不純物をドープしたアモルファスシリコン膜５ａ、およびｎ型不純物をドープしたアモルファスシリコン膜６ａをこの順に堆積する。タングステン膜２Ｗは、ワード線ＷＬを構成する導電膜であり、３層のアモルファスシリコン膜４ａ、５ａ、６ａは、ダイオードＰＤを構成する半導体膜である。なお、図示は省略するが、半導体基板１上に絶縁膜３０を堆積する工程に先立ち、半導体基板１の周辺回路領域に配線セレクタを含む周辺回路を形成する。また、絶縁膜３０を堆積した後、タングステン膜２Ｗを堆積する工程に先立ち、ワード線ＷＬと周辺回路を接続するコンタクトホールＷＬＣ（図１参照）を絶縁膜３０に形成する。
First, as shown in FIG. 12, an insulating
次に、図１３に示すように、上記アモルファスシリコン膜６ａ、５ａ、４ａおよびタングステン膜２Ｗをパターニングし、Ｘ方向に延在する複数のワード線ＷＬを形成すると共に、複数のワード線ＷＬのそれぞれの上部に３層のアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンを形成する。このように、アモルファスシリコン膜６ａ、５ａ、４ａとタングステン膜２Ｗを同時にパターニングすることにより、アモルファスシリコン膜６ａ、５ａ、４ａに対してワード線ＷＬを自己整合で形成することができる。これにより、ワード線ＷＬとダイオードＰＤの位置ずれを防ぐことができるので、メモリセルの動作信頼性を高めることができる。
Next, as shown in FIG. 13, the
次に、図１４に示すように、上記ワード線ＷＬおよびアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンの隙間を埋めるように、酸化シリコンからなる絶縁膜３１を堆積した後、図１５に示すように、上記絶縁膜３１およびアモルファスシリコン膜６ａ、５ａ、４ａをＹ方向に沿ってストライプ状にパターニングする。このとき、アモルファスシリコン膜４ａの下層のワード線ＷＬは、パターニングしない。
Next, as shown in FIG. 14, after depositing an insulating
次に、図１６に示すように、上記絶縁膜３１およびアモルファスシリコン膜６ａ、５ａ、４ａの隙間を埋めるように、酸化シリコンからなる絶縁膜３２を堆積した後、図１７に示すように、化学的機械研磨法を用いて絶縁膜３１、３２を研磨することにより、アモルファスシリコン膜６ａの表面を露出させる。なお、以下の斜視図では、図を見易くするために、絶縁膜３１、３２の図示を省略する。
Next, as shown in FIG. 16, an insulating
次に、図１８に示すように、層間絶縁膜１１１、アモルファスシリコン膜２１ａ、層間絶縁膜１２、アモルファスシリコン膜２２ａ、層間絶縁膜１３、アモルファスシリコン膜２３ａ、層間絶縁膜１４、アモルファスシリコン膜２４ａ、層間絶縁膜１５１をこの順に堆積する。前述したように、層間絶縁膜１２、１３、１４は窒化シリコン膜で構成し、層間絶縁膜１１１、１５１は、窒化シリコン膜よりも熱伝導率が低い酸化シリコン膜で構成する。層間絶縁膜１１１、１２、１３、１４、１５１およびアモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。
Next, as shown in FIG. 18, the
次に、図１９に示すように、図１８の工程で堆積した積層膜をエッチングすることにより、層間絶縁膜１５１の表面からアモルファスシリコン膜６ａの表面に至る孔５０を形成する。なお、図１９には示されていないが、アモルファスシリコン膜６ａ、５ａ、４ａの周囲には、酸化シリコンからなる絶縁膜３１、３２が埋め込まれている。そのため、上記孔５０を形成する際のエッチング工程で、アモルファスシリコン膜６ａと孔５０の間に位置ずれ（フォトレジスト膜の合わせずれ）が生じた場合、孔５０の底部の絶縁膜３１、３２を削ってしまう恐れがある。
Next, as shown in FIG. 19, a
そこで、本実施の形態のように、アモルファスシリコン膜６ａの上部の層間絶縁膜１１１を酸化シリコン膜で構成した場合は、絶縁膜３１、３２を窒化シリコン膜で構成してもよい。このようにすると、層間絶縁膜１１１がエッチングストッパとして機能し、絶縁膜３１、３２の削れを防止することができる。すなわち、窒化シリコン膜と酸化シリコン膜は、エッチングレートが異なるので、層間絶縁膜（酸化シリコン膜）１１１を過度にエッチングしたとしても、その下層の絶縁膜（窒化シリコン膜）３１、３２の削れは、僅かで済む。従って、半導体記憶装置の製造歩留まりや、動作信頼性が向上する。
Therefore, when the
次に、図２０および図２１に示すように、層間絶縁膜１５１の上面および孔５０の内部に酸化シリコンからなるゲート絶縁膜９を堆積する。図２１に示すように、ゲート絶縁膜９は、孔５０が埋め込まれないように、薄い膜厚で堆積する。
Next, as shown in FIGS. 20 and 21, a
次に、図２２および図２３に示すように、層間絶縁膜１５１の上面のゲート絶縁膜９、および孔５０の底部（アモルファスシリコン膜６ａの表面）のゲート絶縁膜９をエッチバックにより除去し、孔５０の側壁にゲート絶縁膜９を残す。
Next, as shown in FIGS. 22 and 23, the
次に、図２４および図２５に示すように、層間絶縁膜１５１の上面および孔５０の内部にアモルファスシリコン膜８ａおよび酸化シリコンからなる絶縁膜５１をこの順に堆積する。アモルファスシリコン膜８ａは、孔５０が完全に埋め込まれないような膜厚で堆積し、絶縁膜５１は、孔５０が完全に埋め込まれるように、厚い膜厚で堆積する。
Next, as shown in FIGS. 24 and 25, an
次に、図２６に示すように、絶縁膜５１を通じてアモルファスシリコン膜８ａにヒ素（Ａｓ）あるいはリン（Ｐ）のようなｎ型不純物をイオン注入する。これにより、ｎ型不純物がイオン注入された領域のアモルファスシリコン膜８ａは、ｎ型のアモルファスシリコン膜３８ａとなる。
Next, as shown in FIG. 26, n-type impurities such as arsenic (As) or phosphorus (P) are ion-implanted into the
図２６に示すように、上記ｎ型不純物は、層間絶縁膜１５１の上面のアモルファスシリコン膜８ａだけでなく、孔５０の上端部近傍のアモルファスシリコン膜８ａもｎ型のアモルファスシリコン膜３８ｐとなるように注入する。これは、後の工程で形成するビット線ＢＬとの接触抵抗を低減するためである。ただし、次の工程で最上層のメモリセルのゲート電極２４ｐとなるアモルファスシリコン膜２４ａのゲート動作を妨げないよう、アモルファスシリコン膜２４ａの近傍のアモルファスシリコン膜８ａにはｎ型不純物が届かないようにする。
As shown in FIG. 26, the n-type impurity causes not only the
次に、半導体基板１を熱処理することによって、アモルファスシリコン膜４ａ、５ａ、６ａ、８ａ、２１ａ、２２ａ、２３ａ、２４ａ、３８ａを結晶化すると共に、これらの膜中にドープされた不純物を活性化する。図２７に示すように、この熱処理により、アモルファスシリコン膜４ａ、５ａ、６ａは、ダイオードＰＤを構成するシリコン層４ｐ、５ｐ、６ｐとなる。また、アモルファスシリコン膜８ａはチャネルシリコン層８ｐとなり、アモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａは、それぞれゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐとなる。さらに、アモルファスシリコン膜３８ａはシリコン層３８ｐとなる。
Next, the
次に、図２８に示すように、絶縁膜５１をエッチバックにより除去し、チャネルシリコン層８ｐの表面およびシリコン層３８ｐの表面を露出させた後、図２９に示すように、シリコン層３８ｐの上部に相変化材料層７を堆積する。このとき、相変化材料層７は、孔５０が完全に埋め込まれるような膜厚で堆積する。
Next, as shown in FIG. 28, the insulating
なお、上記相変化材料層７を孔５０が完全に埋め込まれないような膜厚で堆積し、その後、絶縁膜（図示せず）を孔５０が完全に埋め込まれるように堆積することにより、孔５０の中心に相変化材料層７と接する絶縁膜を埋め込んでもよい。このようにすると、相変化材料層７に電流が流れたとき、孔５０の中心には電流が流れないので、相変化材料層７に流れる電流の経路が一部限定される。従って、孔５０に埋め込まれた相変化材料層７のうち、抵抗値が変化する領域の体積が減少するので、より少ない電流でメモリセルを動作させることが可能となる。
The phase
次に、図３０に示すように、シリコン層３８ｐの上部の相変化材料層７をエッチバックにより除去し、孔５０の内部に相変化材料層７を残す。その際、孔５０の内部に残った相変化材料層７の上面の高さを、層間絶縁膜１５１の上面の高さよりも低くする（図３２参照）。なお、図示は省略するが、相変化材料層７をエッチバックした後、ビット線ＢＬと周辺回路を接続するためのコンタクトホールＢＬＣ（図１参照）を形成する。
Next, as shown in FIG. 30, the phase
次に、図３１および図３２に示すように、シリコン層３８ｐの上部にＷ膜を堆積した後、このＷ膜とシリコン層３８ｐをパターニングすることにより、Ｙ方向に延在する複数のビット線ＢＬを形成する。このとき、ビット線ＢＬの下部にはシリコン層３８ｐが残り、Ｗ膜を除去した領域には層間絶縁膜１５１が露出する。前述したように、孔５０の内部に埋め込まれた相変化材料層７の上面の高さは、層間絶縁膜１５１の上面の高さよりも低いので、ビット線ＢＬの一部も孔５０の内部に埋め込まれる（図３２参照）。これにより、シリコン層３８ｐとビット線ＢＬの接触面積が増えるので、シリコン層３８ｐとビット線ＢＬの接触抵抗が低減される。
Next, as shown in FIGS. 31 and 32, after a W film is deposited on the
図示は省略するが、その後、ビット線ＢＬの上部に絶縁膜を堆積し、続いて、コンタクトホールＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４およびコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４（図１参照）を形成した後、絶縁膜の上部にゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４（図１参照）を形成する。 Although not shown, an insulating film is deposited on the bit line BL, and then contact holes GC1, GC2, GC3, GC4 and contact holes GLC1, GLC2, GLC3, GLC4 (see FIG. 1) are formed. Thereafter, gate wirings GL1, GL2, GL3, and GL4 (see FIG. 1) are formed on the insulating film.
（実施の形態４）
図３３は、本実施の形態の半導体記憶装置の要部（メモリセルアレイ、配線、およびコンタクトホール）を示す斜視図、図３４は、図３３に示したメモリセルアレイの斜視図である。なお、図３３および図３４には、半導体基板１とその主面に形成された周辺回路の図示が省略されている。
(Embodiment 4)
FIG. 33 is a perspective view showing the main parts (memory cell array, wiring, and contact holes) of the semiconductor memory device of this embodiment, and FIG. 34 is a perspective view of the memory cell array shown in FIG. 33 and 34, the
本実施の形態の半導体記憶装置は、半導体基板１の主面の垂直方向に沿って４個のメモリセルを積層した縦型チェイン構造のメモリセルアレイＭＡの上部に選択トランジスタのゲート電極６１ｐを配置することにより、前記実施の形態１よりもさらに高い記憶密度を実現している。この場合、最上層（４層目）のメモリセルは、金属配線（ビット線ＢＬ）に近接していないので、４層目のメモリセルから周囲に消散する熱の量は、２層目のメモリセルから周囲に消散する熱の量、および３層目のメモリセルから周囲に消散する熱の量とほぼ同じになる。従って、４個のメモリセルからなる縦型チェインメモリ間の記録感度の違いを補正するには、最下層（１層目）のメモリセルに着目すればよい。
In the semiconductor memory device of the present embodiment, the
図３３に示すように、本実施の形態の半導体記憶装置は、半導体基板１の主面のＸ方向に延在する複数のワード線ＷＬ、ワード線ＷＬの上部に配置された複数のダイオードＰＤ、ダイオードＰＤの上部に配置された複数のメモリセル、メモリセルの上部に配置された選択トランジスタ、および選択トランジスタの上部に配置され、Ｙ方向に延在する複数のビット線ＢＬを含んだメモリセルアレイＭＡを備えている。そして、ダイオードＰＤと選択トランジスタとの間に配置されたメモリセルアレイＭＡは、半導体基板１の主面の垂直方向に沿って４個のメモリセルを積層した縦型チェイン構造を有している。
As shown in FIG. 33, the semiconductor memory device of the present embodiment includes a plurality of word lines WL extending in the X direction on the main surface of the
上記複数のワード線ＷＬは、Ｗ膜のような金属膜で構成されており、それらの一端は、コンタクトホールＷＬＣを介して周辺回路の配線セレクタに電気的に接続されている。また、複数のダイオードＰＤのそれぞれは、多結晶シリコンからなる３層のシリコン層４ｐ、５ｐ、６ｐをこの順に積層してなり、ｐ型不純物がドープされた最下層のシリコン層４ｐは、ワード線ＷＬに電気的に接続されている。また、シリコン層４ｐの上部のシリコン層５ｐには、シリコン層４ｐよりも低濃度のｐ型不純物がドープされ、シリコン層５ｐの上部のシリコン層６ｐには、ｎ型不純物がドープされている。
The plurality of word lines WL are made of a metal film such as a W film, and one end thereof is electrically connected to a wiring selector of a peripheral circuit through a contact hole WLC. Each of the plurality of diodes PD is formed by stacking three
上記ダイオードＰＤの上部には、層間絶縁膜１１、１層目のメモリセルのゲート電極２１ｐ、層間絶縁膜１２、２層目のメモリセルのゲート電極２２ｐ、層間絶縁膜１３、３層目のメモリセルのゲート電極２３ｐ、層間絶縁膜１４、および４層目のメモリセルのゲート電極２４ｐ、層間絶縁膜１５がこの順に積層されている。層間絶縁膜１１、１２、１３、１４、１５およびゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。
Above the diode PD, the
上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれは、Ｘ方向に延在する複数のストライプ状パターンからなる。また、ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれは、ｎ型不純物がドープされた多結晶シリコン膜で構成されている。
Each of the
上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐには、それぞれコンタクトホールＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４を介してゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４が電気的に接続されている。また、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、それぞれコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して前記周辺回路の配線セレクタに電気的に接続されている。ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、Ｗ膜のような金属膜で構成されている。
Gate wirings GL1, GL2, GL3, and GL4 are electrically connected to the
上記層間絶縁膜１１、１２、１３、１４、１５は、例えば酸化シリコンからなる。また、縦型チェインメモリ間の記録感度の違いを補正するため、１層目のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚は、他の層間絶縁膜１２、１３、１４、１５の膜厚よりも厚くなっている。具体的には、層間絶縁膜１１の膜厚を層間絶縁膜１２、１３、１４、１５の膜厚の１．５倍以上、３倍以下とすることにより、４個のメモリセル間における書き換え電流の差を±５％以内に補正することが可能となる。
The
なお、４個のメモリセル間における書き換え電流の差を補正する手段として、前記実施の形態２のように、１層目のメモリセルのゲート電極２１ｐの膜厚を、２層目〜４層目のメモリセルのゲート電極２２ｐ、２３ｐ、２４ｐの膜厚より薄くしてもよい。また、前記実施の形態３のように、層間絶縁膜１１を層間絶縁膜１２、１３、１４、１５よりも熱伝導率の低い絶縁材料で構成してもよい。さらに、前記実施の形態１〜３の構成を組み合わせてもよい。
As a means for correcting the difference in the rewrite current between the four memory cells, the thickness of the
上記層間絶縁膜１５の上部には、選択トランジスタのゲート電極６１ｐが形成されている。ゲート電極６１ｐは、ｎ型不純物がドープされた多結晶シリコンからなる。また、ゲート電極６１ｐは、Ｘ方向に延在する複数のストライプ状パターンからなり、これらのストライプ状パターンの一つ置きにコンタクトホールＳＴＧＣ１またはコンタクトホールＳＴＧＣ２を介してゲート配線ＳＴＧＬ１、またはゲート配線ＳＴＧＬ２が電気的に接続されている。
A
上記ゲート配線ＳＴＧＬ１、ＳＴＧＬ２は、選択トランジスタのゲート電極６１ｐに所定の電圧を印加する配線であり、Ｗ膜のような金属膜で構成されている。また、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２は、図示しないコンタクトホールＳＴＧＬＣ１、ＳＴＧＬＣ２を介して配線セレクタに電気的に接続されている。さらに、ゲート配線ＳＴＧＬ１とゲート配線ＳＴＧＬ２は互いに絶縁されており、Ｘ方向に延在する複数のゲート電極６１ｐの一つ置きに独立に電圧を印加できるようになっている。
The gate lines STGL1 and STGL2 are lines for applying a predetermined voltage to the
上記ゲート電極６１ｐの上部には、酸化シリコンからなる絶縁膜７１、およびｎ型の不純物がドープされた多結晶シリコンからなるシリコン層３８ｐが形成されており、シリコン層３８ｐの上部には、Ｙ方向に延在する複数のビット線ＢＬが形成されている。ビット線ＢＬは、例えばＷからなり、それらの一端は、コンタクトホールＢＬＣを介して前記配線セレクタに電気的に接続されている。
An insulating
なお、図３３には、上記した構成要素の一部、すなわちコンタクトホールＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２が図示されていないが、コンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３がそれぞれゲート配線ＧＬ１、ＧＬ２、ＧＬ３の下部に接続されているのと同じように、コンタクトホールＧＬＣ４はゲート配線ＧＬ４の下部に接続されており、コンタクトホールＳＴＧＬＣ１、ＳＴＧＬＣ２は配線ＳＴＧＬ１、ＳＴＧＬ２の下部に接続されている。 FIG. 33 does not show some of the above-described components, that is, contact holes GLC4, STGLC1, and STGLC2, but the contact holes GLC1, GLC2, and GLC3 are connected to the lower portions of the gate wirings GL1, GL2, and GL3, respectively. In the same manner, the contact hole GLC4 is connected to the lower part of the gate wiring GL4, and the contact holes STGLC1 and STGLC2 are connected to the lower part of the wirings STGL1 and STGL2.
図３４に示すように、ワード線ＷＬの上部に形成されたダイオードＰＤは、ワード線ＷＬの延在方向（Ｘ方向）に沿って所定の間隔で配置されている。また、ダイオードＰＤの上部に形成されたメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、層間絶縁膜１１、１２、１３、１４、１５、選択トランジスタのゲート電極６１ｐ、およびゲート電極６１ｐの上部に形成された絶縁膜７１のそれぞれは、Ｘ方向に延在する複数のストライプ状パターンからなる。そして、上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、層間絶縁膜１１、１２、１３、１４、１５、および絶縁膜７１からなるストライプ状パターンのそれぞれは、互いに隣接して配置されたワード線ＷＬとワード線ＷＬのスペース領域の直上に配置されている。
As shown in FIG. 34, the diodes PD formed above the word lines WL are arranged at a predetermined interval along the extending direction (X direction) of the word lines WL. In addition, on the
また、ビット線ＢＬの下部において、上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、層間絶縁膜１１、１２、１３、１４、１５、および絶縁膜７１からなるストライプ状パターンのスペース領域には、ゲート絶縁膜９、チャネルシリコン層８ｐ、絶縁膜１０、相変化材料層７および絶縁膜９１が埋め込まれている。チャネルシリコン層８ｐと相変化材料層７との間に介在する絶縁膜１０は、チャネルシリコン層８ｐ中の不純物と、相変化材料層７を構成する元素が相互拡散するのを防ぐためのバリア層である。また、絶縁膜９１は、上記スペース領域に埋め込まれた相変化材料層７をＹ方向に沿って２分割するための分離層である。
In the lower part of the bit line BL, the space region of the stripe pattern composed of the
上記スペース領域に埋め込まれたゲート絶縁膜９、チャネルシリコン層８ｐ、絶縁膜１０、相変化材料層７および絶縁膜９１のうち、絶縁膜１０、相変化材料層７および絶縁膜９１のそれぞれの上端部は、選択トランジスタのゲート電極６１ｐよりも下方に位置している。そして、絶縁膜１０、相変化材料層７および絶縁膜９１のそれぞれの上端部とビット線ＢＬとの間には、絶縁膜９２が埋め込まれている。絶縁膜１０、９１、９２は、例えば酸化シリコン膜で構成されている。
Of
上記ビット線ＢＬとダイオードＰＤは、ビット線ＢＬの下部のシリコン層３８ｐおよび上記スペース領域に埋め込まれたチャネルシリコン層８ｐを介して互いに接続されている。また、互いに隣接して配置されたビット線ＢＬとビット線ＢＬのスペース領域では、チャネルシリコン層８ｐ、シリコン層３８ｐ、絶縁膜１０および相変化材料層７が除去され、酸化シリコンからなる絶縁膜３３が埋め込まれている。すなわち、チャネルシリコン層８ｐ、シリコン層３８ｐ、絶縁膜１０および相変化材料層７は、ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐおよび層間絶縁膜１１、１２、１３、１４、１５、７１からなる積層膜と、絶縁膜３３とによって囲まれた領域（以下、本実施の形態では、接続孔と呼ぶ）に形成されている。
The bit line BL and the diode PD are connected to each other via a
次に、上記メモリセルの動作について、図３５を参照しながら説明する。図３５（ａ）は、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルの断面図、図３５（ｂ）は、図３５（ａ）に示すメモリセルのうち、最下層（１層目）のメモリセルを示す平面図、図３５（ｃ）は、図３５（ａ）に示すメモリセルの等価回路図である。以下では、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルのうち、１層目のメモリセルの一方を選択セルＳＭＣとし、その他のメモリセルを非選択セルＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３として説明する。 Next, the operation of the memory cell will be described with reference to FIG. 35A is a cross-sectional view of a memory cell arranged in a region where the word line WL1 and the bit line BL1 intersect, and FIG. 35B is a lowermost layer of the memory cells shown in FIG. FIG. 35C is a plan view showing the (first layer) memory cell, and FIG. 35C is an equivalent circuit diagram of the memory cell shown in FIG. In the following, among the memory cells arranged in the region where the word line WL1 and the bit line BL1 intersect, one of the memory cells in the first layer is set as a selected cell SMC, and the other memory cells are set as non-selected cells USMC1, USMC2, This will be described as USMC3.
メモリセルの動作は以下のように行う。まず、選択セルＳＭＣのゲート電極２１ｐに接続されたゲート線ＧＬ１に０Ｖを印加し、選択セルＳＭＣのトランジスタをＯＦＦ状態にする。また、非選択セルＵＳＭＣ１、ＵＳＭＣ３のゲート電極２２ｐ、２３ｐ、２４ｐに接続されたゲート配線ＧＬ２、ＧＬ３、ＧＬ４に５Ｖを印加し、非選択セルＵＳＭＣ１、ＵＳＭＣ３のトランジスタをＯＮ状態にする。さらに、ビット線ＢＬ１には０Ｖを印加し、ワード線ＷＬ１にはリセット動作時に５Ｖ、セット動作時に４Ｖ、読み出し動作時に２Ｖをそれぞれ印加する。
The operation of the memory cell is performed as follows. First, 0 V is applied to the gate line GL1 connected to the
一方、選択セルＳＭＣに接続された選択トランジスタのゲート電極６１ｐには、ゲート配線ＳＴＧＬ１を通じて５Ｖを印加し、この選択トランジスタをＯＮ状態にする。また、選択セルＳＭＣに接続されていない選択トランジスタのゲート電極６１ｐには、ゲート配線ＳＴＧＬ２を通じて０Ｖを印加し、この選択トランジスタをＯＦＦ状態にする。
On the other hand, 5 V is applied to the
このとき、非選択セルＵＳＭＣ１では、トランジスタがＯＮ状態でチャネルの抵抗が低くなり、かつＯＮ状態になっている選択トランジスタ（ゲート配線ＳＴＧＬ１に接続された選択トランジスタ）のチャネル（チャネルシリコン層８ｐ）も抵抗が低くなるので、相変化材料層７の相状態によらず、ゲート電極２２ｐ、２３ｐ、２４ｐの近傍のチャネルシリコン層８ｐに電流が流れる。
At this time, in the non-selected cell USMC1, the channel resistance (
また、非選択セルＵＳＭＣ２と選択セルＳＭＣは、ゲート電圧が共通（０Ｖ）であるため、非選択セルＵＳＭＣ２のトランジスタは、ＯＦＦ状態となる。さらに、非選択セルＵＳＭＣ３と非選択セルＵＳＭＣ１は、ゲート電圧が共通（５Ｖ）であるため、非選択セルＵＳＭＣ３のトランジスタは、ＯＮ状態となるが、非選択セルＵＳＭＣ３に接続された選択トランジスタ（ゲート配線ＳＴＧＬ２に接続された選択トランジスタ）がＯＦＦ状態であるため、非選択セルＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。 Further, since the unselected cell USMC2 and the selected cell SMC have a common gate voltage (0 V), the transistor of the unselected cell USMC2 is turned off. Furthermore, since the non-selected cell USMC3 and the non-selected cell USMC1 have the same gate voltage (5V), the transistor of the non-selected cell USMC3 is turned on, but the selection transistor (gate) connected to the non-selected cell USMC3. Since the selection transistor connected to the wiring STGL2 is in the OFF state, no current flows through the non-selected cells USMC2 and USMC3.
一方、選択セルＳＭＣでは、トランジスタがＯＦＦ状態であるため、電流はゲート電極２１ｐの近傍の相変化材料層７に流れる。従って、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルのうち、相変化材料層７に電流が流れるのは選択セルＳＭＣのみである。リセット動作時およびセット動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流によって相変化材料層７の抵抗値を変化させて動作を行う。読出し動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流値を判定して動作を行う。
On the other hand, in the selected cell SMC, since the transistor is in the OFF state, the current flows through the phase
本実施の形態のメモリセルのリセット動作、セット動作、および読出し動作は、図３６に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２の各電位を制御することによって行う。 As shown in FIG. 36, the reset operation, the set operation, and the read operation of the memory cell of this embodiment are performed by bit lines BL1, BL2, BL3, word lines WL1, WL2, WL3, gate wirings GL1, GL2, GL3, This is performed by controlling each potential of GL4, STGL1, and STGL2.
図３６に示すＷＬ１の電位表記（５／４／２Ｖ）は、それぞれリセット動作時、セット動作時、読出し動作時にワード線ＷＬ１に印加する電圧を示している。また、図３６に示す他の端子（ワード線ＷＬ２、ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２）の電位表記も同様に、それぞれリセット動作時、セット動作時、読出し動作時にこれらの端子に印加する電圧を示している。 The potential notation (5/4 / 2V) of WL1 shown in FIG. 36 indicates a voltage applied to the word line WL1 during the reset operation, the set operation, and the read operation, respectively. Similarly, the potential notation of the other terminals (word lines WL2, WL3, bit lines BL1-BL3, gate wirings GL1-GL4, STGL1, STGL2) shown in FIG. 36 is also the reset operation, the set operation, and the read operation, respectively. Sometimes the voltage applied to these terminals is shown.
図３６に示すように、ビット線ＢＬ２、ＢＬ３のいずれかに接続され、かつワード線ＷＬ１に接続されたメモリセル（１層目〜４層目のメモリセル）では、ビット線ＢＬとワード線ＷＬの電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。 As shown in FIG. 36, in a memory cell (first to fourth layer memory cells) connected to one of the bit lines BL2 and BL3 and connected to the word line WL1, the bit line BL and the word line WL Are 5 V during the reset operation, 4 V during the set operation, and 2 V during the read operation, and no current flows because there is no potential difference between the bit line BL and the word line WL.
また、ビット線ＢＬ１に接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、ビット線ＢＬとワード線ＷＬの電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。 In the memory cell connected to the bit line BL1 and connected to one of the word lines WL2 and WL3, the potentials of the bit line BL and the word line WL are both 0 V during the reset operation, the set operation, and the read operation. In addition, since there is no potential difference between the bit line BL and the word line WL, no current flows.
また、ビット線ＢＬ２、ＢＬ３のいずれかに接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、リセット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと５Ｖ、セット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと４Ｖ、読出し動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと２Ｖが印加される。すなわち、これらのメモリセルを選択するダイオードＰＤの逆バイアス方向に電圧が印加される。そこで、ダイオードＰＤの耐圧を５Ｖ以上に設計することにより、これらのメモリセルに電流が流れないようにすることができる。 In the memory cell connected to either of the bit lines BL2 and BL3 and to any of the word lines WL2 and WL3, 0V and 5V are applied to the word line WL and the bit line BL, respectively, during the reset operation, and during the set operation. 0V and 4V are applied to the word line WL and the bit line BL, respectively, and 0V and 2V are applied to the word line WL and the bit line BL, respectively, during the read operation. That is, a voltage is applied in the reverse bias direction of the diode PD that selects these memory cells. Therefore, by designing the withstand voltage of the diode PD to 5 V or more, it is possible to prevent current from flowing through these memory cells.
従って、ビット線ＢＬ１およびワード線ＷＬ１に接続されたメモリセルを選択するダイオードＰＤのみに順バイアスを印加して電流を流すことにより、図３５で説明した方法によって、これらのメモリセルの中の選択セルＳＭＣのみを動作させることができる。 Therefore, by applying a forward bias to only the diode PD that selects the memory cells connected to the bit line BL1 and the word line WL1, and applying a current, the selection among these memory cells can be performed by the method described in FIG. Only the cell SMC can be operated.
次に、図３５（ｂ）に示した平面図を使って、本実施の形態のメモリセルの特徴を説明する。このメモリセルの一つの特徴は、接続孔の内部に埋め込まれた絶縁膜９１を挟んでメモリセルが２つの領域に分離されていることにある。また、チャネルシリコン層８ｐに流れる電流をＯＮ／ＯＦＦするスイッチ（選択トランジスタ）が上記２つの領域のそれぞれの電流経路上に設けられているので、相変化材料層７に流れる電流を２つの領域で互いに独立して制御できる構成になっている。すなわち、上記２つの領域の一方（第１の領域）のチャネルシリコン層８ｐがゲート動作によってＯＦＦ状態となったとき、この領域の相変化材料層７には電流が流れるが、もう一方の領域（第２の領域）の相変化材料層７には電流が流れないようにすることができる。従って、前記実施の形態１のメモリセルと比較した場合、一つのワード線ＷＬと一つのビット線ＢＬに接続されたメモリセルの記憶容量が２倍になるという効果が得られるので、半導体記憶装置のビットコストを低減することができる。
Next, characteristics of the memory cell of this embodiment will be described with reference to a plan view shown in FIG. One feature of this memory cell is that the memory cell is separated into two regions with an insulating
なお、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４のそれぞれに印加する電圧を上記２つの領域で互いに独立して制御する構成を採用することもできる。この場合も、２つの領域の相変化材料層７に流れる電流を互いに独立して制御することができるので、半導体記憶装置のビットコストを低減することができる。但し、この場合は、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４に印加する電圧を制御する駆動回路を多く設ける必要があるので、その分、周辺回路の面積が大きくなる。
It is also possible to adopt a configuration in which the voltages applied to the gate wirings GL1, GL2, GL3, and GL4 are controlled independently from each other in the two regions. Also in this case, since the currents flowing through the phase
また、図３５（ｃ）に示した等価回路図からも明らかなように、本実施の形態のメモリセルは、上記２つの領域に一つのダイオードＰＤが接続される構成となっている。ダイオードＰＤは、一つのワード線ＷＬと一つのビット線ＢＬに接続された縦型チェインメモリを選択する素子の役割をするので、本実施の形態のメモリセルは、２組の縦型チェインメモリが一つのダイオードＰＤを共有する構成と言うこともできる。この構成により、一つのダイオードＰＤに対するビット数を増やすことが可能となるので、ビットコストを低減することができる。 Further, as apparent from the equivalent circuit diagram shown in FIG. 35C, the memory cell of the present embodiment has a configuration in which one diode PD is connected to the two regions. Since the diode PD serves as an element for selecting a vertical chain memory connected to one word line WL and one bit line BL, the memory cell of this embodiment has two sets of vertical chain memories. It can also be said that one diode PD is shared. With this configuration, the number of bits for one diode PD can be increased, so that the bit cost can be reduced.
本実施の形態のメモリセルのもう一つの特徴は、接続孔内に形成される相変化材料層７が、相変化材料層７を２つの領域に分離する絶縁膜９１と接している点にある。
Another feature of the memory cell of the present embodiment is that the phase
特許文献１のメモリセルや、前記実施の形態１〜３のメモリセルでは、孔内に相変化材料層７を埋め込む際、相変化材料層７の膜厚は、孔の中心方向に向かって全方向から増加して行く。これに対し、本実施の形態では、相変化材料層７の膜厚が増加して行く方向は、２つの領域の相変化材料層７が向かい合う方向（図３４のＹ方向）のみであり、この方向と直交する方向（図３４のＸ方向）に膜厚が増加して行くことはない。
In the memory cell of
そのため、上記Ｘ方向については、相変化材料層７の膜厚の増加を考慮して接続孔の幅を設定する必要がないので、この方向（Ｘ方向）に沿った接続孔の幅を最小加工寸法に設定することができる。これにより、単位面積当たりのメモリセル密度を高めることができるので、半導体記憶装置の高集積化、およびビットコストの低減を図ることができる。
Therefore, in the X direction, it is not necessary to set the width of the connection hole in consideration of the increase in the film thickness of the phase
なお、上記した特徴を考慮すると、接続孔内に形成される相変化材料層７を絶縁膜９１によって２つの領域に分離する必要はなく、相変化材料層７が一体に形成されていたとしても、Ｘ方向の加工寸法を最小加工寸法に維持することが可能となるので、前記実施の形態１〜３のメモリセルに比べてメモリセル密度を高めることができる。
In consideration of the above characteristics, it is not necessary to separate the phase
次に、本実施の形態の半導体記憶装置の製造方法について、図３７〜図５４を参照しながら工程順に説明する。 Next, a method for manufacturing the semiconductor memory device of the present embodiment will be described in the order of steps with reference to FIGS.
まず、図３７に示すように、半導体基板１上に酸化シリコンからなる絶縁膜３０、タングステン膜２Ｗ、ｐ型不純物がドープされたアモルファスシリコン膜４ａ、アモルファスシリコン膜４ａよりも低濃度のｐ型不純物がドープされたアモルファスシリコン膜５ａ、およびｎ型不純物がドープされたアモルファスシリコン膜６ａをこの順に堆積する。
First, as shown in FIG. 37, an insulating
次に、上記アモルファスシリコン膜６ａ、５ａ、４ａおよびタングステン膜２Ｗをパターニングすることにより、Ｘ方向に延在する複数のワード線ＷＬを形成すると共に、複数のワード線ＷＬのそれぞれの上部に３層のアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンを形成する。ここまでの工程は、前記実施の形態３の図１２および図１３で説明した工程と同じである。
Next, by patterning the
続いて、上記ワード線ＷＬおよびアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンの隙間を埋めるように、酸化シリコンからなる絶縁膜３１を堆積した後、この絶縁膜３１を化学的機械研磨法で研磨・平坦化することにより、アモルファスシリコン膜６ａの表面を露出させる。
Subsequently, an insulating
次に、図３８に示すように、層間絶縁膜１１、アモルファスシリコン膜２１ａ、層間絶縁膜１２、アモルファスシリコン膜２２ａ、層間絶縁膜１３、アモルファスシリコン膜２３ａ、層間絶縁膜１４、アモルファスシリコン膜２４ａ、層間絶縁膜１５、アモルファスシリコン膜６１ａおよび絶縁膜７１をこの順に堆積する。
Next, as shown in FIG. 38, the
上記層間絶縁膜１２、１３、１４、１５およびアモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。前述したように、層間絶縁膜１１の膜厚は、メモリセル間における書き換え電流の差を補正するために、層間絶縁膜１２、１３、１４、１５の膜厚の１．５倍以上、３倍以下とする。
The film thicknesses of the interlayer insulating
次に、図３９に示すように、図３８の工程で堆積した積層膜（層間絶縁膜１１〜１５、７１、アモルファスシリコン膜２１ａ〜２４ａ、６１ａ）をワード線ＷＬの延在方向（Ｘ方向）に沿ってストライプ状にパターニングする。このとき、ストライプ状にパターニングされた積層膜のそれぞれは、互いに隣接して配置されたワード線ＷＬとワード線ＷＬのスペース領域の上方に配置される。
Next, as shown in FIG. 39, the stacked films (
また、図３９に示すように、上記積層膜のそれぞれのストライプ幅は、ワード線ＷＬおよびアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンのスペース領域に埋め込まれた絶縁膜３１の幅よりも狭くすることが望ましい。このようにした場合は、次の工程でゲート絶縁膜９を堆積したとき、上記積層膜のスペース領域（接続孔）の幅をアモルファスシリコン膜６ａ、５ａ、４ａの幅よりも広くすることができる。これにより、後の工程で上記積層膜およびアモルファスシリコン膜６ａ、５ａ、４ａをビット線ＢＬの延在方向（Ｙ方向）に沿ってストライプ状にパターニングするとき、アモルファスシリコン膜６ａ、５ａ、４ａの一部がエッチングされずに残る不具合を防止することができるので、メモリセルの動作信頼性を向上させることができる。
Also, as shown in FIG. 39, the stripe width of each of the laminated films is larger than the width of the insulating
次に、図４０に示すように、ストライプ状にパターニングされた積層膜の上面および接続孔内に酸化シリコンからなる薄いゲート絶縁膜９を堆積した後、図４１に示すように、上記積層膜の上面、および接続孔の底部（アモルファスシリコン膜６ａの表面）のゲート絶縁膜９をエッチバックにより除去し、上記積層膜の側壁にゲート絶縁膜９を残す。
Next, as shown in FIG. 40, after depositing a thin
次に、図４２に示すように、上記積層膜の上面および接続孔内にアモルファスシリコン膜８ａおよび酸化シリコンからなる絶縁膜５１をこの順に堆積する。このとき、アモルファスシリコン膜８ａは、接続孔が完全に埋め込まれないように堆積し、絶縁膜５１は、接続孔が完全に埋め込まれるように堆積する。
Next, as shown in FIG. 42, an
次に、図４３に示すように、絶縁膜５１を通じて上記積層膜の上面のアモルファスシリコン膜８ａにｎ型不純物（ＡｓまたはＰ）をイオン注入する。このとき、ｎ型不純物がイオン注入された領域のアモルファスシリコン膜８ａは、ｎ型のアモルファスシリコン膜３８ａとなる。また、上記イオン注入は、ｎ型不純物がアモルファスシリコン膜６１ａの上面よりも下方に拡散しないように行う。
Next, as shown in FIG. 43, n-type impurities (As or P) are ion-implanted into the
次に、半導体基板１を熱処理することによって、アモルファスシリコン膜４ａ、５ａ、６ａ、８ａ、２１ａ、２２ａ、２３ａ、２４ａ、６１ａ、３８ａを結晶化すると共に、これらの膜中にドープされた不純物を活性化した後、図４４に示すように、絶縁膜５１をエッチバックにより除去する。
Next, the
上記の熱処理を行うと、アモルファスシリコン膜４ａ、５ａ、６ａは、それぞれダイオードＰＤを構成するシリコン層４ｐ、５ｐ、６ｐとなる。また、アモルファスシリコン膜８ａはチャネルシリコン層８ｐとなり、アモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａ、６１ａは、それぞれゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐとなる。さらに、アモルファスシリコン膜３８ａはシリコン層３８ｐとなる。
When the heat treatment is performed, the
次に、図４５に示すように、絶縁膜１０および相変化材料層７をこの順に堆積する。このとき、上記積層膜の接続孔が絶縁膜１０および相変化材料層７によって完全に埋め込まれないように、絶縁膜１０および相変化材料層７の膜厚を制御する。
Next, as shown in FIG. 45, the insulating
次に、図４６に示すように、接続孔が完全に埋め込まれるように絶縁膜９１を堆積した後、図４７に示すように、絶縁膜９１、相変化材料層７および絶縁膜１０をエッチバックする。
Next, as shown in FIG. 46, after depositing an insulating
上記エッチバックは、接続孔内に残った絶縁膜９１、相変化材料層７および絶縁膜１０の上端部が選択トランジスタのゲート電極６１ｐよりも下方に位置し、かつ最上層のメモリセルのゲート電極２４ｐよりも上方に位置するように行う。これは、ゲート電極６１ｐに０Ｖを印加して選択トランジスタをＯＦＦ状態にしたとき、相変化材料層７を介して選択トランジスタのソース・ドレイン領域に電流が流れるの防止するためであり、かつ最上層のメモリセルのゲート電極２４ｐをＯＦＦ状態にしたとき、相変化材料層７を介して最上層のメモリセルのソース・ドレイン領域に電流が流れるようにするためである。
The etch back is performed by the upper ends of the insulating
次に、図４８に示すように、絶縁膜９１、相変化材料層７および絶縁膜１０の上部の接続孔が完全に埋め込まれるように絶縁膜９２を堆積した後、図４９に示すように、絶縁膜９２をエッチバックしてシリコン層３８ｐの上面を露出させ、接続孔内に絶縁膜９２を残す。なお、図示は省略するが、絶縁膜９２をエッチバックした後、ビット線ＢＬと周辺回路を接続するためのコンタクトホールＢＬＣ（図３３参照）を形成する。
Next, as shown in FIG. 48, after depositing the insulating
次に、図５０に示すように、シリコン層３８ｐおよび絶縁膜９２の上部にＷ膜３Ｗを堆積した後、図５１および図５２に示すように、このＷ膜３Ｗをパターニングすることにより、Ｙ方向に延在する複数のビット線ＢＬを形成する。このとき、図５３に示すように、Ｗ膜３Ｗを除去した領域では、シリコン層３８ｐ、絶縁膜９２、９１、チャネルシリコン層８ｐ、絶縁膜１０、相変化材料層７、絶縁膜９１、およびシリコン層６ｐ、５ｐ、４ｐがＹ方向に沿ってストライプ状にパターニングされる。これにより、シリコン層６ｐ、５ｐ、４ｐからなるダイオードＰＤが完成する。
Next, as shown in FIG. 50, after depositing a
図５４（ａ）は、図５１のパターニング工程前におけるシリコン層６ｐ、５ｐ、４ｐの形状を示しており、図５４（ｂ）は、図５１のパターニング工程によって完成したダイオードＰＤの形状を示している。本実施の形態では、ダイオードＰＤは、ワード線ＷＬおよびビット線ＢＬの両方に対して自己整合的に形成される。 FIG. 54A shows the shapes of the silicon layers 6p, 5p, and 4p before the patterning step of FIG. 51, and FIG. 54B shows the shape of the diode PD completed by the patterning step of FIG. Yes. In the present embodiment, the diode PD is formed in a self-aligned manner with respect to both the word line WL and the bit line BL.
また、図５１のパターニング工程では、接続孔内のチャネルシリコン層８ｐ、相変化材料層７および絶縁膜１０のパターンがビット線ＢＬに対して自己整合的に形成される。これにより、接続孔内のチャネルシリコン層８ｐ、相変化材料層７および絶縁膜１０の相互の位置ずれが防止されるので、メモリセルの動作信頼性を向上させることができる。
51, the pattern of the
また、ビット線ＢＬからシリコン層４ｐまでの各層のパターニングを一括して行うので、エッチング用フォトマスクの数を減らすことができ、半導体記憶装置の製造コストを低減することができる。
In addition, since patterning of each layer from the bit line BL to the
その後、メモリセルアレイ端部のゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐを図３３に示すように加工してコンタクトホールとの接続ができるようにする。続いて、ビット線ＢＬの上部に絶縁膜を堆積し、続いて、コンタクトホールＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＳＴＧＣ１、ＳＴＧＣ２、およびコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３（図３３参照）、および図３３には示さないＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２を形成した後、絶縁膜の上部にゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２（図３３参照）を形成する。
Thereafter, the
なお、本実施の形態では、選択トランジスタのゲート電極６１ｐを最上層のメモリセルのゲート電極２４ｐよりも上層に配置したが、ゲート電極６１ｐを最下層のメモリセルのゲート電極２１ｐよりも下層に配置することもできる。この場合は、層間絶縁膜１１の膜厚を層間絶縁膜１２、１３、１４の膜厚と同じにし、層間絶縁膜１５の膜厚を層間絶縁膜１２、１３、１４の膜厚より厚くすればよい。あるいは、４層目のメモリセルのゲート電極２４ｐの膜厚を、１層目〜３層目のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐの膜厚より薄くしたり、層間絶縁膜１５を層間絶縁膜１１、１２、１３、１４よりも熱伝導率の低い絶縁材料で構成したりすることもできる。
In the present embodiment, the
但し、本実施の形態のように、選択トランジスタのゲート電極６１ｐを最上層のメモリセルのゲート電極２４ｐより上層に配置した場合は、ゲート電極６１ｐを最下層のメモリセルのゲート電極２１ｐより下層に配置する場合に比べて、接続孔に埋め込んだ膜をストライプ状にパターニングする工程を減らすことができる。
However, when the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、酸化物半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）を有する半導体記憶装置に適用することができる。 The present invention can be applied to a semiconductor memory device having a thin film transistor (TFT) using an oxide semiconductor for a channel layer.
１ 半導体基板
２Ｗ、３Ｗ Ｗ（タングステン）膜
４ａ アモルファスシリコン膜
４ｐ シリコン層
５ａ アモルファスシリコン膜
５ｐ シリコン層
６ａ アモルファスシリコン膜
６ｐ シリコン層
７ 相変化材料層
８ｐ チャネルシリコン層
８ａ アモルファスシリコン膜
９ ゲート絶縁膜
１０ 絶縁膜
１１、１２、１３、１４、１５ 層間絶縁膜
２１ｐ ゲート電極
２１ａ アモルファスシリコン膜
２２ｐ ゲート電極
２２ａ アモルファスシリコン膜
２３ｐ ゲート電極
２３ａ アモルファスシリコン膜
２４ｐ ゲート電極
２４ａ アモルファスシリコン膜
３０、３１、３２、３３ 絶縁膜
３８ａ アモルファスシリコン膜
３８ｐ シリコン層
５０ 孔
５１ 絶縁膜
６１ｐ ゲート電極
６１ａ アモルファスシリコン膜
７１ 絶縁膜
９１、９２ 絶縁膜
１１１、１５１ 層間絶縁膜
ＢＬ ビット線
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４ コンタクトホール
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４ ゲート配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４ コンタクトホール
ＰＤ ダイオード
ＳＴＧＬ１、ＳＴＧＬ２ ゲート配線
ＳＴＧＣ１、ＳＴＧＣ２ コンタクトホール
ＳＴＧＬＣ１、ＳＴＧＬＣ２ コンタクトホール
ＷＬ ワード線
ＷＬＣ コンタクトホール
DESCRIPTION OF
Claims (10)
前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、
前記複数のダイオードの上部に形成されたメモリセルアレイと、
前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線と、
を有する半導体記憶装置であって、
前記メモリセルアレイは、
前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、
下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層と、
を有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の膜厚は、他の層間絶縁膜の膜厚よりも厚いことを特徴とする半導体記憶装置。 A plurality of word lines extending in the first direction of the main surface of the semiconductor substrate;
A plurality of diodes formed on top of each of the plurality of word lines and arranged at predetermined intervals along the first direction;
A memory cell array formed on the plurality of diodes;
A plurality of bit lines formed on the memory cell array and extending in a second direction orthogonal to the first direction;
A semiconductor memory device comprising:
The memory cell array includes:
A laminated film in which an N + 3 (N ≧ 1) layer interlayer insulating film and an N + 2 layer gate electrode are alternately laminated along a direction perpendicular to the main surface of the semiconductor substrate;
A plurality of penetrating through the stacked film along a direction perpendicular to the main surface of the semiconductor substrate, such that a lower end reaches one of the plurality of diodes and an upper end reaches one of the plurality of bit lines. Holes,
A gate insulating film embedded in each of the plurality of holes and disposed in contact with each of the gate electrodes of the N + 2 layer exposed on the sidewalls of the plurality of holes;
A channel silicon layer embedded in each of the plurality of holes and disposed inside the gate insulating film;
A recording material layer embedded in each of the plurality of holes and disposed inside the channel silicon layer;
Have
The recording material layer is made of a phase change material whose electrical resistance value changes due to Joule heat,
Of the N + 3 interlayer insulating films, the interlayer insulating film located in the uppermost layer and the interlayer insulating film located in the lowermost layer are thicker than the thicknesses of the other interlayer insulating films. apparatus.
前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、
前記複数のダイオードの上部に形成されたメモリセルアレイと、
前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線と、
を有する半導体記憶装置であって、
前記メモリセルアレイは、
前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、
下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層と、
を有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋２層のゲート電極のうち、最上層に位置するゲート電極および最下層に位置するゲート電極の膜厚は、他のゲート電極の膜厚よりも薄いことを特徴とする半導体記憶装置。 A plurality of word lines extending in the first direction of the main surface of the semiconductor substrate;
A plurality of diodes formed on top of each of the plurality of word lines and arranged at predetermined intervals along the first direction;
A memory cell array formed on the plurality of diodes;
A plurality of bit lines formed on the memory cell array and extending in a second direction orthogonal to the first direction;
A semiconductor memory device comprising:
The memory cell array includes:
A laminated film in which an N + 3 (N ≧ 1) layer interlayer insulating film and an N + 2 layer gate electrode are alternately laminated along a direction perpendicular to the main surface of the semiconductor substrate;
A plurality of penetrating through the stacked film along a direction perpendicular to the main surface of the semiconductor substrate, such that a lower end reaches one of the plurality of diodes and an upper end reaches one of the plurality of bit lines. Holes,
A gate insulating film embedded in each of the plurality of holes and disposed in contact with each of the gate electrodes of the N + 2 layer exposed on the sidewalls of the plurality of holes;
A channel silicon layer embedded in each of the plurality of holes and disposed inside the gate insulating film;
A recording material layer embedded in each of the plurality of holes and disposed inside the channel silicon layer;
Have
The recording material layer is made of a phase change material whose electrical resistance value changes due to Joule heat,
Of the N + 2 layer gate electrodes, the gate electrode located in the uppermost layer and the gate electrode located in the lowermost layer are thinner than the other gate electrodes.
前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、
前記複数のダイオードの上部に形成されたメモリセルアレイと、
前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線と、
を有する半導体記憶装置であって、
前記メモリセルアレイは、
前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、
下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層と、
を有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の熱伝導率は、他の層間絶縁膜の熱伝導率よりも低いことを特徴とする半導体記憶装置。 A plurality of word lines extending in the first direction of the main surface of the semiconductor substrate;
A plurality of diodes formed on top of each of the plurality of word lines and arranged at predetermined intervals along the first direction;
A memory cell array formed on the plurality of diodes;
A plurality of bit lines formed on the memory cell array and extending in a second direction orthogonal to the first direction;
A semiconductor memory device comprising:
The memory cell array includes:
A laminated film in which an N + 3 (N ≧ 1) layer interlayer insulating film and an N + 2 layer gate electrode are alternately laminated along a direction perpendicular to the main surface of the semiconductor substrate;
A plurality of penetrating through the stacked film along a direction perpendicular to the main surface of the semiconductor substrate, such that a lower end reaches one of the plurality of diodes and an upper end reaches one of the plurality of bit lines. Holes,
A gate insulating film embedded in each of the plurality of holes and disposed in contact with each of the gate electrodes of the N + 2 layer exposed on the sidewalls of the plurality of holes;
A channel silicon layer embedded in each of the plurality of holes and disposed inside the gate insulating film;
A recording material layer embedded in each of the plurality of holes and disposed inside the channel silicon layer;
Have
The recording material layer is made of a phase change material whose electrical resistance value changes due to Joule heat,
Of the N + 3 interlayer insulating films, the thermal conductivity of the interlayer insulating film located in the uppermost layer and the interlayer insulating film located in the lowermost layer is lower than the thermal conductivity of the other interlayer insulating films. Semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010105371A JP2011233831A (en) | 2010-04-30 | 2010-04-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010105371A JP2011233831A (en) | 2010-04-30 | 2010-04-30 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011233831A true JP2011233831A (en) | 2011-11-17 |
Family
ID=45322826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010105371A Pending JP2011233831A (en) | 2010-04-30 | 2010-04-30 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011233831A (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8830740B2 (en) | 2010-09-08 | 2014-09-09 | Hitachi, Ltd. | Semiconductor storage device |
| CN104051623A (en) * | 2014-06-19 | 2014-09-17 | 中国科学院半导体研究所 | Method for manufacturing multi-bit high-integrity memory of vertical structure |
| JP2015050466A (en) * | 2013-09-02 | 2015-03-16 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | Semiconductor device |
| US9246088B2 (en) | 2013-01-31 | 2016-01-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a variable resistance layer serving as a memory layer |
| US9437296B2 (en) | 2014-02-03 | 2016-09-06 | Kabushiki Kaisha Toshiba | Three-dimensional resistive memory device with adjustable voltage biasing |
| US10050087B1 (en) | 2017-03-16 | 2018-08-14 | Toshiba Memory Corporation | Semiconductor memory device |
| CN109449159A (en) * | 2017-08-31 | 2019-03-08 | 东芝存储器株式会社 | Storage device and its manufacturing method |
| CN112582426A (en) * | 2018-12-18 | 2021-03-30 | 长江存储科技有限责任公司 | Multi-stack three-dimensional memory device and method of forming the same |
| CN113571544A (en) * | 2021-07-09 | 2021-10-29 | 杭州电子科技大学 | High-integration phase change memory array structure |
| CN113594199A (en) * | 2021-07-06 | 2021-11-02 | 长江先进存储产业创新中心有限责任公司 | Phase change memory and control method and manufacturing method thereof |
-
2010
- 2010-04-30 JP JP2010105371A patent/JP2011233831A/en active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8830740B2 (en) | 2010-09-08 | 2014-09-09 | Hitachi, Ltd. | Semiconductor storage device |
| US9246088B2 (en) | 2013-01-31 | 2016-01-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a variable resistance layer serving as a memory layer |
| US9590016B2 (en) | 2013-01-31 | 2017-03-07 | Kabushiki Kaisha Toshiba | 3D semiconductor memory device having variable resistance memory elements |
| US9679947B2 (en) | 2013-01-31 | 2017-06-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US10043816B2 (en) | 2013-09-02 | 2018-08-07 | Samsung Electronics Co., Ltd. | Semiconductor device, systems and methods of manufacture |
| US11545503B2 (en) | 2013-09-02 | 2023-01-03 | Samsung Electronics Co., Ltd. | Semiconductor device, systems and methods of manufacture |
| JP2015050466A (en) * | 2013-09-02 | 2015-03-16 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | Semiconductor device |
| US10541248B2 (en) | 2013-09-02 | 2020-01-21 | Samsung Electronics Co., Ltd. | Semiconductor device, systems and methods of manufacture |
| US9437296B2 (en) | 2014-02-03 | 2016-09-06 | Kabushiki Kaisha Toshiba | Three-dimensional resistive memory device with adjustable voltage biasing |
| US9780147B2 (en) | 2014-02-03 | 2017-10-03 | Toshiba Memory Corporation | Semiconductor memory device |
| CN104051623A (en) * | 2014-06-19 | 2014-09-17 | 中国科学院半导体研究所 | Method for manufacturing multi-bit high-integrity memory of vertical structure |
| US10050087B1 (en) | 2017-03-16 | 2018-08-14 | Toshiba Memory Corporation | Semiconductor memory device |
| CN109449159A (en) * | 2017-08-31 | 2019-03-08 | 东芝存储器株式会社 | Storage device and its manufacturing method |
| CN109449159B (en) * | 2017-08-31 | 2024-03-08 | 铠侠股份有限公司 | Memory device and method of manufacturing the same |
| CN112582426A (en) * | 2018-12-18 | 2021-03-30 | 长江存储科技有限责任公司 | Multi-stack three-dimensional memory device and method of forming the same |
| CN112582426B (en) * | 2018-12-18 | 2024-02-27 | 长江存储科技有限责任公司 | Multi-stack three-dimensional memory device and method of forming the same |
| CN113594199A (en) * | 2021-07-06 | 2021-11-02 | 长江先进存储产业创新中心有限责任公司 | Phase change memory and control method and manufacturing method thereof |
| CN113571544A (en) * | 2021-07-09 | 2021-10-29 | 杭州电子科技大学 | High-integration phase change memory array structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5512700B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP5481565B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| JP5481564B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| JP5160116B2 (en) | Nonvolatile memory device | |
| JP2011233831A (en) | Semiconductor memory device | |
| JP5919010B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP5641779B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| US8427865B2 (en) | Semiconductor storage device | |
| JP5765430B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2009267219A (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2007134676A (en) | Hybrid nonvolatile memory element including transistor and diode as switching element | |
| US20170040379A1 (en) | Semiconductor memory device and method for manufacturing same | |
| JP2012074542A (en) | Nonvolatile storage device and method of manufacturing the same | |
| JP5639828B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP5386528B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2012244109A (en) | Non-volatile storage | |
| WO2016157334A1 (en) | Semiconductor storage device and method for manufacturing same |