JP2011233710A - Pattern formation method and method of manufacturing semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a pattern formation method and a method of manufacturing a semiconductor device, capable of forming a pattern in which a pattern region where pattern elements are periodically arrayed and a pattern region without such periodicity coexist with a high resolution.SOLUTION: According to one embodiment of this invention, the pattern formation method comprises: a step of irradiating a mask with light from an illumination provided with a pair of main openings and four auxiliary openings which are at symmetrical positions regarding a first straight line connecting the centers of the pair of main openings and a second straight line orthogonal to the first straight line and are not on the first straight line, condensing zero-order diffracted light and first-order diffracted light diffracted by the mask, and exposing a resist film; and a step of forming a resist pattern in which a first pattern region where the pattern elements are periodically arrayed and a second pattern region without the periodicity are formed by developing the exposed resist film.

Description

本発明の実施形態は、パターン形成方法及び半導体装置の製造方法に関する。   Embodiments described herein relate generally to a pattern forming method and a semiconductor device manufacturing method.

半導体装置の微細化に伴い、微細なレジストパターンを解像することが次第に困難になってきている。特に、微細なラインパターンが周期的に配列されたパターン領域と、周期性のないパターン領域とが混在しているレジストパターンを形成しようとすると、両パターン領域の境界部分において露光の解像度が低下するという問題がある。   With the miniaturization of semiconductor devices, it has become increasingly difficult to resolve a fine resist pattern. In particular, when attempting to form a resist pattern in which a pattern area in which fine line patterns are periodically arranged and a pattern area having no periodicity are mixed, the exposure resolution is reduced at the boundary between both pattern areas. There is a problem.

特開２００６−３１０７０７号公報JP 2006-310707 A

本発明の実施形態の目的は、パターン要素が周期的に配列されたパターン領域と、このような周期性のないパターン領域とが混在しているパターンを高い解像度で形成することができるパターン形成方法及び半導体装置の製造方法を提供することである。   An object of an embodiment of the present invention is to provide a pattern forming method capable of forming a pattern in which a pattern region in which pattern elements are periodically arranged and a pattern region having such periodicity are mixed with high resolution. And a method of manufacturing a semiconductor device.

本発明の一態様によれば、一対の主開口、並びに、前記一対の主開口の中心を結ぶ第１直線及び前記第１直線に対して直交する第２直線に関して対称の位置であって前記第１直線上にない少なくとも４つの補助開口が設けられた照明からマスクに向けて光を照射し、前記マスクにより回折した０次回折光及び１次回折光を集光してレジスト膜を露光する工程と、前記露光したレジスト膜を現像することにより、パターン要素が周期的に配列された第１のパターン領域及び前記周期性を持たない第２のパターン領域が形成されたレジストパターンを形成する工程と、を備えたことを特徴とするパターン形成方法が提供される。   According to an aspect of the present invention, the first and second pairs of main openings, a first straight line connecting the centers of the pair of main openings, and a second straight line orthogonal to the first straight line are symmetrical positions and Irradiating light from the illumination provided with at least four auxiliary openings not on one straight line toward the mask, condensing the 0th-order diffracted light and the 1st-order diffracted light, and exposing the resist film; Developing the exposed resist film to form a resist pattern in which a first pattern region in which pattern elements are periodically arranged and a second pattern region having no periodicity are formed; There is provided a pattern forming method comprising the above.

本発明の他の一態様によれば、基板上にレジスト膜を形成する工程と、一対の主開口、並びに、前記一対の主開口の中心を結ぶ第１直線及び前記第１直線に対して直交する第２直線に関して対称の位置であって前記第１直線上にない少なくとも４つの補助開口が設けられた照明からマスクに向けて光を照射し、前記マスクにより回折した０次回折光及び１次回折光を集光して前記レジスト膜を露光する工程と、前記露光したレジスト膜を現像することにより、パターン要素が周期的に配列された第１のパターン領域及び前記周期性を持たない第２のパターン領域が形成されたレジストパターンを形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。   According to another aspect of the present invention, a step of forming a resist film on a substrate, a pair of main openings, a first straight line connecting the centers of the pair of main openings, and the first straight line The first-order diffracted light and the first-order diffracted light diffracted by the mask by irradiating light toward the mask from the illumination provided with at least four auxiliary openings that are symmetric with respect to the second straight line and not on the first straight line A first pattern region in which pattern elements are periodically arranged and a second pattern having no periodicity by developing the exposed resist film by condensing the resist film and condensing the resist film And a step of forming a resist pattern in which a region is formed. A method for manufacturing a semiconductor device is provided.

第１の実施形態において形成されるレジストパターンを例示する平面図である。It is a top view which illustrates the resist pattern formed in a 1st embodiment. 第１の実施形態に係るパターン形成方法を例示する光学モデル図である。It is an optical model figure which illustrates the pattern formation method concerning a 1st embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における照明形状を例示する図である。It is a figure which illustrates the illumination shape in 1st Embodiment. 第１の実施形態における主開口の位置の決定方法を例示する図である。It is a figure which illustrates the determination method of the position of the main opening in 1st Embodiment. 第１の実施形態の比較例における照明形状を例示する図である。It is a figure which illustrates the illumination shape in the comparative example of 1st Embodiment. 横軸に露光量裕度ＥＬをとり、縦軸に焦点深度ｄｏｆをとって、第１の実施形態及び比較例の露光マージンを例示するグラフ図である。FIG. 11 is a graph illustrating exposure margins of the first embodiment and the comparative example, with the exposure amount tolerance EL on the horizontal axis and the depth of focus dof on the vertical axis. （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。10A to 10D are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。10A to 10D are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。10A to 10C are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。10A to 10C are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment.

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態は、パターン形成方法の実施形態である。
図１は、本実施形態において形成されるレジストパターンを例示する平面図であり、
図２は、本実施形態に係るパターン形成方法を例示する光学モデル図であり、
図３〜図９は、本実施形態における照明形状を例示する図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, the first embodiment will be described.
The present embodiment is an embodiment of a pattern forming method.
FIG. 1 is a plan view illustrating a resist pattern formed in this embodiment.
FIG. 2 is an optical model diagram illustrating the pattern forming method according to this embodiment.
3-9 is a figure which illustrates the illumination shape in this embodiment.

先ず、本実施形態において形成しようとするパターンについて説明する。
図１に示すように、本実施形態においては形成しようとするレジストパターン１０１は、パターン要素としてのラインパターン１０２が周期的に配列されたパターン領域１０３と、パターン領域１０３において実現されている周期性を持たないパターン領域１０４とが混在したパターンである。パターン領域１０３においては、複数本のラインパターン１０２が相互に平行に且つ周期的に配列されている。ラインパターン１０２の配列周期は、露光限界に近い微細な周期である。一方、パターン領域１０４においては、例えば１本のラインパターン１０５が形成されている。ラインパターン１０２及び１０５の形状はライン状である。また、ラインパターン１０５はラインパターン１０２に対して平行であり、その幅はラインパターン１０２の幅よりも太い。 First, a pattern to be formed in this embodiment will be described.
As shown in FIG. 1, in this embodiment, a resist pattern 101 to be formed includes a pattern region 103 in which line patterns 102 as pattern elements are periodically arranged, and a periodicity realized in the pattern region 103. This is a pattern in which a pattern region 104 having no pattern is mixed. In the pattern region 103, a plurality of line patterns 102 are periodically arranged in parallel with each other. The arrangement period of the line pattern 102 is a fine period close to the exposure limit. On the other hand, in the pattern region 104, for example, one line pattern 105 is formed. The shape of the line patterns 102 and 105 is a line shape. The line pattern 105 is parallel to the line pattern 102, and its width is larger than the width of the line pattern 102.

次に、本実施形態において使用する露光光学系について説明する。
図２に示すように、本実施形態において使用する露光光学系１０においては、光の進行方向に沿って、照明１１、フォトマスク１２、レンズ１３及び露光対象物１４がこの順に配置されている。フォトマスク１２には、レジストパターン１０１に対応するパターンが形成されている。また、露光対象物１４においては、半導体基板１５上にレジスト膜１６が成膜されている。フォトマスク１２と露光対象物１４とは、レンズ１３に関して光学的に共役の関係にある。 Next, the exposure optical system used in this embodiment will be described.
As shown in FIG. 2, in the exposure optical system 10 used in the present embodiment, an illumination 11, a photomask 12, a lens 13, and an exposure object 14 are arranged in this order along the light traveling direction. A pattern corresponding to the resist pattern 101 is formed on the photomask 12. In the exposure object 14, a resist film 16 is formed on the semiconductor substrate 15. The photomask 12 and the exposure object 14 are optically conjugate with respect to the lens 13.

次に、本実施形態における照明形状の具体例について説明する。
照明形状の具体例にはいくつかのパターンがあるが、以下順に説明する。
図３に示すように、照明１１ａにおいては、２重極の位置にある２つの主開口２１と、４重極の位置にある４つの補助開口２２ａとが設けられている。一対の主開口２１は、露光光学系１０の光軸Ｏに関して点対称となる位置に配置されている。一対の主開口２１の形状は相互に同一であり、例えば、半径が相互に等しい２つの円弧によって囲まれたリーフ状である。また、４つの補助開口２２ａは、一対の主開口２１の中心を結ぶ直線を直線Ｌｘとし、直線Ｌｘ及び光軸Ｏの双方に対して直交する直線を直線Ｌｙとするとき、直線Ｌｘ及び直線Ｌｙに関して対称の位置であって直線Ｌｘ上にない位置に配置されている。４つの補助開口２２ａの形状は相互に同一であり、例えば、直線Ｌｙが延びる方向を長軸方向とする長方形である。図３に示す円Ｃ０は、フォトマスク１２による０次回折光がレンズ１３に入射する角度範囲の外縁を表している。 Next, a specific example of the illumination shape in the present embodiment will be described.
Specific examples of illumination shapes include several patterns, which will be described in order below.
As shown in FIG. 3, the illumination 11a is provided with two main openings 21 at the position of the double pole and four auxiliary openings 22a at the position of the quadrupole. The pair of main openings 21 are disposed at positions that are point-symmetric with respect to the optical axis O of the exposure optical system 10. The pair of main openings 21 have the same shape, for example, a leaf shape surrounded by two arcs having the same radius. The four auxiliary openings 22a have a straight line Lx as a straight line connecting the centers of the pair of main openings 21 and a straight line Ly that is orthogonal to both the straight line Lx and the optical axis O. Is located at a position that is not on the straight line Lx. The shapes of the four auxiliary openings 22a are the same as each other, and are, for example, rectangular with the direction in which the straight line Ly extends as the major axis direction. A circle C0 shown in FIG. 3 represents the outer edge of the angle range in which the 0th-order diffracted light from the photomask 12 is incident on the lens 13.

図４に示すように、照明１１ｂにおいては、補助開口２２ｂの形状が円Ｃ０に沿った湾曲した矩形である。
図５に示すように、照明１１ｃにおいては、補助開口２２ｃの形状が直線Ｌｙが延びる方向を長軸方向とする楕円形である。
図６に示すように、照明１１ｄにおいても、補助開口２２ｄの形状は直線Ｌｙが延びる方向を長手方向とする楕円形であるが、補助開口２２ｄは補助開口２２ｃ（図５参照）よりも少し大きい。
図７に示すように、照明１１ｅにおいては、補助開口２２ｅの形状は円形である。
図８に示すように、照明１１ｆにおいては、補助開口２２ｆが４重極の位置に８つ設けられている。各補助開口２２ｆの形状は補助開口２２ｅ（図７参照）と同じ円形である。
図９に示すように、照明１１ｇにおいては、補助開口２２ｇが４重極の位置に４つ設けられている。補助開口２２ｇの形状は、直線Ｌｘが延びる方向を長軸方向とする長方形である。
なお、図３〜図９に示すように、いずれの照明１１ａ〜１１ｇにおいても、主開口２１の位置及び形状は同じである。また、以下の説明では、補助開口２２ａ〜２２ｇを総称して「補助開口２２」ともいう。 As shown in FIG. 4, in the illumination 11b, the shape of the auxiliary opening 22b is a curved rectangle along the circle C0.
As shown in FIG. 5, in the illumination 11c, the shape of the auxiliary opening 22c is an ellipse whose major axis is the direction in which the straight line Ly extends.
As shown in FIG. 6, also in the illumination 11d, the shape of the auxiliary opening 22d is an ellipse whose longitudinal direction is the direction in which the straight line Ly extends, but the auxiliary opening 22d is slightly larger than the auxiliary opening 22c (see FIG. 5). .
As shown in FIG. 7, in the illumination 11e, the shape of the auxiliary opening 22e is circular.
As shown in FIG. 8, in the illumination 11f, eight auxiliary openings 22f are provided at the quadrupole positions. Each auxiliary opening 22f has the same circular shape as the auxiliary opening 22e (see FIG. 7).
As shown in FIG. 9, in the illumination 11g, four auxiliary openings 22g are provided at the quadrupole position. The shape of the auxiliary opening 22g is a rectangle whose major axis is the direction in which the straight line Lx extends.
In addition, as shown in FIGS. 3-9, the position and shape of the main opening 21 are the same also in any illumination 11a-11g. In the following description, the auxiliary openings 22a to 22g are also collectively referred to as “auxiliary openings 22”.

次に、本実施形態に係るパターン形成方法について説明する。
図２に示すように、先ず、半導体基板１５上にレジスト膜１６を成膜する。これが露光対象物１４となる。そして、露光対象物１４及びフォトマスク１２を露光光学系１０にセットする。 Next, a pattern forming method according to this embodiment will be described.
As shown in FIG. 2, first, a resist film 16 is formed on the semiconductor substrate 15. This is the exposure object 14. Then, the exposure object 14 and the photomask 12 are set in the exposure optical system 10.

次に、照明１１からフォトマスク１２に向かって光を照射する。このとき、例えば、４つの補助開口２２から出射する光量の合計は、２つの主開口２１から出射する光量の合計以下とする。なお、図２においては、主開口２１からフォトマスク１２に対して照射される光を光線３１ａ及び３１ｂによって示し、補助開口２２からフォトマスク１２に対して照射される光を光線３２ａ及び３２ｂによって示している。なお、この光は、主開口２１及び補助開口２２の長手方向、すなわち、直線Ｌｙが延びる方向に偏光させてもよい。   Next, light is irradiated from the illumination 11 toward the photomask 12. At this time, for example, the total amount of light emitted from the four auxiliary openings 22 is equal to or less than the total amount of light emitted from the two main openings 21. In FIG. 2, light emitted from the main opening 21 to the photomask 12 is indicated by light rays 31a and 31b, and light emitted from the auxiliary opening 22 to the photomask 12 is indicated by light rays 32a and 32b. ing. This light may be polarized in the longitudinal direction of the main opening 21 and the auxiliary opening 22, that is, the direction in which the straight line Ly extends.

これらの光は、フォトマスク１２に形成されたパターンによって回折する。図２においては、フォトマスク１２よりも下流側には光線３１ａの０次回折光３３と、１次回折光３４ａ及び３４ｂのみを示している。レンズ１３には０次回折光３３及び１本の１次回折光３４ａが入射する。なお、図には示していないが、光線３１ｂの０次回折光及び１本の１次回折光もレンズ１３に入射し、光線３２ａ及び３２ｂの０次回折光もレンズ１３に入射する。レンズ１３に入射した０次回折光３３及び１本の１次回折光３４は、レンズ１３によって集光され、露光対象物１４に到達し、レジストパターン１０１に相当する像を結像させる。また、このとき、露光対象物１４において０次回折光３３及び１次回折光３４ａが干渉することにより、像の解像度が向上する。このようにして、レジスト膜１６が選択的に露光される。次に、レジスト膜１６を現像することにより、レジスト膜１６が選択的に除去されて、レジストパターン１０１が形成される。   These lights are diffracted by the pattern formed on the photomask 12. In FIG. 2, only the 0th-order diffracted light 33 and the first-order diffracted lights 34a and 34b of the light beam 31a are shown on the downstream side of the photomask 12. A zero-order diffracted light 33 and one first-order diffracted light 34 a are incident on the lens 13. Although not shown in the drawing, the 0th-order diffracted light and one 1st-order diffracted light of the light beam 31 b are also incident on the lens 13, and the 0th-order diffracted light of the light beams 32 a and 32 b are also incident on the lens 13. The 0th-order diffracted light 33 and one 1st-order diffracted light 34 incident on the lens 13 are collected by the lens 13, reach the exposure target 14, and form an image corresponding to the resist pattern 101. Further, at this time, the 0th-order diffracted light 33 and the first-order diffracted light 34a interfere with each other on the exposure object 14, thereby improving the resolution of the image. In this way, the resist film 16 is selectively exposed. Next, by developing the resist film 16, the resist film 16 is selectively removed and a resist pattern 101 is formed.

次に、本実施形態の効果について説明する。
図１０は、本実施形態における主開口の位置の決定方法を例示する図であり、
図１１は、本実施形態の比較例における照明形状を例示する図であり、
図１２は、横軸に露光量裕度ＥＬをとり、縦軸に焦点深度ｄｏｆをとって、本実施形態及び比較例の露光マージンを例示するグラフ図である。 Next, the effect of this embodiment will be described.
FIG. 10 is a diagram illustrating a method for determining the position of the main opening in the present embodiment.
FIG. 11 is a diagram illustrating an illumination shape in a comparative example of this embodiment.
FIG. 12 is a graph illustrating exposure margins of the present embodiment and the comparative example, with the exposure amount tolerance EL on the horizontal axis and the focal depth dof on the vertical axis.

図３及び図１０に示すように、照明１１において、主開口２１は、円Ｃ０の一部及び円Ｃ１の一部によって囲まれたリーフ形状の領域２３、すなわち、円Ｃ０の内部と円Ｃ１の内部とが重なる領域２３の少なくとも一部、例えば、領域２３の全体に形成されている。上述の如く、円Ｃ０はフォトマスク１２による０次回折光（例えば、０次回折光３３）がレンズ１３に入射する角度範囲の外縁を表している。また、円Ｃ１はフォトマスク１２による１次回折光（例えば、１次回折光３４ａ及び３４ｂ）がレンズ１３に入射する角度範囲の外縁を表している。従って、主開口２１を領域２３の内部に形成することにより、０次回折光及び１本の１次回折光の双方をレンズ１３に入射させることができ、露光対象物１４において干渉させることができる。これにより、露光の解像度が向上する。   As shown in FIGS. 3 and 10, in the illumination 11, the main opening 21 has a leaf-shaped region 23 surrounded by a part of the circle C0 and a part of the circle C1, that is, the inside of the circle C0 and the circle C1. It is formed in at least a part of the region 23 overlapping the inside, for example, the entire region 23. As described above, the circle C0 represents the outer edge of the angular range in which the 0th-order diffracted light (for example, the 0th-order diffracted light 33) from the photomask 12 enters the lens 13. A circle C1 represents the outer edge of the angular range in which the first-order diffracted light (for example, first-order diffracted light 34a and 34b) from the photomask 12 enters the lens 13. Therefore, by forming the main opening 21 in the region 23, both the 0th-order diffracted light and one 1st-order diffracted light can be incident on the lens 13 and can be caused to interfere with the exposure object 14. Thereby, the resolution of exposure is improved.

一方、補助開口２２については、直線Ｌｘに沿った方向（Ｘ方向）の座標ｘを、パターン領域１０４に形成されたラインパターン１０５の空間周波数に適した値とする。次に、直線Ｌｙに沿った方向（Ｙ方向）の座標ｙを、ｙ＝０によって表される直線Ｌｘから離れた値とすることで、レンズの実効的な開口数ＮＡを小さくすることができる。焦点深度をｄｏｆとし、係数をｋ２とし、露光に用いる光の波長をλとすると、一般に、焦点深度は下記数式１によって表すことができる。   On the other hand, for the auxiliary opening 22, the coordinate x in the direction (X direction) along the straight line Lx is set to a value suitable for the spatial frequency of the line pattern 105 formed in the pattern region 104. Next, the effective numerical aperture NA of the lens can be reduced by setting the coordinate y in the direction (Y direction) along the straight line Ly to a value away from the straight line Lx represented by y = 0. . If the depth of focus is dof, the coefficient is k2, and the wavelength of light used for exposure is λ, the depth of focus can be generally expressed by the following Equation 1.

開口数ＮＡを小さくすると、露光量裕度ＥＬは小さくなるが、上記数式１により、焦点深度ｄｏｆを大きくすることができる。従って、焦点深度ｄｏｆと露光量裕度ＥＬをバランス良く確保できるように、補助開口２２の座標ｙを決定する。逆に言えば、座標ｙを適切に設定することにより、良好な焦点深度ｄｏｆ及び露光量裕度ＥＬを両立させることができる。   When the numerical aperture NA is decreased, the exposure tolerance EL is decreased, but the depth of focus dof can be increased by the above equation 1. Accordingly, the coordinate y of the auxiliary opening 22 is determined so that the focal depth dof and the exposure tolerance EL can be secured with a good balance. In other words, by setting the coordinate y appropriately, it is possible to achieve both good depth of focus dof and exposure tolerance EL.

次に、上述の効果を比較例と比較して説明する。
図１１に示すように、本実施形態の比較例における照明１１１においては、一対の主開口１２１のみが設けられており、補助開口は設けられていない。このような照明１１１を用いて、上述の実施形態と同様な条件で露光を行い、レジストパターン１０１を形成した。そして、このときの焦点深度ｄｏｆと露光量裕度ＥＬとの関係を求め、本実施形態と比較した。 Next, the above effect will be described in comparison with a comparative example.
As shown in FIG. 11, in the illumination 111 in the comparative example of this embodiment, only a pair of main openings 121 are provided, and no auxiliary openings are provided. Using such illumination 111, exposure was performed under the same conditions as in the above-described embodiment, and a resist pattern 101 was formed. The relationship between the focal depth dof and the exposure tolerance EL at this time was obtained and compared with the present embodiment.

図１２に示すように、本実施形態によれば、露光量裕度ＥＬ及び焦点深度ｄｏｆの双方について、比較例よりも向上した。比較例においては、特に、パターン領域１０３とパターン領域１０４との境界付近において、解像度が低下したが、本実施形態においては、このような解像度の低下を抑えることができた。
このように、本実施形態によれば、パターン要素が周期的に配列されたパターン領域と、このような周期性のないパターン領域とが混在しているパターンを高い解像度で形成することができる。 As shown in FIG. 12, according to the present embodiment, both the exposure latitude EL and the focal depth dof are improved as compared with the comparative example. In the comparative example, the resolution is reduced particularly in the vicinity of the boundary between the pattern region 103 and the pattern region 104. However, in the present embodiment, such a decrease in the resolution can be suppressed.
As described above, according to the present embodiment, it is possible to form a pattern in which a pattern region in which pattern elements are periodically arranged and a pattern region without such periodicity are mixed with high resolution.

次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係るパターン形成方法を用いた半導体装置の製造方法の実施形態である。
図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｃ）、図１６（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 Next, a second embodiment will be described.
The present embodiment is an embodiment of a method for manufacturing a semiconductor device using the pattern forming method according to the first embodiment described above.
FIGS. 13A to 13D, FIGS. 14A to 14D, FIGS. 15A to 15C, and FIGS. 16A to 16C illustrate the manufacture of the semiconductor device according to this embodiment. It is process sectional drawing which illustrates a method.

先ず、図１３（ａ）に示すように、半導体基板５１の上面に対して不純物を注入し、ウェル５２を形成する。次に、半導体基板５１上に絶縁膜５３を形成し、その上に導電膜５４を形成する。次に、導電膜５４上にレジスト膜５５を成膜する。
そして、半導体基板５１を露光光学系１０（図２参照）にセットし、前述の第１の実施形態において説明した方法により、レジスト膜５５を露光する。 First, as shown in FIG. 13A, impurities are implanted into the upper surface of the semiconductor substrate 51 to form a well 52. Next, an insulating film 53 is formed on the semiconductor substrate 51, and a conductive film 54 is formed thereon. Next, a resist film 55 is formed over the conductive film 54.
Then, the semiconductor substrate 51 is set on the exposure optical system 10 (see FIG. 2), and the resist film 55 is exposed by the method described in the first embodiment.

次に、図１３（ｂ）に示すように、レジスト膜５５を現像することによって選択的に除去し、レジストパターン５６を形成する。レジストパターン５６においては、前述のレジストパターン１０１と同様に、ラインパターン１０２が周期的に配列されたパターン領域１０３と、このような周期性を持たないパターン領域１０４とが混在している。ラインパターン１０２の幅は、例えば、露光の解像限界によって定まる最小の幅２ｗである。また、ラインパターン１０２間の距離も２ｗである。従って、ラインパターン１０２の配列周期は４ｗである。一方、パターン領域１０４においては、ラインパターン１０２よりも太いラインパターン１０５が形成されている。   Next, as shown in FIG. 13B, the resist film 55 is selectively removed by developing, and a resist pattern 56 is formed. In the resist pattern 56, similarly to the resist pattern 101 described above, a pattern region 103 in which line patterns 102 are periodically arranged and a pattern region 104 having no such periodicity are mixed. The width of the line pattern 102 is, for example, the minimum width 2w determined by the exposure resolution limit. The distance between the line patterns 102 is also 2w. Therefore, the array period of the line pattern 102 is 4w. On the other hand, a line pattern 105 that is thicker than the line pattern 102 is formed in the pattern region 104.

次に、図１３（ｃ）に示すように、ラインパターン１０２及び１０５をスリミングする。これにより、ラインパターン１０２の幅はｗとなり、ラインパターン１０２間の距離は３ｗとなる。
次に、図１３（ｄ）に示すように、全面に絶縁膜を堆積させ、エッチバックすることにより、ラインパターン１０２及び１０５の側面上に厚さがｗの側壁５７を形成する。その後、ラインパターン１０２及び１０５を除去する。これにより、幅がｗである側壁５７が、相互間の距離をｗとして周期的に配列される。すなわち、側壁５７の配列周期は２ｗである。 Next, as shown in FIG. 13C, the line patterns 102 and 105 are slimmed. Thereby, the width of the line pattern 102 becomes w, and the distance between the line patterns 102 becomes 3w.
Next, as shown in FIG. 13D, an insulating film is deposited on the entire surface and etched back, thereby forming side walls 57 having a thickness w on the side surfaces of the line patterns 102 and 105. Thereafter, the line patterns 102 and 105 are removed. Thereby, the side wall 57 whose width is w is periodically arranged with the distance between them as w. That is, the arrangement period of the side walls 57 is 2w.

次に、図１４（ａ）に示すように、側壁５７をマスクとして、導電膜５４、絶縁膜５３及び半導体基板５１に対してエッチングを施す。これにより、導電膜５４及び絶縁膜５３を複数本のライン状にパターニングする共に、半導体基板５１の上面にトレンチ５９を形成する。
次に、図１４（ｂ）に示すように、側壁５７を除去する。 Next, as shown in FIG. 14A, the conductive film 54, the insulating film 53, and the semiconductor substrate 51 are etched using the side wall 57 as a mask. Thus, the conductive film 54 and the insulating film 53 are patterned into a plurality of lines, and a trench 59 is formed on the upper surface of the semiconductor substrate 51.
Next, as shown in FIG. 14B, the side wall 57 is removed.

次に、図１４（ｃ）に示すように、トレンチ５９内に絶縁材料を埋め込んで、素子分離絶縁膜６０を形成する。これにより、ウェル５２における素子分離絶縁膜６０によって区画されたライン状の部分が、アクティブエリアＡＡとなる。
次に、図１４（ｄ）に示すように、半導体基板５１上に、パターニングされた絶縁膜５３及び導電膜５４を覆うように、絶縁膜６２を形成する。次に、絶縁膜６２上に導電膜６３を形成し、その上に絶縁膜６４を形成する。 Next, as illustrated in FIG. 14C, an insulating material is embedded in the trench 59 to form an element isolation insulating film 60. Thereby, the line-shaped portion defined by the element isolation insulating film 60 in the well 52 becomes the active area AA.
Next, as illustrated in FIG. 14D, an insulating film 62 is formed on the semiconductor substrate 51 so as to cover the patterned insulating film 53 and conductive film 54. Next, a conductive film 63 is formed on the insulating film 62, and an insulating film 64 is formed thereon.

次に、図１５（ａ）に示すように、絶縁膜６４上にレジスト膜６５を成膜する。なお、図１５及び図１６に示す断面は、図１３及び図１４に示す断面に対して直交している。
次に、前述の第１の実施形態において説明した方法により、レジスト膜６５を露光する。この露光における照明は、レジストパターン５６を形成する際に用いた照明１１を、９０度回転させて使用することができる。 Next, as illustrated in FIG. 15A, a resist film 65 is formed on the insulating film 64. The cross sections shown in FIGS. 15 and 16 are orthogonal to the cross sections shown in FIGS.
Next, the resist film 65 is exposed by the method described in the first embodiment. The illumination for this exposure can be used by rotating the illumination 11 used when forming the resist pattern 56 by 90 degrees.

次に、図１５（ｂ）に示すように、露光後のレジスト膜６５を現像することにより、レジストパターン６６を形成する。レジストパターン６６においても、前述のレジストパターン１０１と同様に、ラインパターン１０２が周期的に配列されたパターン領域１０３と、このような周期性を持たないパターン領域１０４とが混在している。
次に、図１５（ｃ）に示すように、レジストパターン６６のラインパターン１０２及び１０５をスリミングし、その側面上に側壁６７を形成する。その後、レジストパターン６６のラインパターン１０２及び１０５を除去する。 Next, as shown in FIG. 15B, a resist pattern 66 is formed by developing the resist film 65 after exposure. Also in the resist pattern 66, like the resist pattern 101 described above, a pattern region 103 in which the line patterns 102 are periodically arranged and a pattern region 104 having no such periodicity are mixed.
Next, as shown in FIG. 15C, the line patterns 102 and 105 of the resist pattern 66 are slimmed to form side walls 67 on the side surfaces thereof. Thereafter, the line patterns 102 and 105 of the resist pattern 66 are removed.

次に、図１６（ａ）に示すように、ラインパターン１０５を除去した領域の一部に、選択ゲート用のレジストパターン６８を２本形成する。次に、側壁６７及びレジストパターン６８をマスクとしてエッチングを行い、絶縁膜６４、導電膜６３、絶縁膜６２、導電膜５４及び絶縁膜５３をライン状にパターニングする。これにより、導電膜５４がマトリクス状に分断されてフローティングゲート電極ＦＧとなる。また、導電膜６３が複数本の配線に分断されて、ワード線ＷＬ及び選択ゲート電極ＳＧとなる。すなわち、側壁６７の直下域に残留した部分がワード線ＷＬとなり、レジストパターン６８の直下域に残留した部分が選択ゲート電極ＳＧとなる。なお、選択ゲート電極ＳＧにおいては、導電膜６３と導電膜５４が接続されていてもよい。その後、レジストパターン６８を除去する。   Next, as shown in FIG. 16A, two resist patterns 68 for the selection gate are formed in a part of the region where the line pattern 105 is removed. Next, etching is performed using the sidewall 67 and the resist pattern 68 as a mask, and the insulating film 64, the conductive film 63, the insulating film 62, the conductive film 54, and the insulating film 53 are patterned in a line shape. As a result, the conductive film 54 is divided into a matrix and becomes the floating gate electrode FG. Further, the conductive film 63 is divided into a plurality of wirings to form the word line WL and the selection gate electrode SG. That is, the portion remaining immediately below the side wall 67 becomes the word line WL, and the portion remaining directly below the resist pattern 68 becomes the selection gate electrode SG. Note that the conductive film 63 and the conductive film 54 may be connected in the select gate electrode SG. Thereafter, the resist pattern 68 is removed.

次に、図１６（ｂ）に示すように、全面に絶縁膜７０を堆積させて、上面を平坦化する。次に、絶縁膜７０内にコンタクト７１を形成する。コンタクト７１は、選択ゲート電極ＳＧ間の領域であってワード線ＷＬが設けられていない領域、すなわち、レジストパターン６６のパターン領域１０４が設定されていた領域に形成する。次に、絶縁膜７０上に導電膜７２を形成する。   Next, as shown in FIG. 16B, an insulating film 70 is deposited on the entire surface to flatten the upper surface. Next, a contact 71 is formed in the insulating film 70. The contact 71 is formed in a region between the select gate electrodes SG and in which the word line WL is not provided, that is, a region where the pattern region 104 of the resist pattern 66 is set. Next, a conductive film 72 is formed over the insulating film 70.

次に、図１６（ｃ）に示すように、導電膜７２上にレジスト膜を成膜し、前述の第１の実施形態において説明したパターン形成方法を用いて、レジストパターン７３を形成する。このときの露光の照明は、レジストパターン６６を形成する際に用いた照明１１を、９０度回転させて使用することができる。そして、上述の導電膜６３を分断した方法と同様な側壁法を用いて、導電膜７２を複数本の配線に分断する。これにより、導電膜７２から複数本のビット線ＢＬが形成される。ビット線ＢＬはアクティブエリアＡＡの直上域に配置され、コンタクト７１を介してアクティブエリアＡＡに接続される。また、ビット線ＢＬ間の領域には、シャント配線（図示せず）を形成する。このようにして、ＮＡＮＤ型フラッシュメモリ８０が製造される。   Next, as shown in FIG. 16C, a resist film is formed on the conductive film 72, and a resist pattern 73 is formed using the pattern forming method described in the first embodiment. The illumination for exposure at this time can be used by rotating the illumination 11 used when forming the resist pattern 66 by 90 degrees. Then, the conductive film 72 is divided into a plurality of wirings by using a sidewall method similar to the method of dividing the conductive film 63 described above. Thereby, a plurality of bit lines BL are formed from the conductive film 72. The bit line BL is disposed immediately above the active area AA, and is connected to the active area AA via the contact 71. Further, a shunt wiring (not shown) is formed in the region between the bit lines BL. In this way, the NAND flash memory 80 is manufactured.

次に、本実施形態の効果について説明する。
ＮＡＮＤ型フラッシュメモリ８０においては、アクティブエリアＡＡ及びビット線ＢＬが形成されていない領域にはシャント配線が形成され、選択ゲート電極ＳＧ間の領域であってワード線ＷＬが形成されていない領域には、コンタクト７１が形成されている。このため、レジストパターン５６、６６及び７３においては、それぞれ、アクティブエリアＡＡ、ワード線ＷＬ及びビット線ＢＬを形成するための微細なラインパターン１０２が周期的に設けられたパターン領域１０３だけでなく、周期性を持たないパターン領域１０４を設定する必要がある。上述の如く、一般に、このようなレジストパターンは解像が困難である。 Next, the effect of this embodiment will be described.
In the NAND flash memory 80, a shunt wiring is formed in a region where the active area AA and the bit line BL are not formed, and in a region between the selection gate electrodes SG where the word line WL is not formed. A contact 71 is formed. Therefore, in the resist patterns 56, 66 and 73, not only the pattern area 103 in which the fine line pattern 102 for forming the active area AA, the word line WL and the bit line BL is periodically provided, It is necessary to set the pattern area 104 having no periodicity. As described above, in general, such a resist pattern is difficult to resolve.

しかしながら、本実施形態においては、レジストパターン５６、６６及び７３を形成する際に、前述の第１の実施形態に係るパターン形成方法を用いているため、高い解像度でこれらのレジストパターンを形成することができる。この結果、アクティブエリアＡＡ、ワード線ＷＬ及びビット線ＢＬを微細に形成することができ、ＮＡＮＤ型フラッシュメモリ８０の高集積化を図ることができる。また、レジストパターン５６、６６及び７３を形成する際に、同じ照明１１を使うことができるため、製造コストを抑えることができる。   However, in the present embodiment, when forming the resist patterns 56, 66 and 73, the pattern forming method according to the first embodiment described above is used, so that these resist patterns are formed with high resolution. Can do. As a result, the active area AA, the word line WL, and the bit line BL can be finely formed, and the NAND flash memory 80 can be highly integrated. Moreover, since the same illumination 11 can be used when forming the resist patterns 56, 66, and 73, manufacturing cost can be suppressed.

このように、以上説明した本発明の実施形態によれば、パターン要素が周期的に配列されたパターン領域と、このような周期性のないパターン領域とが混在しているパターンを高い解像度で形成することができるパターン形成方法及び半導体装置の製造方法を実現することができる。   As described above, according to the embodiment of the present invention described above, a pattern in which a pattern region in which pattern elements are periodically arranged and a pattern region having such a periodicity are mixed is formed with high resolution. A pattern forming method and a semiconductor device manufacturing method can be realized.

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の第２の実施形態においては、ワード線ＷＬをパターニングするための側壁６７を形成した後、選択ゲート電極ＳＧをパターニングするためのレジストパターン６８を形成する例を示したが、本発明はこれに限定されない。例えば、図１５（ｂ）に示す工程においてレジストパターン６６を形成する際に、ラインパターン１０５の代わりに選択ゲート電極用のラインパターンを形成しておき、図１５（ｃ）に示す工程においてラインパターン１０２の側面上に側壁６７を形成する際に、この選択ゲート電極用のラインパターンを側面上にも側壁を形成し、ラインパターン１０２を除去する際に、この選択ゲート電極用のラインパターンは除去せずに、図１６（ａ）に示す工程においてエッチングを行う際に、選択ゲート電極用のラインパターンとその両側に形成された側壁を一体的なマスクとして用いて、選択ゲート電極ＳＧをパターニングしてもよい。   While the present invention has been described with reference to the embodiments, the present invention is not limited to these embodiments. Those in which those skilled in the art appropriately added, deleted, or changed the design, or added, omitted, or changed conditions in the above-described embodiments appropriately include the gist of the present invention. As long as the content is within the range of the present invention. For example, in the above-described second embodiment, the example in which the resist pattern 68 for patterning the select gate electrode SG is formed after the side wall 67 for patterning the word line WL is formed has been described. Is not limited to this. For example, when forming the resist pattern 66 in the step shown in FIG. 15B, a line pattern for the selection gate electrode is formed instead of the line pattern 105, and the line pattern in the step shown in FIG. When the side wall 67 is formed on the side surface of the line 102, the line pattern for the selection gate electrode is also formed on the side surface, and when the line pattern 102 is removed, the line pattern for the selection gate electrode is removed. Instead, when etching is performed in the process shown in FIG. 16A, the selection gate electrode SG is patterned using the line pattern for the selection gate electrode and the side walls formed on both sides thereof as an integral mask. May be.

１０ 露光光学系、１１、１１ａ〜１１ｇ 照明、１２ フォトマスク、１３ レンズ、１４ 露光対象物、１５ 半導体基板、１６ レジスト膜、２１ 主開口、２２ａ〜２２ｇ 補助開口、２３ 領域、３１ａ、３１ｂ、３２ａ、３２ｂ 光線、３３ ０次回折光、３４ａ、３４ｂ １次回折光、５１ 半導体基板、５２ ウェル、５３ 絶縁膜、５４ 導電膜、５５ レジスト膜、５６ レジストパターン、５７ 側壁、５９ トレンチ、６０ 素子分離絶縁膜、６２ 絶縁膜、６３ 導電膜、６４ 絶縁膜、６５ レジスト膜、６６ レジストパターン、６７ 側壁、６８ レジストパターン、７０ 絶縁膜、７１ コンタクト、７２ 導電膜、７３ レジストパターン、１０１ レジストパターン、１０２ ラインパターン、１０３、１０４ パターン領域、１０５ ラインパターン、１１１ 照明、１２１ 主開口、ＡＡ アクティブエリア、ＢＬ ビット線、Ｃ０、Ｃ１ 円、ＦＧ フローティングゲート電極、Ｌｘ、Ｌｙ 直線、ＳＧ 選択ゲート電極、ＷＬ ワード線 DESCRIPTION OF SYMBOLS 10 Exposure optical system 11, 11a-11g Illumination, 12 Photomask, 13 Lens, 14 Exposure object, 15 Semiconductor substrate, 16 Resist film, 21 Main opening, 22a-22g Auxiliary opening, 23 area | region, 31a, 31b, 32a , 32b ray, 33 0th order diffracted light, 34a, 34b 1st order diffracted light, 51 semiconductor substrate, 52 well, 53 insulating film, 54 conductive film, 55 resist film, 56 resist pattern, 57 side wall, 59 trench, 60 element isolation insulating film 62 insulating film, 63 conductive film, 64 insulating film, 65 resist film, 66 resist pattern, 67 sidewall, 68 resist pattern, 70 insulating film, 71 contact, 72 conductive film, 73 resist pattern, 101 resist pattern, 102 line pattern , 103, 104 Pattern area 105 line patterns, 111 lighting, 121 main opening, AA active area, BL a bit line, C0, C1 yen, FG floating gate electrode, Lx, Ly straight, SG selection gate electrode, WL the word line

Claims (12)

一対の主開口、並びに、前記一対の主開口の中心を結ぶ第１直線及び前記第１直線に対して直交する第２直線に関して対称の位置であって前記第１直線上にない少なくとも４つの補助開口が設けられた照明からマスクに向けて光を照射し、前記マスクにより回折した０次回折光及び１次回折光を集光してレジスト膜を露光する工程と、
前記露光したレジスト膜を現像することにより、パターン要素が周期的に配列された第１のパターン領域及び前記周期性を持たない第２のパターン領域が形成されたレジストパターンを形成する工程と、
を備えたことを特徴とするパターン形成方法。 A pair of main openings, and a first line connecting the centers of the pair of main openings and a second line perpendicular to the first line and at least four auxiliary positions that are not on the first line Irradiating light from an illumination provided with an opening toward the mask, condensing the 0th order diffracted light and the 1st order diffracted light diffracted by the mask, and exposing the resist film;
Developing the exposed resist film to form a resist pattern in which a first pattern region in which pattern elements are periodically arranged and a second pattern region having no periodicity are formed;
A pattern forming method comprising: 前記主開口は、前記０次回折光が前記集光を行うレンズに入射する角度範囲の外縁を表す円の一部及び前記１次回折光が前記レンズに入射する角度範囲の外縁を表す円の一部によって囲まれたリーフ形状の領域内に設けられていることを特徴とする請求項１記載のパターン形成方法。   The main aperture is a part of a circle representing an outer edge of an angular range where the 0th-order diffracted light is incident on the condensing lens and a part of a circle representing an outer edge of the angular range where the first-order diffracted light is incident on the lens. The pattern forming method according to claim 1, wherein the pattern forming method is provided in a leaf-shaped region surrounded by the pattern. 前記パターン要素の形状はライン状であることを特徴とする請求項１または２に記載のパターン形成方法。   The pattern forming method according to claim 1, wherein the pattern element has a line shape. 基板上にレジスト膜を形成する工程と、
一対の主開口、並びに、前記一対の主開口の中心を結ぶ第１直線及び前記第１直線に対して直交する第２直線に関して対称の位置であって前記第１直線上にない少なくとも４つの補助開口が設けられた照明からマスクに向けて光を照射し、前記マスクにより回折した０次回折光及び１次回折光を集光して前記レジスト膜を露光する工程と、
前記露光したレジスト膜を現像することにより、パターン要素が周期的に配列された第１のパターン領域及び前記周期性を持たない第２のパターン領域が形成されたレジストパターンを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 Forming a resist film on the substrate;
A pair of main openings, and a first line connecting the centers of the pair of main openings and a second line perpendicular to the first line and at least four auxiliary positions that are not on the first line Irradiating light from an illumination provided with an opening toward the mask, condensing the 0th order diffracted light and the 1st order diffracted light diffracted by the mask, and exposing the resist film;
Developing the exposed resist film to form a resist pattern in which a first pattern region in which pattern elements are periodically arranged and a second pattern region having no periodicity are formed;
A method for manufacturing a semiconductor device, comprising: 前記主開口は、前記０次回折光が前記集光を行うレンズに入射する角度範囲の外縁を表す円の一部及び前記１次回折光が前記レンズに入射する角度範囲の外縁を表す円の一部によって囲まれたリーフ形状の領域内に設けられていることを特徴とする請求項４記載の半導体装置の製造方法。   The main aperture is a part of a circle representing an outer edge of an angular range where the 0th-order diffracted light is incident on the condensing lens and a part of a circle representing an outer edge of the angular range where the first-order diffracted light is incident on the lens. The method of manufacturing a semiconductor device according to claim 4, wherein the semiconductor device is provided in a leaf-shaped region surrounded by. 前記パターン要素の形状はライン状であることを特徴とする請求項４または５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 4, wherein the pattern element has a line shape. 前記パターン要素の側面上に側壁を形成する工程と、
前記パターン要素を除去する工程と、
前記側壁をマスクとしてエッチングを行う工程と、
をさらに備えたことを特徴とする請求項４〜６のいずれか１つに記載の半導体装置の製造方法。 Forming a sidewall on a side surface of the pattern element;
Removing the pattern elements;
Etching with the sidewall as a mask;
The method of manufacturing a semiconductor device according to claim 4, further comprising: 前記エッチングは前記基板に対するエッチングであり、
前記エッチングによって前記基板に形成されたトレンチ内に素子分離絶縁膜を埋め込む工程をさらに備えたことを特徴とする請求項７記載の半導体装置の製造方法。 The etching is etching the substrate;
8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of embedding an element isolation insulating film in a trench formed in the substrate by the etching. 前記エッチングは前記基板上に設けられた導電膜に対するエッチングであり、
前記エッチングによって前記導電膜は複数本の配線に分断されることを特徴とする請求項７記載の半導体装置の製造方法。 The etching is etching on a conductive film provided on the substrate,
8. The method of manufacturing a semiconductor device according to claim 7, wherein the conductive film is divided into a plurality of wirings by the etching. 前記半導体装置はＮＡＮＤ型フラッシュメモリであり、
前記配線はワード線であることを特徴とする請求項９記載の半導体装置の製造方法。 The semiconductor device is a NAND flash memory,
10. The method of manufacturing a semiconductor device according to claim 9, wherein the wiring is a word line. 前記パターン要素を除去した領域にレジストパターンを形成する工程をさらに備え、
前記エッチングは前記側壁の他に前記レジストパターンもマスクとして行い、
前記導電膜における前記レジストパターンの直下域に残留した部分は選択ゲート電極であることを特徴とする請求項１０記載の半導体装置の製造方法。 Further comprising a step of forming a resist pattern in the region from which the pattern elements have been removed,
The etching is performed using the resist pattern as a mask in addition to the sidewall,
11. The method of manufacturing a semiconductor device according to claim 10, wherein a portion of the conductive film remaining in a region immediately below the resist pattern is a selection gate electrode. 前記半導体装置はＮＡＮＤ型フラッシュメモリであり、
前記配線はビット線であることを特徴とする請求項９記載の半導体装置の製造方法。 The semiconductor device is a NAND flash memory,
10. The method of manufacturing a semiconductor device according to claim 9, wherein the wiring is a bit line.

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