JP2011228484A

JP2011228484A - Semiconductor device and manufacturing method for the same

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Publication number: JP2011228484A
Application number: JP2010097062A
Authority: JP
Inventors: Masakazu Ishino; 正和石野; Hiroaki Ikeda; 博明池田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-04-20
Filing date: 2010-04-20
Publication date: 2011-11-10

Abstract

PROBLEM TO BE SOLVED: To accomplish electrical connection of each semiconductor chip securely and reduce the manufacturing cost by simplifying the manufacturing process.SOLUTION: A semiconductor device has a semiconductor chip of three or more stacked layers, a through electrode so disposed as to penetrate each semiconductor chip in the thickness direction, and a land. The land is so disposed as to surround the through electrode within each semiconductor chip and to be in contact with the semiconductor chip. A semiconductor device manufacturing method has a step of so forming a throughhole within each wafer as to penetrate each wafer in the thickness direction and to be surrounded by the land, and a step of forming the through electrode in the throughhole.

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、ＬＳＩの高集積化には加工コストの増加や信号遅延の問題等、各種の限界が生じている。この限界を解決する一方法として、ＬＳＩを三次元的に積層する方法が注目されている。この方法を低コストで実現するためには、積層したＬＳＩの層間をどの時点で、どのような方法で接続するか、が重要となっている。 In recent years, various limits such as an increase in processing cost and a problem of signal delay have occurred in the high integration of LSI. As a method for solving this limitation, a method of three-dimensionally stacking LSIs has attracted attention. In order to realize this method at a low cost, it is important at what point and in what method the layers of the stacked LSI are connected.

ＬＳＩの層間を接続するための各種方法の比較が、非特許文献１（ＥＭＣ−３ＤＳｙｍｐｏｓｉｕｍ（Ａｐｒｉｌ２００７）でＹｏｌｅＤｅｖｅｌｏｐｐｅｍｅｎｔ）から紹介されている。非特許文献１によれば、層間接続の方法は４種類に大別することができる。 Comparison of various methods for connecting the layers of LSI is introduced from Non-Patent Document 1 (Yole Development in EMC-3D Symposium (April 2007)). According to Non-Patent Document 1, there are four types of interlayer connection methods.

即ち、半導体回路を形成する前にウェハを貫通するヴィアプラグ（ＴｈｒｏｕｇｈＳｉＶｉａ：ＴＳＶ）を形成しておくＶｉａＦｉｒｓｔ法と、半導体回路を形成してからヴィアプラグを形成するＶｉａＬａｓｔ法がある。 That is, there is a Via First method in which a via plug (Through Si Via: TSV) penetrating a wafer is formed before forming a semiconductor circuit, and a Via Last method in which a via plug is formed after forming a semiconductor circuit.

ＶｉａＦｉｒｓｔ法ではトランジスタ素子を形成前にヴィアプラグを形成するか、トランジスタ素子を形成した後でヴィアプラグを形成するかで、ＢｅｆｏｒｅＣＭＯＳとＡｆｔｅｒＣＭＯＳに分類される。また、ＶｉａＬａｓｔ法では、ウェハを積層する前にヴィアプラグを形成しておくＢｅｆｏｒｅＢｏｎｄｉｎｇ法と、ウェハを積層してからヴィアプラグを形成するＡｆｔｅｒＢｏｎｄｉｎｇ法がある。上記のように、層間接続の方法は、合計４種類に大別されている。 The Via First method is classified into Before CMOS and After CMOS depending on whether a via plug is formed before forming a transistor element or a via plug is formed after forming a transistor element. In addition, the Via Last method includes a Before Bonding method in which a via plug is formed before stacking wafers, and an After Bonding method in which a via plug is formed after stacking wafers. As described above, the interlayer connection methods are roughly classified into four types in total.

ＢｅｆｏｒｅＢｏｎｄｉｎｇ法では、図１Ａに示すように、ＣＭＯＳトランジスタ１を形成したウェハ３ａにヴィアプラグ２を形成する。図１Ｂに示すように、このウェハ３ａの一方の面にガラス等で出来た支持体４を貼り付ける。図１Ｃに示すように、ウェハ３ａの他方の面をヴィアプラグが露出するまで薄く研削する。この後、ヴィアプラグ２の表面に接続バンプ５を形成する。図１Ｄに示すように、接続バンプ５を介して、ウェハどうしを貼り合わせる。このような工程を複数回、繰り返して、ウェハ３ａ〜３ｄからなる多層の積層ウェハを得る。そして、ウェハ間にアンダーフイルを充填するなどして、層間の接着強度を強化した後、図１Ｅに示すように、回路ブロック毎にダイシングして三次元ＬＳＩの半導体チップ６を得る。 In the before bonding method, as shown in FIG. 1A, a via plug 2 is formed on a wafer 3a on which a CMOS transistor 1 is formed. As shown in FIG. 1B, a support 4 made of glass or the like is attached to one surface of the wafer 3a. As shown in FIG. 1C, the other surface of the wafer 3a is thinly ground until the via plug is exposed. Thereafter, connection bumps 5 are formed on the surface of the via plug 2. As shown in FIG. 1D, the wafers are bonded together via the connection bumps 5. Such a process is repeated a plurality of times to obtain a multilayer laminated wafer including the wafers 3a to 3d. Then, after strengthening the adhesive strength between the layers by filling an under film between wafers, etc., as shown in FIG. 1E, dicing is performed for each circuit block to obtain a three-dimensional LSI semiconductor chip 6.

ＡｆｔｅｒＢｏｎｄｉｎｇ法の具体例は、非特許文献２（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｏｆｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ３ＤＳｙｓｔｅｍＩｎｔｅｇｒａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ２００７（Ｍａｒｃｈ２００７）の“３ＤＩｎｔｅｇｒａｔｉｏｎＴｅｃｈｎｏｌｏｇｙｆｏｒＡｄｖａｎｃｅｄＦｏｃａｌＰｌａｎｅｓ”（ｐ３−１））にも詳述されている。非特許文献２によれば、図２Ａに示すように、ＣＭＯＳトランジスタ１を形成したウェハ３ａの一方の面にガラス等で出来た支持体４を貼り付ける。図２Ｂに示すように、ウェハ３ａの他方の面を薄く研削する。図２Ｃに示すように、ウェハ３ａを別のウェハ３ｂと貼り合わせる。図２Ｄに示すように、ドライエッチングにより、貼り合わせたウェハ内にヴィアホール（図示していない）を開けた後、導電材料を充填してヴィアプラグ２を形成する。これにより貼り合わせた２枚のウェハ間を電気的に接続する。図２Ｅに示すように、３層目以降も同様な方法を繰り返して多層の積層ウェハを得る。図２Ｆに示すように、回路ブロック毎にダイシングして三次元ＬＳＩの半導体チップ６を得る。 Specific examples of the after bonding method are described in Non-Patent Document 2 (Technical Digest of the International 3D System Integration Conference 2007 (March 2007) “3D Integration Technology 3”. According to Non-Patent Document 2, as shown in FIG. 2A, a support 4 made of glass or the like is attached to one surface of a wafer 3a on which a CMOS transistor 1 is formed. As shown in FIG. 2B, the other surface of the wafer 3a is thinly ground. As shown in FIG. 2C, the wafer 3a is bonded to another wafer 3b. As shown in FIG. 2D, a via hole (not shown) is opened in the bonded wafer by dry etching, and then a conductive material is filled to form a via plug 2. Thus, the two bonded wafers are electrically connected. As shown in FIG. 2E, the same method is repeated for the third and subsequent layers to obtain a multilayer laminated wafer. As shown in FIG. 2F, a circuit chip is diced to obtain a three-dimensional LSI semiconductor chip 6.

また、上記ＶｉａＦｉｒｓｔ法及びＶｉａＬａｓｔ法以外の方法として、ＴＨ（ＴｈｒｏｕｇｈＨｏｌｅ）法が提案されている。図３に、ＴＨ法による積層ウェハの形成工程を示す。図３Ａに示すように、ＣＭＯＳトランジスタ１を形成したウェハ３ａの一方の面にガラス等で出来た支持体４に貼り付ける。図３Ｂに示すように、ウェハ３ａの他方の面を薄く研削する。図３Ｃに示すように、ウェハどうしを貼り合わせた後、支持体を剥離する。図３Ｄに示すように、この操作を複数回、繰り返して、所望の積層ウェハを得る。図３Ｅに示すように、この後、フォトリソグラフィー工程によりドライエッチング用のレジストマスク（図示していない）を形成し、ＴＨ法を設ける位置にＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により、全てのウェハに一括してスルーホール（図示していない）を形成する。この後、必要に応じてスルーホールの内面にシード膜を設けて、導電材料２を充填する。これにより、積層したウェハ内に設けられた半導体回路がウェハ間で電気的に接続する。図３Ｆに示すように、回路ブロック毎にダイシングして三次元ＬＳＩの半導体チップ６を得る。 Further, a TH (Through Hole) method has been proposed as a method other than the above-described Via First method and Via Last method. FIG. 3 shows a laminated wafer forming process by the TH method. As shown in FIG. 3A, it is attached to a support 4 made of glass or the like on one surface of a wafer 3a on which a CMOS transistor 1 is formed. As shown in FIG. 3B, the other surface of the wafer 3a is thinly ground. As shown in FIG. 3C, after bonding the wafers together, the support is peeled off. As shown in FIG. 3D, this operation is repeated a plurality of times to obtain a desired laminated wafer. As shown in FIG. 3E, thereafter, a resist mask for dry etching (not shown) is formed by a photolithography process, and all wafers are collectively processed by RIE (Reactive Ion Etching) at a position where the TH method is provided. Through-holes (not shown). Thereafter, if necessary, a seed film is provided on the inner surface of the through hole, and the conductive material 2 is filled. As a result, the semiconductor circuits provided in the laminated wafers are electrically connected between the wafers. As shown in FIG. 3F, a three-dimensional LSI semiconductor chip 6 is obtained by dicing each circuit block.

また、特許文献１〜３には、ウェハの積層技術が開示されている。 Patent Documents 1 to 3 disclose wafer lamination techniques.

特開２００６−１００６５６号公報JP 2006-1006006 A 特開２００７−１５８１９９号公報JP 2007-158199 A 特開２００４−３１９７０７号公報JP 2004-319707 A

ＥＭＣ−３ＤＳｙｍｐｏｓｉｕｍ（Ａｐｒｉｌ２００７）、ＹｏｌｅＤｅｖｅｌｏｐｐｅｍｅｎｔEMC-3D Symposium (April 2007), Yole Development element ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｏｆｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ３ＤＳｙｓｔｅｍＩｎｔｅｇｒａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ２００７（Ｍａｒｃｈ２００７）「３ＤＩｎｔｅｇｒａｔｉｏｎＴｅｃｈｎｏｌｏｇｙｆｏｒＡｄｖａｎｃｅｄＦｏｃａｌＰｌａｎｅｓ（ｐ３−１）」Technical Digest of the International 3D System Integration Conference 2007 (March 2007) "3D Integration Technology Advanced Focal Planes" (p3-1)

しかしながら、上記のＢｅｆｏｒｅＢｏｎｄｉｎｇ法では、比較的、容易に層間の接続が行える利点があるものの、層間接続に接続バンプの金属接合を用いるため、微細な電極を多数接合することが難しかった。 However, although the above-mentioned Before Bonding method has an advantage that the interlayer connection can be relatively easily performed, it is difficult to bond a large number of fine electrodes because metal bonding of connection bumps is used for the interlayer connection.

そこで考えられた方法がＡｆｔｅｒＢｏｎｄｉｎｇ法である。この方法によると半導体の前工程で用いる層間配線のヴィアプラグの形成と同様の方法でフォトリソグラフィー、ドライエッチング、及びメタライズを行うことによりウェハ間の接続を行うことができる。しかしながら、この方法は、薄化したウェハを一層毎に貼りあわせながら、フォトリソグラフィー、ドライエッチング、及びメタライズの工程を繰り返すため、加工工数が膨大となり、製造コストが高くなる難点があった。 The method considered there is the after bonding method. According to this method, the wafers can be connected by performing photolithography, dry etching, and metallization in the same manner as the formation of the via plugs of the interlayer wiring used in the semiconductor pre-process. However, since this method repeats the steps of photolithography, dry etching, and metallization while laminating the thinned wafers one by one, the number of processing steps is enormous and the manufacturing cost is high.

また、ＴＨ法のように積層された層間の配線回路同士を一括穴開けして、その後でめっきで層間回路を接続する方法はプリント配線基板で既に広く利用されている技術である。しかし、プリント配線基板では、ドリルで機械的に一括穴開けしており、（ａ）層内の材料構成に関わらず同一径の穴あけが可能なこと、（ｂ）接続する配線層の厚さが１０〜１００μｍと厚い、という特性を有する。このため、プリント配線基板では、ドリルで開口した配線断面とスルーホール内に充填した導電材料は、比較的容易に電気的な接続が可能であった。 Further, a method of forming holes in a single layer between stacked wiring circuits as in the TH method and then connecting the interlayer circuits by plating is a technique already widely used in printed wiring boards. However, the printed wiring board is mechanically punched with a drill, and (a) drilling of the same diameter is possible regardless of the material configuration in the layer, and (b) the thickness of the wiring layer to be connected is It has a characteristic of being as thick as 10 to 100 μm. For this reason, in the printed wiring board, the wiring cross section opened by the drill and the conductive material filled in the through hole can be electrically connected relatively easily.

しかしながら、半導体回路のように配線層の厚さが１０μｍ以下で、Ｓｉと配線金属とでは加工効率の異なるＲＩＥによりスルーホールを形成し、層間の接続を確実に行うためには複雑な加工工程が必要であった。このため、これまで半導体の積層ウェハに対してはＴＨ法で多数の層間を一括接続する技術は実現できていなかった。 However, a complicated processing process is required to form a through hole by RIE having a wiring layer thickness of 10 μm or less as in a semiconductor circuit and having different processing efficiencies between Si and a wiring metal, and to reliably connect the layers. It was necessary. For this reason, until now, a technique for collectively connecting a large number of layers by the TH method has not been realized for semiconductor laminated wafers.

一実施形態は、
積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に、前記貫通電極を囲むと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置に関する。 One embodiment is:
Three or more stacked semiconductor chips,
A through electrode provided so as to penetrate the inside of each semiconductor chip in the thickness direction;
In each semiconductor chip, a land portion provided so as to surround the through electrode and to contact the through electrode,
The present invention relates to a semiconductor device having

他の実施形態は、
積層された３層以上の半導体チップと、
各半導体チップ内に設けられたランド部と、
各半導体チップ及び各半導体チップ内に設けられたランド部を、厚み方向に貫通すると共に前記貫通電極に接触するように設けられた貫通電極と、
を有する半導体装置に関する。 Other embodiments are:
Three or more stacked semiconductor chips,
A land portion provided in each semiconductor chip;
A through-hole electrode provided so as to penetrate each semiconductor chip and a land portion provided in each semiconductor chip in the thickness direction and to contact the through-electrode;
The present invention relates to a semiconductor device having

他の実施形態は、
積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に設けられたランド部であって、前記貫通電極の表面を一周して覆うと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置に関する。 Other embodiments are:
Three or more stacked semiconductor chips,
A through electrode provided so as to penetrate the inside of each semiconductor chip in the thickness direction;
A land portion provided in each semiconductor chip, covering the surface of the through electrode and covering the surface of the through electrode, and in contact with the through electrode;
The present invention relates to a semiconductor device having

他の実施形態は、
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハ及び各ランド部を厚み方向に貫通するようにスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法に関する。 Other embodiments are:
Laminating three or more wafers having land portions;
Forming a through hole so as to penetrate each wafer and each land in the thickness direction;
Forming a through electrode by embedding a conductive material in the through hole;
The present invention relates to a method for manufacturing a semiconductor device having

他の実施形態は、
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの周囲を一周して覆うように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより、前記ランド部に接触するように貫通電極を形成する工程と、
を有する半導体装置の製造方法に関する。 Other embodiments are:
Laminating three or more wafers having land portions;
A process of forming a through hole in each wafer so as to penetrate each wafer in the thickness direction and cover the circumference of the through hole around the land,
Forming a through electrode so as to be in contact with the land portion by embedding a conductive material in the through hole; and
The present invention relates to a method for manufacturing a semiconductor device having

他の実施形態は、
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの内壁の一部を構成するように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法に関する。 Other embodiments are:
Laminating three or more wafers having land portions;
Through each wafer in the thickness direction, and forming a through hole in each wafer so that the land portion constitutes a part of the inner wall of the through hole;
Forming a through electrode by embedding a conductive material in the through hole;
The present invention relates to a method for manufacturing a semiconductor device having

各半導体チップは、貫通電極及び各半導体チップ内に設けたランド部によって電気接続されるため、電気接続を確実に行うことができる。 Since each semiconductor chip is electrically connected by a through electrode and a land portion provided in each semiconductor chip, electrical connection can be reliably performed.

ウェハを積層後、１回の工程で積層ウェハを貫通するスルーホールを形成することができ、製造工程を簡略化できる。この結果、製造コストを低減することができる。 After the wafers are stacked, a through hole penetrating the stacked wafer can be formed in a single process, and the manufacturing process can be simplified. As a result, the manufacturing cost can be reduced.

従来のＢｅｆｏｒｅＢｏｎｄｉｎｇ法を説明する図である。It is a figure explaining the conventional Before Bonding method. 従来のＡｆｔｅｒＢｏｎｄｉｎｇ法を説明する図である。It is a figure explaining the conventional After Bonding method. 従来のＴｈｒｏｕｇｈＨｏｌｅ法を説明する図である。It is a figure explaining the conventional Through Hole method. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第２実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 2nd Example. 第２実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 2nd Example. 第２実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 2nd Example. 従来例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of a prior art example. 従来例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of a prior art example. 第３実施例の半導体装置を説明する図である。It is a figure explaining the semiconductor device of 3rd Example.

以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。 Hereinafter, specific embodiments of the present invention will be described with reference to the drawings. The following examples are specific examples shown for a deeper understanding of the present invention, and the present invention is not limited to these examples.

（第１実施例）
図４Ａは、層間接続を行うためのランド部を配線部に設けた４層のＳｉウェハ３１１、３１２、３１３、３１４を積層した断面図を示している。図４Ｂは、図４Ａの平面構造を示したものであるが、ここではランド部のみが透視的に表現されておりＳｉなど他の部分は表示していない。また、図４Ｂでは各ランド部の位置関係を明確にさせるため各ランド部のハッチングを変えて示しており、図４Ａと４Ｂのハッチングは一致していない。また、図４Ｂでは、最も下に位置するランド部３０４は、上のランド部に隠れて見えないため、表示していない。以下、図５も図４と同じように示す。 (First embodiment)
FIG. 4A shows a cross-sectional view in which four layers of Si wafers 311, 312, 313, and 314 in which land portions for interlayer connection are provided in the wiring portion are stacked. FIG. 4B shows the planar structure of FIG. 4A. Here, only the land portion is shown in perspective, and other portions such as Si are not displayed. Further, in FIG. 4B, the hatching of each land portion is changed in order to clarify the positional relationship between the land portions, and the hatching in FIGS. 4A and 4B does not match. In FIG. 4B, the land portion 304 located at the bottom is not displayed because it is hidden behind the upper land portion and cannot be seen. FIG. 5 is also shown in the same manner as FIG.

ランド部は、導電材料の成膜後、導電材料をランド部の形状にエッチングを行うことによって形成することができる。 The land portion can be formed by etching the conductive material into the shape of the land portion after forming the conductive material.

各Ｓｉウェハ３１１、３１２、３１３、３１４にはそれぞれ、ランド部３０１、３０２、３０３、３０４が設けられている。ランド部の位置はウェハ積層時の位置ずれにより２−３μｍ程度の重ね合わせ誤差がある。各ランド部３０１、３０２、３０３、３０４にはそれぞれ、配線３２０が引き出されている。配線３２０は、素子や配線等から構成される内部回路と結線されている。 Each Si wafer 311, 312, 313, 314 is provided with land portions 301, 302, 303, 304, respectively. The position of the land portion has an overlay error of about 2-3 μm due to a positional shift at the time of wafer lamination. A wiring 320 is drawn out to each of the land portions 301, 302, 303, and 304. The wiring 320 is connected to an internal circuit composed of elements, wirings, and the like.

図５Ａは、図４に示した積層ウェハの表面上に、中央部を開口したレジストマスク３０６を設けた後、このレジストマスク３０６を用いてウェハをドライエッチングし、積層ウェハの４層目までスルーホール３０７を形成した状態を示している。図５Ｂは、図５Ａの平面構造を示したものである。 In FIG. 5A, a resist mask 306 having an opening at the center is provided on the surface of the laminated wafer shown in FIG. 4, and then the wafer is dry-etched using the resist mask 306 to pass through the fourth layer of the laminated wafer. The state where the hole 307 is formed is shown. FIG. 5B shows the planar structure of FIG. 5A.

半導体回路が形成されたウェハはＳｉ等のＳｉ系材料、ＳｉＯ₂、ＳｉＮ等の絶縁材料、ランド部などを構成するＡｌやＣｕの導体材料で構成されており、これらの異なった材料を同一のガスで一括してエッチングングすることができない。このため、Ｓｉ系材料にはＳＦ₆等のＦ系ガス、絶縁材料にはＣＦ₄、導体材料にはＢＣｌ₃及びＣｌ₂等のＣｌ系のガスを用いて、エッチングを行う。これらのガスは例えば、０．１〜１Ｐａの圧力、１〜５ｋＷのプラズマエッチングに用いることができる。このように各材料に適したエッチングガスに切り替えながら、ドライエッチングを行う。これにより、図５Ａに示すＳｉウェハを貫通するスルーホール３０７を形成する。 The wafer on which the semiconductor circuit is formed is composed of a Si-based material such as Si, an insulating material such as SiO ₂ or SiN, and a conductor material such as Al or Cu constituting the land portion. It is not possible to etch with gas at once. Therefore, etching is performed using an F-based gas such as SF ₆ as the Si-based material, CF _{4 as the} insulating material, and a Cl-based gas such as BCl ₃ and Cl _{2 as} the conductive material. These gases can be used for, for example, a pressure of 0.1 to 1 Pa and a plasma etching of 1 to 5 kW. Thus, dry etching is performed while switching to an etching gas suitable for each material. Thereby, a through hole 307 penetrating the Si wafer shown in FIG. 5A is formed.

スルーホール３０７を形成後、図６に示すように、スルーホール３０７内にスパッタやめっき等の方法で金属導電材料を充填することにより、貫通電極３０８を形成する。この貫通電極３０８により、４層のウェハはランド部を介して電気的に接続する。 After forming the through-hole 307, as shown in FIG. 6, the through-hole electrode 308 is formed by filling the through-hole 307 with a metal conductive material by a method such as sputtering or plating. With this through electrode 308, the four-layer wafer is electrically connected through the land portion.

その後、各ウェハをダイシングすることによって、半導体チップを得る。この際、ダイシング後の各半導体チップ内にはランド部及び貫通電極が存在し、各半導体チップ間はランド部及び貫通電極を介して、電気的に接続されるようにする。 Then, a semiconductor chip is obtained by dicing each wafer. At this time, each semiconductor chip after dicing has a land portion and a through electrode, and the semiconductor chips are electrically connected via the land portion and the through electrode.

本実施例では、各半導体チップは、貫通電極及び各半導体チップ内に設けたランド部によって電気接続されている。このため、電気接続を確実に行うことができる。また、ウェハを積層後、１回の工程で積層ウェハを貫通するスルーホールを形成することができ、製造工程を簡略化できる。この結果、製造コストを低減することができる。 In this embodiment, each semiconductor chip is electrically connected by a through electrode and a land portion provided in each semiconductor chip. For this reason, electrical connection can be reliably performed. In addition, after the wafers are stacked, a through hole penetrating the stacked wafer can be formed in a single process, and the manufacturing process can be simplified. As a result, the manufacturing cost can be reduced.

なお、本実施例では、ウェハを４層、積層させた例を示したが、積層させるウェハの枚数は４層に限定されるわけではなく、３層又は５層以上であっても良い。 In this embodiment, an example in which four layers of wafers are stacked is shown, but the number of wafers to be stacked is not limited to four layers, and may be three layers or five or more layers.

（第２実施例）
本実施例は予め、ランド部内部の第１の開口内に微小突起を有するランド部を設け、微小突起を介してランド部を貫通電極に接続させた半導体装置に関するものである。 (Second embodiment)
The present embodiment relates to a semiconductor device in which a land portion having a minute protrusion is provided in a first opening inside the land portion, and the land portion is connected to a through electrode through the minute protrusion.

図７Ａに示すように、予め内側に第１の開口３１５を有すると共に、第１の開口内に微小突起３３０を有するランド部３０１、３０２、３０３、３０４を形成した、４層のウェハ３１１、３１２、３１３、３１４を積層する。ランド部３０１、３０２、３０３、３０４は、導電材料の成膜後、導電材料をランド部の形状にエッチングすることによって形成することができる。微小突起３３０の第１の開口３１５内への突出量は１μｍ以下であることが好ましい。また、図７Ａのように、１つのランド部に設ける微小突起の数は１つに限らず、１つのランド部に対して複数の微小突起を設けても良い。 As shown in FIG. 7A, four-layer wafers 311 and 312 having first openings 315 on the inner side and land portions 301, 302, 303, and 304 having minute protrusions 330 formed in the first openings are formed in advance. 313, 314 are stacked. The land portions 301, 302, 303, and 304 can be formed by etching the conductive material into the shape of the land portion after forming the conductive material. The amount of protrusion of the minute protrusion 330 into the first opening 315 is preferably 1 μm or less. Further, as shown in FIG. 7A, the number of minute protrusions provided on one land portion is not limited to one, and a plurality of minute protrusions may be provided on one land portion.

図７Ｂは、図７Ａの平面構造を示したものであるが、ここではランド部のみが透視的に表現されており、Ｓｉなど他の部分は表示していない。図７Ｂでは各ランド部の位置関係を明確にさせるため各ランド部のハッチングを変えて示しており、図７Ａと７Ｂのハッチングは一致していない。また、図７Ｂでは、最も下に位置するランド部３０４は、上のランド部に隠れて見えないため、表示していない。以下、図８、１０、及び１１も図７と同じように示す。 FIG. 7B shows the planar structure of FIG. 7A, but here, only the land portion is shown in perspective, and other portions such as Si are not displayed. In FIG. 7B, in order to clarify the positional relationship of each land part, the hatching of each land part is changed, and the hatching of FIG. 7A and 7B does not correspond. In FIG. 7B, the land portion 304 located at the bottom is not displayed because it is hidden behind the upper land portion and cannot be seen. Hereinafter, FIGS. 8, 10 and 11 are also shown in the same manner as FIG.

次に、図８Ａに示すように、積層ウェハの表面上に、第２の開口３１６を有するレジストマスク３０６を形成した後、このレジストマスク３０６を用いたドライエッチングにより、積層ウェハ内に一括してスルーホール３０７を形成する。このドライエッチングでは、ガス圧や印加電圧等の条件を調節することによって、積層ウェハにおいて、レジストマスクの第２の開口３１６の寸法よりも大きな領域がエッチングされるアンダーカットを発生させることができる。微小突起の大きさに対して、アンダーカット量を適宜、調節することにより、微小突起の下側のＳｉ系材料をエッチング除去して微小突起３３０がスルーホール内に突出した構造を得ることができる。 Next, as shown in FIG. 8A, after a resist mask 306 having a second opening 316 is formed on the surface of the laminated wafer, dry etching using the resist mask 306 is performed collectively in the laminated wafer. A through hole 307 is formed. In this dry etching, by adjusting conditions such as gas pressure and applied voltage, an undercut in which a region larger than the dimension of the second opening 316 of the resist mask is etched in the laminated wafer can be generated. By appropriately adjusting the undercut amount with respect to the size of the microprotrusions, it is possible to obtain a structure in which the microprotrusions 330 protrude into the through holes by etching away the Si-based material below the microprotrusions. .

図９に示すように、スルーホール３０７内にスパッタやめっき等の方法で金属導体を充填することにより貫通電極３０８を形成する。この貫通電極３０８により、４層の層間はランド部を介して電気的に接続される。 As shown in FIG. 9, a through electrode 308 is formed by filling the through hole 307 with a metal conductor by a method such as sputtering or plating. With the through electrode 308, the four layers are electrically connected via the land portion.

この時、図１０及び１１に示すように、従来の半導体装置では、ウェハ各層に積層時の位置ずれがある場合、ランド部がエッチングマスクとなり、位置ずれの状態によっては図１１Ａの第４層のようにランド部がスルーホール３０７に露出しない層が発生する場合が生じる。このような場合、開口部に導電材料を充填しても第４層は電気的な接続が不可能であり、接続不良が発生してしまう。 At this time, as shown in FIGS. 10 and 11, in the conventional semiconductor device, when each wafer layer is misaligned at the time of lamination, the land portion becomes an etching mask, and depending on the misalignment state, the fourth layer of FIG. As a result, a layer in which the land portion is not exposed to the through hole 307 occurs. In such a case, even if the opening is filled with a conductive material, the fourth layer cannot be electrically connected, resulting in poor connection.

これに対して、本実施例では、ランド部に微小突起を設けたため、ウェハの積層時に位置ずれが生じた場合であっても、微小突起を介して各ウェハ間の電気接続を確実に行うことができる。 On the other hand, in this embodiment, since the land portion is provided with minute projections, electrical connection between the wafers can be reliably performed through the minute projections even when the positional deviation occurs when the wafers are stacked. Can do.

その後、各ウェハをダイシングすることによって、半導体チップを得る。 Then, a semiconductor chip is obtained by dicing each wafer.

（第３実施例）
本実施例は、ダイシング後の積層された半導体チップを、ベース基板に電気接続させ、かつ１層以上の半導体チップがＤＲＡＭを有する高集積ＤＲＡＭのパッケージに関するものである。以下、図１２を参照して本実施例を説明する。なお、以下の説明では、貫通電極及びランド部の具体的な構造は第１又は第２実施例で説明した通りであるため、説明を省略する。 (Third embodiment)
The present embodiment relates to a package of a highly integrated DRAM in which semiconductor chips stacked after dicing are electrically connected to a base substrate, and one or more semiconductor chips have a DRAM. Hereinafter, this embodiment will be described with reference to FIG. In the following description, the specific structure of the through electrode and the land portion is as described in the first or second embodiment, and thus the description thereof is omitted.

半導体チップ２３、２４はＤＲＡＭのコアチップであり、主にメモリセル回路から形成されている。半導体チップ２２はインターフェースチップであり、コアチップ（２３、２４）へのデータの入出力を制御するロジック回路から形成されている。アタッチフィルム２５によって金属製のリードフレーム２６に固定されている。半導体チップ２４は、アタッチフィルム２５によって金属製のリードフレーム２６に固定されている。各半導体チップは貫通電極の形成後に、ダイシングによって個片化されている。積層する半導体チップは、貫通電極の配置が同じであればよく、チップの大きさは異なっていてもよい。 The semiconductor chips 23 and 24 are DRAM core chips, and are mainly formed of memory cell circuits. The semiconductor chip 22 is an interface chip and is formed of a logic circuit that controls input / output of data to / from the core chips (23, 24). It is fixed to a metal lead frame 26 by an attach film 25. The semiconductor chip 24 is fixed to a metal lead frame 26 by an attach film 25. Each semiconductor chip is separated into pieces by dicing after the through electrode is formed. The semiconductor chips to be stacked need only have the same arrangement of the through electrodes, and the sizes of the chips may be different.

２１はベース基板で、半導体チップ２２とは、端子２９を介して接続している。半導体チップ間には樹脂３０が充填されて、各半導体チップを保護している。ベース基板２１には、複数の半田ボール２７を備えており、配線層２８および端子２９を介して、インターフェースチップ（２２）の貫通電極と接続している。半田ボール２７には、外部からの入出力信号、電源電圧等が印加される。 Reference numeral 21 denotes a base substrate, which is connected to the semiconductor chip 22 via a terminal 29. A resin 30 is filled between the semiconductor chips to protect each semiconductor chip. The base substrate 21 includes a plurality of solder balls 27, and is connected to the through electrode of the interface chip (22) via the wiring layer 28 and the terminal 29. An external input / output signal, power supply voltage, and the like are applied to the solder ball 27.

１ＣＭＯＳトランジスタ
２ヴィアプラグ
３ａ、３ｂ、３ｃ、３ｄウェハ
４支持体
５接続バンプ
６半導体チップ
２１ベース基板
２２インターフェースチップ
２３、２４ＤＲＡＭのコアチップ
２５アタッチフィルム
２６リードフレーム
２７半田ボール
２８配線層
２９端子
３０樹脂
３０１、３０２、３０３、３０４ランド部
３０６レジストマスク
３０７スルーホール
３０８導電材料
３１１、３１２、３１３、３１４Ｓｉウェハ
３２０配線
３３０微小突起 DESCRIPTION OF SYMBOLS 1 CMOS transistor 2 Via plug 3a, 3b, 3c, 3d Wafer 4 Support body 5 Connection bump 6 Semiconductor chip 21 Base substrate 22 Interface chip 23, 24 DRAM core chip 25 Attached film 26 Lead frame 27 Solder ball 28 Wiring layer 29 Terminal 30 Resin 301, 302, 303, 304 Land portion 306 Resist mask 307 Through hole 308 Conductive material 311, 312, 313, 314 Si wafer 320 Wiring 330 Small protrusion

Claims

積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に、前記貫通電極を囲むと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置。 Three or more stacked semiconductor chips,
A through electrode provided so as to penetrate the inside of each semiconductor chip in the thickness direction;
In each semiconductor chip, a land portion provided so as to surround the through electrode and to contact the through electrode,
A semiconductor device.

積層された３層以上の半導体チップと、
各半導体チップ内に設けられたランド部と、
各半導体チップ及び各半導体チップ内に設けられたランド部を、厚み方向に貫通すると共に前記貫通電極に接触するように設けられた貫通電極と、
を有する半導体装置。 Three or more stacked semiconductor chips,
A land portion provided in each semiconductor chip;
A through-hole electrode provided so as to penetrate each semiconductor chip and a land portion provided in each semiconductor chip in the thickness direction and to contact the through-electrode;
A semiconductor device.

積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に設けられたランド部であって、前記貫通電極の表面を一周して覆うと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置。 Three or more stacked semiconductor chips,
A through electrode provided so as to penetrate the inside of each semiconductor chip in the thickness direction;
A land portion provided in each semiconductor chip, covering the surface of the through electrode and covering the surface of the through electrode, and in contact with the through electrode;
A semiconductor device.

前記ランド部は、前記貫通電極側に突起を有し、
前記ランド部は、前記突起を介して前記貫通電極に接触する、請求項１〜３の何れか１項に半導体装置。 The land portion has a protrusion on the through electrode side,
The semiconductor device according to claim 1, wherein the land portion is in contact with the through electrode through the protrusion.

前記突起の突出量は１μｍ以下である、請求項４に半導体装置。 The semiconductor device according to claim 4, wherein a protrusion amount of the protrusion is 1 μm or less.

前記積層された半導体チップは、ベース基板に電気的に接続され、
前記積層された半導体チップのうち、前記ベース基板に直接、電気的に接続された半導体チップはインターフェースチップであり、前記インターフェースチップ以外の半導体チップはＤＲＡＭを有する、請求項１〜５の何れか１項に記載の半導体装置。 The stacked semiconductor chips are electrically connected to a base substrate,
6. The semiconductor chip directly connected to the base substrate among the stacked semiconductor chips is an interface chip, and a semiconductor chip other than the interface chip includes a DRAM. 6. The semiconductor device according to item.

ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハ及び各ランド部を厚み方向に貫通するようにスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法。 Laminating three or more wafers having land portions;
Forming a through hole so as to penetrate each wafer and each land in the thickness direction;
Forming a through electrode by embedding a conductive material in the through hole;
A method for manufacturing a semiconductor device comprising:

ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの周囲を一周して覆うように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより、前記ランド部に接触するように貫通電極を形成する工程と、
を有する半導体装置の製造方法。 Laminating three or more wafers having land portions;
A process of forming a through hole in each wafer so as to penetrate each wafer in the thickness direction and cover the circumference of the through hole around the land,
Forming a through electrode so as to be in contact with the land portion by embedding a conductive material in the through hole; and
A method for manufacturing a semiconductor device comprising:

ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの内壁の一部を構成するように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法。 Laminating three or more wafers having land portions;
Through each wafer in the thickness direction, and forming a through hole in each wafer so that the land portion constitutes a part of the inner wall of the through hole;
Forming a through electrode by embedding a conductive material in the through hole;
A method for manufacturing a semiconductor device comprising:

前記スルーホールを形成する工程は、
ＳＦ₆及びＣＦ₄のうち少なくとも一方のガスを用いて、前記ウェハのランド部以外の部分をドライエッチングする工程と、
ＢＣｌ₃及びＣｌ₂のうち少なくとも一方のガスを用いて、前記ウェハのランド部をドライエッチングする工程と、
を有する、請求項７〜９の何れか１項に半導体装置の製造方法。 The step of forming the through hole includes:
Dry etching a portion other than the land portion of the wafer using at least one of SF ₆ and CF ₄ ;
Dry etching the land portion of the wafer using at least one of BCl ₃ and Cl ₂ ;
The method for manufacturing a semiconductor device according to claim 7, comprising:

前記ウェハを積層させる工程において、
内側に第１の開口及び前記第１の開口内に突出した突起を有する前記ランド部を備えたウェハを積層し、
前記スルーホールを形成する工程において、
少なくとも前記突起が全て露出するように前記スルーホールを形成する、請求項７〜９の何れか１項に記載の半導体装置の製造方法。 In the step of laminating the wafers,
Laminating a wafer provided with the land portion having a first opening on the inside and a protrusion protruding into the first opening;
In the step of forming the through hole,
The method of manufacturing a semiconductor device according to claim 7, wherein the through hole is formed so that at least all of the protrusions are exposed.

前記突起の第１の開口内への突出量は１μｍ以下である、請求項１１に半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11, wherein an amount of protrusion of the protrusion into the first opening is 1 μm or less.

前記スルーホールを形成する工程は、
積層したウェハ上に、第２の開口を有するレジストマスクを設ける工程と、
前記レジストマスクを用いて、前記第２の開口の径よりも前記スルーホールの少なくとも一部の径の方が大きくなるようにドライエッチングを行う工程を有する、請求項７〜９、１１及び１２の何れか１項に半導体装置の製造方法。 The step of forming the through hole includes:
Providing a resist mask having a second opening on the laminated wafer;
13. The method according to claim 7, further comprising a step of performing dry etching using the resist mask so that a diameter of at least a part of the through hole is larger than a diameter of the second opening. Any one item | item is a manufacturing method of a semiconductor device.

前記貫通電極を形成する工程の後に、
前記ウェハをダイシングして、積層させた半導体チップを得る工程を有する、請求項７〜１３の何れか１項に半導体装置の製造方法。 After the step of forming the through electrode,
The method for manufacturing a semiconductor device according to claim 7, further comprising a step of dicing the wafer to obtain a stacked semiconductor chip.

前記ウェハを積層させる工程において、
インターフェースチップを有するウェハ上に、ＤＲＡＭを備えた半導体チップを有するウェハを２層以上、積層し、
前記半導体チップを得る工程の後に、
前記積層させた半導体チップを構成するインターフェースチップを、ベース基板上に電気的に接続させる工程を有する、請求項１４に記載の半導体装置の製造方法。 In the step of laminating the wafers,
Two or more wafers having semiconductor chips equipped with DRAM are stacked on the wafer having interface chips,
After the step of obtaining the semiconductor chip,
The method of manufacturing a semiconductor device according to claim 14, further comprising a step of electrically connecting interface chips constituting the stacked semiconductor chips on a base substrate.