JP2011227250A

JP2011227250A - 画像表示装置

Info

Publication number: JP2011227250A
Application number: JP2010096116A
Authority: JP
Inventors: Yoshihiro Hanada; 義博花田
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2010-04-19
Filing date: 2010-04-19
Publication date: 2011-11-10

Abstract

【課題】走査手段の駆動に応じたパルス幅の異なる可変周期のピクセルクロックを発生させて画質の向上した画像表示装置を提供すること。
【解決手段】ＭＥＭＳミラー５５によってレーザ光源２５からの光を走査して画像を表示する画像表示装置１であって、表示画像の1ピクセル毎に、複数段設けられた遅延部の段数を変化させてＭＥＭＳミラー５５の駆動に応じたパルス幅の異なる可変周期のピクセルクロックを生成する可変クロック生成部３０と、可変クロック生成部３０に対して前記遅延部の段数を選択するための制御信号を出力する遅延段数選択部４０と、前記固定周期クロックと、該固定周期クロックに同期した画像信号と、前記可変周期のピクセルクロックとを入力して、前記可変周期のピクセルクロックに同期した画像信号をレーザ駆動回路２０に出力する画像データ用バッファ１０とを備えること。
【選択図】図１

Description

本発明は、走査型の画像表示装置に関する。

従来、画像表示装置として、レーザ光などの光が照射されたＭＥＭＳ（Micro Electro Mechanical Systems）ミラーを高速駆動させるものが知られている。このような画像表示装置では、垂直方向に対して非共振駆動、水平方向に対して共振駆動させることで描画範囲をラスター走査させることがある。この場合、水平方向の走査は共振駆動によって正弦波状に変動するものであり、この走査速度は画面の水平方向の中央で最も早く、側方で最も遅くなる。そのため、固定クロックを使用してしまうと、画面中央部においてピクセルが粗、画面端になるほどピクセルが密となり、ピクセル表示位置や輝度が不均一となってしまう。

そこで、水平方向の同期信号として、画面中央部になるほど周期が短く、画面端になるほど周期が長くなるような、ピクセル位置に応じて位相のずれた信号を生成することが考えられる。例えば特許文献１には、書込クロックの２倍の周波数のクロックを用意してフリップフロップによって４種類の位相差をもつクロックを発生させる回路が開示されている。

特開平６−１２１１３９号公報（［０００７］、図８）

このような回路によれば、確かに書込クロックの２倍の周波数であって原クロックから位相のずれたクロックを発生させることができるため、ある程度は共振駆動に対応したクロックを発生させることができると考えられる。この場合、固定クロックを使用するのに比し、ピクセルや輝度の不均一性は緩和される。しかしながら、このような回路では、原クロックに対して非常に小さな位相の遅れを発生することが困難であるため、より高い精度によってクロックを生成することが求められる。

なお、画像表示装置の走査手段としてＭＥＭＳミラーを用いた場合について説明したが、ピクセルや輝度の不均一性はＭＥＭＳミラーを用いた画像表示装置に限るものではなく、例えばポリゴンミラーなど、他の走査手段を用いた画像表示装置にも共通するものである。

本発明は、上述した事情に鑑みてなされたものであり、上述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができる画像表示装置を提供することを目的とする。

上記課題を解決するために、請求項１記載の発明に係る画像表示装置は、走査部によって光源からの光を走査して画像を表示する画像表示装置であって、入力された表示画像の１ピクセル毎に、複数段直列に接続された遅延部の段数を変化させて前記走査部の駆動に応じたパルス幅の異なる可変周期のピクセルクロックを生成する可変クロック生成部と、該可変クロック生成部に対して前記遅延部の段数を選択するための制御信号を出力する遅延段数選択部と、画像信号及び前記可変周期のピクセルクロックが入力されて、前記可変周期のピクセルクロックに同期した画像信号を前記光源に出力する画像データ用バッファとを備えることを特徴とする。

本発明の一実施の形態に係る画像表示装置の構成を示すブロック図である。本発明の一実施の形態に係る画像表示装置の構成を示すブロック図である。本発明の一実施の形態に係る画像表示装置の可変クロック生成回路の構成を示すブロック図である。本発明の一実施の形態に係る画像表示装置の可変クロック生成回路の構成を示す回路図である。本発明の一実施の形態に係る画像表示装置の可変クロック生成回路におけるタイミングチャートである。本発明の一実施の形態に係る画像表示装置の遅延段数選択部の構成を示すブロック図である。本発明の一実施の形態に係る画像表示装置の遅延段数選択部の構成を示すブロック図である。本発明の他の実施の形態に係る画像表示装置の可変クロック生成回路の構成を示す回路図である。

以下、本発明の実施形態について図面を参照しながら具体的に説明する。便宜上、同一の作用効果を奏する部分には同一の符号を付け、その説明を省略する。

図１に本発明の実施例における基本的な概念をブロック図として示す。本実施例における画像表示装置１は、固定周期のピクセルクロックとこれに同期した画像データとが画像データバッファ１０に対して入力され、画像データバッファ１０からは走査部（図１において図示省略）の駆動に応じたパルス幅の異なる信号の集合である可変周期のピクセルクロックとこれに同期した画像データとがレーザ駆動回路２０に対して出力されるものである。ここで、可変周期のピクセルクロックは、走査部の駆動周期に応じて生成されるものであり、任意の遅延量を生成できる遅延回路を含む可変クロック生成回路３０によって生成される。この際、遅延回路の遅延量が画素毎に遅延段数選択部４０によって選択されることで、各信号の遅延が調整された可変周期のピクセルクロックが生成されることになる。なお、可変クロック生成回路３０は、遅延量の精度を高めるためのキャリブレーション回路を含むことができる。

図２は、図１をより具体的に示したブロック図である。この例では、走査部がミラー駆動回路５０によって制御されるＭＥＭＳミラー５５となっており、該ＭＥＭＳミラー５５は、垂直方向に対して非共振駆動、水平方向に対して共振駆動させることで描画範囲をラスター走査させるものである。ＭＥＭＳミラー５５の駆動制御に用いられる垂直同期信号Ｖ−Ｓｙｎｃ及び水平同期信号Ｈ−Ｓｙｎｃは、可変クロック生成回路３０に設けられた同期信号生成回路によって生成されるものであり、ミラー位置検出部６０によって検出された信号が同期信号生成回路にフィードバックされることによってＭＥＭＳミラー５５の振幅が一定に制御されるようになっている。

また、ＭＥＭＳミラー５５に照射される光はＬＤ（Laser Diode）等のレーザ光源２５によるレーザ光であり、レーザ光源２５の制御はレーザ駆動回路２０によって行われるものである。このレーザ駆動回路２０に入力される制御信号は変調信号生成部１１（図１における画像データバッファ１０を含む）から出力される。変調信号生成部１１は、水平方向画素分以上のＲＡＭ容量をもつＦＩＦＯ−ＲＡＭを備え、入力データとして例えばアナログＲＧＢ信号などの画像データが入力されるとともに、可変クロック生成回路３０から可変周期のピクセルクロックと垂直同期信号Ｖ−Ｓｙｎｃとが入力される。これにより、レーザ駆動回路２０では、ＦＩＦＯ−ＲＡＭから垂直同期信号Ｖ−Ｓｙｎｃ、可変周期のピクセルクロック及びこれらに同期した画像データの読み出しが行われ、これらを元にレーザ駆動電流が変調されレーザ光の発光強度が調整される。

可変クロック生成回路３０は、遅延部を直列に複数段接続した遅延回路を有している。これにより、任意の段数でクロックを取り出して、ＭＥＭＳミラー５５の共振駆動に応じたパルス幅の異なる可変周期のピクセルクロックを生成するものである。

なお、可変クロック生成回路３０には、遅延段数選択部４０から遅延部の段数を選択する信号が入力され、該信号にしたがって画素毎に遅延段数が選択されることにより、パルス幅の異なる可変周期のピクセルクロックが生成される。遅延段数選択部４０では、可変クロック生成回路３０で生成されるピクセルクロックの水平方向のラインが変わる度に任意の遅延段数を選択することが可能となっている。

図３及び図４は、図２における可変クロック生成回路３０のブロック図及び回路図、図５は可変クロック生成回路３０におけるタイミングチャート、図６は遅延段数選択部４０を説明するためのブロック図である。なお、図３及び図４では同期信号生成回路は省略されている。この実施例では、一例として水平描画率（有効走査率）Ｋを０．９、水平画素数Ｎを６４０ピクセル、水平走査周波数ｆを１５７２０．５２４Ｈｚとする。なお、水平描画率とは、水平方向における描画可能な範囲のうち実際に描画に利用されている割合をいう。また、水平走査周波数ｆはＭＥＭＳミラー５５の共振周波数となっている。

走査部としてのＭＥＭＳミラー５５の水平方向における駆動は正弦振動であるため、水平方向の同期信号の周期はピクセル位置によって異なり、画面中央のピクセルにおける周期Ｔｃは式（１）によって表されるものであり、この実施例では約２８．５ｎｓ（ナノ秒）となる。

また、画面端における周期Ｔｅは式（２）によって表されるものであり、実施例では約６５．４ｎｓとなり、画面中央の周期Ｔｃの約２．３倍となっている。

そして、画面中央から任意のピクセル位置Ｎｘにおける周期は、式（３）によって表されることになる。なお、「Ｎｘ」は画面中央からのピクセル位置であるため、画面両端における「Ｎｘ」は左側端部が−３２０、右側端部が３２０となる。

可変クロック生成回路３０は、水平同期信号Ｈ−ｓｙｎｃに同期してカウント開始トリガを生成するＤＦＦ（Delay Flip-Flop）と、カウント開始からのシステムクロック数をカウントするＤＦＦが直列に複数接続されることによって最大でＭＥＭＳミラー５５の水平走査時間分のクロックの遅延を生成することができる遅延生成回路３２と、遅延部としての遅延素子が複数段直列に接続されることによって最大で遅延生成回路３２に入力されるシステムクロックにおける１周期分の遅延を生成することができる精密遅延生成回路３４とからなり、実施例では精密遅延生成回路３４の校正に用いられるキャリブレーション回路３６がさらに設けられている。そして、遅延生成回路３２によって生成されたクロックは、精密遅延生成回路３４に入力されるようになっている。

このような構成で、遅延生成回路３２による遅延と精密遅延生成回路３４による遅延とを組み合わせることで各ピクセルにおいて遅延したクロックが生成される。そして、これら各ピクセルにおけるクロックがＯＲゲートを介して出力されることにより、ピクセル毎に周期の異なる連続したピクセルクロック（可変周期のピクセルクロック）が生成されることになる。なお、精密遅延生成回路３４における遅延素子は温度変化によって遅延時間が変化するため、キャリブレーション回路３６によって校正されるものである。

実施例では、画面中央における周期（すなわち同期信号の最も早い周期）が約２８．５ｎｓであるため、１のＤＦＦによる遅延量がこれより小さい例えば２０ｎｓとなるように、システムクロックの周波数を５０ＭＨｚとしてある。この場合、水平走査時間は２２．６５０μｓ（マイクロ秒）であるため、遅延生成回路３２にはＤＦＦが最低１１３２個必要となる。遅延生成回路３２では、ＤＦＦを１個経るごとに遅延が２０ｎｓずつ加算されるため、任意のＤＦＦの段数でクロックを取り出すことにより、２０ｎｓの精度で遅延したクロックを生成することができる。

実施例では、画面の一端を１画素目として他端に向かって水平方向に走査するものである。この場合、１画素目は画面中央からのピクセル位置が３２０であるから、式（３）にしたがって、１画素目から順に、次のパルスまでの周期が、約６５．３ｎｓ、約６４．５ｎｓ、約６３．７ｎｓ、約６２．９ｎｓ・・・となる。これは、出力開始からの経過時間に直すと、約６５．３ｎｓ、約１２９．８ｎｓ、約１９３．５ｎｓ、約２５６．４ｎｓ・・・となり、これが生成したい可変周期のピクセルクロックの周期となる。

そのため、水平同期信号Ｈ−Ｓｙｎｃが入力された際に遅延生成回路３２から１画素目用のクロックとして精密遅延生成回路３４に出力される信号は、６５．３ｎｓのうちＤＦＦによる遅延量の和によって生成可能な最大値である６０ｎｓが３段目から取り出されることになり、同様に２画素目用のクロックは１２０ｎｓが６段目から、３画素目用のクロックは１８０ｎｓが９段目から、４画素目のクロックは２４０ｎｓが１２段目から取り出される。これが６４０ピクセル目のクロックまで取り出されることにより、１水平走査分のクロックが精密遅延生成回路３４に出力されることになる。なお、上述のように、１のＤＦＦによる遅延量（２０ｎｓ）がピクセルクロックの最も早い周期（約２８．５ｎｓ）より小さく設定されているため、６４０ピクセル分のクロックは必ず別々のＤＦＦ段数から取り出されることになる。

図示例では水平方向の６４０ピクセルの各画素に対してそれぞれ１つの精密遅延生成回路３４が設けられており、遅延生成回路３２で生成された６４０ピクセルに対応する各クロックが、それぞれに対応する精密遅延生成回路３４に入力される。実施例において、精密遅延生成回路３４は、例えば１００ｐｓ（ピコ秒）の精度で遅延が生成されるように、１段当たり１００ｐｓの遅延量を持つ遅延素子が必要な段数配列されており、必要な遅延量を１００ｐｓの精度で生成可能となっている。これによって最大でシステムクロックの１周期分に相当する２０ｎｓの遅延が生成可能となっている。なお、実施例における遅延素子は、１段が２個のＣＭＯＳインバータによって構成されており、論理が反転しないようになっている。精密遅延生成回路３４は、遅延素子を１個経るごとに遅延が１００ｐｓずつ加算されるため、任意の段数の遅延素子で信号を取り出すことにより、最小で１００ｐｓ、最大で１９．９ｎｓの遅延を発生させることができる。

このような精密遅延生成回路３４における遅延素子の段数は、標準状態のみを考慮すれば２００段あれば足りるものである。しかしながら、後述のように遅延素子は温度変化等によって遅延時間が変化するものであるため、遅延素子の遅延時間が短くなるように変化した場合には（例えば低温状態）、２００段より多い段数が必要となる。例えば、遅延素子１段当たりの遅延時間が９９ｐｓまで短くなると想定される場合には、２０２個の段数が必要であり、また、遅延素子１段当たりの遅延時間が９０ｐｓまで短くなると想定される場合には、２２２個の段数が必要である。

この精密遅延生成回路３４では、遅延生成回路３２で遅延生成ができなかった、残りの２０ｎｓ未満の遅延が生成される。すなわち、１画素目では６５．３ｎｓの遅延に対して６０ｎｓが遅延生成回路３２によって生成されるため、残りの５．３ｎｓが精密遅延生成回路３４によって生成されることになる。この場合、遅延素子の１段あたりの遅延量が１００ｐｓであるから、信号が取り出される遅延素子の段数は５３段目ということになる。同様に２画素目では１２９．８ｎｓの遅延のうち９．８ｎｓが９８段目から、３画素目では１９３．５ｎｓの遅延のうち１３．５ｎｓが１３５段目から、４画素目では２５６．４ｎｓの遅延のうち１６．４ｎｓが１６４段目からというように、６４０画素全てについてそれぞれ信号が取り出されることになる。なお、精密遅延生成回路３４において、いずれの段数から信号を取り出すかは、遅延段数選択部４０の制御によって行われる。すなわち、遅延段数選択部４０は信号を取り出すべき段数目のみをイネーブルとし、これ以外の段数をディスエーブルとするものである。遅延素子が出力した遅延信号はクロックパルス発生用遅延回路３４ａに入力され、さらにクロックパルス幅分の遅延が付加される。そして、クロックパルス発生用遅延回路３４ａの入力信号と出力信号との排他的論理和をとることによって遅延素子で発生した遅延時間を起点に一定時間パルスを発生し、各ピクセルにおけるクロックパルスとなる。そして、これら６４０の各ピクセルにおけるクロックパルスの論理和出力が可変周期のピクセルクロックとなる。

図４におけるタイミングチャートは、この様子を４ピクセル目まで表したものである。水平同期信号Ｈ−Ｓｙｎｃが入力されると、０段目のＤＦＦによるカウント開始トリガがＯＮとなり、遅延生成回路による遅延生成が開始される。そして、遅延生成回路３２の３段目のＤＦＦの遅延（遅延生成回路３段目出力）にさらに精密遅延生成回路３４の５３段目の遅延が付加された精密遅延精製回路５３段目出力とこの出力にクロックパルス幅分の遅延が付加されたクロックパルス発生用遅延回路出力との排他的論理和である１ピクセル目用クロックパルスが生成される。同様に、２ピクセル目用クロックパルス以下が生成され、これらの論理和として可変周期のピクセルクロックが生成される。

遅延段数選択部４０は、複数のルックアップテーブル（図示例ではＬＵＴ１〜ＬＵＴ３）によって構成されており、ルックアップテーブル選択器４５によって選択されたルックアップテーブルにしたがって、６４０ピクセルの各画素に対応した遅延素子の各段数に対してイネーブルかディスエーブルかの選択を行う。なお、いずれのルックアップテーブルを選択するかは、遅延素子の状態に依存するものであり、キャリブレーション回路３６の結果によって決定される。実施例では、ルックアップテーブル選択器４５による選択信号が１〜６４０の各ピクセルに対応するイネーブル信号選択器に送られることによって、イネーブル信号選択器が選択されたルックアップテーブルのみを参照するように構成されるものである。

キャリブレーション回路３６は、精密遅延生成回路３４の校正のために用いられるものである。精密遅延生成回路３４を構成する遅延素子であるＣＭＯＳインバータは、標準状態では１００ｐｓの遅延が発生するものであったとしても、例えば高温では遅延時間が長く、低温では遅延時間が短くなるというように温度変化等によって遅延時間が変化する。そのため、標準状態であれば予め決められた段数から信号を取り出すことで常に同じ遅延を発生させることができるが、温度変化等が生じると同じ遅延を発生させるために段数を変化させなくてはならない場合がある。この場合、キャリブレーション回路３６によって遅延素子１段あたりの遅延時間を推定（算出）することによって、変化させる段数を決定することができる。

キャリブレーション回路３６は、精密遅延生成回路３４に使用される遅延素子と同じ遅延素子を直列に複数段接続して、システムクロックの１周期分以上の遅延を生成できる比較用遅延回路３７を含んでおり、比較用遅延回路３７に入力されるシステムクロックと該比較用遅延回路３７の任意の段数部分から取り出される遅延したクロックとを、例えば排他的論理和ゲート及びローパスフィルタからなる位相比較器３８によって比較するものである。

この位相比較器３８の比較結果により、２００段の遅延素子を通過して取り出された遅延したクロックとシステムクロックとの位相差が全ての中で最小であるとされる場合は、温度条件等が標準状態と同等であり、例えばＣＰＵを備えた演算部によって遅延素子の１段あたりの遅延時間が１００ｐｓ（２０ｎｓ／２００段）であると算出される。

また、例えば、比較用遅延回路３７における１９８段の遅延素子を通過して取り出された遅延したクロックとシステムクロックとの位相差が全ての中で最小であるとされる場合は、１９８段の遅延素子によって２０ｎｓを生成したと考えられるため、演算部によって遅延素子の１段あたりの遅延時間は１０１ｐｓ（２０ｎｓ／１９８段）であると算出される。

同様に、例えば、比較用遅延回路３７における２０２段の遅延素子を通過して取り出された遅延したクロックとシステムクロックとの位相差が全ての中で最小であるとされる場合は、２０２段の遅延素子によって２０ｎｓを生成したと考えられるため、演算部によって遅延素子の１段あたりの遅延時間は９９ｐｓ（２０ｎｓ／２０２段）であると算出される。

このように、位相比較器３８によって、比較用遅延回路３７における各段数目の遅延した信号とシステムクロックとが比較されることにより、遅延素子の１段あたりの遅延時間が算出される。そして、この結果は遅延段数選択部４０におけるルックアップテーブル選択器４５に入力され、ルックアップテーブル選択器４５は複数のルックアップテーブルの中から、遅延時間に応じた最適な１のルックアップテーブルを選択することになる。なお、位相比較器等によって遅延素子の状態が把握できれば、必ずしも遅延素子の１段あたりの遅延時間が算出される必要はなく、ルックアップテーブル選択器４５が遅延素子の状態に応じて最適なルックアップテーブルを選択できれば構わない。

キャリブレーション回路３６及びルックアップテーブル選択器４５の動作について、さらに具体的に説明する。前提として、図６及び図７に示すように、ルックアップテーブル選択器４５におけるルックアップテーブルは、遅延素子の１段あたりの遅延時間が９９ｐｓ、１００ｐｓ及び１０１ｐｓである場合に対応してルックアップテーブルＬＵＴ１、ルックアップテーブルＬＵＴ２及びルックアップテーブルＬＵＴ３の３種類用意されているものとする。なお、ルックアップテーブルの種類は３種類に限定されるものではなく、遅延素子の想定される遅延時間の変化に応じて用意されるものである。例えば、実施例において、遅延素子の遅延時間に±１０ｐｓの変化が想定される場合には、１段あたりの遅延時間が９０ｐｓ用〜１１０ｐｓ用として１１種類用意しても構わない。このようにルックアップテーブルの種類は、遅延時間の変化によって、精密遅延生成回路３４における取り出し段数に変化が生じる場合に用意されるものであり、種類が限定されるものではない。

上述のように、可変クロック生成回路３０で生成しようとする遅延は、１画素目から順に約６５．３ｎｓ、約１２９．８ｎｓ、約１９３．５ｎｓ、・・・となっている。遅延生成回路３２では１画素目用のクロックがＤＦＦ３段目（６０ｎｓ）、２画素目用のクロックがＤＦＦ６段目（１２０ｎｓ）、３画素目用のクロックがＤＦＦ９段目（１８０ｎｓ）から取り出されて精密遅延生成回路３４に入力される。この場合、精密遅延生成回路３４でさらに付加されるべき遅延は、１画素目が５．３ｎｓ、２画素目が９．８ｎｓ、３画素目が１３．５ｎｓ・・・となる。

ここで、例えばキャリブレーション回路３６によって遅延素子の１段あたりの遅延時間が標準状態と同等の１００ｐｓであると算出されると、ルックアップテーブル選択器４５によってＬＵＴ２選択信号が１〜６４０の各ピクセルに対するイネーブル信号選択器に送られ、各イネーブル信号選択器とルックアップテーブルＬＵＴ２とが接続される。ここで、ルックアップテーブルＬＵＴ２は遅延素子の１段あたりの遅延時間が１００ｐｓとした場合における遅延段数がイネーブルとなっている。すなわち、１画素目用の精密遅延生成回路３４において５３段目（５．３ｎｓ＝１００ｐｓ×５３段）が、２画素目用の精密遅延生成回路３４において９８段目（９．８ｎｓ＝１００ｐｓ×９８段）が、３画素目用の精密遅延生成回路３４において１３５段目（１３．５ｎｓ＝１００ｐｓ×１３５段）がそれぞれイネーブルに、それ以外がディスエーブルとなっている。これにより、６４０の各画素の精密遅延生成回路３４において最適な遅延段数が選択されることになる。

また、例えば、キャリブレーション回路３６によって遅延素子の１段あたりの遅延時間が標準状態より長い１０１ｐｓであると算出されると、ルックアップテーブル選択器４５によってＬＵＴ３選択信号が１〜６４０の各ピクセルに対するイネーブル信号選択器に送られ、各イネーブル信号選択器とルックアップテーブルＬＵＴ３とが接続される（図７はこのときの状態を示す）。ここで、ルックアップテーブルＬＵＴ３は遅延素子の１段あたりの遅延時間が１０１ｐｓとした場合の遅延段数がイネーブルとなっている。すなわち、１画素目用の精密遅延生成回路３４において５２段目（５．３ｎｓ≒１０１ｐｓ×５２段）が、２画素目用の精密遅延生成回路３４において９７段目（９．８ｎｓ≒１０１ｐｓ×９７段）が、３画素目用の精密遅延生成回路３４において１３４段目（１３．５ｎｓ≒１０１ｐｓ×１３４段）がそれぞれイネーブルに、それ以外がディスエーブルとなっている。これにより、６４０の各画素の精密遅延生成回路３４において最適な遅延段数が選択されることになる。

同様に、例えば、キャリブレーション回路によって遅延素子の１段あたりの遅延時間が標準状態より短い９９ｐｓであると算出されると、ルックアップテーブル選択器４５によってＬＵＴ１選択信号が１〜６４０の各ピクセルに対するイネーブル信号選択器に送られ、各イネーブル信号選択器とルックアップテーブルＬＵＴ１とが接続される。ここで、ルックアップテーブルＬＵＴ１は遅延素子の１段あたりの遅延時間が９９ｐｓとした場合の遅延段数がイネーブルとなっている。すなわち、１画素目用の精密遅延生成回路３４において５３段目（５．３ｎｓ≒９９ｐｓ×５３段）が、２画素目用の精密遅延生成回路３４において９９段目（９．８ｎｓ≒９９ｐｓ×９９段）が、３画素目用の精密遅延生成回路３４において１３６段目（１３．５ｎｓ≒９９ｐｓ×１３６段）がそれぞれイネーブルに、それ以外がディスエーブルとなっている。これにより、６４０の各画素の精密遅延生成回路３４において最適な遅延段数が選択されることになる。

このようにキャリブレーション回路３６における位相比較結果を受けてルックアップテーブル選択器４５が最適なルックアップテーブルを選択することにより、遅延生成回路３２で生成ができなかった２０ｎｓ未満の遅延が精密遅延生成回路３４によって精度よく生成されることになる。遅延生成回路３２による遅延と精密遅延生成回路３４による遅延とを組み合わせることで、各ピクセル位置に対応した遅延信号が生成される。この遅延信号は、さらにクロックパルス発生用遅延回路３４ａによって遅延が付加される。そして、クロックパルス発生用遅延回路３４ａの入力信号と出力信号との排他的論理和が各ピクセルにおけるクロックパルスとなる。これら各ピクセルにおけるクロックパルスの論理和出力が可変周期のピクセルクロックとなる。

以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。例えば、具体的な回路の構成は実施例に限定されず、例えば図７に示されるように適宜変更できるものである。図８は、各画素のクロックが少なくともシステムクロック１周期分以上の位相差をもっていることに着目したものである。すなわち、実施例のように各画素に対してそれぞれ精密遅延生成回路を用意しても、これらは同時に使用されることがないため、これらの精密遅延生成回路を１つにまとめることができる。この例では、各画素用の遅延段数選択用イネーブル信号とデコード回路を付加して、精密遅延生成回路３４を各画素で共用する構成をとったものである。

また、走査部としてＭＥＭＳミラーを用いた例を示したが、これに限定されず、例えば走査部としてポリゴンミラーを用いても構わない。光源からのレーザ光が照射されたポリゴンミラーを２次元走査する際に、ポリゴンミラーを等角速度で回転させると、走査位置によってレーザ光の走査速度が異なる。そこで、この走査速度に応じて可変クロックを生成することにより、最適な画像データの読み出しを行うことができる。

また、遅延部としてＣＭＯＳインバータによって構成される遅延素子を用いた例を示したが、これに限定されず、例えば、抵抗とキャパシタによる遅延回路など、所定の遅延を発生させることができれば他の方法で遅延部を構成しても構わない。また、遅延素子の１段あたりの遅延量が１００ｐｓである例を示したが、これに限定されるものではなく、要求される精度によって適宜決められるものである。

また、水平描画率、水平画素数、水平走査周波数等の値についても実施例に限定されるものでなく、さらに、これらの値を変更させた場合にはＤＦＦの１段あたりの遅延時間を調整させるべくシステムクロックの周波数も適宜変更されるものである。

１画像表示装置
１０画像データ用バッファ
１１変調信号生成部
２０レーザ駆動回路
２５レーザ光源
３０可変クロック生成回路
４０遅延段数選択部
５５ＭＥＭＳミラー（走査部）

Claims

走査部によって光源からの光を走査して画像を表示する画像表示装置であって、
表示画像の１ピクセル毎に、複数段直列に接続された遅延部の段数を変化させて前記走査部の駆動に応じたパルス幅の異なる可変周期のピクセルクロックを生成する可変クロック生成部と、
該可変クロック生成部に対して前記遅延部の段数を選択するための制御信号を出力する遅延段数選択部と、
画像信号及び前記可変周期のピクセルクロックが入力されて、前記可変周期のピクセルクロックに同期した画像信号を前記光源に出力する画像データ用バッファと、
を備えることを特徴とする画像表示装置。
前記可変クロック生成部は、
前記遅延部の遅延時間を推定するキャリブレーション回路と、
所定の周期のシステムクロックが入力され、該システムクロックの１周期分の単位刻みで遅延を生成する遅延生成回路と、
前記システムクロックの周期単位の遅延クロックを入力し、前記遅延部の１段分の単位刻みで遅延を付加する精密遅延生成回路と、
前記遅延生成回路と前記精密遅延生成回路とを接続する論理回路とを有し、
前記キャリブレーション回路によって前記精密遅延生成回路による遅延を校正することを特徴とする請求項１記載の画像表示装置。
前記キャリブレーション回路は、
直列接続した複数の遅延部によって前記システムクロックの１周期分に相当する遅延を生成し、これを前記システムクロックと比較することによって遅延部の遅延時間を算出することを特徴とする請求項２記載の画像表示装置。
前記遅延段数選択部は、前記遅延部の段数を変化させるための遅延段数情報によって構成される複数のルックアップテーブルを有すること特徴とする請求項１記載の画像表示装置。
前記可変クロック生成部は、前記遅延部の遅延時間を推定するキャリブレーション回路を有し、該キャリブレーション回路からの信号に基づいて前記複数のルックアップテーブルから１つを選択することを特徴する請求項４記載の画像表示装置。