JP2011223538A - Multiple-reflection compensation circuit - Google Patents
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Abstract
Description
本発明は、高速信号を、縦続接続された特性の異なる、複数の線路を経由して負荷に伝送する際に発生する多重反射を抑制あるいは補償し、負荷端に乱れのない波形を供給する方法に関する。 The present invention is a method for suppressing or compensating for multiple reflections that occur when a high-speed signal is transmitted to a load via a plurality of lines having different characteristics connected in cascade, and to supply a waveform without disturbance to the load end. About.
高速信号、特にクロック信号のように信号品質を重視する信号を複数個所に分配する際には、インピーダンスの非整合による反射による波形乱れや、信号間のタイミングのずれ、すなわち、スキューを考慮し、それらを抑制する必要がある。これらの信号の分配方法は、おおむね以下の3つの方法が用いられることが多い。 When distributing high-speed signals, especially signals that emphasize signal quality, such as clock signals, in consideration of waveform disturbance due to reflection due to impedance mismatching and timing deviation between signals, that is, skew, There is a need to suppress them. In general, the following three methods are often used for the distribution of these signals.
第1は、図1に示すように、負荷と同じ個数(以下n個)の駆動回路(ドライバ)から負荷に対して1対1に伝送する方式である。この場合には、各ドライバの出力インピーダンスを線路の特性インピーダンスに対して適切に選択するなどの方法をとれば反射による波形乱れは回避できるが、複数のドライバ間の信号のタイミングのずれ、すなわち、スキューが生じる。また、複数のドライバを用いることによる部品点数の増加と配線領域を占有する短所が存在する。 As shown in FIG. 1, the first is a system in which transmission is performed on a one-to-one basis with respect to a load from the same number (hereinafter n) of drive circuits (drivers) as the load. In this case, if a method such as appropriately selecting the output impedance of each driver with respect to the characteristic impedance of the line is taken, the waveform disturbance due to reflection can be avoided, but the signal timing shift between a plurality of drivers, that is, Skew occurs. Further, there are disadvantages in that the number of parts is increased by using a plurality of drivers and the wiring area is occupied.
第2は、図2に示すように、一つのドライバから、複数の負荷までの途中まで1本の線で配線し、途中から分岐して複数の負荷に分配する、いわゆるトーナメント方式である。この回路は、141、142、...、14nのすべての線路の遅延時間が等しいときに、図3の二つの線路が縦続接続された等価回路となる。図2におけるドライバ側の線路12およびレシーバに接続する線路の141、142、...、14nの特性インピーダンスを、いずれもZ0とすると、141、142、...、14nを並列接続した図3の負荷側の線路14の特性インピーダンスは等価的にその1/nのZ0/nとなる。このため、図3において、線路12と線路14との接続点13において、特性インピーダンスの非整合による反射が生じ、その結果波形が乱れる。なお、141、142、...、14nの線路の遅延時間が互いに等しくないときには、さらに、新たな複雑な反射が生じ、波形乱れが発生するため、通常は、あえてこのように異なる遅延時間を選択することはしない。As shown in FIG. 2, the second is a so-called tournament system in which wiring is performed by one line from one driver to a plurality of loads, branching from the middle, and distributing to a plurality of loads. This circuit includes 141, 142,. . . , 14n when the delay times of all the lines are equal, an equivalent circuit in which the two lines in FIG. 2 on the driver side in FIG. 2 and the
第3は、図4に示すように、配線をいもづる式に負荷を順につないで信号を順次伝達する、フライバイ(Fly−by)方式である。この場合には、インピーダンス整合を的確に行えば、各負荷点における波形乱れを回避できるが、負荷に到達する信号には配線長による遅延による時間差が存在するため、それを何らかの方法で補正する必要がある。 As shown in FIG. 4, the third is a fly-by system in which signals are sequentially transmitted by sequentially connecting loads to an equation based on wiring. In this case, if the impedance matching is performed accurately, waveform disturbance at each load point can be avoided, but there is a time difference due to the delay due to the wiring length in the signal that reaches the load. There is.
以上の従来技術では、それぞれ解決すべき課題があり、実装密度と性能あるいは費用とを見比べて妥協点を見いだす必要があった。例えば、本技術の代表的な適用分野である、メモリモジュールへのクロック供給方式は、DDR2までは、第2のトーナメント方式をとっていたが、その次の世代のDDR3では、高速化に伴う波形乱れに対処できなくなり、複雑な遅延量の調整が必要になるものの、波形品質を優先して、第3のフライバイ方式が採用されるようになった。 In the above conventional technologies, there are problems to be solved, and it is necessary to find a compromise by comparing mounting density with performance or cost. For example, the clock supply method to the memory module, which is a typical application field of the present technology, used the second tournament method until DDR2, but in the next generation DDR3, the waveform accompanying the increase in speed Although the disturbance cannot be dealt with and complicated adjustment of the delay amount is required, the third fly-by method has been adopted in favor of the waveform quality.
従来技術に記載した、第2のトーナメント方法は、波形乱れが生じるものの、回路が簡単で配線領域も少ない経済的な分配方法で、これまでメモリ素子にクロックを供給するような場合に多用されてきた。この方法は、多重反射による極めて複雑な波形乱れを生じるが、多重反射の原因を解明することによって、それを回避する方法を見つけることが最大の課題であり、この課題解決により簡単かつ高品質の波形を得ることができる。また、この方式は、図3に示すように、特性インピーダンスが異なる線路の縦続接続に等価的に置き換えられる。したがって、この配線方法の課題解決は、トーナメント方式によるクロックの分配に限らず、一般的な縦続接続線路の解決にもなる。 The second tournament method described in the prior art is an economical distribution method in which the circuit is simple and the wiring area is small, although waveform distortion occurs, and has been widely used in the case where a clock is supplied to a memory element so far. It was. Although this method causes extremely complicated waveform disturbances due to multiple reflection, finding the way to avoid it by elucidating the cause of multiple reflection is the biggest challenge. A waveform can be obtained. Further, as shown in FIG. 3, this system is equivalently replaced with a cascade connection of lines having different characteristic impedances. Therefore, the solution of the problem of the wiring method is not limited to the clock distribution by the tournament method, but also a general cascade connection line.
信号源から負荷までの信号伝達は、いわゆる伝達関数によってその応答が決まる。伝達関数は周波数関数として表されることが多い。伝達関数の周波数特性が平坦な場合には時間関数の乱れがなくなり、逆に周波数関数が平坦ではない場合には時間関数も乱れる。図5は、ある伝送系の周波数特性を、図6は図5の周波数特性に対応した時間応答をそれぞれ示す。両図とも、線路の特性インピーダンスZ0=50Ωに対して、ドライバの出力抵抗R1を、11Ω、33Ω、50Ωと変えた場合の応答であり、R1がZ0に近いほど周波数応答、時間応答ともに乱れが少なくなることが分かる。周波数応答と時間応答とはフーリエ変換によって相互に変換が可能である。The response of signal transmission from the signal source to the load is determined by a so-called transfer function. The transfer function is often expressed as a frequency function. When the frequency characteristic of the transfer function is flat, the time function is not disturbed. Conversely, when the frequency function is not flat, the time function is also disturbed. FIG. 5 shows a frequency characteristic of a certain transmission system, and FIG. 6 shows a time response corresponding to the frequency characteristic of FIG. In both figures, the response when the output resistance R 1 of the driver is changed to 11Ω, 33Ω, and 50Ω with respect to the characteristic impedance Z 0 = 50Ω of the line, the frequency response and time as R 1 becomes closer to Z 0. It can be seen that the response is less disturbed. The frequency response and the time response can be mutually converted by Fourier transform.
平坦ではない周波数応答の元の伝達関数に、その逆数を乗じることによって周波数特性を平坦にすることは、古くは放送やテープ録音の際の高域周波数のノイズを抑制するためのプリエンファシスに対するディエンファシス方式や、高速伝送の際の線路の周波数特性を補正するためのイコライザ回路などですでに応用されている。 By flattening the frequency response by multiplying the original transfer function of the non-flat frequency response by its reciprocal, it has long been a deemphasis to pre-emphasis to suppress high-frequency noise during broadcasting and tape recording. It has already been applied in emphasis systems and equalizer circuits for correcting the frequency characteristics of lines during high-speed transmission.
本発明の課題のように複数の異なる特性インピーダンスの線路を縦続接続した際の伝達関数は、複雑で、その逆関数は数学的には求まっても、実際の回路に適用することは一見困難にみえる。ところが、この逆関数は、時間遅れと重みを加えた加減算のみで表される簡単な式であり、平坦な周波数特性、さらには、乱れのない波形伝送を行えることが分かった。 The transfer function when a plurality of lines having different characteristic impedances are cascade-connected as in the present invention is complex, and its inverse function can be obtained mathematically, but it is difficult to apply to an actual circuit at first glance. I can see. However, this inverse function is a simple expression expressed only by addition and subtraction with a time delay and a weight added, and it has been found that flat frequency characteristics and waveform transmission without disturbance can be performed.
図7は、従来技術で述べた第2の方法の、負荷の数が2の最も簡単な例であり、図8はその等価回路である。図7において、ドライバ側の線路30の特性インピーダンスをZ1、伝搬遅延時間をτ1とし、負荷側の線路51および52の特性インピーダンスをいずれもZ20、伝搬遅延時間をいずれもτ2とすると、図8の等価回路では負荷側の線路の特性インピーダンスは、図7の負荷側の線路の特性インピーダンスの半分、すなわち、Z2=Z20/2になり、この接続点における特性インピーダンスの違いによる反射で波形乱れが生じる。FIG. 7 shows the simplest example of the second method described in the prior art with the number of loads being 2, and FIG. 8 is an equivalent circuit thereof. In FIG. 7, it is assumed that the characteristic impedance of the driver-
上記の技術課題を解決するために、図8の特性インピーダンスの異なる2本の線路を縦続接続した回路において、まず伝達関数を求める。簡単のために、ドライバの出力抵抗R1を線路の特性インピーダンスの1/3、すなわち、R1=Z0/3に選び、負荷側は開放、それぞれの配線の伝搬遅延時間を等しくτとする。伝達関数F(ω)を周波数fに対する角周波数ω=2πfの関数として表すと、F(ω)は、
伝達関数は、主に反射波形を求めるために使われるため、[数2]の級数と、その時間応答の[数4]を得ることが目的であった。発明者は[数1]の分母が簡単な形をしていることに着目した。[数1]の分子のe−jω2τは、ドライバから負荷までの伝搬時間2τの遅延を意味するので、[数1]にその分母、すなわち、
ここで、V22(ω)=G(ω)×V10(ω)を考えると、V22(ω)は、元の信号V10(ω)に反射補償信号G(ω)を乗じたものであり、[数5]のG(ω)を用いると、その時間応答ν22(t)は、
請求項1の発明は、ドライバと、少なくとも2本の特性インピーダンスの異なる線路を縦続接続した線路と、レシーバとを含む回路において、ドライバから送出する予定の信号に、ドライバを含む線路の伝達関数の、時間遅れ分を差し引いた関数の逆数、すなわち、反射補償信号を乗じることによって、負荷端では元の信号の単なる時間遅れのみ、すなわち、伝送によって生じる波形歪みをなくした信号が得られることを原理とする。 The invention according to
R1=Z0/3としたり、すべての配線長を等しくしたり、負荷の数を2としたり、あるいは、負荷側を開放としたりすることは、本発明を簡単に説明するためのもので、実現のための制約ではない。ドライバの出力抵抗をR1、負荷側の終端抵抗をR2、ドライバ側の線路と負荷側の線路の特性インピーダンスと伝搬遅延とをそれぞれ、Z1、τ1およびZ2、τ2とした、2段階の縦続接続した回路の場合の一般的な伝達関数F(ω)の、時間遅れ分
さらに、分配が2段階以上の場合でも、反射補償信号G(ω)は、遅延と加減算とで実現できる。例えば、2段階のときには、ドライバ側から負荷側の3種の線路の遅延を、τ1、τ2およびτ2とすると、必要な遅延は2τ1、2τ2、2τ3、2(τ1+τ2)、2(τ2+τ3)、2(τ3+τ1)および2(τ1+τ2+τ3)の最大で7個である。Further, even when the distribution is performed in two or more stages, the reflection compensation signal G (ω) can be realized by delay and addition / subtraction. For example, in the case of two stages, if the delays of the three types of lines from the driver side to the load side are τ 1 , τ 2 and τ 2 , the required delays are 2τ 1 , 2τ 2 , 2τ 3 , 2 (τ 1 + τ 2 ), 2 (τ 2 + τ 3 ), 2 (τ 3 + τ 1 ) and 2 (τ 1 + τ 2 + τ 3 ) at maximum.
なお、[数5]のG(ω)、あるいは[数7]のν22(t)の最終的な振幅は1であるが、分配が2段階のときの一般的な反射補償信号[数9]から最終的な振幅を求めると、1+R1/R2となって、1を超えるため、いわゆるダイナミックレンジ、すなわち、回路の電源電圧から決定される信号振幅の制限が生じる。このため、信号振幅がダイナミックレンジ内に収まるように、反射補償信号の信号振幅を低く抑える必要がある。逆に、ダイナミックレンジに余裕があるときには、振幅を大きくする要求も生じる。請求項2の発明は、必要とする信号振幅を得るために、伝達関数の、時間遅れ分を差し引いた関数の逆数に固定値を乗じた信号を反射補償信号として用いることを原理とする。The final amplitude of G (ω) in [Equation 5] or ν 22 (t) in [Equation 7] is 1, but a general reflection compensation signal [Equation 9] when the distribution is in two stages. ], The final amplitude is 1 + R 1 / R 2 and exceeds 1, so that a so-called dynamic range, that is, a limitation on the signal amplitude determined from the power supply voltage of the circuit occurs. For this reason, it is necessary to keep the signal amplitude of the reflection compensation signal low so that the signal amplitude falls within the dynamic range. Conversely, when there is a margin in the dynamic range, there is a demand for increasing the amplitude. The second aspect of the invention is based on the principle that a signal obtained by multiplying the reciprocal of the transfer function minus the time delay by a fixed value is used as the reflection compensation signal in order to obtain the required signal amplitude.
[数5]のG(ω)を元の信号に乗じることは、[数8]に示すように、元の波形の半分の振幅の信号を2τ遅れで減算し、さらに、同じく元の波形の半分の振幅の信号を4τ遅れで加算することを意味する。一般化した[数9]も元の波形の定数倍を線路の遅延時間に応じた遅延時間ごとに加算または減算することを意味する。当然ながら、この定数の符号が正なら加算、負なら減算である。請求項3の発明は、所期の反射補償信号を得るために、遅延と加減算とで実現することを原理とする。 Multiplying the original signal by G (ω) in [Equation 5] subtracts a signal having half the amplitude of the original waveform with a delay of 2τ as shown in [Equation 8], This means that half amplitude signals are added with a delay of 4τ. The generalized [Equation 9] also means that a constant multiple of the original waveform is added or subtracted for each delay time corresponding to the delay time of the line. Of course, if the sign of this constant is positive, it is addition, and if it is negative, it is subtraction. The third aspect of the invention is based on the principle that it is realized by delay and addition / subtraction in order to obtain an intended reflection compensation signal.
請求項4の発明は、縦続接続された複数の線路のうち、少なくとも1本が複数の線路の並列接続された線路であることを特徴とするものである。単なる縦続接続の場合には、それぞれの線路の特性インピーダンスを等しく選ぶことは比較的簡単であるが、複数の線路を並列接続した場合の等価的な特性インピーダンスは、その本数に反比例するため、縦続接続した線路間で特性インピーダンスを等しく選ぶことは容易ではない。このような場合に、本発明は大きく効果を発揮する。 The invention according to
反射補償信号に含まれる時間の関数には、縦続接続された複数の線路が有する遅延時間の整数倍の時間の項およびそれらの和が含まれる。これらの時間は、縦続接続された複数の線路と同じ配線長の信号を複数本用いることにより得られる。請求項5の発明は、反射補償信号を得るために、回路を構成する少なくとも2本の線路と同じ単位長当たりの遅延時間の線路を複数用いて、それらの組み合わせで、遅延を実現することを特徴とするものである。 The function of time included in the reflection compensation signal includes a time term that is an integral multiple of the delay time of a plurality of cascaded lines and their sum. These times are obtained by using a plurality of signals having the same wiring length as a plurality of cascade-connected lines. The invention of
従来技術の一例として、図8の回路において、R1=Z1/3、R2=∞、Z2=Z1/2、τ1=τ2=τとしたときの、時間幅(以下単に幅)の広い矩形波を加えたときの時間応答を図9に、幅の狭い矩形波を加えたときの時間応答を図10にそれぞれ示す。2本の線路の接続点における反射の影響で、波形は大きく乱れ、特に、幅の狭い矩形波の場合には、反射と繰り返し周期とが重なり、極めて特異な時間応答を示す。図11および図12は、負荷側の配線14の遅延時間τ2をドライバ側の配線12の遅延時間τ1の0.6倍にしたときの広いパルス幅と狭いパルス幅とに対するそれぞれ時間応答である。τ1=τ2=τのときよりもさらに複雑な波形乱れが生じる。As an example of the prior art, in the circuit of FIG. 8, R 1 = Z 1/ 3,
図13は、[数3]を図示したものである。まず時刻0において振幅1で立ち上がり、時刻2τで1/2の振幅を減算し、さらに、時刻4τで1/2の振幅を加算したものである。この波形をドライバから送出する予定の信号に乗じると図14のようになり、この図14の信号を図8の信号源10に加えると、負荷端15の波形は、図15のように、全く波形乱れのないものとなる。図16、図17および図18は、それぞれ、図13、図14および図15のパルス幅を狭くした場合の例である。 FIG. 13 illustrates [Equation 3]. First, it rises at
図19は、負荷側の配線14の遅延時間τ2をドライバ側の配線30の遅延時間τ1の半分にしたときの反射補償信号である。図13に比べると、補償タイミングが一つ増加するものの、依然として、非常に単純な波形である。FIG. 19 shows a reflection compensation signal when the delay time τ 2 of the load-
図20は最も基本的な実施形態である。[数3]右辺の1に相当する201と、同じく右辺の−1/2e−jω2τに相当する202、および、同じく右辺の1/2e−jω4τに相当する203を加算して得られる反射補償信号21を、元の波形の信号10に乗じてドライバから送出する信号22を得る。反射補償信号21は例えば、図13、あるいは図16に相当し、ドライバから送出する信号22は、図14あるいは図17に相当する。負荷端15における信号23は元の信号10の単なる時間遅れのみ、すなわち、伝送によって生じる波形歪みをなくした信号である。FIG. 20 shows the most basic embodiment. [ Equation 3] A reflection compensation signal obtained by adding 201 corresponding to 1 on the right side, 202 corresponding to −1 / 2e− jω2τ on the right side, and 203 corresponding to 1 / 2e− jω4τ on the right side. 21 is multiplied by the
本発明は、遅延と加減算のみで実現できるため、その実施も容易である。遅延を得る方法は、ゲート遅延やDLL(Delay Locked Loop)による方法もあるが、本発明を実施するにあたっての必要とする遅延時間は、例えば、伝搬遅延時間が等しい2本の線路の縦続接続の場合に、元の配線の伝搬遅延τに対して、2τ、4τの二つの配線遅延により決定できるために、極めて再現性よく容易に実現できる。図21はドライバ側の配線12の伝搬遅延τと同じ遅延を有する二つの配線121および122により元の信号を2τ遅延させ、それを−1/2倍し、同じく二つの配線123、124、143および144により元の信号を4τ遅延させ、それを1/2倍して、元の信号の1倍と合わせて加算器8で加算し、20の信号を得る。3本の線路を縦続接続した場合には、同じく、元の配線の伝搬遅延τ1、τ2およびτ3を組み合わせた、2τ1、2τ2、2τ3、2(τ1+τ2)、2(τ2+τ3)、2(τ3+τ1)、2(τ1+τ2+τ3)の七つの配線遅延により決定できるために、同様に極めて再現性よく容易に実現できる。Since the present invention can be realized only by delay and addition / subtraction, its implementation is also easy. There are gate delay and DLL (Delay Locked Loop) methods for obtaining the delay, but the delay time required to implement the present invention is, for example, a cascade connection of two lines having the same propagation delay time. In this case, since it can be determined by two wiring delays of 2τ and 4τ with respect to the propagation delay τ of the original wiring, it can be easily realized with extremely high reproducibility. In FIG. 21, the original signal is delayed by 2τ by two
図22は、ドライバから送出する予定の信号と反射補償信号との乗算に、乗算型乗算型デジタル・アナログ変換器(以下DAコンバータ)を用いる基本的な実施例である。ドライバから送出する予定の信号1をDAコンバータの基準入力25に加え、反射補償信号をデジタル入力26とすることを特徴とするものである。デジタル入力が固定値1ならば、DAコンバータ出力にはドライバから送出する予定の信号がそのまま出力され、タイミングと振幅を与えることにより任意の反射補償信号を得ることができ、DAコンバータ出力27にはドライバから送出する予定の信号と反射補償信号との積が得られる。 FIG. 22 shows a basic example in which a multiplication type digital-to-analog converter (hereinafter referred to as a DA converter) is used for multiplying a signal to be transmitted from a driver and a reflection compensation signal. The
図23は差動増幅器を用いた実施例である。遅延は実際の回路に用いられる線路の2倍を単位として用い、加減算はアナログ的に、差動回路で行う。 FIG. 23 shows an embodiment using a differential amplifier. The delay is used in units of twice the line used in the actual circuit, and the addition / subtraction is performed in an analog manner by a differential circuit.
図24は、互いに等しい電流源を抵抗により分流させた他の実施例である。電流スイッチ回路に既製品を用いることができる。 FIG. 24 shows another embodiment in which current sources that are equal to each other are shunted by resistors. Off-the-shelf products can be used for the current switch circuit.
本技術の代表的な適用分野である、メモリモジュールへのクロック供給方式は、DDR2まではトーナメント方式が使われていた。ドライバの駆動能力や終端抵抗を最適に選んで、波形乱れを最小限に抑えてぎりぎりの設計をしていたが、次世代の高速なDDR3になると、この方式の限界に達し、タイミング調整が必要なフライバイ方式が標準として設定された。本分野は、いったん業界で標準が設定されると、その技術の世代では継続して使用され、途中で標準が変更されることはほとんどない。しかし、メモリモジュールを使用しないアプリケーション、例えば、メモリモジュールを用いないノートパソコンの一部や組み込み型コンピュータなどでは、標準に縛られないため、適用される可能性は極めて高い。 As a clock supply method to the memory module, which is a typical application field of the present technology, a tournament method is used until DDR2. The driver's driving ability and termination resistance were selected optimally, and the design was limited to minimize waveform disturbance. However, when the next-generation high-speed DDR3 is reached, the limit of this method is reached and timing adjustment is required. The standard fly-by method was set as a standard. This field is used continuously by the generation of the technology once a standard is set in the industry, and the standard is rarely changed along the way. However, in applications that do not use a memory module, for example, a part of a notebook personal computer or an embedded computer that does not use a memory module, there is a high possibility that it will be applied because it is not tied to the standard.
10は伝送する元の信号、11、111、112、11nは元の信号を送り出すドライバ、12、121、122、12nはドライバに接続される線路、13、131、132、13nはドライバに接続される線路とレシーバに接続される線路との接続点、14、141、142、14nはレシーバに接続される線路、15、151、152、15nはレシーバ入力、16、161、162、16nはレシーバ、17、171、172、17nはいもづる接続される線路、18は加算器、19は乗算器、20、201、202、20nは元の信号に係数をかけて遅延した信号、21は加算された信号、22は乗算された信号、23はレシーバ入力信号、24はDAコンバータ、25はDAコンバータの基準入力、26はDAコンバータのデジタル入力、27はDAコンバータの出力、28、281、282、283および291、292、293はバッファである。 10 is an original signal to be transmitted, 11, 111, 112, and 11n are drivers that send out the original signal, 12, 121, 122, and 12n are lines connected to the driver, and 13, 131, 132, and 13n are connected to the driver. Are connected to the receiver, 14, 141, 142, 14n are connected to the receiver, 15, 151, 152, 15n are receiver inputs, 16, 161, 162, 16n are receivers, 17, 171, 172, and 17 n are connected lines, 18 is an adder, 19 is a multiplier, 20, 201, 202, and 20 n are signals delayed by applying a coefficient to the original signal, and 21 is an added signal , 22 is a multiplied signal, 23 is a receiver input signal, 24 is a DA converter, 25 is a reference input of the DA converter, and 26 is a digital signal of the DA converter. Le inputs, 27 outputs of the DA converter, 28,281,282,283 and 291, 292, and 293 is a buffer.
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