JP2011222057A - メモリシステム - Google Patents
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Abstract
【解決手段】フラッシュEEPROM 及び RAM とこれらを制御する制御回路を有するメモリシステムにおいて、EEPROM は第1,第2記憶領域を有し、制御回路は、消去単位のうちで使用中のブロック領域のデータを格納する第1リスト21と、消去単位のうちで未使用又は使用済みで無効となったブロック領域のデータを格納する第2リスト22と、第2記憶領域に対して使用済みで無効となったブロック領域のデータを格納する第3リスト23と、第1記憶領域に対して使用済みで無効となったブロック領域のデータを格納する第4リスト24とを管理し、且つ第3又は第4リスト23,24の格納データが一杯になった時点で、第3又は第4リスト23,24に格納されたブロック領域のデータを第2リスト22へ追い出す。
【選択図】 図6
Description
図1は、本発明の第1の実施形態に係るメモリシステムのハードアェア構成の一例を示す。このメモリシステム10においては、フラッシュメモリ(本例では、NANDメモリ)11と、このNANDメモリ11を制御するコントローラ(NAND制御回路)12と、ランダムアクセスメモリ(RAM)13と、このRAM13を制御するコントローラ(RAM制御回路)14とを有する。ここで、NANDメモリ11は、データ用途が異なる少なくとも第1の記憶領域および第2の記憶領域を有する。本例では、NANDメモリ11は、主に大容量のデータ(大データ)を記憶する主記憶領域(ユーザデータ領域)111や、小容量のデータ(小データ)を扱うキャッシュ領域(以下、NANDキャッシュと記す)112を有する。RAM13は、NANDメモリ11のデータ消去時の退避領域や、NANDメモリ11のデータ読出し・書き込み用のキャッシュ領域などを有する場合を想定している。
Claims (4)
- 読み書き単位と消去単位が異なるフラッシュEEPROMメモリおよびRAMと、前記フラッシュEEPROMメモリおよびRAMを制御する制御回路を有するメモリシステムにおいて、
前記フラッシュEEPROMメモリは、格納するデータの用途が異なる少なくとも第1の記憶領域および第2の記憶領域を有し、
前記制御回路は、
前記フラッシュEEPROMメモリにおける消去単位のうちで、前記第1の記憶領域または第2の記憶領域として使用中のブロック領域を示すデータを格納する第1のリストと、
前記消去単位のうちで、未使用のブロック領域または使用済みで無効となったブロック領域を示すデータを格納する第2のリストと、
前記フラッシュEEPROMメモリに対する消去間隔を確保するために用意され、前記第2の記憶領域に対応して使用済みで無効となったブロック領域を示すデータを格納する第3のリストと、
前記フラッシュEEPROMメモリに対する消去間隔を確保するために用意され、前記第1の記憶領域に対応して使用済みで無効となったブロック領域を示すデータを格納する第4のリストと、
を管理し、且つ前記第3のリストまたは第4のリストの格納データが一杯になった時点で、当該第3のリストまたは第4のリストに格納されたブロック領域を示すデータを前記第2のリストへ追い出す機能を有し、
前記第3のリストおよび第4のリストはそれぞれの記憶可能な最大のデータエントリ数が互いに異なることを特徴とするメモリシステム。 - 前記第1の記憶領域は、主記憶領域であり、前記第2の記憶領域は、前記第1の記憶領域に対するキャッシュ領域であり、前記第4のリストの最大データエントリ数が前記第3のリストの最大データエントリ数より少ないことを特徴とする請求項1記載のメモリシステム。
- 前記制御回路は、前記第3のリストまたは第4のリストの格納データの中で一定期間経過したデータを優先して前記第2のリストへ登録する機能を有することを特徴とする請求項1記載のメモリシステム。
- 前記制御回路は、前記第2のリストのデータ中に前記第1のリストへ登録する候補がない場合、前記主記憶領域として前記ブロック領域を使用する際は前記第4のリストからデータを選択して前記第1のリストへ登録し、前記キャッシュ領域として前記ブロック領域を使用する際は前記第3のリストからデータを選択して前記第1のリストへ登録する機能を有することを特徴とする請求項2記載のメモリシステム。
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