JP2011216961A

JP2011216961A - Solid-state imaging apparatus, method of driving the same and electronic device

Info

Publication number: JP2011216961A
Application number: JP2010080513A
Authority: JP
Inventors: Takashi Machida; 貴志町田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2011-10-27

Abstract

PROBLEM TO BE SOLVED: To increase the maximum storage charge amount of a charge holding part for holding charges generated in a photoelectric conversion part without lowering the optical characteristics of a solid-state imaging apparatus.SOLUTION: A CMOS image sensor has a plurality of unit charges including a photodiode, a memory part, a floating diffusion region, a first transfer gate for controlling the potential of an TRX barrier and the potential of the memory part and transferring charges from the photodiode to the memory part, and a second transfer gate for transferring the charges from the memory part to the floating diffusion region. When ending the transfer of the charges from the photodiode to the memory part, a transfer gate TRX is turned off, and when the height of the TRX barrier becomes higher than a PD depletion potential, the potential of a power supply VDA is set to VDA(L), and the potential of the photodiode is set to a potential between the potential of the TRX barrier and the PD depletion potential. This invention is applicable to the CMOS image sensor corresponding to a global shutter, for instance.

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関し、特に、グローバルシャッタに対応した固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関する。 The present invention relates to a solid-state imaging device, a driving method for a solid-state imaging device, and an electronic device, and more particularly, to a solid-state imaging device corresponding to a global shutter, a driving method for a solid-state imaging device, and an electronic device.

従来、ＣＭＯＳイメージセンサの電子シャッタの方式として、ローリングシャッタ（フォーカルプレインシャッタ）方式が普及している。ローリングシャッタ方式では、２次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画素行ごとに露光期間にズレが生じる。その結果、被写体が動いている場合などに撮影した画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写る。 Conventionally, a rolling shutter (focal plane shutter) system has been widely used as an electronic shutter system for CMOS image sensors. In the rolling shutter system, a large number of two-dimensionally arranged pixels are sequentially scanned for each pixel row to reset the signal, so that a deviation occurs in the exposure period for each pixel row. As a result, the captured image is distorted when the subject is moving. For example, when a picture of a vertical object moving in the horizontal direction is taken, it appears as if it is tilted.

そこで、ＣＭＯＳ高速度イメージセンサ用の全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。 Therefore, an all-pixel simultaneous electronic shutter for a CMOS high-speed image sensor has been developed. The all-pixel simultaneous electronic shutter is an operation in which exposure is started simultaneously for all pixels effective for imaging and the exposure is simultaneously ended, and is also called a global shutter (global exposure).

図１は、特許文献１に提案されている、全画素同時電子シャッタ動作が可能な固体撮像装置（ＣＭＯＳイメージセンサ）の単位画素の構成の一例を示している。単位画素１１Ａは、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持（蓄積）する電荷保持領域（以下、「メモリ部」と記述する）を有している。 FIG. 1 shows an example of the configuration of unit pixels of a solid-state imaging device (CMOS image sensor) proposed in Patent Document 1 and capable of simultaneous electronic shutter operation for all pixels. In addition to the floating diffusion region (capacitance), the unit pixel 11A has a charge holding region (hereinafter referred to as “memory unit”) that holds (accumulates) the photocharge transferred from the photoelectric conversion element.

単位画素１１Ａは、光電変換素子として、例えばフォトダイオード（ＰＤ）２１を有している。フォトダイオード２１は、例えば、Ｎ型基板３２上に形成されたＰ型ウェル層３３に対して、Ｐ型層３４を基板表面側に形成してＮ型埋め込み層３５を埋め込むことによって形成される埋め込み型フォトダイオードである。フォトダイオード２１は、光電変換により、入射光量に応じた電荷量の光電荷（以下、単に「電荷」と称する）を発生し、内部に蓄積する。 The unit pixel 11A has, for example, a photodiode (PD) 21 as a photoelectric conversion element. The photodiode 21 is formed, for example, by embedding an N-type buried layer 35 by forming a P-type layer 34 on the substrate surface side of a P-type well layer 33 formed on an N-type substrate 32. Type photodiode. The photodiode 21 generates photoelectric charge having a charge amount corresponding to the amount of incident light (hereinafter simply referred to as “charge”) by photoelectric conversion, and accumulates it inside.

第１転送ゲート（ＴＲＸ）２２は、ゲート電極２２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード２１に蓄積されている電荷をメモリ部（ＭＥＭ）２３に転送する。メモリ部２３は、ゲート電極２２Ａの下に形成されたＮ型の埋め込みチャネル３６によって形成され、第１転送ゲート２２によってフォトダイオード２１から転送された電荷を蓄積する。なお、ゲート電極２２と基板の間には絶縁膜２２Ｂが形成されている。 The first transfer gate (TRX) 22 transfers the charge accumulated in the photodiode 21 to the memory unit (MEM) 23 by applying a transfer pulse TRX to the gate electrode 22A. The memory unit 23 is formed by an N-type buried channel 36 formed under the gate electrode 22A, and accumulates the charges transferred from the photodiode 21 by the first transfer gate 22. An insulating film 22B is formed between the gate electrode 22 and the substrate.

第２転送ゲート（ＴＲＧ）２４は、ゲート電極２４Ａに転送パルスＴＲＧが印加されることにより、メモリ部２３に蓄積されている電荷を浮遊拡散領域（ＦＤ：Floating Diffusion）２５に転送する。浮遊拡散領域２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート２４によってメモリ部２３から転送された電荷を電圧に変換する。なお、ゲート電極２４Ａと基板の間には絶縁膜２４Ｂが形成されている。 The second transfer gate (TRG) 24 transfers charges accumulated in the memory unit 23 to a floating diffusion region (FD) 25 by applying a transfer pulse TRG to the gate electrode 24A. The floating diffusion region 25 is a charge-voltage conversion unit made of an N-type layer, and converts the charge transferred from the memory unit 23 by the second transfer gate 24 into a voltage. An insulating film 24B is formed between the gate electrode 24A and the substrate.

リセットトランジスタ２６は、電源ＶＤＢと浮遊拡散領域２５との間に接続されている。リセットトランジスタ２６のゲート電極にリセットパルスＲＳＴが印加され、リセットトランジスタ２６がオンされることにより、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出される。 The reset transistor 26 is connected between the power supply VDB and the floating diffusion region 25. When the reset pulse RST is applied to the gate electrode of the reset transistor 26 and the reset transistor 26 is turned on, the floating diffusion region 25 is reset and charges are discharged from the floating diffusion region 25.

増幅トランジスタ２７のドレイン電極は電源ＶＤＯに接続され、ゲート電極は浮遊拡散領域２５に接続されている。選択トランジスタ２８のドレイン電極は増幅トランジスタ２７のソース電極に接続され、ソース電極は垂直信号線１２に接続されている。そして、選択トランジスタ２８のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ２８がオンされることにより、画素信号を読み出す対象となる単位画素１１Ａが選択される。すなわち、増幅トランジスタ２７は、選択トランジスタ２８がオンされているとき、浮遊拡散領域２５の電圧を示す信号を、垂直信号線１２に出力する。 The drain electrode of the amplification transistor 27 is connected to the power supply VDO, and the gate electrode is connected to the floating diffusion region 25. The drain electrode of the selection transistor 28 is connected to the source electrode of the amplification transistor 27, and the source electrode is connected to the vertical signal line 12. Then, a selection pulse SEL is applied to the gate electrode of the selection transistor 28, and the selection transistor 28 is turned on, whereby the unit pixel 11A that is a target for reading a pixel signal is selected. That is, the amplification transistor 27 outputs a signal indicating the voltage of the floating diffusion region 25 to the vertical signal line 12 when the selection transistor 28 is turned on.

単位画素１１Ａはさらに、電荷排出ゲート（ＡＢＧ）２９および電荷排出部（ＡＢＤ）３０を有している。電荷排出ゲート２９は、ゲート電極２９Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード２１に蓄積されている電荷を転送する。なお、ゲート電極２９Ａと基板の間には絶縁膜２９Ｂが形成されている。 The unit pixel 11 </ b> A further includes a charge discharge gate (ABG) 29 and a charge discharge unit (ABD) 30. The charge discharge gate 29 transfers the charge accumulated in the photodiode 21 by applying a control pulse ABG to the gate electrode 29A. An insulating film 29B is formed between the gate electrode 29A and the substrate.

電荷排出部３０は、Ｎ型層により構成され、電源ＶＤＡに接続されている。そして、電荷排出ゲート２９によってフォトダイオード２１から電荷排出部３０に転送された電荷は、電源ＶＤＡへと排出される。また、電荷排出ゲート２９および電荷排出部３０は、露光終了後の読み出し期間中にフォトダイオード２１が飽和して電荷が溢れるのを防ぐ作用をなす。 The charge discharging unit 30 is composed of an N-type layer and is connected to the power source VDA. Then, the charges transferred from the photodiode 21 to the charge discharging unit 30 by the charge discharging gate 29 are discharged to the power supply VDA. Further, the charge discharging gate 29 and the charge discharging unit 30 serve to prevent the photodiode 21 from being saturated and the charge from overflowing during the readout period after the exposure is completed.

次に、図２を参照して、単位画素１１Ａの駆動方法について説明する。なお、図２は、時刻ｔ１乃至時刻ｔ７における単位画素１１Ａのポテンシャル図を示している。また、図内のＴＲＸ、ＴＲＧ、ＲＳＴの文字の下に記載されている四角は、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴの状態を示している。黒塗りの四角は、そのパルスがオンされていることを示し、白抜きの四角は、そのパルスがオフされていることを示している。 Next, a driving method of the unit pixel 11A will be described with reference to FIG. FIG. 2 shows a potential diagram of the unit pixel 11A from time t1 to time t7. Further, the squares described below the characters TRX, TRG, and RST in the figure indicate the states of the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST. A black square indicates that the pulse is turned on, and a white square indicates that the pulse is turned off.

時刻ｔ１から時刻ｔ３までの期間は、入射光量に応じた電荷を全画素同時に蓄積する蓄積期間である。 A period from time t1 to time t3 is an accumulation period in which charges corresponding to the amount of incident light are accumulated simultaneously for all pixels.

具体的には、時刻ｔ１において、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、フォトダイオード２１、メモリ部２３、浮遊拡散領域２５の電荷が排出される。その後、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオフされ、全画素同時に露光が開始され、時刻ｔ２に示されるように、入射光量に応じた量の電荷がフォトダイオード２１に蓄積される。 Specifically, at time t1, the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST are turned on simultaneously for all the pixels, and the charges in the photodiode 21, the memory unit 23, and the floating diffusion region 25 are discharged. Thereafter, the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST are turned off, and exposure of all the pixels is started simultaneously. As shown at time t2, an amount of charge corresponding to the amount of incident light is accumulated in the photodiode 21.

時刻ｔ３において、全画素同時に転送パルスＴＲＸがオンされ、フォトダイオード２１に蓄積されている電荷がメモリ部２３に転送された後、転送パルスＴＲＸがオフされる。 At time t3, the transfer pulse TRX is turned on at the same time for all the pixels, and after the charges accumulated in the photodiode 21 are transferred to the memory unit 23, the transfer pulse TRX is turned off.

時刻ｔ４から時刻ｔ７までの期間は、蓄積した電荷を行単位で順に読み出す読み出し期間である。 A period from time t4 to time t7 is a reading period in which accumulated charges are sequentially read out in units of rows.

具体的には、時刻ｔ４において、リセットパルスＲＳＴがオンされ、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出された後、リセットパルスＲＳＴがオフされる。 Specifically, at time t4, the reset pulse RST is turned on, the floating diffusion region 25 is reset, and after charge is discharged from the floating diffusion region 25, the reset pulse RST is turned off.

時刻ｔ５において、電荷が排出された浮遊拡散領域２５の電圧（以下、リセットレベルと称する）を示す画素信号が読み出される。 At time t5, a pixel signal indicating the voltage of the floating diffusion region 25 from which the charge has been discharged (hereinafter referred to as a reset level) is read out.

時刻ｔ６において、転送パルスＴＲＧがオンされ、メモリ部２３に蓄積されている電荷が浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。 At time t6, the transfer pulse TRG is turned on, and the charge accumulated in the memory unit 23 is transferred to the floating diffusion region 25, and then the transfer pulse TRG is turned off.

時刻ｔ７において、浮遊拡散領域２５に蓄積されている電荷に基づく電圧（以下、信号レベルと称する）を示す画素信号が読み出される。その後、必要に応じて、時刻ｔ１の処理に戻り、次のフレームの蓄積期間が開始される。 At time t7, a pixel signal indicating a voltage (hereinafter referred to as a signal level) based on the charge accumulated in the floating diffusion region 25 is read out. Thereafter, if necessary, the process returns to the time t1, and the accumulation period of the next frame is started.

ここで、信号レベルに含まれるリセットノイズは、時刻ｔ５において読み出されるリセットレベルに含まれるリセットノイズと同等である。従って、信号レベルとリセットレベルの差分をとることにより、ｋＴＣノイズ等のリセットノイズを除去した信号レベルを得ることができる。また、単位画素１１Ａでは、フォトダイオード２１に蓄積された電荷を、読み出しを行う直前までメモリ部２３に保持し、暗電流が発生しやすい浮遊拡散領域２５に保持する期間を短縮することができ、ノイズを低減することができる。 Here, the reset noise included in the signal level is equivalent to the reset noise included in the reset level read at time t5. Accordingly, by taking the difference between the signal level and the reset level, it is possible to obtain a signal level from which reset noise such as kTC noise is removed. Further, in the unit pixel 11A, the charge accumulated in the photodiode 21 can be held in the memory unit 23 until immediately before reading, and the period for holding in the floating diffusion region 25 where dark current is likely to be generated can be shortened. Noise can be reduced.

しかし、単位画素１１Ａでは、画素内にメモリ部２３を設けることにより、フォトダイオード２１の領域が小さくなり、１画素当たりに蓄積可能な最大電荷量（以下、最大蓄積電荷量と称する）が減少する。 However, in the unit pixel 11A, by providing the memory unit 23 in the pixel, the area of the photodiode 21 is reduced, and the maximum charge amount that can be stored per pixel (hereinafter referred to as the maximum stored charge amount) is reduced. .

そこで、特許文献１には、この課題を解決するために、図３の単位画素１１Ｂも提案されている。 In order to solve this problem, Patent Document 1 also proposes a unit pixel 11B shown in FIG.

図３の単位画素１１Ｂは、図１の単位画素１１Ａと比較して、ゲート電極２２Ａの下の、フォトダイオード２１とメモリ部２３との境界部分に、Ｎ−の不純物拡散領域３７を設けることにより、オーバーフローパス３１が形成されている点が異なる。 Compared with the unit pixel 11A of FIG. 1, the unit pixel 11B of FIG. 3 is provided with an N− impurity diffusion region 37 at the boundary between the photodiode 21 and the memory unit 23 below the gate electrode 22A. The difference is that an overflow path 31 is formed.

図４は、単位電荷１１Ｂのポテンシャル図を示している。フォトダイオード２１とメモリ部２３との境界部分に、Ｎ−の不純物拡散領域３７を設けることで、図４に示されるように、境界部分のポテンシャルバリア（電位障壁）が下がる。このポテンシャルバリアが下がった部分がオーバーフローパス３１となる。そして、フォトダイオード２１に蓄積された電荷のポテンシャルが、フォトダイオード２１とメモリ部２３との間のポテンシャルバリアを超えた場合、ポテンシャルバリアを超えた電荷が、自動的にメモリ部２３に漏れて、蓄積される。一方、ポテンシャルバリアを超えないポテンシャルの電荷は、フォトダイオード２１に蓄積される。なお、以下、フォトダイオード２１とメモリ部２３との間のポテンシャルバリアをＴＲＸバリアと称する。 FIG. 4 shows a potential diagram of the unit charge 11B. By providing the N− impurity diffusion region 37 at the boundary portion between the photodiode 21 and the memory portion 23, the potential barrier (potential barrier) at the boundary portion is lowered as shown in FIG. The portion where the potential barrier is lowered becomes the overflow path 31. When the potential of the charge accumulated in the photodiode 21 exceeds the potential barrier between the photodiode 21 and the memory unit 23, the charge exceeding the potential barrier automatically leaks to the memory unit 23, Accumulated. On the other hand, electric charges having a potential not exceeding the potential barrier are accumulated in the photodiode 21. Hereinafter, the potential barrier between the photodiode 21 and the memory unit 23 is referred to as a TRX barrier.

次に、図５および図６を参照して、単位画素１１Ｂの蓄積期間の駆動方法について説明する。なお、図５は、入射光が明るく、フォトダイオード２１に蓄積される電荷のポテンシャルがＴＲＸバリアを超える場合の例を示している。一方、図６は、入射光が暗く、フォトダイオード２１に蓄積される電荷のポテンシャルがＴＲＸバリアを超えない場合の例を示している。なお、図５および図６は、主に電荷の遷移を示すためのものであり、電荷量について一部整合性が取れていない部分がある。 Next, a method for driving the accumulation period of the unit pixel 11B will be described with reference to FIGS. FIG. 5 shows an example where the incident light is bright and the potential of charges accumulated in the photodiode 21 exceeds the TRX barrier. On the other hand, FIG. 6 shows an example where the incident light is dark and the potential of the charge accumulated in the photodiode 21 does not exceed the TRX barrier. Note that FIGS. 5 and 6 are mainly for showing charge transition, and there is a portion in which the amount of charge is partially inconsistent.

時刻ｔ１において、全画素同時に制御パルスＡＢＧがオンされ、フォトダイオード２１に蓄積されていた不要電荷が電荷排出部３０に排出される。その後、制御パルスＡＢＧがオフされ、全画素同時に露光が開始される。 At time t <b> 1, the control pulse ABG is turned on at the same time for all pixels, and unnecessary charges accumulated in the photodiode 21 are discharged to the charge discharging unit 30. Thereafter, the control pulse ABG is turned off, and exposure is started simultaneously for all pixels.

そして、フォトダイオード２１に蓄積された電荷のポテンシャルが、ＴＲＸバリアを超えた場合、図５の時刻ｔ２の状態のように、ポテンシャルがＴＲＸバリアを超えた電荷が、メモリ部２３に遷移し、メモリ部２３に蓄積される。すなわち、フォトダイオード２１で発生した電荷は、フォトダイオード２１とメモリ部２３の両方に蓄積される。 When the potential of the charge accumulated in the photodiode 21 exceeds the TRX barrier, the charge whose potential exceeds the TRX barrier transitions to the memory unit 23 as in the state at time t2 in FIG. Stored in the unit 23. That is, the charge generated in the photodiode 21 is accumulated in both the photodiode 21 and the memory unit 23.

一方、フォトダイオード２１に蓄積された電荷のポテンシャルが、ＴＲＸバリアを超えない場合、図６の時刻ｔ２の状態のように、フォトダイオード２１で発生した電荷は、フォトダイオード２１のみに蓄積される。 On the other hand, when the potential of the charge accumulated in the photodiode 21 does not exceed the TRX barrier, the charge generated in the photodiode 21 is accumulated only in the photodiode 21 as in the state at time t2 in FIG.

時刻ｔ３において、全画素同時にリセットパルスＲＳＴがオンされ、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出された後、リセットパルスＲＳＴがオフされる。 At time t3, the reset pulse RST is turned on at the same time for all the pixels, the floating diffusion region 25 is reset, and after charge is discharged from the floating diffusion region 25, the reset pulse RST is turned off.

なお、図５の時刻ｔ３の状態のように、メモリ部２３に蓄積された電荷のポテンシャルもＴＲＸバリアを超えた場合、ポテンシャルがＴＲＸバリアを超えた電荷は、ＴＲＸバリアを超えて、フォトダイオード２１からメモリ部２３に渡る領域に蓄積される。なお、以下、メモリ部２３に電荷を溢れさせずにフォトダイオード２１に蓄積可能な最大蓄積電荷量を、フォトダイオード２１単独の最大蓄積電荷量と称する。また、以下、フォトダイオード２１に電荷を溢れさせずにメモリ部２３に蓄積可能な最大蓄積電荷量を、メモリ部２３単独の最大蓄積電荷量と称する。 When the potential of the charge accumulated in the memory unit 23 also exceeds the TRX barrier as in the state at time t3 in FIG. 5, the charge whose potential exceeds the TRX barrier exceeds the TRX barrier, and the photodiode 21 To the memory unit 23. Hereinafter, the maximum accumulated charge amount that can be accumulated in the photodiode 21 without causing the memory portion 23 to overflow the charge is referred to as the maximum accumulated charge amount of the photodiode 21 alone. Hereinafter, the maximum accumulated charge amount that can be accumulated in the memory unit 23 without causing the photodiode 21 to overflow the charge is referred to as the maximum accumulated charge amount of the memory unit 23 alone.

時刻ｔ４において、全画素同時に転送パルスＴＲＧがオンされ、メモリ部２３に蓄積されている電荷が、浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。なお、図６の時刻ｔ４のように、メモリ部２３に電荷が蓄積されていない場合、浮遊拡散領域２５に電荷は転送されない。 At time t4, the transfer pulse TRG is turned on simultaneously for all the pixels, and the charge accumulated in the memory unit 23 is transferred to the floating diffusion region 25, and then the transfer pulse TRG is turned off. If no charge is accumulated in the memory unit 23 as at time t4 in FIG. 6, no charge is transferred to the floating diffusion region 25.

時刻ｔ５において、転送パルスＴＲＸがオンされ、フォトダイオード２１に蓄積されている電荷が、メモリ部２３に転送された後、転送パルスＴＲＸがオフされる。これで蓄積期間は終了する。 At time t5, the transfer pulse TRX is turned on, and the charge accumulated in the photodiode 21 is transferred to the memory unit 23, and then the transfer pulse TRX is turned off. This ends the accumulation period.

このように、単位画素１１Ｂでは、露光期間中にフォトダイオード２１で発生した電荷をフォトダイオード２１とメモリ部２３の両方で蓄積することができる。従って、１画素当たりの最大蓄積電荷量を、メモリ部２３を設けない場合と同等にすることができる。 Thus, in the unit pixel 11B, the charge generated in the photodiode 21 during the exposure period can be accumulated in both the photodiode 21 and the memory unit 23. Therefore, the maximum accumulated charge amount per pixel can be made equal to the case where the memory unit 23 is not provided.

特開２００９−２６８０８３号公報JP 2009-268083 A

ところで、単位画素１１Ｂでは、メモリ部２３単独の最大蓄積電荷量を、フォトダイオード２１単独の最大蓄積電荷量より大きくする必要がある。この理由について、図７乃至図９を参照して説明する。 Incidentally, in the unit pixel 11B, it is necessary to make the maximum accumulated charge amount of the memory unit 23 alone larger than the maximum accumulated charge amount of the photodiode 21 alone. The reason for this will be described with reference to FIGS.

なお、以下、露光期間中にフォトダイオード２１で発生し、フォトダイオード２１およびメモリ部２３に蓄積される信号電荷をＱｓｉｇとする。また、信号電荷Ｑｓｉｇのうち、メモリ部２３に蓄積され、図５の時刻ｔ４において、メモリ部２３から浮遊拡散領域２５に転送される電荷を電荷Ｑｈとする。さらに、信号電荷Ｑｓｉｇのうち、フォトダイオード２１に蓄積され、上述した図５および図６の時刻ｔ５において、フォトダイオード２１からメモリ部２３に転送される電荷を電荷Ｑｌとする。従って、Ｑｓｉｇ＝Ｑｈ＋Ｑｌとなる。また、ＴＲＸバリアの電位によって決まる電荷Ｑｌの最大値をＱｌｍａｘとすると、Ｑｓｉｇ＞Ｑｌｍａｘの場合、Ｑｈ＝Ｑｓｉｇ−Ｑｌｍａｘとなる。なお、Ｑｓｉｇ≦Ｑｌｍａｘの場合、Ｑｈ＝０となる。 Hereinafter, a signal charge generated in the photodiode 21 during the exposure period and accumulated in the photodiode 21 and the memory unit 23 is referred to as Qsig. Further, out of the signal charge Qsig, the charge accumulated in the memory unit 23 and transferred from the memory unit 23 to the floating diffusion region 25 at time t4 in FIG. Further, out of the signal charge Qsig, the charge accumulated in the photodiode 21 and transferred from the photodiode 21 to the memory unit 23 at time t5 in FIG. 5 and FIG. Therefore, Qsig = Qh + Ql. Further, assuming that the maximum value of the charge Ql determined by the potential of the TRX barrier is Qlmax, when Qsig> Qlmax, Qh = Qsig−Qlmax. When Qsig ≦ Qlmax, Qh = 0.

図７は、露光時間に対する信号電荷Ｑｓｉｇ、電荷Ｑｈ、電荷Ｑｌの変化を表している。なお、横軸は露光時間を示し、縦軸は蓄積電荷量を示している。 FIG. 7 shows changes in the signal charge Qsig, the charge Qh, and the charge Ql with respect to the exposure time. The horizontal axis indicates the exposure time, and the vertical axis indicates the accumulated charge amount.

露光を開始してから、フォトダイオード２１からメモリ部２３に電荷が溢れ出す前までの期間Ｔ１においては、信号電荷Ｑｓｉｇが全てフォトダイオード２１に蓄積されるため、ΔＱｓｉｇ＝ΔＱｌとなる。 In a period T1 from the start of exposure to before the charge overflows from the photodiode 21 to the memory unit 23, all signal charges Qsig are accumulated in the photodiode 21, so that ΔQsig = ΔQl.

また、フォトダイオード２１からメモリ部２３に電荷が溢れ出した後の期間Ｔ２において、フォトダイオード２１から溢れ出た電荷が全てメモリ部２３に流入するとともに、電荷Ｑｌの増加が継続する。従って、ΔＱｓｉｇ＝ΔＱｌ＋ΔＱｈが成り立つ。 Further, in the period T2 after the charge overflows from the photodiode 21 to the memory portion 23, all of the charge overflowing from the photodiode 21 flows into the memory portion 23 and the charge Ql continues to increase. Therefore, ΔQsig = ΔQl + ΔQh holds.

ここで、期間Ｔ２において電荷Ｑｌが増加する理由を説明する。オーバーフローパス３１を形成する不純物拡散領域３７は、フォトダイオード２１に電荷が蓄積されていないときに空乏状態となるように設計されている。そして、フォトダイオード２１に電荷が蓄積されることにより不純物拡散領域３７が変調され、ＴＲＸバリアが高くなる（ＴＲＸバリアの電位が低くなる）。すなわち、フォトダイオード２１に電荷が蓄積されるにつれて、フォトダイオード２１の電位が低くなり、この変調を受けてＴＲＸバリアが高くなり、フォトダイオード２１単独の最大蓄積電荷量が増加するのである。 Here, the reason why the charge Ql increases in the period T2 will be described. The impurity diffusion region 37 forming the overflow path 31 is designed so as to be in a depletion state when no charge is accumulated in the photodiode 21. Then, by accumulating charges in the photodiode 21, the impurity diffusion region 37 is modulated, and the TRX barrier becomes higher (the potential of the TRX barrier becomes lower). That is, as the charge is accumulated in the photodiode 21, the potential of the photodiode 21 is lowered, the TRX barrier is increased by this modulation, and the maximum accumulated charge amount of the photodiode 21 alone is increased.

このＴＲＸバリアの変調について、図８を参照して、さらに詳しく説明する。図８は、フォトダイオード２１−浮遊拡散領域２５間、および、フォトダイオード２１からＰ型ウェル層３３間のポテンシャル図を示している。 This TRX barrier modulation will be described in more detail with reference to FIG. FIG. 8 shows a potential diagram between the photodiode 21 and the floating diffusion region 25 and between the photodiode 21 and the P-type well layer 33.

以下、簡単のため、フォトダイオード２１とＴＲＸバリアとの間の容量をＣ１、フォトダイオード２１の容量Ｃ１以外の容量をＣｇ、ＴＲＸバリアとメモリ部２３との間の容量をＣ２とし、フォトダイオード２１に電荷が蓄積される容量Ｃｐを、以下の式（１）で表す。 Hereinafter, for the sake of simplicity, the capacitance between the photodiode 21 and the TRX barrier is C1, the capacitance other than the capacitance C1 of the photodiode 21 is Cg, and the capacitance between the TRX barrier and the memory unit 23 is C2. The capacitance Cp in which charges are stored in is expressed by the following formula (1).

Ｃｐ＝Ｃｇ＋Ｃ１×Ｃ２／（Ｃ１＋Ｃ２） …（１） Cp = Cg + C1 × C2 / (C1 + C2) (1)

そして、フォトダイオード２１にΔＱｓｉｇの電荷が蓄積されると、フォトダイオード２１の電位φｐは、Δφｐ（＝ΔＱｓｉｇ／Ｃｐ）だけ変動する。これに伴い、ＴＲＸバリアの電位φｍは、Δφｍ（＝（Ｃ１／（Ｃ１＋Ｃ２））×Δφｐ）だけ変調する。 When the charge of ΔQsig is accumulated in the photodiode 21, the potential φp of the photodiode 21 changes by Δφp (= ΔQsig / Cp). Accordingly, the potential φm of the TRX barrier is modulated by Δφm (= (C1 / (C1 + C2)) × Δφp).

なお、ＴＲＸバリアは、メモリ部２３に蓄積された電荷によっても変調を受けて高くなり、その結果、フォトダイオード２１に蓄積される電荷が増加する。しかし、メモリ部２３から浮遊拡散領域２５に電荷を転送する際に、メモリ部２３が空乏化され、ＴＲＸバリアが低くなるため、この電荷の増加分は、フォトダイオード２１からメモリ部２３に溢れ出し、同時に浮遊拡散領域２５に転送される。すなわち、メモリ部２３に電荷が蓄積されて、ＴＲＸバリアが変調しても、フォトダイオード２１単独の最大蓄積電荷量は実質的に増加しない。 The TRX barrier is also modulated and increased by the charge accumulated in the memory unit 23, and as a result, the charge accumulated in the photodiode 21 increases. However, when the charge is transferred from the memory unit 23 to the floating diffusion region 25, the memory unit 23 is depleted and the TRX barrier is lowered, so that this increase in charge overflows from the photodiode 21 to the memory unit 23. At the same time, it is transferred to the floating diffusion region 25. That is, even if charges are accumulated in the memory unit 23 and the TRX barrier is modulated, the maximum accumulated charge amount of the photodiode 21 alone does not substantially increase.

図７に戻り、期間Ｔ３は、フォトダイオード２１の電荷蓄積によるＴＲＸバリアの変調が収束した後の期間であり、電荷Ｑｌは増加せず、フォトダイオード２１から溢れ出た電荷は、全てメモリ部２３に流入する。従って、ΔＱｓｉｇ＝ΔＱｈが成り立つ。 Returning to FIG. 7, the period T3 is a period after the modulation of the TRX barrier due to the charge accumulation of the photodiode 21 converges. The charge Ql does not increase, and all the charges overflowing from the photodiode 21 are stored in the memory unit 23. Flow into. Therefore, ΔQsig = ΔQh holds.

期間Ｔ４は、フォトダイオード２１およびメモリ部２３が飽和した後の期間であり、フォトダイオード２１で発生した電荷は、例えば、電荷排出部３０に溢れ出し、ΔＱｓｉｇ＝０となる。 The period T4 is a period after the photodiode 21 and the memory unit 23 are saturated. For example, the charge generated in the photodiode 21 overflows into the charge discharging unit 30 and ΔQsig = 0.

ここで、メモリ部２３単独の最大蓄積電荷量をＱｍとした場合、Ｑｍ＜Ｑｌｍａｘとなるとき、以下の問題が発生する。 Here, when the maximum stored charge amount of the memory unit 23 alone is Qm, the following problem occurs when Qm <Qlmax.

フォトダイオード２１に蓄積された電荷Ｑｌが、メモリ部２３単独の最大蓄積電荷量Ｑｍを超えた場合、フォトダイオード２１からメモリ部２３に電荷を転送するときに、Ｑｌ−Ｑｍの量の電荷が、メモリ部２３に転送されずに捨てられてしまう。従って、図９に示されるように、電荷Ｑｌが最大蓄積電荷量Ｑｍを超えた時点から、フォトダイオード２１およびメモリ部２３に蓄積される信号電荷Ｑｓｉｇと、実際に得られる信号電荷Ｑｓｉｇ’とに差が生じてしまう。また、図９に示されるように、実際に得られる信号電荷Ｑｓｉｇ’が、露光時間に対して線形性を示さなくなる。 When the charge Ql accumulated in the photodiode 21 exceeds the maximum accumulated charge amount Qm of the memory unit 23 alone, when the charge is transferred from the photodiode 21 to the memory unit 23, an amount of charge Ql−Qm is It is discarded without being transferred to the memory unit 23. Therefore, as shown in FIG. 9, the signal charge Qsig accumulated in the photodiode 21 and the memory unit 23 and the actually obtained signal charge Qsig ′ from when the charge Ql exceeds the maximum accumulated charge amount Qm. There will be a difference. Further, as shown in FIG. 9, the signal charge Qsig 'actually obtained does not show linearity with respect to the exposure time.

以上の理由により、単位画素１１Ｂでは、メモリ部２３単独の最大蓄積電荷量を、フォトダイオード２１単独の最大蓄積電荷量より大きくする必要がある。 For the above reason, in the unit pixel 11B, the maximum accumulated charge amount of the memory unit 23 alone needs to be larger than the maximum accumulated charge amount of the photodiode 21 alone.

また、遮光されているメモリ部２３においては、電荷の保持を開始した時点から、飽和減りと呼ばれる現象により、保持している電荷が減少する。これは、例えば、フォトダイオード２１とメモリ部２３との間のＴＲＸバリアを介して、電荷が拡散することにより発生する。また、この飽和減りにより、保持時間の対数に比例して電荷が減少することが知られている。例えば、グローバルシャッタを行う場合に、最大で６０分の１秒間メモリ部２３に電荷を保持すると仮定し、この保持時間を考慮すると、メモリ部２３の最大蓄積電荷量は、飽和減りにより２〜３割減少する。 In the light-shielded memory unit 23, the held charge is reduced by a phenomenon called saturation reduction from the time when the charge holding is started. This occurs, for example, when charges are diffused through a TRX barrier between the photodiode 21 and the memory unit 23. Further, it is known that the charge decreases in proportion to the logarithm of the holding time due to the decrease in saturation. For example, when performing a global shutter, it is assumed that charges are held in the memory unit 23 for a maximum of 1/60 second, and considering this holding time, the maximum accumulated charge amount of the memory unit 23 is 2 to 3 due to saturation reduction. It will be reduced.

この飽和減りを減少させるためには、メモリ部２３に蓄積される電荷のポテンシャルと、ＴＲＸバリアの電位との差ができるだけ大きくなるように、メモリ部２３単独の最大蓄積電荷量を大きくすることが望ましい。 In order to reduce this decrease in saturation, the maximum stored charge amount of the memory unit 23 alone is increased so that the difference between the potential of the charge stored in the memory unit 23 and the potential of the TRX barrier becomes as large as possible. desirable.

しかしながら、メモリ部２３単独の最大蓄積電荷量を大きくするために、メモリ部２３の領域を大きくした場合、以下の問題が発生する。 However, when the area of the memory unit 23 is increased in order to increase the maximum accumulated charge amount of the memory unit 23 alone, the following problem occurs.

単位画素２１Ｂでは、メモリ部２３を備えない単位画素よりフォトダイオード２１の領域が小さくなる。また、メモリ部２３に光が直接入射しないように遮光膜を設ける必要があり、フォトダイオード２１の開口はさらに小さくなる。そして、メモリ部２３の領域が大きくなり、フォトダイオード２１の開口が小さくなるほど、入射角度が厳しい画角の端部の画素において撮影感度やＦ値感度が低下する。 In the unit pixel 21 </ b> B, the area of the photodiode 21 is smaller than that of the unit pixel that does not include the memory unit 23. Further, it is necessary to provide a light shielding film so that light does not directly enter the memory portion 23, and the opening of the photodiode 21 is further reduced. As the area of the memory unit 23 becomes larger and the opening of the photodiode 21 becomes smaller, the photographing sensitivity and the F-number sensitivity decrease in the pixel at the end of the angle of view where the incident angle is severe.

また、メモリ部２３の領域が大きくなるほど、フォトダイオード２１で発生する電荷以外の電荷がメモリ部２３に漏れ込む量が増大する。ここでいう電荷の漏れ込みとは、いわゆるＣＣＤイメージセンサのスミアと同じ原理で発生する現象である。例えば、フォトダイオード２１の開口から光が直接メモリ部２３に入射し、光電変換により電荷が発生する現象や、Ｐ型ウェル層３３などで光電変換により発生した電荷が拡散してメモリ部２３に流入する現象などを含む。 Further, as the area of the memory unit 23 increases, the amount of charges other than the charge generated in the photodiode 21 leaks into the memory unit 23 increases. The charge leakage referred to here is a phenomenon that occurs on the same principle as a smear of a so-called CCD image sensor. For example, light directly enters the memory unit 23 from the opening of the photodiode 21, and a phenomenon in which charges are generated by photoelectric conversion or charges generated by photoelectric conversion in the P-type well layer 33 diffuse and flow into the memory unit 23. Including the phenomenon to do.

このように、メモリ部２３の領域を大きくすることにより、単位画素１１Ｂを用いた固体撮像装置の光学特性が悪化してしまう。 Thus, by increasing the area of the memory unit 23, the optical characteristics of the solid-state imaging device using the unit pixel 11B are deteriorated.

本発明は、このような状況を鑑みてなされたものであり、固体撮像装置の光学特性を低下させずに、メモリ部の最大蓄積電荷量を大きくできるようにするものである。 The present invention has been made in view of such a situation, and makes it possible to increase the maximum accumulated charge amount of a memory unit without deteriorating the optical characteristics of a solid-state imaging device.

本発明の一側面の固体撮像装置は、光電変換部と、電荷保持部と、電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段とを備える複数の単位画素を有する。 A solid-state imaging device according to one aspect of the present invention includes a photoelectric conversion unit, a charge holding unit, a charge-voltage conversion unit,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means, a second transfer means for transferring charges from the charge holding section to the charge voltage conversion section, and the first potential barrier when the transfer of charges from the photoelectric conversion section to the charge holding section is completed. Is set higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential. A plurality of unit pixels including a potential control means for performing the operation.

前記電位制御手段に、電源と、前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段とを設け、前記電位制御手段には、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential control means is provided with a power supply and a barrier control means for controlling a potential of a second potential barrier between the photoelectric conversion unit and the power supply, and the potential control means includes the first potential barrier. Is higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and the height of the second potential barrier is By controlling at least one of the potential of the power source and the potential of the second potential barrier so as to be lower than the potential of the power source, the potential of the photoelectric conversion unit is changed to the potential of the first potential barrier and the depletion potential. Can be set to a potential between.

前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記電位制御手段には、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power supply is set in a direction in which charge moves from the depletion potential to the power supply, and the potential control means uses the potential of the photoelectric conversion unit as the potential of the first potential barrier and the depletion potential. The potential of the second potential barrier is returned to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit is completed, and then the potential of the power source is changed. , It can be controlled to return to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit.

前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記電位制御手段には、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential, and the potential control unit has a height of the first potential barrier higher than the potential of the power source, By controlling the potential of the second potential barrier so that the height of the second potential barrier is higher than the potential of the power source, the potential of the photoelectric conversion unit is changed to the first potential barrier. The potential between the potential of the potential barrier and the depletion potential can be set.

前記単位画素に、前記障壁制御手段が前記第２の電位障壁の電位を制御することにより、前記光電変換部から電荷が転送される電荷排出部をさらに設け、前記電源は前記電荷排出部に接続されるようにすることができる。 The unit pixel further includes a charge discharging unit for transferring charges from the photoelectric conversion unit by controlling the potential of the second potential barrier by the barrier control unit, and the power source is connected to the charge discharging unit. Can be done.

前記電位制御手段に、電圧が可変の電源を設け、前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、前記電位制御手段には、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential control means is provided with a power supply having a variable voltage, and a second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power supply, The potential control means includes a potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier is higher than the height of the second potential barrier. By setting the potential of the power source, the potential of the photoelectric conversion unit can be set to a potential between the potential of the first potential barrier and the depletion potential.

複数行の前記単位画素に同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始させ、前記光電変換部から前記電荷保持部への電荷の転送を終了させることができる。 Simultaneously, transfer of charges from the photoelectric conversion unit to the charge holding unit can be started and the transfer of charges from the photoelectric conversion unit to the charge holding unit can be ended by the unit pixels in a plurality of rows.

本発明の一側面の固体撮像装置の駆動方法は、光電変換部と、電荷保持部と、電荷電圧変換部と、前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段とを備える複数の単位画素を有する固体撮像装置が、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する。 The solid-state imaging device driving method according to one aspect of the present invention includes a photoelectric conversion unit, a charge holding unit, a charge-voltage conversion unit, and a potential of a first potential barrier between the photoelectric conversion unit and the charge holding unit. And a first transfer means for controlling the potential of the charge holding portion to transfer the charge from the photoelectric conversion portion to the charge holding portion, and a second for transferring the charge from the charge holding portion to the charge voltage conversion portion. When the solid-state imaging device having a plurality of unit pixels including the transfer means completes transfer of charges from the photoelectric conversion unit to the charge holding unit, the height of the first potential barrier is depleted. After becoming higher than the depletion potential which is the potential of the photoelectric conversion unit, the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential.

前記単位画素に、電源と、前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段とをさらに設け、前記固体撮像装置には、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The unit pixel further includes a power source and a barrier control unit that controls a potential of a second potential barrier between the photoelectric conversion unit and the power source, and the solid-state imaging device includes the first potential barrier. Is higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and the height of the second potential barrier is By controlling at least one of the potential of the power source and the potential of the second potential barrier so as to be lower than the potential of the power source, the potential of the photoelectric conversion unit is changed to the potential of the first potential barrier and the depletion potential. Can be set to a potential between.

前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power source is set in a direction in which charge moves from the depletion potential to the power source, and the solid-state imaging device uses the potential of the photoelectric conversion unit as the potential of the first potential barrier and the depletion potential. The potential of the second potential barrier is returned to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit is completed, and then the potential of the power source is changed. , It can be controlled to return to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit.

前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential, and after the height of the first potential barrier becomes higher than the potential of the power source in the solid-state imaging device, By controlling the potential of the second potential barrier so that the height of the second potential barrier is higher than the potential of the power source, the potential of the photoelectric conversion unit is changed to the first potential barrier. The potential between the potential of the potential barrier and the depletion potential can be set.

前記単位画素に、電圧が可変の電源をさらに設け、前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、前記固体撮像装置には、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The unit pixel further includes a power source having a variable voltage, and a second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power source, The solid-state imaging device includes a potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier becomes higher than the height of the second potential barrier. By setting the potential of the power source, the potential of the photoelectric conversion unit can be set to a potential between the potential of the first potential barrier and the depletion potential.

本発明の一側面の電子機器は、光電変換部と、電荷保持部と、電荷電圧変換部と、前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段とを備える複数の単位画素を搭載する。 An electronic device according to one aspect of the present invention includes a photoelectric conversion unit, a charge holding unit, a charge-voltage conversion unit, a potential of a first potential barrier between the photoelectric conversion unit and the charge holding unit, and the charge holding. A first transfer unit that controls the potential of the unit to transfer charges from the photoelectric conversion unit to the charge holding unit; and a second transfer unit that transfers charges from the charge holding unit to the charge voltage conversion unit; When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is terminated, after the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, A plurality of unit pixels including a potential control unit that sets a potential of the photoelectric conversion unit to a potential between the potential of the first potential barrier and the depletion potential is mounted.

本発明の一側面においては、光電変換部から電荷保持部への電荷の転送を終了するとき、第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位が、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定される。 In one aspect of the present invention, when the transfer of charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier is higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state. After that, the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential.

本発明の一側面によれば、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくすることができる。特に、本発明の一側面によれば、固体撮像装置の光学特性を低下させずに、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくすることができる。 According to one aspect of the present invention, the maximum accumulated charge amount of the charge holding unit that holds the charge generated in the photoelectric conversion unit can be increased. In particular, according to one aspect of the present invention, it is possible to increase the maximum accumulated charge amount of the charge holding unit that holds charges generated in the photoelectric conversion unit without degrading the optical characteristics of the solid-state imaging device.

単位画素の構造例を示す図である。It is a figure which shows the structural example of a unit pixel. 図１の単位画素の駆動方法を説明するためのポテンシャル図である。FIG. 2 is a potential diagram for explaining a method of driving the unit pixel in FIG. 1. 単位画素の他の構造例を示す図である。It is a figure which shows the other structural example of a unit pixel. 図３の単位画素のポテンシャル図である。FIG. 4 is a potential diagram of the unit pixel in FIG. 3. 図３の単位画素の駆動方法を説明するためのポテンシャル図である。FIG. 4 is a potential diagram for explaining a method of driving the unit pixel in FIG. 3. 図３の単位画素の駆動方法を説明するためのポテンシャル図である。FIG. 4 is a potential diagram for explaining a method of driving the unit pixel in FIG. 3. 図３の単位画素の蓄積電荷量の推移の一例を示すグラフである。FIG. 4 is a graph showing an example of a transition of the accumulated charge amount of the unit pixel in FIG. 3. ＴＲＸバリアの変調について説明するための図である。It is a figure for demonstrating the modulation | alteration of a TRX barrier. 図３の単位画素の蓄積電荷量の推移の他の例を示すグラフである。4 is a graph showing another example of the transition of the accumulated charge amount of the unit pixel in FIG. 3. 本発明を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。It is a block diagram which shows the structural example of one Embodiment of the solid-state imaging device to which this invention is applied. 単位画素の第１の実施の形態の構造例を示す図である。It is a figure which shows the structural example of 1st Embodiment of a unit pixel. 単位画素の第１の実施の形態を模式的に示す平面図である。It is a top view which shows typically 1st Embodiment of a unit pixel. 単位画素の駆動方法の第１の実施の形態を説明するためのタイミングチャートである。3 is a timing chart for explaining a first embodiment of a unit pixel driving method; 単位画素の駆動方法の第１の実施の形態を説明するためのポテンシャル図である。It is a potential diagram for explaining a first embodiment of a unit pixel driving method. 単位画素の駆動方法の第１の実施の形態を説明するためのポテンシャル図である。It is a potential diagram for explaining a first embodiment of a unit pixel driving method. 単位画素の駆動方法の第２の実施の形態を説明するためのタイミングチャートである。6 is a timing chart for explaining a second embodiment of a unit pixel driving method; 単位画素の駆動方法の第２の実施の形態を説明するためのポテンシャル図である。FIG. 10 is a potential diagram for explaining a second embodiment of the driving method of the unit pixel. 単位画素の駆動方法の第３の実施の形態を説明するためのタイミングチャートである。10 is a timing chart for explaining a third embodiment of a unit pixel driving method; 単位画素の駆動方法の第３の実施の形態を説明するためのポテンシャル図である。FIG. 10 is a potential diagram for explaining a third embodiment of a unit pixel driving method; 単位画素の駆動方法の第３の実施の形態を説明するためのポテンシャル図である。FIG. 10 is a potential diagram for explaining a third embodiment of a unit pixel driving method; 単位画素の駆動方法の第４の実施の形態を説明するためのタイミングチャートである。It is a timing chart for demonstrating 4th Embodiment of the drive method of a unit pixel. 単位画素の駆動方法の第４の実施の形態を説明するためのポテンシャル図である。FIG. 10 is a potential diagram for explaining a fourth embodiment of a unit pixel driving method; 単位画素の駆動方法の第４の実施の形態を説明するためのポテンシャル図である。FIG. 10 is a potential diagram for explaining a fourth embodiment of a unit pixel driving method; 単位画素の第２の実施の形態の構造例を示す図である。It is a figure which shows the structural example of 2nd Embodiment of a unit pixel. 単位画素の第２の実施の形態を模式的に示す平面図である。It is a top view which shows typically 2nd Embodiment of a unit pixel. 単位画素の駆動方法の第５の実施の形態を説明するためのタイミングチャートである。10 is a timing chart for explaining a fifth embodiment of a unit pixel driving method; 単位画素の駆動方法の第５の実施の形態を説明するためのポテンシャル図である。It is a potential diagram for demonstrating 5th Embodiment of the drive method of a unit pixel. 単位画素の駆動方法の第５の実施の形態を説明するためのポテンシャル図である。It is a potential diagram for demonstrating 5th Embodiment of the drive method of a unit pixel. 単位画素の第３の実施の形態の構造例を示す図である。It is a figure which shows the structural example of 3rd Embodiment of a unit pixel. 本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。It is a block diagram which shows the structural example of one Embodiment of the electronic device to which this invention is applied.

以下、本発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（基本構成）
２．第２の実施の形態（制御パルスＡＢＧをオフするようにした例）
３．第３の実施の形態（ＴＲＸバリアの電位と電源ＶＤＡの電位の制御を改良した例）
４．第４の実施の形態（電源ＶＤＡの電位を固定するようにした例）
５．第５の実施の形態（電荷排出ゲートを省略した例）
６．変形例 Hereinafter, modes for carrying out the present invention (hereinafter referred to as embodiments) will be described. The description will be given in the following order.
1. First embodiment (basic configuration)
2. Second Embodiment (Example in which control pulse ABG is turned off)
3. Third embodiment (an example in which the control of the potential of the TRX barrier and the potential of the power supply VDA is improved)
4). Fourth embodiment (example in which the potential of the power supply VDA is fixed)
5. Fifth embodiment (example in which the charge discharge gate is omitted)
6). Modified example

＜１．第１の実施の形態＞
図１０乃至図１５を参照して、本発明の第１の実施の形態について説明する。 <1. First Embodiment>
The first embodiment of the present invention will be described with reference to FIGS.

［固体撮像装置の構成例］
図１０は、本発明が適用される固体撮像装置としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。 [Configuration example of solid-state imaging device]
FIG. 10 is a block diagram showing a configuration example of a CMOS image sensor as a solid-state imaging device to which the present invention is applied.

ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含むように構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。 The CMOS image sensor 100 is configured to include a pixel array unit 111, a vertical drive unit 112, a column processing unit 113, a horizontal drive unit 114, and a system control unit 115. The pixel array unit 111, the vertical driving unit 112, the column processing unit 113, the horizontal driving unit 114, and the system control unit 115 are formed on a semiconductor substrate (chip) (not shown).

画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図１１の単位画素１３１Ａ）が、行列状に２次元配置されている。なお、以下、入射光量に応じた電荷量の光電荷を、単に「電荷」と称し、単位画素を、単に「画素」と称する場合がある。 In the pixel array unit 111, unit pixels (unit pixels 131A in FIG. 11) having photoelectric conversion elements that generate photoelectric charges having a charge amount corresponding to the amount of incident light and store them in a two-dimensional manner are arranged in a matrix. Yes. In the following, the photocharge having a charge amount corresponding to the amount of incident light may be simply referred to as “charge”, and the unit pixel may be simply referred to as “pixel”.

画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１０では、各行の画素駆動線１１６を１本ずつ示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。 In the pixel array unit 111, pixel drive lines 116 are further formed in the horizontal direction of the drawing (pixel arrangement direction of the pixel rows) for each row with respect to the matrix-like pixel arrangement, and the vertical signal lines 117 are provided for each column. Are formed along the vertical direction of the figure (pixel arrangement direction of the pixel column). FIG. 10 shows one pixel drive line 116 in each row, but the number is not limited to one. One end of the pixel drive line 116 is connected to an output end corresponding to each row of the vertical drive unit 112.

ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９は、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理により実現するようにしてもよいし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載するようにしてもよい。 The CMOS image sensor 100 further includes a signal processing unit 118 and a data storage unit 119. The signal processing unit 118 and the data storage unit 119 may be realized by an external signal processing unit provided on a substrate different from the CMOS image sensor 100, for example, processing by a DSP (Digital Signal Processor) or software, or a CMOS The image sensor 100 may be mounted on the same substrate.

垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。 The vertical drive unit 112 is configured by a shift register, an address decoder, and the like, and is a pixel drive unit that drives each pixel of the pixel array unit 111 at the same time or in units of rows. Although the specific configuration of the vertical driving unit 112 is not illustrated, the vertical driving unit 112 generally has two scanning systems, a reading scanning system and a sweeping scanning system.

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。 The readout scanning system selectively scans the unit pixels of the pixel array unit 111 sequentially in units of rows in order to read out signals from the unit pixels. The sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。 By the sweep scanning by the sweep scanning system, unnecessary charges are swept (reset) from the photoelectric conversion elements of the unit pixels in the readout row. A so-called electronic shutter operation is performed by sweeping (reset) unnecessary charges by the sweep scanning system. Here, the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion element is discarded and a new exposure is started (photocharge accumulation is started).

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。 The signal read by the reading operation by the reading scanning system corresponds to the amount of light incident after the immediately preceding reading operation or electronic shutter operation. The period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation time (exposure time) in the unit pixel.

垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。 Pixel signals output from each unit pixel in the pixel row selectively scanned by the vertical driving unit 112 are supplied to the column processing unit 113 through each vertical signal line 117. The column processing unit 113 performs predetermined signal processing on the pixel signal output from each unit pixel in the selected row through the vertical signal line 117 for each pixel column of the pixel array unit 111, and the pixel signal after the signal processing. Hold temporarily.

具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。 Specifically, the column processing unit 113 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing. By the CDS processing by the column processing unit 113, pixel-specific fixed pattern noise such as reset noise and threshold variation of the amplification transistor is removed. In addition to the noise removal processing, the column processing unit 113 may have, for example, an AD (analog-digital) conversion function and output a signal level as a digital signal.

水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。 The horizontal driving unit 114 includes a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 113. By the selective scanning by the horizontal driving unit 114, the pixel signals subjected to signal processing by the column processing unit 113 are sequentially output to the signal processing unit 118.

システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。 The system control unit 115 includes a timing generator that generates various timing signals, and drives the vertical driving unit 112, the column processing unit 113, the horizontal driving unit 114, and the like based on the various timing signals generated by the timing generator. Take control.

信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。 The signal processing unit 118 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 113. The data storage unit 119 temporarily stores data necessary for the signal processing in the signal processing unit 118.

［単位画素の構造］
次に、図１１および図１２を参照して、図１０の画素アレイ部１１１に行列状に配置されている単位画素１３１Ａの具体的な構造について説明する。単位画素１３１Ａの構造は、基本的に図３の単位画素１１Ｂと同様であるが、ここではさらに詳細に説明する。 [Unit pixel structure]
Next, a specific structure of the unit pixel 131A arranged in a matrix in the pixel array unit 111 of FIG. 10 will be described with reference to FIGS. The structure of the unit pixel 131A is basically the same as that of the unit pixel 11B of FIG. 3, but will be described in more detail here.

図１１の上の図は、図１２に示されるＡ−Ａ’方向の単位画素１３１Ａの断面の構成例を示し、図１１の下の図は、単位画素１３１ＡのＡ−Ａ’方向のポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。また、図１２は、単位画素１３１Ａを模式的に示した平面図である。 The upper diagram in FIG. 11 shows a configuration example of the cross section of the unit pixel 131A in the AA ′ direction shown in FIG. 12, and the lower diagram in FIG. Is shown. In this potential diagram, the vertical direction indicates a potential, and the downward direction indicates a higher potential. FIG. 12 is a plan view schematically showing the unit pixel 131A.

単位画素１３１Ａは、光電変換素子として、例えばフォトダイオード（ＰＤ）１４１を有している。フォトダイオード１４１は、例えば、Ｎ型基板１５２上に形成されたＰ型ウェル層１５３に対して、Ｐ型層１５４を基板表面側に形成してＮ型埋め込み層１５５を埋め込むことによって形成される埋め込み型フォトダイオードである。Ｐ型層１５４およびＮ型埋め込み層１５５は、電荷排出時に空乏状態となる不純物濃度とされる。 The unit pixel 131A includes, for example, a photodiode (PD) 141 as a photoelectric conversion element. For example, the photodiode 141 is formed by embedding the N-type buried layer 155 by forming the P-type layer 154 on the substrate surface side with respect to the P-type well layer 153 formed on the N-type substrate 152. Type photodiode. The P-type layer 154 and the N-type buried layer 155 have an impurity concentration that is depleted when the charge is discharged.

単位画素１３１Ａは、フォトダイオード１４１に加えて、第１転送ゲート１４２、メモリ部（ＭＥＭ）１４３、第２転送ゲート１４４および浮遊拡散領域（ＦＤ：Floating Diffusion）１４５を有する。また、図示はしていないが、メモリ部１４３と浮遊拡散領域１４５の表面は、タングステンなどによる遮光膜が形成され、遮光されている。 In addition to the photodiode 141, the unit pixel 131A includes a first transfer gate 142, a memory unit (MEM) 143, a second transfer gate 144, and a floating diffusion region (FD) 145. Although not shown, the surfaces of the memory portion 143 and the floating diffusion region 145 are shielded from light by forming a light shielding film of tungsten or the like.

第１転送ゲート（ＴＲＸ）１４２は、ゲート電極１４２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード１４１に蓄積されている電荷を転送する。なお、以下、ゲート電極１４２Ａに転送パルスＴＲＸが印加された状態を、転送パルスＴＲＸがオンされた状態、あるいは、第１転送ゲート１４２がオンされた状態とも称する。また、以下、ゲート電極１４２Ａに転送パルスＴＲＸが印加されていない状態を、転送パルスＴＲＸがオフされた状態、あるいは、第１転送ゲート１４２がオフされた状態とも称する。なお、ゲート電極１４２Ａと基板の間には絶縁膜１４２Ｂが形成されている。 The first transfer gate (TRX) 142 transfers charges accumulated in the photodiode 141 when a transfer pulse TRX is applied to the gate electrode 142A. Hereinafter, the state in which the transfer pulse TRX is applied to the gate electrode 142A is also referred to as a state in which the transfer pulse TRX is turned on or a state in which the first transfer gate 142 is turned on. Hereinafter, a state where the transfer pulse TRX is not applied to the gate electrode 142A is also referred to as a state where the transfer pulse TRX is turned off or a state where the first transfer gate 142 is turned off. Note that an insulating film 142B is formed between the gate electrode 142A and the substrate.

メモリ部（ＭＥＭ）１４３は、ゲート電極１４２Ａの下に形成された、電荷排出時に空乏状態となる不純物濃度のＮ型の埋め込みチャネル１５６によって形成され、第１転送ゲート１４２によってフォトダイオード１４１から転送された電荷を蓄積する。なお、メモリ部１４３が、埋め込みチャネル１５６によって形成されているため、Ｓｉ−ＳｉＯ_２界面での暗電流の発生を抑えることができ、画質の向上に寄与できる。 The memory unit (MEM) 143 is formed by an N-type buried channel 156 having an impurity concentration that is depleted when charge is discharged, and is transferred from the photodiode 141 by the first transfer gate 142. Accumulate charge. Note that since the memory portion 143 is formed using the embedded channel 156, generation of dark current at the Si—SiO ₂ interface can be suppressed, which can contribute to improvement in image quality.

また、メモリ部１４３の上部にゲート電極１４２Ａを配置し、そのゲート電極１４２Ａに転送パルスＴＲＸを印加することにより、メモリ部１４３に変調をかけることができる。すなわち、ゲート電極１４２Ａに転送パルスＴＲＸが印加されることにより、メモリ部１４３のポテンシャルが深くなる。これにより、メモリ部１４３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。 Further, the memory electrode 143 can be modulated by disposing the gate electrode 142A above the memory 143 and applying the transfer pulse TRX to the gate electrode 142A. That is, the potential of the memory portion 143 is deepened by applying the transfer pulse TRX to the gate electrode 142A. Thereby, the saturation charge amount of the memory unit 143 can be increased as compared with the case where no modulation is applied.

なお、図１１の下の図は、転送パルスＴＲＸのオフ時とオン時のポテンシャル図を示している。この図に示されるように、転送パルスＴＲＸがオンされた場合、ゲート電極１４２Ａに印加された電圧により、フォトダイオード１４１とメモリ部１４３との間のＴＲＸバリアおよびメモリ部１４３が変調を受けて、電位が上昇する。これにより、フォトダイオード１４１からメモリ部１４３に電荷が流れ込み、電荷の転送が行われる。ここで、転送パルスＴＲＸがオフされると、ＴＲＸバリアとメモリ部１４３の電位が下がり、転送された電荷がメモリ部１４３に保持される。 The lower diagram in FIG. 11 shows potential diagrams when the transfer pulse TRX is off and on. As shown in this figure, when the transfer pulse TRX is turned on, the voltage applied to the gate electrode 142A causes the TRX barrier between the photodiode 141 and the memory unit 143 and the memory unit 143 to be modulated, The potential increases. As a result, charges flow from the photodiode 141 to the memory unit 143, and charge transfer is performed. Here, when the transfer pulse TRX is turned off, the potential of the TRX barrier and the memory unit 143 is lowered, and the transferred charge is held in the memory unit 143.

ここで、メモリ部１４３から見たＴＲＸバリアの高さ、ＴＲＸバリアとメモリ部１４３との間の電位差（以下、ＴＲＸ−ＭＥＭ電位差と称する）は転送パルスＴＲＸのオフ時とオン時とで異なる。具体的には、フォトダイオード１４１が空乏状態の場合の、転送パルスＴＲＸがオフ時のＴＲＸ−ＭＥＭ電位差をΔφ１とし、オン時のＴＲＸ−ＭＥＭ電位差をΔφ２とすると、Δφ１＜Δφ２となる。これは、ＴＲＸバリアよりメモリ部１４３の方が、ゲート電極１４２Ａに印加された電圧による変調を受けやすいためである。 Here, the height of the TRX barrier viewed from the memory unit 143 and the potential difference between the TRX barrier and the memory unit 143 (hereinafter referred to as TRX-MEM potential difference) differ between when the transfer pulse TRX is off and when it is on. Specifically, when the photodiode 141 is in a depletion state, if the TRX-MEM potential difference when the transfer pulse TRX is OFF is Δφ1, and the TRX-MEM potential difference when the transfer pulse TRX is ON is Δφ2, then Δφ1 <Δφ2. This is because the memory unit 143 is more susceptible to modulation by the voltage applied to the gate electrode 142A than the TRX barrier.

第２転送ゲート（ＴＲＧ）１４４は、ゲート電極１４４Ａに転送パルスＴＲＧが印加されることにより、メモリ部１４３に蓄積された電荷を転送する。なお、以下、ゲート電極１４４Ａに転送パルスＴＲＧが印加された状態を、転送パルスＴＲＧがオンされた状態、あるいは、第２転送ゲート１４４がオンされた状態とも称する。また、以下、ゲート電極１４４Ａに転送パルスＴＲＧが印加されていない状態を、転送パルスＴＲＧがオフされた状態、あるいは、第２転送ゲート１４４がオフされた状態とも称する。なお、ゲート電極１４４Ａと基板の間には絶縁膜１４４Ｂが形成されている。 The second transfer gate (TRG) 144 transfers charges accumulated in the memory unit 143 by applying a transfer pulse TRG to the gate electrode 144A. Hereinafter, the state in which the transfer pulse TRG is applied to the gate electrode 144A is also referred to as a state in which the transfer pulse TRG is turned on or a state in which the second transfer gate 144 is turned on. Hereinafter, a state in which the transfer pulse TRG is not applied to the gate electrode 144A is also referred to as a state in which the transfer pulse TRG is turned off or a state in which the second transfer gate 144 is turned off. Note that an insulating film 144B is formed between the gate electrode 144A and the substrate.

浮遊拡散領域１４５は、配線用のコンタクトを接続できる不純物濃度のＮ型層からなる電荷電圧変換部であり、第２転送ゲート１４４によってメモリ部１４３から転送された電荷を電圧に変換する。 The floating diffusion region 145 is a charge-voltage conversion unit made of an N-type layer having an impurity concentration to which a wiring contact can be connected, and converts the charge transferred from the memory unit 143 by the second transfer gate 144 into a voltage.

単位画素１３１Ａはさらに、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８を有している。なお、図１１では、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８に、ＮチャネルのＭＯＳトランジスタを用いた例を示している。しかし、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８の導電型の組み合わせは、これらの組み合わせに限られるものではない。 The unit pixel 131A further includes a reset transistor 146, an amplification transistor 147, and a selection transistor 148. Note that FIG. 11 illustrates an example in which N-channel MOS transistors are used as the reset transistor 146, the amplification transistor 147, and the selection transistor 148. However, the combination of the conductivity types of the reset transistor 146, the amplification transistor 147, and the selection transistor 148 is not limited to these combinations.

リセットトランジスタ１４６のドレイン電極は電源ＶＤＢに接続され、ソース電極は浮遊拡散領域１４５に接続されている。そして、リセットトランジスタ１４６のゲート電極にリセットパルスＲＳＴが印加され、リセットトランジスタ１４６がオンされることにより、浮遊拡散領域１４５がリセットされ、浮遊拡散領域１４５から電荷が排出される。 The drain electrode of the reset transistor 146 is connected to the power supply VDB, and the source electrode is connected to the floating diffusion region 145. Then, a reset pulse RST is applied to the gate electrode of the reset transistor 146, and the reset transistor 146 is turned on, whereby the floating diffusion region 145 is reset and charges are discharged from the floating diffusion region 145.

増幅トランジスタ１４７のドレイン電極は電源ＶＤＯに接続され、ゲート電極は浮遊拡散領域１４５に接続されている。選択トランジスタ１４８のドレイン電極は増幅トランジスタ１４７のソース電極に接続され、ソース電極は垂直信号線１１７に接続されている。そして、選択トランジスタ１４８のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ１４８がオンされることにより、画素信号を読み出す対象となる単位画素１３１Ａが選択される。すなわち、増幅トランジスタ１４７は、選択トランジスタ１４８がオンされているとき、浮遊拡散領域１４５の電圧を示す信号を、垂直信号線１１７を介してカラム処理部１１３に供給する。 The drain electrode of the amplification transistor 147 is connected to the power supply VDO, and the gate electrode is connected to the floating diffusion region 145. The drain electrode of the selection transistor 148 is connected to the source electrode of the amplification transistor 147, and the source electrode is connected to the vertical signal line 117. Then, the selection pulse SEL is applied to the gate electrode of the selection transistor 148, and the selection transistor 148 is turned on, whereby the unit pixel 131A that is the target for reading the pixel signal is selected. That is, the amplification transistor 147 supplies a signal indicating the voltage of the floating diffusion region 145 to the column processing unit 113 via the vertical signal line 117 when the selection transistor 148 is turned on.

なお、選択トランジスタ１４８を、電源ＶＤＯと増幅トランジスタ１４７のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。 Note that the selection transistor 148 can be connected between the power supply VDO and the drain electrode of the amplification transistor 147. In addition, one or more of the reset transistor 146, the amplification transistor 147, and the selection transistor 148 can be omitted depending on a pixel signal reading method, or can be shared among a plurality of pixels.

単位画素１３１Ａはさらに、電荷排出ゲート（ＡＢＧ）１４９および電荷排出部（ＡＢＤ）１５０を有している。 The unit pixel 131A further includes a charge discharge gate (ABG) 149 and a charge discharge unit (ABD) 150.

電荷排出ゲート１４９は、ゲート電極１４９Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード１４１に蓄積されている電荷を転送する。なお、以下、ゲート電極１４９Ａに制御パルスＡＢＧが印加された状態を、制御パルスＡＢＧがオンされた状態、あるいは、電荷排出ゲート１４９がオンされた状態とも称する。また、以下、ゲート電極１４９Ａに制御パルスＡＢＧが印加されていない状態を、制御パルスＡＢＧがオフされた状態、あるいは、電荷排出ゲート１４９がオフされた状態とも称する。さらに、以下、フォトダイオード１４１と電荷排出部１５０との間のポテンシャルバリア（電位障壁）を、ＡＢＧバリアと称する。なお、ゲート電極１４９Ａと基板の間には絶縁膜１４９Ｂが形成されている。 The charge discharge gate 149 transfers charges accumulated in the photodiode 141 by applying a control pulse ABG to the gate electrode 149A. Hereinafter, a state in which the control pulse ABG is applied to the gate electrode 149A is also referred to as a state in which the control pulse ABG is turned on or a state in which the charge discharge gate 149 is turned on. Hereinafter, a state where the control pulse ABG is not applied to the gate electrode 149A is also referred to as a state where the control pulse ABG is turned off or a state where the charge discharge gate 149 is turned off. Further, hereinafter, a potential barrier (potential barrier) between the photodiode 141 and the charge discharging unit 150 is referred to as an ABG barrier. Note that an insulating film 149B is formed between the gate electrode 149A and the substrate.

電荷排出部１５０は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成され、電源ＶＤＡに接続されている。従って、電荷排出部１５０の電位は、電源ＶＤＡの電位とほぼ等しくなる。そして、電荷排出ゲート１４９によってフォトダイオード１４１から電荷排出部１５０に転送された電荷は、電源ＶＤＡへと排出される。また、電荷排出ゲート１４９および電荷排出部１５０は、露光終了後の読み出し期間中にフォトダイオード１４１が飽和して電荷が溢れるのを防ぐ作用をなす。 The charge discharging unit 150 is formed of an N-type layer having an impurity concentration capable of connecting a wiring contact, and is connected to a power supply VDA. Therefore, the potential of the charge discharging unit 150 is substantially equal to the potential of the power supply VDA. The charge transferred from the photodiode 141 to the charge discharging unit 150 by the charge discharging gate 149 is discharged to the power supply VDA. In addition, the charge discharging gate 149 and the charge discharging unit 150 serve to prevent the photodiode 141 from saturating and overflowing charges during the readout period after the exposure is completed.

電源ＶＤＡは、供給電圧を可変することができる。 The power supply VDA can vary the supply voltage.

また、単位画素１３１Ａには、ゲート電極１４２Ａ（絶縁膜１４２Ｂ）の下の、フォトダイオード１４１とメモリ部１４３との境界部分に、Ｎ−の不純物拡散領域１５７を設けることにより、オーバーフローパス１５１が形成されている。単位画素１３１Ａでは、低照度での発生電荷を優先的にフォトダイオード１４１で蓄積する手段として、このオーバーフローパス１５１が用いられる。 In addition, an overflow path 151 is formed in the unit pixel 131A by providing an N− impurity diffusion region 157 at the boundary between the photodiode 141 and the memory unit 143 under the gate electrode 142A (insulating film 142B). Has been. In the unit pixel 131A, the overflow path 151 is used as means for preferentially accumulating charges generated at low illuminance in the photodiode 141.

具体的には、フォトダイオード１４１とメモリ部１４３との境界部分にＮ−の不純物拡散領域１５７を設けることで、図１１の下の図に示されるように、転送パルスＴＲＸがオフされているときのＴＲＸバリアの電位が上がる。このＴＲＸバリアの電位が上がった部分がオーバーフローパス１５１となる。そして、フォトダイオード１４１で発生し、オーバーフローパス１５１のポテンシャルを超えた電荷は、自動的にメモリ部１４３に漏れて、蓄積される。換言すれば、オーバーフローパス１５１のポテンシャル以下の発生電荷はフォトダイオード１４１に蓄積される。 Specifically, by providing an N− impurity diffusion region 157 at the boundary between the photodiode 141 and the memory portion 143, as shown in the lower diagram of FIG. 11, the transfer pulse TRX is turned off. The potential of the TRX barrier increases. A portion where the potential of the TRX barrier is increased becomes an overflow path 151. Then, the charges generated in the photodiode 141 and exceeding the potential of the overflow path 151 are automatically leaked to the memory unit 143 and accumulated. In other words, generated charges below the potential of the overflow path 151 are accumulated in the photodiode 141.

オーバーフローパス１５１は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス１５１は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１４１での光電変換によって発生し、オーバーフローパス１５１のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部１４３へ転送する。 The overflow path 151 functions as an intermediate charge transfer unit. In other words, the overflow path 151 as an intermediate charge transfer unit is generated by photoelectric conversion in the photodiode 141 during an exposure period in which all of the plurality of unit pixels simultaneously perform an imaging operation, and is a predetermined amount of charge determined by the potential of the overflow path 151. The charge exceeding 1 is transferred to the memory unit 143 as a signal charge.

なお、図１１の例では、Ｎ−の不純物拡散領域１５７を設けることによりオーバーフローパス１５１を形成した構造が採用されている。しかし、Ｎ−の不純物拡散領域１５７を設ける代わりに、Ｐ−の不純物拡散領域１５７を設けることによりオーバーフローパス１５１を形成した構造をとることも可能である。 In the example of FIG. 11, a structure in which an overflow path 151 is formed by providing an N− impurity diffusion region 157 is employed. However, instead of providing the N− impurity diffusion region 157, it is also possible to adopt a structure in which the overflow path 151 is formed by providing the P− impurity diffusion region 157.

［メモリ部１４３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１４３のゲート電極、即ち、第１転送ゲート１４２のゲート電極１４２Ａの電位について説明する。 [The potential of the gate electrode of the memory portion 143]
Here, the potential of the gate electrode of the memory portion 143 as the charge holding region, that is, the potential of the gate electrode 142A of the first transfer gate 142 will be described.

本実施形態においては、電荷保持領域としてのメモリ部１４３のゲート電極の電位が、第１転送ゲート１４２および第２転送ゲート１４４のうち少なくともいずれか、たとえば第１転送ゲート１４２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１４２若しくは第２転送ゲート１４４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１４２Ａ，１４４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。 In this embodiment, the potential of the gate electrode of the memory unit 143 serving as the charge holding region causes at least one of the first transfer gate 142 and the second transfer gate 144, for example, the first transfer gate 142 to be non-conductive. In the period, the potential is set to the pinning state.
More specifically, when one or both of the first transfer gate 142 and the second transfer gate 144 are made non-conductive, the voltage applied to the gate electrodes 142A and 144A is applied to the Si surface immediately below the gate electrode. Is set to be in a pinning state where carriers can be accumulated.

本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１４２を非導通状態とする際に、ゲート電極１４２Ａに印加する電圧がＰ型ウェル層１５３に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。 As in the present embodiment, when the transistor forming the transfer gate is N-type, the voltage applied to the gate electrode 142A is grounded to the P-type well layer 153 when the first transfer gate 142 is turned off. The voltage is set to a negative potential. Although not shown, when the transistor forming the transfer gate is a P-type, the P-type well layer becomes an N-type well layer, and the N-type well layer is set to a voltage higher than the power supply voltage VDD.

第１転送ゲート１４２を非導通状態とする際に、ゲート電極１４２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。 The reason why the voltage applied to the gate electrode 142A when setting the first transfer gate 142 to the non-conductive state is set to a voltage that results in a pinning state in which carriers can be accumulated on the Si surface immediately below the gate electrode is as follows. is there.

第１転送ゲート１４２のゲート電極１４２Ａの電位を、Ｐ型ウェル層１５３に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１４３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１４３上に形成されるゲート電極１４２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１５３に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１４３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。 When the potential of the gate electrode 142A of the first transfer gate 142 is set to the same potential (for example, 0 V) with respect to the P-type well layer 153, carriers generated from crystal defects on the Si surface are accumulated in the memory unit 143 and become a dark current. There is a risk of degrading the image quality. For this reason, in the present embodiment, the OFF potential of the gate electrode 142A formed on the memory portion 143 is set to a negative potential with respect to the P-type well layer 153, for example, −2.0V. Thereby, in the present embodiment, it is possible to generate holes on the Si surface of the memory unit 143 during the charge retention period and recombine electrons generated on the Si surface (Electron). As a result, dark current can be reduced.

なお、図１１の構成においては、メモリ部１４３の端部に、第２転送ゲート１４４のゲート電極１４４Ａが存在することから、このゲート電極１４４Ａも負電位とすることで、メモリ部１４３の端部で発生する暗電流も同様に抑えることが可能である。 In the configuration of FIG. 11, since the gate electrode 144A of the second transfer gate 144 exists at the end of the memory unit 143, the gate electrode 144A also has a negative potential, so that the end of the memory unit 143 It is possible to suppress the dark current generated in the same way.

ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１４１に蓄積された電荷を、遮光されたメモリ部１４３および浮遊拡散領域１４５へ転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。 The CMOS image sensor 100 starts exposure at the same time for all pixels, ends exposure at the same time for all pixels, and transfers the charges accumulated in the photodiode 141 to the light-shielded memory unit 143 and the floating diffusion region 145 to Realize exposure. With this global exposure, it is possible to capture images without distortion during an exposure period in which all pixels coincide.

［単位画素１３１Ａの駆動方法］
次に、図１３乃至図１５を参照して、ＣＭＯＳイメージセンサ１００の単位画素１３１Ａの駆動方法について説明する。なお、図１３は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位（≒電荷排出部１５０の電位）の、１フレーム期間におけるタイミングチャートを示している。また、図１４および図１５は、図１３の時刻ｔ１乃至ｔ５における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、上方向は、電位が低くなる方向であり、ＴＲＸバリアおよびＡＢＧバリアの高さが高くなる方向である。逆に、下方向は、電位が高くなる方向であり、ＴＲＸバリアおよびＡＢＧバリアの高さが低くなる方向である。 [Driving Method of Unit Pixel 131A]
Next, a driving method of the unit pixel 131A of the CMOS image sensor 100 will be described with reference to FIGS. 13 shows the selection pulse SEL, the control pulse ABG, the transfer pulse TRX, the transfer pulse TRG, the reset pulse RST, and the potential of the power supply VDA of the unit pixels 131A in the i-th and i + 1-th rows of the pixel array unit 111. A timing chart in one frame period of (≈potential of the charge discharging unit 150) is shown. 14 and 15 show potential diagrams of the unit pixel 131A in the AA ′ direction in FIG. 12 at times t1 to t5 in FIG. In this potential diagram, the vertical direction indicates the potential, the upward direction is the direction in which the potential decreases, and the TRX barrier and the ABG barrier increase in height. Conversely, the downward direction is the direction in which the potential increases, and the TRX barrier and the ABG barrier are decreased in height.

なお、以下、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧがオンされているときの各パルスの電圧をＯＮ電圧と称し、オフされているときの各パルスの電圧をＯＦＦ電圧と称する。 Hereinafter, the voltage of each pulse when the control pulse ABG, the transfer pulse TRX, and the transfer pulse TRG are turned on is referred to as an ON voltage, and the voltage of each pulse when the control pulse ABG is turned off is referred to as an OFF voltage.

まず、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、第１転送ゲート１４２および第２転送ゲート１４４がオンするとともに、浮遊拡散領域１４５がリセットされる。その結果、フォトダイオード１４１、メモリ部１４３、浮遊拡散領域１４５の電荷が排出される。その後、まず転送パルスＴＲＸがオフされ、第１転送ゲートがオフされた後、転送パルスＴＲＧおよびリセットパルスＲＳＴがオフされ、第２転送ゲート１４４がオフされる。そして、全画素同時に露光が開始され、フォトダイオード１４１への電荷の蓄積が開始される。すなわち、信号電荷の蓄積期間が開始される。 First, the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST are turned on simultaneously for all the pixels, the first transfer gate 142 and the second transfer gate 144 are turned on, and the floating diffusion region 145 is reset. As a result, charges in the photodiode 141, the memory unit 143, and the floating diffusion region 145 are discharged. Thereafter, the transfer pulse TRX is first turned off, the first transfer gate is turned off, the transfer pulse TRG and the reset pulse RST are turned off, and the second transfer gate 144 is turned off. Then, exposure is started at the same time for all pixels, and accumulation of electric charges in the photodiode 141 is started. That is, the signal charge accumulation period is started.

次に、全画素同時に、リセットパルスＲＳＴがオンされ、浮遊拡散領域１４５がリセットされ、浮遊拡散領域１４５から電荷が排出され、リセットパルスＲＳＴがオフされる。 Next, simultaneously with all the pixels, the reset pulse RST is turned on, the floating diffusion region 145 is reset, charges are discharged from the floating diffusion region 145, and the reset pulse RST is turned off.

次に、全画素同時に、転送パルスＴＲＧがオンされ、第２転送ゲート１４４がオンされ、メモリ部１４３に蓄積されている電荷が浮遊拡散領域１４５に転送された後、転送パルスＴＲＧがオフされ、第２転送ゲート１４４がオフされる。 Next, at the same time for all pixels, the transfer pulse TRG is turned on, the second transfer gate 144 is turned on, and the charge accumulated in the memory unit 143 is transferred to the floating diffusion region 145, and then the transfer pulse TRG is turned off. The second transfer gate 144 is turned off.

次に、全画素同時に、転送パルスＴＲＸがオンされ、第１転送ゲート１４２がオンされ、フォトダイオード１４１に蓄積されている電荷がメモリ部１４３に転送される。さらに、全画素同時に、制御パルスＡＢＧがオンされ、電源ＶＤＢの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｌ）に変更される。その後、全画素同時に転送パルスＴＲＸがオフされ、第１転送ゲート１４２がオフされ、全画素同時に露光が終了し、信号電荷の蓄積期間が終了する。その後、全画素同時に電源ＶＤＢの電位がＶＤＡ（Ｌ）からＶＤＡ（Ｈ）に戻される。 Next, simultaneously with all pixels, the transfer pulse TRX is turned on, the first transfer gate 142 is turned on, and the charge accumulated in the photodiode 141 is transferred to the memory unit 143. Further, the control pulse ABG is turned on simultaneously for all the pixels, and the potential of the power supply VDB is changed from VDA (H) to VDA (L). Thereafter, the transfer pulse TRX is turned off at the same time for all the pixels, the first transfer gate 142 is turned off, the exposure for all the pixels is finished at the same time, and the signal charge accumulation period is finished. Thereafter, the potential of the power supply VDB is returned from VDA (L) to VDA (H) at the same time for all pixels.

蓄積期間が終了した後、各画素１３１に蓄積した電荷に基づく画素信号を読み出す読み出し期間となる。なお、画素信号の読み出しは、画素ごとあるいは複数の画素単位で実行される。なお、以下、行ごとに実行する例を示す。 After the accumulation period ends, it becomes a readout period in which a pixel signal based on the charge accumulated in each pixel 131 is read. Note that the reading of the pixel signal is executed for each pixel or for a plurality of pixels. In the following, an example of execution for each row is shown.

例えば、ｉ行目の単位画素１３１Ａの画素信号を読み出す場合、ｉ行目の選択トランジスタ１４８に対する選択パルスＳＥＬがオンされ、ｉ行目の単位画素１３１Ａが画素信号を読み出す対象に選択される。 For example, when the pixel signal of the unit pixel 131A in the i-th row is read, the selection pulse SEL for the selection transistor 148 in the i-th row is turned on, and the unit pixel 131A in the i-th row is selected as a target for reading out the pixel signal.

そして、まず、浮遊拡散領域１４５に蓄積されている電荷、すなわち、蓄積期間中にメモリ部１４３に蓄積され、浮遊拡散領域１４５に転送された電荷に基づく信号レベルを示す画素信号（以下、画素信号ＳＨと称する）が読み出される。なお、以下、画素信号ＳＨを読み出す期間をＤＨ期間と称する。 First, a pixel signal (hereinafter referred to as a pixel signal) indicating a signal level based on charges accumulated in the floating diffusion region 145, that is, charges accumulated in the memory unit 143 and transferred to the floating diffusion region 145 during the accumulation period. Is referred to as SH). Hereinafter, a period during which the pixel signal SH is read is referred to as a DH period.

次に、リセットパルスＲＳＴがオンされ、浮遊拡散領域１４５がリセットされた後、リセットパルスＲＳＴがオフされる。そして、リセットレベルを示すリセット信号が読み出される。なお、以下、リセット信号を読み出す期間をＰ期間と称する。 Next, after the reset pulse RST is turned on and the floating diffusion region 145 is reset, the reset pulse RST is turned off. Then, a reset signal indicating the reset level is read out. Hereinafter, a period during which the reset signal is read is referred to as a P period.

さらに、転送パルスＴＲＧがオンされ、第２転送ゲート１４４がオンされ、メモリ部１４３に蓄積されている電荷、すなわち、蓄積期間中にフォトダイオード１４１に蓄積され、メモリ部１４３に転送された電荷が、浮遊拡散領域１４５に転送される。そして、浮遊拡散領域１４５に転送された電荷に基づく信号レベルを示す画素信号（以下、画素信号ＳＬと称する）が読み出される。なお、以下、画素信号ＳＬを読み出す期間をＤＬ期間と称する。 Further, the transfer pulse TRG is turned on, the second transfer gate 144 is turned on, and the charge accumulated in the memory unit 143, that is, the charge accumulated in the photodiode 141 during the accumulation period and transferred to the memory unit 143 And transferred to the floating diffusion region 145. Then, a pixel signal indicating a signal level based on the charge transferred to the floating diffusion region 145 (hereinafter referred to as a pixel signal SL) is read out. Hereinafter, a period during which the pixel signal SL is read is referred to as a DL period.

その後、選択パルスＳＥＬがオフされ、ｉ行目の単位画素１３１Ａの読み出し期間が終了し、ｉ＋１行目の単位画素１３１Ａの読み出し期間に遷移する。そして、全ての行の画素信号の読み出しが終了した後、必要に応じて、図１３のタイミングチャートの先頭に遷移し、次のフレームの蓄積期間が開始される。 Thereafter, the selection pulse SEL is turned off, the reading period of the unit pixel 131A in the i-th row ends, and a transition is made to the reading period of the unit pixel 131A in the i + 1-th row. Then, after the readout of the pixel signals of all rows is completed, the transition to the top of the timing chart of FIG. 13 is made as necessary, and the accumulation period of the next frame is started.

ここで、図１４および図１５を参照して、図１３のタイミングチャートの時刻ｔ１乃至ｔ５における単位画素１３１Ａの各部のポテンシャルの詳細について説明する。 Here, with reference to FIG. 14 and FIG. 15, the details of the potential of each part of the unit pixel 131A at times t1 to t5 in the timing chart of FIG. 13 will be described.

時刻ｔ１は、露光期間中であり、転送パルスＴＲＸ、転送パルスＴＲＧ、制御パルスＡＢＧがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｈ）に設定されている。この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ１となる。また、ＡＢＧバリアの電位は空乏状態のフォトダイオード１４１の電位（以下、ＰＤ空乏電位と称する）より低く、電源ＶＤＡの電位ＶＤＡ（Ｈ）はＰＤ空乏状態より高くなっている。 At time t1, the exposure period is in progress, the transfer pulse TRX, the transfer pulse TRG, and the control pulse ABG are turned off, and the potential of the power supply VDA is set to VDA (H). The TRX-MEM potential difference at this time is Δφ1 as described above. The potential of the ABG barrier is lower than the potential of the photodiode 141 in the depletion state (hereinafter referred to as PD depletion potential), and the potential VDA (H) of the power supply VDA is higher than that in the PD depletion state.

時刻ｔ２は、フォトダイオード１４１からメモリ部１４３に電荷を転送している期間であり、時刻ｔ１の状態から、転送パルスＴＲＸがオンされている。この時、ＴＲＸバリアの電位は、ＰＤ空乏電位より高くなっている。すなわち、ＴＲＸバリアの高さは空乏電位より低くなっている。また、この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ２（＞Δφ１）となる。 Time t2 is a period during which charges are transferred from the photodiode 141 to the memory unit 143, and the transfer pulse TRX is turned on from the state at time t1. At this time, the potential of the TRX barrier is higher than the PD depletion potential. That is, the height of the TRX barrier is lower than the depletion potential. Further, the TRX-MEM potential difference at this time is Δφ2 (> Δφ1) as described above.

時刻ｔ３において、時刻ｔ２の状態から、制御パルスＡＢＧがオンされ、ＡＢＧバリアの電位が上がっている。なお、このときのＡＢＧバリアの電位は、ＰＤ空乏電位より低くなるように設定される。すなわち、ＡＢＧバリアの高さは、ＰＤ空乏電位より低くなる。 At time t3, the control pulse ABG is turned on from the state at time t2, and the potential of the ABG barrier is increased. Note that the potential of the ABG barrier at this time is set to be lower than the PD depletion potential. That is, the height of the ABG barrier is lower than the PD depletion potential.

時刻ｔ４において、時刻ｔ３の状態から、転送パルスＴＲＸがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｌ）に下げられている。なお、ＶＤＡ（Ｌ）は、ＴＲＸバリアの電位＜ＶＤＡ（Ｌ）＜ＡＢＧバリアの電位となるように設定される。また、転送パルスＴＲＸをオンからオフに切替えた直後は、まだＴＲＸバリアおよびメモリ部１４３の電位に変調がかかっており、先に示した理由により、ＴＲＸ−ＭＥＭ電位差は、Δφ１より大きくなる。 At time t4, the transfer pulse TRX is turned off from the state at time t3, and the potential of the power supply VDA is lowered from VDA (H) to VDA (L). Note that VDA (L) is set so that TRX barrier potential <VDA (L) <ABG barrier potential. Immediately after switching the transfer pulse TRX from ON to OFF, the potential of the TRX barrier and the memory unit 143 is still modulated, and the TRX-MEM potential difference becomes larger than Δφ1 for the reason described above.

ここで、ＴＲＸバリアの電位が、時刻ｔ１のＴＲＸバリアの電位より高く、時刻ｔ３のＡＢＧバリアの電位より低くなったときに、電源ＶＤＡの電位をＶＤＡ（Ｌ）に設定することにより、電源ＶＤＡから電荷排出ゲート１４９を介してフォトダイオード１４１に電荷が移動する。これにより、フォトダイオード１４１の電位が、ＰＤ空乏電位より低いＶＤＡ（Ｌ）に設定される。このフォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位はフォトダイオード１４１が空乏状態のときの電位より低くなる。換言すれば、ＴＲＸバリアの高さは、フォトダイオード１４１が空乏状態のときより高くなる。そして、最終的に、ＴＲＸ−ＭＥＭ電位差は、Δφ３（＞Δφ１）となる。すなわち、転送パルスＴＲＸをオフし、ＴＲＸバリアの高さがＰＤ空乏電位より高くなった後、フォトダイオード１４１の電位が、ＴＲＸバリアの電位とＰＤ空乏電位の間の電位Δφ３に設定される。 Here, when the potential of the TRX barrier is higher than the potential of the TRX barrier at the time t1 and lower than the potential of the ABG barrier at the time t3, the potential of the power supply VDA is set to VDA (L). The charge is transferred from the light to the photodiode 141 through the charge discharge gate 149. Thereby, the potential of the photodiode 141 is set to VDA (L) lower than the PD depletion potential. In response to the modulation of the potential of the photodiode 141, the potential of the TRX barrier becomes lower than the potential when the photodiode 141 is depleted. In other words, the height of the TRX barrier is higher than when the photodiode 141 is in a depleted state. Finally, the TRX-MEM potential difference becomes Δφ3 (> Δφ1). That is, after the transfer pulse TRX is turned off and the height of the TRX barrier becomes higher than the PD depletion potential, the potential of the photodiode 141 is set to a potential Δφ3 between the TRX barrier potential and the PD depletion potential.

従って、フォトダイオード１４１からメモリ部１４３に電荷を転送した後、ＴＲＸ−ＭＥＭ電位差は、フォトダイオード１４１が空乏状態のときのΔφ１よりも大きくなる。また、ＴＲＸ−ＭＥＭ電位差がΔφ１より大きい状態は、露光を開始する前に、転送パルスＴＲＸをオンし、ＴＲＸバリアの電位を上げるまで継続する。従って、フォトダイオード１４１から転送される電荷を蓄積する間、ＴＲＸバリアを高くし、メモリ部１４３単独の最大蓄積電荷量を大きくすることができる。 Therefore, after the charge is transferred from the photodiode 141 to the memory portion 143, the TRX-MEM potential difference becomes larger than Δφ1 when the photodiode 141 is in a depletion state. Further, the state in which the TRX-MEM potential difference is larger than Δφ1 is continued until the transfer pulse TRX is turned on and the potential of the TRX barrier is raised before the exposure is started. Therefore, the TRX barrier can be increased while the charge transferred from the photodiode 141 is accumulated, and the maximum accumulated charge amount of the memory unit 143 alone can be increased.

なお、この時、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切り替えるタイミングと、転送パルスＴＲＸをオフするタイミングには、注意が必要である。具体的には、ＴＲＸバリアの電位がＶＤＡ（Ｌ）より高いときに、電源ＶＤＡの電位がＶＤＡ（Ｌ）に切り替わってしまうと、メモリ部１４３の電位までＶＤＡ（Ｌ）に設定されてしまう。従って、ＴＲＸバリアの電位がＶＤＡ（Ｌ）より低くなってから、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切り替えるようにタイミングを調整する必要がある。 At this time, attention must be paid to the timing of switching the potential of the power supply VDA to VDA (L) and the timing of turning off the transfer pulse TRX. Specifically, when the potential of the power supply VDA is switched to VDA (L) when the potential of the TRX barrier is higher than VDA (L), the potential of the memory unit 143 is set to VDA (L). Therefore, it is necessary to adjust the timing so that the potential of the power supply VDA is switched to VDA (L) after the potential of the TRX barrier becomes lower than VDA (L).

時刻ｔ５において、時刻ｔ４の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）に戻されている。これにより、電源ＶＤＡの電位の切替えを、フォトダイオード１４１からメモリ部１４３への電荷の転送時に限定することができ、全画素同時に行うことができる。従って、電源ＶＤＡを全ての画素で共通化することができる。 At time t5, the potential of the power supply VDA is returned to VDA (H) from the state at time t4. Thereby, the switching of the potential of the power supply VDA can be limited at the time of transferring charges from the photodiode 141 to the memory portion 143, and all the pixels can be performed simultaneously. Therefore, the power supply VDA can be shared by all the pixels.

以上のようにして、メモリ部１４３の領域を拡大せずに、フォトダイオード１４１に蓄積された電荷をメモリ部１４３で保持している間、ＴＲＸバリアを高くし、メモリ部１４３単独の最大蓄積電荷量を大きくすることができる。従って、メモリ部１４３単独の最大蓄積電荷量が大きくするのに、フォトダイオード１４１の領域を縮小する必要がないため、ＣＭＯＳイメージセンサ１００の光学特性は低下しない。また、メモリ部１４３で電荷を保持している期間中にＴＲＸバリアが高くなるので、メモリ部１４３からの電荷の飽和減りを減少させることができる。 As described above, the TRX barrier is increased while the charge stored in the photodiode 141 is held in the memory unit 143 without expanding the area of the memory unit 143, and the maximum stored charge of the memory unit 143 alone is increased. The amount can be increased. Therefore, since it is not necessary to reduce the area of the photodiode 141 in order to increase the maximum accumulated charge amount of the memory unit 143 alone, the optical characteristics of the CMOS image sensor 100 do not deteriorate. In addition, since the TRX barrier becomes high during the period in which the memory portion 143 holds the charge, the saturation reduction of the charge from the memory portion 143 can be reduced.

＜２．第２の実施の形態＞
次に、図１６および図１７を参照して、本発明の第２の実施の形態について説明する。なお、第２の実施の形態は、第１の実施の形態と比較して、単位画素１３１Ａの駆動方法のみが異なり、ＣＭＯＳイメージセンサ１００および単位画素１３１Ａの構成は、第１の実施の形態と同様である。 <2. Second Embodiment>
Next, a second embodiment of the present invention will be described with reference to FIGS. The second embodiment is different from the first embodiment only in the driving method of the unit pixel 131A, and the configurations of the CMOS image sensor 100 and the unit pixel 131A are different from those of the first embodiment. It is the same.

［単位画素１３１Ａの駆動方法］
図１６は、図１３と同様に、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図１７は、図１４および図１５と同様に、図１６の時刻ｔ４乃至ｔ１２における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。 [Driving Method of Unit Pixel 131A]
FIG. 16 shows a selection pulse SEL, a control pulse ABG, a transfer pulse TRX, a transfer pulse TRG, and a reset pulse RST of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111, as in FIG. 3 shows a timing chart of the potential of the power supply VDA in one frame period. FIG. 17 shows a potential diagram of the unit pixel 131A in the direction AA ′ of FIG. 12 from time t4 to t12 of FIG. 16, similarly to FIGS.

第１の実施の形態では、時刻ｔ４において、電源ＶＤＡの電位をＶＤＡ（Ｌ）に設定した後、時刻ｔ５において、電源ＶＤＡの電圧をＶＤＡ（Ｈ）に戻していた。そのため、フォトダイオード１４１の電位は、時刻ｔ４においてＶＤＡ（Ｌ）に設定された後、時刻ｔ５において、ＡＢＧバリアの電位まで上がっていた。これにより、ＴＲＸバリアの変調量が小さくなり、ＴＲＸバリアが低くなり、メモリ部１４３単独の最大蓄積電荷量が小さくなっていた。第２の実施の形態は、この問題を解決するためのものである。 In the first embodiment, after setting the potential of the power supply VDA to VDA (L) at time t4, the voltage of the power supply VDA is returned to VDA (H) at time t5. For this reason, the potential of the photodiode 141 is set to VDA (L) at time t4, and then rises to the potential of the ABG barrier at time t5. As a result, the modulation amount of the TRX barrier is reduced, the TRX barrier is lowered, and the maximum accumulated charge amount of the memory unit 143 alone is reduced. The second embodiment is for solving this problem.

なお、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 The description of the parts common to the first embodiment will be omitted because the description will be repeated.

図１３と図１６のタイミングチャートを比較すると、時刻ｔ４までの動作は同じで、時刻ｔ１１と時刻ｔ１２における動作が異なっている。この点について、図１７を参照して説明する。 Comparing the timing charts of FIG. 13 and FIG. 16, the operation up to time t4 is the same, and the operations at time t11 and time t12 are different. This point will be described with reference to FIG.

上述したように、時刻ｔ４では、電源ＶＤＡの電位がＶＤＡ（Ｌ）に設定され、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に設定されている。 As described above, at time t4, the potential of the power supply VDA is set to VDA (L), and the potential of the photodiode 141 is set to VDA (L).

時刻ｔ１１において、時刻ｔ４の状態から、電源ＶＤＡの電位がＶＤＡ（Ｌ）に維持されたまま、制御パルスＡＢＧがオフされ、ＡＢＧバリアの電位が、ＶＤＡ（Ｌ）より低くなっている。 At time t11, from the state at time t4, the control pulse ABG is turned off while the potential of the power supply VDA is maintained at VDA (L), and the potential of the ABG barrier is lower than VDA (L).

時刻ｔ１２において、時刻ｔ１１の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）に戻されている。しかし、ＡＢＧバリアの電位がＶＤＡ（Ｌ）より低い電位に設定されているため、フォトダイオード１４１の電位は、電源ＶＤＡの電位が上がっても、ＶＤＡ（Ｌ）のまま維持される。 At time t12, the potential of the power supply VDA is returned to VDA (H) from the state at time t11. However, since the potential of the ABG barrier is set to a potential lower than VDA (L), the potential of the photodiode 141 is maintained as VDA (L) even when the potential of the power supply VDA is increased.

このように、電源ＶＤＡの電位をＶＤＡ（Ｈ）に戻しても、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に保たれるため、メモリ部１４３単独の最大蓄積電荷量の減少が防止される。また、フォトダイオード１４１の電位が、ＡＢＧバリアの電位ではなく、ＶＤＡ（Ｌ）により規定されるので、画素間のバラツキを小さくすることができる。 As described above, even if the potential of the power supply VDA is returned to VDA (H), the potential of the photodiode 141 is maintained at VDA (L), and thus the decrease in the maximum accumulated charge amount of the memory unit 143 alone is prevented. Further, since the potential of the photodiode 141 is defined not by the potential of the ABG barrier but by VDA (L), the variation between pixels can be reduced.

さらに、第２の実施の形態においては、時刻ｔ３（図８）において、ＡＢＧバリアの電位を、ＰＤ空乏電位より高く設定するようにしても構わない。これにより、ＶＤＡ（Ｌ）は、ＰＤ空乏電位より低い電位であればよくなり、電源ＶＤＡの設計条件の自由度が増す。 Further, in the second embodiment, the ABG barrier potential may be set higher than the PD depletion potential at time t3 (FIG. 8). As a result, VDA (L) only needs to be lower than the PD depletion potential, and the degree of freedom in design conditions for the power supply VDA is increased.

さらに、制御パルスＡＢＧをオンした後、すぐにオフするため、例えば、選択パルスＳＥＬと制御パルスＡＢＧが同時にオンされることがない。これにより、選択パルスＳＥＬ用の配線と制御パルスＡＢＧ用の配線との間の容量カップリングの影響を考慮する必要がなくなる。従って、選択パルスＳＥＬ用の配線と制御パルスＡＢＧ用の配線を遠ざける等の対策を施す必要がなく、単位画素１３１Ａ内のレイアウトの自由度が増す。 Furthermore, since the control pulse ABG is turned off immediately after being turned on, for example, the selection pulse SEL and the control pulse ABG are not turned on at the same time. This eliminates the need to consider the influence of capacitive coupling between the selection pulse SEL wiring and the control pulse ABG wiring. Therefore, it is not necessary to take measures such as separating the wiring for the selection pulse SEL and the wiring for the control pulse ABG, and the degree of freedom of layout in the unit pixel 131A is increased.

＜３．第３の実施の形態＞
次に、図１８乃至図２０を参照して、本発明の第３の実施の形態について説明する。なお、第３の実施の形態は、第１および第２の実施の形態と比較して、単位画素１３１Ａの駆動方法のみが異なり、ＣＭＯＳイメージセンサ１００および単位画素１３１Ａの構成は、第１および第２の実施の形態と同様である。 <3. Third Embodiment>
Next, a third embodiment of the present invention will be described with reference to FIGS. The third embodiment differs from the first and second embodiments only in the driving method of the unit pixel 131A, and the configurations of the CMOS image sensor 100 and the unit pixel 131A are the first and second configurations. This is the same as the second embodiment.

［単位画素１３１Ａの駆動方法］
図１８は、図１３と同様に、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図１９および図２０は、図１４および図１５と同様に、図１８の時刻ｔ２１乃至ｔ２６における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。 [Driving Method of Unit Pixel 131A]
FIG. 18 shows a selection pulse SEL, a control pulse ABG, a transfer pulse TRX, a transfer pulse TRG, and a reset pulse RST of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111, as in FIG. 3 shows a timing chart of the potential of the power supply VDA in one frame period. 19 and 20 show potential diagrams of the unit pixel 131A in the AA ′ direction in FIG. 12 at the times t21 to t26 in FIG. 18, similarly to FIGS. 14 and 15.

第１および第２の実施の形態では、上述したように、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切替えるタイミングと、転送パルスＴＲＸをオフするタイミングに注意する必要があった。具体的には、メモリ部１４３の電位がＶＤＡ（Ｌ）に設定されてしまわないように、ＴＲＸバリアの電位がＶＤＡ（Ｌ）より低くなってから、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切り替えるようにタイミングを調整する必要があった。第３の実施の形態は、このタイミングの調整を確実に行うようにするものである。 In the first and second embodiments, as described above, it is necessary to pay attention to the timing for switching the potential of the power supply VDA to VDA (L) and the timing for turning off the transfer pulse TRX. Specifically, the potential of the power supply VDA is switched to VDA (L) after the potential of the TRX barrier becomes lower than VDA (L) so that the potential of the memory unit 143 is not set to VDA (L). There was a need to adjust the timing. In the third embodiment, this timing adjustment is reliably performed.

なお、第１および第２の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 Note that the description of the parts common to the first and second embodiments will be omitted because they are repeated.

図１３と図１８のタイミングチャートを比較すると、時刻ｔ２までの動作は同じで、時刻ｔ２１乃至時刻ｔ２６の動作が異なっている。 Comparing the timing charts of FIG. 13 and FIG. 18, the operation up to time t2 is the same, and the operation from time t21 to time t26 is different.

時刻ｔ２１において、時刻ｔ２の状態から、転送パルスＴＲＸの電圧がＯＮ電圧からｍｉｄ−ＯＮ電圧(ＯＦＦ電圧＜ｍｉｄ−ＯＮ電圧＜ＯＮ電圧)に下げられ、転送パルスＡＢＧがオフされている。この時のＴＲＸ−ＭＥＭ電位差は、Δφ２１（Δφ１＜Δφ２１≦Δφ２）となる。なお、第３の実施の形態では、これまでの実施の形態と異なり、図を分かりやすくするために、制御パルスＡＢＧがオフされているときのＡＢＧバリアの電位が、ＰＤ空乏電位より高く設定される例を示している。 At time t21, from the state at time t2, the voltage of the transfer pulse TRX is lowered from the ON voltage to the mid-ON voltage (OFF voltage <mid-ON voltage <ON voltage), and the transfer pulse ABG is turned off. The TRX-MEM potential difference at this time is Δφ21 (Δφ1 <Δφ21 ≦ Δφ2). In the third embodiment, unlike the previous embodiments, the potential of the ABG barrier when the control pulse ABG is turned off is set higher than the PD depletion potential in order to make the figure easier to understand. An example is shown.

時刻ｔ２２において、時刻ｔ２１の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｍ）に下げられている。ＶＤＡ（Ｍ）は、時刻ｔ２１のＡＢＧバリアの電位およびＰＤ空乏電位より低く、時刻ｔ２１のＴＲＸバリアの電位およびＶＤＡ（Ｌ）より高い電位に設定される。これにより、フォトダイオード１４１の電位がＶＤＡ（Ｍ）に設定される。また、フォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位が下がり、ＴＲＸ−ＭＥＭ電位差は、Δφ２２（＞Δφ２１）となる。 At time t22, from the state at time t21, the potential of the power source VDA is lowered from VDA (H) to VDA (M). VDA (M) is set to a potential lower than the potential of the ABG barrier and the PD depletion potential at time t21 and higher than the potential of the TRX barrier and VDA (L) at time t21. As a result, the potential of the photodiode 141 is set to VDA (M). Further, the potential of the TRX barrier decreases due to the modulation of the potential of the photodiode 141, and the TRX-MEM potential difference becomes Δφ22 (> Δφ21).

時刻ｔ２３において、時刻ｔ２２の状態から、転送パルスＴＲＸの電圧がｍｉｄ−ＯＮ電圧からＯＦＦ電圧に下げられている。これにより、ＴＲＸ−ＭＥＭ電位差は、Δφ２３（Δφ１＜Δφ２３≦Δφ２２）となる。 At time t23, the voltage of the transfer pulse TRX is lowered from the mid-ON voltage to the OFF voltage from the state at time t22. As a result, the TRX-MEM potential difference becomes Δφ23 (Δφ1 <Δφ23 ≦ Δφ22).

時刻ｔ２４において、時刻ｔ２３の状態から、電源ＶＤＡの電位がＶＤＡ（Ｍ）からＶＤＡ（Ｌ）に下げられている。これにより、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に設定される。また、フォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位が下がり、ＴＲＸ−ＭＥＭ電位差は、Δφ２４（＞Δφ２３）となる。ここで、ＴＲＸ−ＭＥＭ電位差を、時刻ｔ２３のΔφ２３よりさらに大きい電位差にすることで、メモリ部１４３単独の最大蓄積電荷量を大きくするとともに、メモリ部１４３からの電荷の飽和減りを減少させることができる。 At time t24, from the state at time t23, the potential of the power source VDA is lowered from VDA (M) to VDA (L). Thereby, the potential of the photodiode 141 is set to VDA (L). In addition, the potential of the TRX barrier decreases due to the modulation of the potential of the photodiode 141, and the TRX-MEM potential difference becomes Δφ24 (> Δφ23). Here, by making the TRX-MEM potential difference larger than Δφ23 at time t23, the maximum accumulated charge amount of the memory unit 143 alone can be increased, and the decrease in saturation of the charge from the memory unit 143 can be reduced. it can.

時刻ｔ２５において、時刻ｔ２４の状態から、図１７の時刻ｔ１１と同様に、電源ＶＤＡの電位がＶＤＡ（Ｌ）に維持されたまま、制御パルスＡＢＧがオフされ、ＡＢＧバリアの電位が、ＶＤＡ（Ｌ）より低くなっている。 At time t25, from the state at time t24, as with time t11 in FIG. 17, the control pulse ABG is turned off while the potential of the power supply VDA is maintained at VDA (L), and the potential of the ABG barrier is VDA (L ) Is lower.

時刻ｔ２６において、時刻ｔ２５の状態から、図１７の時刻ｔ１２の場合と同様に、電源ＶＤＡの電圧がＶＤＡ（Ｈ）に戻されている。 At time t26, the voltage of the power supply VDA is returned to VDA (H) from the state at time t25 as in the case of time t12 in FIG.

このようにして、電源ＶＤＡの電位がＴＲＸバリアの電位より低く設定され、メモリ部１４３の電位が電源ＶＤＡの電位に設定されてしまうことを確実に防止することができる。 In this way, it is possible to reliably prevent the potential of the power source VDA from being set lower than the potential of the TRX barrier and the potential of the memory unit 143 to be set to the potential of the power source VDA.

＜４．第４の実施の形態＞
次に、図２１乃至図２３を参照して、本発明の第４の実施の形態について説明する。なお、第４の実施の形態は、第１乃至第３の実施の形態と比較して、単位画素１３１Ａの駆動方法のみが異なり、ＣＭＯＳイメージセンサ１００および単位画素１３１Ａの構成は、第１乃至第３の実施の形態と同様である。 <4. Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described with reference to FIGS. Note that the fourth embodiment is different from the first to third embodiments only in the driving method of the unit pixel 131A, and the configurations of the CMOS image sensor 100 and the unit pixel 131A are the first to third. This is the same as the third embodiment.

［単位画素１３１Ａの駆動方法］
図２１は、図１３と同様に、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図２２および図２３は、図１４および図１５と同様に、図２１の時刻ｔ３１乃至ｔ３６における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。 [Driving Method of Unit Pixel 131A]
FIG. 21 shows a selection pulse SEL, a control pulse ABG, a transfer pulse TRX, a transfer pulse TRG, and a reset pulse RST of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111, as in FIG. 3 shows a timing chart of the potential of the power supply VDA in one frame period. 22 and 23 show potential diagrams of the unit pixel 131A in the AA ′ direction in FIG. 12 at the times t31 to t36 in FIG. 21, similarly to FIGS. 14 and 15.

第４の実施の形態は、電源ＶＤＡの電位をＶＤＡ（Ｆ）に固定したものである。なお、ＶＤＡ（Ｆ）は、ＰＤ空乏電位より低く設定される。すなわち、ＶＤＡ（Ｆ）は、電源ＶＤＡからＰＤ空乏電位へ電荷が移動する方向の電位に設定される。また、ＶＤＡ（Ｆ）は、フォトダイオード１４１が空乏状態の場合の転送パルスＴＲＸがオフ時のＴＲＸバリアより高い電位に設定される。 In the fourth embodiment, the potential of the power supply VDA is fixed to VDA (F). Note that VDA (F) is set lower than the PD depletion potential. That is, VDA (F) is set to a potential in a direction in which charges move from the power supply VDA to the PD depletion potential. VDA (F) is set to a potential higher than the TRX barrier when the transfer pulse TRX when the photodiode 141 is in a depleted state is off.

なお、第１乃至第３の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 Note that the description of the portions common to the first to third embodiments will be omitted because they are repeated.

時刻ｔ３１は、露光期間中であり、転送パルスＴＲＸ、転送パルスＴＲＧ、制御パルスＡＢＧがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｆ）に設定されている。以下、この時のＴＲＸ−ＭＥＭ電位差をΔφ３１とする。 At time t31, during the exposure period, the transfer pulse TRX, the transfer pulse TRG, and the control pulse ABG are turned off, and the potential of the power supply VDA is set to VDA (F). Hereinafter, the TRX-MEM potential difference at this time is represented by Δφ31.

時刻ｔ３２は、フォトダイオード１４１からメモリ部１４３に電荷を転送している期間であり、時刻ｔ３１の状態から、転送パルスＴＲＸがオンされている。この時のＴＲＸ−ＭＥＭ電位差は、Δφ３２(＞Δφ３１)となる。 Time t32 is a period during which charges are transferred from the photodiode 141 to the memory unit 143, and the transfer pulse TRX is turned on from the state at time t31. The TRX-MEM potential difference at this time is Δφ32 (> Δφ31).

時刻ｔ３３において、時刻ｔ３２の状態から、転送パルスＴＲＸの電圧がＯＮ電圧からｍｉｄ−ＯＮ電圧(ＯＦＦ電圧＜ｍｉｄ−ＯＮ電圧＜ＯＮ電圧)に下げられ、転送パルスＴＲＸがオフされている。この時のＴＲＸ−ＭＥＭ電位差は、Δφ３３（Δφ３１＜Δφ３３≦Δφ３２）となる。なお、この時、ＴＲＸバリアの電位は、ＶＤＡ（Ｆ）より低く設定され、ＴＲＸバリアの高さがＶＤＡ（Ｆ）より高くなる。 At time t33, from the state at time t32, the voltage of the transfer pulse TRX is lowered from the ON voltage to the mid-ON voltage (OFF voltage <mid-ON voltage <ON voltage), and the transfer pulse TRX is turned off. The TRX-MEM potential difference at this time is Δφ33 (Δφ31 <Δφ33 ≦ Δφ32). At this time, the potential of the TRX barrier is set lower than VDA (F), and the height of the TRX barrier becomes higher than VDA (F).

時刻ｔ３４において、時刻ｔ３３の状態から、転送パルスＡＢＧがオフされ、ＡＢＧバリアの電位が上がっている。この時、ＡＢＧバリアの電位は、ＶＤＡ（Ｆ）より高い電位に設定される。すなわち、ＡＢＧバリアの高さが、ＶＤＡ（Ｆ）より高い状態から低い状態になる。これにより、フォトダイオード１４１の電位が、ＶＤＡ（Ｆ）に設定される。また、フォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位が下がり、ＴＲＸ−ＭＥＭ電位差は、Δφ３４(＞Δφ３３)となる。 At time t34, from the state at time t33, the transfer pulse ABG is turned off, and the potential of the ABG barrier is increased. At this time, the potential of the ABG barrier is set to a potential higher than VDA (F). That is, the height of the ABG barrier is lowered from a state higher than VDA (F). Thereby, the potential of the photodiode 141 is set to VDA (F). In addition, the potential of the TRX barrier decreases due to the modulation of the potential of the photodiode 141, and the TRX-MEM potential difference becomes Δφ34 (> Δφ33).

時刻ｔ３５において、時刻ｔ３４の状態から、転送パルスＡＢＧの電圧がｍｉｄ−ＯＮ電圧からＯＦＦ電圧に下げられている。これにより、ＴＲＸ−ＭＥＭ電位差は、Δφ３５（Δφ３１＜Δφ３５≦Δφ３４）となる。 At time t35, the voltage of the transfer pulse ABG is lowered from the mid-ON voltage to the OFF voltage from the state at time t34. Thereby, the TRX-MEM potential difference becomes Δφ35 (Δφ31 <Δφ35 ≦ Δφ34).

時刻ｔ３６において、時刻ｔ３５の状態から、制御パルスＡＢＧがオフされ、ＡＢＧバリアの電位が、ＶＤＡ（Ｆ）より低くなっている。 At time t36, the control pulse ABG is turned off from the state at time t35, and the potential of the ABG barrier is lower than VDA (F).

第４の実施の形態では、他の画素内の電源と電源ＶＤＡを共通化することができなくなるが、リセットトランジスタ１４６の動作範囲を小さく設計することが可能となる。具体的には、他の画素内の電源と電源ＶＤＡを共通化する場合、リセットトランジスタ１４６がオフ時のリセットバリアの電位を、ＶＤＡ（Ｌ）より低く設計する必要があった。そうしないと、リセットトランジスタ１４６のオフ時に、浮遊拡散領域１４５の電位がＶＤＡ（Ｌ）に設定されてしまうためである。これを防ぐように、リセットトランジスタ１４６を設計すると、リセットトランジスタ１４６の動作範囲が大きくなり、リセットトランジスタ１４６のオン時の設計が難しくなる。これに対して、第４の実施の形態により電源ＶＤＡと他の画素内の電源を分けることで、リセットトランジスタの動作範囲は前述のような制約を受けることなく、通常のＣＭＯＳイメージセンサと同様の動作範囲で設計することができるようになる。 In the fourth embodiment, the power supply VDA and the power supply VDA in other pixels cannot be shared, but the operation range of the reset transistor 146 can be designed to be small. Specifically, when the power supply VDA and the power supply VDA in other pixels are shared, the reset barrier potential when the reset transistor 146 is off needs to be designed to be lower than VDA (L). Otherwise, the potential of the floating diffusion region 145 is set to VDA (L) when the reset transistor 146 is turned off. When the reset transistor 146 is designed so as to prevent this, the operating range of the reset transistor 146 becomes large, and the design when the reset transistor 146 is on becomes difficult. On the other hand, by dividing the power supply VDA and the power supplies in other pixels according to the fourth embodiment, the operation range of the reset transistor is not limited as described above, and is the same as that of a normal CMOS image sensor. It becomes possible to design in the operating range.

＜５．第５の実施の形態＞
次に、図２４乃至図２８を参照して、本発明の第５の実施の形態を説明する。 <5. Fifth embodiment>
Next, a fifth embodiment of the present invention will be described with reference to FIGS.

なお、第５の実施の形態は、第１の実施の形態と比較して、ＣＭＯＳイメージセンサ１００の構成は同様であり、単位画素の構成、および、単位画素の駆動方法が異なる。 In the fifth embodiment, the configuration of the CMOS image sensor 100 is the same as that of the first embodiment, and the configuration of the unit pixel and the driving method of the unit pixel are different.

［単位画素の構造］
ここで、図２４および図２５を参照して、図１０の画素アレイ部１１１に行列状に配置される単位画素１３１Ｂの具体的な構造について説明する。 [Unit pixel structure]
Here, with reference to FIGS. 24 and 25, a specific structure of the unit pixels 131B arranged in a matrix in the pixel array unit 111 of FIG. 10 will be described.

図２４の上の図は、図２５に示されるＢ−Ｂ’方向の単位画素１３１Ｂの断面の構成例を示し、図２４の下の図は、単位画素１３１ＢのＢ−Ｂ’方向のポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。また、図２５は、単位画素１３１Ｂを模式的に示した平面図である。 The upper diagram in FIG. 24 shows a configuration example of the cross section of the unit pixel 131B in the BB ′ direction shown in FIG. 25, and the lower diagram in FIG. 24 shows the potential diagram in the BB ′ direction of the unit pixel 131B. Is shown. In this potential diagram, the vertical direction indicates a potential, and the downward direction indicates a higher potential. FIG. 25 is a plan view schematically showing the unit pixel 131B.

なお、図２４および図２５において、図１１および図１２と対応する部分には、同じ符合を付してあり、その説明は繰返しになるので適宜省略する。 24 and FIG. 25, the same reference numerals are given to the portions corresponding to FIG. 11 and FIG.

単位画素１３１Ｂは、単位画素１３１Ａと比較して、電荷排出ゲート１４９が設けられておらず、代わりに、フォトダイオード１４１と電荷排出部１５０の境界部分にＰ−の不純物拡散領域２０１が設けられている。これにより、図１１の下のポテンシャル図と図２４の下のポテンシャル図とを比較して明らかなように、フォトダイオード１４１と電荷排出部１５０の境界部分の電位が上がっている。 Compared to the unit pixel 131A, the unit pixel 131B is not provided with the charge discharge gate 149, and instead, a P− impurity diffusion region 201 is provided at the boundary between the photodiode 141 and the charge discharge unit 150. Yes. As a result, the potential at the boundary between the photodiode 141 and the charge discharging unit 150 is increased, as is apparent from a comparison between the lower potential diagram of FIG. 11 and the lower potential diagram of FIG.

なお、以下、単位画素１３１Ｂには、電荷排出ゲート（ＡＢＧ）１４９が設けられていないが、便宜上、フォトダイオード１４１と電荷排出部１５０との間のポテンシャルバリアをＡＢＧバリアと称する。 In the following description, the unit pixel 131B is not provided with the charge discharge gate (ABG) 149, but for convenience, the potential barrier between the photodiode 141 and the charge discharge unit 150 is referred to as an ABG barrier.

また、以下、フォトダイオード１４１が空乏状態の場合の、転送パルスＴＲＸがオフ時のＴＲＸ−ＭＥＭ電位差をΔφ４１とし、転送パルスＴＲＸがオン時のＴＲＸ−ＭＥＭ電位差をΔφ４２とする。上述したように、ＴＲＸバリアよりメモリ部１４３の方が、ゲート電極１４２Ａに印加された電圧による変調を受けやすいため、Δφ４２＞Δφ４１となる。 In the following, when the photodiode 141 is depleted, the TRX-MEM potential difference when the transfer pulse TRX is OFF is Δφ41, and the TRX-MEM potential difference when the transfer pulse TRX is ON is Δφ42. As described above, since the memory portion 143 is more susceptible to modulation by the voltage applied to the gate electrode 142A than the TRX barrier, Δφ42> Δφ41.

［単位画素１３１Ｂの駆動方法］
次に、図２６乃至図２８を参照して、単位画素１３１Ｂの駆動方法について説明する。なお、図２６は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図２７および図２８は、図１４および図１５と同様に、図２６の時刻ｔ４１乃至ｔ４６における、図２５のＢ−Ｂ’方向の単位画素１３１Ｂのポテンシャル図を示している。 [Driving Method of Unit Pixel 131B]
Next, a driving method of the unit pixel 131B will be described with reference to FIGS. FIG. 26 shows one frame of the selection pulse SEL, the transfer pulse TRX, the transfer pulse TRG, the reset pulse RST, and the potential of the power supply VDA of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111. The timing chart in the period is shown. 27 and 28 show potential diagrams of the unit pixel 131B in the BB ′ direction in FIG. 25 at the time t41 to t46 in FIG. 26, similarly to FIGS. 14 and 15.

なお、第１乃至第４の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 The description of the parts common to the first to fourth embodiments will be omitted because the description will be repeated.

図１８と図２６のタイミングチャートを比較すると、制御パルスＡＢＧのタイミングチャートがない点、および、電源ＶＤＡのタイミングチャートが異なっている。 Comparing the timing charts of FIGS. 18 and 26, the timing chart of the control pulse ABG is not present, and the timing chart of the power supply VDA is different.

時刻ｔ４１は、露光期間中であり、転送パルスＴＲＸ、転送パルスＴＲＧがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｈ）に設定されている。この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ４１となる。また、ＡＢＧバリアの電位は、この時点のＴＲＸバリアの電位より高く、ＰＤ空乏電位より低く設定されている。すなわち、ＡＢＧバリアの高さは、この時点のＴＲＸバリアより低く、ＰＤ空乏電位より高く設定されている。 At time t41, during the exposure period, the transfer pulse TRX and the transfer pulse TRG are turned off, and the potential of the power supply VDA is set to VDA (H). The TRX-MEM potential difference at this time is Δφ41 as described above. The potential of the ABG barrier is set higher than the potential of the TRX barrier at this time and lower than the PD depletion potential. That is, the height of the ABG barrier is set lower than the TRX barrier at this time and higher than the PD depletion potential.

時刻ｔ４２は、フォトダイオード１４１からメモリ部１４３に電荷を転送している期間であり、時刻ｔ４１の状態から、転送パルスＴＲＸがオンされている。この時、ＴＲＸバリアの電位は、ＰＤ空乏電位より高くなっている。また、この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ４２（＞Δφ４１）となる。 Time t42 is a period during which charges are transferred from the photodiode 141 to the memory unit 143, and the transfer pulse TRX is turned on from the state at time t41. At this time, the potential of the TRX barrier is higher than the PD depletion potential. Further, the TRX-MEM potential difference at this time is Δφ42 (> Δφ41) as described above.

時刻ｔ４３において、時刻ｔ４２の状態から、転送パルスＴＲＸの電圧がＯＮ電圧からｍｉｄ−ＯＮ電圧(ＯＦＦ電圧＜ｍｉｄ−ＯＮ電圧＜ＯＮ電圧)に下げられている。この時のＴＲＸバリアの電位は、ＡＢＧバリアの電位より低く設定され、ＴＲＸバリアの高さが、ＡＢＧバリアより高くなっている。また、この時のＴＲＸ−ＭＥＭ電位差は、Δφ４３(Δφ４１＜Δφ４３≦Δφ４２)となる。 At time t43, from the state at time t42, the voltage of the transfer pulse TRX is lowered from the ON voltage to the mid-ON voltage (OFF voltage <mid-ON voltage <ON voltage). At this time, the potential of the TRX barrier is set lower than the potential of the ABG barrier, and the height of the TRX barrier is higher than that of the ABG barrier. Also, the TRX-MEM potential difference at this time is Δφ43 (Δφ41 <Δφ43 ≦ Δφ42).

時刻ｔ４４において、時刻ｔ４３の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｌ）に下げられている。なお、ＶＤＡ（Ｌ）は、ＡＢＧバリアの電位＞ＶＤＡ（Ｌ）＞時刻ｔ４３のＴＲＸバリアの電位（転送パルスＴＲＸがｍｉｄ−ＯＮ電圧時）の関係を満たすように設定される。すなわち、電源ＶＤＡの電位が、ＡＢＧバリアの電位とＴＲＸバリの電位の間の電位に設定される。これにより、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に設定される。このフォトダイオード１４１の電位の変調を受けて、ＴＲＸ−ＭＥＭ電位差は、Δφ４４(＞Δφ４３)となる。 At time t44, from the state at time t43, the potential of the power source VDA is lowered from VDA (H) to VDA (L). Note that VDA (L) is set so as to satisfy the relationship of ABG barrier potential> VDA (L)> TRX barrier potential at time t43 (when the transfer pulse TRX is a mid-ON voltage). That is, the potential of the power supply VDA is set to a potential between the potential of the ABG barrier and the potential of the TRX variator. Thereby, the potential of the photodiode 141 is set to VDA (L). In response to the modulation of the potential of the photodiode 141, the TRX-MEM potential difference becomes Δφ44 (> Δφ43).

時刻ｔ４５において、時刻ｔ４４の状態から、転送パルスＴＲＸの電圧がｍｉｄ−ＯＮ電圧からＯＦＦ電圧に下げられている。これにより、ＴＲＸ−ＭＥＭ電位差は、Δφ４５(Δφ４１＜Δφ４５≦Δφ４４)となる。 At time t45, the voltage of the transfer pulse TRX is lowered from the mid-ON voltage to the OFF voltage from the state at time t44. As a result, the TRX-MEM potential difference becomes Δφ45 (Δφ41 <Δφ45 ≦ Δφ44).

時刻ｔ４６において、時刻ｔ４５の状態から、電源ＶＤＡの電位がＶＤＡ（Ｌ）からＶＤＡ（Ｈ）に戻されている At time t46, the potential of the power supply VDA is returned from VDA (L) to VDA (H) from the state at time t45.

以上のようにして、電荷排出ゲート１４９を削除した構成においても、メモリ部１４３の領域を拡大せずに、フォトダイオード１４１に蓄積された電荷をメモリ部１４３で保持している間、ＴＲＸバリアを高くし、メモリ部１４３単独の最大蓄積電荷量を大きくすることができる。 As described above, even in the configuration in which the charge discharging gate 149 is omitted, the TRX barrier is not changed while the memory unit 143 holds the charge accumulated in the photodiode 141 without expanding the area of the memory unit 143. It is possible to increase the maximum accumulated charge amount of the memory unit 143 alone.

また、電荷排出ゲート１４９を削除することにより、単位画素１３１Ｂの各部のレイアウトの自由度が増す。具体的には、電荷排出ゲート１４９を設ける場合、電荷排出ゲート１４９と他のゲートとの間隔や、電荷排出ゲート１４９と隣接画素のアクティブ領域との間隔などを考慮する必要がある。一方、電荷排出ゲート１４９を削除することで、この設計上の制約がなくなるとともに、電荷排出ゲート１４９を設ける領域が不要となり、フォトダイオード１４１やメモリ部１４３など、他の領域を拡大することが可能になる。 Further, by removing the charge discharge gate 149, the degree of freedom of layout of each part of the unit pixel 131B is increased. Specifically, when the charge discharging gate 149 is provided, it is necessary to consider the interval between the charge discharging gate 149 and another gate, the interval between the charge discharging gate 149 and the active region of the adjacent pixel, and the like. On the other hand, by eliminating the charge discharging gate 149, this design restriction is eliminated, and the region where the charge discharging gate 149 is provided becomes unnecessary, and other regions such as the photodiode 141 and the memory portion 143 can be expanded. become.

＜６．変形例＞
本発明は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。以下、本発明が適用可能なその他の単位画素の構造の例について説明する。なお、以下の図において、図１１および図２４と対応する部分には同一符号を付してあり、その説明は適宜省略する。 <6. Modification>
The present invention can also be applied to structures other than the unit pixels described in the above-described embodiments. Examples of other unit pixel structures to which the present invention can be applied will be described below. In the following drawings, portions corresponding to those in FIGS. 11 and 24 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

［単位画素のその他の構成例］
図２９は、単位画素のその他の構成例である単位画素１３１Ｃの構造を示す図である。 [Other configuration examples of unit pixel]
FIG. 29 is a diagram illustrating a structure of a unit pixel 131C which is another configuration example of the unit pixel.

図２９の単位画素１３１Ｃは、図１１の単位画素Ａと比較して、フォトダイオード１４１とメモリ部１４３との境界部分に、Ｎ−の不純物拡散領域１５７が設けられていない点が異なる。すなわち、単位画素Ｃは、図１の単位画素１１Ａと同様の構造を有し、フォトダイオード１４１とメモリ部１４３との間にオーバーフローパス１５１が形成されていない。 The unit pixel 131C of FIG. 29 differs from the unit pixel A of FIG. 11 in that the N− impurity diffusion region 157 is not provided at the boundary between the photodiode 141 and the memory unit 143. That is, the unit pixel C has a structure similar to that of the unit pixel 11A in FIG. 1, and the overflow path 151 is not formed between the photodiode 141 and the memory unit 143.

なお、図２４の単位画素１３１Ｂから、Ｎ−の不純物拡散領域１５７を設けないようにすることも可能である。 Note that it is possible not to provide the N− impurity diffusion region 157 from the unit pixel 131B of FIG.

さらに、本発明の実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本発明の実施の形態においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、本発明の実施の形態においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。 Furthermore, all the pixels in the embodiment of the present invention means all of the pixels that appear in the image, and dummy pixels and the like are excluded. In the embodiment of the present invention, if the time difference and the image distortion are sufficiently small so as not to cause a problem, scanning is performed at a high speed by a plurality of lines (for example, several tens of lines) instead of the simultaneous operation of all pixels. It is also possible to do. Furthermore, in the embodiment of the present invention, the global shutter operation can be applied not only to all the pixels appearing in the image but also to a predetermined plurality of rows.

また、以上に示した単位画素１３１におけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、基板１５２の導電型についてもＮ型、Ｐ型のどちらでも構わない。なお、単位電荷中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。 Further, the conductivity type of the device structure in the unit pixel 131 described above is merely an example, and the N type and P type may be reversed, and the conductivity type of the substrate 152 may be either N type or P type. Absent. Note that, depending on whether the majority carrier moving in the unit charge is a hole or an electron, the magnitude relationship of the potentials or potentials of the above portions may be reversed.

また、電荷排出ゲート１４９のゲート電極１４９Ａの下のフォトダイオード１４１と電荷排出部１５０との間の転送パスは、埋め込みチャネルにより形成することが望ましい。もし、転送パスが表面チャネルにより形成される場合、電源ＶＤＡの電位を低くしたときに、電荷が他にリークする恐れがあり、そのために、素子分離をより強固なものにする必要がある。素子分離を強くしようとすると、平面的なレイアウトの自由度が低下し、あまり好ましくない。従って、埋め込みチャネルにより形成することが望ましい。 The transfer path between the photodiode 141 under the gate electrode 149A of the charge discharging gate 149 and the charge discharging unit 150 is preferably formed by a buried channel. If the transfer path is formed by a surface channel, when the potential of the power supply VDA is lowered, there is a possibility that the charge leaks to others, so that it is necessary to make the element isolation stronger. If an attempt is made to increase element isolation, the degree of freedom in planar layout decreases, which is not preferable. Therefore, it is desirable to form with a buried channel.

さらに、本発明は、固体撮像装置への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。 Furthermore, the present invention is not limited to application to a solid-state imaging device. That is, the present invention is applied to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, a copying machine using a solid-state imaging device as an image reading unit. The present invention can be applied to all electronic devices using a solid-state imaging device. The solid-state imaging device may have a form formed as a single chip, or may have a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.

［本発明を適用した電子機器の構成例］
図３０は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。 [Configuration Example of Electronic Device to which the Present Invention is Applied]
FIG. 30 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present invention is applied.

図３０の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１３１の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。 An imaging apparatus 300 in FIG. 30 includes an optical unit 301 including a lens group, a solid-state imaging device (imaging device) 302 in which each of the above-described unit pixels 131 is employed, and a DSP (Digital Signal Processor) that is a camera signal processing circuit. ) Circuit 303. The imaging apparatus 300 also includes a frame memory 304, a display unit 305, a recording unit 306, an operation unit 307, and a power supply unit 308. The DSP circuit 303, the frame memory 304, the display unit 305, the recording unit 306, the operation unit 307, and the power supply unit 308 are connected to each other via a bus line 309.

光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。 The optical unit 301 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging element 302. The solid-state imaging element 302 converts the amount of incident light imaged on the imaging surface by the optical unit 301 into an electrical signal in units of pixels and outputs the electrical signal. As this solid-state imaging device 302, a solid-state imaging device such as the CMOS image sensor 100 according to the above-described embodiment, that is, a solid-state imaging device capable of realizing imaging without distortion by global exposure can be used.

表示部３０５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。 The display unit 305 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (electroluminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 302. The recording unit 306 records a moving image or a still image captured by the solid-state imaging element 302 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).

操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。 The operation unit 307 issues operation commands for various functions of the imaging apparatus 300 under the operation of the user. The power supply unit 308 appropriately supplies various power sources serving as operation power sources for the DSP circuit 303, the frame memory 304, the display unit 305, the recording unit 306, and the operation unit 307 to these supply targets.

上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。 As described above, by using the CMOS image sensor 100 according to the above-described embodiment as the solid-state imaging element 302, it is possible to reduce noise due to threshold variation of the pixel transistor and ensure a high S / N. . Therefore, it is possible to improve the image quality of captured images in the imaging apparatus 300 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。 In the above-described embodiment, the case where the present invention is applied to a CMOS image sensor in which unit pixels that detect signal charges corresponding to the amount of visible light as physical quantities are arranged in a matrix has been described as an example. However, the present invention is not limited to application to a CMOS image sensor, and can be applied to all column-type solid-state imaging devices in which a column processing unit is arranged for each pixel column of a pixel array unit.

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。 Further, the present invention is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid that captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image Applicable to imaging devices and, in a broad sense, solid-state imaging devices (physical quantity distribution detection devices) such as fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images as images. is there.

本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present invention are not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.

１００ＣＭＯＳイメージセンサ，１１１画素アレイ部，１１２垂直駆動部，１１３カラム処理部，１１４水平駆動部，１１５システム制御部，１１８信号処理部，１３１Ａ乃至１３１Ｃ単位画素，１４１フォトダイオード，１４２第１転送ゲート，１４２Ａゲート電極，１４３メモリ部，１４４第２転送ゲート，１４４Ａゲート電極，１４５浮遊拡散領域，１４６リセットトランジスタ，１４７増幅トランジスタ，１４８選択トランジスタ，１４９電荷排出ゲート，１４９Ａゲート電極，１５０電荷排出部，３００撮像装置，３０２固体撮像素子 100 CMOS image sensor, 111 pixel array unit, 112 vertical driving unit, 113 column processing unit, 114 horizontal driving unit, 115 system control unit, 118 signal processing unit, 131A to 131C unit pixel, 141 photodiode, 142 first transfer gate , 142A gate electrode, 143 memory unit, 144 second transfer gate, 144A gate electrode, 145 floating diffusion region, 146 reset transistor, 147 amplification transistor, 148 selection transistor, 149 charge discharge gate, 149A gate electrode, 150 charge discharge unit, 300 imaging device, 302 solid-state imaging device

Claims

光電変換部と、
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段と
を備える複数の単位画素を
有する固体撮像装置。 A photoelectric conversion unit;
A charge holding unit;
A charge-voltage converter,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means,
Second transfer means for transferring charge from the charge holding unit to the charge-voltage conversion unit;
When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, and then the photoelectric conversion unit A solid-state imaging device having a plurality of unit pixels comprising: potential control means for setting the potential of the conversion unit to a potential between the potential of the first potential barrier and the depletion potential.

前記電位制御手段は、
電源と、
前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段と
を備え、
前記電位制御手段は、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項１に記載の固体撮像装置。 The potential control means includes
Power supply,
Barrier control means for controlling a potential of a second potential barrier between the photoelectric conversion unit and the power source,
The potential control means is configured such that, after the height of the first potential barrier becomes higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and , Controlling at least one of the potential of the power source and the potential of the second potential barrier so that the height of the second potential barrier is lower than the potential of the power source, The solid-state imaging device according to claim 1, wherein the solid-state imaging device is set to a potential between the potential of the first potential barrier and the depletion potential.

前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、
前記電位制御手段は、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御する
請求項２に記載の固体撮像装置。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power supply is set in the direction in which charge moves from the depletion potential to the power supply;
The potential control means sets the potential of the photoelectric conversion unit to a potential between the potential of the first potential barrier and the depletion potential, and then sets the potential of the second potential barrier to the photoelectric conversion unit. From the state before the transfer of charges to the charge holding unit is completed, and then the potential of the power source is returned to the state before the transfer of charges from the photoelectric conversion unit to the charge holding unit is completed. The solid-state imaging device according to claim 2.

前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、
前記電位制御手段は、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項２に記載の固体撮像装置。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential;
The potential control means is configured so that the height of the second potential barrier is lowered from a state higher than the potential of the power source after the height of the first potential barrier becomes higher than the potential of the power source. The solid-state imaging according to claim 2, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by controlling the potential of the second potential barrier. apparatus.

前記単位画素は、
前記障壁制御手段が前記第２の電位障壁の電位を制御することにより、前記光電変換部から電荷が転送される電荷排出部を
さらに備え、
前記電源は前記電荷排出部に接続されている
請求項２に記載の固体撮像装置。 The unit pixel is
The barrier control means further includes a charge discharging unit for transferring charges from the photoelectric conversion unit by controlling the potential of the second potential barrier,
The solid-state imaging device according to claim 2, wherein the power source is connected to the charge discharging unit.

前記光電変換部と前記電荷排出部との間の転送パスは、埋め込みチャネルにより形成される
請求項５に記載の固体撮像装置。 The solid-state imaging device according to claim 5, wherein a transfer path between the photoelectric conversion unit and the charge discharging unit is formed by a buried channel.

前記電位制御手段は、
電圧が可変の電源を
備え、
前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、
前記電位制御手段は、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項１に記載の固体撮像装置。 The potential control means includes
It has a power supply with variable voltage,
A second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power source,
The potential control means is configured such that the potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier becomes higher than the height of the second potential barrier. The solid-state imaging device according to claim 1, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by setting the potential of the power source.

複数行の前記単位画素が同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始し、前記光電変換部から前記電荷保持部への電荷の転送を終了する
請求項１に記載の固体撮像装置。 2. The unit pixels in a plurality of rows simultaneously start transferring charges from the photoelectric conversion unit to the charge holding unit, and finish transferring charges from the photoelectric conversion unit to the charge holding unit. Solid-state imaging device.

光電変換部と、
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と
を備える複数の単位画素を有する固体撮像装置が、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
固体撮像装置の駆動方法。 A photoelectric conversion unit;
A charge holding unit;
A charge-voltage converter,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means,
A solid-state imaging device having a plurality of unit pixels comprising: a second transfer unit that transfers charges from the charge holding unit to the charge-voltage conversion unit;
When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, and then the photoelectric conversion unit A method for driving a solid-state imaging device, wherein the potential of the conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential.

前記単位画素は、
電源と、
前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段と
をさらに備え、
前記固体撮像装置は、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項９に記載の固体撮像装置の駆動方法。 The unit pixel is
Power supply,
Barrier control means for controlling a potential of a second potential barrier between the photoelectric conversion unit and the power source,
In the solid-state imaging device, after the height of the first potential barrier becomes higher than the depletion potential, the potential of the power supply becomes a potential between the potential of the first potential barrier and the depletion potential, and , Controlling at least one of the potential of the power source and the potential of the second potential barrier so that the height of the second potential barrier is lower than the potential of the power source, The method for driving a solid-state imaging device according to claim 9, wherein the driving method is set to a potential between the potential of the first potential barrier and the depletion potential.

前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、
前記固体撮像装置は、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御する
請求項１０に記載の固体撮像装置の駆動方法。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power supply is set in the direction in which charge moves from the depletion potential to the power supply;
The solid-state imaging device sets the potential of the photoelectric conversion unit to a potential between the potential of the first potential barrier and the depletion potential, and then sets the potential of the second potential barrier to the photoelectric conversion unit. From the state before the transfer of charges to the charge holding unit is completed, and then the potential of the power source is returned to the state before the transfer of charges from the photoelectric conversion unit to the charge holding unit is completed. The method for driving the solid-state imaging device according to claim 10.

前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、
前記固体撮像装置は、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項１０に記載の固体撮像装置の駆動方法。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential;
In the solid-state imaging device, after the height of the first potential barrier becomes higher than the potential of the power source, the height of the second potential barrier changes from a state higher than the potential of the power source to a lower state. The solid-state imaging according to claim 10, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by controlling the potential of the second potential barrier. Device driving method.

前記単位画素は、
電圧が可変の電源を
さらに備え、
前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、
前記固体撮像装置は、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項９に記載の固体撮像装置の駆動方法。 The unit pixel is
A power supply with variable voltage,
A second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power source,
The solid-state imaging device has a potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier becomes higher than the height of the second potential barrier. The solid-state imaging device drive according to claim 9, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by setting the potential of the power source. Method.

複数行の前記単位画素が同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始し、前記光電変換部から前記電荷保持部への電荷の転送を終了する
請求項９に記載の固体撮像装置の駆動方法。 The unit pixels of a plurality of rows simultaneously start transferring charges from the photoelectric conversion unit to the charge holding unit, and finish transferring charges from the photoelectric conversion unit to the charge holding unit. A driving method of a solid-state imaging device.

光電変換部と、
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段と
を備える複数の単位画素を
有する固体撮像装置を搭載した電子機器。 A photoelectric conversion unit;
A charge holding unit;
A charge-voltage converter,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means,
Second transfer means for transferring charge from the charge holding unit to the charge-voltage conversion unit;
When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, and then the photoelectric conversion unit An electronic apparatus equipped with a solid-state imaging device having a plurality of unit pixels comprising: potential control means for setting the potential of the conversion unit to a potential between the potential of the first potential barrier and the depletion potential.