JP2011211039A - Memory device, and method of manufacturing the same - Google Patents
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Description
本発明は、記憶装置及びその製造方法に関し、特に、上下に配列された複数本の配線が共通接続された記憶装置及びその製造方法に関する。 The present invention relates to a storage device and a manufacturing method thereof, and more particularly, to a storage device in which a plurality of wirings arranged vertically are connected and a manufacturing method thereof.
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。 In recent years, when a voltage is applied to a specific metal oxide material, a phenomenon has been discovered in which the material has two states, a low resistance state and a high resistance state, depending on the resistivity before the voltage is applied and the magnitude of the applied voltage. Therefore, a new storage device using the phenomenon has been attracting attention. This storage device is called ReRAM (Resistance Random Access Memory). Regarding the real device structure of ReRAM, a three-dimensional cross-point structure in which memory cells are arranged at the intersections of WL (word lines) and BL (bit lines) has been proposed from the viewpoint of high integration.
特許文献１には、このようなクロスポイント型の記憶装置において、上下方向に配列された複数本のビット線又はワード線を１本のコンタクトによって共通接続する技術が提案されている。このコンタクトのコンタクトホールは一度のエッチングによって形成できるため、各層毎にコンタクトホールを形成する場合と比較して、工程数を減らして製造コストを低減することができる。特許文献１に記載の技術においては、上層の配線と下層の配線とを相互に少しずらして配置し、コンタクトの中間部分を上層の配線に引っかけて、下端を下層の配線に到達させている。この場合、コンタクトホールを形成するためのエッチングにおいて、配線をストッパとして使用する。すなわち、エッチングの先端がある配線に到達した後は、この配線がマスクとなる。
しかしながら、この技術においては、コンタクトホールの形成に際して、上層の配線は下層の配線よりもエッチングガスに曝される時間が長くなる。このため、上層の配線は下層の配線と比較してエッチングが進行し、コンタクトホール内に進入している部分の長さが短くなると共に、厚さが薄くなり、コンタクトとの間の接触抵抗が増加してしまう。これを補償するために、上層の配線については、コンタクトホール内に進入する部分の当初の長さを予め長く設定しておく必要があり、その分、コンタクトホールの直径を大きくする必要がある。これにより、チップ面積が増大してしまい、製品コストが増大してしまう。 However, in this technique, when the contact hole is formed, the upper layer wiring is exposed to the etching gas longer than the lower layer wiring. For this reason, etching of the upper layer wiring progresses as compared with the lower layer wiring, the length of the portion entering the contact hole is shortened, the thickness is reduced, and the contact resistance with the contact is reduced. It will increase. In order to compensate for this, for the upper layer wiring, it is necessary to set the initial length of the portion entering the contact hole long in advance, and it is necessary to increase the diameter of the contact hole accordingly. This increases the chip area and increases the product cost.
本発明の目的は、チップ面積を低減できる記憶装置及びその製造方法を提供することである。 An object of the present invention is to provide a memory device that can reduce the chip area and a manufacturing method thereof.
本発明の一態様によれば、それぞれが第１の方向に延びる複数本の第１配線を含む複数の第１配線層と、それぞれが前記第１の方向に対して交差する第２の方向に延びる複数本の第２配線を含み、前記第１配線層と１層ずつ交互に積層された複数の第２配線層と、前記第１配線と前記第２配線との間に設けられた第１の金属酸化膜と、相互に異なる前記第１配線層に属する２本以上の前記第１配線の側面に接した貫通ビアと、前記２本以上の第１配線のそれぞれの直上域の一部に設けられ、前記貫通ビアの側面に接した第２の金属酸化膜と、前記第１配線、前記第２配線及び前記貫通ビアの相互間に設けられ、金属酸化物を含有していない層間絶縁膜と、を備え、前記第１の金属酸化膜の組成は、前記第２の金属酸化膜の組成と同じであることを特徴とする記憶装置が提供される。 According to one aspect of the present invention, a plurality of first wiring layers including a plurality of first wirings each extending in a first direction, and a second direction each intersecting the first direction. A plurality of second wiring layers including a plurality of second wirings extending and alternately stacked one by one with the first wiring layer, and a first provided between the first wiring and the second wiring. Metal oxide films, through vias in contact with side surfaces of two or more first wirings belonging to different first wiring layers, and a part of a region directly above each of the two or more first wirings A second metal oxide film provided in contact with a side surface of the through via and an interlayer insulating film provided between the first wiring, the second wiring, and the through via and not including a metal oxide And the composition of the first metal oxide film is the same as the composition of the second metal oxide film. Storage device is provided, wherein.
本発明の他の一態様によれば、それぞれが第１の方向に延びる複数本の第１配線を含む複数の第１配線層、及び、それぞれが前記第１の方向に対して交差する第２の方向に延びる複数本の第２配線を含む複数の第２配線層が１層ずつ交互に積層され、前記第１配線と前記第２配線との間に第１の金属酸化膜が設けられ、２本以上の前記第１配線のそれぞれの直上域の一部に組成が前記第１の金属酸化膜の組成と同じである第２の金属酸化膜が設けられ、前記第１配線及び前記第２配線の相互間が金属酸化物を含有していない層間絶縁膜によって埋め込まれた積層体を形成する工程と、前記積層体に対して、上方から見て前記第２の金属酸化膜の端縁を含む領域に、前記第２の金属酸化膜をストッパとしてエッチングを施すことにより、前記積層体に貫通ビアホールを形成する工程と、前記貫通ビアホール内に導電性材料を埋め込む工程と、を備えたことを特徴とする記憶装置の製造方法が提供される。 According to another aspect of the present invention, a plurality of first wiring layers including a plurality of first wirings each extending in a first direction, and a second crossing each of the first directions with respect to the first direction. A plurality of second wiring layers including a plurality of second wirings extending in the direction are alternately stacked one by one, and a first metal oxide film is provided between the first wiring and the second wiring, A second metal oxide film whose composition is the same as the composition of the first metal oxide film is provided in a part of the region directly above each of the two or more first wirings, and the first wiring and the second wiring A step of forming a laminated body in which wirings are embedded with an interlayer insulating film not containing a metal oxide, and an edge of the second metal oxide film is formed on the laminated body as viewed from above The product is etched by etching the region including the second metal oxide film as a stopper. Forming a via hole in the body, the manufacturing method of the memory device characterized by comprising a burying a conductive material in the via hole is provided.
本発明によれば、チップ面積を低減できる記憶装置及びその製造方法を実現することができる。 According to the present invention, it is possible to realize a memory device that can reduce the chip area and a manufacturing method thereof.
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する平面図であり、
図２は、本実施形態に係る記憶装置を例示する斜視図であり、
図３は、本実施形態に係る記憶装置を例示する断面図である。
本実施形態に係る記憶装置はＲｅＲＡＭである。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment of the present invention will be described.
FIG. 1 is a plan view illustrating a storage device according to this embodiment.
FIG. 2 is a perspective view illustrating the storage device according to this embodiment.
FIG. 3 is a cross-sectional view illustrating the memory device according to this embodiment.
The storage device according to this embodiment is a ReRAM.
図１及び図２に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。メモリセル部１３は複数設けられており、シリコン基板１１の上面に平行な２方向に沿ってマトリクス状に配列されている。メモリセル部１３の周囲及び相互間は、ビア領域１９となっている。
As shown in FIGS. 1 and 2, in the
図２に示すように、メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して１層ずつ交互に積層されている。これにより、層間絶縁膜１２上に、積層体２０（図３参照）が形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。以下、ワード線ＷＬ及びビット線ＢＬを総称して、単に「配線」ともいう。なお、ワード線方向及びビット線方向は、メモリセル部１３間で異なっていてもよい。
As shown in FIG. 2, in the
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。ワード線ＷＬ上に設けられたピラー１６は、ワード線ＷＬの上面及びビット線ＢＬの下面に接しており、ビット線ＢＬ上に設けられたピラー１６は、ビット線ＢＬの上面及びワード線ＷＬの下面に接している。
A
各ピラー１６においては、下層側から順に、シリコンダイオード膜３４、抵抗変化膜３５及び電極膜３６が積層されている。シリコンダイオード膜３４は整流素子であり、抵抗変化膜３５は記憶素子であり、金属酸化膜によって形成されている。また、１本のピラー１６により、１つのメモリセルが構成されている。すなわち、記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７（図３参照）によって埋め込まれている。層間絶縁膜１７は金属酸化物を含有していない絶縁材料によって形成されており、例えばシリコン酸化物によって形成されている。
In each
また、図３に示すように、ワード線ＷＬ及びビット線ＢＬは、メモリセル部１３からビア領域１９まで引き出されており、ビア領域１９において、その側面の一部及び上面の一部が貫通ビアＺに接している。本実施形態においては、上下方向に配列され、上方から見て同じ位置にある複数本のワード線ＷＬの側面の一部及び上面の一部が、１本の貫通ビアＺに接している。これにより、これらのワード線ＷＬは、貫通ビアＺに接続されている。また、上下方向に配列され、上方から見て同じ位置にある複数本のビット線ＢＬの側面及び上面も、１本の貫通ビア（図示せず）に接している。これにより、これらのビット線ＢＬは、この１本の貫通ビアに接続されている。貫通ビアＺは、上下方向に延び、積層体２０及び層間絶縁膜１２を貫通し、シリコン基板１１に到達している。貫通ビアＺの下端は、シリコン基板１１の上面に形成された駆動回路における所定の部分、例えば、駆動回路の配線、ゲート電極、ソース層又はドレイン層に接続されている。なお、図３においては、積層体２０が４層の配線層と３層のピラー層からなる例を示しているが、各層の数はこれに限定されない。
As shown in FIG. 3, the word line WL and the bit line BL are drawn from the
ワード線ＷＬにおける貫通ビアＺに接している部分に隣接する部分の直上域には、ダミーピラー１８が設けられている。ダミーピラー１８の層構造はピラー１６の層構造と同一である。すなわち、各ダミーピラー１８においては、下層側から順に、シリコンダイオード膜３４、抵抗変化膜３５及び電極膜３６が設けられている。このダミーピラー１８は、１本のワード線ＷＬの上面及びこのワード線ＷＬが接続された貫通ビアＺの側面に接しているが、ビット線ＢＬには接していない。このため、ダミーピラー１８はメモリセルとしては機能しない。同様に、ビット線ＢＬにおける貫通ビア（図示せず）に接している部分に隣接する部分の直上域にも、ダミーピラー（図示せず）が設けられている。このダミーピラーは、１本のビット線ＢＬの上面及びこのビット線ＢＬが接続された貫通ビアの側面に接しているが、ワード線ＷＬには接していない。ダミーピラー１８に設けられた抵抗変化膜３５（第２の金属酸化膜）の組成及び膜厚は、それぞれ、ピラー１６に設けられた抵抗変化膜３５（第１の金属酸化膜）の組成及び膜厚と同じである。
A
以下、各部の材料の一例を説明する。
ワード線ＷＬ及びビット線ＢＬにおいては、それぞれ、配線本体３３が設けられており、配線本体３３の側面上及び下面上にバリアメタル層３２が設けられている。また、貫通ビアＺにおいては、ビア本体４６が設けられており、ビア本体４６の側面上及び下面上にバリアメタル層４５が設けられている。配線本体３３及びビア本体４６は、例えば、タングステン（Ｗ）によって形成されている。バリアメタル層３２及び４５は、例えば、チタン層とチタン窒化層からなる２層膜によって構成されている。
Hereinafter, an example of the material of each part will be described.
In each of the word line WL and the bit line BL, a
また、シリコンダイオード膜３４は、例えば、ｐ形シリコン層及びｎ形シリコン層が積層されて形成されている。又は、ｐ形シリコン層、ｉ形シリコン層、ｎ形シリコン層が積層されて形成されている。抵抗変化膜３５は金属酸化膜であり、例えば、ＡｌＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＨｆＯｘ、ＭｎＯｘ、ＴａＯｘ、ＺｒＯｘ、ＣｏＯｘ若しくはＩｒＯｘ等の２元系の金属酸化物、これらに添加元素を加えた３元系の金属酸化物、又はこれらが複合された多元系金属酸化物（Ｍｅｔａｌ１−Ｍｅｔａｌ２−Ｏｘ）により形成されている。電極膜３６は、例えば、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、タングステンアルミニウム（ＷＡｌ）、タングステンシリサイド（ＷＳｉ）等の導電性材料によって形成されている。
The
次に、本実施形態に係る記憶装置の製造方法について説明する。
図４〜図１２は、本実施形態に係る記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’による工程断面図である。
先ず、図２及び図３に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に、例えばシリコン酸化物（ＳｉＯ２）を堆積させて、層間絶縁膜１２を形成する。
Next, a method for manufacturing the storage device according to the present embodiment will be described.
4 to 12 are diagrams illustrating the method for manufacturing the memory device according to this embodiment. FIG. 4A is a process plan view, and FIG. 4B is a cross-sectional view taken along line AA ′ shown in FIG. It is process sectional drawing by.
First, as shown in FIGS. 2 and 3, a drive circuit for driving the
次に、図４（ａ）及び（ｂ）に示すように、ダマシン法により、最下層の配線を形成する。すなわち、リソグラフィ及びドライエッチングにより、層間絶縁膜１２の上面にワード線ＷＬを形成するための溝３１を形成する。各メモリセル部１３においては、複数本の溝３１を相互に平行に且つ等間隔で形成する。また、このメモリセル部１３から見て、ワード線方向両側に位置するビア領域１９に、溝３１を交互に引き出す。
Next, as shown in FIGS. 4A and 4B, the lowermost layer wiring is formed by the damascene method. That is, the
次に、ＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、チタン（Ｔｉ）とチタン窒化物（ＴｉＮ）を堆積させて、チタン層及びチタン窒化層からなる２層膜を形成する。次に、ＣＶＤ（chemical vapor deposition：化学気相成長）法により、タングステン（Ｗ）を堆積させて、タングステン層を形成する。その後、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）により、溝３１の外側に堆積されたタングステン層、チタン窒化層及びチタン層を除去する。これにより、溝３１の内面上に残留したチタン層及びチタン窒化層からなる２層膜がバリアメタル層３２となり、溝３１内に残留したタングステン層が配線本体３３となる。バリアメタル層３２及び配線本体３３により、ワード線ＷＬが形成される。
Next, titanium (Ti) and titanium nitride (TiN) are deposited by PVD (Physical Vapor Deposition) to form a two-layer film composed of a titanium layer and a titanium nitride layer. Next, tungsten (W) is deposited by CVD (chemical vapor deposition) to form a tungsten layer. Thereafter, the tungsten layer, the titanium nitride layer, and the titanium layer deposited on the outside of the
次に、図５（ａ）及び（ｂ）に示すように、最下層の配線上に、メモリセル構造を実現するための複数の膜を順に積層する。すなわち、先ず、シリコンダイオード膜３４を成膜する。シリコンダイオード膜３４は、ｐ形シリコン層及びｎ形シリコン層が積層されたｐｎ形のシリコン積層膜、又は、ｐ形シリコン層、ｉ形シリコン層、ｎ形シリコン層が積層されたｐｉｎ形のシリコン積層膜とする。次に、抵抗変化膜３５を成膜する。抵抗変化膜３５は、ＡｌＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＨｆＯｘ、ＭｎＯｘ、ＴａＯｘ、ＺｒＯｘ、ＣｏＯｘ若しくはＩｒＯｘ等の金属酸化物、これらに添加元素を加えた３元系の金属酸化物、又はこれらが複合された多元系金属酸化物（Ｍｅｔａｌ１−Ｍｅｔａｌ２−Ｏｘ）により形成する。次に、電極膜３６を形成する。電極膜３６は、例えば、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、タングステンアルミニウム（ＷＡｌ）、タングステンシリサイド（ＷＳｉ）等の高融点の導電性材料によって形成し、例えば、タングステン（Ｗ）によって形成する。電極膜３６は、ピラー１６の上部電極であると共に、製造時のマスク及びストッパとしても機能する膜である。以上の工程により、層間絶縁膜１２及びワード線ＷＬ上に、シリコンダイオード膜３４、抵抗変化膜３５及び電極膜３６を積層する。なお、これらの膜の他に、コンタクト層及びバリアメタル層等のデバイスの特性上又はプロセス上必要となる層を適宜形成してもよい。
Next, as shown in FIGS. 5A and 5B, a plurality of films for realizing the memory cell structure are sequentially stacked on the lowermost wiring. That is, first, the
次に、図６（ａ）及び（ｂ）に示すように、リソグラフィにより、電極膜３６上にレジストパターン３７を形成する。レジストパターン３７は、パターン３７ａ及び３７ｂによって構成する。パターン３７ａは、ピラー１６（図３参照）を形成する予定の領域に形成する。すなわち、複数個のパターン３７ａをワード線ＷＬの直上域にマトリクス状に形成する。一方、パターン３７ｂは、ダミーピラー１８（図３参照）を形成する予定の領域に形成する。すなわち、パターン３７ｂは、ワード線ＷＬにおけるビア領域１９に引き出された端部の直上域に形成する。
Next, as shown in FIGS. 6A and 6B, a resist
次に、図７（ａ）及び（ｂ）に示すように、レジストパターン３７をマスクとして、ドライエッチングを施す。これにより、電極膜３６、抵抗変化膜３５及びシリコンダイオード膜３４が選択的に除去されて、パターン３７ａの直下域にピラー１６が形成されると共に、パターン３７ｂの直下域にダミーピラー１８が形成される。ピラー１６及びダミーピラー１８の層構造は相互に同一であり、シリコンダイオード膜３４、抵抗変化膜３５及び電極膜３６がこの順に積層されている。ピラー１６においては、シリコンダイオード膜３４が整流素子として機能し、抵抗変化膜３５が記憶素子として機能し、電極膜３６が上部電極として機能することにより、ピラー１６全体としてメモリセルとして機能する。一方、ダミーピラー１８は、メモリセルとしては機能せず、ビアホールを加工する際にワード線ＷＬの保護膜として機能する。
Next, as shown in FIGS. 7A and 7B, dry etching is performed using the resist
次に、図８（ａ）及び（ｂ）に示すように、絶縁材料、例えば、シリコン酸化物を堆積させて、ピラー１６及びダミーピラー１８の相互間を埋め込み、絶縁膜３８を形成する。次に、ピラー１６及びダミーピラー１８の電極膜３６をストッパとして、絶縁膜３８の上面に対してＣＭＰを施す。これにより、絶縁膜３８の上面を平坦化すると共に、ピラー１６の上面及びダミーピラー１８の上面を露出させる。
Next, as shown in FIGS. 8A and 8B, an insulating material, for example, silicon oxide is deposited to fill the space between the
次に、図９（ａ）及び（ｂ）に示すように、絶縁膜３８上に、例えばシリコン酸化物を堆積させて、絶縁膜３９を形成する。次に、例えばダマシン法により、絶縁膜３９内に２層目の配線として、ビット線ＢＬを形成する。すなわち、絶縁膜３９の上面にビット線ＢＬを形成するための溝４０を形成し、例えばＰＶＤ法により、チタン層及びチタン窒化層からなる２層膜を形成し、例えばＣＶＤ法によりタングステン層を形成する。そして、ＣＭＰを施して絶縁膜３９の上面上からタングステン層、チタン窒化層及びチタン層を除去することにより、溝４０の内部にビット線ＢＬを形成する。ビット線ＢＬも、ワード線ＷＬと同様に、例えばタングステンからなる配線本体３３と、配線本体３３の下面及び側面を覆うバリアメタル層３２とによって形成されている。ビット線ＢＬはピラー１６の直上域を繋ぐように配置され、ピラー１６の上端部に接続されるが、ダミーピラー１８の直上域には配置されず、ダミーピラー１８には接続されない。
Next, as shown in FIGS. 9A and 9B, an insulating
次に、図１０（ａ）及び（ｂ）に示すように、上述の図６及び図７で説明した工程と同様な工程により、ビット線ＢＬ上にピラー１６及びダミーピラー１８を形成する。このとき、ダミーピラー１８はビット線ＢＬにおけるビア領域１９に引き出された端部の直上域に形成されるが、図示されていない。以後、同様にして、ワード線ＷＬを形成する工程、ピラー１６及びダミーピラー１８を形成する工程、ビット線ＢＬを形成する工程、ピラー１６及びダミーピラー１８を形成する工程を繰り返す。このとき、後の工程において、貫通ビアＺに接続する配線については、上層の配線ほど、引出部分の長さを短くして、配線の先端位置を階段状にずらす。これにより、上方から見て、下層の配線の引出端部が、それより上層の配線によって覆われなくなる。また、ダミーピラー１８は、複数本のワード線ＷＬのそれぞれの直上域に形成される。このようにして、積層体２０が形成される。上述の絶縁膜３８及び３９（図９参照）並びにその後の工程において形成された同様の絶縁膜により、層間絶縁膜１７が形成される。但し、この時点では、積層体２０の最上層の配線はまだ形成されていない。
Next, as shown in FIGS. 10A and 10B, the
次に、図１１（ａ）及び（ｂ）に示すように、リソグラフィにより、積層体２０上にレジストパターン４１を成膜する。レジストパターン４１においては、貫通ビアＺ（図３参照）を形成する予定の領域に、開口部４１ａを形成する。上方から見て、開口部４１ａの形状は矩形又は長円形とする。また、開口部４１ａは、上方から見てダミーピラー１８の端縁を含む領域に形成する。より具体的には、開口部４１ａは、レジストパターン４１をマスクとして積層体２０に対してエッチングを施したときに、開口部４１ａの直下域に形成される貫通ビアホール４２の内部に、各段のダミーピラー１８における配線の先端側の部分が介在すると共に、貫通ビアホール４２がダミーピラー１８における配線の先端側の側方を通過して、より下方まで形成されるような領域に形成する。
Next, as shown in FIGS. 11A and 11B, a resist
次に、レジストパターン４１をマスクとして、積層体２０に対してドライエッチングを施す。このドライエッチングは、金属酸化物からなる抵抗変化膜３５に対するエッチングレートよりも、シリコン酸化物からなる層間絶縁膜１７に対するエッチングレートの方が著しく大きくなるような条件で行う。これにより、抵抗変化膜３５をエッチングストッパとして使用する。
Next, dry etching is performed on the
この結果、積層体２０に貫通ビアホール４２が形成される。貫通ビアホール４２の下端はシリコン基板１１の上面に形成された駆動回路の配線、ゲート電極、ソース領域又はドレイン領域等に到達する。このとき、貫通ビアホール４２には、各段のダミーピラー１８における配線の先端側の部分が介在する。すなわち、エッチングの進行に伴って、形成途中の貫通ビアホール４２の下面がある段の抵抗変化膜３５と同じ高さになったときに、貫通ビアホール４２の下面の一部はダミーピラー１８の抵抗変化膜３５における配線の先端側の領域に到達し、そこでエッチングの進行が終了するため、その直下域はエッチングされない。一方、貫通ビアホール４２の下面の残部は抵抗変化膜３５から見て配線の先端側の領域に到達し、この領域には層間絶縁膜１７が存在しているため、抵抗変化膜３５を迂回して更にエッチングが進行する。これにより、貫通ビアホール４２の形状は、ダミーピラー１８の抵抗変化膜３５が介在している部分においては、下方に向かうにつれて不連続的に細くなり、抵抗変化膜３５が介在していない部分においては、下方に向かうにつれて連続的に細くなるような形状となる。
As a result, a through via
次に、図１２（ａ）及び（ｂ）に示すように、条件を変えてエッチングを行い、各段のダミーピラー１８の抵抗変化膜３５における貫通ビアホール４２内に露出した露出部分を除去する。次いで、ダミーピラー１８における上記露出部分の直下域に配置された部分、すなわち、シリコンダイオード膜３４の一部を除去する。これにより、配線の上面におけるシリコンダイオード膜３４に覆われていた領域が貫通ビアホール４２内に露出する。その後、レジストパターン４１（図１１参照）を除去する。
Next, as shown in FIGS. 12A and 12B, etching is performed under different conditions to remove the exposed portion exposed in the through via
次に、図３に示すように、層間絶縁膜１７の上面に、最上層配線用の溝４４を形成する。次に、ＰＶＤ法により、チタン（Ｔｉ）とチタン窒化物（ＴｉＮ）を堆積させて、チタン層及びチタン窒化層からなる２層膜を形成する。次に、ＣＶＤ法により、タングステン（Ｗ）を堆積させて、タングステン層を形成する。その後、ＣＭＰにより、貫通ビアホール４２及び溝４４の外側に堆積されたタングステン層、チタン窒化層及びチタン層を除去する。これにより、貫通ビアホール４２の内面上に残留したチタン層及びチタン窒化層からなる２層膜がバリアメタル層４５となり、貫通ビアホール４２内に残留したタングステン層がビア本体４６となる。バリアメタル層４５及びビア本体４６により、貫通ビアＺが形成される。このように、貫通ビアホール４２内に導電性材料を埋め込むことにより、貫通ビアホールＺが形成される。一方、溝４４の内面上に残留したチタン層及びチタン窒化層からなる２層膜がバリアメタル層３２となり、溝４４内に残留したタングステン層が配線本体３３となる。バリアメタル層３２及び配線本体３３により、最上層のビット線ＢＬが形成される。このようにして、本実施形態に係る記憶装置１が製造される。
Next, as shown in FIG. 3, a
次に、本実施形態の効果について説明する。
本実施形態においては、図６に示す工程において、レジストパターン２７にパターン２７ｂを設けることにより、図７に示す工程において、貫通ビアホール４２が形成される予定の領域に介在するように、ダミーピラー１８を形成している。そして、図１１（ａ）及び（ｂ）に示す工程において、貫通ビアホール４２を形成するためのエッチングに際して、ダミーピラー１８の抵抗変化膜３５をエッチングストッパとして用いている。抵抗変化膜３５は金属酸化物によって形成されているため、極めてエッチングされにくく、エッチング中に消失してしまうことがない。このため、抵抗変化膜３５の直下域に配置された配線は、ほとんどエッチングされずに残留する。この結果、貫通ビアホール４２を形成するためのエッチングにおいて、配線がエッチングされて短くなることを考慮して、貫通ビアホール４２内に配線を進入させる長さを予め長めに設定しておく必要がなく、その分、貫通ビアホール４２を大きめに形成しておく必要がない。この結果、貫通ビアホール４２を小さく形成して、チップ面積を低減することができ、記憶装置１の高集積化及び低コスト化を図ることができる。
Next, the effect of this embodiment will be described.
In the present embodiment, by providing the pattern 27b in the resist pattern 27 in the step shown in FIG. 6, the
また、配線がほとんどエッチングされないため、上層の配線と下層の配線とでエッチングガスに曝される時間が異なっても、上層の配線と下層の配線とでその形状が異なることがほとんどなく、エッチング終了時において、上層の配線の形状と下層の配線の形状とをほぼ同じにすることができる。すなわち、ワード線ＷＬ及びビット線ＢＬにおける貫通ビアホール４２内に進入している部分の長さ及び厚さを、各段で均一にすることができる。これにより、形成された貫通ビアホール４２内に導電性材料を埋め込んで貫通ビアＺを形成したときに、貫通ビアＺと配線との接触面積が均一になり、接触抵抗が均一になる。この結果、記憶装置１の動作が安定し、性能が向上する。
In addition, since the wiring is hardly etched, even if the time of exposure to the etching gas differs between the upper layer wiring and the lower layer wiring, the shape of the upper layer wiring and the lower layer wiring are hardly different, and the etching is completed. At times, the shape of the upper layer wiring and the shape of the lower layer wiring can be made substantially the same. In other words, the length and thickness of the portion of the word line WL and the bit line BL entering the through via
更に、このようなエッチングを行うためには、エッチング条件を、金属酸化物からなる抵抗変化膜３５に対するエッチングレートよりも、シリコン酸化物からなる層間絶縁膜１７に対するエッチングレートの方が著しく大きくなるような条件とする必要がある。しかし、本来、金属酸化膜はシリコン酸化物及びシリコン等と比較して極めてエッチングされにくいため、このような条件を選択することは容易である。
Furthermore, in order to perform such etching, the etching condition is such that the etching rate for the
更にまた、本実施形態においては、図６に示す工程において、ピラー１６加工用のパターン２７ａと同時にダミーピラー１８加工用のパターン２７ｂを形成している。また、図７に示す工程において、ピラー１６と同時にダミーピラー１８を形成している。このため、ダミーピラー１８を形成するためには、レジストパターン２７を形成するためのマスクパターンを変更するだけでよく、専用の工程を設ける必要がない。これにより、ダミーピラー１８の形成に伴って製造コストが増加することがない。
Furthermore, in the present embodiment, in the process shown in FIG. 6, the
更にまた、本実施形態によれば、図１２に示す工程において、抵抗変化膜３５における貫通ビアホール４２内に露出した部分及びダミーピラー１８におけるその直下域に配置された部分を除去している。これにより、配線の上面の一部が貫通ビアホール４２内に露出し、この上面の一部が、貫通ビアＺを形成したときに貫通ビアＺに接触する。この結果、貫通ビアＺと配線との間の接触抵抗を小さくすることができる。
Furthermore, according to the present embodiment, in the step shown in FIG. 12, a portion exposed in the through via
次に、本実施形態の比較例について説明する。
図１３〜図１５は、本比較例に係る記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’による工程断面図である。
本比較例においては、前述の図４及び図５に示す工程を実施した後、図１３（ａ）及び（ｂ）に示すように、電極膜３６上にレジストパターン１３７を形成する。レジストパターン１３７においては、前述の第１の実施形態（図６参照）と同様に、ピラー１６を形成する予定の領域にパターン３７ａを形成するが、第１の実施形態とは異なり、パターン３７ｂ（図６参照）は形成しない。
Next, a comparative example of this embodiment will be described.
FIGS. 13 to 15 are diagrams illustrating a method for manufacturing a memory device according to this comparative example, in which (a) of each figure is a process plan view, and (b) is an AA ′ shown in (a). It is process sectional drawing by.
In this comparative example, after the steps shown in FIGS. 4 and 5 are performed, a resist
次に、図１４（ａ）及び（ｂ）に示すように、レジストパターン１３７をマスクとして、電極膜３６、抵抗変化膜３５及びシリコンダイオード膜３４をエッチングする。これにより、パターン３７ａの直下域にピラー１６が形成される。しかし、レジストパターン１３７にはパターン３７ｂ（図６参照）は設けられていないため、ダミーピラー１８（図７参照）は形成されない。次に、図８〜図１０に示す工程を実施して、積層体１２０を形成する。
Next, as shown in FIGS. 14A and 14B, the
次に、図１５（ａ）及び（ｂ）に示すように、リソグラフィ及びドライエッチングにより、積層体１２０に貫通ビアホール１４２を形成する。このとき、積層体１２０にはダミーピラーが設けられていないため、このドライエッチングにおいては、貫通ビアに接続される配線自体がエッチングストッパとなる。しかしながら、配線を形成する導電性材料、例えばタングステンは、層間絶縁膜１７を形成するシリコン酸化物に対して、それほど大きなエッチング選択比はとれないため、層間絶縁膜１７をエッチングしている間に、配線も少しずつエッチングされる。そして、上層に配置された配線の方が、下層に配置された配線よりも長い時間エッチングガスに曝されるため、より多くエッチングされる。
Next, as shown in FIGS. 15A and 15B, through via
この結果、上層に配置された配線の露出部分は、下層に配置された配線の露出部分と比較して、厚さが薄くなると共に側面が後退し、また、角部が丸まってしまう。すなわち、各段で配線の膜減りと肩落ちの程度が異なってしまう。これにより、貫通ビアホール１４２内に導電性材料を埋め込んで貫通ビアを形成したときに、配線と貫通ビアとの間の接触抵抗がばらついてしまう。この接触抵抗のばらつきを補償するためには、配線が貫通ビアホール内に進入する部分の長さを長くし、貫通ビアホールを大きくする必要がある。この結果、記憶装置のチップ面積が増大し、メモリセルの集積度が低下すると共に、コストが増加する。
As a result, the exposed portion of the wiring arranged in the upper layer becomes thinner and the side surface recedes and the corner portion is rounded compared to the exposed portion of the wiring arranged in the lower layer. In other words, the degree of wiring loss and shoulder drop differs at each stage. Thereby, when the through via is formed by embedding a conductive material in the through via
次に、本発明の第２の実施形態について説明する。
図１６は、本実施形態に係る記憶装置を例示する断面図である。
図１６に示すように、本実施形態においては、前述の第１の実施形態と比較して、図１２（ａ）及び（ｂ）に示す抵抗変化膜３５及びシリコンダイオード膜３４のエッチング工程を省略している。これにより、本実施形態に係る記憶装置２においては、ダミーピラー１８において、抵抗変化膜３５の全体及びシリコンダイオード膜３４の全体が残留する。本実施形態によれば、前述の第１の実施形態と比較して、抵抗変化膜３５及びシリコンダイオード膜３４のエッチング工程を省略しているため、製造コストを低減することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
Next, a second embodiment of the present invention will be described.
FIG. 16 is a cross-sectional view illustrating a memory device according to this embodiment.
As shown in FIG. 16, in this embodiment, the etching process of the
次に、本発明の第３の実施形態について説明する。
図１７は、本実施形態に係る記憶装置を例示する断面図である。
図１７に示すように、本実施形態においては、前述の第１の実施形態と比較して、図１２（ａ）及び（ｂ）に示す抵抗変化膜３５及びシリコンダイオード膜３４のエッチング工程を、途中まで実施している。すなわち、抵抗変化膜３５における貫通ビアホール４２内に進出している進出部分は除去しているが、その直下のシリコンダイオード膜３４については、上部のみ除去している。これにより、本実施形態に係る記憶装置３においては、ダミーピラー１８において、貫通ビアホール４２の内部にシリコンダイオード膜３４の下部が残留する。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
Next, a third embodiment of the present invention will be described.
FIG. 17 is a cross-sectional view illustrating a memory device according to this embodiment.
As shown in FIG. 17, in the present embodiment, the etching process of the
次に、本発明の第４の実施形態について説明する。
図１８は、本実施形態に係る記憶装置を例示する断面図である。
図１８に示すように、本実施形態においては、前述の第１の実施形態と比較して、ピラー１６及びダミーピラー１８におけるシリコンダイオード膜３４と抵抗変化膜３５との積層順序が逆になっている。すなわち、本実施形態に係る記憶装置４においては、各ピラー１６及び各ダミーピラー１８において、下層側から順に、抵抗変化膜３５、シリコン題意オード膜３４及び電極膜３６が積層されている。これによっても、前述の第１の実施形態と同様な効果を得ることができる。
Next, a fourth embodiment of the present invention will be described.
FIG. 18 is a cross-sectional view illustrating a memory device according to this embodiment.
As shown in FIG. 18, in this embodiment, the stacking order of the
また、本実施形態においては、あるメモリセル部１３のワード線ＷＬが共通接続された貫通ビアＺに、隣のメモリセル１３の最上層のビット線ＢＬが接続されている。このような記憶装置を製造する場合は、最上層のビット線ＢＬを埋め込むための溝４４を、貫通ビアホール４２に連通するように形成しておけばよい。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
Further, in the present embodiment, the uppermost bit line BL of the
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。 While the present invention has been described with reference to the embodiments, the present invention is not limited to these embodiments. The above-described embodiments can be implemented in combination with each other. In addition, the above-described embodiments include those in which those skilled in the art appropriately added, deleted, or changed the design, or added, omitted, or changed conditions as appropriate to the above-described embodiments. As long as it is provided, it is included in the scope of the present invention.
例えば、前述の各実施形態においては、整流素子としてｐｎ形又はｐｉｎ形のシリコンダイオード膜３４を設ける例を示したが、本発明はこれに限定されず、整流素子として、例えば、ＭＩＭ型ダイオード、ＭＩＳ型ダイオード、又はＳＩＳ型トンネル接合ダイオードを設けてもよい。また、抵抗変化膜３５及び電極膜３６は、それぞれ、異種材料からなる複数の層が積層された構造としてもよい。
For example, in each of the above-described embodiments, an example in which a pn-type or pin-type
また、前述の各実施形態においては、上下方向に配列された複数本のワード線ＷＬを１本の貫通ビアＺに接続し、上下方向に配列された複数本のビット線ＢＬを他の１本の貫通ビアに接続する例を示したが、本発明はこれに限定されず、配線の接続関係は任意である。 In each of the above-described embodiments, a plurality of word lines WL arranged in the vertical direction are connected to one through via Z, and a plurality of bit lines BL arranged in the vertical direction are connected to the other one. Although an example of connection to the through via is shown, the present invention is not limited to this, and the connection relation of the wiring is arbitrary.
更に、前述の各実施形態においては、ピラー１６及びダミーピラー１８をシリコン酸化物からなる絶縁膜３８によって埋め込む際に、絶縁膜３８をピラー１６及びダミーピラー１８に直接接触させて、ピラー１６及びダミーピラー１８の相互間を絶縁膜３８のみによって絶縁する例を示したが、本発明はこれに限定されない。例えば、図７（ａ）及び（ｂ）に示す工程において、ピラー１６及びダミーピラー１８を形成した後、シリコン窒化物を薄く堆積させて、ピラー１６及びダミーピラー１８の側面上にシリコン窒化物からなる側壁を形成し、その後、図８（ａ）及び（ｂ）に示すように、シリコン酸化物を堆積させて絶縁膜３８を形成してもよい。これにより、シリコン酸化物を堆積させる際に、抵抗変化膜３５及び電極膜３６を保護し、これらの膜がダメージを受けることを防止できる。また、側壁となるシリコン窒化物を堆積させ、絶縁膜３８となるシリコン酸化物を堆積させた後、ピラー１６及びダミーピラー１８をストッパとしてＣＭＰを施すことにより、ピラー１６及びダミーピラー１８の上面上からシリコン酸化物及びシリコン窒化物を除去する。これにより、ピラー１６とその上に形成される配線との間の導通を確保することができる。このようにして製造された記憶装置においては、ピラー１６及びダミーピラー１８の側面上のみにシリコン窒化物からなる側壁が残留する。
Furthermore, in each of the above-described embodiments, when the
更にまた、前述の各実施形態においては、ワード線ＷＬ及びビット線ＢＬをダマシン法により形成し、ワード線配線層１４、ビット線配線層１５及びそれらの間のピラー層を１層ずつ形成する例を示したが、本発明はこれに限定されない。例えば、金属膜を分断することによって複数本のワード線ＷＬを形成すると共に、その下の抵抗変化膜３５等もライン状に分断し、他の金属膜を分断することによって複数本のビット線ＢＬを形成すると共に、その下の抵抗変化膜３５等もライン状に分断して、ドット状のピラー１６を形成してもよい。また、複数層のピラー層をまとめて加工してもよい。
Furthermore, in each of the above-described embodiments, the word line WL and the bit line BL are formed by the damascene method, and the word
１、２、３、４ 記憶装置、１１ シリコン基板、１２ 層間絶縁膜、１３ メモリセル部、１４ ワード線配線層、１５ ビット線配線層、１６ ピラー、１７ 層間絶縁膜、１８ ダミーピラー、１９ ビア領域、２０ 積層体、３１ 溝、３２ バリアメタル層、３３ 配線本体、３４ シリコンダイオード膜、３５ 抵抗変化膜、３６ 電極膜、３７ レジストパターン、３７ａ、３７ｂ パターン、３８ 絶縁膜、３９ 絶縁膜、４０ 溝、４１ レジストパターン、４１ａ 開口部、４２ 貫通ビアホール、４４ 溝、４５ バリアメタル層、４６ ビア本体、１２０ 積層体、１３７ レジストパターン、１４２ 貫通ビアホール、ＢＬ ビット線、ＷＬ ワード線、Ｚ 貫通ビア
1, 2, 3, 4 Memory device, 11 Silicon substrate, 12 Interlayer insulating film, 13 Memory cell part, 14 Word line wiring layer, 15 Bit line wiring layer, 16 pillar, 17 Interlayer insulating film, 18 Dummy pillar, 19 Via region , 20 laminate, 31 groove, 32 barrier metal layer, 33 wiring body, 34 silicon diode film, 35 resistance change film, 36 electrode film, 37 resist pattern, 37a, 37b pattern, 38 insulating film, 39 insulating film, 40
Claims (8)
それぞれが前記第１の方向に対して交差する第２の方向に延びる複数本の第２配線を含み、前記第１配線層と１層ずつ交互に積層された複数の第２配線層と、
前記第１配線と前記第２配線との間に設けられた第１の金属酸化膜と、
相互に異なる前記第１配線層に属する２本以上の前記第１配線の側面に接した貫通ビアと、
前記２本以上の第１配線のそれぞれの直上域の一部に設けられ、前記貫通ビアの側面に接した第２の金属酸化膜と、
前記第１配線、前記第２配線及び前記貫通ビアの相互間に設けられ、金属酸化物を含有していない層間絶縁膜と、
を備え、
前記第１の金属酸化膜の組成は、前記第２の金属酸化膜の組成と同じであることを特徴とする記憶装置。 A plurality of first wiring layers each including a plurality of first wirings each extending in a first direction;
A plurality of second wiring layers each including a plurality of second wirings extending in a second direction intersecting the first direction, the first wiring layers being alternately stacked one by one;
A first metal oxide film provided between the first wiring and the second wiring;
Through vias in contact with side surfaces of two or more first wirings belonging to the first wiring layers different from each other;
A second metal oxide film provided in a part of a region directly above each of the two or more first wirings and in contact with a side surface of the through via;
An interlayer insulating film which is provided between the first wiring, the second wiring, and the through via and does not contain a metal oxide;
With
2. The memory device according to claim 1, wherein the composition of the first metal oxide film is the same as the composition of the second metal oxide film.
内部に前記第２の金属酸化膜が設けられ、前記第１配線の上面及び前記貫通ビアの側面に接し、前記第２配線には接していないダミーピラーと、
をさらに備えたことを特徴とする請求項１記載の記憶装置。 A pillar that is provided with the first metal oxide film therein and is in contact with the upper surface of the first wiring and the lower surface of the second wiring;
A dummy pillar provided therein with the second metal oxide film, in contact with an upper surface of the first wiring and a side surface of the through via, and not in contact with the second wiring;
The storage device according to claim 1, further comprising:
前記側壁はシリコン窒化物によって形成されており、前記層間絶縁膜はシリコン酸化物によって形成されていることを特徴とする請求項２記載の記憶装置。 A side wall provided on a side surface of the pillar and a side surface of the dummy pillar;
3. The memory device according to claim 2, wherein the side wall is made of silicon nitride, and the interlayer insulating film is made of silicon oxide.
前記積層体に対して、上方から見て前記第２の金属酸化膜の端縁を含む領域に、前記第２の金属酸化膜をストッパとしてエッチングを施すことにより、前記積層体に貫通ビアホールを形成する工程と、
前記貫通ビアホール内に導電性材料を埋め込む工程と、
を備えたことを特徴とする記憶装置の製造方法。 A plurality of first wiring layers each including a plurality of first wirings extending in a first direction; and a plurality of second wirings extending in a second direction each intersecting the first direction. A plurality of second wiring layers including the first wiring layer and the second wiring layer are alternately stacked, and a first metal oxide film is provided between the first wiring and the second wiring, and each of the two or more first wirings is provided. A second metal oxide film having the same composition as that of the first metal oxide film is provided in a part of the region directly above, and a metal oxide is contained between the first wiring and the second wiring. Forming a laminate embedded with a non-interlayer insulating film;
A through-via hole is formed in the multilayer body by etching the area including the edge of the second metal oxide film as viewed from above with the second metal oxide film as a stopper. And a process of
Embedding a conductive material in the through via hole;
A method for manufacturing a storage device, comprising:
前記第２の金属酸化膜を、前記第１配線の上面及び前記貫通ビアの側面に接し、前記第２配線には接していないダミーピラーの内部に設け、
前記第２の金属酸化膜における前記貫通ビアホール内に進出した進出部分及び前記ダミーピラーにおける前記進出部分の直下域に配置された部分を除去する工程をさらに備えたことを特徴とする請求項６記載の記憶装置の製造方法。 Providing the first metal oxide film inside the pillar in contact with the upper surface of the first wiring and the lower surface of the second wiring;
The second metal oxide film is provided inside a dummy pillar that is in contact with the upper surface of the first wiring and the side surface of the through via, and is not in contact with the second wiring,
7. The method according to claim 6, further comprising a step of removing an advancing portion that has advanced into the through via hole in the second metal oxide film and a portion that is disposed immediately below the advancing portion in the dummy pillar. A method for manufacturing a storage device.
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