JP2011210778A - 薄膜トランジスタ基板 - Google Patents
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Abstract
【解決手段】透明基材1上に、透明導電材料からなるゲート電極2、ソース電極5s及びドレイン電極5dと、透明半導体材料からなる半導体膜4と、透明絶縁材料からなるゲート絶縁膜3とで少なくとも構成された薄膜トランジスタを有する薄膜トランジスタ基板10であって、各電極2,5s,5d及び半導体膜4とゲート絶縁膜3との可視光領域における屈折率差(平均値)を0.1以下とする。透明半導体材料がInGaZnO系半導体材料であり、透明導電材料がインジウム錫オキサイド、インジウム亜鉛オキサイド、酸化スズ及び酸化亜鉛から選ばれることが好ましい。
【選択図】図1
Description
本発明に係る薄膜トランジスタ基板10(10A,10B,10C)は、図1〜図4に示すように、透明基材1上に、透明導電材料からなるゲート電極2、ソース電極5s及びドレイン電極5dと、透明半導体材料からなる半導体膜4と、透明絶縁材料からなるゲート絶縁膜3とで少なくとも構成された薄膜トランジスタ(以下「TFT」という。)を有する。TFT基板10を構成するTFTは、逆スタガ型(図1、図2及び図4参照)でも順スタガ型(図3参照)でもよい。
次に、図1、図3及び図4に示すTFT基板10A〜10Cの形態について説明する。
図1は逆スタガ型TFT基板10Aを示している。図1中の符号について、IN1は透明基材1とゲート電極2との界面であり、IN2はゲート電極2とゲート絶縁膜3との界面であり、IN3は透明基材1とゲート絶縁膜3との界面であり、IN4はゲート絶縁膜3と半導体膜4との界面であり、IN5はゲート絶縁膜3とソース・ドレイン電極5s,5dとの界面であり、IN6は半導体膜4とソース・ドレイン電極5s,5dとの界面であり、IN7は半導体膜4と空気との界面であり、IN8はソース・ドレイン電極5s,5dと空気との界面であり、IN9はゲート絶縁膜3と空気との界面である。本発明に係る逆スタガ型TFT基板10Aでは、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d)それぞれとゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であり、且つ、半導体膜4とゲート絶縁膜3との可視光領域における屈折率差(平均値)が0.1以下であるので、層構成が異なる面内の各部において、上記IN2,IN4〜IN6の界面反射を極力小さくすることができる。
以下、本発明に係るTFT基板10の構成要素について順次説明する。
透明基材1は、TFTをその上に搭載して本発明に係るTFT基板10とするためのものである。透明基材1の種類や構造は特に限定されるものではなく、用途に応じてフレキシブルな材質や硬質な材質等が選択される。具体的に用いることができる材料としては、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。通常は、透明導電材料であるITO付きガラス基板やITO付きプラスチック基板等が好ましく用いられる。
ゲート電極2は、図1及び図4の逆スタガ型TFTにおいては透明基材1上に所定のパターンで設けられ、図3の順スタガ型TFTにおいては半導体膜4の上方であってゲート絶縁膜3上に所定のパターンで設けられる。本発明では、ゲート電極2として、透明導電材料からなる透明電極とする。その透明導電材料としては、例えば、ITO(インジウム錫オキサイド)、酸化インジウム、IZO(インジウム亜鉛オキサイド)、SnO2、ZnO等の酸化物透明導電材料が用いられる。なお、透明で且つ所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。
ゲート絶縁膜3は、透明で、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができるが、本発明では、ゲート絶縁膜3の屈折率(平均値)を、各電極(ゲート電極2、ソース電極5s及びドレイン電極5d)の屈折率と、半導体膜4の屈折率とに合わせることが必要である。具体的には、ゲート絶縁膜3の屈折率(平均値)と各電極の屈折率(平均値)との差(屈折率差)が0.1以下になり、ゲート絶縁膜3の屈折率(平均値)と半導体膜4の屈折率(平均値)との差(屈折率差)が0.1以下になるゲート絶縁膜3を形成する。
半導体膜4としては、透明半導体材料で形成された膜であって、TFTを構成するチャネル領域として使用できる程度の移動度を有する酸化物系の半導体膜を用いる。半導体膜4を酸化物系とすることにより、本発明に係るTFTの構成要素が全て酸化物系となり、各層の密着性が良好なものとなる。さらに、酸化物系の膜は、その特性を成膜条件で微調整できるという利点もある。酸化物系の半導体膜4の種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。
ソース電極5s及びドレイン電極5dは、図1に示す逆スタガ型TFTにおいては、半導体膜4上の中央部を開けて離間してパターン形成され、図3に示す順スタガ型TFTにおいては、透明基材2上に所定領域(チャネル領域となる部分。)を開けて離間してパターン形成され、図4に示すパッシベーション膜6が設けられた逆スタガ型TFTにおいては、半導体膜4の電極接続部7,7にコンタクトホール8,8を有するパッシベーション膜6上に、その電極接続部7,7に接続するように形成される。
パッシベーション膜6は、図4に示すように必要に応じて設けることができる。このパッシベーション膜6は、半導体膜4を形成した後にその半導体膜4に接続するソース電極5sとドレイン電極5dを形成する場合に、半導体膜4のチャネル領域を保護しつつ、ソース電極5sとの接続部7及びドレイン電極5dとの接続部7を形成するために設けられる。具体的には、パッシベーション膜6は、図4に示すように、半導体膜4にソース電極5sとの接続部7及びドレイン電極5dとの接続部7を形成する部分にコンタクトホール8を形成した形態で半導体膜4を覆う。
本発明に係るTFT基板10は、上記以外の構成要素であっても、本発明の趣旨の範囲内であれば、その他の透明膜を含んでいてもよい。
図1に示すTFT基板10Aを作製した。先ず、厚さ0.7mmのガラス基板1上に、厚さ100nmのITO(インジウム錫オキサイド)をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして配線幅30μmのゲート電極2を形成した。ガラス基板の屈折率(平均値)は、波長633nmにおいて1.50であり、ゲート電極2の屈折率(平均値)は、波長633nmにおいて1.97であった。
図3に示すTFT基板10Bを作製した。先ず、厚さ0.7mmのガラス基板1上に、厚さ100nmのITO(インジウム錫オキサイド)をスパッタリング法で成膜した後、フォトリソグラフィでパターニングし、所定領域(チャネル領域となる部分。)を離間したソース電極5sとドレイン電極5dを形成した。ガラス基板の屈折率(平均値)は、波長633nmにおいて1.50であり、ソース電極5sとドレイン電極5dの屈折率(平均値)は、波長633nmにおいて1.97であった。
図4に示すTFT基板10Cを作製した。実施例1において、半導体膜4を形成した後、ソース電極5sとドレイン電極5dを形成する前に、パッシベーション膜6を形成した。具体的には、半導体膜4を形成した後、その半導体膜4を覆う全面に、ZrO2膜をスパッタ法により厚さ100nmの絶縁膜を形成し、その後にパターニングして半導体膜4を覆うパッシベーション膜6を形成した。ここでのパターニングは、半導体膜4にソース電極5s及びドレイン電極5dを接続するコンタクトホール8を形成して、半導体膜4上にソース電極5sとの接続部7及びドレイン電極5dとの接続部7を形成するために行う。引き続いてプラズマ処理を行った。プラズマ処理により、パッシベーション膜6が設けられていないコンタクトホール8,8の開口部は導体化する。このプラズマ処理は、CF4又はCHF3のフッ素系ガス(Arガスでも可能)雰囲気中でプラズマ照射を行うことにより、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができる。なお、このプラズマ処理により、コンタクトホール8,8の形成部位で露出した半導体膜4は導体化し、その後に形成されるソース電極5s及びドレイン電極5dとの接続を良好なものにすることができ、また、パッシベーション膜6で覆われたチャネル領域はパッシベーション膜6で保護されて半導体特性を損なわない。
実施例1において、ゲート電極として、ITOの代わりにZnOを100nm成膜したものを使用した。それ以外は実施例1と同様にして実施例4に係るTFT基板を作製した。なお、ZnO膜の633nmでの屈折率は1.94であった。
実施例1において、ゲート絶縁膜として、ZrO2の代わりにHfO2を200nm成膜したものを使用した。それ以外は実施例1と同様にして実施例5に係るTFT基板を作製した。なお、HfO2膜の633nmでの屈折率は1.93であった。
実施例1において、ゲート絶縁膜として、ZrO2膜の成膜条件を変更し、0.3Paの圧力でスパッタ成膜する代わりに1.0Paの成膜条件で成膜した。それ以外は実施例1と同様にして実施例6に係るTFT基板を作製した。なお、ZrO2膜の633nmでの屈折率は1.85であった。
実施例1において、ゲート絶縁膜として、ZrO2膜の成膜条件を変更し、0.3Paの圧力でスパッタ成膜する代わりに0.2Paの成膜条件で成膜した。それ以外は実施例1と同様にして実施例7に係るTFT基板を作製した。なお、ZrO2膜の633nmでの屈折率は、成膜圧力を0.2Paとしたため、2.05になった。
実施例1において、ゲート絶縁膜3を厚さ200nmのSiO2膜とした他は、実施例1と同様にして、図5及び図6に示す形態のTFT基板を作製した。SiO2膜の屈折率(平均値)は、波長633nmにおいて1.45であった。なお、SiO2膜は、スパッタリング法で成膜し、その後、フォトリソグラフィによりパターニングした。このSiO2膜のパターニングは、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
実施例1において、ゲート絶縁膜3を厚さ300nmのSiNx膜とした他は、実施例1と同様にして、図5に示す比較例2のTFT基板を作製した。SiNx膜の屈折率(平均値)は、波長633nmにおいて1.94であった。なお、SiNx膜は、スパッタリング法で成膜したが、屈折率を1.94にするために、成膜圧力:0.3Pa、電力:450W、Ar/N2=50sccm/50sccmにて成膜し、その後、フォトリソグラフィによりパターニングした。このSiNx膜のパターニングも、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
実施例1において、ゲート絶縁膜3を厚さ300nmのSiNx膜とした他は、実施例1と同様にして、図5及び図6に示す比較例3のTFT基板を作製した。SiNx膜の屈折率(平均値)は、波長633nmにおいて1.79であった。なお、SiNx膜は、スパッタリング法で成膜したが、屈折率を1.79にするために、成膜圧力:1.0Pa、電力:450W、Ar/N2=50sccm/50sccmにて成膜し、その後、フォトリソグラフィによりパターニングした。このSiNx膜のパターニングも、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
実施例1において、ゲート絶縁膜3を厚さ300nmのSiON膜とした他は、実施例1と同様にして、図5及び図6に示す比較例4のTFT基板を作製した。得られたSiON膜の屈折率(平均値)は、波長633nmにおいて1.67であった。なお、SiON膜は、スパッタリング法で成膜したが、屈折率を1.67にするために、成膜圧力:0.6Pa、電力:900W、Ar/O2/N2=20sccm/2sccm/50sccmにて成膜し、その後、フォトリソグラフィによりパターニングした。このSiON膜のパターニングも、CF4ガスをエッチングガスとして用いたドライエッチングで行った。
2 ゲート電極
3 ゲート絶縁膜
4 半導体膜
5s ソース電極
5d ドレイン電極
6 パッシベーション膜
7 接続部
8 コンタクトホール
10(10A,10B,10C) 薄膜トランジスタ基板
11 ゲート線
12 データ線
13 画素電極
IN2 ゲート電極とゲート絶縁膜との界面
IN3 透明基材とゲート絶縁膜との界面
IN4 ゲート絶縁膜と半導体膜との界面
IN5 ゲート絶縁膜とソース・ドレイン電極との界面
IN6 半導体膜とソース・ドレイン電極との界面
IN7 半導体膜と空気との界面
IN8 ソース・ドレイン電極と空気との界面
IN9 ゲート絶縁膜と空気との界面
IN11 透明基材とソース・ドレイン電極との界面
IN12 透明基材と半導体膜との界面
IN13 透明基材とゲート絶縁膜との界面
IN14 ソース・ドレイン電極と半導体膜との界面
IN15 ソース・ドレイン電極とゲート絶縁膜との界面
IN16 半導体膜とゲート絶縁膜との界面
IN17 ゲート絶縁膜とゲート電極との界面
IN18 ゲート電極と空気との界面
IN19 ゲート絶縁膜と空気との界面
IN21 ゲート絶縁膜とパッシベーション膜との界面
IN22 半導体膜とパッシベーション膜との界面
IN23 半導体膜とソース・ドレイン電極との界面
IN24 パッシベーション膜とソース・ドレイン電極との界面
IN25 パッシベーション膜と空気との界面
101 透明基材
102 ゲート電極
103 ゲート絶縁膜
104 半導体膜
105s ソース電極
105d ドレイン電極
106 画素電極
107 ゲート線
108 データ線
Claims (4)
- 透明基材上に、透明導電材料からなるゲート電極、ソース電極及びドレイン電極と、透明半導体材料からなる半導体膜と、透明絶縁材料からなるゲート絶縁膜とで少なくとも構成された薄膜トランジスタを有する薄膜トランジスタ基板であって、
前記各電極及び前記半導体膜と前記ゲート絶縁膜との可視光領域における屈折率差(平均値)が、0.1以下であることを特徴とする薄膜トランジスタ基板。 - 前記透明半導体材料が、InGaZnO系半導体材料である、請求項1に記載の薄膜トランジスタ基板。
- 前記透明導電材料が、インジウム錫オキサイド、インジウム亜鉛オキサイド、酸化スズ及び酸化亜鉛から選ばれる、請求項1に記載の薄膜トランジスタ基板。
- 前記ゲート絶縁膜の屈折率が、1.85〜2.05の範囲内である、請求項1〜3のいずれか1項に記載の薄膜トランジスタ基板。
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