JP2011209638A - フォトマスク、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法を提供する。
【解決手段】所定幅の複数のライン状の第1パターンを、所定幅のライン状の第1パターンを、該第1パターンの幅方向に予め定められた第1の間隔で平行に複数形成したラインアンドスペースパターンと、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第1パターンと平行に所定幅のライン状の第2パターンを予め定められた第2の間隔で複数形成し、さらに前記第2パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、を備えたフォトマスク。
【選択図】図2
【解決手段】所定幅の複数のライン状の第1パターンを、所定幅のライン状の第1パターンを、該第1パターンの幅方向に予め定められた第1の間隔で平行に複数形成したラインアンドスペースパターンと、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第1パターンと平行に所定幅のライン状の第2パターンを予め定められた第2の間隔で複数形成し、さらに前記第2パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、を備えたフォトマスク。
【選択図】図2
Description
本発明はフォトマスクに係り、特に、ダミーパターンを形成せずにレジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法に関する。
図6に半導体記憶装置回路のフォトマスクの例を示す。同図に示されるフォトマスク1には複数の記憶装置チップ2の回路パターンが形成されており、当該回路パターンは、記憶素子ブロック3を有している。このブロック3を拡大した図に示されるように、ブロック3は、例えばアクティブ領域間の素子分離回路、ゲート回路、メタル等による配線回路を形成するためのラインアンドスペースパターン4を含んでいる。
なおフォトリソ工程においてレジストパターンを形成する際、記憶素子ブロック端ラインパターン4eのレジストパターン細り、倒れ等の劣化を防止するために、記憶素子ブロック端ラインパターン4eの隣にはダミーパターン5を配置している。
とりわけ狭い線幅かつピッチのラインアンドスペースパターンを形成する際、フォトリソ工程ではオフアクシス照明(斜入射照明)と呼ばれる超解像技術が一般に用いられるが、孤立パターンやラインアンドスペース端パターン等のピッチが不連続的に変化するパターンに対しては、レジスト形状が大幅に劣化する。
そのためダミーパターン5のライン幅W0はラインアンドスペースパターン4におけるライン幅Wcより十分太い線幅とする。そして、記憶素子ブロック端ラインパターン4eとダミーパターン5との間隔D0は、当該パターン同士の連結防止のためラインアンドスペースパターン4のスペース幅Dcよりも広く設定する。
さらにライン幅W0、及び間隔D0は、レジストパターン形成時に記憶素子ブロック端ラインパターン4eと記憶素子ブロック中央ラインパターン4cとのライン幅が等しくなるように決定する。
図6に示したように、ダミーパターン5を配置した場合のラインアンドスペースパターン4について、レジスト寸法(ライン幅)をシミュレーションした一例を図7に示す。図7のグラフは横軸が露光機のデフォーカス量(Focus)を示し、縦軸がレジスト寸法(Resist CD)、露光機の露光エネルギー(ExpDose)を示している。
さらにシミュレーション条件はマスク寸法(半導体基板上換算)が、それぞれWc=130nm、Dc=130nm、D0=150nm、W0=200nmであり、露光波長(KrF光源)λ=248nmであり、光学条件については、レンズNA=0.75、σ=0.85、2/3輪帯照明であり、レジスト条件については、レジスト膜厚が3500Å、下層反射防止膜あり、となっている。
そして、同図(a)のグラフは、記憶素子ブロック中央ラインパターン4cの場合のレジスト寸法を示しており、同図(b)のグラフは、記憶素子ブロック端ラインパターン4eの場合のレジスト寸法を示している。
露光エネルギー(ExpDose)が増加すると曲線カーブが下に凸から上に凸に変化し、ある一定の露光エネルギー(グラフではExpDoseが58)における曲線カーブはデフォーカス量に対してレジスト寸法が略一定、即ち露光機のデフォーカスに対して寸法変化が無いため、当該露光エネルギーが最適であることが解る。
いずれのグラフにおいても、上述した最適な露光エネルギーにてほぼ同じ、かつデフォーカス量に対して略一定なレジスト寸法特性、すなわちダミーパターン5によって記憶素子ブロック中央ラインパターン4cと記憶素子ブロック端ラインパターン4eとで同じ寸法特性が得られており、記憶素子ブロック内ラインアンドスペースパターンにおける寸法均一性が向上している。
この技術に関連して、特許文献1には、アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体装置が開示されている。また、特許文献2には、ラインパタン端部の後退量を評価する作業による労力の低減と、そのマスクCAD処理の簡易化を図る技術が開示されている。
図6に示したような、ラインアンドスペースパターン4の両端にダミーパターン5を配置した場合、そのダミーパターン5を配置するための領域を予め確保しておく必要がある。すなわち、半導体基板上に転写されるダミーパターンを用いた場合、記憶装置チップ面積が増大することにより半導体基板半導体基板あたりのチップ数の減少するため、生産コストが増加し、さらに回路設計における設計自由度が制約されることによる回路設計工数の増加し、また設計効率の低下することとなる。
このように、従来の技術には、レジスト寸法特性を略一定とすることが可能であっても、ダミーパターンが半導体基板上に転写されるという問題点があった。
本発明は上記問題点に鑑み、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、請求項1の発明は、所定幅のライン状の第1パターンを、該第1パターンの幅方向に予め定められた第1の間隔で平行に複数形成したラインアンドスペースパターンと、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第1パターンと平行に所定幅のライン状の第2パターンを予め定められた第2の間隔で複数形成し、さらに前記第2パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、を備えたフォトマスクである。
請求項1の発明によれば、ラインアンドスペースパターンは、所定幅のライン状の第1パターンを、該第1パターンの幅方向に予め定められた第1の間隔で平行に複数形成したパターンであり、アシストパターンは、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第1パターンと平行に所定幅のライン状の第2パターンを予め定められた第2の間隔で複数形成し、さらに前記第2パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したパターンである。このアシストパターンにより、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスクを提供することができる。
請求項2の発明は請求項1の発明において、前記ラインアンドスペースパターンが形成された領域の中央に位置する中央第1パターンが前記半導体基板上に露光された際の幅と、前記ラインアンドスペースパターンが形成された領域の端部に位置する端部第1パターンが前記半導体基板上に露光された際の幅とが略等しくなるように、前記中央第1パターンの幅と前記端部第1パターンの幅とを定められたものである。
請求項2の発明によれば、中央第1パターンが前記半導体基板上に露光された際のライン幅と端部第1パターンが前記半導体基板上に露光された際のライン幅とが略等しくすることで、ラインアンドスペースパターンにおける全ての第1パターンが半導体基板上に露光された際のライン幅を略等しくすることができる。
上記目的を達成するために、請求項3の発明は、半導体基板上に被パターニング層を形成する工程と、前記被パターニング層上にポジ型のレジスト層を形成する工程と、請求項1又は請求項2に記載のフォトマスクを用いて、前記レジスト層に対して露光する工程と、露光されたレジスト層を現像する工程と、を備え、前記フォトマスクの前記第1パターンに対応するパターンを前記半導体基板上に形成することを特徴とする。
請求項3の発明によれば、ダミーパターンによるパターンが半導体基板上に形成されずに半導体装置を作成できる結果、ダミーパターンに対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。
請求項4の発明は、請求項3の発明において、前記第2パターンに対応する前記レジスト層は、現像する工程により除去されるものである。
請求項4の発明も、請求項3の発明と同様に、第2パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したパターンであるため、現像工程により除去され、ダミーパターンによるパターンが半導体基板上に形成されずに半導体装置を作成できる結果、ダミーパターンに対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。
本発明によれば、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法を提供することができる、という効果が得られる。
以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。
本実施の形態では、本発明を適用したフォトマスクとして、図1に示されるような半導体記憶装置回路の作成に用いられるフォトマスクを例にして説明する。
同図に示されるフォトマスク10には、複数の記憶装置チップの回路パターン12が形成される。この回路パターン12には、記憶素子ブロックを示すパターン14が形成される。そして、パターン14には、例えばアクティブ領域間の素子分離回路、ゲート回路、及びメタル等による配線回路を形成するためのラインアンドスペースパターン等が形成されている。
このパターン14の詳細を図2に示す。図2にはラインアンドスペースパターン20及びアシストパターン22の2種類のパターンが示されている。まず、ラインアンドスペースパターン20は、所定幅Sのライン状の第1パターン21、21A、21Bを、該第1パターンの幅方向に予め定められた第1の間隔Tで平行に複数形成したパターンである。なお、第1パターン21A、21Bであるが、第1パターン21Aは、ラインアンドスペースパターン20が形成された領域の中央に位置する中央第1パターンを示し、第1パターン21Bは、ラインアンドスペースパターン20が形成された領域の端部に位置する端部第1パターンを示している。第1パターン21、21A、21Bを特に区別する必要のない場合は、これらを単に第1パターン21と表現する。また、本実施の形態において用いられるレジスト寸法とはフォトマスク10に形成されたラインが半導体基板上に露光された際の(半導体基板上に転写された)ライン幅を示すこととする。
また、第1パターン21Aが前記半導体基板上に露光された際のレジスト寸法と、第1パターン21Bが半導体基板上に露光された際のレジスト寸法とが略等しくなるように、第1パターン21Aのライン幅S1と第1パターン21Bのライン幅S2とを定めるようにしても良い。なお、ここでの「レジスト寸法が略等しく」とは、レジスト寸法が等しいか、またはフォトマスクを用いて生産された半導体基板が電気的に正常に動作可能な範囲(ライン細り、線間ブリッジ等が生じない)となるレジスト寸法となることを示している。
次にアシストパターン22であるが、このパターンはラインアンドスペースパターン20が形成された領域とは異なる領域に、幅方向で、かつ第1パターン21と平行に所定幅のライン状の第2パターン23を予め定められた第2の間隔Dで複数形成し、さらに第2パターン23の幅Wが、半導体基板に露光する際の露光解像限界以下となるように形成したパターンである。
ライン幅Wを露光解像限界以下となるように形成すると、これらアシストパターン22が半導体基板上に転写されることはない。従って、ライン幅Wが露光解像限界以下となるように形成されたパターンは、半導体基板上に転写されない線幅のパターンと換言できる。
背景技術で説明したように、従来はダミーパターン5(図6参照)が用いられていたため、このダミーパターン5が半導体基板上に転写されることとなる。本実施の形態に係るフォトマスク10では、アシストパターン22により、従来のようにダミーパターン5を配置する領域を確保する必要がない。そのため、本実施の形態に係るフォトマスクによれば、記憶装置チップ面積縮小による生産コスト削減(半導体基板あたりのチップ数増加)という効果が得られる。また、回路設計においてダミーパターン5を避けるパターン配置など、ダミーパターン5に対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。
本実施の形態に係るフォトマスクによれば、上述したアシストパターン22により、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能となる。なお、ここでの「レジスト寸法特性を略一定」とは、レジスト寸法が等しいか、またはフォトマスクを用いて生産された半導体基板が電気的に正常に動作可能な範囲(ライン細り、線間ブリッジ等が生じない)となるレジスト寸法となることを示している。
このことを、レジスト寸法をシミュレーションした結果を示すグラフを用いて説明する。
図3に示される2つのグラフは横軸が露光機のデフォーカス量(Focus)を示し、縦軸がレジスト寸法(Resist CD)、露光機の露光エネルギー(ExpDose)を示している。
さらにシミュレーション条件はマスク寸法(半導体基板上換算)が、それぞれWc=130nm、Dc=130nm、D1=120nm、W1=80nmであり、露光波長(KrF光源)λ=248nmであり、光学条件については、レンズNA=0.75、σ=0.85、2/3輪帯照明であり、レジスト条件については、レジスト膜厚が3500Å、下層反射防止膜あり、となっている。
そして、同図(a)のグラフは、第1パターン21Aの場合のレジスト寸法を示しており、同図(b)のグラフは、第1パターン21Bの場合のレジスト寸法を示している。同図(b)のグラフは、さらにアシストパターン22のライン数を3本としたものである。
いずれのグラフにおいても、露光エネルギー(ExpDose)が増加すると曲線カーブが下に凸から上に凸に変化し、ある一定の露光エネルギー(グラフではExpDoseが58)における曲線カーブはデフォーカス量に対してレジスト寸法が略一定、即ち露光機のデフォーカスに対して寸法変化が無いため、当該露光エネルギーが最適であることが解る。
いずれのグラフにおいても、上述した最適な露光エネルギーにてほぼ同じ、かつデフォーカス量に対して略一定なレジスト寸法特性、すなわちアシストパターン22によって第1パターン21Aと第1パターン21Bとで同じ寸法特性が得られており、ラインアンドスペースパターン20における寸法均一性が向上している。
なお、第2パターン23のライン数を複数とせずに、1本とした場合は、このような略一定なレジスト寸法特性を得ることは困難である。図4に示されるグラフでの縦軸、横軸、及び条件は、図3に示したグラフと同じであるが、第2パターン23のライン数1本とした場合の第1パターン21Bでのレジスト寸法を示すグラフである。
図4に示されるグラフは、図3に示されるグラフと比較して、上に凸となっている曲線の傾きの絶対値が大きくなり、さらに露光エネルギーが低い場合はいびつな曲線となっている。
そして、図4に示されるグラフにおいて、図3に示される露光エネルギーが58の場合の曲線のように、デフォーカス量(Focus)に対してほぼ直線となる曲線は見あたらない。
このように、第2パターン23のライン数を複数とせずに、1本とした場合は、略一定なレジスト寸法特性を得ることは困難であるので、ライン数を複数とする必要が生じる。
以上説明した実施の形態におけるアシストパターン22では、第2パターン23の各々のライン幅W、及び第2の間隔Dが一定となっているが、フォトマスク10を露光する際の露光照明条件により、必ずしも一定とする必要はない。
例えば、第2パターン23の本数をn本とした場合に、図5に示されるようにライン幅WをW1〜Wn、及び第2の間隔DをD1〜Dn−1というように、露光照明条件、それによるシミュレーション結果、或いは実験等による結果等を踏まえ、一定とせずに予め定めておいても良い。
さらに、アシストパターン22が半導体基板上に転写されず、第1パターン21Aが前記半導体基板上に露光された際のレジスト寸法と、第1パターン21Bが半導体基板上に露光された際のレジスト寸法とが略等しくなるように、ライン幅W1〜Wn、及び第2の間隔D1〜Dn−1を設定するとより効果的である。
以上説明したフォトマスク10を用いて半導体装置の製造方法について説明する。この製造方法は、まず半導体基板上に被パターニング層を形成する。被パターニング層としては、配線層等の導電性の層が考慮されうる。この被パターニング層上にポジ型のレジスト層を形成し、フォトマスク10を用いて、レジスト層に対して露光し、露光されたレジスト層を現像する。その後、レジスト層をマスクとしてエッチングを行なうことで第1パターンに対応するパターンを製造することができる。なお、上述したように、第2パターン23の幅は、半導体基板に露光する際の露光解像限界以下となるように形成したパターンであるため、結果的に第1パターン21に対応するパターンが前記半導体基板上に形成されることとなる。
すなわち、第2パターン23に対応する(第2パターン23の箇所に対応する)レジスト層は、現像工程により除去される。従って、ダミーパターンによるパターンが半導体基板上に形成されずに半導体装置を作成できる結果、ダミーパターンに対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。
10 フォトマスク
12 回路パターン
14 記憶素子ブロックを示すパターン
20 ラインアンドスペースパターン
21、21A、21B 第1パターン
22 アシストパターン
23 第2パターン
12 回路パターン
14 記憶素子ブロックを示すパターン
20 ラインアンドスペースパターン
21、21A、21B 第1パターン
22 アシストパターン
23 第2パターン
Claims (4)
- 所定幅のライン状の第1パターンを、該第1パターンの幅方向に予め定められた第1の間隔で平行に複数形成したラインアンドスペースパターンと、
前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第1パターンと平行に所定幅のライン状の第2パターンを予め定められた第2の間隔で複数形成し、さらに前記第2パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、
を備えたフォトマスク。 - 前記ラインアンドスペースパターンが形成された領域の中央に位置する中央第1パターンが前記半導体基板上に露光された際の幅と、前記ラインアンドスペースパターンが形成された領域の端部に位置する端部第1パターンが前記半導体基板上に露光された際の幅とが略等しくなるように、前記中央第1パターンの幅と前記端部第1パターンの幅とを定めた請求項1に記載のフォトマスク。
- 半導体基板上に被パターニング層を形成する工程と、
前記被パターニング層上にポジ型のレジスト層を形成する工程と、
請求項1又は請求項2に記載のフォトマスクを用いて、前記レジスト層に対して露光する工程と、
露光されたレジスト層を現像する工程と、
を備え、
前記フォトマスクの前記第1パターンに対応するパターンを前記半導体基板上に形成することを特徴とする半導体装置の製造方法。 - 前記第2パターンに対応する前記レジスト層は、現像する工程により除去される請求項3に記載の半導体装置の製造方法。
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