JP2011209387A - Liquid crystal device, liquid crystal device driving method, and electronic apparatus - Google Patents

Liquid crystal device, liquid crystal device driving method, and electronic apparatus Download PDF

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雅一 西田
Shohei Yoshida
昇平 吉田
Takenori Hirota
武徳 廣田
Tomokazu Umeno
智和 梅野
Akinori Masuzawa
明徳 増澤
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Abstract

PROBLEM TO BE SOLVED: To provide: a liquid crystal device capable of reducing bias of electric charge to a liquid crystal layer; a liquid crystal device driving method; and an electronic apparatus.SOLUTION: The liquid crystal device includes pixel electrodes 35, switching elements 34, an opposing electrode 82, the liquid crystal layer 28, a first alignment film 71, and a second alignment film 83. A pre-tilt angle formed by a director of the liquid crystal layer 28 with a thickness direction of the liquid crystal layer is greater on the opposing electrode 82 side than on the pixel electrode 35 side. A high potential and a low potential relative to an opposing electrode potential are alternately applied to the pixel electrodes 35 through the switching elements 34. The opposing electrode potential is higher than a standard potential, the standard potential being a potential in which the average potential between the high potential and the low potential has been shifted by an amount equivalent to the average value of the variation of the potential of the pixel electrodes 35 caused by parasitic capacitance of the switching elements 34 when the high potential is applied to the pixel electrodes 35 and the variation of the potential of the pixel electrodes 35 caused by the parasitic capacitance when the low potential is applied to the pixel electrode 35.

Description

本発明は、液晶装置、液晶装置の駆動方法及び電子機器に関する。   The present invention relates to a liquid crystal device, a driving method of the liquid crystal device, and an electronic apparatus.

従来から、画素電極と対向電極との間に液晶層が配置された液晶装置が知られている。画素電極は、薄膜トランジスター（以下、ＴＦＴという）等のスイッチング素子と電気的に接続されている。スイッチング素子は、走査線からの走査信号の入力によりオンオフが制御される。スイッチング素子は、オン状態のときにデータ線からの電圧を画素電極に印加する。この電圧により画素電極と対向電極との間に電界が印加され、この電界により液晶層が駆動される。   Conventionally, a liquid crystal device in which a liquid crystal layer is disposed between a pixel electrode and a counter electrode is known. The pixel electrode is electrically connected to a switching element such as a thin film transistor (hereinafter referred to as TFT). The switching element is controlled to be turned on / off by the input of the scanning signal from the scanning line. The switching element applies a voltage from the data line to the pixel electrode when the switching element is on. An electric field is applied between the pixel electrode and the counter electrode by this voltage, and the liquid crystal layer is driven by this electric field.

通常の液晶装置では、液晶層が交流駆動されている。液晶層を交流駆動するには、例えば、対向電極を所定の対向電極電位に保持しておき、連続する２フレームの期間で画素電極の電位を対向電極電位に対する高電位（正極性）と低電位（負極性）とに切替える。このようにすれば、液晶層に対する印加電界の向きが反転するので、液晶層の電荷の偏りを減らすことができる。   In a normal liquid crystal device, the liquid crystal layer is AC driven. In order to AC drive the liquid crystal layer, for example, the counter electrode is held at a predetermined counter electrode potential, and the potential of the pixel electrode is set to a high potential (positive polarity) and a low potential with respect to the counter electrode potential in a period of two consecutive frames. Switch to (negative polarity). In this way, the direction of the applied electric field with respect to the liquid crystal layer is reversed, so that the charge bias of the liquid crystal layer can be reduced.

電荷の偏りを減らすと、電荷の偏りにより液晶層に印加される直流電圧成分を減らすことができ、表示不具合の発生を抑制することができる。すなわち、正負極性の電気量のバランスが直流電圧成分により崩れることが抑制され、正負極性の期間で液晶装置の透過率が変化することに起因する表示画像のちらつき（フリッカー）を生じにくくなる。また、直流電圧成分により液晶層に定常的に電界が印加されることに起因する定常的なパターンの表示（焼付き）を生じにくくなる。   When the charge bias is reduced, the DC voltage component applied to the liquid crystal layer due to the charge bias can be reduced, and the occurrence of display defects can be suppressed. In other words, the balance between the positive and negative electric quantities is suppressed from being disrupted by the DC voltage component, and the display image flickering caused by the change in the transmittance of the liquid crystal device during the positive and negative polarity periods is less likely to occur. In addition, a steady pattern display (burn-in) due to the steady application of an electric field to the liquid crystal layer due to the DC voltage component is less likely to occur.

ところで、対向電極電位と高電位との電位差を、対向電極電位と低電位との電位差と同じにして液晶装置を駆動すると、直流電圧成分が発生してしまうことが知られている。この直流電圧成分は、下記の２つの現象に起因して発生すると考えられる。第１の現象は、スイッチング素子がオン状態からオフ状態に切替わるときに、チャネル領域の電荷が分配されて画素電極が充電されることにより、画素電極の電位が変動する現象（フィールドスルー）である。第２の現象は、液晶層の画素電極側と対向電極側とで電気特性が非対称であることにより、電荷の偏りを生じる現象である。   By the way, it is known that when the liquid crystal device is driven with the potential difference between the counter electrode potential and the high potential being the same as the potential difference between the counter electrode potential and the low potential, a DC voltage component is generated. This DC voltage component is considered to be generated due to the following two phenomena. The first phenomenon is a phenomenon (field through) in which the potential of the pixel electrode varies when the charge of the channel region is distributed and the pixel electrode is charged when the switching element is switched from the on state to the off state. is there. The second phenomenon is a phenomenon in which electric charges are biased due to asymmetric electrical characteristics between the pixel electrode side and the counter electrode side of the liquid crystal layer.

１つ目の現象による直流電圧成分の発生については、スイッチング素子の寄生容量に起因する画素電極の電位の変動量を予め測定あるいは推定しておき、この変動量による正負極性の電気量の変動を打ち消すように対向電極電位を設定すれば、解消可能である。
２つ目の現象による直流電圧成分の発生を解消する技術として、特許文献１に開示されている技術が挙げられる。 Regarding the generation of the DC voltage component due to the first phenomenon, the fluctuation amount of the potential of the pixel electrode due to the parasitic capacitance of the switching element is measured or estimated in advance, and the fluctuation of the positive and negative electric quantity due to this fluctuation amount is measured. This can be solved by setting the counter electrode potential so as to cancel.
As a technique for eliminating the generation of the DC voltage component due to the second phenomenon, a technique disclosed in Patent Document 1 can be cited.

特許文献１の液晶装置は、第１の無機配向膜と第２の無機配向膜の間に挟持された傾斜垂直配向モードの液晶、および電圧印加手段を備えている。第２の無機配向膜の厚みは、第１の無機配向膜の厚みよりも厚くなっている。電圧印加手段は、第１の無機配向膜側を第１の電位に、第２の無機配向膜側を第１の電位より低い第２の電位にするような所定の電圧を印加する。   The liquid crystal device of Patent Document 1 includes a tilted vertical alignment mode liquid crystal sandwiched between a first inorganic alignment film and a second inorganic alignment film, and voltage application means. The thickness of the second inorganic alignment film is thicker than the thickness of the first inorganic alignment film. The voltage applying means applies a predetermined voltage such that the first inorganic alignment film side is set to a first potential and the second inorganic alignment film side is set to a second potential lower than the first potential.

特開２００７−２１９３５６号公報JP 2007-219356 A

特許文献１の技術にあっては、第１の無機配向膜側と第２の無機配向膜側とで電位を異ならせることで、第１の無機配向膜側と第２の無機配向膜側との厚みの違いによる電荷の偏りを緩和する効果が期待される。しかしながら、電荷の偏りを生じる要因は、第１の無機配向膜側と第２無機配向膜側の厚みの違い以外にも考えられるので、液晶装置の構成に応じて直流電圧成分を効果的に減らす観点で、特許文献１の技術には改善の余地がある。
本発明は、上記の事情に鑑み成されたものであって、液晶層に対する電荷の偏りを低減可能な液晶装置、液晶装置の駆動方法及び電子機器を提供することを目的とする。 In the technique of Patent Document 1, the first inorganic alignment film side and the second inorganic alignment film side are differentiated by changing the potential between the first inorganic alignment film side and the second inorganic alignment film side. The effect of alleviating the bias of charge due to the difference in the thickness of each layer is expected. However, the cause of the bias of electric charge can be considered in addition to the difference in thickness between the first inorganic alignment film side and the second inorganic alignment film side. Therefore, the DC voltage component is effectively reduced according to the configuration of the liquid crystal device. From the viewpoint, there is room for improvement in the technique of Patent Document 1.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a liquid crystal device, a driving method of the liquid crystal device, and an electronic apparatus that can reduce the bias of charge with respect to the liquid crystal layer.

本発明では、上記の目的を達成するために以下の手段を採用している。
本発明の第１の液晶装置は、画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、を備え、前記液晶層のダイレクターが前記液晶層の厚み方向となすプレチルト角が、前記対向電極側で前記画素電極側よりも大きくなっており、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とが交互に印加され、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位が、前記基準電位よりも高いことを特徴とする。 The present invention employs the following means in order to achieve the above object.
The first liquid crystal device of the present invention includes a pixel electrode, a switching element electrically connected to the pixel electrode, a counter electrode disposed opposite to the pixel electrode to which a counter electrode potential is applied, and the pixel electrode A liquid crystal layer provided between the liquid crystal layer and the counter electrode, a first alignment film provided between the liquid crystal layer and the pixel electrode, and a first alignment film provided between the liquid crystal layer and the counter electrode. A pre-tilt angle formed by a director of the liquid crystal layer with respect to a thickness direction of the liquid crystal layer is larger on the counter electrode side than on the pixel electrode side, and the switching electrode is connected to the pixel electrode. A high potential and a low potential with respect to the counter electrode potential are alternately applied via the pixel electrode, and the amount of change in the potential of the pixel electrode due to the parasitic capacitance of the switching element when the high potential is applied to the pixel electrode; The above A potential obtained by shifting the average potential between the high potential and the low potential by an amount equal to the average value of the change amount of the potential of the pixel electrode due to the parasitic capacitance when the low potential is applied to the element electrode. When the reference potential is used, the counter electrode potential is higher than the reference potential.

このように液晶層のダイレクターが液晶層の厚み方向となすプレチルト角が、対向電極側で画素電極側よりも大きくなっている構成では、画素電極側に電荷が蓄積されやすい。本発明の第１の液晶装置では、対向電極電位が基準電位よりも高いので、対向電極に基準電位が印加される場合と比較して、画素電極に高電位が印加されているときの対向電極電位に対する画素電極の電位差の絶対値が低くなる。同様に、画素電極に低電位が印加されているときの対向電極電位に対する画素電極の電位差の絶対値が高くなる。したがって、液晶層の対向電極側から画素電極側に移動する電荷を減らすとともに、液晶層の画素電極側から対向電極側に移動する電荷を増すことができる。よって、対向電極側と画素電極側とでプレチルト角が異なることに起因する電荷の偏りを打ち消すように電荷を移動させることができ、この電荷の偏りを減らすことができる。   In such a configuration in which the pretilt angle formed by the director of the liquid crystal layer and the thickness direction of the liquid crystal layer is larger on the counter electrode side than on the pixel electrode side, charges are likely to be accumulated on the pixel electrode side. In the first liquid crystal device of the present invention, since the counter electrode potential is higher than the reference potential, the counter electrode when the high potential is applied to the pixel electrode as compared with the case where the reference potential is applied to the counter electrode. The absolute value of the potential difference of the pixel electrode with respect to the potential is lowered. Similarly, the absolute value of the potential difference of the pixel electrode with respect to the counter electrode potential when a low potential is applied to the pixel electrode is increased. Therefore, the charge moving from the counter electrode side of the liquid crystal layer to the pixel electrode side can be reduced, and the charge moving from the pixel electrode side of the liquid crystal layer to the counter electrode side can be increased. Therefore, the charge can be moved so as to cancel the charge bias caused by the difference in the pretilt angle between the counter electrode side and the pixel electrode side, and the charge bias can be reduced.

基準電位は、高電位が印加されているときのスイッチング素子の寄生容量による画素電極の電位の変化量と、低電位が印加されているときの寄生容量による画素電極の電位の変化量との平均値の分だけ平均電位をシフトさせた電位であるので、対向電極に基準電位を印加すると、フィールドスルーに起因する電荷の偏りを回避することができる。このような基準電位に対して、上記のように対向電極電位が設定されているので、フィールドスルーに起因する電荷の偏り、および対向電極側と画素電極側とでプレチルト角が異なることに起因する電荷の偏りを、いずれも減らすことができる。このように、本発明の液晶装置にあっては、電荷の偏りが低減されているのでフリッカーや焼付きの発生が抑制される。   The reference potential is the average of the amount of change in the potential of the pixel electrode due to the parasitic capacitance of the switching element when a high potential is applied and the amount of change in the potential of the pixel electrode due to the parasitic capacitance when a low potential is applied Since this is a potential obtained by shifting the average potential by the value, applying a reference potential to the counter electrode can avoid the charge bias caused by field through. Since the counter electrode potential is set as described above with respect to such a reference potential, the charge bias due to field-through and the pretilt angle on the counter electrode side and the pixel electrode side are different. Any bias in charge can be reduced. As described above, in the liquid crystal device of the present invention, the occurrence of flicker and image sticking is suppressed because the bias in charge is reduced.

本発明の第２の液晶装置は、画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、を備え、前記液晶層のダイレクターが前記液晶層の厚み方向となすプレチルト角が、前記画素電極側で前記対向電極側よりも大きくなっており、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とが交互に印加され、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位が、前記基準電位よりも低いことを特徴とする。   The second liquid crystal device of the present invention includes a pixel electrode, a switching element electrically connected to the pixel electrode, a counter electrode disposed opposite to the pixel electrode to which a counter electrode potential is applied, and the pixel electrode A liquid crystal layer provided between the liquid crystal layer and the counter electrode, a first alignment film provided between the liquid crystal layer and the pixel electrode, and a first alignment film provided between the liquid crystal layer and the counter electrode. A pre-tilt angle formed by a director of the liquid crystal layer with respect to a thickness direction of the liquid crystal layer is larger on the pixel electrode side than on the counter electrode side, and the switching element is connected to the pixel electrode. A high potential and a low potential with respect to the counter electrode potential are alternately applied via the pixel electrode, and the amount of change in the potential of the pixel electrode due to the parasitic capacitance of the switching element when the high potential is applied to the pixel electrode; The above A potential obtained by shifting the average potential between the high potential and the low potential by an amount equal to the average value of the change amount of the potential of the pixel electrode due to the parasitic capacitance when the low potential is applied to the element electrode. When the reference potential is used, the counter electrode potential is lower than the reference potential.

このように液晶層のダイレクターが液晶層の厚み方向となすプレチルト角が、画素電極側で対向電極側よりも大きくなっている構成では、対向電極側に電荷が蓄積されやすい。本発明の第２の液晶装置では、対向電極電位が基準電位よりも低いので、対向電極に基準電位が印加される場合と比較して、画素電極に高電位が印加されているときの対向電極電位に対する画素電極の電位差の絶対値が高くなる。同様に、画素電極に低電位が印加されているときの対向電極電位に対する画素電極の電位差の絶対値が低くなる。したがって、液晶層の対向電極側から画素電極側に移動する電荷を増すとともに、液晶層の画素電極側から対向電極側に移動する電荷を減らすことができる。よって、対向電極側と画素電極側とでプレチルト角が異なることに起因する電荷の偏りを打ち消すように電荷を移動させることができ、この電荷の偏りを減らすことができる。
また、基準電位に対して上記のように対向電極電位が設定されているので、第１の液晶装置と同様の理由により、フィールドスルーに起因する電荷の偏り、および対向電極側と画素電極側とでプレチルト角が異なることに起因する電荷の偏りを、いずれも減らすことができる。このように、本発明の液晶装置にあっては、電荷の偏りが低減されているのでフリッカーや焼付きの発生が抑制される。 Thus, in the configuration in which the pretilt angle formed by the director of the liquid crystal layer with respect to the thickness direction of the liquid crystal layer is larger on the pixel electrode side than on the counter electrode side, charges are likely to be accumulated on the counter electrode side. In the second liquid crystal device of the present invention, since the counter electrode potential is lower than the reference potential, the counter electrode when the high potential is applied to the pixel electrode as compared with the case where the reference potential is applied to the counter electrode. The absolute value of the potential difference of the pixel electrode with respect to the potential increases. Similarly, the absolute value of the potential difference of the pixel electrode with respect to the counter electrode potential when a low potential is applied to the pixel electrode is reduced. Therefore, the charge moving from the counter electrode side of the liquid crystal layer to the pixel electrode side can be increased, and the charge moving from the pixel electrode side of the liquid crystal layer to the counter electrode side can be reduced. Therefore, the charge can be moved so as to cancel the charge bias caused by the difference in the pretilt angle between the counter electrode side and the pixel electrode side, and the charge bias can be reduced.
In addition, since the counter electrode potential is set as described above with respect to the reference potential, for the same reason as in the first liquid crystal device, the charge bias caused by field through, the counter electrode side, and the pixel electrode side Thus, it is possible to reduce any charge bias caused by different pretilt angles. As described above, in the liquid crystal device of the present invention, the occurrence of flicker and image sticking is suppressed because the bias in charge is reduced.

本発明に係る第１、第２の液晶装置では、前記画素電極がアルミニウムからなり、前記対向電極がインジウム錫酸化物からなるとよい。
このようにすれば、反射型の液晶装置を構成することができ、画素の開口率を向上させることや、液晶装置の薄型化等が実現可能になる。 In the first and second liquid crystal devices according to the present invention, the pixel electrode may be made of aluminum, and the counter electrode may be made of indium tin oxide.
In this way, a reflective liquid crystal device can be formed, and the aperture ratio of the pixel can be improved, and the liquid crystal device can be thinned.

本発明に係る第１の液晶装置では、前記第２配向膜の近傍での前記プレチルト角が、前記第１配向膜の近傍での前記プレチルト角よりも６°大きいときに、前記対向電極電位と前記高電位との電位差の絶対値に対する前記対向電極電位と前記低電位との電位差の絶対値の比率が４９／５１以上５２／４８以下の範囲に設定されているとよい。
このようにすれば、誘電体層に起因する電荷の偏りを効果的に減らすことができる。 In the first liquid crystal device according to the present invention, when the pretilt angle in the vicinity of the second alignment film is 6 ° larger than the pretilt angle in the vicinity of the first alignment film, the counter electrode potential is The ratio of the absolute value of the potential difference between the counter electrode potential and the low potential to the absolute value of the potential difference from the high potential may be set in a range of 49/51 or more and 52/48 or less.
In this way, it is possible to effectively reduce the bias of electric charges caused by the dielectric layer.

本発明の液晶装置の駆動方法は、画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、を備え、前記液晶層のダイレクターが前記液晶層の厚み方向となすプレチルト角が、前記対向電極側で前記画素電極側よりも大きくなっている液晶装置の駆動方法であって、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とを交互に印加し、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位を前記基準電位よりも低くすることを特徴とする。   The driving method of the liquid crystal device according to the present invention includes a pixel electrode, a switching element electrically connected to the pixel electrode, a counter electrode disposed opposite to the pixel electrode to which a counter electrode potential is applied, and the pixel electrode A liquid crystal layer provided between the liquid crystal layer and the counter electrode, a first alignment film provided between the liquid crystal layer and the pixel electrode, and a first alignment film provided between the liquid crystal layer and the counter electrode. A liquid crystal device driving method, wherein a pretilt angle formed by a director of the liquid crystal layer and a thickness direction of the liquid crystal layer is larger on the counter electrode side than on the pixel electrode side. The high potential and the low potential with respect to the counter electrode potential are alternately applied to the pixel electrode via the switching element, and the parasitic capacitance of the switching element when the high potential is applied to the pixel electrode Picture The high potential and the low potential are equivalent to the average value of the amount of change in the potential of the electrode and the amount of change in the potential of the pixel electrode due to the parasitic capacitance when the low potential is applied to the pixel electrode. The counter electrode potential is made lower than the reference potential when a potential obtained by shifting the average potential is set as a reference potential.

このようにすれば、上記のように対向電極電位が設定されているので、フィールドスルーに起因する電荷の偏り、および対向電極側と画素電極側とでプレチルト角が異なることに起因する電荷の偏りを、いずれも減らすことができる。   In this case, since the counter electrode potential is set as described above, the charge bias due to the field through and the charge bias due to the difference in the pretilt angle between the counter electrode side and the pixel electrode side. Both can be reduced.

本発明の電子機器は、上記の本発明の液晶装置を備えることを特徴とする。
本発明の液晶装置にあってはフリッカーや焼付きの発生が抑制されているので、本発明の電子機器は、高品質な画像を表示可能なものになる。 An electronic apparatus according to the present invention includes the above-described liquid crystal device according to the present invention.
Since the occurrence of flicker and image sticking is suppressed in the liquid crystal device of the present invention, the electronic device of the present invention can display a high-quality image.

本発明に係る液晶装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the liquid crystal device which concerns on this invention. 液晶パネルの概略構成を示す平面図である。It is a top view which shows schematic structure of a liquid crystal panel. 液晶パネルの回路構成を示す図であるIt is a figure which shows the circuit structure of a liquid crystal panel. 第１実施形態の液晶パネルの断面構造を拡大して模式的に示す図である。It is a figure which expands and shows typically the cross-section of the liquid crystal panel of 1st Embodiment. 液晶層の配向状態を示す説明図である。It is explanatory drawing which shows the orientation state of a liquid-crystal layer. 駆動電圧および対向電極電位の説明図である。It is explanatory drawing of a drive voltage and a counter electrode potential. 対向電極側と画素電極側のプレチルト角の違いによる最適基準電位への影響を示すグラフである。It is a graph which shows the influence on the optimal reference potential by the difference in the pretilt angle of the counter electrode side and the pixel electrode side. 対向電極電位の決定方法を示す説明図である。It is explanatory drawing which shows the determination method of a counter electrode electric potential. 電子機器の一例であるプロジェクターの概略構成を示す模式図である。It is a schematic diagram which shows schematic structure of the projector which is an example of an electronic device.

以下、図面を参照しつつ本発明の実施形態を説明する。説明に用いる図面において、特徴的な部分を分かりやすく示すために、図面中の構造の寸法や縮尺を実際の構造に対して異ならせている場合がある。また、実施形態において同様の構成要素については、同じ符号を付して図示し、その詳細な説明を省略する場合がある。なお、本発明の技術範囲は下記の実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で多様な変形が可能である。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings used for explanation, in order to show characteristic parts in an easy-to-understand manner, dimensions and scales of structures in the drawings may be different from actual structures. In addition, in the embodiment, the same components are illustrated with the same reference numerals, and detailed description thereof may be omitted. The technical scope of the present invention is not limited to the following embodiment. Various modifications are possible without departing from the gist of the present invention.

図１は、本発明に係る液晶装置の概略構成を示すブロック図、図２は液晶パネルの概略構成を示す平面図、図３は液晶パネルの回路構成を示す図である。   FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal device according to the present invention, FIG. 2 is a plan view showing a schematic configuration of a liquid crystal panel, and FIG. 3 is a diagram showing a circuit configuration of the liquid crystal panel.

図１に示す液晶装置１は、液晶パネル２、電圧生成回路１０、および処理回路１１を備えている。液晶パネル２は、例えばアクティブマトリクス駆動の反射型液晶パネルであり、その詳細な構成については後述する。   A liquid crystal device 1 shown in FIG. 1 includes a liquid crystal panel 2, a voltage generation circuit 10, and a processing circuit 11. The liquid crystal panel 2 is, for example, an active matrix driven reflective liquid crystal panel, and a detailed configuration thereof will be described later.

電圧生成回路１０は、ＤＣ／ＤＣコンバーターなどを含んで構成される。電圧生成回路１０は、処理回路１１に制御されて、下記のように動作する。電圧生成回路１０は、液晶装置１の各部で使用する複数レベルの直流電圧を生成する。電圧生成回路１０は、液晶パネル２の対向電極に印加される対向電極電位ＶＣＯＭを生成し、液晶パネル２に供給する。電圧生成回路１０が、上記の各種電圧を生成する上で必要な電力は、例えば液晶装置１の内部または外部の電源から供給される。 The voltage generation circuit 10 includes a DC / DC converter and the like. The voltage generation circuit 10 is controlled by the processing circuit 11 and operates as follows. The voltage generation circuit 10 generates a plurality of levels of DC voltage used in each part of the liquid crystal device 1. The voltage generation circuit 10 generates a counter electrode potential V COM applied to the counter electrode of the liquid crystal panel 2 and supplies it to the liquid crystal panel 2. The power necessary for the voltage generation circuit 10 to generate the various voltages is supplied from, for example, a power supply inside or outside the liquid crystal device 1.

処理回路１１は、データ信号Ｖｉｄの出力に合わせて液晶パネル２の動作等を制御する回路モジュールにより構成される。処理回路１１は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）基板によって液晶パネル２と接続されている。 The processing circuit 11 is configured by a circuit module that controls the operation of the liquid crystal panel 2 in accordance with the output of the data signal Vid . The processing circuit 11 is connected to the liquid crystal panel 2 by, for example, an FPC (Flexible Printed Circuit) substrate.

処理回路１１は、制御回路１２、表示データ処理回路１３、クロック発生回路１４、フレームメモリー１５、およびＤＡコンバーター１６を含んでいる。制御回路１２には、タイミング信号発生回路１７が内蔵されており、タイミング信号発生回路１７には、クロック発生回路１４が附属している。制御回路１２は、タイミング信号発生回路１７、表示データ処理回路１３、および電圧生成回路１０を制御する。   The processing circuit 11 includes a control circuit 12, a display data processing circuit 13, a clock generation circuit 14, a frame memory 15, and a DA converter 16. The control circuit 12 includes a timing signal generation circuit 17, and a clock generation circuit 14 is attached to the timing signal generation circuit 17. The control circuit 12 controls the timing signal generation circuit 17, the display data processing circuit 13, and the voltage generation circuit 10.

クロック発生回路１４は、各部の制御動作の基準となるクロック信号を生成してタイミング信号発生回路１７に出力する。タイミング信号発生回路１７は、外部装置（図示省略）から供給される垂直同期信号ＶＳ、水平同期信号ＨＳおよびドットクロック信号Ｄｃｌｋに同期して液晶パネル２を制御するための各種の制御信号を生成する。タイミング信号発生回路１７は、上記の制御信号として生成した制御信号Ｃｔｒｌ−ｘ、トリガー信号Ｄｙ、クロック信号Ｃｌｙを液晶パネル２へ入力する。 The clock generation circuit 14 generates a clock signal serving as a reference for the control operation of each unit and outputs the clock signal to the timing signal generation circuit 17. The timing signal generation circuit 17 is a control signal for controlling the liquid crystal panel 2 in synchronization with the vertical synchronization signal V S , horizontal synchronization signal H S and dot clock signal D clk supplied from an external device (not shown). Is generated. The timing signal generation circuit 17 inputs the control signal C trl-x , trigger signal D y , and clock signal C ly generated as the control signal to the liquid crystal panel 2.

表示データ処理回路１３には、フレームメモリー１５およびＤＡコンバーター１６が附属している。表示データ処理回路１３は、制御回路１２に制御されて、下記のように動作する。表示データ処理回路１３は、外部装置から供給される表示データＶｉｄｅｏをフレームメモリー１５に記憶する。表示データ処理回路１３は、液晶パネル２の駆動に同期して表示データＶｉｄｅｏをフレームメモリー１５から読み出すとともに、ＤＡコンバーター１６によって表示データＶｉｄｅｏをアナログのデータ信号Ｖｉｄ（駆動電圧）に変換する。なお、表示データＶｉｄｅｏは、液晶パネル２における画素の階調を規定しており、垂直同期信号ＶＳの供給タイミングを契機として１フレーム分供給されるとともに、水平同期信号ＨＳの供給タイミングを契機として１行分供給される。 A frame memory 15 and a DA converter 16 are attached to the display data processing circuit 13. The display data processing circuit 13 is controlled by the control circuit 12 and operates as follows. The display data processing circuit 13 stores display data Video supplied from an external device in the frame memory 15. The display data processing circuit 13 reads the display data Video from the frame memory 15 in synchronization with the driving of the liquid crystal panel 2 and converts the display data Video into an analog data signal V id (drive voltage) by the DA converter 16. The display data Video defines the gradation of the pixels in the liquid crystal panel 2 and is supplied for one frame triggered by the supply timing of the vertical synchronization signal V S and triggered by the supply timing of the horizontal synchronization signal H S. Is supplied for one row.

本実施形態における垂直同期信号ＶＳは、周波数１２０Ｈｚ（周期８．３３ミリ秒）とするが、本発明の適用範囲は垂直同期信号ＶＳの周波数に限定されない。ドットクロック信号Ｄｃｌｋについては、表示データＶｉｄｅｏのうち、１画素分が供給される期間を規定するものとする。つまり、制御回路１２は、表示データＶｉｄｅｏの供給に同期して各部を制御している。 The vertical synchronization signal V S in the present embodiment has a frequency of 120 Hz (period 8.33 milliseconds), but the application range of the present invention is not limited to the frequency of the vertical synchronization signal V S. With respect to the dot clock signal Dclk, a period during which one pixel of the display data Video is supplied is defined. That is, the control circuit 12 controls each unit in synchronization with the supply of the display data Video.

図２に示すように、液晶パネル２は、素子基板２０および対向基板２１を有している。液晶パネル２の中央部は表示領域２Ａになっている。表示領域２Ａの周辺部は、黒表示領域２Ｂになっている。表示領域２Ａには、複数の画素が正方格子状に配列されている。ここでは、表示領域２Ａに１９２０×１０８０個の画素が配列されているとして説明するが、本発明の適用範囲は、液晶パネル２の画素数に限定されない。以下の説明では、１９２０個の画素が並ぶ方向を水平走査方向、１０８０個の画素が並ぶ方向を垂直走査方向という場合がある。   As shown in FIG. 2, the liquid crystal panel 2 has an element substrate 20 and a counter substrate 21. The central part of the liquid crystal panel 2 is a display area 2A. The periphery of the display area 2A is a black display area 2B. A plurality of pixels are arranged in a square lattice pattern in the display area 2A. Here, description will be made assuming that 1920 × 1080 pixels are arranged in the display area 2A, but the application range of the present invention is not limited to the number of pixels of the liquid crystal panel 2. In the following description, the direction in which 1920 pixels are arranged may be referred to as a horizontal scanning direction, and the direction in which 1080 pixels are arranged may be referred to as a vertical scanning direction.

素子基板２０には、水平走査方向に略平行な複数の走査線２２が設けられている。素子基板２０には、垂直走査方向に略平行な複数のデータ線２３が設けられている。走査線２２とデータ線２３は、素子基板２０のうちで互いに異なる層に設けられており、互いに導通しないようになっている。走査線２２とデータ線２３とに囲まれる各領域が１つの画素になっている。ここでいう画素は、光を変調する変調要素の最小単位のことであり、２以上の基本色の加法混色によりカラー画像を表示する場合には、サブ画素と呼ばれることもある。走査線２２とデータ線２３との各交差点付近に、各画素と１対１で対応するスイッチング素子が設けられている。スイッチング素子は、ＴＦＴにより構成されている。   The element substrate 20 is provided with a plurality of scanning lines 22 substantially parallel to the horizontal scanning direction. The element substrate 20 is provided with a plurality of data lines 23 substantially parallel to the vertical scanning direction. The scanning lines 22 and the data lines 23 are provided in different layers in the element substrate 20 and are not electrically connected to each other. Each region surrounded by the scanning line 22 and the data line 23 is one pixel. The pixel here is a minimum unit of a modulation element that modulates light, and may be called a sub-pixel when a color image is displayed by additive color mixing of two or more basic colors. In the vicinity of each intersection between the scanning line 22 and the data line 23, a switching element corresponding to each pixel is provided. The switching element is constituted by a TFT.

黒表示領域２Ｂの周辺部に、黒表示領域２Ｂを囲むように第１シール材２４および第２シール材２５が設けられている。対向基板２１は、素子基板２０と第１シール材２４により貼り合わされている。第１シール材２４は、開口を有しており、第２シール材２５は、この開口を塞ぐように設けられている。素子基板２０と対向基板２１との間の第１シール材２４に囲まれる領域には、図示略の液晶層が注入されている。この領域に液晶層が注入された後に第１シール材２４の開口を第２シール材２５により塞ぐことによって、液晶層が素子基板２０と対向基板２１との間に封止される。   A first sealing material 24 and a second sealing material 25 are provided around the black display area 2B so as to surround the black display area 2B. The counter substrate 21 is bonded to the element substrate 20 by the first sealing material 24. The first sealing material 24 has an opening, and the second sealing material 25 is provided so as to close the opening. A liquid crystal layer (not shown) is injected into a region surrounded by the first sealing material 24 between the element substrate 20 and the counter substrate 21. After the liquid crystal layer is injected into this region, the liquid crystal layer is sealed between the element substrate 20 and the counter substrate 21 by closing the opening of the first seal material 24 with the second seal material 25.

表示領域２Ａの外側において、素子基板２０と対向基板２１とが重ね合わされる領域、ここでは対向基板２１の４隅付近に基板間導通端子部２６が設けられている。電圧生成回路１０により生成された対向電極電位ＶＣＯＭは、素子基板２０に供給され、基板間導通端子部２６を介して対向基板２１に供給される。 Outside the display region 2 </ b> A, inter-substrate conduction terminal portions 26 are provided in the region where the element substrate 20 and the counter substrate 21 overlap each other, here, in the vicinity of the four corners of the counter substrate 21. The counter electrode potential V COM generated by the voltage generation circuit 10 is supplied to the element substrate 20 and is supplied to the counter substrate 21 via the inter-substrate conduction terminal portion 26.

表示領域２Ａの外側には、後述する走査線駆動回路（図示略）およびデータ線駆動回路（図示略）が設けられている。複数の走査線２２は、走査線駆動回路と電気的に接続されている。複数のデータ線２３は、データ線駆動回路と電気的に接続されている。素子基板２０の周縁部には、接続端子部２７が設けられている。接続端子部２７には、図示略の複数の接続端子が設けられている。各接続端子の一端は、引き回し配線等により走査線駆動回路またはデータ線駆動回路と電気的に接続されている。各接続端子の他端は、上記のＦＰＣ基板を介して処理回路１１と電気的に接続されている。走査線駆動回路およびデータ線駆動回路は、素子基板２０に設けられた実装端子部に実装されている。   A scanning line drive circuit (not shown) and a data line drive circuit (not shown), which will be described later, are provided outside the display area 2A. The plurality of scanning lines 22 are electrically connected to the scanning line driving circuit. The plurality of data lines 23 are electrically connected to the data line driving circuit. A connection terminal portion 27 is provided on the peripheral portion of the element substrate 20. The connection terminal portion 27 is provided with a plurality of connection terminals (not shown). One end of each connection terminal is electrically connected to the scanning line driving circuit or the data line driving circuit by a lead wiring or the like. The other end of each connection terminal is electrically connected to the processing circuit 11 via the FPC board. The scanning line driving circuit and the data line driving circuit are mounted on mounting terminal portions provided on the element substrate 20.

図３に示すように走査線駆動回路３１には、上記のタイミング信号発生回路１７により生成されたトリガー信号Ｄｙおよびクロック信号Ｃｌｙが入力される。トリガー信号Ｄｙは各フレームの開始タイミングを規定する信号である。クロック信号Ｃｌｙは、各フレームの期間のうちで各走査線に走査信号を供給するタイミングを規定する信号である。走査線駆動回路３１は、トリガー信号Ｄｙおよびクロック信号Ｃｌｙに基づいて、複数の走査線２２に線順次で走査信号Ｇ１〜Ｇ１０８０を供給する。走査線２２に走査信号が供給されると、この走査線２２に接続されたスイッチング素子３４がオンになる。 As shown in FIG. 3, the trigger signal D y and the clock signal C ly generated by the timing signal generation circuit 17 are input to the scanning line driving circuit 31. The trigger signal D y is a signal that defines the start timing of each frame. The clock signal Cly is a signal that defines the timing for supplying the scanning signal to each scanning line during the period of each frame. Scanning line drive circuit 31 based on the trigger signal D y and the clock signal C ly, supplies scan signals G1~G1080 to the plurality of scan lines 22 in a line sequential manner. When the scanning signal is supplied to the scanning line 22, the switching element 34 connected to the scanning line 22 is turned on.

データ線駆動回路３２は、サンプリング信号出力回路３３と、データ線２３にそれぞれ対応して設けられたｎチャネル型のＴＦＴとによって構成される。データ線駆動回路３２は、選択された走査線２２に接続された画素に、この画素の階調を規定する階調データを供給する。データ信号Ｖｉｄは、例えば１本の走査線２２に接続された各画素用の階調データを含む直列データとして、データ線駆動回路３２に入力される。 The data line driving circuit 32 includes a sampling signal output circuit 33 and n-channel TFTs provided corresponding to the data lines 23, respectively. The data line driving circuit 32 supplies gradation data defining the gradation of the pixel to the pixel connected to the selected scanning line 22. The data signal Vid is input to the data line driving circuit 32 as serial data including gradation data for each pixel connected to one scanning line 22, for example.

サンプリング信号出力回路３３には、タイミング信号発生回路１７により生成された制御信号Ｃｔｒｌ−ｘが入力される。サンプリング信号出力回路３３は、制御信号Ｃｔｒｌ−ｘにしたがって、上記の直列データを構成する各画素用の階調データを並列データとして、制御信号Ｃｔｒｌ−ｘに規定されたタイミングでデータ線２３に供給する。例えば、ｉ行ｊ列の画素に階調データを書き込むには、ｉ行目の走査線２２に走査信号が供給されているタイミングで、データ線駆動回路３２は、ｊ列目のデータ線２３に、ｉ行ｊ列の画素に階調データを供給する。ｉ行ｊ列の画素に付属するスイッチング素子３４は走査信号を受けてオンになっており、スイッチング素子３４を介して画素電極３５に階調データが書込まれる。 The control signal C trl-x generated by the timing signal generation circuit 17 is input to the sampling signal output circuit 33. In accordance with the control signal C trl-x , the sampling signal output circuit 33 uses the grayscale data for each pixel constituting the serial data as parallel data at the timing specified in the control signal C trl-x. To supply. For example, in order to write gradation data to the pixels in the i-th row and the j-th column, the data line driving circuit 32 applies the scanning signal to the i-th scanning line 22 at the timing when the scanning signal is supplied to the i-th scanning line 22. , Gradation data is supplied to the pixels in i rows and j columns. The switching element 34 attached to the pixel in the i row and j column is turned on in response to the scanning signal, and gradation data is written to the pixel electrode 35 via the switching element 34.

図４は、液晶パネルの断面構造を拡大して模式的に示す図である。図４には、説明の便宜上、液晶パネルにおける画素開口部、画素ＴＦＴ部、走査線引出部、基板間導通端子部、および実装端子部の各部の断面構造を１つの断面図上に模式的に図示している。また、図４には、画素ＴＦＴ部として、スイッチング素子のチャネル長さ方向を含む断面構造とチャネル長さ方向に直交する断面構造とを合わせて図示している。   FIG. 4 is a diagram schematically showing an enlarged cross-sectional structure of the liquid crystal panel. For convenience of explanation, FIG. 4 schematically shows the cross-sectional structure of each part of the pixel opening portion, the pixel TFT portion, the scanning line lead-out portion, the inter-substrate conduction terminal portion, and the mounting terminal portion in the liquid crystal panel on one cross-sectional view. It is shown. FIG. 4 also shows a cross-sectional structure including the channel length direction of the switching element and a cross-sectional structure orthogonal to the channel length direction as the pixel TFT portion.

図４に示すように液晶パネル２は、素子基板２０と対向基板２１との間に液晶層２８が挟持された構造になっている。本実施形態では、光源等から射出された光が対向基板２１を通って液晶層２８に入射し、素子基板２０の表層で反射して液晶パネル２に対する光入射側と同じ側から射出されるようになっている。以下の液晶パネル２の断面構造の説明において、各種構成要素の厚みとは、液晶層２８の厚み方向の寸法のことである。液晶層２８の厚み方向は、画素の配列方向（水平走査方向および垂直走査方向）を含んだ画素配列面（表示領域２Ａ）に略直交する方向である。典型的には、後述する素子基板本体４０と対向基板本体８０とが互いに平行になっており、液晶層２８の厚み方向はこれら基板の基板面に略直交する方向である。   As shown in FIG. 4, the liquid crystal panel 2 has a structure in which a liquid crystal layer 28 is sandwiched between an element substrate 20 and a counter substrate 21. In the present embodiment, light emitted from a light source or the like enters the liquid crystal layer 28 through the counter substrate 21, is reflected by the surface layer of the element substrate 20, and is emitted from the same side as the light incident side with respect to the liquid crystal panel 2. It has become. In the following description of the cross-sectional structure of the liquid crystal panel 2, the thicknesses of the various constituent elements are dimensions in the thickness direction of the liquid crystal layer 28. The thickness direction of the liquid crystal layer 28 is a direction substantially orthogonal to the pixel arrangement surface (display area 2A) including the pixel arrangement directions (horizontal scanning direction and vertical scanning direction). Typically, an element substrate main body 40 and a counter substrate main body 80, which will be described later, are parallel to each other, and the thickness direction of the liquid crystal layer 28 is substantially perpendicular to the substrate surfaces of these substrates.

素子基板２０は、素子基板本体４０を基体として、素子基板本体４０の上に走査線２２やデータ線２３、容量線５９等の各種配線を含む複数の配線層や、スイッチング素子３４を含む素子層、画素電極３５を含む電極層等が積層された積層構造になっている。   The element substrate 20 includes a plurality of wiring layers including various wirings such as the scanning lines 22, the data lines 23, and the capacitance lines 59 on the element substrate main body 40, and an element layer including the switching elements 34. The electrode layer including the pixel electrode 35 is stacked.

素子基板本体４０は、ガラス基板やサファイヤ基板、シリコン基板等により構成される。素子基板本体４０の上に走査線２２が設けられている。走査線２２は、例えばタングステンシリサイド（ＷＳｉ）からなる。走査線２２の厚みは、例えば１８０ｎｍ以上２２０ｎｍ以下である。走査線２２は、遮光性を有しており、液晶層２８の厚み方向から平面視したときにスイッチング素子３４の略全体と重なる領域に設けられている。これにより、スイッチング素子３４へ走査線２２側から光が入射しにくくなる。   The element substrate body 40 is composed of a glass substrate, a sapphire substrate, a silicon substrate, or the like. A scanning line 22 is provided on the element substrate main body 40. The scanning line 22 is made of, for example, tungsten silicide (WSi). The thickness of the scanning line 22 is, for example, not less than 180 nm and not more than 220 nm. The scanning line 22 has a light shielding property and is provided in a region that overlaps substantially the entire switching element 34 when viewed in plan from the thickness direction of the liquid crystal layer 28. Thereby, it becomes difficult for light to enter the switching element 34 from the scanning line 22 side.

走査線２２上を含んだ素子基板本体４０の略全面に、例えば酸化シリコンからなる第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１は、例えばテトラエトキシシラン（以下、ＴＥＯＳという）を原料ガスに用いたＣＶＤ法等により形成される。第１層間絶縁膜４１の厚みは、例えば３８０ｎｍ以上４２０ｎｍ以下である。   A first interlayer insulating film 41 made of, for example, silicon oxide is provided on substantially the entire surface of the element substrate body 40 including on the scanning lines 22. The first interlayer insulating film 41 is formed by, for example, a CVD method using tetraethoxysilane (hereinafter referred to as TEOS) as a source gas. The thickness of the first interlayer insulating film 41 is, for example, not less than 380 nm and not more than 420 nm.

第１層間絶縁膜４１上の画素ＴＦＴ部に、スイッチング素子３４が設けられている。スイッチング素子３４は、半導体層４２、ゲート絶縁膜４３、およびゲート電極４４を含んでいる。半導体層４２は、例えばポリシリコンからなり、高濃度不純物領域、低濃度不純物領域、およびチャネル領域を含んでいる。高濃度不純物領域は、チャネル長さ方向のチャネル領域の両側に設けられており、高濃度不純物領域の片方がソース領域、もう片方がドレイン領域である。半導体層４２は、スイッチング素子３４のオン状態で電子がキャリアになるＮチャネル型の半導体層である。半導体層４２の厚みは、例えば４０ｎｍ程度である。   A switching element 34 is provided in the pixel TFT portion on the first interlayer insulating film 41. The switching element 34 includes a semiconductor layer 42, a gate insulating film 43, and a gate electrode 44. The semiconductor layer 42 is made of polysilicon, for example, and includes a high concentration impurity region, a low concentration impurity region, and a channel region. The high concentration impurity regions are provided on both sides of the channel region in the channel length direction. One of the high concentration impurity regions is a source region and the other is a drain region. The semiconductor layer 42 is an N-channel type semiconductor layer in which electrons are carriers when the switching element 34 is turned on. The thickness of the semiconductor layer 42 is, for example, about 40 nm.

ゲート絶縁膜４３は、半導体層４２の上に設けられている。ゲート絶縁膜４３は、例えば酸化シリコンからなり、熱酸化法等により形成される。ゲート絶縁膜４３の厚みは、例えば４３ｎｍ以上５６ｎｍ以下である。   The gate insulating film 43 is provided on the semiconductor layer 42. The gate insulating film 43 is made of, for example, silicon oxide and is formed by a thermal oxidation method or the like. The thickness of the gate insulating film 43 is not less than 43 nm and not more than 56 nm, for example.

ゲート電極４４は、例えば導電性のポリシリコンからなり、液晶層２８の厚み方向から平面視したチャネル領域と重なる領域に形成されている。ゲート電極４４の厚みは、例えば１５ｎｍ以上１０５ｎｍ以下である。   The gate electrode 44 is made of, for example, conductive polysilicon, and is formed in a region that overlaps the channel region in plan view from the thickness direction of the liquid crystal layer 28. The thickness of the gate electrode 44 is, for example, 15 nm or more and 105 nm or less.

第１層間絶縁膜４１およびゲート絶縁膜４３を貫通して、走査線２２に通じる第１コンタクトホール４５ａ〜４５ｃが設けられている。ゲート電極４４の一部は、第１コンタクトホール４５ａ、４５ｂの内側に埋め込まれて、走査線２２と電気的に接続されている。第１コンタクトホール４５ｃは、走査線引出部に設けられており、第１コンタクトホール４５ｃの内側には、走査線２２を走査線駆動回路３１に接続するための導電部４６が埋め込まれている。   First contact holes 45 a to 45 c that penetrate the first interlayer insulating film 41 and the gate insulating film 43 and communicate with the scanning line 22 are provided. A part of the gate electrode 44 is embedded inside the first contact holes 45 a and 45 b and is electrically connected to the scanning line 22. The first contact hole 45c is provided in the scanning line lead-out portion, and a conductive portion 46 for connecting the scanning line 22 to the scanning line driving circuit 31 is embedded inside the first contact hole 45c.

スイッチング素子３４上を含んだ素子基板本体４０上の略全面に、第２層間絶縁膜４７が設けられている。第２層間絶縁膜４７は、第１層間絶縁膜４１と同様に例えば酸化シリコンからなり、ＣＶＤ法等により形成される。第２層間絶縁膜４７の厚みは、例えば２８０ｎｍ以上３２０ｎｍ以下である。   A second interlayer insulating film 47 is provided on substantially the entire surface of the element substrate body 40 including the switching element 34. Similar to the first interlayer insulating film 41, the second interlayer insulating film 47 is made of, for example, silicon oxide, and is formed by a CVD method or the like. The thickness of the second interlayer insulating film 47 is, for example, not less than 280 nm and not more than 320 nm.

第２層間絶縁膜４７を貫通して、半導体層４２の高濃度不純物領域に通じる第２コンタクトホール４８ａ、４８ｂが形成されている。画素ＴＦＴ部の第２層間絶縁膜４７上に、蓄積容量４９が設けられている。蓄積容量４９は、容量下部電極５０、容量絶縁膜５１、および容量上部電極５２を含んでいる。   Second contact holes 48 a and 48 b are formed through the second interlayer insulating film 47 and leading to the high concentration impurity region of the semiconductor layer 42. A storage capacitor 49 is provided on the second interlayer insulating film 47 in the pixel TFT portion. The storage capacitor 49 includes a capacitor lower electrode 50, a capacitor insulating film 51, and a capacitor upper electrode 52.

容量下部電極５０の一部は、第２コンタクトホール４８ａの内側に埋め込まれており、半導体層４２の高濃度不純物領域（ドレイン領域）と電気的に接続されている。また、容量下部電極５０の一部は、画素電極３５と電気的に接続されている。容量下部電極５０は、例えば導電性のポリシリコンからなり、その厚みが例えば９５ｎｍ以上１０５ｎｍ以下である。   A part of the capacitor lower electrode 50 is buried inside the second contact hole 48 a and is electrically connected to the high concentration impurity region (drain region) of the semiconductor layer 42. A part of the capacitor lower electrode 50 is electrically connected to the pixel electrode 35. The capacitor lower electrode 50 is made of, for example, conductive polysilicon, and has a thickness of, for example, not less than 95 nm and not more than 105 nm.

容量上部電極５２は、容量下部電極５０と容量絶縁膜５１を挟んで対向配置されている。容量上部電極５２は、例えば下層から順にチタンナイトライド層（例えば厚みが４７ｎｍ以上５３ｎｍ以下）と、アルミニウム層（例えば厚みが１４２ｎｍ以上１５８ｎｍ以下）と、チタンナイトライド層（例えば厚みが９７ｎｍ以上１０３ｎｍ以下）とが積層された３層構造の膜により構成される。容量上部電極５２の電位は、液晶層２８を駆動するときに、例えば対向電極電位ＶＣＯＭに保持される。 The capacitor upper electrode 52 is disposed opposite to the capacitor lower electrode 50 with the capacitor insulating film 51 interposed therebetween. The capacitor upper electrode 52 includes, for example, a titanium nitride layer (for example, a thickness of 47 nm or more and 53 nm or less), an aluminum layer (for example, a thickness of 142 nm or more and 158 nm or less), and a titanium nitride layer (for example, a thickness of 97 nm or more and 103 nm or less) in order from the lower layer. ) And a three-layered film laminated. The potential of the capacitor upper electrode 52, when driving the liquid crystal layer 28 is held, for example, in the counter electrode potential V COM.

容量上部電極５２は、遮光性を有しており、液晶層２８の厚み方向から平面視したときにスイッチング素子３４の略全体と重なる領域に設けられている。これにより、スイッチング素子３４へ液晶層２８側から光が入射しにくくなる。   The capacitor upper electrode 52 has a light shielding property and is provided in a region that overlaps substantially the entire switching element 34 when viewed in plan from the thickness direction of the liquid crystal layer 28. This makes it difficult for light to enter the switching element 34 from the liquid crystal layer 28 side.

画素電極３５に駆動電圧が印加されたときに、蓄積容量４９は画素電極３５とともに充電される。これにより、画素電極３５に保持された電気量に占める、スイッチング素子３４でのリークによる電気量の減少分の割合が低くなるので、リークの影響を減らすことができる。   When a drive voltage is applied to the pixel electrode 35, the storage capacitor 49 is charged together with the pixel electrode 35. As a result, the ratio of the decrease in the amount of electricity due to the leakage at the switching element 34 in the amount of electricity held in the pixel electrode 35 is reduced, so that the influence of the leakage can be reduced.

容量絶縁膜５１は、例えば酸化シリコンからなり、熱酸化法等により形成される。容量絶縁膜５１の厚みは、例えば３ｎｍ以上５ｎｍ以下である。蓄積容量４９の容量を増す観点では、容量絶縁膜５１の厚みを膜の信頼性を確保しうる範囲内で薄く設定するとよい。   The capacitor insulating film 51 is made of, for example, silicon oxide and is formed by a thermal oxidation method or the like. The thickness of the capacitive insulating film 51 is, for example, not less than 3 nm and not more than 5 nm. From the viewpoint of increasing the capacity of the storage capacitor 49, it is preferable to set the thickness of the capacitor insulating film 51 thin within a range in which the reliability of the film can be secured.

蓄積容量４９上を含んだ素子基板本体４０上の略全面に第３層間絶縁膜５３が設けられている。第３層間絶縁膜５３は、ＴＥＯＳを原料ガスに用いたプラズマＣＶＤ法によって形成された酸化シリコン膜（以下、Ｐ−ＴＥＯＳ膜という）により構成されている。第３層間絶縁膜５３の厚みは、例えば３８０ｎｍ以上４２０ｎｍ以下である。   A third interlayer insulating film 53 is provided on substantially the entire surface of the element substrate main body 40 including the storage capacitor 49. The third interlayer insulating film 53 is composed of a silicon oxide film (hereinafter referred to as a P-TEOS film) formed by a plasma CVD method using TEOS as a source gas. The thickness of the third interlayer insulating film 53 is not less than 380 nm and not more than 420 nm, for example.

第３層間絶縁膜５３の上に、データ線２３、画素電極用の中継電極５４、基板間導通端子用の中継電極５５、および実装端子用の中継電極５６が設けられている。本実施形態のデータ線２３は、下層から順にチタン層（例えば厚みが１９ｎｍ以上２１ｎｍ以下）と、チタンナイトライド層（例えば厚みが４７ｎｍ以上５３ｎｍ以下）と、アルミニウム層（例えば厚みが３３２ｎｍ以上３６８以下）と、チタンナイトライド層（例えば厚みが１４２ｎｍ以上１５８ｎｍ以下）とが積層された４層構造の膜により構成される。上記の第２コンタクトホール４８ｂは、第３層間絶縁膜５３を貫通している。データ線２３の一部は、第２コンタクトホール４８ｂの内側に埋め込まれており、半導体層４２の高濃度不純物領域の片方（ソース領域）と電気的に接続されている。データ線２３は、必要に応じて第３層間絶縁膜５３上を引き回され、実装端子用の中継電極５６と電気的に接続される。   On the third interlayer insulating film 53, the data line 23, the relay electrode 54 for the pixel electrode, the relay electrode 55 for the inter-substrate conduction terminal, and the relay electrode 56 for the mounting terminal are provided. The data line 23 of this embodiment includes a titanium layer (for example, a thickness of 19 nm to 21 nm), a titanium nitride layer (for example, a thickness of 47 nm to 53 nm), and an aluminum layer (for example, a thickness of 332 nm to 368) in order from the lower layer. ) And a titanium nitride layer (for example, a thickness of 142 nm or more and 158 nm or less) is laminated. The second contact hole 48 b penetrates the third interlayer insulating film 53. A part of the data line 23 is embedded inside the second contact hole 48 b and is electrically connected to one side (source region) of the high concentration impurity region of the semiconductor layer 42. The data line 23 is routed on the third interlayer insulating film 53 as necessary, and is electrically connected to the relay electrode 56 for mounting terminals.

第３層間絶縁膜５３を貫通して、容量下部電極５０に通じる第３コンタクトホール５７が設けられている。画素電極用の中継電極５４の一部は、第３コンタクトホール５７の内側に埋め込まれており、容量下部電極５０と電気的に接続されている。   A third contact hole 57 that penetrates through the third interlayer insulating film 53 and communicates with the capacitor lower electrode 50 is provided. A part of the relay electrode 54 for the pixel electrode is embedded inside the third contact hole 57 and is electrically connected to the capacitor lower electrode 50.

上記の第１コンタクトホール４５ｃは、第２層間絶縁膜４７および第３層間絶縁膜５３を貫通している。第１コンタクトホール４５ｃ内に埋め込まれた導電部４６は、必要に応じて第３層間絶縁膜５３上で配線を引き回されて、実装端子用の中継電極と電気的に接続される。導電部４６は、データ線２３と電気的に接続された中継電極５６とは、別の中継電極に接続される。   The first contact hole 45 c penetrates the second interlayer insulating film 47 and the third interlayer insulating film 53. The conductive portion 46 embedded in the first contact hole 45c is electrically connected to the relay electrode for the mounting terminal by routing the wiring on the third interlayer insulating film 53 as necessary. The conductive portion 46 is connected to a relay electrode different from the relay electrode 56 electrically connected to the data line 23.

基板間導通端子用の中継電極５５は、例えば第３層間絶縁膜５３上の基板間導通端子部に設けられる。導電部４６、中継電極５４〜５６、およびデータ線２３は、上記の４層構造の膜を形成した後に、この膜をパターニングすることにより一括形成されている。   The relay electrode 55 for the inter-substrate conduction terminal is provided, for example, in the inter-substrate conduction terminal portion on the third interlayer insulating film 53. The conductive portion 46, the relay electrodes 54 to 56, and the data line 23 are formed in a lump by forming the film having the four-layer structure and then patterning the film.

データ線２３上および中継電極５４〜５６上を含んだ素子基板本体４０上の略全面に、第４層間絶縁膜５８が設けられている。第４層間絶縁膜５８は、例えばＰ−ＴＥＯＳ膜により構成される。第４層間絶縁膜５８上は、ＣＭＰ法等により平坦化されている。第４層間絶縁膜５８は、この膜上を平坦化しうる厚みに形成される。第４層間絶縁膜５８の厚みは、下地の凹凸に応じて部分的に異なるが、最薄部で６００ｎｍ程度、最厚部で２５００ｎｍ程度である。   A fourth interlayer insulating film 58 is provided on substantially the entire surface of the element substrate body 40 including the data line 23 and the relay electrodes 54 to 56. The fourth interlayer insulating film 58 is made of, for example, a P-TEOS film. The fourth interlayer insulating film 58 is planarized by a CMP method or the like. The fourth interlayer insulating film 58 is formed to a thickness capable of flattening the film. The thickness of the fourth interlayer insulating film 58 varies partially depending on the unevenness of the base, but is about 600 nm at the thinnest part and about 2500 nm at the thickest part.

第４層間絶縁膜５８の上に、容量線５９、画素電極用の第２の中継電極６０、基板間導通端子用の第２の中継電極６１、および実装端子用の第２の中継電極６２が設けられている。容量線５９は、第４層間絶縁膜５８上を引き回されて基板間導通端子用の第２の中継電極６１と電気的に接続されている。また、容量線５９は、図示略の多層配線により蓄積容量４９の容量上部電極５２と電気的に接続されている。容量線５９は、例えば下層から順にアルミニウム層（例えば厚みが３１５ｎｍ以上３８５ｎｍ以下）と、チタンナイトライド層（例えば厚みが１３５ｎｍ以上１６５ｎｍ以下）とが積層された２層構造の膜により構成される。   On the fourth interlayer insulating film 58, the capacitor line 59, the second relay electrode 60 for the pixel electrode, the second relay electrode 61 for the inter-substrate conduction terminal, and the second relay electrode 62 for the mounting terminal are provided. Is provided. The capacitor line 59 is routed on the fourth interlayer insulating film 58 and is electrically connected to the second relay electrode 61 for the inter-substrate conduction terminal. The capacitor line 59 is electrically connected to the capacitor upper electrode 52 of the storage capacitor 49 by a multilayer wiring (not shown). For example, the capacitor line 59 is formed of a film having a two-layer structure in which an aluminum layer (for example, a thickness of 315 nm to 385 nm) and a titanium nitride layer (for example, a thickness of 135 nm to 165 nm) are stacked in this order from the lower layer.

第４層間絶縁膜５８を貫通して、第４コンタクトホール６３ａ〜６３ｃが形成されている。第４コンタクトホール６３ａは画素電極用の中継電極５４に通じている。画素電極用の第２の中継電極６０の一部は、第４コンタクトホール６３ａの内側に埋め込まれており、画素電極用の中継電極５４と電気的に接続されている。
第４コンタクトホール６３ｂは、基板間導通端子用の中継電極５５に通じている。基板間導通端子用の第２の中継電極６１の一部は、第４コンタクトホール６３ｂの内側に埋め込まれており、基板間導通端子用の中継電極５５と電気的に接続されている。
第４コンタクトホール６３ｃは、実装端子用の中継電極５６に通じている。実装端子用の第２の中継電極６２の一部は、第４コンタクトホール６３ｃの内側に埋め込まれており、実装端子用の中継電極５６と電気的に接続されている。容量線５９、第２の中継電極６０〜６２は、上記の２層構造の膜を形成した後に、この膜をパターニングすることにより一括形成されている。 Fourth contact holes 63 a to 63 c are formed through the fourth interlayer insulating film 58. The fourth contact hole 63a communicates with the relay electrode 54 for the pixel electrode. A part of the second relay electrode 60 for the pixel electrode is embedded inside the fourth contact hole 63a and is electrically connected to the relay electrode 54 for the pixel electrode.
The fourth contact hole 63b communicates with the relay electrode 55 for the inter-substrate conduction terminal. A part of the second relay electrode 61 for the inter-substrate conduction terminal is embedded inside the fourth contact hole 63b, and is electrically connected to the relay electrode 55 for the inter-substrate conduction terminal.
The fourth contact hole 63c communicates with the relay electrode 56 for mounting terminals. A part of the second relay electrode 62 for the mounting terminal is embedded inside the fourth contact hole 63c, and is electrically connected to the relay electrode 56 for the mounting terminal. The capacitor line 59 and the second relay electrodes 60 to 62 are collectively formed by patterning the film after forming the film having the above two-layer structure.

容量線５９上および第２の中継電極６０〜６２上を含んだ素子基板本体４０上の略全面に、第５層間絶縁膜６４が設けられている。第５層間絶縁膜６４は、例えば下層からＰ−ＴＥＯＳ膜６５と、ホウ素シリケートガラス膜６６とが積層された２層構造の膜により構成される。ホウ素シリケートガラス膜６６に変えて、ＮＳＧ、ＰＳＧ，ＢＰＳＧ等のシリケートガラス膜が用いられることもある。Ｐ−ＴＥＯＳ膜６５は、第４層間絶縁膜５８と同様に、この膜上を平坦化しうる厚みに形成される。Ｐ−ＴＥＯＳ膜６５の厚みは、下地の凹凸に応じて部分的に異なるが、最薄部で６００ｎｍ程度、最厚部で１１００ｎｍ程度である。ホウ素シリケートガラス膜の厚みは、例えば５５ｎｍ以上９５ｎｍ以下である。   A fifth interlayer insulating film 64 is provided on substantially the entire surface of the element substrate body 40 including the capacitor line 59 and the second relay electrodes 60 to 62. The fifth interlayer insulating film 64 is constituted by a film having a two-layer structure in which a P-TEOS film 65 and a boron silicate glass film 66 are laminated from the lower layer, for example. Instead of the boron silicate glass film 66, a silicate glass film such as NSG, PSG, or BPSG may be used. Similar to the fourth interlayer insulating film 58, the P-TEOS film 65 is formed to a thickness capable of planarizing the film. The thickness of the P-TEOS film 65 is partially different depending on the unevenness of the base, but is about 600 nm at the thinnest part and about 1100 nm at the thickest part. The thickness of the boron silicate glass film is, for example, not less than 55 nm and not more than 95 nm.

第５層間絶縁膜６４の上に、画素電極３５が設けられている。画素電極３５は、島状のものであり、画素ごとに設けられている。画素電極３５は、例えばアルミニウムからなり、その厚みが例えば１８０ｎｍ以上２２０ｎｍ以下である。第５層間絶縁膜６４を貫通して、第５コンタクトホール６７ａ〜６７ｃが形成されている。第５コンタクトホール６７ａは、画素電極用の第２の中継電極６０に通じている。画素電極３５の一部は、第５コンタクトホール６７ａの内側に埋め込まれており、画素電極用の第２の中継電極６０と電気的に接続されている。   The pixel electrode 35 is provided on the fifth interlayer insulating film 64. The pixel electrode 35 has an island shape and is provided for each pixel. The pixel electrode 35 is made of, for example, aluminum and has a thickness of, for example, not less than 180 nm and not more than 220 nm. Fifth contact holes 67 a to 67 c are formed through the fifth interlayer insulating film 64. The fifth contact hole 67a communicates with the second relay electrode 60 for the pixel electrode. A part of the pixel electrode 35 is embedded inside the fifth contact hole 67a and is electrically connected to the second relay electrode 60 for the pixel electrode.

画素電極３５の周辺部には、平坦化膜６８が設けられている。表示領域２Ａにおいて、平坦化膜６８は、複数の画素電極３５の間を埋めるように形成されている。平坦化膜６８は、例えばＰ−ＴＥＯＳ膜により構成され、その厚みは例えば１８０ｎｍ以上２２０ｎｍ以下である。   A planarizing film 68 is provided on the periphery of the pixel electrode 35. In the display area 2 </ b> A, the planarization film 68 is formed so as to fill between the plurality of pixel electrodes 35. The planarizing film 68 is made of, for example, a P-TEOS film, and the thickness thereof is, for example, not less than 180 nm and not more than 220 nm.

表示領域２Ａにおける画素電極３５上と平坦化膜６８上とにわたって、増反射膜６９が設けられている。増反射膜６９は、例えば、下層から順にＰ−ＴＥＯＳ膜と、プラズマＣＶＤ法により形成された窒化シリコン膜とが積層された２層構造の膜により構成される。Ｐ−ＴＥＯＳ膜の厚みは、例えば厚み６７ｎｍ以上８３ｎｍ以下であり、窒化シリコン膜の厚みは、例えば５８ｎｍ以上７２ｎｍ以下である。   An increased reflection film 69 is provided over the pixel electrode 35 and the planarization film 68 in the display region 2A. The increased reflection film 69 is formed of, for example, a film having a two-layer structure in which a P-TEOS film and a silicon nitride film formed by a plasma CVD method are stacked in order from the lower layer. The thickness of the P-TEOS film is, for example, 67 nm or more and 83 nm or less, and the thickness of the silicon nitride film is, for example, 58 nm or more and 72 nm or less.

増反射膜６９の上には、誘電体層７０が形成されている。誘電体層７０は、液晶層２８よりも厚みが薄くなっており、その厚みは例えば６０ｎｍ以上９０ｎｍ以下である。誘電体層７０は、液晶層２８よりも比抵抗が高い材質である酸化シリコンからなる。誘電体層７０は、厚みが液晶層２８よりも薄く、かつ比抵抗が液晶層２８よりも高いので、液晶層２８に印加される電界が誘電体層７０に妨げられにくくなる。本実施形態の誘電体層７０は、厚みが略７５ｎｍのＰ−ＴＥＯＳ膜により構成されており、下記の第１配向膜７１よりも緻密な膜質になっている。   A dielectric layer 70 is formed on the increased reflection film 69. The dielectric layer 70 is thinner than the liquid crystal layer 28, and the thickness is, for example, not less than 60 nm and not more than 90 nm. The dielectric layer 70 is made of silicon oxide, which is a material having a higher specific resistance than the liquid crystal layer 28. Since the dielectric layer 70 is thinner than the liquid crystal layer 28 and has a higher specific resistance than the liquid crystal layer 28, the electric field applied to the liquid crystal layer 28 is less likely to be hindered by the dielectric layer 70. The dielectric layer 70 of the present embodiment is composed of a P-TEOS film having a thickness of about 75 nm, and has a finer film quality than the first alignment film 71 described below.

誘電体層７０の上に、第１配向膜７１が設けられている。第１配向膜７１は、電界が印加されていない状態の液晶層２８の配向状態を規制する。第１配向膜７１は、配向処理が施された膜からなる。本実施形態の第１配向膜７１は、酸化シリコンからなり、例えば斜方蒸着法や斜方スパッタ法により形成される。第１配向膜７１の厚みは、例えば４０ｎｍ以上８０ｎｍ以下である。   A first alignment film 71 is provided on the dielectric layer 70. The first alignment film 71 regulates the alignment state of the liquid crystal layer 28 in a state where no electric field is applied. The first alignment film 71 is a film that has been subjected to an alignment process. The first alignment film 71 of this embodiment is made of silicon oxide, and is formed by, for example, oblique vapor deposition or oblique sputtering. The thickness of the first alignment film 71 is, for example, not less than 40 nm and not more than 80 nm.

基板間導通端子部における平坦化膜６８の上に、基板間導通端子７２が設けられている。基板間導通端子７２は、例えばインジウム錫酸化物（ＩＴＯ）からなり、その厚みが例えば１３５ｎｍ以上１６５ｎｍ以下である。上記の第５コンタクトホール６７ｂは、誘電体層７０、増反射膜６９、および平坦化膜６８を貫通して基板間導通端子用の第２の中継電極６１に通じている。基板間導通端子７２の一部は、第５コンタクトホール６７ｂの内側に埋め込まれており、基板間導通端子用の第２の中継電極６１と電気的に接続されている。   An inter-substrate conduction terminal 72 is provided on the planarizing film 68 in the inter-substrate conduction terminal portion. The inter-substrate conduction terminal 72 is made of, for example, indium tin oxide (ITO) and has a thickness of, for example, not less than 135 nm and not more than 165 nm. The fifth contact hole 67b passes through the dielectric layer 70, the reflective reflection film 69, and the planarization film 68 and communicates with the second relay electrode 61 for the inter-substrate conduction terminal. A part of the inter-substrate conduction terminal 72 is embedded inside the fifth contact hole 67b, and is electrically connected to the second relay electrode 61 for the inter-substrate conduction terminal.

実装端子部における誘電体層の上に、実装端子７３が設けられている。実装端子７３は、走査線駆動回路３１またはデータ線駆動回路３２の端子と電気的に接続されている。実装端子７３は、例えばインジウム錫酸化物膜からなり、その厚みが例えば１３５ｎｍ以上１６５ｎｍ以下である。上記の第５コンタクトホール６７ｃは、平坦化膜６８を貫通して実装端子用の第２の中継電極６２に通じている。実装端子７３の一部は、第５コンタクトホール６７ｃの内側に埋め込まれており、実装端子用の第２の中継電極６２と電気的に接続されている。   A mounting terminal 73 is provided on the dielectric layer in the mounting terminal portion. The mounting terminal 73 is electrically connected to the terminal of the scanning line driving circuit 31 or the data line driving circuit 32. The mounting terminal 73 is made of, for example, an indium tin oxide film, and has a thickness of, for example, not less than 135 nm and not more than 165 nm. The fifth contact hole 67c passes through the planarizing film 68 and communicates with the second relay electrode 62 for mounting terminals. A part of the mounting terminal 73 is embedded inside the fifth contact hole 67c and is electrically connected to the second relay electrode 62 for the mounting terminal.

対向基板２１は、透光性を有する対向基板本体８０を基体として構成されている。対向基板本体８０上に、遮光膜８１が設けられている。遮光膜８１は、液晶層２８の厚み方向から平面視したスイッチング素子３４の略全体と重なる領域に設けられている。   The counter substrate 21 is configured with a counter substrate body 80 having translucency as a base. A light shielding film 81 is provided on the counter substrate main body 80. The light shielding film 81 is provided in a region overlapping substantially the entire switching element 34 in plan view from the thickness direction of the liquid crystal layer 28.

遮光膜８１上を含んだ対向基板本体８０上の略全面に、対向電極８２が設けられている。対向電極８２は、例えばインジウム錫酸化物等の透明導電材料からなる。対向電極８２の厚みは、例えば１２０ｎｍ以上１６０ｎｍ以下である。対向電極８２は、基板間導通端子部にて図示略の導電部材を介して、基板間導通端子７２と電気的に接続されている。   A counter electrode 82 is provided on substantially the entire surface of the counter substrate main body 80 including the light shielding film 81. The counter electrode 82 is made of a transparent conductive material such as indium tin oxide. The thickness of the counter electrode 82 is, for example, not less than 120 nm and not more than 160 nm. The counter electrode 82 is electrically connected to the inter-substrate conduction terminal 72 via a conductive member (not shown) at the inter-substrate conduction terminal portion.

対向電極８２の上には、対向電極８２と直接的に接触（当接）して第２配向膜８３が設けられている。第２配向膜８３は、第１配向膜７１とともに、電界が印加されていない状態の液晶層２８の配向状態を規制する。本実施形態の第１配向膜７１、および第２配向膜８３は、垂直配向膜である。第２配向膜８３は、第１配向膜７１と同様に、酸化シリコンからなり、例えば斜方蒸着法や斜方スパッタ法により形成される。第２配向膜８３の厚みは、例えば４０ｎｍ以上８０ｎｍ以下である。   On the counter electrode 82, a second alignment film 83 is provided in direct contact (contact) with the counter electrode 82. The second alignment film 83, together with the first alignment film 71, regulates the alignment state of the liquid crystal layer 28 in a state where no electric field is applied. The first alignment film 71 and the second alignment film 83 of this embodiment are vertical alignment films. Similar to the first alignment film 71, the second alignment film 83 is made of silicon oxide and is formed by, for example, oblique vapor deposition or oblique sputtering. The thickness of the second alignment film 83 is, for example, not less than 40 nm and not more than 80 nm.

図５は液晶層の配向状態を示す説明図であり、図５（ａ）は第１配向膜、第２配向膜、液晶分子を拡大して模式的に示す図、図５（ｂ）は、プレチルト角の定義を示す説明図である。   FIG. 5 is an explanatory view showing the alignment state of the liquid crystal layer. FIG. 5A is a diagram schematically showing the first alignment film, the second alignment film, and the liquid crystal molecules in an enlarged manner, and FIG. It is explanatory drawing which shows the definition of a pretilt angle.

本実施形態の液晶層２８は、例えば誘電異方性が負の液晶材料からなるＶＡモードの液晶層である。液晶層２８の厚みは、例えば１６００ｎｍ以上２０００ｎｍ以下である。液晶層２８は、液晶分子２８ａを含んでおり、液晶分子２８ａは第１配向膜７１、第２配向膜８３の配向規制力により配向している。液晶分子２８ａのダイレクターが、液晶層２８の厚み方法となすプレチルト角θは、画素電極３５側（素子基板２０側）と対向電極８２側（対向基板２１側）とで異なっている。   The liquid crystal layer 28 of the present embodiment is a VA mode liquid crystal layer made of a liquid crystal material having negative dielectric anisotropy, for example. The thickness of the liquid crystal layer 28 is, for example, 1600 nm or more and 2000 nm or less. The liquid crystal layer 28 includes liquid crystal molecules 28 a, and the liquid crystal molecules 28 a are aligned by the alignment regulating force of the first alignment film 71 and the second alignment film 83. The pretilt angle θ that the director of the liquid crystal molecules 28a determines the thickness method of the liquid crystal layer 28 is different between the pixel electrode 35 side (element substrate 20 side) and the counter electrode 82 side (counter substrate 21 side).

詳しくは、本実施形態の第１配向膜７１および第２配向膜８３は、液晶層２８の厚み方向と交差する方向を軸方向とする多数の柱状構造を含んでいる。柱状構造の軸方向が液晶層２８の厚み方向となす角度が大きくなるほど、液晶分子２８ａの液晶ダイレクターを基板面と平行な方向に近づける配向規制力が液晶分子２８ａに作用する。第１配向膜７１の柱状構造の軸方向が液晶層２８の厚み方向となす角度は、第２配向膜８３の柱状構造の軸方向が液晶層２８の厚み方向となす角度よりも小さくなっている。これにより、液晶層２８のプレチルト角θは、第１配向膜７１の近傍での平均値が第２配向膜８３の近傍での平均値よりも小さくなっている。換言すると、液晶層２８は、第１配向膜７１側で第２配向膜８３側よりも垂直配向に近い配向状態になっている。本実施形態の液晶層２８のプレチルト角は、画素電極３５側で略１．２°になっており、対向電極８２側で略７．２°になっている。   Specifically, the first alignment film 71 and the second alignment film 83 of the present embodiment include a large number of columnar structures whose axial direction is a direction intersecting the thickness direction of the liquid crystal layer 28. As the angle between the axial direction of the columnar structure and the thickness direction of the liquid crystal layer 28 increases, the alignment regulating force that brings the liquid crystal director of the liquid crystal molecules 28a closer to the direction parallel to the substrate surface acts on the liquid crystal molecules 28a. The angle formed by the axial direction of the columnar structure of the first alignment film 71 with the thickness direction of the liquid crystal layer 28 is smaller than the angle formed by the axial direction of the columnar structure of the second alignment film 83 with the thickness direction of the liquid crystal layer 28. . As a result, the pretilt angle θ of the liquid crystal layer 28 is such that the average value in the vicinity of the first alignment film 71 is smaller than the average value in the vicinity of the second alignment film 83. In other words, the liquid crystal layer 28 is in an alignment state closer to the vertical alignment on the first alignment film 71 side than on the second alignment film 83 side. The pretilt angle of the liquid crystal layer 28 of the present embodiment is approximately 1.2 ° on the pixel electrode 35 side, and is approximately 7.2 ° on the counter electrode 82 side.

次に、図６（ａ）、図６（ｂ）を参照しつつ、画素電極３５に印加される電位（駆動電圧）、および対向電極８２に印加される電位（対向電極電位）について説明する。また、上記の液晶装置１の構成に基づいて、本発明に係る液晶装置の駆動方法についても合わせて説明する。   Next, the potential (driving voltage) applied to the pixel electrode 35 and the potential applied to the counter electrode 82 (counter electrode potential) will be described with reference to FIGS. 6 (a) and 6 (b). In addition, based on the configuration of the liquid crystal device 1 described above, a method for driving the liquid crystal device according to the present invention will also be described.

図６（ａ）は、ゲート電圧および駆動電圧を示すチャート、図６（ｂ）は実効電圧を示すチャートである。なお、図６（ａ）、図６（ｂ）において、横軸は駆動開始からの時間経過を示し、縦軸は電位を示している。図６（ｂ）には、リークの影響を省いた実効電圧の波形を図示している。   FIG. 6A is a chart showing the gate voltage and the drive voltage, and FIG. 6B is a chart showing the effective voltage. In FIGS. 6A and 6B, the horizontal axis indicates the time elapsed from the start of driving, and the vertical axis indicates the potential. FIG. 6B shows the waveform of the effective voltage without the influence of leakage.

図６（ａ）に示すように、所定の階調を表示するときに画素電極３５に印加される駆動電圧ＶＤは、ゲート電圧ＶＧの立ち上がりと同期して、高電位ＶＨ（例えば１２Ｖ）と低電位ＶＬ（例えば２Ｖ）とに交互に切替わる。高電位ＶＨと低電位ＶＬは、例えば１フレームごとに切替わる。 As shown in FIG. 6A, the drive voltage V D applied to the pixel electrode 35 when displaying a predetermined gradation is synchronized with the rise of the gate voltage V G and has a high potential V H (for example, 12 V). ) And a low potential V L (for example, 2 V). The high potential V H and the low potential V L are switched every frame, for example.

図６（ｂ）に示すように、ゲート電圧ＶＧが立ち上がるとスイッチング素子３４がオンになり、画素電極３５が充電される。画素電極３５の電位、すなわち液晶層２８に印加される実効電圧ＶＥＦは、概ね高電位ＶＨまで上昇する。 As shown in FIG. 6 (b), the switching element 34 is turned on when the gate voltage V G rises, the pixel electrode 35 is charged. The potential of the pixel electrode 35, that is, the effective voltage V EF applied to the liquid crystal layer 28 generally rises to the high potential V H.

スイッチング素子３４がオフになると、フィールドスルーと呼ばれる現象（第１の現象）により、実効電圧ＶＥＦが低下する。詳しくは、スイッチング素子３４のゲート電極４４とチャネル領域等との寄生容量に蓄積された電荷がソース領域、ドレイン領域に分配されて画素電極３５に流れることにより、電圧降下Ｖ１を生じる。実際には、スイッチング素子３４がオフ状態である期間に、リークによる電圧降下を生じることもある。 When the switching element 34 is turned off, the effective voltage V EF decreases due to a phenomenon called “field-through” (first phenomenon). For more information, stored charge source region parasitic capacitance between the gate electrode 44 and the channel region or the like of the switching element 34, by being distributed to the drain region flows through the pixel electrode 35, it causes a voltage drop V 1. Actually, a voltage drop due to leakage may occur during a period in which the switching element 34 is in the OFF state.

次にゲート電圧ＶＧが立ち上がると駆動電圧ＶＤが低電位ＶＬになり、画素電極３５が放電されて、実効電圧ＶＥＦが低電位ＶＬまで降下する。そして、スイッチング素子３４がオフになると、フィールドスルーによる電圧降下Ｖ２が生じる。実際には、スイッチング素子３４がオフ状態である期間に、リークによる電圧上昇を生じることもある。 Next, when the gate voltage V G rises, the drive voltage V D becomes the low potential VL , the pixel electrode 35 is discharged, and the effective voltage V EF falls to the low potential VL . When the switching element 34 is turned off, the voltage drop V 2 caused by the feedthrough. Actually, a voltage increase due to leakage may occur during a period in which the switching element 34 is in an OFF state.

通常の液晶装置では、対向電極が所定電位に保持されて、液晶層２８が交流駆動される。この所定電位は、フィールドスルーやリークによる実効電圧ＶＥＦの変動を加味して、実効電圧ＶＥＦの所定電位に対する正極性（高電位）側と負極性（低電位）側とのバランスを取るように、予め設定されている。 In a normal liquid crystal device, the counter electrode is held at a predetermined potential, and the liquid crystal layer 28 is AC driven. This predetermined potential takes into account the fluctuation of the effective voltage V EF due to field-through or leakage, and balances the positive polarity (high potential) side and the negative polarity (low potential) side with respect to the predetermined potential of the effective voltage V EF. Is set in advance.

フィールドスルーを加味した上記の所定電位は、高電位ＶＨを印加時の実効電圧ＶＥＦの変化量の絶対値（電圧降下Ｖ１）と、低電位ＶＬを印加時の実効電圧ＶＥＦの変化量の絶対値（電圧降下Ｖ２）の平均値の分だけ、高電位ＶＨと低電位ＶＬとの平均電位ＶＭをシフトさせた電位（基準電位ＶＳＴ）になる。基準電位ＶＳＴは、下記の式（１）で表される。典型的には、電圧降下Ｖ２が電圧降下Ｖ１と略同じであり、基準電位ＶＳＴは平均電位ＶＭよりも電圧降下Ｖ１だけ低い電位になる。

ＶＭ−ＶＳＴ＝（Ｖ１＋Ｖ２）／２ ・・・式（１） It said predetermined potential in consideration of the field-through, the absolute value of the amount of change of the effective voltage V EF when applying a high voltage V H (voltage drop V 1), when applying a low potential V L of the effective voltage V EF by the amount of the average value of the variation in absolute value (voltage drop V 2), it becomes a high potential V H and the low potential V L and the average potential V M and the shifted potential (reference potential V ST). The reference potential VST is expressed by the following formula (1). Typically, a substantially equal voltage drop V 2 and the voltage drop V 1, the reference potential V ST is lower by the voltage drop V 1 than the average voltage V M voltage.

V M −V ST = (V 1 + V 2 ) / 2 (1)

このような基準電位ＶＳＴを求めるには、例えば、複数のフレームにわたって所定の階調を連続的に表示させたときの実効電圧ＶＥＦを測定する。そして、１フレームの期間での正極性の電位の時間平均値Ｖ＋が、１フレームの期間での負極性の電位の時間平均値Ｖ−と等しくなるような基準電位を探索することにより求まる。正極性の電位の時間平均値Ｖ＋は下記の式（１）で表され、負極性の電位の時間平均値Ｖ−は下記の式（２）で表される。式（２）、式（３）中のＴは１フレームの期間の長さを示す。 In order to obtain such a reference potential VST , for example, the effective voltage VEF when a predetermined gradation is continuously displayed over a plurality of frames is measured. Then, it is obtained by searching for a reference potential such that the time average value V + of the positive potential in one frame period is equal to the time average value V − of the negative potential in one frame period. The time average value V + of the positive potential is represented by the following formula (1), and the time average value V − of the negative potential is represented by the following formula (2). T in the equations (2) and (3) indicates the length of one frame period.

Figure 2011209387
Figure 2011209387

このような基準電位ＶＳＴに対向電極電位を設定すれば、正負極性での電気的なバランスを取ることができるように思われるが、実際には素子基板２０と対向基板２１の構造の違いに起因して、液晶層２８に電荷の偏りが残ってしまう。本発明では、液晶層２８のプレチルト角θが、第１配向膜７１側で第２配向膜８３側よりも小さくなっている場合に、対向電極電位ＶＣＯＭを上記の基準電位ＶＳＴよりも高く設定する。これにより、液晶層２８のプレチルト角が第１配向膜７１側と第２配向膜８３側とで異なることに起因する電気特性の非対称性を相殺することができ、電荷の偏りを減らすことができる。 If the counter electrode potential is set to such a reference potential VST , it seems that an electrical balance of positive and negative polarity can be achieved, but in reality, the difference in structure between the element substrate 20 and the counter substrate 21 is caused. As a result, the charge bias remains in the liquid crystal layer 28. In the present invention, when the pretilt angle θ of the liquid crystal layer 28 is smaller on the first alignment film 71 side than on the second alignment film 83 side, the counter electrode potential V COM is set higher than the reference potential V ST. Set. As a result, the asymmetry of the electrical characteristics due to the difference in the pretilt angle of the liquid crystal layer 28 between the first alignment film 71 side and the second alignment film 83 side can be offset, and the charge bias can be reduced. .

図７は、画素電極側と対向電極側のプレチルト角の違いによる最適基準電位への影響を示すグラフである。図７のグラフには、実験例１のデータおよび実験例２のデータをプロットしている。実験例１は、液晶装置１についてのデータであり、実験例２は、比較用の液晶装置についてのデータである。比較用の液晶装置は、液晶層のプレチルト角が画素電極側と対向電極側の双方で略１．２°になっている点を除くと、液晶装置１と同様の構成である。   FIG. 7 is a graph showing the influence on the optimum reference potential due to the difference in the pretilt angle between the pixel electrode side and the counter electrode side. In the graph of FIG. 7, the data of Experimental Example 1 and the data of Experimental Example 2 are plotted. Experimental Example 1 is data about the liquid crystal device 1, and Experimental Example 2 is data about the liquid crystal device for comparison. The comparative liquid crystal device has the same configuration as the liquid crystal device 1 except that the pretilt angle of the liquid crystal layer is approximately 1.2 ° on both the pixel electrode side and the counter electrode side.

実験に際して、各液晶装置で対向電極電位を基準電位（以下、初期基準電位ＶＳＴＡという）に設定し、各液晶装置に所定の階調を連続して表示させた。そして、各液晶装置の実効電圧ＶＥＦの時間変化を計測し、この計測結果を用いて各時刻にて正負極性での電気的なバランスを最適化したときの基準電位（以下、最適基準電位ＶＳＴＢという）を求めた。そして、各液晶装置について、駆動開始以降の各時刻における初期基準電位ＶＳＴＡから最適基準電位ＶＳＴＢへの電位変化量（Ｖ）を求めた。この電位変化量を、以下の説明ではＶＣＯＭＳｈｉｆｔという。ＶＣＯＭＳｈｉｆｔは、下記の式（４）で表される。
ＶＣＯＭＳｈｉｆｔ＝ＶＳＴＡ−ＶＳＴＢ ・・・（４） During the experiment, the counter electrode potential was set to a reference potential (hereinafter referred to as initial reference potential VSTA ) in each liquid crystal device, and predetermined gradations were continuously displayed on each liquid crystal device. Then, a time change of the effective voltage V EF of each liquid crystal device is measured, and a reference potential (hereinafter referred to as an optimal reference potential V) when the electrical balance in positive and negative polarity is optimized at each time using the measurement result. Called STB ). For each liquid crystal device, the potential change amount (V) from the initial reference potential V STA to the optimum reference potential V STB at each time after the start of driving was obtained. This potential change amount is referred to as V COM Shift in the following description. V COM Shift is represented by the following formula (4).
V COM Shift = V STA −V STB (4)

図７のグラフにおいて、横軸は駆動開始からの時間経過を示し、縦軸は各時刻でのＶＣＯＭＳｈｉｆｔを示す。図７のグラフから分かるように、比較用の液晶装置のＶＣＯＭＳｈｉｆｔ（実験例２）は、時間経過とともに増加し、７２００秒経過後に概ね０．０２Ｖに収束している。液晶装置１のＶＣＯＭＳｈｉｆｔ（実験例１）は、実験例２と異なり減少しており、７２００秒経過後に概ね−０．０３Ｖに収束している。実験例１、２を比較すると、液晶装置１のＶＣＯＭＳｈｉｆｔは、対向電極８２側のプレチルト角が画素電極３５側のプレチルト角よりも大きいことにより、比較用の液晶装置のＶＣＯＭＳｈｉｆｔに対して負方向に変化することがわかる。すなわち、収束後の最適基準電位ＶＳＴＢが初期基準電位ＶＳＴＡよりも高くなるので、初期基準電位ＶＳＴＡよりも対向電極電位ＶＣＯＭを高く設定することにより、ＶＣＯＭＳｈｉｆｔの値を、画素電極側と対向電極側とでプレチルト角が略同じである実験例２に近づけることができる。このことは、画素電極３５側と対向電極８２側のプレチルト角の違いが液晶層２８の電荷の偏りに及ぼす影響を、減らすことができることを意味する。 In the graph of FIG. 7, the horizontal axis indicates the time elapsed from the start of driving, and the vertical axis indicates V COM Shift at each time. As can be seen from the graph of FIG. 7, V COM Shift (Experimental Example 2) of the comparative liquid crystal device increases with time and converges to approximately 0.02 V after 7200 seconds. V COM Shift (Experimental Example 1) of the liquid crystal device 1 is decreased unlike Experimental Example 2, and converges to approximately −0.03 V after 7200 seconds. Comparing Experimental Examples 1 and 2, the V COM Shift of the liquid crystal device 1 is larger than the V COM Shift of the liquid crystal device for comparison because the pretilt angle on the counter electrode 82 side is larger than the pretilt angle on the pixel electrode 35 side. It turns out that it changes in the negative direction. That is, since the optimum reference potential V STB after convergence becomes higher than the initial reference potential V STA, by setting a high initial reference potential V counter electrode potential V COM than STA, the value of V COM Shift, the pixel electrode It can be approximated to Experimental Example 2 in which the pretilt angle is substantially the same on the side and the counter electrode side. This means that the influence of the difference in pretilt angle between the pixel electrode 35 side and the counter electrode 82 side on the charge bias of the liquid crystal layer 28 can be reduced.

このような知見は、電荷の偏りを減らす観点での最適な対向電極電位ＶＣＯＭを探索する上で極めて有用である。詳しくは、最適な対向電極電位を決定するには、上記の実験例１のように、液晶装置１に所定の階調を連続的に表示させ、所定の駆動時間経過後のＶＣＯＭＳｈｉｆｔの収束値を求める。そして、対向電極電位を複数のレベルに変更しつつ、各レベルの対向電極電位に対するＶＣＯＭＳｈｉｆｔの収束値を求める。これにより、対向電極電位とＶＣＯＭＳｈｉｆｔとの対応関係が得られるので、ＶＣＯＭＳｈｉｆｔの絶対値が最小になるときの対向電極電位を最適値として求めることができる。この方法で最適な対向電極電位を得るためには、各対向電極電位でのＶＣＯＭＳｈｉｆｔの収束値を求める必要がある。１条件について収束値を求めるには、液晶装置を１０分〜数時間程度、駆動する必要があるので、通常であれば測定に手間や時間を要してしまう。上記の知見を用いると、次に説明するように、上記のＶＣＯＭＳｈｉｆｔの収束値を求める回数を減らすことができ、対向電極電位の最適値を求める上での手間や時間を減らすことができる。 Such finding is very useful for searching the optimum counter electrode potential V COM in terms of reducing the bias charge. Specifically, in order to determine the optimum counter electrode potential, as shown in Experimental Example 1 described above, predetermined gradations are continuously displayed on the liquid crystal device 1, and the convergence of V COM Shift after a predetermined drive time has elapsed. Find the value. Then, while changing the counter electrode potential to a plurality of levels, the convergence value of V COM Shift for each level of the counter electrode potential is obtained. Thereby, since the correspondence relationship between the counter electrode potential and V COM Shift is obtained, the counter electrode potential when the absolute value of V COM Shift is minimized can be obtained as the optimum value. In order to obtain the optimum counter electrode potential by this method, it is necessary to obtain the convergence value of V COM Shift at each counter electrode potential. In order to obtain the convergence value for one condition, it is necessary to drive the liquid crystal device for about 10 minutes to several hours. Using the above knowledge, as will be described below, the number of times to find the convergence value of the above V COM Shift can be reduced, and the effort and time for obtaining the optimum value of the counter electrode potential can be reduced. .

図８は、対向電極電位の決定方法の一例を示す説明図である。
図８において横軸は、対向電極電位と基準電位との差分（ＶＣＯＭ−ＶＳＴ）を示し、縦軸は、所定の駆動時間経過後のＶＣＯＭＳｈｉｆｔの収束値を示す。図７中の符号Ｐ１は１回目の計測点、符号Ｐ２は２回目の計測点、符号Ｐ３は３回目の計測点、符号Ｐ４は４回目の計測点、符号Ｐ５は５回目の計測点を示している。ここでは、５回の計測を行う例を説明するが、測定回数に特に限定はない。 FIG. 8 is an explanatory diagram showing an example of a method for determining the counter electrode potential.
In FIG. 8, the horizontal axis indicates the difference (V COM −V ST ) between the counter electrode potential and the reference potential, and the vertical axis indicates the convergence value of V COM Shift after a predetermined drive time has elapsed. In FIG. 7, reference sign P1 indicates the first measurement point, reference sign P2 indicates the second measurement point, reference sign P3 indicates the third measurement point, reference sign P4 indicates the fourth measurement point, and reference sign P5 indicates the fifth measurement point. ing. Here, an example in which measurement is performed five times will be described, but the number of measurement is not particularly limited.

図８に示すように、第１回目の計測点Ｐ１を（ＶＣＯＭ−ＶＳＴ）が０以上となる領域に設定する。上記の知見から、画素電極３５側のプレチルト角が対向電極８２側のプレチルト角よりも小さい構成では、ＶＣＯＭがＶＳＴよりも高い領域でＶＣＯＭＳｈｉｆｔが最小となるので、（ＶＣＯＭ−ＶＳＴ）が負の領域については探索を省くことができる。 As shown in FIG. 8, the first measurement point P1 is set in a region where (V COM -V ST ) is 0 or more. From the above findings, the pretilt angle of the pixel electrode 35 side in the lower structure than the pretilt angle of the opposing electrode 82 side, V COM is V COM Shift minimum in region higher than V ST, (V COM -V The search can be omitted for regions where ST ) is negative.

一般に（ＶＣＯＭ−ＶＳＴ）が増加するとＶＣＯＭＳｈｉｆｔも増加するので、１回目の計測結果が負であった場合には、計測点Ｐ１よりも（ＶＣＯＭ−ＶＳＴ）が大きい領域でＶＣＯＭＳｈｉｆｔが最小となることが分かり、計測点Ｐ１よりも（ＶＣＯＭ−ＶＳＴ）が小さい範囲の探索を省くことができる。 In general, when (V COM −V ST ) increases, V COM Shift also increases. Therefore, when the first measurement result is negative, V COM shifts in a region where (V COM −V ST ) is larger than the measurement point P1. It can be seen that COM Shift is minimized, and a search in a range where (V COM −V ST ) is smaller than the measurement point P1 can be omitted.

また、１回目の計測結果が正であった場合には、２回目の測定点Ｐ２を計測点Ｐ１よりも（ＶＣＯＭ−ＶＳＴ）が小さい範囲であって、（ＶＣＯＭ−ＶＳＴ）が正となる領域内に設定すればよい。設定すればよい。このように、上記の知見を用いると、１回目の測定結果に基づいてパラメータ（ＶＣＯＭ−ＶＳＴ）を変化させる正負方向を決定することができる。したがって、測定の回数を減らすことができ、測定に要する手間や時間を減らすことができる。 Also, the first measurement result in the case were positive, in the range of the second measurement point P2 than the measurement point P1 (V COM -V ST) is small, the (V COM -V ST) What is necessary is just to set in the area | region used as positive. You only have to set it. In this way, using the above knowledge, it is possible to determine the positive / negative direction for changing the parameter (V COM −V ST ) based on the first measurement result. Therefore, the number of times of measurement can be reduced, and the labor and time required for measurement can be reduced.

本例では、計測点Ｐ１での計測結果が負であり、（ＶＣＯＭ−ＶＳＴ）が十分に大きい領域（ＶＣＯＭＳｈｉｆｔが正となることが予想される領域）に計測点Ｐ２を設定する。次いで、計測点Ｐ１、計測点Ｐ２の測定結果を用いて、（ＶＣＯＭ−ＶＳＴ）に対するＶＣＯＭＳｈｉｆｔの傾きを求める。この傾きを用いると、ＶＣＯＭＳｈｉｆｔが概ね０になる（ＶＣＯＭ−ＶＳＴ）の値を推定することができる。この推定結果に基づいて、計測点Ｐ１、Ｐ２の間に計測点Ｐ３を設定する。 In this example, the measurement point P2 is set in a region where the measurement result at the measurement point P1 is negative and (V COM -V ST ) is sufficiently large (a region where V COM Shift is expected to be positive). . Next, the inclination of V COM Shift with respect to (V COM −V ST ) is obtained using the measurement results of measurement point P1 and measurement point P2. Using this slope, it is possible to estimate a value of (V COM −V ST ) at which V COM Shift becomes approximately 0. Based on this estimation result, a measurement point P3 is set between the measurement points P1 and P2.

以下、同様に前回までの計測結果を用いて、ＶＣＯＭＳｈｉｆｔが概ね０になる（ＶＣＯＭ−ＶＳＴ）の値を推定しつつ、探索範囲を狭めていくことにより、ＶＣＯＭＳｈｉｆｔが略０となる（ＶＣＯＭ−ＶＳＴ）の値を求めることができる。基準電位ＶＳＴについては、フィールドスルーによる実効電圧の低下分を測定すること等により求めることができるで、ＶＣＯＭＳｈｉｆｔが略０となる対向電極電位ＶＣＯＭの最適値が求まる。 Hereinafter, likewise using the measurement result up to the previous, while estimating the value of the V COM Shift face generally 0 (V COM -V ST), by narrowing down the search range, V COM Shift is approximately 0 The value of (V COM −V ST ) can be obtained. The reference potential V ST, be able to determine such as by measuring the decrease amount of the effective voltage due to the feedthrough, V COM Shift the optimum value of the counter electrode potential V COM to be substantially 0 is obtained.

なお、対向電極電位ＶＣＯＭの最適値については、ＶＣＯＭＳｈｉｆｔの測定値から推定することも可能である。基準電位ＶＳＴと対向電極電位ＶＣＯＭの差分（ＶＳＴ−ＶＣＯＭ）が、駆動電圧ＶＤの両振幅（ＶＨ−ＶＬ）のｘ％になるように、対向電極電位ＶＣＯＭを設定したとする。液晶層２８に電圧が印加されているときに、液晶層２８内を単位時間に移動する電荷量は、液晶層２８に流れる電流に相当するので、画素電極３５の電位が正極性であるときに、対向基板２１側から素子基板２０側へ移動する電荷量ｑ＋は、下記の式（５）で表される。また、画素電極３５の電位が負極性であるときに、素子基板２０側から対向基板２１側へ移動する電荷量ｑ−は、下記の式（６）で表される。式（５）、式（６）中のＲは、液晶層２８の抵抗値を示す。 Note that the optimum value of the counter electrode potential V COM can also be estimated from the measured value of V COM Shift. As the reference potential V ST and the counter electrode potential V COM of the difference (V ST -V COM) becomes the x% of both amplitude (V H -V L) of the drive voltage V D, setting the counter electrode potential V COM Suppose that When a voltage is applied to the liquid crystal layer 28, the amount of charge that moves in the liquid crystal layer 28 per unit time corresponds to the current that flows through the liquid crystal layer 28. Therefore, when the potential of the pixel electrode 35 is positive. The amount of charge q + that moves from the counter substrate 21 side to the element substrate 20 side is expressed by the following equation (5). Further, when the potential of the pixel electrode 35 is negative, the amount of charge q − that moves from the element substrate 20 side to the counter substrate 21 side is expressed by the following equation (6). R in the formulas (5) and (6) indicates the resistance value of the liquid crystal layer 28.

Figure 2011209387
Figure 2011209387

電荷量ｑ＋が電荷量ｑ−と同じであれば、理論上は電荷の偏りがなくなる。電荷量ｑ＋が電荷量ｑ−と同じである条件を式（５）、式（６）に用いると、下記の式（７）に示す関係式が得られる。式（７）中のδＶは、画素電極側と対向電極側とでプレチルト角θが異なる構成でのＶＣＯＭＳｈｉｆｔの収束値から、画素電極側と対向電極側とでプレチルト角θが略同じである構成でのＶＣＯＭＳｈｉｆｔの収束値を差し引いた値である（図７参照）。式（７）中のＥは、図６に示した駆動電圧ＶＤの片振幅であり、（ＶＨ−ＶＬ）／２である。
ｘ＝δＶ／２Ｅ ・・・・式（７） If the charge amount q + is the same as the charge amount q − , there is theoretically no charge bias. When the condition that the charge amount q + is the same as the charge amount q − is used in the expressions (5) and (6), the relational expression shown in the following expression (7) is obtained. In Expression (7), δV is substantially the same in the pretilt angle θ on the pixel electrode side and the counter electrode side from the convergence value of V COM Shift in the configuration in which the pretilt angle θ is different between the pixel electrode side and the counter electrode side. This is a value obtained by subtracting the convergence value of V COM Shift in a certain configuration (see FIG. 7). E in the equation (7) is a half amplitude of the drive voltage V D shown in FIG. 6 and is (V H −V L ) / 2.
x = δV / 2E (7)

図７に示した実験例１、２では、δＶが−０．０５Ｖであり、Ｅが５Ｖであるので、ｘは−０．００５になる。（ＶＳＴ−ＶＣＯＭ）は、ｘ・（ＶＨ−ＶＬ）であるので、−０．０５Ｖになる。すなわち、誘電体層７０に起因する電荷の偏りを解消するには、対向電極電位ＶＣＯＭを基準電位ＶＳＴよりも０．０５Ｖ（プレチルト角θの違い１°につき０．００８Ｖ）だけ高く設定すればよいことが分かる。フリッカーや焼付きの発生を抑制する上でＶＣＯＭＳｈｉｆｔに許容される範囲は、実験的に±０．１５Ｖであることが分かっており、（ＶＳＴ−ＶＣＯＭ）を−０．２０Ｖ以上０．１Ｖ以下の範囲内に設定すればよい。すなわち、画素電極３５側のプレチルト角θが略１．２°であり、対向電極８２側のプレチルト角θが略７．２°であるときに、正極性の電圧に対する負極性の電圧の比率（ＶＬ−ＶＣＯＭ）／（ＶＨ−ＶＣＯＭ）が４９／５１以上５２／４８以下の範囲内に設定されていれば、実質的にフリッカーや焼付きの発生を抑制することができる。 In Experimental Examples 1 and 2 shown in FIG. 7, δV is −0.05V and E is 5V, so x is −0.005. Since (V ST −V COM ) is x · (V H −V L ), it is −0.05V. That is, in order to eliminate the imbalance of the charge due to the dielectric layer 70 be set as high (0.008V per difference 1 ° pretilt angle theta) the counter electrode potential V COM 0.05 V than the reference potential V ST I understand that The range allowed for V COM Shift to suppress the occurrence of flicker and image sticking has been experimentally found to be ± 0.15 V, and (V ST −V COM ) is set to −0.20 V or more and 0 It may be set within the range of 1V or less. That is, when the pretilt angle θ on the pixel electrode 35 side is approximately 1.2 ° and the pretilt angle θ on the counter electrode 82 side is approximately 7.2 °, the ratio of the negative voltage to the positive voltage ( If V L −V COM ) / (V H −V COM ) is set within a range of 49/51 or more and 52/48 or less, the occurrence of flicker or seizure can be substantially suppressed.

以上のような構成の液晶装置１にあっては、対向電極電位ＶＣＯＭが基準電位ＶＳＴよりも低いので、フィールドスルーに起因する電荷の偏り、および画素電極３５側と対向電極８２側とでプレチルト角θが異なることに起因する電荷の偏りを、いずれも減らすことができる。したがって、液晶層２８の変調作用が、正負極性の電位印加期間で電荷の偏りにより変化することが回避され、画像のちらつき（フリッカー）の発生を抑制することができる。また、電荷の偏りにより液晶層２８の変調作用が固定されて固定のパターンが表示されること（焼付き）の発生を回避することができる。
また、本発明に係る液晶装置の駆動方法によれば、上述の理由により、対向電極電位ＶＣＯＭが基準電位ＶＳＴよりも低いので、フィールドスルーに起因する電荷の偏り、および画素電極３５側と対向電極８２側とでプレチルト角θが異なることに起因する電荷の偏りを、いずれも減らすことができる。 In the liquid crystal device 1 having the above configuration, since the counter electrode potential V COM is lower than the reference potential V ST , the charge bias caused by field through and the pixel electrode 35 side and the counter electrode 82 side It is possible to reduce any charge bias caused by different pretilt angles θ. Therefore, the modulation action of the liquid crystal layer 28 is prevented from changing due to the bias of charge during the positive and negative potential application period, and the occurrence of image flicker can be suppressed. In addition, it is possible to avoid the occurrence of a fixed pattern being displayed (burn-in) due to the modulation of the liquid crystal layer 28 being fixed due to the bias of charge.
Further, according to the driving method of the liquid crystal device according to the present invention, for the reasons described above, the counter electrode potential V COM is lower than the reference potential V ST, the bias of the charge due to feedthrough, and the pixel electrode 35 side and Any deviation in charge due to the difference in the pretilt angle θ on the counter electrode 82 side can be reduced.

［第２実施形態］
次に、第２実施形態の液晶装置について説明する。第２実施形態が第１実施形態と異なる点は、液晶層のプレチルト角が、画素電極側で対向電極側よりも大きくなっている点と、対向電極電位ＶＣＯＭが基準電位ＶＳＴよりも低くなっている点である。本実施形態では、第１配向膜の柱状構造の軸方向が液晶層の厚み方向となす角度は、第２配向膜の柱状構造の軸方向が液晶層の厚み方向となす角度よりも大きくなっている。 [Second Embodiment]
Next, a liquid crystal device according to a second embodiment will be described. The second embodiment differs from the first embodiment, the pretilt angle of the liquid crystal layer, and that is larger than the counter electrode side with the pixel electrode side, lower than the common electrode potential V COM reference potential V ST It is a point. In this embodiment, the angle formed between the axial direction of the columnar structure of the first alignment film and the thickness direction of the liquid crystal layer is larger than the angle formed between the axial direction of the columnar structure of the second alignment film and the thickness direction of the liquid crystal layer. Yes.

このような構成の液晶装置について、第１実施形態と同様の実験を行って上記の比較用の液晶装置とＶＣＯＭＳｈｉｆｔの比較を行ったところ、収束後のＶＣＯＭＳｈｉｆｔが比較用の液晶装置に対して正方向に変化することが分かった。すなわち、画素電極側のプレチルト角が、対向電極側のプレチルト角よりも大きい場合には、対向電極電位ＶＣＯＭを基準電位ＶＳＴよりも低くすることにより、画素電極側と対向電極側とでプレチルト角が異なることによる、液晶層２８の電荷の偏りへの影響を減らすことができる。 With respect to the liquid crystal device having such a configuration, the same experiment as in the first embodiment was performed to compare the above-mentioned comparative liquid crystal device with V COM Shift. As a result, the converged V COM Shift is a comparative liquid crystal device. It turned out to change in the positive direction. That is, the pretilt pretilt angle of the pixel electrode side is greater than the pretilt angle of the opposing electrode side is set lower than the reference potential V ST the counter electrode potential V COM, in the pixel electrode side and the opposing electrode side It is possible to reduce the influence on the charge bias of the liquid crystal layer 28 due to the different angles.

次に、図９を参照しつつ、本発明の液晶装置を適用した電子機器の一例を説明する。
図９は、電子機器の一例であるプロジェクターの概略構成を示す模式図である。 Next, an example of an electronic apparatus to which the liquid crystal device of the present invention is applied will be described with reference to FIG.
FIG. 9 is a schematic diagram illustrating a schematic configuration of a projector that is an example of an electronic apparatus.

図９に示すプロジェクター９は、光源９０、インテグレーター光学系９１、色分離光学系９２、３系統の画像形成系９３〜９５、色合成素子９６、および投射光学系９７を備えている。３系統の画像形成系９３〜９５は、それぞれ本発明に係る液晶装置を含んで構成されている。   The projector 9 shown in FIG. 9 includes a light source 90, an integrator optical system 91, a color separation optical system 92, three image forming systems 93 to 95, a color synthesis element 96, and a projection optical system 97. The three image forming systems 93 to 95 each include the liquid crystal device according to the present invention.

光源９０から射出された光源光は、インテグレーター光学系９１に入射する。インテグレーター光学系９１に入射した光源光は、照度が均一化されるとともに偏光状態が揃えられて射出される。インテグレーター光学系９１から射出された光源光は、色分離光学系９２により赤色光ＬＲ、緑色光ＬＧ、および青色光ＬＢに分離され、色光ごとに異なる系統の画像形成系９３〜９５に入射する。画像形成系９３は赤画像を形成し、画像形成系９４は緑画像を、画像形成系９５は青画像をそれぞれ形成する。すなわち、各画像形成系に入射した色光は、表示すべき画像の画像データに基づいて変調されて画像になる。３系統の画像形成系９３〜９５から射出された３色の画像光は、色合成素子９６により合成された後に、投射光学系９７によりスクリーン等の被投射面（図示略）に投射される。これにより、被投射面にフルカラーの画像が表示される。 The light source light emitted from the light source 90 enters the integrator optical system 91. The light source light incident on the integrator optical system 91 is emitted with uniform illuminance and uniform polarization. Source light emitted from the integrator optical system 91, the red light L R by the color separation optical system 92, the green light L G, and is separated into blue light L B, the image forming system 93 to 95 different strains for each color light Incident. The image forming system 93 forms a red image, the image forming system 94 forms a green image, and the image forming system 95 forms a blue image. That is, the color light incident on each image forming system is modulated based on the image data of the image to be displayed to become an image. The three color image lights emitted from the three image forming systems 93 to 95 are combined by a color combining element 96 and then projected onto a projection surface (not shown) such as a screen by a projection optical system 97. Thereby, a full-color image is displayed on the projection surface.

３系統の画像形成系９３〜９５は、いずれも同様の構成になっており、ここでは赤画像用の画像形成系９３の構成について代表的に説明する。
画像形成系９３は、液晶装置９３０、入射側偏光板９３１、偏光分離素子９３２、光学補償板９３３、および射出側偏光板９３４を含んでいる。入射側偏光板９３１は、偏光分離素子９３２に対するＰ偏光の赤色光を透過させる。偏光分離素子９３２を透過した赤色光は、光学補償板９３３を通って液晶装置９３０に入射して変調され、画像を示す偏光成分（偏光分離素子９３２に対するＳ偏光）を含んだ光になる。 The three image forming systems 93 to 95 all have the same configuration, and here, the configuration of the image forming system 93 for red images will be representatively described.
The image forming system 93 includes a liquid crystal device 930, an incident side polarizing plate 931, a polarization separation element 932, an optical compensation plate 933, and an emission side polarizing plate 934. The incident-side polarizing plate 931 transmits P-polarized red light to the polarization separation element 932. The red light that has passed through the polarization separation element 932 passes through the optical compensation plate 933 and enters the liquid crystal device 930 to be modulated, and becomes light that includes a polarization component indicating an image (S-polarized light with respect to the polarization separation element 932).

液晶装置９３０から射出された光は、光学補償板９３３を通り、偏光分離素子９３２に入射する。液晶装置９３０に変調された光のうちのＳ偏光は、偏光分離素子９３２で反射して、射出側偏光板９３４に入射する。射出側偏光板９３４は、上記のＳ偏光を通すようになっている。射出側偏光板９３４を通った光は、色合成素子９６に入射し、上述のように合成された後に投射される。   Light emitted from the liquid crystal device 930 passes through the optical compensation plate 933 and enters the polarization separation element 932. Of the light modulated by the liquid crystal device 930, S-polarized light is reflected by the polarization separation element 932 and enters the exit-side polarizing plate 934. The exit side polarizing plate 934 allows the S-polarized light to pass therethrough. The light that has passed through the emission-side polarizing plate 934 enters the color synthesis element 96 and is projected after being synthesized as described above.

本実施形態のプロジェクター９にあっては、本発明を適用した液晶装置９３０により画像を形成するので、フリッカーや焼付きの発生が抑制され、高品質な画像を表示可能になっている。   In the projector 9 according to the present embodiment, an image is formed by the liquid crystal device 930 to which the present invention is applied. Therefore, occurrence of flicker and image sticking is suppressed, and a high-quality image can be displayed.

１・・・液晶装置、２・・・液晶パネル、２Ａ・・・表示領域、２Ｂ・・・黒表示領域、９・・・プロジェクター（電子機器）１０・・・電圧生成回路、１１・・・処理回路、
１２・・・制御回路、１３・・・表示データ処理回路、１４・・・クロック発生回路、
１５・・・フレームメモリー、１６・・・ＤＡコンバーター、
１７・・・タイミング信号発生回路、２０・・・素子基板、２１・・・対向基板、
２２・・・走査線、２３・・・データ線、２４・・・第１シール材、
２５・・・第２シール材、２６・・・基板間導通端子部、２７・・・接続端子部、
２８・・・液晶層、２８ａ・・・液晶分子、３１・・・走査線駆動回路、
３２・・・データ線駆動回路、３３・・・サンプリング信号出力回路、
３４・・・スイッチング素子、３５・・・画素電極、４０・・・素子基板本体、
４１・・・第１層間絶縁膜、４２・・・半導体層、４３・・・ゲート絶縁膜、
４４・・・ゲート電極、４５ａ〜４５ｃ・・・第１コンタクトホール、
４６・・・導電部、４７・・・第２層間絶縁膜、
４８ａ、４８ｂ・・・第２コンタクトホール、４９・・・蓄積容量、
５０・・・容量下部電極、５１・・・容量絶縁膜、５２・・・容量上部電極、
５３・・・第３層間絶縁膜、５４〜５６・・・中継電極、
５７・・・第３コンタクトホール、５８・・・第４層間絶縁膜、５９・・・容量線、
６０〜６２・・・第２の中継電極、６３ａ〜６３ｃ・・・第４コンタクトホール、
６４・・・第５層間絶縁膜、６５・・・Ｐ−ＴＥＯＳ膜、
６６・・・ホウ素シリケートガラス膜、６７ａ〜６７ｃ・・・第５コンタクトホール、
６８・・・平坦化膜、６９・・・増反射膜、７０・・・誘電体層、
７１・・・第１配向膜、７２・・・基板間導通端子、７３・・・実装端子、
８０・・・対向基板本体、８１・・・遮光膜、８２・・・対向電極、
８３・・・第２配向膜、９３０・・・液晶装置、ＶＤ・・・駆動電圧、
ＶＥＦ・・・実効電圧、ＶＧ・・・ゲート電圧、ＶＨ・・・高電位、ＶＬ・・・低電位、
ＶＭ・・・平均電位、ＶＳＴ・・・基準電位、ＶＣＯＭ・・・対向電極電位、
θ・・・プレチルト角 DESCRIPTION OF SYMBOLS 1 ... Liquid crystal device, 2 ... Liquid crystal panel, 2A ... Display area, 2B ... Black display area, 9 ... Projector (electronic device) 10 ... Voltage generation circuit, 11 ... Processing circuit,
12 ... Control circuit, 13 ... Display data processing circuit, 14 ... Clock generation circuit,
15 ... Frame memory, 16 ... DA converter,
17 ... Timing signal generation circuit, 20 ... Element substrate, 21 ... Counter substrate,
22 ... scanning line, 23 ... data line, 24 ... first sealing material,
25 ... second sealing material, 26 ... inter-substrate conduction terminal part, 27 ... connection terminal part,
28 ... liquid crystal layer, 28a ... liquid crystal molecules, 31 ... scanning line driving circuit,
32... Data line driving circuit, 33... Sampling signal output circuit,
34 ... switching element, 35 ... pixel electrode, 40 ... element substrate body,
41 ... 1st interlayer insulation film, 42 ... Semiconductor layer, 43 ... Gate insulation film,
44 ... gate electrode, 45a-45c ... first contact hole,
46 ... conductive portion, 47 ... second interlayer insulating film,
48a, 48b ... second contact hole, 49 ... storage capacity,
50 ... lower capacity electrode, 51 ... capacity insulating film, 52 ... upper capacity electrode,
53 ... third interlayer insulating film, 54 to 56 ... relay electrode,
57 ... third contact hole, 58 ... fourth interlayer insulating film, 59 ... capacitance line,
60-62 ... 2nd relay electrode, 63a-63c ... 4th contact hole,
64 ... fifth interlayer insulating film, 65 ... P-TEOS film,
66 ... boron silicate glass film, 67a-67c ... fifth contact hole,
68 ... planarization film, 69 ... increased reflection film, 70 ... dielectric layer,
71 ... first alignment film, 72 ... inter-substrate conduction terminal, 73 ... mounting terminal,
80 ... counter substrate body, 81 ... light shielding film, 82 ... counter electrode,
83: second alignment film, 930: liquid crystal device, V D: drive voltage,
V EF ... effective voltage, V G ... gate voltage, V H ... high potential, VL ... low potential,
V M · · · average potential, V ST · · · reference potential, V COM · · · counter electrode potential,
θ ・ ・ ・ Pretilt angle

Claims (6)

画素電極と、
前記画素電極に電気的に接続されたスイッチング素子と、
前記画素電極に対向配置されて対向電極電位が印加される対向電極と、
前記画素電極と前記対向電極との間に設けられた液晶層と、
前記液晶層と前記画素電極との間に設けられた第１配向膜と、
前記液晶層と前記対向電極との間に設けられた第２配向膜と、
を備え、
前記液晶層のダイレクターが前記液晶層の厚み方向となすプレチルト角が、前記対向電極側で前記画素電極側よりも大きくなっており、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とが交互に印加され、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位が、前記基準電位よりも高いことを特徴とする液晶装置。 A pixel electrode;
A switching element electrically connected to the pixel electrode;
A counter electrode disposed opposite to the pixel electrode to which a counter electrode potential is applied;
A liquid crystal layer provided between the pixel electrode and the counter electrode;
A first alignment film provided between the liquid crystal layer and the pixel electrode;
A second alignment film provided between the liquid crystal layer and the counter electrode;
With
The pretilt angle formed by the director of the liquid crystal layer and the thickness direction of the liquid crystal layer is larger on the counter electrode side than on the pixel electrode side, and the pixel electrode is connected to the counter electrode potential via the switching element. The amount of change in the potential of the pixel electrode due to the parasitic capacitance of the switching element when the high potential and the low potential are alternately applied and the high potential is applied to the pixel electrode, and the low potential is applied to the pixel electrode When a potential obtained by shifting the average potential of the high potential and the low potential by the average value of the amount of change in the potential of the pixel electrode due to the parasitic capacitance when the reference potential is applied is used as a reference potential. The liquid crystal device is characterized in that the counter electrode potential is higher than the reference potential. 画素電極と、
前記画素電極に電気的に接続されたスイッチング素子と、
前記画素電極に対向配置されて対向電極電位が印加される対向電極と、
前記画素電極と前記対向電極との間に設けられた液晶層と、
前記液晶層と前記画素電極との間に設けられた第１配向膜と、
前記液晶層と前記対向電極との間に設けられた第２配向膜と、
を備え、
前記液晶層のダイレクターが前記液晶層の厚み方向となすプレチルト角が、前記画素電極側で前記対向電極側よりも大きくなっており、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とが交互に印加され、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位が、前記基準電位よりも低いことを特徴とする液晶装置。 A pixel electrode;
A switching element electrically connected to the pixel electrode;
A counter electrode disposed opposite to the pixel electrode to which a counter electrode potential is applied;
A liquid crystal layer provided between the pixel electrode and the counter electrode;
A first alignment film provided between the liquid crystal layer and the pixel electrode;
A second alignment film provided between the liquid crystal layer and the counter electrode;
With
The pretilt angle formed by the director of the liquid crystal layer and the thickness direction of the liquid crystal layer is larger on the pixel electrode side than on the counter electrode side, and the pixel electrode is connected to the counter electrode potential via the switching element. The amount of change in the potential of the pixel electrode due to the parasitic capacitance of the switching element when the high potential and the low potential are alternately applied and the high potential is applied to the pixel electrode, and the low potential is applied to the pixel electrode When a potential obtained by shifting the average potential of the high potential and the low potential by the average value of the amount of change in the potential of the pixel electrode due to the parasitic capacitance when the reference potential is applied is used as a reference potential. The liquid crystal device is characterized in that the counter electrode potential is lower than the reference potential. 前記画素電極がアルミニウムからなり、前記対向電極がインジウム錫酸化物からなることを特徴とする請求項１または請求項２に記載の液晶装置。   The liquid crystal device according to claim 1, wherein the pixel electrode is made of aluminum, and the counter electrode is made of indium tin oxide. 前記第２配向膜の近傍での前記プレチルト角が、前記第１配向膜の近傍での前記プレチルト角よりも６°大きいときに、前記対向電極電位と前記高電位との電位差の絶対値に対する前記対向電極電位と前記低電位との電位差の絶対値の比率が４９／５１以上５２／４８以下の範囲に設定されていることを特徴とする請求項１から請求項３のいずれか一項に記載の液晶装置。   When the pretilt angle in the vicinity of the second alignment film is 6 ° larger than the pretilt angle in the vicinity of the first alignment film, the absolute value of the potential difference between the counter electrode potential and the high potential is The ratio of the absolute value of the potential difference between the counter electrode potential and the low potential is set in a range of 49/51 or more and 52/48 or less. LCD device. 画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、を備え、前記液晶層のダイレクターが前記液晶層の厚み方向となすプレチルト角が、前記対向電極側で前記画素電極側よりも大きくなっている液晶装置の駆動方法であって、
前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とを交互に印加し、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位を前記基準電位よりも低くすることを特徴とする液晶装置の駆動方法。 A pixel electrode; a switching element electrically connected to the pixel electrode; a counter electrode disposed opposite to the pixel electrode to which a counter electrode potential is applied; and provided between the pixel electrode and the counter electrode. A liquid crystal layer; a first alignment film provided between the liquid crystal layer and the pixel electrode; and a second alignment film provided between the liquid crystal layer and the counter electrode. A driving method of a liquid crystal device, wherein a pretilt angle formed by a director of a layer and a thickness direction of the liquid crystal layer is larger on the counter electrode side than on the pixel electrode side,
The pixel due to parasitic capacitance of the switching element when a high potential and a low potential with respect to the counter electrode potential are alternately applied to the pixel electrode via the switching element, and the high potential is applied to the pixel electrode. The high potential and the low potential are equivalent to the average value of the amount of change in the potential of the electrode and the amount of change in the potential of the pixel electrode due to the parasitic capacitance when the low potential is applied to the pixel electrode. A driving method of a liquid crystal device, wherein the counter electrode potential is made lower than the reference potential when a potential obtained by shifting the average potential is set as a reference potential. 請求項１から請求項４のいずれか一項に記載の液晶装置を備えることを特徴とする電子機器。   An electronic apparatus comprising the liquid crystal device according to any one of claims 1 to 4.
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