JP2011187500A

JP2011187500A - Semiconductor device and method of manufacturing the same

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Publication number: JP2011187500A
Application number: JP2010048226A
Authority: JP
Inventors: Hiroshi Nakatsuji; 広志中辻
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-03-04
Filing date: 2010-03-04
Publication date: 2011-09-22

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having good TFT characteristics made by a simple manufacturing method, and the manufacturing method. SOLUTION: The semiconductor device includes an insulation substrate 11, a semiconductor layer 30A including a channel region 33A, a source region 34A and a drain region 35A which are supported by the insulation substrate 11, and a gate electrode 51 for controlling conductivity of the channel region 33A. The semiconductor layer 30A includes a first low concentration region 31A formed between the channel region 33A and the source region 34A and a second low concentration region 32A formed between the channel region 33A and the drain region 35A. The channel region 33A, and the first and second low concentration regions 31A and 32A have a first impurity concentration lower than an impurity concentration of the source and drain regions 34A and 35A. The gate electrode 51 is formed to cover the whole of the first and second low concentration regions 31A and 32A. COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a thin film transistor (TFT) and a manufacturing method thereof.

アクティブマトリクス型表示装置のスイッチング素子として、多結晶シリコン（ｐ−Ｓｉ）を用いたＴＦＴがある（例えば特許文献１〜３）。多結晶シリコンを有するＴＦＴの移動度は、アモルファスシリコン（ａ−Ｓｉ）を有するＴＦＴの移動度よりも高い。従って、多結晶シリコンＴＦＴは画素用ＴＦＴのみでなく高速動作が要求される駆動回路用ＴＦＴにも用いられ得る。駆動回路やメモリ回路、ロジック回路（例えばクロック発生回路）などの機能回路に用いるためにＴＦＴに要求される主な特性は、オン電流が大きいこと、オフ電流が小さいことおよび長期信頼性が高いことである。 As a switching element of an active matrix display device, there is a TFT using polycrystalline silicon (p-Si) (for example, Patent Documents 1 to 3). The mobility of a TFT having polycrystalline silicon is higher than that of a TFT having amorphous silicon (a-Si). Therefore, the polycrystalline silicon TFT can be used not only for the pixel TFT but also for the driving circuit TFT that requires high-speed operation. The main characteristics required for TFTs for use in functional circuits such as drive circuits, memory circuits, and logic circuits (eg, clock generation circuits) are that the on-current is large, the off-current is small, and long-term reliability is high. It is.

ＴＦＴの構造の１つとして、チャネル領域とソース領域との間およびチャネル領域とドレイン領域との間の少なくとも一方に低濃度領域（Lightly Doped Drain、以下「ＬＤＤ領域」または「ｎ^-領域」という場合がある）を形成した構造がある。このような構造は「ＬＤＤ構造」といわれている。ＬＤＤ領域を形成することにより、チャネル領域のソース領域、および／またはドレイン領域の近傍における電界集中を緩和することができるので、オフ電流を小さくでき、かつ長期信頼性も高めることができる。しかしながら、ＬＤＤ領域の抵抗が高いので、オン電流が低下するという問題を有する。 One of the TFT structures is a lightly doped region (hereinafter referred to as “LDD region” or “n ^- region”) between at least one of a channel region and a source region and between a channel region and a drain region. There is a structure that formed. Such a structure is called an “LDD structure”. By forming the LDD region, electric field concentration in the vicinity of the source region and / or the drain region of the channel region can be reduced, so that off-current can be reduced and long-term reliability can be improved. However, since the resistance of the LDD region is high, there is a problem that the on-current decreases.

この問題を解決するＴＦＴの構造として、ＬＤＤ領域がゲート電極にオーバーラップされた構造が知られている。このような構造は、「ＧＯＬＤ（Gate-drain Overlapped ＬＤＤ）構造」といわれている。ＧＯＬＤ構造を有するＴＦＴにおいては、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたＬＤＤ領域でキャリアとなる電子が蓄積される。従って、ＬＤＤ領域の不純物濃度を高めることなくＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴのオン電流の低下を抑え、長期信頼性を高めることができる（例えば特許文献２、３）。 As a TFT structure for solving this problem, a structure in which an LDD region is overlapped with a gate electrode is known. Such a structure is called a “GOLD (Gate-drain Overlapped LDD) structure”. In a TFT having a GOLD structure, when a voltage is applied to a gate electrode, electrons serving as carriers are accumulated in an LDD region overlapping with the gate electrode. Accordingly, the resistance of the LDD region can be reduced without increasing the impurity concentration of the LDD region, so that a decrease in on-current of the TFT can be suppressed and long-term reliability can be improved (for example, Patent Documents 2 and 3).

参考のために、特許文献１〜３の開示内容の全てを援用する。 For reference, all of the disclosure contents of Patent Documents 1 to 3 are incorporated.

特開２００９−１０１２５公報JP 2009-10125 A 特開２００４−２４７５３６公報JP 2004-247536 A 特開２００９−２３７５７３公報JP 2009-237573 A

しかしながら、特許文献２、３に記載の半導体装置の製造方法においては、非晶質半導体層を結晶化した後に行われるＬＤＤ領域を形成するための不純物のドーピングによって結晶が破壊され、結晶欠陥が生成される。従って、活性化工程で修復されない結晶欠陥は欠陥準位となり、ＴＦＴのオフ電流の増大の原因となる。 However, in the method for manufacturing a semiconductor device described in Patent Documents 2 and 3, the crystal is broken by the impurity doping for forming the LDD region, which is performed after the amorphous semiconductor layer is crystallized, and a crystal defect is generated. Is done. Accordingly, crystal defects that are not repaired in the activation step become defect levels, which cause an increase in the off current of the TFT.

本発明は、上記の問題に鑑みてなされたものであり、その目的は、簡便な製造方法によって製造される良好なＴＦＴ特性を有する半導体装置およびその製造方法を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having good TFT characteristics manufactured by a simple manufacturing method and a manufacturing method thereof.

本発明の半導体装置は、絶縁基板と、前記絶縁基板に支持された、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極とを備える半導体装置であって、前記半導体層は、前記チャネル領域と前記ソース領域との間に形成された第１低濃度領域、および、前記チャネル領域と前記ドレイン領域との間に形成された第２低濃度領域を有し、前記チャネル領域、前記第１および第２低濃度領域、前記ソース領域ならびに前記ドレイン領域は、第１不純物を有し、前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、等しく、前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、前記ソース領域および前記ドレイン領域の前記第１不純物の濃度より小さく、前記ゲート電極は前記第１および第２低濃度領域の全部を覆うように形成されている。 The semiconductor device of the present invention is a semiconductor device comprising an insulating substrate, a semiconductor layer that is supported by the insulating substrate and includes a channel region, a source region, and a drain region, and a gate electrode that controls conductivity of the channel region. The semiconductor layer includes a first low concentration region formed between the channel region and the source region, and a second low concentration region formed between the channel region and the drain region. The channel region, the first and second low-concentration regions, the source region and the drain region have a first impurity, and the channel region, the first and second low-concentration regions, The concentration of impurities is equal, and the concentration of the first impurity in the channel region, the first and second low concentration regions is the first nonconcentration in the source region and the drain region. Less than the concentration of the object, the gate electrode is formed so as to cover the whole of the first and second low-concentration region.

ある実施形態において、前記第１不純物は、ｎ型不純物である。 In one embodiment, the first impurity is an n-type impurity.

ある実施形態において、前記チャネル領域は、前記第１不純物と異なる導電型の第２不純物をさらに有する。 In one embodiment, the channel region further includes a second impurity having a conductivity type different from that of the first impurity.

本発明の表示装置は、上述の半導体装置を有する。 A display device of the present invention includes the above-described semiconductor device.

本発明の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記絶縁基板上に非晶質半導体層を形成する工程ａと、第１の濃度で前記第１不純物を前記非晶質半導体層にドーピングする工程ｂと、前記工程ｂの後に前記非晶質半導体層を結晶化することによって結晶質半導体層を形成する工程ｃと、前記第１の濃度より高い第２の濃度で前記第１不純物を前記結晶質半導体層にドーピングすることによって、前記ソース領域および前記ドレイン領域を形成する工程ｄとを包含する。 The method for manufacturing a semiconductor device according to the present invention is the above-described method for manufacturing a semiconductor device, comprising: a step of forming an amorphous semiconductor layer on the insulating substrate; and a step of removing the first impurity at a first concentration. A step b of doping the crystalline semiconductor layer, a step c of forming the crystalline semiconductor layer by crystallizing the amorphous semiconductor layer after the step b, and a second concentration higher than the first concentration. And (d) forming the source region and the drain region by doping the crystalline semiconductor layer with the first impurity.

本発明によると、簡便な製造方法によって製造される良好なＴＦＴ特性を有する半導体装置が提供される。 According to the present invention, a semiconductor device having good TFT characteristics manufactured by a simple manufacturing method is provided.

本発明による実施形態のＴＦＴ基板１００の模式的な断面図である。It is typical sectional drawing of TFT substrate 100 of embodiment by this invention. （ａ）〜（ｆ）は、本実施形態の半導体装置の製造工程を示す模式的な断面図である。(A)-(f) is typical sectional drawing which shows the manufacturing process of the semiconductor device of this embodiment. （ａ）〜（ｅ）は、本実施形態の半導体装置の製造工程を示す模式的な断面図である。(A)-(e) is typical sectional drawing which shows the manufacturing process of the semiconductor device of this embodiment.

以下、図面を参照して本発明による実施形態を説明するが、本発明は例示する実施形態に限定されない。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings, but the present invention is not limited to the illustrated embodiments.

半導体装置として液晶表示装置に用いられる半導体装置（ＴＦＴ基板）を例示して本発明による実施形態の半導体装置およびその製造方法を説明する。本発明はこれに限られず、例えば有機ＥＬ表示装置に用いられるＴＦＴ基板にも適用され得る。 A semiconductor device (TFT substrate) used in a liquid crystal display device as an example of the semiconductor device will be exemplified to describe a semiconductor device according to an embodiment of the present invention and a manufacturing method thereof. The present invention is not limited to this, and can be applied to, for example, a TFT substrate used in an organic EL display device.

図１に、本発明による実施形態のＴＦＴ基板１００が有するＴＦＴ１０Ａの構造を示す模式的な断面図を示す。 FIG. 1 is a schematic cross-sectional view showing a structure of a TFT 10A included in a TFT substrate 100 according to an embodiment of the present invention.

ＴＦＴ基板１００は、絶縁基板（例えばガラス基板）１１に支持されたＴＦＴ１０Ａを有する。ＴＦＴ１０Ａは、例えば駆動回路用ＴＦＴのｎ型ＴＦＴである。ＴＦＴ１０Ａは、チャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む結晶質半導体層３０Ａを備える。さらに、ＴＦＴ１０Ａは、チャネル領域３３Ａの導電性を制御するゲート電極５１を備える。結晶質半導体層３０Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成された第１低濃度領域（ＬＤＤ領域）３１Ａと、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成された第２低濃度領域（ＬＤＤ領域）３２Ａとを有する。チャネル領域３３Ａ、第１低濃度領域３１Ａ、第２低濃度領域３２Ａ、ソース領域３４Ａおよびドレイン領域３５Ａは、ｎ型不純物（例えばリン（Ｐ））を含む。チャネル領域３３Ａ、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａのｎ型不純物濃度は、ソース領域３４Ａおよびドレイン領域３５Ａのｎ型不純物濃度より低い第１不純物濃度である。チャネル領域３３Ａは、ｎ型不純物に加えｐ型不純物を含んでいる。チャネル領域３３Ａがｎ型不純物とｐ型不純物とを含むことにより、ＴＦＴのオフ状態を制御し易くなる。ゲート電極５１は、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの全部を覆うように形成されている。すなわち、ＴＦＴ１０ＡはＧＯＬＤ構造を有している。 The TFT substrate 100 includes a TFT 10 A supported on an insulating substrate (for example, a glass substrate) 11. The TFT 10A is, for example, an n-type TFT of a drive circuit TFT. The TFT 10A includes a crystalline semiconductor layer 30A including a channel region 33A, a source region 34A, and a drain region 35A. Further, the TFT 10A includes a gate electrode 51 that controls the conductivity of the channel region 33A. The crystalline semiconductor layer 30A includes a first low concentration region (LDD region) 31A formed between the channel region 33A and the source region 34A, and a second low concentration region formed between the channel region 33A and the drain region 35A. And a concentration region (LDD region) 32A. The channel region 33A, the first low concentration region 31A, the second low concentration region 32A, the source region 34A, and the drain region 35A contain an n-type impurity (for example, phosphorus (P)). The n-type impurity concentration of the channel region 33A, the first low concentration region 31A, and the second low concentration region 32A is the first impurity concentration lower than the n-type impurity concentration of the source region 34A and the drain region 35A. Channel region 33A contains p-type impurities in addition to n-type impurities. When the channel region 33A includes the n-type impurity and the p-type impurity, the off state of the TFT can be easily controlled. The gate electrode 51 is formed so as to cover all of the first low concentration region 31A and the second low concentration region 32A. That is, the TFT 10A has a GOLD structure.

ＴＦＴ１０Ａは、図１に示すようにＧＯＬＤ構造を有し、ＴＦＴの信頼性が高い。後述する本実施形態の製造方法からＴＦＴ１０Ａを製造するので、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの形成に係る不純物のドーピングをフォトマスクによらないで行うことができる。第１および第２低濃度領域３１Ａおよび３２Ａを形成する不純物がドーピングされた後に非晶質半導体層３０ａを結晶化するので、不純物のドーピングによって生じる結晶欠陥が結晶化工程で低減される。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの結晶性が高く、ＴＦＴのオフ状態のリーク電流を小さくできる。 The TFT 10A has a GOLD structure as shown in FIG. 1, and the reliability of the TFT is high. Since the TFT 10A is manufactured from the manufacturing method according to the present embodiment, which will be described later, it is possible to perform impurity doping for forming the first low concentration region 31A and the second low concentration region 32A without using a photomask. Since the amorphous semiconductor layer 30a is crystallized after the impurities forming the first and second low-concentration regions 31A and 32A are doped, crystal defects caused by the impurity doping are reduced in the crystallization process. Further, the crystallinity of the first low concentration region 31A and the second low concentration region 32A is high, and the leakage current in the off state of the TFT can be reduced.

次に、図２および図３を参照して、本発明による実施形態の半導体装置およびその製造方法を説明する。 Next, with reference to FIGS. 2 and 3, the semiconductor device according to the embodiment of the present invention and the manufacturing method thereof will be described.

本実施形態の半導体装置は、図３（ｅ）に示すようにＴＦＴ１０Ａの他、ｐ型チャネルＴＦＴ１０Ｂ（以下、ＴＦＴ１０Ｂという）および画素用ＴＦＴ１０Ｃ（以下、ＴＦＴ１０Ｃという）を有する。ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃは同一絶縁基板１１上に一体的に形成される。 As shown in FIG. 3E, the semiconductor device of the present embodiment includes a p-type channel TFT 10B (hereinafter referred to as TFT 10B) and a pixel TFT 10C (hereinafter referred to as TFT 10C) in addition to the TFT 10A. The TFTs 10A, 10B and 10C are integrally formed on the same insulating substrate 11.

ＴＦＴ１０Ａは、上述のようにＧＯＬＤ構造を有する。ＴＦＴ１０Ｃは、ＬＤＤ構造を有し、ＴＦＴ１０Ｂは、ＧＯＬＤ構造またはＬＤＤ構造のいずれも有しない。 The TFT 10A has a GOLD structure as described above. The TFT 10C has an LDD structure, and the TFT 10B has neither a GOLD structure nor an LDD structure.

ＴＦＴ１０Ａは、ＴＦＴ基板１００上に形成されている。ＴＦＴ１０Ａは、例えば窒化シリコン（ＳｉＮ_x）から形成された第１絶縁層２１と、第１絶縁層２１上に形成された例えば二酸化シリコン（ＳｉＯ₂）から形成された第２絶縁層２２とを備え、さらに、第２絶縁層２２上に形成された結晶質半導体層３０Ａを備える。結晶質半導体層３０Ａは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。ＴＦＴ１０Ａは、結晶質半導体層３０Ａ上に形成され、例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ａは、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを有し、さらにチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを有する。第１低濃度領域３１Ａは、チャネル領域３３Ａとソース領域３４Ａとの間に形成されており、第２低濃度領域３２Ａは、チャネル領域３３Ａとドレイン領域３５Ａとの間に形成されている。ソース領域３４Ａおよびドレイン領域３５Ａは、例えばｎ型不純物を有する。チャネル領域３３Ａ、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ソース領域３４Ａおよびドレイン領域３５Ａが有する例えばｎ型不純物の濃度より低い第１不純物濃度で例えばｎ型不純物を有する。第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ＬＤＤ領域（ｎ^-領域）である。チャネル領域３３Ａは、例えば第１不純物濃度のｎ型不純物に加えｐ型不純物を有する。さらに、ＴＦＴ１０Ａは、第３絶縁層２３上に形成されたゲート電極５１を備え、ゲート電極５１は第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの全部を覆うように形成されている。ＴＦＴ１０Ａは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４と、第４絶縁層２４上に形成されソース領域３４Ａに接続されたソース電極５２および第４絶縁層２４上に形成されドレイン領域３５Ａに接続されたドレイン電極５３とを有する。さらに、ＴＦＴ１０Ａは、第４絶縁層２４上に形成されゲート電極５１に接続された電極５４を有する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ₂）から形成される。電極５４は引き出し電極であり、例えばソースメタル層（図示されていない）に接続される。なお、電極５４は省略してもよい場合もある。ゲート電極５１、ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。 The TFT 10A is formed on the TFT substrate 100. The TFT 10A includes a first insulating layer 21 formed from, for example, silicon nitride (SiN _x ), and a second insulating layer 22 formed from, for example, silicon dioxide (SiO ₂ ) formed on the first insulating layer 21. Furthermore, a crystalline semiconductor layer 30A formed on the second insulating layer 22 is provided. The crystalline semiconductor layer 30A is, for example, a polycrystalline silicon (p-Si) layer. The TFT 10A includes a third insulating layer (gate insulating layer) 23 formed on the crystalline semiconductor layer 30A and formed of, for example, a silicon dioxide layer or a silicon nitride layer. The crystalline semiconductor layer 30A includes a first low concentration region 31A and a second low concentration region 32A, and further includes a channel region 33A, a source region 34A, and a drain region 35A. The first low concentration region 31A is formed between the channel region 33A and the source region 34A, and the second low concentration region 32A is formed between the channel region 33A and the drain region 35A. The source region 34A and the drain region 35A have, for example, an n-type impurity. The channel region 33A, the first low-concentration region 31A, and the second low-concentration region 32A have, for example, an n-type impurity at a first impurity concentration lower than that of the n-type impurity included in the source region 34A and the drain region 35A. The first low concentration region 31A and the second low concentration region 32A are LDD regions (n ⁻ regions). The channel region 33A has, for example, a p-type impurity in addition to an n-type impurity having a first impurity concentration. Further, the TFT 10A includes a gate electrode 51 formed on the third insulating layer 23, and the gate electrode 51 is formed so as to cover all of the first low concentration region 31A and the second low concentration region 32A. The TFT 10A includes a fourth insulating layer (interlayer insulating layer) 24 formed so as to cover the gate electrode 51, and a source electrode 52 and a fourth insulating layer 24 formed on the fourth insulating layer 24 and connected to the source region 34A. And a drain electrode 53 formed thereon and connected to the drain region 35A. Further, the TFT 10 A has an electrode 54 formed on the fourth insulating layer 24 and connected to the gate electrode 51. The fourth insulating layer 24 is made of, for example, silicon dioxide (SiO ₂ ). The electrode 54 is a lead electrode and is connected to, for example, a source metal layer (not shown). In some cases, the electrode 54 may be omitted. The gate electrode 51, the source electrode 52, the drain electrode 53, and the electrode 54 can be formed using, for example, any one of refractory metals W, Ta, Ti, Mo, or an alloy material thereof.

以下、ＴＦＴ１０Ｂおよび１０Ｃについて説明する。なお、結晶質半導体層以外は共通の参照符号を付す。 Hereinafter, the TFTs 10B and 10C will be described. The reference numerals other than the crystalline semiconductor layer are denoted by common reference numerals.

ＴＦＴ１０Ｂは、絶縁基板（例えばガラス基板）１１上に形成されている。ＴＦＴ１０Ｂは、例えば窒化シリコン（ＳｉＮ_x）から形成された第１絶縁層２１と、第１絶縁層２１上に形成され、例えば二酸化シリコン（ＳｉＯ₂）から形成された第２絶縁層２２を備える。さらに、ＴＦＴ１０Ｂは、第２絶縁層２２上に形成された結晶質半導体層３０Ｂを備える。結晶質半導体層３０Ｂは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。さらに、ＴＦＴ１０Ｂは、結晶質半導体層３０Ｂ上に形成された例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ｂは、チャネル領域３３Ｂ、ソース領域３４Ｂおよびドレイン領域３５Ｂを有する。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ｐ型不純物を有する。さらに、ＴＦＴ１０Ｂは、第３絶縁層２３上に形成されたゲート電極５１を備える。さらに、ＴＦＴ１０Ｂは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４を有し、第４絶縁層２４上に形成されソース領域３４Ｂに接続されたソース電極５２、および第４絶縁層２４上に形成されドレイン領域３５Ｂに接続されたドレイン電極５３を有する。さらに、ＴＦＴ１０Ｂは、第４絶縁層２４上に形成されゲート電極５１に接続された電極５４を有する。第４絶縁層２４は、例えば二酸化シリコン（ＳｉＯ₂）から形成され得る。電極５４は引き出し電極であり、例えばソースメタル層（図示されていない）に接続される。なお、電極５４を省略してもよい場合もある。ゲート電極５１、ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。 The TFT 10 B is formed on an insulating substrate (for example, a glass substrate) 11. The TFT 10B includes a first insulating layer 21 made of, for example, silicon nitride (SiN _x ) and a second insulating layer 22 formed on the first insulating layer 21 and made of, for example, silicon dioxide (SiO ₂ ). Further, the TFT 10B includes a crystalline semiconductor layer 30B formed on the second insulating layer 22. The crystalline semiconductor layer 30B is, for example, a polycrystalline silicon (p-Si) layer. Further, the TFT 10B includes a third insulating layer (gate insulating layer) 23 formed on the crystalline semiconductor layer 30B, for example, a silicon dioxide layer or a silicon nitride layer. The crystalline semiconductor layer 30B has a channel region 33B, a source region 34B, and a drain region 35B. The source region 34B and the drain region 35B have p-type impurities. Further, the TFT 10 B includes a gate electrode 51 formed on the third insulating layer 23. Further, the TFT 10B includes a fourth insulating layer (interlayer insulating layer) 24 formed so as to cover the gate electrode 51, a source electrode 52 formed on the fourth insulating layer 24 and connected to the source region 34B, and A drain electrode 53 is formed on the fourth insulating layer 24 and connected to the drain region 35B. Further, the TFT 10 B has an electrode 54 formed on the fourth insulating layer 24 and connected to the gate electrode 51. The fourth insulating layer 24 can be formed of, for example, silicon dioxide (SiO ₂ ). The electrode 54 is a lead electrode and is connected to, for example, a source metal layer (not shown). In some cases, the electrode 54 may be omitted. The gate electrode 51, the source electrode 52, the drain electrode 53, and the electrode 54 can be formed using, for example, any one of refractory metals W, Ta, Ti, Mo, or an alloy material thereof.

ＴＦＴ１０Ｃは、絶縁基板（例えばガラス基板）１１上に形成されている。ＴＦＴ１０Ｃは、例えば窒化シリコン（ＳｉＮ_x）から形成された第１絶縁層２１と、第１絶縁層２１上に形成され、例えば二酸化シリコン（ＳｉＯ₂）から形成された第２絶縁層２２を備える。さらに、ＴＦＴ１０Ｃは、第２絶縁層２２上に形成された結晶質半導体層３０Ｃを備える。結晶質半導体層３０Ｃは、例えば多結晶シリコン（ｐ−Ｓｉ）層である。さらに、ＴＦＴ１０Ｃは、結晶質半導体層３０Ｃ上に形成され、例えば二酸化シリコン層または窒化シリコン層から形成された第３絶縁層（ゲート絶縁層）２３を備える。結晶質半導体層３０Ｃは第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを有し、さらにチャネル領域３３Ｃ、ソース領域３４Ｃおよびドレイン領域３５Ｃを有する。第１低濃度領域３１Ｃはチャネル領域３３Ｃとソース領域３４Ｃとの間に形成され、第２低濃度領域３２Ｃはチャネル領域３３Ｃとドレイン領域３５Ｃとの間に形成されている。ソース領域３４Ｃおよびドレイン領域３５Ｃは、ｎ型不純物を有する。第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃは、ソース領域３４Ｃおよびドレイン領域３５Ｃのｎ型不純物の濃度より低い濃度でｎ型不純物を有する。第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃは、ＬＤＤ領域（ｎ^-領域）である。さらに、ＴＦＴ１０Ｃは、第３絶縁層２３上に形成されたゲート電極５１を備える。さらに、ＴＦＴ１０Ｃは、ゲート電極５１を覆うように形成された第４絶縁層（層間絶縁層）２４と、第４絶縁層２４上に形成されソース領域３４Ｃに接続されたソース電極５２、および第４絶縁層２４上に形成されチャネル領域３５Ｃに接続されたドレイン電極５３を有する。第４絶縁層２４は、例えば二酸化シリコン（ＳｉＯ₂）から形成される。ゲート電極５１、ソース電極５２、ドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。 The TFT 10 C is formed on an insulating substrate (for example, a glass substrate) 11. The TFT 10C includes a first insulating layer 21 made of, for example, silicon nitride (SiN _x ), and a second insulating layer 22 formed on the first insulating layer 21 and made of, for example, silicon dioxide (SiO ₂ ). Further, the TFT 10 C includes a crystalline semiconductor layer 30 C formed on the second insulating layer 22. The crystalline semiconductor layer 30C is, for example, a polycrystalline silicon (p-Si) layer. Further, the TFT 10C includes a third insulating layer (gate insulating layer) 23 formed on the crystalline semiconductor layer 30C and formed of, for example, a silicon dioxide layer or a silicon nitride layer. The crystalline semiconductor layer 30C includes a first low concentration region 31C and a second low concentration region 32C, and further includes a channel region 33C, a source region 34C, and a drain region 35C. The first low concentration region 31C is formed between the channel region 33C and the source region 34C, and the second low concentration region 32C is formed between the channel region 33C and the drain region 35C. The source region 34C and the drain region 35C have n-type impurities. The first low-concentration region 31C and the second low-concentration region 32C have n-type impurities at a concentration lower than the concentration of n-type impurities in the source region 34C and the drain region 35C. The first low concentration region 31C and the second low concentration region 32C are LDD regions (n ⁻ regions). Further, the TFT 10 C includes a gate electrode 51 formed on the third insulating layer 23. Further, the TFT 10C includes a fourth insulating layer (interlayer insulating layer) 24 formed so as to cover the gate electrode 51, a source electrode 52 formed on the fourth insulating layer 24 and connected to the source region 34C, and a fourth A drain electrode 53 is formed on the insulating layer 24 and connected to the channel region 35C. The fourth insulating layer 24 is made of, for example, silicon dioxide (SiO ₂ ). The gate electrode 51, the source electrode 52, and the drain electrode 53 can be formed using, for example, any one of refractory metals W, Ta, Ti, Mo, or an alloy material thereof.

次に、本実施形態の半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device of this embodiment will be described.

本実施形態の半導体装置の製造方法は、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃを有する半導体装置の製造方法であって、絶縁基板（例えばガラス基板）１１上に非晶質半導体層（例えばａ−Ｓｉ層）３０ａを形成する工程ａと、第１の濃度で第１不純物（例えばｎ型不純物）を非晶質半導体層３０ａにドーピングする工程ｂと、工程ｂの後に非晶質半導体層３０ａを結晶化することによって結晶質半導体層（たとえばｐ−Ｓｉ層）３０Ａを形成する工程ｃと、第１の濃度より高い第２の濃度で第１不純物を結晶質半導体層３０Ａにドーピングすることによって、ソース領域３４Ａおよびドレイン領域３５Ａを形成する工程ｄとを包含する。 The method for manufacturing a semiconductor device according to this embodiment is a method for manufacturing a semiconductor device having TFTs 10A, 10B, and 10C, and includes an amorphous semiconductor layer (for example, an a-Si layer) 30a on an insulating substrate (for example, a glass substrate) 11. Forming step a, doping the amorphous semiconductor layer 30a with a first impurity (eg, n-type impurity) at a first concentration, and crystallizing the amorphous semiconductor layer 30a after the step b. A step c of forming a crystalline semiconductor layer (for example, p-Si layer) 30A by doping, and doping the crystalline semiconductor layer 30A with a first impurity at a second concentration higher than the first concentration, thereby providing a source region 34A and A step d of forming the drain region 35A.

この方法によると、ＧＯＬＤ構造を有するＴＦＴが得られ、ＴＦＴの信頼性が高まる。また、工程ｂにおいて第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成する第１不純物のドーピングをフォトマスクによらないで行うことができる。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成する第１不純物がドーピングされた後に、非晶質半導体層３０ａが結晶化されるので第１低濃度領域３１Ａおよび第２低濃度領域３２Ａの結晶性が高い。また、欠陥準位が少なく、ＴＦＴオフ時のリーク電流を低減できる。 According to this method, a TFT having a GOLD structure is obtained, and the reliability of the TFT is increased. Further, in the step b, the first impurity doping for forming the first low concentration region 31A and the second low concentration region 32A can be performed without using a photomask. In addition, since the amorphous semiconductor layer 30a is crystallized after doping the first impurity forming the first low concentration region 31A and the second low concentration region 32A, the first low concentration region 31A and the second low concentration region The crystallinity of the region 32A is high. In addition, there are few defect levels, and the leakage current when the TFT is off can be reduced.

次に、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃを有するＴＦＴ基板１００の製造方法を具体的に説明する。 Next, a method for manufacturing the TFT substrate 100 having the TFTs 10A, 10B, and 10C will be specifically described.

図２（ａ）に示すように、絶縁基板（例えばガラス基板）１１上に例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば窒化シリコン（ＳｉＮ_X）から形成された第１絶縁層２１および第１絶縁層２１上に例えば二酸化シリコン（ＳｉＯ₂）から形成された第２絶縁層２２をそれぞれ５０ｎｍ以上１００ｎｍ以下の範囲の厚さで形成する。続けて、プラズマＣＶＤ法やスパッタ法などの公知の方法で第２絶縁層２２上に非晶質半導体層（例えばａ−Ｓｉ層）３０ａを形成する。非晶質半導体層３０ａの厚さは、４０ｎｍ以上１００ｎｍ以下である。 As shown in FIG. 2A, a first insulating layer 21 and a first insulating layer, which are formed of, for example, silicon nitride (SiN _x ) on an insulating substrate (eg, glass substrate) 11 by, eg, CVD (Chemical Vapor Deposition) method. A second insulating layer 22 made of, for example, silicon dioxide (SiO ₂ ) is formed on the layer 21 with a thickness in the range of 50 nm to 100 nm. Subsequently, an amorphous semiconductor layer (for example, an a-Si layer) 30a is formed on the second insulating layer 22 by a known method such as a plasma CVD method or a sputtering method. The thickness of the amorphous semiconductor layer 30a is not less than 40 nm and not more than 100 nm.

次に、図２（ｂ）に示すように、ｎ型不純物ｎ１（例えば濃度１×１０¹¹ｃｍ^-2以上１×１０¹³ｃｍ^-2以下）を非晶質半導体層３０ａの全面に公知の方法でドーピングする。このとき、フォトマスクを使用しない。これによりｎ型非晶質半導体層３０ａ’が形成される。 Next, as shown in FIG. 2B, an n-type impurity n1 (for example, a concentration of 1 × 10 ¹¹ cm ⁻² or more and 1 × 10 ¹³ cm ⁻² or less) is applied to the entire surface of the amorphous semiconductor layer 30a by a known method. Doping with. At this time, no photomask is used. As a result, an n-type amorphous semiconductor layer 30a ′ is formed.

次に、図２（ｃ）に示すように、絶縁基板１１上のｎ型非晶質半導体層３０ａ’の全面にレーザー光Ｌ１を照射する。このときレーザー光Ｌ１は、例えば波長３０８ｎｍのＸｅＣｌ、波長３５１ｎｍのＸｅＦまたは波長２４８ｎｍのＫｒＦ等のエキシマレーザー光や波長５００ｎｍのＹＡＧレーザー光や半導体レーザー等の固体レーザー光を使用し得る。これにより、ｎ型非晶質半導体層３０ａ’は結晶化され、ｎ型結晶質半導体層（例えばｐ−Ｓｉ層）３０が形成される。ｎ型結晶質半導体層３０の厚さは、４０ｎｍ以上１００ｎｍ以下である。このとき、レーザー光Ｌ１を照射する前に、例えば公知のエッチング方法によりｎ型非晶質半導体層３０ａ’の表面に自然に形成された酸化膜を除去しておくと、ｎ型非晶質半導体層３０ａ’の表面の粗さを低減させることができる。 Next, as shown in FIG. 2C, the entire surface of the n-type amorphous semiconductor layer 30a 'on the insulating substrate 11 is irradiated with laser light L1. At this time, as the laser light L1, for example, excimer laser light such as XeCl having a wavelength of 308 nm, XeF having a wavelength of 351 nm, or KrF having a wavelength of 248 nm, or solid laser light such as a YAG laser light having a wavelength of 500 nm or a semiconductor laser can be used. As a result, the n-type amorphous semiconductor layer 30 a ′ is crystallized, and an n-type crystalline semiconductor layer (for example, p-Si layer) 30 is formed. The n-type crystalline semiconductor layer 30 has a thickness of 40 nm to 100 nm. At this time, if the oxide film naturally formed on the surface of the n-type amorphous semiconductor layer 30a ′ is removed by, for example, a known etching method before the laser beam L1 is irradiated, the n-type amorphous semiconductor is removed. The surface roughness of the layer 30a ′ can be reduced.

次に、図２（ｄ）に示すように、ｎ型結晶質半導体層３０を島状にパターニングし、それぞれＴＦＴ１０Ａ、１０Ｂ、１０Ｃに対応するｎ型結晶質半導体層３０Ａ、３０Ｂ、３０Ｃを形成する。ここまでは、ＴＦＴ１０Ａ、１０Ｂおよび１０Ｃに共通の製造工程である。 Next, as shown in FIG. 2D, the n-type crystalline semiconductor layer 30 is patterned in an island shape to form n-type crystalline semiconductor layers 30A, 30B, and 30C corresponding to the TFTs 10A, 10B, and 10C, respectively. . Up to this point, the manufacturing process is common to the TFTs 10A, 10B, and 10C.

次にＴＦＴ１０Ａ、１０Ｂおよび１０Ｃのその後の製造工程を個別に説明する。 Next, the subsequent manufacturing steps of the TFTs 10A, 10B and 10C will be individually described.

最初に、ＴＦＴ１０Ａの製造工程を説明する。 First, the manufacturing process of the TFT 10A will be described.

図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ａ上に形成した後、チャネル領域３３Ａとなる領域以外を覆うように形成されたフォトレジスト７１ａをマスクとして、ｐ型不純物ｐ１（例えば濃度１×１０¹¹ｃｍ^-2以上１×１０¹³ｃｍ^-2以下）をドーピングする。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。これにより、チャネル領域３３Ａが形成される。その後フォトレジスト７１ａを除去する。 As shown in FIG. 2E, after the third insulating layer (gate insulating layer) 23 is formed on the crystalline semiconductor layer 30A, a photoresist 71a formed so as to cover a region other than the region to be the channel region 33A is formed. As a mask, a p-type impurity p1 (for example, a concentration of 1 × 10 ¹¹ cm ⁻² or more and 1 × 10 ¹³ cm ⁻² or less) is doped. The thickness of the third insulating layer 23 is, for example, not less than 10 nm and not more than 200 nm. Thereby, a channel region 33A is formed. Thereafter, the photoresist 71a is removed.

次に、図２（ｆ）に示すように、ｐ型不純物ｐ２（例えば濃度１×１０¹¹ｃｍ^-2以上１×１０¹³ｃｍ^-2以下）を結晶質半導体層３０Ａの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ａを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。 Next, as shown in FIG. 2F, a p-type impurity p2 (for example, a concentration of 1 × 10 ¹¹ cm ⁻² or more and 1 × 10 ¹³ cm ⁻² or less) is doped on the entire surface of the crystalline semiconductor layer 30A. The third insulating layer (gate insulating layer) 23 may be formed after doping the p-type impurity p1 and removing the photoresist 71a, and may be formed after doping the p-type impurity p2.

次に、図３（ａ）に示すように、公知の方法により第３絶縁層（ゲート絶縁層）２３上にゲート電極５１を形成する。ゲート電極５１は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料の何れかを用いて形成され得る。ゲート電極５１の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。 Next, as shown in FIG. 3A, a gate electrode 51 is formed on the third insulating layer (gate insulating layer) 23 by a known method. The gate electrode 51 can be formed using any one of refractory metals W, Ta, Ti, Mo, or alloy materials thereof. The thickness of the gate electrode 51 is, for example, not less than 300 nm and not more than 600 nm.

次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２（例えば濃度１×１０¹¹ｃｍ^-2以上１×１０¹⁴ｃｍ^-2以下）を結晶質半導体層３０Ａにドーピングする。このとき、ｎ型不純物ｎ２がゲート電極５１によってドーピングされていない領域のうちチャネル領域３３Ａ以外の領域が、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａ（ＬＤＤ領域）となる。第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、ゲート電極５１に対して自己整合的に形成される。 Next, as shown in FIG. 3B, an n-type impurity n2 (for example, a concentration of 1 × 10 ¹¹ cm) is formed in order to form a first low concentration region 31C and a second low concentration region 32C that will later become LDD regions of the TFT 10C. ^{-2 to} 1 × 10 ¹⁴ cm ⁻² ) is doped into the crystalline semiconductor layer 30A. At this time, regions other than the channel region 33A among the regions where the n-type impurity n2 is not doped by the gate electrode 51 become the first low concentration region 31A and the second low concentration region 32A (LDD region). The first low concentration region 31 A and the second low concentration region 32 A are formed in a self-aligned manner with respect to the gate electrode 51.

次に、図３（ｃ）に示すように、結晶質半導体層３０Ａ上にはマスク（フォトレジスト）を形成することなく、ｎ型不純物ｎ３（例えば濃度１×１０¹³ｃｍ^-2以上１×１０¹⁶ｃｍ^-2以下）を結晶質半導体層３０Ａにドーピングする。ｎ型不純物ｎ３のドーピングにより、ソース領域３４Ａおよびドレイン領域３５Ａ（高濃度領域（ｎ⁺領域））が形成される。ソース領域３４Ａおよびドレイン領域３５Ａは、ゲート電極５１に対して自己整合的に形成される。 Next, as shown in FIG. 3C, an n-type impurity n3 (for example, a concentration of 1 × 10 ¹³ cm ⁻² or more and 1 × 10 6 is formed without forming a mask (photoresist) on the crystalline semiconductor layer 30A. ¹⁶ cm ⁻² or less) is doped into the crystalline semiconductor layer 30A. A source region 34A and a drain region 35A (high concentration region (n ⁺ region)) are formed by doping with the n-type impurity n3. The source region 34A and the drain region 35A are formed in a self-aligned manner with respect to the gate electrode 51.

次に、図３（ｄ）に示すように、マスクとしてフォトレジスト７４を少なくとも結晶質半導体層３０Ａの全面が覆われるように形成し、ＴＦＴ１０Ｂのソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ⁺領域））を形成するためにｐ型不純物ｐ３（例えば濃度１×１０¹³ｃｍ^-2以上１×１０¹⁶ｃｍ^-2以下）をドーピングする。次に、フォトレジスト７４を除去する。 Next, as shown in FIG. 3D, a photoresist 74 is formed as a mask so as to cover at least the entire surface of the crystalline semiconductor layer 30A, and the source region 34B and drain region 35B (high concentration region (p) of the TFT 10B are formed. ^In order to form a ⁺ region)), a p-type impurity p3 (for example, a concentration of 1 × 10 ¹³ cm ⁻² or more and 1 × 10 ¹⁶ cm ⁻² or less) is doped. Next, the photoresist 74 is removed.

次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ₂）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層（ゲート絶縁層）２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３および電極５４を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３および電極５４上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３および電極５４は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。電極５４は引き出し電極であり、例えばソースメタル層に接続される。なお、電極５４を形成しなくてもよい場合もある。 Next, as shown in FIG. 3E, a fourth insulating layer (interlayer insulating layer) 24 is formed by a known method so as to cover the gate electrode 51. The fourth insulating layer 24 is made of, for example, silicon dioxide (SiO ₂ ). The thickness of the fourth insulating layer 24 is, for example, not less than 600 nm and not more than 1000 nm. Thereafter, contact holes are formed in the third insulating layer (gate insulating layer) 23 and the fourth insulating layer 24, and a source electrode 52, a drain electrode 53, and an electrode 54 are formed. Thereafter, a protective layer may be formed on the source electrode 52, the drain electrode 53, and the electrode 54 as necessary. The source electrode 52, the drain electrode 53, and the electrode 54 can be formed using, for example, any one of refractory metals W, Ta, Ti, Mo, or an alloy material thereof. The thicknesses of the source electrode 52 and the drain electrode 53 are, for example, not less than 300 nm and not more than 600 nm. The thickness of the electrode 54 is, for example, not less than 300 nm and not more than 600 nm. The electrode 54 is a lead electrode and is connected to, for example, a source metal layer. In some cases, the electrode 54 may not be formed.

次に、ＴＦＴ１０Ｂの製造方法を説明する。 Next, a manufacturing method of the TFT 10B will be described.

図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ｂ上に形成した後、結晶質半導体層３０Ｂを覆うようにフォトレジスト７１ｂを形成する。次に、ＴＦＴ１０Ａのチャネル領域３３Ａ、および、ＴＦＴ１０Ｃのチャネル領域３３Ｃとなる領域にｐ型不純物ｐ１がドーピングされるが、フォトレジスト７１ｂがマスクとなっているので、結晶質半導体層３０Ｂにｐ型不純物ｐ１はドーピングされない。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。 As shown in FIG. 2E, after the third insulating layer (gate insulating layer) 23 is formed on the crystalline semiconductor layer 30B, a photoresist 71b is formed so as to cover the crystalline semiconductor layer 30B. Next, the p-type impurity p1 is doped in the channel region 33A of the TFT 10A and the channel region 33C of the TFT 10C, but since the photoresist 71b serves as a mask, the p-type impurity is added to the crystalline semiconductor layer 30B. p1 is not doped. The thickness of the third insulating layer 23 is, for example, not less than 10 nm and not more than 200 nm.

次に、図２（ｆ）に示すように、ｐ型不純物ｐ２を結晶質半導体層３０Ｂの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ｂを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。 Next, as shown in FIG. 2F, a p-type impurity p2 is doped on the entire surface of the crystalline semiconductor layer 30B. The third insulating layer (gate insulating layer) 23 may be formed after doping the p-type impurity p1 and removing the photoresist 71b, and may be formed after doping the p-type impurity p2.

次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２をドーピングする。このとき、結晶質半導体層３０Ｂのゲート電極５１に覆われた領域にチャネル領域３３Ｂが形成される。チャネル領域３３Ｂは、ゲート電極５１に対し自己整合的に形成される。 Next, as shown in FIG. 3B, an n-type impurity n2 is doped to form a first low concentration region 31C and a second low concentration region 32C that will later become the LDD regions of the TFT 10C. At this time, the channel region 33B is formed in the region covered with the gate electrode 51 of the crystalline semiconductor layer 30B. The channel region 33B is formed in a self-aligned manner with respect to the gate electrode 51.

次に、図３（ｃ）に示すように、少なくとも結晶質半導体層３０Ｂの全てを覆うようにフォトレジスト７２を形成する。その後、ＴＦＴ１０Ａのソース領域３４Ａおよびドレイン領域３５Ａとなる領域、並びに、ＴＦＴ１０Ｃのソース領域３４Ｃおよびドレイン領域３５Ｃとなる領域を形成するためにｎ型不純物ｎ３がドーピングされるが、フォトレジスト７２により、結晶質半導体層３０Ｂにｎ型不純物ｎ３はドーピングされない。 Next, as shown in FIG. 3C, a photoresist 72 is formed so as to cover at least the entire crystalline semiconductor layer 30B. Thereafter, an n-type impurity n3 is doped to form a region that becomes the source region 34A and the drain region 35A of the TFT 10A and a region that becomes the source region 34C and the drain region 35C of the TFT 10C. The n-type impurity n3 is not doped in the crystalline semiconductor layer 30B.

次に、フォトレジスト７２を除去する。 Next, the photoresist 72 is removed.

次に、図３（ｄ）に示すように、結晶質半導体層３０Ｂにｐ型不純物ｐ３をドーピングする。ｐ型不純物ｐ３のドーピングによって、ソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ⁺領域））が形成される。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ゲート電極５１に対し自己整合的に形成される。 Next, as shown in FIG. 3D, the crystalline semiconductor layer 30B is doped with a p-type impurity p3. By doping with the p-type impurity p3, the source region 34B and the drain region 35B (high concentration region (p ⁺ region)) are formed. The source region 34B and the drain region 35B are formed in a self-aligned manner with respect to the gate electrode 51.

次に、ＴＦＴ１０Ｃの製造方法を説明する。 Next, a manufacturing method of the TFT 10C will be described.

図２（ｅ）に示すように、第３絶縁層（ゲート絶縁層）２３を結晶質半導体層３０Ｃ上に形成した後、チャネル領域３３Ｃとなる領域以外を覆うように形成されたフォトレジスト７１ｃをマスクとして、ｐ型不純物ｐ１をドーピングする。第３絶縁層２３の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。これにより、チャネル領域３３Ｃが形成される。その後フォトレジスト７１ｃを除去する。 As shown in FIG. 2E, after the third insulating layer (gate insulating layer) 23 is formed on the crystalline semiconductor layer 30C, a photoresist 71c formed so as to cover a region other than the region to be the channel region 33C is formed. As a mask, a p-type impurity p1 is doped. The thickness of the third insulating layer 23 is, for example, not less than 10 nm and not more than 200 nm. Thereby, the channel region 33C is formed. Thereafter, the photoresist 71c is removed.

次に、図２（ｆ）に示すように、ｐ型不純物ｐ２を結晶質半導体層３０Ｃの全面にドーピングする。また、第３絶縁層（ゲート絶縁層）２３は、ｐ型不純物ｐ１をドーピングしフォトレジスト７１ｃを除去した後に形成され、また、ｐ型不純物ｐ２をドーピングした後に形成され得る。 Next, as shown in FIG. 2F, a p-type impurity p2 is doped on the entire surface of the crystalline semiconductor layer 30C. The third insulating layer (gate insulating layer) 23 may be formed after doping the p-type impurity p1 and removing the photoresist 71c, and may be formed after doping the p-type impurity p2.

次に、図３（ｂ）に示すように、後にＴＦＴ１０ＣのＬＤＤ領域となる第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃを形成するためにｎ型不純物ｎ２を結晶質半導体層３０Ｃにドーピングする。 Next, as shown in FIG. 3B, the crystalline semiconductor layer 30C is doped with an n-type impurity n2 in order to form a first low-concentration region 31C and a second low-concentration region 32C that will later become the LDD regions of the TFT 10C. To do.

次に、図３（ｃ）に示すように、結晶質半導体層３０Ｃの第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃとなる領域上にフォトレジスト７３を形成する。その後、ｎ型不純物ｎ３を結晶質半導体層３０Ｃにドーピングする。ｎ型不純物ｎ３のドーピングにより、ソース領域３４Ｃおよびドレイン領域３５Ｃ（高濃度領域（ｎ⁺領域））が形成される。また、フォトレジスト７３で覆われた結晶質半導体層３０Ｃに第１低濃度領域３１Ｃおよび第２低濃度領域３２Ｃが形成される。 Next, as shown in FIG. 3C, a photoresist 73 is formed on the regions that become the first low concentration region 31C and the second low concentration region 32C of the crystalline semiconductor layer 30C. Thereafter, the crystalline semiconductor layer 30C is doped with an n-type impurity n3. Source region 34C and drain region 35C (high concentration region (n ⁺ region)) are formed by doping with n-type impurity n3. Further, the first low concentration region 31C and the second low concentration region 32C are formed in the crystalline semiconductor layer 30C covered with the photoresist 73.

次に、図３（ｄ）に示すように、マスクとしてフォトレジスト７５を少なくとも結晶質半導体層３０Ｃの全面が覆われるように形成する。その後、ＴＦＴ１０Ｂのソース領域３４Ｂおよびドレイン領域３５Ｂ（高濃度領域（ｐ⁺領域））を形成するためにｐ型不純物ｐ３がドーピングされる。しかしながら、結晶質半導体層３０Ｃの全面がフォトレジスト７５に覆われているので、結晶質半導体層３０Ｃに、ｐ型不純物ｐ３はドーピングされない。 Next, as shown in FIG. 3D, a photoresist 75 is formed as a mask so as to cover at least the entire surface of the crystalline semiconductor layer 30C. Thereafter, a p-type impurity p3 is doped to form a source region 34B and a drain region 35B (high concentration region (p ⁺ region)) of the TFT 10B. However, since the entire surface of the crystalline semiconductor layer 30C is covered with the photoresist 75, the crystalline semiconductor layer 30C is not doped with the p-type impurity p3.

次に、フォトレジスト７５を除去する。 Next, the photoresist 75 is removed.

次に、図３（ｅ）に示すように、ゲート電極５１を覆うように第４絶縁層（層間絶縁層）２４を公知の方法で形成する。第４絶縁層２４は例えば二酸化シリコン（ＳｉＯ₂）から形成される。第４絶縁層２４の厚さは、例えば６００ｎｍ以上１０００ｎｍ以下である。その後、第３絶縁層２３および第４絶縁層２４にコンタクトホールを形成し、ソース電極５２、ドレイン電極５３を形成する。その後、必要に応じてソース電極５２、ドレイン電極５３上に保護層を形成してもよい。ソース電極５２、ドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料の何れかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば３００ｎｍ以上６００ｎｍ以下である。 Next, as shown in FIG. 3E, a fourth insulating layer (interlayer insulating layer) 24 is formed by a known method so as to cover the gate electrode 51. The fourth insulating layer 24 is made of, for example, silicon dioxide (SiO ₂ ). The thickness of the fourth insulating layer 24 is, for example, not less than 600 nm and not more than 1000 nm. Thereafter, contact holes are formed in the third insulating layer 23 and the fourth insulating layer 24, and a source electrode 52 and a drain electrode 53 are formed. Thereafter, a protective layer may be formed on the source electrode 52 and the drain electrode 53 as necessary. The source electrode 52 and the drain electrode 53 can be formed using, for example, any one of refractory metals W, Ta, Ti, Mo, or an alloy material thereof. The thicknesses of the source electrode 52 and the drain electrode 53 are, for example, not less than 300 nm and not more than 600 nm.

このように半導体装置を製造することにより、ＧＯＬＤ構造を有するＴＦＴ１０Ａが得られ、ＴＦＴ１０ＢおよびＴＦＴ１０Ｃと共にモノリシックに製造し得る。また、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａは、自己整合的に形成されるので、第１低濃度領域３１Ａおよび第２低濃度領域３２Ａを形成するための不純物（例えばリン（Ｐ））ｎ２のドーピングにフォトマスクは必要ない。不純物（例えばリン（Ｐ））ｎ１をドーピングした後に非晶質半導体層３０ａ（ｎ型非晶質半導体層３０ａ’）を結晶化させるので第１および第２低濃度領域３１Ａおよび３２Ａの結晶性が高く、欠陥準位が少なくなるのでＴＦＴオフ時のリーク電流を低減させることができる。 By manufacturing the semiconductor device in this way, the TFT 10A having the GOLD structure can be obtained, and can be manufactured monolithically together with the TFT 10B and the TFT 10C. In addition, since the first low concentration region 31A and the second low concentration region 32A are formed in a self-aligned manner, impurities (for example, phosphorus (P) for forming the first low concentration region 31A and the second low concentration region 32A are formed. )) No photomask is required for doping n2. Since the amorphous semiconductor layer 30a (n-type amorphous semiconductor layer 30a ′) is crystallized after doping the impurity (for example, phosphorus (P)) n1, the crystallinity of the first and second low-concentration regions 31A and 32A is increased. Since the defect level is high, the leakage current when the TFT is off can be reduced.

本発明の適用範囲は極めて広く、ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成された回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。 The applicable range of the present invention is extremely wide, and it can be applied to a semiconductor device provided with a TFT or an electronic device in any field having such a semiconductor device. For example, a circuit or a pixel portion formed by implementing the present invention can be used for an active matrix liquid crystal display device or an organic EL display device. Such a display device can be used for a display screen of a mobile phone or a portable game machine, a monitor of a digital camera, or the like. Therefore, the present invention can be applied to all electronic devices in which a liquid crystal display device or an organic EL display device is incorporated.

１０Ａ、１０Ｂ、１０ＣＴＦＴ
１１絶縁基板
２１、２２、２３、２４絶縁層
３０ａ非晶質半導体層
３０Ａ、３０Ｂ、３０Ｃ結晶質半導体層
３３Ａ、３３Ｂ、３３Ｃチャネル領域
３４Ａ、３４Ｂ、３４Ｃソース領域
３５Ａ、３５Ｂ、３５Ｃドレイン領域
５１ゲート電極
５２ソース電極
５３ドレイン電極
５４電極
７１ａ、７１ｂ、７１ｃ、７２、７３、７４、７５フォトレジスト
１００ＴＦＴ基板 10A, 10B, 10C TFT
11 Insulating substrate 21, 22, 23, 24 Insulating layer 30a Amorphous semiconductor layer 30A, 30B, 30C Crystalline semiconductor layer 33A, 33B, 33C Channel region 34A, 34B, 34C Source region 35A, 35B, 35C Drain region 51 Gate Electrode 52 Source electrode 53 Drain electrode 54 Electrode 71a, 71b, 71c, 72, 73, 74, 75 Photoresist 100 TFT substrate

Claims

絶縁基板と、
前記絶縁基板に支持された、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、
前記チャネル領域の導電性を制御するゲート電極とを備える半導体装置であって、
前記半導体層は、前記チャネル領域と前記ソース領域との間に形成された第１低濃度領域、および、前記チャネル領域と前記ドレイン領域との間に形成された第２低濃度領域を有し、
前記チャネル領域、前記第１および第２低濃度領域、前記ソース領域ならびに前記ドレイン領域は、第１不純物を有し、
前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、等しく、
前記チャネル領域、前記第１および第２低濃度領域の前記第１不純物の濃度は、前記ソース領域および前記ドレイン領域の前記第１不純物の濃度より小さく、
前記ゲート電極は前記第１および第２低濃度領域の全部を覆うように形成されている、半導体装置。 An insulating substrate;
A semiconductor layer including a channel region, a source region, and a drain region supported by the insulating substrate;
A semiconductor device comprising a gate electrode for controlling conductivity of the channel region,
The semiconductor layer has a first low concentration region formed between the channel region and the source region, and a second low concentration region formed between the channel region and the drain region,
The channel region, the first and second low concentration regions, the source region and the drain region have a first impurity,
The concentration of the first impurity in the channel region, the first and second low concentration regions is equal,
The concentration of the first impurity in the channel region, the first and second low concentration regions is lower than the concentration of the first impurity in the source region and the drain region,
The semiconductor device, wherein the gate electrode is formed so as to cover all of the first and second low concentration regions.

前記第１不純物は、ｎ型不純物である請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first impurity is an n-type impurity.

前記チャネル領域は、前記第１不純物と異なる導電型の第２不純物をさらに有する請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the channel region further includes a second impurity having a conductivity type different from that of the first impurity.

請求項１から３のいずれかに記載の半導体装置を有する表示装置。 A display device comprising the semiconductor device according to claim 1.

請求項１から３のいずれかに記載の半導体装置の製造方法であって、
前記絶縁基板上に非晶質半導体層を形成する工程ａと、
第１の濃度で前記第１不純物を前記非晶質半導体層にドーピングする工程ｂと、
前記工程ｂの後に前記非晶質半導体層を結晶化することによって結晶質半導体層を形成する工程ｃと、
前記第１の濃度より高い第２の濃度で前記第１不純物を前記結晶質半導体層にドーピングすることによって、前記ソース領域および前記ドレイン領域を形成する工程ｄとを包含する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 1 to 3,
Forming an amorphous semiconductor layer on the insulating substrate;
Doping the amorphous semiconductor layer with the first impurity at a first concentration; b
Forming a crystalline semiconductor layer by crystallizing the amorphous semiconductor layer after the step b;
A step d of forming the source region and the drain region by doping the crystalline semiconductor layer with the first impurity at a second concentration higher than the first concentration. .