JP2011185749A - 半導体集積回路 - Google Patents

Abstract

【課題】低規模で、かつＳＮ比が劣化することのない、物理量を検出する半導体集積回路を提供する。
【解決手段】増幅器６は、第１入力用スイッチトキャパシタ回路２の差動出力端子と接続される第１の差動入力端子と、第２入力用スイッチトキャパシタ回路４の差動出力端子と接続される第２の差動入力端子とを含み、第１の差動入力端子および第２の差動入力端子から入力される二対の差動信号ＶＩＰ，ＶＩＮ、ＶＩＰ２，ＶＩＮ２を加算増幅して出力する。第１の相補積分用キャパシタＣＦ１Ｐ，ＣＦ１Ｎは、第１の入力用スイッチトキャパシタ回路２の差動出力端子と増幅器６の差動出力端子とに接続される。第２の相補積分用キャパシタＣＦ２Ｐ，ＣＦ２Ｎは、第２の入力用スイッチトキャパシタ回路４の差動出力端子と増幅器６の差動出力端子とに接続される。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に物理量を検出するための半導体集積回路に関する。

近年、モバイル機器などにおいて、容量センサ素子を用いた加速度センサが用いられている。

たとえば、特許文献１に記載のセンサユニットは、Ｘ，Ｙ，Ｚ軸方向にそれぞれ沿った加速度値Ａｘ，Ａｙ，Ａｚを検出する加速度センサ１に接続されている。センサユニットは、加速度値Ａｘ，Ａｙ，Ａｚをそれぞれ補正するための温度係数値ＴＣｘ，ＴＣｙ，ＴＣｚを順次生成するＴＣＯ回路と、それら温度係数値ＴＣｘ，ＴＣｙ，ＴＣｚのうちの対応する１つを用いて加速度値Ａｘ，Ａｙ，Ａｚを順次補正して、加速度信号Ｘｏｕｔ，Ｙｏｕｔ，Ｚｏｕｔを生成する出力回路とを含む。

特開２００９−２００９４号公報

しかしながら、特許文献１のセンサユニットでは、補正回路はオペアンプを備えることが必要であり、回路面積が大きくなる。さらに、オペアンプを追加することによってノイズの経路が増えて、ＳＮ（Signal to Noise）比が劣化する問題がある。

それゆえに、本発明の目的は、低規模で、かつＳＮ比が劣化することのない、物理量を検出する半導体集積回路を提供することである。

上記課題を解決するために、本発明は、物理量を検出する半導体集積回路であって、第１の入力差動信号を受ける第１の入力用スイッチトキャパシタ回路と、第２の入力差動信号を受ける第２の入力用スイッチトキャパシタ回路と、第１の入力用スイッチトキャパシタ回路の差動出力端子と接続される第１の差動入力端子と、第２の入力用スイッチトキャパシタ回路の差動出力端子と接続される第２の差動入力端子とを含み、第１の差動入力端子および第２の差動入力端子から入力される二対の差動信号を加算増幅して出力する増幅器と、第１の入力用スイッチトキャパシタ回路の差動出力端子と増幅器の差動出力端子とに接続される第１の相補積分用キャパシタと、第２の入力用スイッチトキャパシタ回路の差動出力端子と増幅器の差動出力端子とに接続される第２の相補積分用キャパシタとを備える。

本発明の物理量を検出する半導体集積回路によれば、回路面積を大きくすることなく、ＳＮ比の劣化を抑えることができる。

本発明の実施形態のスイッチトキャパシタ積分器を表わす図である。 図１の増幅器の回路図である。 従来のスイッチトキャパシタ積分器を表わす図である。 第２の実施形態のスイッチトキャパシタ積分器の構成を表わす図である。 第３の実施形態のΔΣ変調器の構成を表わす図である。 第３の実施形態の変形例のΔΣ変調器の構成を表わす図である。 第４の実施形態のＣＶ−ΔΣ変調器の構成を表わす図である。 第４の実施形態の変形例のＣＶ−ΔΣ変調器の構成を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の実施形態のスイッチトキャパシタ積分器を表わす図である。

図１を参照して、このスイッチトキャパシタ積分器は、第１入力用スイッチトキャパシタ回路２と、第２入力用スイッチトキャパシタ回路４と、増幅器６と、１対の第１の相補積分用キャパシタＣＦ１Ｐ，ＣＦ１Ｎと、１対の第２の相補積分用キャパシタＣＦ２Ｐ，ＣＦ２Ｎとを備える。

第１入力用スイッチトキャパシタ回路２には、容量センサなどのハイインピーダンス(数MΩ)の出力値が第１の入力差動信号ＶＩＰ，ＶＩＮとして入力される。

第２入力用スイッチトキャパシタ回路４には、容量センサの出力値を補正するためのＤＡＣ（Digital Analog Converter）などから出力される低インピーダンスの補正値(数十Ω〜数十kΩ)が第２の入力差動信号ＶＩＰ２，ＶＩＮ２として入力される。

（第１入力用スイッチトキャパシタ回路）
第１入力用スイッチトキャパシタ回路２は、第１の入力用相補キャパシタＣ１Ｐ，Ｃ１Ｎと、１対の第１の相補スイッチＳ１Ｐ，Ｓ１Ｎと、１対の第２の相補スイッチＳ２Ｐ，Ｓ２Ｎと、１対の第３の相補スイッチＳ３Ｐ，Ｓ３Ｎと、１対の第４の相補スイッチＳ４Ｐ，Ｓ４Ｎとを備える。これらの相補スイッチは、ＭＯＳトランジスタで構成される。

第１の正側スイッチＳ１Ｐは、制御端子に第２の制御信号Ｐ２が入力され、第１の入力用正側キャパシタＣ１Ｐの第１の端子と、第１の入力差動信号の正側信号ＶＩＰを受ける入力端子との間に設けられる。

第１の負側スイッチＳ１Ｎは、制御端子に第２の制御信号Ｐ２が入力され、第１の入力用負側キャパシタＣ１Ｎの第１の端子と、第１の入力差動信号の負側信号ＶＩＮを受ける入力端子との間に設けられる。

第２の正側スイッチＳ２Ｐは、制御端子に第１の制御信号Ｐ１が入力され、第１の入力用正側キャパシタＣ１Ｐの第１の端子と、グランド電源ＶＳＳとの間に設けられる。

第２の負側スイッチＳ２Ｎは、制御端子に第１の制御信号Ｐ１が入力され、第１の入力用負側キャパシタＣ１Ｎの第１の端子と、グランド電源ＶＳＳとの間に設けられる。

第３の正側スイッチＳ３Ｐは、制御端子に第２の制御信号Ｐ２が入力され、第１の入力用正側キャパシタＣ１Ｐの第２の端子と、グランド電源ＶＳＳとの間に設けられる。

第３の負側スイッチＳ３Ｎは、制御端子に第２の制御信号Ｐ２が入力され、第１の入力用負側キャパシタＣ１Ｎの第２の端子と、グランド電源ＶＳＳとの間に設けられる。

第４の正側スイッチＳ４Ｐは、制御端子に第１の制御信号Ｐ１が入力され、第１の入力用正側キャパシタＣ１Ｐの第２の端子と、第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰを出力する出力端子との間に設けられる。

第４の負側スイッチＳ４Ｎは、制御端子に第１の制御信号Ｐ１が入力され、第１の入力用負側キャパシタＣ１Ｎの第２の端子と、第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰを出力する出力端子との間に設けられる。

（第２入力用スイッチトキャパシタ回路）
第２入力用スイッチトキャパシタ回路４は、第２の入力用相補キャパシタＣ２Ｐ，Ｃ２Ｎと、１対の第５の相補スイッチＳ５Ｐ，Ｓ５Ｎと、１対の第６の相補スイッチＳ６Ｐ，Ｓ６Ｎと、１対の第７の相補スイッチＳ７Ｐ，Ｓ７Ｎと、１対の第８の相補スイッチＳ８Ｐ，Ｓ８Ｎとを備える。

第５の正側スイッチＳ５Ｐは、制御端子に第２の制御信号Ｐ２が入力され、第２の入力用正側キャパシタＣ２Ｐの第１の端子と、第２の入力差動信号の正側信号ＶＩＰ２を受ける入力端子との間に設けられる。

第５の負側スイッチＳ５Ｎは、制御端子に第２の制御信号Ｐ２が入力され、第２の入力用負側キャパシタＣ２Ｎの第１の端子と、第２の入力差動信号の負側信号ＶＩＮ２を受ける入力端子との間に設けられる。

第６の正側スイッチＳ６Ｐは、制御端子に第１の制御信号Ｐ１が入力され、第２の入力用正側キャパシタＣ２Ｐの第１の端子と、グランドとの間に設けられる。

第６の負側スイッチＳ６Ｎは、制御端子に第１の制御信号Ｐ１が入力され、第２の入力用負側キャパシタＣ２Ｎの第１の端子と、グランドとの間に設けられる。

第７の正側スイッチＳ７Ｐは、制御端子に第２の制御信号Ｐ２が入力され、第２の入力用正側キャパシタＣ２Ｐの第２の端子と、グランドとの間に設けられる。

第７の負側スイッチＳ７Ｎは、制御端子に第２の制御信号Ｐ２が入力され、第２の入力用負側キャパシタＣ２Ｎの第２の端子と、グランドとの間に設けられる。

第８の正側スイッチＳ８Ｐは、制御端子に第１の制御信号Ｐ１が入力され、第２の入力用正側キャパシタＣ２Ｐの第２の端子と、第２の転送差動信号の正側信号ＶＩＰ２＿ＡＭＰを出力する出力端子との間に設けられる。

第８の負側スイッチＳ８Ｎは、制御端子に第１の制御信号Ｐ１が入力され、第２の入力用負側キャパシタＣ２Ｎの第２の端子と、第２の転送差動信号の負側信号ＶＩＮ２＿ＡＭＰを出力する出力端子との間に設けられる。

（増幅器）
増幅器６は、第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰと、第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰと、第２の転送差動信号の正側信号ＶＩＰ２＿ＡＭＰと、第２の転送差動信号の負側信号ＶＩＮ２＿ＡＭＰとを受けて、これら２対の差動信号を加算増幅して、１対の増幅差動信号ＶＯＰ，ＶＯＮを出力する。

（第１の相補積分用キャパシタ）
第１の正側積分用キャパシタＣＦ１Ｐは、増幅器６の第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰを入力する入力端子（第１入力用スイッチトキャパシタ回路２の差動出力端子の一方）と、増幅器６の増幅差動信号の正側信号ＶＯＰを出力する出力端子との間に設けられる。

第１の負側積分用キャパシタＣＦ１Ｎは、増幅器６の第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰを入力する入力端子（第１入力用スイッチトキャパシタ回路２の差動出力端子の他方）と、増幅器６の増幅差動信号の負側信号ＶＯＮを出力する出力端子との間に設けられる。

（第２の相補積分用キャパシタ）
第２の正側積分用キャパシタＣＦ２Ｐは、増幅器６の第２の転送差動信号の正側信号ＶＩＰ２＿ＡＭＰを入力する入力端子（第２入力用スイッチトキャパシタ回路４の差動出力端子の一方）と、増幅器６の増幅差動信号の正側信号ＶＯＰを出力する出力端子との間に設けられる。

第２の負側積分用キャパシタＣＦ２Ｎは、増幅器６の第２の転送差動信号の負側信号ＶＩＮ２＿ＡＭＰを入力する入力端子（第２入力用スイッチトキャパシタ回路４の差動出力端子の他方）と、増幅器６の増幅差動信号の負側信号ＶＯＮを出力する出力端子との間に設けられる。

図２は、図１の増幅器の回路図である。
図２を参照して、この増幅器６は、第１の入力用電流源ＩＰＣ１と、第２の入力用電流源ＩＰＣ４と、合流用差動電流源ＩＮＣ１，ＩＮＣ２と、出力用差動電流源ＩＰＣ２，ＩＰＣ３と、１対の第１の入力用ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２と、１対の第２の入力用ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４と、１対の折返し用ＮチャネルＭＯＳトランジスタＭＮＣ１，ＭＮＣ２とを備える。

第１の入力用電流源ＩＰＣ１と、第２の入力用電流源ＩＰＣ４は、電源（ＶＤＤ）と接続する。

第１の入力用ＰチャネルＭＯＳトランジスタＭＰ１は、第１の入力用電流源ＩＰＣ１とノードＮ１との間に設けられ、ゲートに第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰが入力される。

第１の入力用ＰチャネルＭＯＳトランジスタＭＰ２は、第１の入力用電流源ＩＰＣ１とノードＮ２との間に設けられ、ゲートに第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰが入力される。

第２の入力用ＰチャネルＭＯＳトランジスタＭＰ３は、第２の入力用電流源ＩＰＣ４とノードＮ１との間に設けられ、ゲートに第２の転送差動信号の正側信号ＶＩＰ２＿ＡＭＰが入力される。

第２の入力用ＰチャネルＭＯＳトランジスタＭＰ４は、第２の入力用電流源ＩＰＣ４とノードＮ２との間に設けられ、ゲートに第２の転送差動信号の負側信号ＶＩＮ２＿ＡＭＰが入力される。

折返し用ＮチャネルＭＯＳトランジスタＭＮＣ１は、ノードＮ１と出力端子ＯＵＴＰとの間に設けられ、ゲートにバイアス電圧ＶＢＮ１が入力され、フォールデッドカスコード構成の増幅器となる。

折返し用ＮチャネルＭＯＳトランジスタＭＮＣ２は、ノードＮ２と出力端子ＯＵＴＮとの間に設けられ、ゲートにバイアス電圧ＶＢＮ１が入力されゲートにバイアス電圧ＶＢＮ１が入力され、フォールデッドカスコード構成の増幅器となる。

合流用電流源ＩＮＣ１は、グランドとノードＮ１との間に設けられる。
合流用電流源ＩＮＣ２は、グランドとノードＮ２との間に設けられる。

出力用電流源ＩＰＣ２は、電源（ＶＤＤ）と出力端子ＯＵＴＰとの間に設けられる。
出力用電流源ＩＰＣ３は、電源（ＶＤＤ）と出力端子ＯＵＴＮとの間に設けられる。

出力端子ＯＵＴＰから増幅差動信号の正側信号ＶＯＰが出力される。
出力端子ＯＵＴＮから増幅差動信号の負側信号ＶＯＮが出力される。

（動作）
次に、このスイッチトキャパシタ積分器の動作を説明する。

次のサンプリングフェーズと、転送フェーズが交互に繰り返される。
（１） サンプリングフェーズ
図示しない制御回路によって、第２の制御信号Ｐ２が「Ｈ」レベルとなり、第１の制御信号Ｐ１が「Ｌ」レベルとなる。これにより、スイッチＳ１Ｐ、Ｓ１Ｎ、Ｓ５Ｐ、Ｓ５Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ７Ｐ、Ｓ７Ｎはオンとなり、スイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ６Ｐ、Ｓ６Ｎ、Ｓ４Ｐ、Ｓ４Ｎ、Ｓ８Ｐ、Ｓ８Ｎはオフとなる。

このとき、グランド電源をＶＳＳとすると、第１の入力用正側キャパシタＣ１Ｐに、（ＶＩＰ−ＶＳＳ）の電圧に対応する電荷が蓄積され、第１の入力用負側キャパシタＣ１Ｎに、（ＶＩＮ−ＶＳＳ）の電圧に対応する電荷が蓄積され、第２の入力用正側キャパシタＣ２Ｐに、（ＶＩＰ２−ＶＳＳ）の電圧に対応する電荷が蓄積され、第２の入力用負側キャパシタＣ２Ｎに、（ＶＩＮ２−ＶＳＳ）の電圧に対応する電荷が蓄積される。

（２） 転送フェーズ
図示しない制御回路によって、第２の制御信号Ｐ２が「Ｌ」レベルとなり、第１の制御信号Ｐ１が「Ｈ」レベルとなる。これにより、スイッチＳ１Ｐ、Ｓ１Ｎ、Ｓ５Ｐ、Ｓ５Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ７Ｐ、Ｓ７Ｎはオフとなり、スイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ６Ｐ、Ｓ６Ｎ、Ｓ４Ｐ、Ｓ４Ｎ、Ｓ８Ｐ、Ｓ８Ｎはオンとなる。

第１の入力差動信号の正側信号ＶＩＰの電圧をＶ_IPとし、第１の入力差動信号の負側信号ＶＩＮの電圧をＶ_INとし、第２の入力差動信号の正側信号ＶＩＰ２の電圧をＶ_IP2とし、第２の入力差動信号の負側信号ＶＩＮ２の電圧をＶ_IN2とし、グランド電源の電圧をＶ_SSとする。

このとき、第１の入力用正側キャパシタＣ１Ｐに蓄積された（Ｖ_IP−Ｖ_SS）の電圧に対応する電荷が、増幅器６の第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰが入力される入力端子（ＭＯＳトランジスタＭＰ１のゲート）に転送される。

第１の入力用負側キャパシタＣ１Ｎに蓄積された（Ｖ_IN−Ｖ_SS）の電圧に対応する電荷が、増幅器６の第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰが入力される入力端子（ＭＯＳトランジスタＭＰ２のゲート）に転送される。

第２の入力用正側キャパシタＣ２Ｐに蓄積された（Ｖ_IP2−Ｖ_SS）の電圧に対応する電荷が、増幅器６の第２の転送差動信号の正側信号ＶＩＰ２＿ＡＭＰが入力される入力端子（ＭＯＳトランジスタＭＰ３のゲート）に転送される。

第２の入力用負側キャパシタＣ２Ｎに蓄積された（Ｖ_IN2−Ｖ_SS）の電圧に対応する電荷が、増幅器６の第２の転送差動信号の負側信号ＶＩＮ２＿ＡＭＰが入力される入力端子（ＭＯＳトランジスタＭＰ４のゲート）に転送される。

つまり、転送フェーズにおいては、第１入力用スイッチトキャパシタ回路２の第１の入力用相補キャパシタＣ１Ｐ，Ｃ１Ｎに蓄えられた電荷と、第２入力用スイッチトキャパシタ回路４の第２の入力用相補キャパシタＣ２Ｐ，Ｃ２Ｎに蓄えられた電荷とが、増幅器６の２つの差動入力端子へ別々に入力される。

第１入力用スイッチトキャパシタ回路２の差動出力端子と、第２入力用スイッチトキャパシタ回路４の差動出力端子は、一対のＭＯＳトランジスタＭＰ１，ＭＰ２のゲート端子対、さらにソース端子対を経て、一対のＭＯＳトランジスタＭＰ３，ＭＰ４のソース端子対、さらにゲート端子対に至る経路を介して接続しているが、この経路は、実質的に極めて高いインピーダンスとなる。第１の転送差動信号ＶＩＰ＿ＡＭＰ，ＶＩＮ＿ＡＭＰと、、第２の転送差動信号ＶＩＰ２＿ＡＭＰ，ＶＩＮ２＿ＡＭＰは互いに影響を与えない。

ＭＯＳトランジスタＭＰ１，ＭＰ２によって、第１の転送差動信号ＶＩＰ＿ＡＭＰ，ＶＩＮ＿ＡＭＰがドレイン電流に変換され、ＭＯＳトランジスタＭＰ３，ＭＰ４によって、第２の転送差動信号ＶＩＰ２＿ＡＭＰ，ＶＩＮ２＿ＡＭＰがドレイン電流に変換される。これらのドレイン電流がノードＮ１，Ｎ２で加算され、差動電圧に変換されて出力端子ＯＵＴＰ，ＯＵＴＮから出力される。

第１の入力用正側キャパシタＣ１Ｐと第１の入力用負側キャパシタＣ１Ｎの容量が同一でＣ₁とし、第２の入力用正側キャパシタＣ２Ｐと第２の入力用負側キャパシタＣ２Ｎの容量が同一でＣ₂とし、第１の正側積分用キャパシタＣＦ１Ｐと第１の負側積分用キャパシタＣＦ１Ｎと第２の正側積分用キャパシタＣＦ２Ｐと第２の負側積分用キャパシタＣＦ２Ｎの容量が同一でＣ_Sとする。

第ｎ回目における増幅差動信号の正側信号ＶＯＰの電圧をＶ_OP[n]とし、第ｎ回目における増幅差動信号の負側信号ＶＯＮの電圧をＶ_ON[n]とすると、次式（１）で表わされる関係が成立する。

（Ｖ_OP[n+1]−Ｖ_ON[n+1]）＝（Ｖ_OP[n]−Ｖ_ON[n]）
＋Ｃ₁／Ｃ_S×（Ｖ_IN−Ｖ_IP）＋Ｃ₂／Ｃ_S×（Ｖ_IN2−Ｖ_IP2） ・・・（１）
（参考）
図３は、従来のスイッチトキャパシタ積分器を表わす図である。

このスイッチトキャパシタ積分器は、第１入力用スイッチトキャパシタ回路２と、第２入力用スイッチトキャパシタ回路４と、増幅器９６と、１対の相補積分用キャパシタＣＦ１１Ｐ，ＣＦ１１Ｎとを備える。

第１入力用スイッチトキャパシタ回路２と、第２入力用スイッチトキャパシタ回路４は、図１に示すものと同様である。

正側積分用キャパシタＣＦ１１Ｐは、増幅器９６の転送差動信号の正側信号ＶＩＰ＿ＡＭＰを入力する入力端子と、増幅器９６の増幅差動信号の正側信号ＶＯＰを出力する出力端子との間に設けられる。

負側積分用キャパシタＣＦ１１Ｎは、増幅器９６の転送差動信号の負側信号ＶＩＮ＿ＡＭＰを入力する入力端子と、増幅器９６の増幅差動信号の負側信号ＶＯＮを出力する出力端子との間に設けられる。

増幅器９６は、転送差動信号の正側信号ＶＩＰ＿ＡＭＰと、転送差動信号の負側信号ＶＩＮ＿ＡＭＰとを受けて、これらを増幅して、１対の増幅差動信号ＶＯＰ，ＶＯＮを出力する。

増幅器９６は、増幅器６と異なり、１つの差動入力端子が、第１入力用スイッチトキャパシタ回路２の差動出力端子と、第２入力用スイッチトキャパシタ回路４の差動出力端子と接続する。ここで、第１の入力（入力１）に接続される回路の出力がハイインピーダンスで、第２の入力（入力２）に接続される回路の出力がローインピーダンスである場合を考える。スイッチは、ＯＮ状態にてローインピーダンス、ＯＦＦ状態にてハイインピーダンスとなる素子である。

入力１から入力２までは、スイッチトキャパシタ回路が上述の２つの状態では、２つのローインピーダンスと２つのハイインピーダンスで接続されることになる。これを入力１側から見た場合、入力２自体がハイインピーダンスであるため、入力２のある一定の振幅が入力１に重畳されることを意味する。したがって、センサの入力経路と補正値の入力経路間の互いの信号に影響を受けることなく、センサの出力値を増幅および積分させつつ、センサの出力値を補正することは困難である。

（効果）
本実施の形態では、増幅器６において、第１入力用スイッチトキャパシタ回路２の差動出力を受ける端子と、第２入力用スイッチトキャパシタ回路４の差動出力を受ける端子とが分離しており、かつ積分用キャパシタＣＦ１Ｐ，ＣＦ１Ｎと積分用キャパシタＣＦ２Ｐ，ＣＦ２Ｎが増幅器６の出力で結合しているため、互いの入力は分離されるが、積分値は加算されて出力される。その結果、ハイインピーダンスのセンサの出力値を増幅および積分させつつ、ローインピーダンスの補正値でセンサの出力値を補正することができる。

なお、第１の積分用キャパシタＣＦ１Ｐ，ＣＦ１Ｎ、第１の積分用キャパシタＣＦ１Ｐ，ＣＦ２Ｎは、第１の入力用キャパシタＣ１Ｐ，Ｃ１Ｎ、第２の入力用キャパシタＣ２Ｐ，Ｃ２Ｎの値を調整することによって、２つの入力の重みを変えて加算することができる。

［第２の実施形態］
図４は、第２の実施形態のスイッチトキャパシタ積分器の構成を表わす図である。

図４を参照して、このスイッチトキャパシタ積分器は、容量センサ１０と、ＣＶ変換器１８とからなる。

容量センサ１０は、１対の相補可変キャパシタＣＳＰ，ＣＳＮを有する。
容量センサ１０は、所定の距離をもって並行に配置する二つの固定電極と、その二つの固定電極の中央に配置される可動電極とで構成され、可動電極は加速度など外的作用に伴って二つの固定電極の中央から変位を持つものである。従って、可動電極と一方の固定電極との間に形成される第一の可変キャパシタＣＳＰおよび可動電極と他方の固定電極との間に形成される第二の可変キャパシタＣＳＮの静電容量値は、可動電極が物理的変位を持つことによって差動的に変化する。可変キャパシタＣＳＰは、差動センス信号の正側信号ＳＥＮＰを出力する。可変キャパシタＣＳＮは、差動センス信号の正側信号ＳＥＮＮを出力する。

ＣＶ変換器１９は、第１入力用スイッチトキャパシタ回路１２と、第２入力用スイッチトキャパシタ回路４と、増幅器６と、１対の第１の相補積分用キャパシタＣＦ１Ｐ，ＣＦ１Ｎと、１対の第２の相補積分用キャパシタＣＦ２Ｐ，ＣＦ２Ｎとを備える。

第２入力用スイッチトキャパシタ回路４と、増幅器６と、１対の第１の相補積分用キャパシタＣＦ１Ｐ，ＣＦ１Ｎと、１対の第２の相補積分用キャパシタＣＦ２Ｐ，ＣＦ２Ｎは、図１に示すものと同様なので、説明を繰り返さない。

第１入力用スイッチトキャパシタ回路１２は、１対の第１の相補スイッチＳ３Ｐ，Ｓ３Ｎと、１対の第２の相補スイッチＳ４Ｐ，Ｓ４Ｎとを備える。

第１の正側スイッチＳ３Ｐは、容量センサ１０の差動センス信号の正側信号ＳＥＮＰを出力する出力端子と基準電源ＶＲＥＦとの間に設けられ、ゲートに第２の制御信号Ｐ２が入力される。

第１の負側スイッチＳ３Ｎは、容量センサ１０の差動センス信号の負側信号ＳＥＮＮを出力する出力端子と基準電源ＶＲＥＦとの間に設けられ、ゲートに第２の制御信号Ｐ２が入力される。

第２の正側スイッチＳ４Ｐは、容量センサ１０の差動センス信号の正側信号ＳＥＮＰを出力する出力端子と第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰを出力する出力端子との間に設けられ、ゲートに第１の制御信号Ｐ１が入力される。

第２の負側スイッチＳ４Ｎは、容量センサ１０の差動センス信号の負側信号ＳＥＮＮを出力する出力端子と第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰを出力する出力端子との間に設けられ、ゲートに第１の制御信号Ｐ１が入力される。

（１） サンプリングフェーズ
図示しない制御回路によって、第２の制御信号Ｐ２が「Ｈ」レベルとなり、第１の制御信号Ｐ１が「Ｌ」レベルとなる。これにより、スイッチＳ５Ｐ、Ｓ５Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ７Ｐ、Ｓ７Ｎはオンとなり、スイッチＳ６Ｐ、Ｓ６Ｎ、Ｓ４Ｐ、Ｓ４Ｎ、Ｓ８Ｐ、Ｓ８Ｎはオフとなる。

基準電源ＶＲＥＦの電圧をＶ_REFとし、第２の入力差動信号の正側信号ＶＩＰ２の電圧をＶ_IP2とし、第２の入力差動信号の負側信号ＶＩＮ２の電圧をＶ_IN2とし、グランド電源の電圧をＶ_SSとする。第ｎ回目のキャパシタＣＳＰの容量をＣ_SP[n]、第ｎ回目のキャパシタＣＳＮの容量をＣ_SN[n]とする。

第ｎ回目において、キャパシタＣＳＰに、（Ｃ_SP[n]×Ｖ_REF）の電荷が蓄積され、キャパシタＣＳＮに、（Ｃ_SN[n]×Ｖ_REF）の電荷が蓄積される。

第２の入力用正側キャパシタＣ２Ｐに、（Ｖ_IP2−Ｖ_SS）の電圧に対応する電荷が蓄積され、第２の入力用負側キャパシタＣ２Ｎに、（Ｖ_IN2−Ｖ_SS）の電圧に対応する電荷が蓄積される。

（２） 転送フェーズ
図示しない制御回路によって、第２の制御信号Ｐ２が「Ｌ」レベルとなり、第１の制御信号Ｐ１が「Ｈ」レベルとなる。これにより、スイッチＳ５Ｐ、Ｓ５Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ７Ｐ、Ｓ７Ｎはオフとなり、スイッチＳ６Ｐ、Ｓ６Ｎ、Ｓ４Ｐ、Ｓ４Ｎ、Ｓ８Ｐ、Ｓ８Ｎはオンとなる。

このとき、キャパシタＣＳＰに蓄積された（Ｃ_SP[n]×Ｖ_REF）の電荷が、増幅器６の第１の転送差動信号の正側信号ＶＩＰ＿ＡＭＰが入力される入力端子に転送される。

キャパシタＣＳＮに蓄積されたＣ_SN[n]×Ｖ_REF）の電荷が、増幅器６の第１の転送差動信号の負側信号ＶＩＮ＿ＡＭＰが入力される入力端子に転送される。

第２の入力用正側キャパシタＣ２Ｐに蓄積された（Ｖ_IP2−Ｖ_SS）の電圧に対応する電荷が、増幅器６の第２の転送差動信号の正側信号ＶＩＰ２＿ＡＭＰが入力される入力端子に転送される。

第２の入力用負側キャパシタＣ２Ｎに蓄積された（Ｖ_IN2−Ｖ_SS）の電圧に対応する電荷が、増幅器６の第２の転送差動信号の負側信号ＶＩＮ２＿ＡＭＰが入力される入力端子に転送される。

第ｎ回目のキャパシタＣＳＰの容量をＣ_SP[n]、第ｎ回目のキャパシタＣＳＮの容量をＣ_SN[n]とし、第２の入力用正側キャパシタＣ２Ｐと第２の入力用負側キャパシタＣ２Ｎの容量が同一でＣ₂とし、第１の正側積分用キャパシタＣＦ１Ｐと第１の負側積分用キャパシタＣＦ１Ｎと第２の正側積分用キャパシタＣＦ２Ｐと第２の負側積分用キャパシタＣＦ２Ｎの容量が同一でＣ_Sとする。

さらに、第ｎ回目における増幅差動信号の正側信号ＶＯＰの電圧をＶ_OP[n]とし、第ｎ回目における増幅差動信号の負側信号ＶＯＮの電圧をＶ_ON[n]とすると、次式（１）で表わされる関係が成立する。

（Ｖ_OP[n+1]−Ｖ_ON[n+1]）＝（Ｖ_OP[n]−Ｖ_ON[n]）
＋｛（Ｃ_SN[n+1]−Ｃ_SN[n]）−（Ｃ_SP[n+1]−Ｃ_Sp[n]）｝／Ｃ_S×Ｖ_REF
＋Ｃ₂／Ｃ_S×（Ｖ_IN2−Ｖ_IP2）・・・（２）
（効果）
本実施の形態によれば、ハイインピーダンス素子である容量センサ素子の出力をＣＶ変換する動作中に、容量センサに影響を与えることなく所望の電圧値を加算または減算するして容量センサの出力を補正することができる。

［第３の実施形態］
図５は、第３の実施形態のΔΣ変調器の構成を表わす図である。

図５を参照して、このΔΣ変調器は、第１スイッチトキャパシタ積分器２０と、コンパレータ３０と、ＤＦＦ(Delay Flip Flop)３２と、１ビットのＤＡＣ(Digital Analog Converter）３４とを備える。

第１スイッチトキャパシタ積分器２０は、図１の本発明の第１の実施形態のスイッチトキャパシタ積分器と同様である。

コンパレータ３０は、第１スイッチトキャパシタ積分器２０から出力される増幅差動信号ＶＯＰ，ＶＯＮの各々が一定の値以上のときに差動パルス信号ＶＣＰ，ＶＣＮを出力する。

ＤＦＦ２３は、コンパレータ３０から出力される差動パルス信号ＶＣＰ，ＶＣＮを受けて、差動信号ＣＰ，ＣＰＢを出力する。ＤＦＦ３２は、制御信号Ｐ３が「Ｌ」レベルから「Ｈ」レベルに変化したときの差動パルス信号ＶＣＰ，ＶＣＮを差動信号ＣＰ，ＣＰＢとして出力する。ＤＦＦ３２は、制御信号Ｐ３が「Ｌ」レベルから「Ｈ」レベルに変化したとき以外は、以前の差動パルス信号ＶＣＰ，ＶＣＮを差動信号ＣＰ，ＣＰＢとして出力する。

ＤＡＣ３４は、ＤＦＦ２３から出力される差動信号ＣＰ，ＣＰＢ（それぞれが１ビット）の各々をアナログ信号に変換して、差動アナログ信号ＶＦＢＰ，ＶＦＢＮを第１スイッチトキャパシタ積分器２０の第２入力用スイッチトキャパシタ回路４の差動入力端子に出力する。

（効果）
本実施の形態のΔΣ変調器によれば、高い入力インピーダンスの信号を与えたとしても、ΔΣ変調器のＤＡＣの影響を低減させつつパルス密度変調(Pulse Density Modulation: PDM)波を生成できる。したがって、各種センサのＡＳＩＣにおいて、センサからの入力をすぐにデジタル信号に変換でき、回路面積の縮小およびＳＮ比の向上に著しい効果を有する。

［第３の実施形態の変形例］
図６は、第３の実施形態の変形例のΔΣ変調器の構成を表わす図である。

このΔΣ変調器は、第１スイッチトキャパシタ積分器２０と、コンパレータ３０との間に第２スイッチトキャパシタ積分器２８を備える。

第２スイッチトキャパシタ積分器２８は、図３の従来のスイッチトキャパシタ積分器と同様である。

すなわち、第１スイッチトキャパシタ積分器２０の差動増幅信号ＶＭＰ１，ＶＭＮ１を出力する端子と、第２のスイッチトキャパシタ積分器３０の第１入力用スイッチトキャパシタ回路１２の第１の入力差動信号を受ける端子とが接続される。

第２のスイッチトキャパシタ積分器３０の増幅器９６が出力する差動増幅信号ＶＯＰ，ＶＯＮがコンパレータ３０に入力される。

ＤＡＣ３４は、差動アナログ信号ＶＦＢＰ，ＶＦＢＮを第１スイッチトキャパシタ積分器２０の第２入力用スイッチトキャパシタ回路４の差動入力端子に出力するとともに、第２スイッチトキャパシタ積分器２８の第２入力用スイッチトキャパシタ回路１４の差動入力端子にも出力する。

（効果）
本変形例によれば、第３の実施形態よりもさらにノイズシェイピングの能力を向上させてＳＮ比を向上させることができる。

［第４の実施形態］
図７は、第４の実施形態のＣＶ−ΔΣ変調器の構成を表わす図である。

図７を参照して、このＣＶ−ΔΣ変調器は、第１スイッチトキャパシタ積分器４０と、コンパレータ３０と、ＤＦＦ(Delay Flip Flop)３２と、１ビットのＤＡＣ(Digital Analog Converter）３４とを備える。

第１スイッチトキャパシタ積分器４０は、図４の本発明の第２の実施形態のスイッチトキャパシタ積分器と同様である。

コンパレータ３０は、第１スイッチトキャパシタ積分器４０から出力される増幅差動信号ＶＯＰ，ＶＯＮの各々が一定の値以上のときに差動パルス信号ＶＣＰ，ＶＣＮを出力する。

ＤＦＦ２３は、コンパレータ３０から出力される差動パルス信号ＶＣＰ，ＶＣＮを受けて、差動信号ＣＰ，ＣＰＢを出力する。ＤＦＦ３２は、制御信号Ｐ３が「Ｌ」レベルから「Ｈ」レベルに変化したときの差動パルス信号ＶＣＰ，ＶＣＮを差動信号ＣＰ，ＣＰＢとして出力する。ＤＦＦ３２は、制御信号Ｐ３が「Ｌ」レベルから「Ｈ」レベルに変化したとき以外は、以前の差動パルス信号ＶＣＰ，ＶＣＮを差動信号ＣＰ，ＣＰＢとして出力する。

ＤＡＣ３４は、ＤＦＦ２３から出力される差動信号ＣＰ，ＣＰＢ（それぞれが１ビット）をアナログ信号に変換して、差動アナログ信号ＶＦＢＰ，ＶＦＢＮを第１スイッチトキャパシタ積分器４０の第２入力用スイッチトキャパシタ回路４の差動入力端子に出力する。

（効果）
本実施の形態のＣＶ−ΔΣ変調器によれば、高い入力インピーダンスの信号を与えたとしても、ＣＶ−ΔΣ変調器のＤＡＣの影響を低減させつつパルス密度変調(Pulse Density Modulation: PDM)波を生成できる。したがって、各種センサのＡＳＩＣにおいて、センサからの入力をすぐにデジタル信号に変換でき、回路面積の縮小およびＳＮ比の向上に著しい効果を有する。

［第４の実施形態の変形例］
図８は、第４の実施形態の変形例のＣＶ−ΔΣ変調器の構成を表わす図である。

このＣＶ−ΔΣ変調器は、第１スイッチトキャパシタ積分器４０と、コンパレータ３０との間に第２スイッチトキャパシタ積分器２８を備える。

第２スイッチトキャパシタ積分器２８は、図３の従来のスイッチトキャパシタ積分器と同様である。

すなわち、第１スイッチトキャパシタ積分器４０の差動増幅信号ＶＭＰ１，ＶＭＮ１を出力する端子と、第２スイッチトキャパシタ積分器２８の第１入力用スイッチトキャパシタ回路１２の第１の入力差動信号を受ける端子とが接続される。

第２のスイッチトキャパシタ積分器３０の増幅器９６が出力する差動増幅信号ＶＯＰ，ＶＯＮがコンパレータ３０に入力される。

ＤＡＣ３４は、差動アナログ信号ＶＦＢＰ，ＶＦＢＮを第１スイッチトキャパシタ積分器４０の第２入力用スイッチトキャパシタ回路４の差動入力端子へ出力するとともに、第２スイッチトキャパシタ積分器２８の第２入力用スイッチトキャパシタ回路１４の差動入力端子にも出力する。

（効果）
本変形例によれば、第３の実施形態よりもさらにノイズシェイピングの能力を向上させてＳＮ比を向上させることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２，１２ 第１入力用スイッチトキャパシタ回路、４ 第２入力用スイッチトキャパシタ回路、６，９６ 増幅器、１０ 容量センサ、２０，４０ 第１スイッチトキャパシタ積分器、３０ コンパレータ、３２ ＤＦＦ、３４ ＤＡＣ、ＣＳＰ，ＣＳＮ 可変キャパシタ、Ｓ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ３Ｐ，Ｓ３Ｎ，Ｓ４Ｐ，Ｓ４Ｎ，Ｓ５Ｐ，Ｓ５Ｎ，Ｓ６Ｐ，Ｓ６Ｎ，Ｓ７Ｐ，Ｓ７Ｎ スイッチ、Ｃ１Ｐ，Ｃ１Ｎ，Ｃ２Ｐ，Ｃ２Ｎ，ＣＦ１Ｐ，ＣＦ１Ｎ，ＣＦ２Ｐ，ＣＦ２Ｎ，ＣＦ１１Ｐ，ＣＦ１１Ｎ キャパシタ、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＮＣ１，ＭＮＣ２ ＭＯＳトランジスタ、ＩＰＣ１，ＩＰＣ２，ＩＰＣ３，ＩＰＣ４，ＩＮＣ１，ＩＮＣ２ 電流源。

Claims (9)

1. 物理量を検出する半導体集積回路であって、
   第１の入力差動信号を受ける第１の入力用スイッチトキャパシタ回路と、
   第２の入力差動信号を受ける第２の入力用スイッチトキャパシタ回路と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と接続される第１の差動入力端子と、前記第２の入力用スイッチトキャパシタ回路の差動出力端子と接続される第２の差動入力端子とを含み、前記第１の差動入力端子および前記第２の差動入力端子から入力される二対の差動信号を加算増幅して出力する増幅器と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と前記増幅器の差動出力端子とに接続される第１の相補積分用キャパシタと、
   前記第２の入力用スイッチトキャパシタ回路の差動出力端子と前記増幅器の差動出力端子とに接続される第２の相補積分用キャパシタとを備えた、半導体集積回路。
2. 前記第１の入力用スイッチトキャパシタ回路は、
   第１の一対の入力用相補キャパシタと、
   前記第１の一対の入力用相補キャパシタの第１の一対の端子と、前記第１の入力差動信号を受ける一対の入力端子との間に設けられ、それぞれの制御端子に第２の制御信号が入力される第１の一対の相補スイッチと、
   前記第１の一対の入力用相補キャパシタの第１の一対の端子と、グランドとの間に設けられ、それぞれの制御端子に第１の制御信号が入力される第２の一対の相補スイッチと、
   前記第１の一対の入力用相補キャパシタの第２の一対の端子と、グランドとの間に設けられ、それぞれの制御端子に第２の制御信号が入力される第３の一対の相補スイッチと、
   前記第１の一対の入力用相補キャパシタの第２の一対の端子と、前記第１の入力用スイッチトキャパシタ回路の差動出力端子との間に設けられ、それぞれの制御端子に第１の制御信号が入力される第４の一対の相補スイッチとを含む、請求項１記載の半導体集積回路。
3. 物理量を検出する半導体集積回路であって、
   一対の相補可変キャパシタを有し、第１の入力差動信号を出力する容量センサと、
   前記第１の入力差動信号を受ける第１の入力用スイッチトキャパシタ回路と、
   第２の入力差動信号を受ける第２の入力用スイッチトキャパシタ回路と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と接続される第１の差動入力端子と、前記第２の入力用スイッチトキャパシタ回路の差動出力端子と第２の差動入力端子とを含み、前記第１の差動入力端子および前記第２の差動入力端子から入力される二対の差動信号を加算増幅して出力する増幅器と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と前記増幅器の差動出力端子とに接続される第１の相補積分用キャパシタと、
   前記第２の入力用スイッチトキャパシタ回路の差動出力端子と前記増幅器の差動出力端子とに接続される第２の相補積分用キャパシタとを備えた、半導体集積回路。
4. 前記第１の入力用スイッチトキャパシタ回路は、
   前記第１の入力差動信号を受ける一対の入力端子と、基準電源との間に設けられ、それぞれの制御端子に第２の制御信号が入力される第３の一対の相補スイッチと、
   前記第１の入力差動信号を受ける一対の入力端子と、前記第１の入力用スイッチトキャパシタ回路の差動出力端子との間に設けられ、それぞれの制御端子に第１の制御信号が入力される第４の一対の相補スイッチとを含む、請求項３記載の半導体集積回路。
5. 前記第２の入力用スイッチトキャパシタ回路は、
   第２の一対の入力用相補キャパシタと、
   前記第２の一対の入力用相補キャパシタの第１の一対の端子と、前記第２の入力差動信号を受ける一対の入力端子との間に設けられ、それぞれの制御端子に第２の制御信号が入力される第５の一対の相補スイッチと、
   前記第２の一対の入力用相補キャパシタの第１の一対の端子と、グランドとの間に設けられ、それぞれの制御端子に第１の制御信号が入力される第６の一対の相補スイッチと、
   前記第２の一対の入力用相補キャパシタの第２の一対の端子と、グランドとの間に設けられ、それぞれの制御端子に第２の制御信号が入力される第７の一対の相補スイッチと、
   前記第２の一対の入力用相補キャパシタの第２の一対の端子と、前記第２の入力用スイッチトキャパシタ回路の差動出力端子との間に設けられ、それぞれの制御端子に第１の制御信号が入力される第８の一対の相補スイッチとを含む、請求項１〜４のいずれか１項に記載の半導体集積回路。
6. 前記増幅器は、
   第１の入力用電流源と、
   第２の入力用電流源と、
   一対の相補合流用差動電流源と、
   一対の相補出力用差動電流源と、
   前記第１の入力用電流源と前記一対の相補合流用差動電流源との間に設けられ、ゲートが前記第１の差動入力端子である第１の一対の入力用相補ＭＯＳトランジスタと、
   前記第２の入力用電流源と前記一対の相補合流用差動電流源との間に設けられ、ゲートが前記第２の差動入力端子である第２の一対の入力用相補ＭＯＳトランジスタとを含み、
   前記増幅器の差動出力端子は、前記一対の相補合流用差動電流源と前記一対の相補出力用差動電流源との間に設けられる、請求項１〜５のいずれか１項に記載の半導体集積回路。
7. 前記半導体集積回路は、さらに、
   前記増幅器の差動出力端子と接続され、前記差動出力端子から出力される差動信号が一定値以上のときに、差動パルス信号を出力するコンパレータと、
   前記コンパレータの差動出力端子と接続されるＤ−フリップフロップと、
   前記Ｄ−フリップフロップの差動出力端子と接続されるＤＡ変換器と、
   前記ＤＡ変換器の差動出力端子と、前記第２の入力用スイッチトキャパシタ回路の前記第２の入力差動信号を受ける端子とが接続される、請求項１〜６のいずれか１項に記載の半導体集積回路。
8. 物理量を検出する半導体集積回路であって、
   第１のスイッチトキャパシタ積分器と、
   第２のスイッチトキャパシタ積分器とを備え、
   前記第１のスイッチトキャパシタ積分器は、
   第１の入力差動信号を受ける第１の入力用スイッチトキャパシタ回路と、
   第２の入力差動信号を受ける第２の入力用スイッチトキャパシタ回路と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と接続される第１の差動入力端子と、前記第２の入力用スイッチトキャパシタ回路の差動出力端子と接続される第２の差動入力端子とを備え、前記第１の差動入力端子および前記第２の差動入力端子から入力される二対の差動信号を加算増幅して出力する第１の増幅器と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と前記第１の増幅器の差動出力端子とに接続される第１の相補積分用キャパシタと、
   前記第２の入力用スイッチトキャパシタ回路の差動出力端子と前記第１の増幅器の差動出力端子とに接続される第２の相補積分用キャパシタとを含み、
   前記第２のスイッチトキャパシタ積分器は、
   前記第１の増幅器の第１の差動出力端子と接続される第３の入力用スイッチトキャパシタ回路と、
   前記第２の入力差動信号を受ける第４の入力用スイッチトキャパシタ回路と、
   前記第３の入力用スイッチトキャパシタ回路の差動出力端子および前記第４の入力用スイッチトキャパシタ回路の差動出力端子と接続される差動入力端子を含み、前記差動入力端子から入力される差動信号を加算増幅して出力する第２の増幅器と、
   前記第３の入力用スイッチトキャパシタ回路の差動出力端子と前記第２の増幅器の差動出力端子とに接続される第３の相補積分用キャパシタと、
   前記第４の入力用スイッチトキャパシタ回路の差動出力端子と前記第２の増幅器の差動出力端子とに接続される第４の相補積分用キャパシタとを含み、
   前記半導体集積回路は、さらに、
   前記第２の増幅器の差動出力端子と接続され、前記差動出力端子から出力される差動信号が一定値以上のときに、差動パルス信号を出力するコンパレータと、
   前記コンパレータの差動出力端子と接続されるＤ−フリップフロップと、
   前記Ｄ−フリップフロップの差動出力端子と接続されるＤＡ変換器と、
   前記ＤＡ変換器の差動出力端子と、前記第２の入力用スイッチトキャパシタ回路および前記第４の入力用スイッチトキャパシタ回路の前記第２の入力差動信号を受ける端子とが接続される、半導体集積回路。
9. 物理量を検出する半導体集積回路であって、
   第１のスイッチトキャパシタ積分器と、
   第２のスイッチトキャパシタ積分器とを備え、
   前記第１のスイッチトキャパシタ積分器は、
   一対の相補可変キャパシタを有し、第１の入力差動信号を出力する容量センサと、
   前記第１の入力差動信号を受ける第１の入力用スイッチトキャパシタ回路と、
   第２の入力差動信号を受ける第２の入力用スイッチトキャパシタ回路と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と接続される第１の差動入力端子と、前記第２の入力用スイッチトキャパシタ回路の差動出力端子と接続される第２の差動入力端子とを備え、前記第１の差動入力端子および前記第２の差動入力端子から入力される二対の差動信号を加算増幅して出力する第１の増幅器と、
   前記第１の入力用スイッチトキャパシタ回路の差動出力端子と前記第１の増幅器の差動出力端子とに接続される第１の相補積分用キャパシタと、
   前記第２の入力用スイッチトキャパシタ回路の差動出力端子と前記第１の増幅器の差動出力端子とに接続される第２の相補積分用キャパシタとを含み、
   前記第２のスイッチトキャパシタ積分器は、
   前記第１の増幅器の第１の差動出力端子と接続される第３の入力用スイッチトキャパシタ回路と、
   前記第２の入力差動信号を受ける第４の入力用スイッチトキャパシタ回路と、
   前記第３の入力用スイッチトキャパシタ回路の差動出力端子および前記第４の入力用スイッチトキャパシタ回路の差動出力端子と接続される差動入力端子を含み、前記差動入力端子から入力される差動信号を加算増幅して出力する第２の増幅器と、
   前記第３の入力用スイッチトキャパシタ回路の差動出力端子と前記第２の増幅器の差動出力端子とに接続される第３の相補積分用キャパシタと、
   前記第４の入力用スイッチトキャパシタ回路の差動出力端子と前記第２の増幅器の差動出力端子とに接続される第４の相補積分用キャパシタとを含み、
   前記半導体集積回路は、さらに、
   前記第２の増幅器の差動出力端子と接続され、前記差動出力端子から出力される差動信号が一定値以上のときに、差動パルス信号を出力するコンパレータと、
   前記コンパレータの差動出力端子と接続されるＤ−フリップフロップと、
   前記Ｄ−フリップフロップの差動出力端子と接続されるＤＡ変換器と、
   前記ＤＡ変換器の差動出力端子と、前記第２の入力用スイッチトキャパシタ回路および前記第４の入力用スイッチトキャパシタ回路の前記第２の入力差動信号を受ける端子とが接続される、半導体集積回路。

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