JP2011182043A - Amplifier - Google Patents
Amplifier Download PDFInfo
- Publication number
- JP2011182043A JP2011182043A JP2010041983A JP2010041983A JP2011182043A JP 2011182043 A JP2011182043 A JP 2011182043A JP 2010041983 A JP2010041983 A JP 2010041983A JP 2010041983 A JP2010041983 A JP 2010041983A JP 2011182043 A JP2011182043 A JP 2011182043A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- gate
- effect transistor
- node
- bias potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
Description
本発明は、増幅器に関する。 The present invention relates to an amplifier.
無線トランシーバーの送信信号を増幅する高出力増幅器には、加えた直流バイアス電力を出来るだけＲＦ（高周波数）信号に変換する高い変換効率と、デジタル信号などを歪みなく増幅するための高い線形性が必要となる。これらの特性は多段に接続したトランジスタ増幅回路のトランジスタサイズやゲートバイアス電位を調整することによって最適な値に調整されている。 The high-power amplifier that amplifies the transmission signal of the wireless transceiver has high conversion efficiency that converts the applied DC bias power into an RF (high frequency) signal as much as possible, and high linearity to amplify digital signals without distortion. Necessary. These characteristics are adjusted to optimum values by adjusting the transistor size and gate bias potential of the transistor amplifier circuits connected in multiple stages.
しかしながら、トランジスタの製造ばらつきや環境温度の変化などにより、最適な条件は異なるが、トランジスタサイズを可変するのは難しく、またゲートバイアスを調整する場合も制御分解能を高くしなければならないという課題がある。 However, although the optimum conditions differ depending on transistor manufacturing variations and environmental temperature changes, it is difficult to vary the transistor size, and there is a problem that the control resolution must be increased when adjusting the gate bias. .
また、複数の増幅回路を並列に接続し、それぞれ動作する回路数をスイッチで切り替えるという方法が知られている（例えば、特開平１０−１９０３７８号公報参照）。しかし、分解能をあげるためには増幅回路の分割数を多くし、その分スイッチ数が増加するという問題がある。 Also, a method is known in which a plurality of amplifier circuits are connected in parallel and the number of circuits that operate each is switched by a switch (see, for example, Japanese Patent Laid-Open No. 10-190378). However, in order to increase the resolution, there is a problem that the number of divisions of the amplifier circuit is increased and the number of switches is increased accordingly.
また、２つの異なるトランジスタと異なるバイアス電位を用いる方法が知られている（例えば、特開平３−２７７００３号公報参照）。しかし、この場合、バイアス電位の制御分解能を高くする必要がある。 In addition, a method using two different transistors and different bias potentials is known (see, for example, JP-A-3-277003). However, in this case, it is necessary to increase the control resolution of the bias potential.
本発明の目的は、変換効率及び／又は増幅線形性を向上させることができる増幅器を提供することである。 An object of the present invention is to provide an amplifier capable of improving conversion efficiency and / or amplification linearity.
増幅器は、入力信号を入力する入力ノードと、増幅信号を出力する出力ノードと、ソースが基準電位ノードに接続され、ドレインが前記出力ノードに接続される第１の電界効果トランジスタと、前記第１の電界効果トランジスタのゲート及び前記入力ノード間に接続される第１の容量と、前記第１の電界効果トランジスタのゲートに接続される第１のゲートバイアス電位ノードと、ソースが前記基準電位ノードに接続され、ドレインが前記出力ノードに接続される第２の電界効果トランジスタと、前記第２の電界効果トランジスタのゲート及び前記入力ノード間に接続される第２の容量と、前記第２の電界効果トランジスタのゲートに接続される第２のゲートバイアス電位ノードと、前記出力ノードに接続されるドレインバイアス電位ノードとを有し、前記第１の電界効果トランジスタのゲート幅は、前記第２の電界効果トランジスタのゲート幅より広く、前記第１の容量の容量値は、前記第２の容量の容量値より大きい。 The amplifier includes an input node for inputting an input signal, an output node for outputting an amplified signal, a first field effect transistor having a source connected to a reference potential node and a drain connected to the output node, and the first A first capacitor connected between the gate of the field effect transistor and the input node, a first gate bias potential node connected to the gate of the first field effect transistor, and a source at the reference potential node A second field effect transistor having a drain connected to the output node, a second capacitor connected between a gate of the second field effect transistor and the input node, and the second field effect. A second gate bias potential node connected to the gate of the transistor and a drain bias potential node connected to the output node; Has the first gate width of a field effect transistor, said wider than second gate width of a field effect transistor, the capacitance value of the first capacitor is greater than the capacitance value of the second capacitor.
第１及び第２の電界効果トランジスタのゲート幅と第１及び第２のゲートバイアス電位ノードのゲートバイアス電位とを適切に組み合わせることにより、動作する電界効果トランジスタ数及びゲートバイアス電位の分解能を高くすることができるので、変換効率及び／又は増幅線形性を向上させることができる。また、入力信号は、容量値が大きい第１の容量には大きな信号が分配され、容量値が小さい第２の容量には小さな信号が分配される。これにより、ゲート幅が狭い第２の電界効果トランジスタのゲートには小さな信号が入力されるので、ゲート幅が狭い第２の電界効果トランジスタのゲートに大きな信号が入力され、ゲート幅が狭い第２の電界効果トランジスタが破壊されることを防止できる。 By appropriately combining the gate widths of the first and second field effect transistors and the gate bias potentials of the first and second gate bias potential nodes, the number of operating field effect transistors and the resolution of the gate bias potential are increased. Therefore, conversion efficiency and / or amplification linearity can be improved. Also, as for the input signal, a large signal is distributed to the first capacitor having a large capacitance value, and a small signal is distributed to the second capacitor having a small capacitance value. As a result, a small signal is input to the gate of the second field effect transistor having a narrow gate width, so that a large signal is input to the gate of the second field effect transistor having a narrow gate width, and the second The field effect transistor can be prevented from being destroyed.
（第１の実施形態）
図１は、本発明の第１の実施形態による増幅器の構成例を示す回路図である。増幅器は、例えば、無線トランシーバーの送信信号を増幅する高出力増幅器である。通常、増幅器は、１個の大サイズの電界効果トランジスタのゲートバイアス電位を制御することにより、高出力を得ることができる。本実施形態の増幅器は、１個の大サイズの電界効果トランジスタを、異なるサイズの複数（ｎ個）の電界効果トランジスタＴｒ１、Ｔｒ２、・・・、Ｔｒｎに分割したものである。ｎは、２以上の整数である。
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration example of an amplifier according to the first embodiment of the present invention. The amplifier is, for example, a high-power amplifier that amplifies the transmission signal of the wireless transceiver. In general, an amplifier can obtain a high output by controlling the gate bias potential of one large-sized field effect transistor. The amplifier of this embodiment is obtained by dividing one large-size field effect transistor into a plurality (n) of field effect transistors Tr1, Tr2,. n is an integer of 2 or more.
入力端子１０１には、ＲＦ（高周波数）入力信号が入力される。入力整合回路１０２は、入力端子１０１及び入力ノードＮ１間に接続され、インピーダンス整合を行うための回路である。入力ノードＮ１には、入力端子１０１から入力整合回路１０２を介してＲＦ入力信号が入力される。
An RF (high frequency) input signal is input to the
第１のｎチャネル電界効果トランジスタＴｒ１は、ソースが基準電位ノード（グランド電位ノード）に接続され、ドレインが出力ノードＮ２に接続される。第１の容量Ｃ１は、第１のｎチャネル電界効果トランジスタＴｒ１のゲート及び入力ノードＮ１間に接続される。第１のゲートバイアス電位ノードＶｇ１は、第１の抵抗Ｒ１を介して第１のｎチャネル電界効果トランジスタＴｒ１のゲートに接続される。第１の抵抗Ｒ１は、第１のｎチャネル電界効果トランジスタＴｒ１のゲート及び第１のゲートバイアス電位ノードＶｇ１間に接続される。 The first n-channel field effect transistor Tr1 has a source connected to the reference potential node (ground potential node) and a drain connected to the output node N2. The first capacitor C1 is connected between the gate of the first n-channel field effect transistor Tr1 and the input node N1. The first gate bias potential node Vg1 is connected to the gate of the first n-channel field effect transistor Tr1 via the first resistor R1. The first resistor R1 is connected between the gate of the first n-channel field effect transistor Tr1 and the first gate bias potential node Vg1.
第２のｎチャネル電界効果トランジスタＴｒ２は、ソースが基準電位ノードに接続され、ドレインが出力ノードＮ２に接続される。第２の容量Ｃ２は、第２のｎチャネル電界効果トランジスタＴｒ２のゲート及び入力ノードＮ１間に接続される。第２のゲートバイアス電位ノードＶｇ２は、第２の抵抗Ｒ２を介して第２のｎチャネル電界効果トランジスタＴｒ２のゲートに接続される。第２の抵抗Ｒ２は、第２のｎチャネル電界効果トランジスタＴｒ２のゲート及び第２のゲートバイアス電位ノードＶｇ２間に接続される。 The second n-channel field effect transistor Tr2 has a source connected to the reference potential node and a drain connected to the output node N2. The second capacitor C2 is connected between the gate of the second n-channel field effect transistor Tr2 and the input node N1. The second gate bias potential node Vg2 is connected to the gate of the second n-channel field effect transistor Tr2 via the second resistor R2. The second resistor R2 is connected between the gate of the second n-channel field effect transistor Tr2 and the second gate bias potential node Vg2.
第ｎのｎチャネル電界効果トランジスタＴｒｎは、ソースが基準電位ノードに接続され、ドレインが出力ノードＮ２に接続される。第ｎの容量Ｃｎは、第ｎのｎチャネル電界効果トランジスタＴｒｎのゲート及び入力ノードＮ１間に接続される。第ｎのゲートバイアス電位ノードＶｇｎは、第ｎの抵抗Ｒｎを介して第ｎのｎチャネル電界効果トランジスタＴｒｎのゲートに接続される。第ｎの抵抗Ｒｎは、第ｎのｎチャネル電界効果トランジスタＴｒｎのゲート及び第ｎのゲートバイアス電位ノードＶｇｎ間に接続される。 The n-th n-channel field effect transistor Trn has a source connected to the reference potential node and a drain connected to the output node N2. The nth capacitor Cn is connected between the gate of the nth n-channel field effect transistor Trn and the input node N1. The nth gate bias potential node Vgn is connected to the gate of the nth n-channel field effect transistor Trn via the nth resistor Rn. The nth resistor Rn is connected between the gate of the nth n-channel field effect transistor Trn and the nth gate bias potential node Vgn.
ドレインバイアス電位ノードＶｄｄは、電源電位ノードであり、インダクタ１０３を介して出力ノードＮ２に接続される。インダクタ１０３は、ドレインバイアス電位ノードＶｄｄ及び出力ノードＮ２間に接続される。出力ノードＮ２は、電界効果トランジスタＴｒ１〜Ｔｒｎにより増幅されたＲＦ増幅信号を出力する。出力整合回路１０４は、出力端子１０５及び出力ノードＮ２間に接続され、インピーダンス整合を行うための回路である。出力端子１０５からは、ＲＦ出力信号が出力される。
Drain bias potential node Vdd is a power supply potential node, and is connected to output node N 2 via
以上のように、ｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎは、１個の大サイズの電界効果トランジスタをｎ個に分割したトランジスタであり、ゲート長（チャネル長）が同じであり、ゲート幅が異なる。また、ｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎは、出力ノードＮ２及び基準電位ノード間に並列に接続される。ｎ個の容量Ｃ１〜Ｃｎは、それぞれ、ｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎのゲートと入力ノードＮ１との間に接続される。ｎ個のゲートバイアス電位ノードＶｇ１〜Ｖｇｎは、それぞれｎ個の抵抗Ｒ１〜〜Ｒｎを介してｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎのゲートに接続される。ｎ個の抵抗Ｒ１〜Ｒｎは、相互に同じ抵抗値でよい。 As described above, the n field effect transistors Tr1 to Trn are transistors obtained by dividing one large-size field effect transistor into n pieces, which have the same gate length (channel length) and different gate widths. . The n field effect transistors Tr1 to Trn are connected in parallel between the output node N2 and the reference potential node. The n capacitors C1 to Cn are connected between the gates of the n field effect transistors Tr1 to Trn and the input node N1, respectively. The n gate bias potential nodes Vg1 to Vgn are connected to the gates of the n field effect transistors Tr1 to Trn through n resistors R1 to Rn, respectively. The n resistors R1 to Rn may have the same resistance value.
ｎ個の電界効果トランジスタＴｒ１，Ｔｒ２，・・・，Ｔｒｎは、相互に異なるゲート幅Ｗｇ１，Ｗｇ２，・・・，Ｗｇｎを有する。ｎ個の容量Ｃ１，Ｃ２，・・・，Ｃｎの容量値の比率は、ｎ個の電界効果トランジスタＴｒ１，Ｔ２，・・・，Ｔｒｎのゲート幅Ｗｇ１，Ｗｇ２，・・・，Ｗｇｎの比率と同じである。すなわち、Ｃ１：Ｃ２：・・・：Ｃｎ＝Ｗｇ１：Ｗｇ２：・・・：Ｗｇｎが成り立つ。ｎ個のゲートバイアス電位ノードＶｇ１〜Ｖｇｎには、それぞれｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎに適した異なるゲートバイアス電位を印加することができる。 The n field effect transistors Tr1, Tr2,..., Trn have different gate widths Wg1, Wg2,. The ratio of the capacitance values of the n capacitors C1, C2,..., Cn is the ratio of the gate widths Wg1, Wg2,..., Wgn of the n field effect transistors Tr1, T2,. The same. That is, C1: C2:...: Cn = Wg1: Wg2:. Different gate bias potentials suitable for the gate widths Wg1 to Wgn of the n field effect transistors Tr1 to Trn can be applied to the n gate bias potential nodes Vg1 to Vgn, respectively.
増幅器は、入力端子１０１に入力されるＲＦ入力信号を増幅し、その増幅したＲＦ出力信号を出力端子１０５から出力することができる。また、増幅器は、入力端子１０１に入力されるＲＦ入力信号に応じて、ドレインバイアス電位ノードＶｄｄの直流電力をＲＦ出力信号に変換し、出力端子１０５から出力する。ゲートバイアス電位ノードＶｇ１〜Ｖｇｎに印加する個々のゲートバイアス電位を制御することにより、電界効果トランジスタＴｒ１〜Ｔｒｎのうちの動作トランジスタ数を可変にすることができる。動作トランジスタ数を多くすれば高出力を実現でき、動作トランジスタ数を少なくすれば低出力を実現できる。本実施形態は、ｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎとｎ個のゲートバイアス電位ノードＶｇ１〜Ｖｇｎのゲートバイアス電位とを適切に組み合わせることにより、直流電力からＲＦ出力信号への変換効率を向上させることができる。
The amplifier can amplify the RF input signal input to the
また、１個の大サイズの電界効果トランジスタのゲートバイアス電位を制御する場合に比べ、本実施形態は、ｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎとｎ個のゲートバイアス電位ノードＶｇ１〜Ｖｇｎのゲートバイアス電位とを適切に組み合わせることにより、ゲートバイアス電位の制御分解能を高くすることができるので、増幅線形性を向上させることができる。 Compared with the case where the gate bias potential of one large-size field effect transistor is controlled, in the present embodiment, the gate widths Wg1 to Wgn of n field effect transistors Tr1 to Trn and n gate bias potential nodes are used. By appropriately combining the gate bias potentials of Vg1 to Vgn, the control resolution of the gate bias potential can be increased, so that the amplification linearity can be improved.
また、上記のように、Ｃ１：Ｃ２：・・・：Ｃｎ＝Ｗｇ１：Ｗｇ２：・・・：Ｗｇｎが成り立つ。ｎ個の電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎは相互に異なるので、ｎ個の容量Ｃ１〜Ｃｎの容量値も相互に異なる。ゲート幅Ｗｇ１〜Ｗｇｎが広い電界効果トランジスタＴｒ１〜Ｔｒｎには容量値が大きな容量Ｃ１〜Ｃｎが接続され、ゲート幅Ｗｇ１〜Ｗｇｎが狭い電界効果トランジスタＴｒ１〜Ｔｒｎには容量値が小さい容量Ｃ１〜Ｃｎが接続される。入力ノードＮ１の入力信号は、容量Ｃ１〜Ｃｎにおいて、容量値が大きい容量には大きな信号が分配され、容量値が小さい容量には小さな信号が分配される。これにより、ゲート幅が狭い電界効果トランジスタＴｒ１〜Ｔｒｎのゲートには小さな信号が入力されるので、ゲート幅が狭い電界効果トランジスタＴｒ１〜Ｔｒｎのゲートに大きな信号が入力され、ゲート幅が狭い電界効果トランジスタＴｒ１〜Ｔｒｎが破壊されることを防止できる。 Further, as described above, C1: C2:...: Cn = Wg1: Wg2:. Since the gate widths Wg1 to Wgn of the n field effect transistors Tr1 to Trn are different from each other, the capacitance values of the n capacitors C1 to Cn are also different from each other. Capacitors C1 to Cn having a large capacitance value are connected to the field effect transistors Tr1 to Trn having a wide gate width Wg1 to Wgn, and capacitors C1 to Cn having a small capacitance value are connected to the field effect transistors Tr1 to Trn having a narrow gate width Wg1 to Wgn. Is connected. In the input signal of the input node N1, in the capacitors C1 to Cn, a large signal is distributed to a capacitor having a large capacitance value, and a small signal is distributed to a capacitor having a small capacitance value. Thereby, since a small signal is input to the gates of the field effect transistors Tr1 to Trn having a narrow gate width, a large signal is input to the gates of the field effect transistors Tr1 to Trn having a narrow gate width. It is possible to prevent the transistors Tr1 to Trn from being destroyed.
なお、ｎ個の容量Ｃ１，Ｃ２，・・・，Ｃｎの容量値の比率は、ｎ個の電界効果トランジスタＴｒ１，Ｔ２，・・・，Ｔｒｎのゲート幅Ｗｇ１，Ｗｇ２，・・・，Ｗｇｎの比率と完全に同一である必要はない。上記の効果が得られる範囲内で、ｎ個の容量Ｃ１，Ｃ２，・・・，Ｃｎの容量値の比率は、ｎ個の電界効果トランジスタＴｒ１，Ｔ２，・・・，Ｔｒｎのゲート幅Ｗｇ１，Ｗｇ２，・・・，Ｗｇｎの比率とほぼ同一であればよい。 The ratio of the capacitance values of the n capacitors C1, C2,..., Cn is the gate widths Wg1, Wg2,..., Wgn of the n field effect transistors Tr1, T2,. It need not be exactly the same as the ratio. Within the range where the above effect is obtained, the ratio of the capacitance values of the n capacitors C1, C2,..., Cn is the gate width Wg1, of the n field effect transistors Tr1, T2,. What is necessary is just to be almost the same as the ratio of Wg2,.
以上のように、本実施形態は、１個の大サイズの電界効果トランジスタを、ｎ個の異なるゲート幅Ｗｇ１〜Ｗｇｎの電界効果トランジスタＴｒ１〜Ｔｒｎに分割し、それぞれの電界効果トランジスタＴｒ１〜Ｔｒｎのゲートに電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎと同じ比率の容量値を有する容量Ｃ１〜Ｃｎを接続する。また、それぞれの電界効果トランジスタＴｒ１〜Ｔｒｎに接続されるゲートバイアス電位ノードＶｇ１〜Ｖｇｎに、異なるゲートバイアス電位を与えることによって最適な動作状態を設定することができる。例えば、ゲート幅Ｗｇ１〜Ｗｇｎの広い電界効果トランジスタＴｒ１〜Ｔｒｎのゲートバイアス電位を制御することにより動作状態を粗調整することができ、ゲート幅Ｗｇ１〜Ｗｇｎの狭い電界効果トランジスタＴｒ１〜Ｔｒｎのゲートバイアス電位を制御することにより動作状態を微調整することができる。 As described above, in the present embodiment, one large-size field effect transistor is divided into n field effect transistors Tr1 to Trn having different gate widths Wg1 to Wgn, and each of the field effect transistors Tr1 to Trn is divided. Capacitors C1 to Cn having capacitance values in the same ratio as the gate widths Wg1 to Wgn of the field effect transistors Tr1 to Trn are connected to the gate. An optimum operating state can be set by applying different gate bias potentials to the gate bias potential nodes Vg1 to Vgn connected to the field effect transistors Tr1 to Trn. For example, the operation state can be roughly adjusted by controlling the gate bias potential of the field effect transistors Tr1 to Trn having a wide gate width Wg1 to Wgn, and the gate bias of the field effect transistors Tr1 to Trn having a narrow gate width Wg1 to Wgn. The operating state can be finely adjusted by controlling the potential.
ｎ個の異なる電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎとゲートバイアス電位ノードＶｇ１〜Ｖｇｎのゲートバイアス電位を組み合わせることにより、動作トランジスタ数及びゲートバイアス電位の分解能を向上させることができ、それを少ないトランジスタ分割数で実現できる。また、容量Ｃ１〜Ｃｎの比率と電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎの比率を同じにすることにより、それぞれの電界効果トランジスタＴｒ１〜Ｔｒｎに入力される信号パワーを、電界効果トランジスタＴｒ１〜Ｔｒｎのゲート幅Ｗｇ１〜Ｗｇｎと同じ比率に設定でき、狭いゲート幅Ｗｇ１〜Ｗｇｎの電界効果トランジスタＴｒ１〜Ｔｒｎに大きすぎる信号が入力され、電界効果トランジスタＴｒ１〜Ｔｒｎが破壊されることを防ぐことができる。 By combining the gate widths Wg1 to Wgn of n different field effect transistors Tr1 to Trn and the gate bias potentials of the gate bias potential nodes Vg1 to Vgn, the number of operating transistors and the resolution of the gate bias potential can be improved. Can be realized with a small number of transistor divisions. Further, by making the ratio of the capacitors C1 to Cn and the ratio of the gate widths Wg1 to Wgn of the field effect transistors Tr1 to Trn the same, the signal power input to each of the field effect transistors Tr1 to Trn is changed to the field effect transistor Tr1. Can be set to the same ratio as the gate widths Wg1 to Wgn of .about.Trn, and a signal that is too large is inputted to the field effect transistors Tr1 to Trn of the narrow gate widths Wg1 to Wgn to prevent the field effect transistors Tr1 to Trn from being destroyed. Can do.
（第２の実施形態）
図２は、本発明の第２の実施形態による増幅器の構成例を示す回路図である。本実施形態は、第１の実施形態のｎが４の場合の例を示す。以下、本実施形態が第１の実施形態と異なる点を説明する。容量Ｃ１，Ｃ２、電界効果トランジスタＴｒ１，Ｔｒ２、抵抗Ｒ１，Ｒ２及びゲートバイアス電位ノードＶｇ１，Ｖｇ２は、第１の実施形態と同じである。ドレインバイアス電位ノードＶｄｄには、例えば約３．３Ｖの電源電位が印加される。
(Second Embodiment)
FIG. 2 is a circuit diagram showing a configuration example of an amplifier according to the second embodiment of the present invention. This embodiment shows an example in which n is 4 in the first embodiment. Hereinafter, the points of the present embodiment different from the first embodiment will be described. Capacitors C1, C2, field effect transistors Tr1, Tr2, resistors R1, R2, and gate bias potential nodes Vg1, Vg2 are the same as in the first embodiment. For example, a power supply potential of about 3.3 V is applied to the drain bias potential node Vdd.
第３のｎチャネル電界効果トランジスタＴｒ３は、ソースが基準電位ノードに接続され、ドレインが出力ノードＮ２に接続される。第３の容量Ｃ３は、第３のｎチャネル電界効果トランジスタＴｒ３のゲート及び入力ノードＮ１間に接続される。第３のゲートバイアス電位ノードＶｇ３は、第３の抵抗Ｒ３を介して第３のｎチャネル電界効果トランジスタＴｒ３のゲートに接続される。第３の抵抗Ｒ３は、第３のｎチャネル電界効果トランジスタＴｒ３のゲート及び第３のゲートバイアス電位ノードＶｇ３間に接続される。 The third n-channel field effect transistor Tr3 has a source connected to the reference potential node and a drain connected to the output node N2. The third capacitor C3 is connected between the gate of the third n-channel field effect transistor Tr3 and the input node N1. The third gate bias potential node Vg3 is connected to the gate of the third n-channel field effect transistor Tr3 via the third resistor R3. The third resistor R3 is connected between the gate of the third n-channel field effect transistor Tr3 and the third gate bias potential node Vg3.
第４のｎチャネル電界効果トランジスタＴｒ４は、ソースが基準電位ノードに接続され、ドレインが出力ノードＮ２に接続される。第４の容量Ｃ４は、第４のｎチャネル電界効果トランジスタＴｒ４のゲート及び入力ノードＮ１間に接続される。第４のゲートバイアス電位ノードＶｇ４は、第４の抵抗Ｒ４を介して第４のｎチャネル電界効果トランジスタＴｒ４のゲートに接続される。第４の抵抗Ｒ４は、第４のｎチャネル電界効果トランジスタＴｒ４のゲート及び第４のゲートバイアス電位ノードＶｇ４間に接続される。 The fourth n-channel field effect transistor Tr4 has a source connected to the reference potential node and a drain connected to the output node N2. The fourth capacitor C4 is connected between the gate of the fourth n-channel field effect transistor Tr4 and the input node N1. The fourth gate bias potential node Vg4 is connected to the gate of the fourth n-channel field effect transistor Tr4 via the fourth resistor R4. The fourth resistor R4 is connected between the gate of the fourth n-channel field effect transistor Tr4 and the fourth gate bias potential node Vg4.
例えば、第１の容量Ｃ１の容量値は約５ｐＦ、第１の電界効果トランジスタＴｒ１のゲート幅Ｗｇ１は約５ｍｍ、第１のゲートバイアス電位ノードＶｇ１の電位は約０．３Ｖである。 For example, the capacitance value of the first capacitor C1 is about 5 pF, the gate width Wg1 of the first field effect transistor Tr1 is about 5 mm, and the potential of the first gate bias potential node Vg1 is about 0.3V.
また、第２の容量Ｃ２の容量値は約３ｐＦ、第２の電界効果トランジスタＴｒ２のゲート幅Ｗｇ２は約３ｍｍ、第２のゲートバイアス電位ノードＶｇ２の電位は約０．５Ｖである。 The capacitance value of the second capacitor C2 is about 3 pF, the gate width Wg2 of the second field effect transistor Tr2 is about 3 mm, and the potential of the second gate bias potential node Vg2 is about 0.5V.
また、第３の容量Ｃ３の容量値は約１ｐＦ、第３の電界効果トランジスタＴｒ３のゲート幅Ｗｇ３は約１ｍｍ、第３のゲートバイアス電位ノードＶｇ３の電位は約０．７Ｖである。 The capacitance value of the third capacitor C3 is about 1 pF, the gate width Wg3 of the third field effect transistor Tr3 is about 1 mm, and the potential of the third gate bias potential node Vg3 is about 0.7V.
また、第４の容量Ｃ４の容量値は約０．５ｐＦ、第４の電界効果トランジスタＴｒ４のゲート幅Ｗｇ４は約０．５ｍｍ、第４のゲートバイアス電位ノードＶｇ４の電位は約０．９Ｖである。 The capacitance value of the fourth capacitor C4 is about 0.5 pF, the gate width Wg4 of the fourth field effect transistor Tr4 is about 0.5 mm, and the potential of the fourth gate bias potential node Vg4 is about 0.9V. .
４個の電界効果トランジスタＴｒ１〜Ｔｒ４の中で、第１の電界効果トランジスタＴｒ１のゲート幅Ｗｇ１（約５ｍｍ）が１番目に広く、第２の電界効果トランジスタＴｒ２のゲート幅Ｗｇ２（約３ｍｍ）が２番目に広く、第３の電界効果トランジスタＴｒ３のゲート幅Ｗｇ３（約１ｍｍ）が３番目に広く、第４の電界効果トランジスタＴｒ４のゲート幅Ｗｇ４（約０．５ｍｍ）が４番目に広い。４個の電界効果トランジスタＴｒ１〜Ｔｒ４のゲート幅Ｗｇ１〜Ｗｇ４の合計は、５ｍｍ＋３ｍｍ＋１ｍｍ＋０．５ｍｍ＝９．５ｍｍである。４個の電界効果トランジスタＴｒ１〜Ｔｒ４は、１個の約９．５ｍｍのゲート幅の電界効果トランジスタを４個に分割したトランジスタである。 Of the four field effect transistors Tr1 to Tr4, the first field effect transistor Tr1 has the first widest gate width Wg1 (about 5 mm), and the second field effect transistor Tr2 has the gate width Wg2 (about 3 mm). Second, the third field effect transistor Tr3 has the third largest gate width Wg3 (about 1 mm), and the fourth field effect transistor Tr4 has the fourth largest gate width Wg4 (about 0.5 mm). The sum of the gate widths Wg1 to Wg4 of the four field effect transistors Tr1 to Tr4 is 5 mm + 3 mm + 1 mm + 0.5 mm = 9.5 mm. The four field effect transistors Tr1 to Tr4 are obtained by dividing one field effect transistor having a gate width of about 9.5 mm into four.
また、４個の容量Ｃ１〜Ｃ４の中で、第１の容量Ｃ１の容量値（約５ｐＦ）が１番目に大きく、第２の容量Ｃ２の容量値（約３ｐＦ）が２番目に大きく、第３の容量Ｃ３の容量値（約１ｐＦ）が３番目に大きく、第４の容量Ｃ４の容量値（約０．５ｐＦ）が４番目に大きい。４個の容量Ｃ１〜Ｃ４も、電界効果トランジスタＴｒ１〜Ｔｒ４と同様に、１個の容量を４個に分割した容量である。 Among the four capacitors C1 to C4, the capacitance value of the first capacitor C1 (about 5 pF) is the first largest, the capacitance value of the second capacitor C2 (about 3 pF) is the second largest, The capacitance value of the third capacitance C3 (about 1 pF) is the third largest, and the capacitance value of the fourth capacitance C4 (about 0.5 pF) is the fourth largest. The four capacitors C1 to C4 are capacitors obtained by dividing one capacitor into four, similarly to the field effect transistors Tr1 to Tr4.
本実施形態では、Ｃ１（５ｐＦ）：Ｃ２（３ｐＦ）：Ｃ３（１ｐＦ）：Ｃ４（０．５ｐＦ）＝Ｗｇ１（５ｍｍ）：Ｗｇ２（３ｍｍ）：Ｗｇ３（１ｍｍ）：Ｗｇ４（０．５ｍｍ）の関係が成り立つ。なお、上記のように、４個の電界効果トランジスタＴｒ１〜Ｔｒ４のゲート幅Ｗｇ１〜Ｗｇ４の大小関係とそれに対応する４個の容量Ｃ１〜Ｃ４の容量値の大小関係が同じであれば、本実施形態は、第１の実施形態と同様の効果が得られる。 In this embodiment, C1 (5 pF): C2 (3 pF): C3 (1 pF): C4 (0.5 pF) = Wg1 (5 mm): Wg2 (3 mm): Wg3 (1 mm): Wg4 (0.5 mm) Holds. As described above, if the magnitude relationship between the gate widths Wg1 to Wg4 of the four field effect transistors Tr1 to Tr4 and the magnitude relationship between the capacitance values of the four capacitors C1 to C4 corresponding thereto are the same, this embodiment is performed. In the form, the same effect as in the first embodiment can be obtained.
以上のように、４個に並列分割された電界効果トランジスタＴｒ１〜Ｔｒ４は、それぞれ分割された容量Ｃ１〜Ｃ４に接続されている。４個の電界効果トランジスタＴｒ１〜Ｔｒ４のゲート幅Ｗｇ１〜Ｗｇ４の比率と４個の容量Ｃ１〜Ｃ４の容量値の比率は同じになるように設定されている。４個のゲートバイアス電位ノードＶｇ１〜Ｖｇ４には、それぞれ異なるゲートバイアス電位が与えられる。もちろん、４個のゲートバイアス電位ノードＶｇ１〜Ｖｇ４が同じゲートバイアス電位になる場合もある。 As described above, the four field effect transistors Tr1 to Tr4 divided in parallel are connected to the divided capacitors C1 to C4, respectively. The ratio of the gate widths Wg1 to Wg4 of the four field effect transistors Tr1 to Tr4 and the ratio of the capacitance values of the four capacitors C1 to C4 are set to be the same. Different gate bias potentials are respectively applied to the four gate bias potential nodes Vg1 to Vg4. Of course, the four gate bias potential nodes Vg1 to Vg4 may have the same gate bias potential.
第１及び第２の実施形態によれば、より詳細なゲートバイアス電位の制御や動作トランジスタ数の制御が可能になり、少ないトランジスタ分割数で制御分解能を上げることができる。 According to the first and second embodiments, more detailed control of the gate bias potential and the number of operating transistors can be performed, and the control resolution can be increased with a small number of transistor divisions.
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
１０１ 入力端子
１０２ 入力整合回路
１０３ インダクタ
１０４ 出力整合回路
１０５ 出力端子
Ｎ１ 入力ノード
Ｎ２ 出力ノード
Ｔｒ１〜Ｔｒｎ 電界効果トランジスタ
Ｃ１〜Ｃｎ 容量
Ｒ１〜Ｒｎ 抵抗
Ｖｇ１〜Ｖｇｎ ゲートバイアス電位ノード
Ｖｄｄ ドレインバイアス電位ノード
101
Claims (5)
増幅信号を出力する出力ノードと、
ソースが基準電位ノードに接続され、ドレインが前記出力ノードに接続される第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲート及び前記入力ノード間に接続される第１の容量と、
前記第１の電界効果トランジスタのゲートに接続される第１のゲートバイアス電位ノードと、
ソースが前記基準電位ノードに接続され、ドレインが前記出力ノードに接続される第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲート及び前記入力ノード間に接続される第２の容量と、
前記第２の電界効果トランジスタのゲートに接続される第２のゲートバイアス電位ノードと、
前記出力ノードに接続されるドレインバイアス電位ノードとを有し、
前記第１の電界効果トランジスタのゲート幅は、前記第２の電界効果トランジスタのゲート幅より広く、
前記第１の容量の容量値は、前記第２の容量の容量値より大きいことを特徴とする増幅器。 An input node for inputting an input signal;
An output node that outputs an amplified signal;
A first field effect transistor having a source connected to a reference potential node and a drain connected to the output node;
A first capacitor connected between a gate of the first field effect transistor and the input node;
A first gate bias potential node connected to the gate of the first field effect transistor;
A second field effect transistor having a source connected to the reference potential node and a drain connected to the output node;
A second capacitor connected between the gate of the second field effect transistor and the input node;
A second gate bias potential node connected to the gate of the second field effect transistor;
A drain bias potential node connected to the output node;
The gate width of the first field effect transistor is wider than the gate width of the second field effect transistor,
An amplifier characterized in that a capacitance value of the first capacitor is larger than a capacitance value of the second capacitor.
前記第２の電界効果トランジスタのゲート及び前記第２のゲートバイアス電位ノード間に接続される第２の抵抗と、
前記ドレインバイアス電位ノード及び前記出力ノード間に接続されるインダクタとを有することを特徴とする請求項１〜３のいずれか１項に記載の増幅器。 A first resistor connected between the gate of the first field effect transistor and the first gate bias potential node;
A second resistor connected between the gate of the second field effect transistor and the second gate bias potential node;
The amplifier according to claim 1, further comprising an inductor connected between the drain bias potential node and the output node.
出力端子及び前記出力ノード間に接続され、インピーダンス整合を行う出力整合回路とを有することを特徴とする請求項１〜４のいずれか１項に記載の増幅器。 And an input matching circuit connected between the input terminal and the input node for impedance matching;
The amplifier according to claim 1, further comprising: an output matching circuit connected between an output terminal and the output node and performing impedance matching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010041983A JP2011182043A (en) | 2010-02-26 | 2010-02-26 | Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010041983A JP2011182043A (en) | 2010-02-26 | 2010-02-26 | Amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011182043A true JP2011182043A (en) | 2011-09-15 |
Family
ID=44693129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010041983A Pending JP2011182043A (en) | 2010-02-26 | 2010-02-26 | Amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011182043A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015114698A1 (en) * | 2014-01-31 | 2017-03-23 | 日本電気株式会社 | Transistor package, amplifier circuit including the same, and transistor configuration method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336168A (en) * | 1994-06-09 | 1995-12-22 | Mitsubishi Electric Corp | Power amplifier |
| JP2001237648A (en) * | 2000-02-23 | 2001-08-31 | Toshiba Corp | High frequency power amplifier |
| JP2004134823A (en) * | 2002-10-08 | 2004-04-30 | Matsushita Electric Ind Co Ltd | High frequency amplifier |
| JP2008004987A (en) * | 2006-06-20 | 2008-01-10 | Nec Electronics Corp | Signal amplifying circuit |
| JP2008035487A (en) * | 2006-06-19 | 2008-02-14 | Renesas Technology Corp | Rf power amplifier |
-
2010
- 2010-02-26 JP JP2010041983A patent/JP2011182043A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336168A (en) * | 1994-06-09 | 1995-12-22 | Mitsubishi Electric Corp | Power amplifier |
| JP2001237648A (en) * | 2000-02-23 | 2001-08-31 | Toshiba Corp | High frequency power amplifier |
| JP2004134823A (en) * | 2002-10-08 | 2004-04-30 | Matsushita Electric Ind Co Ltd | High frequency amplifier |
| JP2008035487A (en) * | 2006-06-19 | 2008-02-14 | Renesas Technology Corp | Rf power amplifier |
| JP2008004987A (en) * | 2006-06-20 | 2008-01-10 | Nec Electronics Corp | Signal amplifying circuit |
Non-Patent Citations (1)
| Title |
|---|
| JPN6013019709; 新庄真太郎、森一富、上田博民、太田彰、関博昭、末松憲治: '"Ｌ帯ＣＶ／ＣＣ並列動作ＨＢＴ高出力増幅器"' 電子情報通信学会技術研究報告（信学技報）、ＥＤ、電子デバイス １０２巻、４５６号, 20021111, ２５-３０頁, 電子情報通信学会 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015114698A1 (en) * | 2014-01-31 | 2017-03-23 | 日本電気株式会社 | Transistor package, amplifier circuit including the same, and transistor configuration method |
| US9853605B2 (en) | 2014-01-31 | 2017-12-26 | Nec Corporation | Transistor package, amplification circuit including the same, and method of forming transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Marano et al. | Optimized active single-Miller capacitor compensation with inner half-feedforward stage for very high-load three-stage OTAs | |
| JP5341243B2 (en) | High linearity complementary amplifier | |
| US8044716B1 (en) | Adjustable segmented power amplifier | |
| US7420423B2 (en) | Active balun device | |
| JP5163577B2 (en) | Amplifier circuit and transceiver | |
| US8279004B2 (en) | System for driver amplifier | |
| US8711024B2 (en) | Switched capacitor amplifier | |
| US8040188B2 (en) | Low noise cascode amplifier | |
| JPWO2007105282A1 (en) | Variable gain amplifier | |
| JP2009246529A (en) | Conversion circuit for converting differential signal into single-phase signal | |
| KR101327551B1 (en) | Low noise amplifier | |
| US7646241B2 (en) | Low-voltage operational amplifier and operational amplifying method | |
| US9214898B2 (en) | Triple cascode power amplifier | |
| TW201939885A (en) | Amplifier circuit and buffer amplifier | |
| KR101590605B1 (en) | Linear power amplifier for wireless transmitter | |
| US20110156673A1 (en) | Internal power generating circuit and semiconductor device including the same | |
| KR101101617B1 (en) | Power amplifier | |
| JP2006279599A (en) | Amplifying circuit | |
| US7688145B2 (en) | Variable gain amplifying device | |
| JP2011182043A (en) | Amplifier | |
| TW201547187A (en) | Multi class operation power amplifier | |
| JPWO2010026681A1 (en) | Differential amplifier and configuration method thereof | |
| JP2009207030A (en) | Power amplification circuit and wireless communication circuit | |
| JP5387361B2 (en) | Power amplifier and manufacturing method thereof | |
| CN106899271B (en) | Complementary power amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120910 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130430 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130903 |