JP2011181848A - Esd protection circuit and semiconductor device equipped with the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an ESD protection circuit which has an ESD protecting function for respective circuits from a low breakdown voltage circuit to a high breakdown voltage circuit, and is attained with small layout area. <P>SOLUTION: The ESD protection circuit includes an ESD protecting element 13 between a node NL connected to a power supply terminal VCC_l for outputting a low voltage and a ground line, an ESD protecting circuit 12 between a node NM connected to a power supply terminal VCC_m for outputting an intermediate voltage and a node NL, and an ESD protecting circuit 11 between a node NH connected to a power supply terminal VCC_h for outputting a high voltage and the node NM. An element 18 to be protected which has a low breakdown voltage, an element 17 to be protected which has an intermediate breakdown voltage, and an element 16 to be protected which has a high breakdown voltage are connected between the ground line VSS, and the nodes NL, NM and NH. The ESD protecting circuits 11, 12 and 13 perform ESD protection for the element 16 to be protected, the ESD protecting circuits 12 and 13 perform ESD protection for the element 17 to be protected, and the ESD protecting circuits 13 performs ESD protection for the element 18 to be protected. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、外部からの静電気による静電放電（ＥＳＤ：Electro Static Discharge）から保護するためのＥＳＤ保護回路及びこれを備えた半導体装置に関する。   The present invention relates to an ESD protection circuit for protecting against electrostatic discharge (ESD) due to external static electricity, and a semiconductor device including the ESD protection circuit.

一般に、半導体集積回路（ＩＣ：Integrated Circuit）は、ＥＳＤによって生じるサージ電圧に弱く、破壊されやすい。従って、通常、サージ電圧からＩＣを保護するためのＥＳＤ保護用の回路がＩＣ内に設けられている。   In general, a semiconductor integrated circuit (IC) is vulnerable to a surge voltage generated by ESD and is easily destroyed. Therefore, normally, an ESD protection circuit for protecting the IC from a surge voltage is provided in the IC.

ＥＳＤ保護用の回路の一例として、ＮＭＯＳトランジスタのゲート及びソースを接地電位（ＧＮＤ）に接続したＧａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ（ｇｇＮＭＯＳ）トランジスタを用いるものが提案されている。例えば、図１３に示す回路例では、静電保護回路としてｇｇＮＭＯＳトランジスタ９１を備え、被保護回路である内部回路９２と並列に接続する構成である。   As an example of a circuit for ESD protection, a circuit using a gate-grounded NMOS (ggNMOS) transistor in which the gate and source of an NMOS transistor are connected to a ground potential (GND) has been proposed. For example, the circuit example shown in FIG. 13 includes a ggNMOS transistor 91 as an electrostatic protection circuit and is connected in parallel with an internal circuit 92 that is a protected circuit.

このｇｇＮＭＯＳトランジスタ９１は、ゲートとソースが短絡されているため、通常時、信号線路ＳＥに通常の信号電圧Ｖｉｎが印加された状態下ではオフ状態を示す。ところが、この信号線路ＳＥに、Ｖｉｎよりはるかに大きい過電圧Ｖｓｕｒが印加されると、ｇｇＮＭＯＳトランジスタ９１のドレインと基板間のｐｎ接合が逆バイアスされ、ブレークダウンが生じる。このとき、ドレイン直下で衝突電離が起こり、多数のホールが発生することで、基板の電位が上昇する。基板電位が０．６Ｖに達すると、ドレインをコレクタとし、ソースをエミッタとし、半導体基板をベースとする寄生バイポーラトランジスタが動作状態となる（スナップバック動作）。この動作により、ドレインに印加された過電圧Ｖｓｕｒを、寄生ＮＰＮバイポーラトランジスタを介して、ソースが接続された接地線ＶＳＳへと放電させることができる。この結果、信号線ＳＥの電圧は、コレクタ・エミッタ間抵抗とコレクタ電流の積で規定される維持電圧Ｖｈまで低下する。従って、過電圧Ｖｓｕｒ由来の高電流が内部回路９２内に流れることがなく、内部回路９２が保護される。   Since the ggNMOS transistor 91 has a gate and a source that are short-circuited, the ggNMOS transistor 91 normally shows an off state when a normal signal voltage Vin is applied to the signal line SE. However, when an overvoltage Vsur much larger than Vin is applied to the signal line SE, the pn junction between the drain of the ggNMOS transistor 91 and the substrate is reverse-biased, and breakdown occurs. At this time, impact ionization occurs immediately below the drain, and a large number of holes are generated, thereby increasing the potential of the substrate. When the substrate potential reaches 0.6 V, a parasitic bipolar transistor having a drain as a collector, a source as an emitter, and a semiconductor substrate as a base is activated (snapback operation). With this operation, the overvoltage Vsur applied to the drain can be discharged to the ground line VSS to which the source is connected via the parasitic NPN bipolar transistor. As a result, the voltage of the signal line SE decreases to the sustain voltage Vh defined by the product of the collector-emitter resistance and the collector current. Therefore, a high current derived from the overvoltage Vsur does not flow in the internal circuit 92, and the internal circuit 92 is protected.

なお、寄生ＮＰＮバイポーラトランジスタが動作し、ドレイン−ソース間に電流パスが形成された後は、コレクタ−エミッタ間の電流・電圧共に上昇し、シリコン内部の発熱がシリコンの融点である１４２０℃に達すると、ＮＭＯＳトランジスタ９１は破壊する。   After the parasitic NPN bipolar transistor operates and a current path is formed between the drain and the source, both the current and voltage between the collector and the emitter rise, and the heat generated in the silicon reaches 1420 ° C., which is the melting point of silicon. Then, the NMOS transistor 91 is destroyed.

このスナップバック現象を利用したＥＳＤ保護素子は、低耐圧回路の保護素子としては非常に有効であるが、高耐圧回路の保護素子として用いる場合には、次のような問題を有している。   An ESD protection element using this snapback phenomenon is very effective as a protection element for a low breakdown voltage circuit, but has the following problems when used as a protection element for a high breakdown voltage circuit.

ＥＳＤ保護素子を高耐圧回路の保護素子として利用する場合、このＥＳＤ保護素子についても高耐圧素子として構成する必要がある。ＥＳＤ保護素子を高耐圧素子として構成する場合、そのｇｇＮＭＯＳトランジスタのゲート電極を厚い酸化膜上に形成することによって実現する。通常、ゲート電極端部をＬＯＣＯＳ(Local Oxidation of Silicon)酸化膜の上に配置する。このような構成の下で過電圧Ｖｓｕｒが印加されると、このゲート電極端部の下方に位置するＬＯＣＯＳ酸化膜の部分において電界が集中し、厚い酸化膜の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまう。この結果、スナップバック現象の発生直後にＥＳＤ保護素子が破壊されてしまうということが起こり得る。   When the ESD protection element is used as a protection element for a high voltage circuit, it is necessary to configure the ESD protection element as a high voltage device. When the ESD protection element is configured as a high breakdown voltage element, it is realized by forming the gate electrode of the ggNMOS transistor on a thick oxide film. Usually, the end portion of the gate electrode is disposed on a LOCOS (Local Oxidation of Silicon) oxide film. When an overvoltage Vsur is applied under such a configuration, the electric field concentrates in the portion of the LOCOS oxide film located below the end of the gate electrode, and a large amount of electrons are trapped in the defect layer of the thick oxide film, It will cause local leaks and destruction. As a result, the ESD protection element may be destroyed immediately after the snapback phenomenon occurs.

また、スナップバック現象の発生直後にＥＳＤ保護素子が破壊されなくとも、寄生バイポーラトランジスタの動作によってドレイン−ソース間のインピーダンスが急激に低下し、前述したように、ＥＳＤ保護素子にかかる電圧は過電圧Ｖｓｕｒから維持電圧Ｖｈまで低下する。   Further, even if the ESD protection element is not destroyed immediately after the occurrence of the snapback phenomenon, the impedance between the drain and the source is rapidly lowered by the operation of the parasitic bipolar transistor, and as described above, the voltage applied to the ESD protection element is the overvoltage Vsur. To the sustain voltage Vh.

通常、ＥＳＤ保護素子として形成されるトランジスタの拡散構造は、被保護素子で用いるトランジスタと同一の構造である。仮に、被保護素子の定格電圧が、ＥＳＤ保護素子の定格電圧より高い場合、スナップバック動作によってＥＳＤ保護素子は破壊してしまう。なぜなら、被保護素子の定格電圧がＥＳＤ保護素子の定格電圧より高い場合、前記の維持電圧Ｖｈが被保護素子の定格電圧より低くなる。しかしながら一方で、電源回路からは被保護素子の定格電圧相当の電源電圧が供給されている。このため、ＥＳＤ保護素子によって形成される寄生バイポーラトランジスタにも、この維持電圧より高い電源電圧が供給され続けるため、電源回路からＥＳＤ保護素子へ過剰電流が流れる。これにより、ＥＳＤ保護素子内部の発熱によりＥＳＤ保護素子が破壊されてしまう。このような事態を避けるべく、維持電圧Ｖｈは被保護素子の定格電圧よりも高く設定されなければならない。   Usually, the diffusion structure of a transistor formed as an ESD protection element is the same as that of a transistor used in the protected element. If the rated voltage of the protected element is higher than the rated voltage of the ESD protective element, the ESD protective element is destroyed by the snapback operation. This is because when the rated voltage of the protected element is higher than the rated voltage of the ESD protective element, the sustain voltage Vh is lower than the rated voltage of the protected element. However, on the other hand, a power supply voltage corresponding to the rated voltage of the protected element is supplied from the power supply circuit. For this reason, since a power supply voltage higher than the sustain voltage is continuously supplied to the parasitic bipolar transistor formed by the ESD protection element, an excessive current flows from the power supply circuit to the ESD protection element. As a result, the ESD protection element is destroyed due to heat generation inside the ESD protection element. In order to avoid such a situation, the maintenance voltage Vh must be set higher than the rated voltage of the protected element.

また、スナップバック現象を利用しないＥＳＤ保護素子として、ダイオードを利用するものがある。しかし、ダイオードをＥＳＤ保護素子として用いた場合、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、オン時の抵抗を低下させるべくダイオードの占有面積を大きくする必要があり、非常に大きなレイアウト面積を必要とする。   Some ESD protection elements that do not use the snapback phenomenon use diodes. However, when a diode is used as an ESD protection element, the on-resistance during operation is very large. Therefore, if a sufficient current is applied to protect the internal circuit, the diode will occupy to reduce the on-resistance. The area needs to be increased, and a very large layout area is required.

このような問題を解決すべく、下記に示す技術が提案されている。   In order to solve such problems, the following techniques have been proposed.

特許文献１に開示されたＥＳＤ保護素子の構成を図１４に示す。図１４に示すＥＳＤ保護回路１００は、コレクタコンタクト層を形成する高濃度Ｎ型不純物拡散層（Ｎ＋＋層）１０７の下方からフィールド酸化膜１０８の下方に達する高濃度Ｎ型（Ｎ＋型）シンク層１０３を設け、この水平方向の幅Ｘを十分に確保している点が特徴である。 The configuration of the ESD protection element disclosed in Patent Document 1 is shown in FIG. The ESD protection circuit 100 shown in FIG. 14 has a high-concentration N-type (N + -type) sink that extends from below the high-concentration N-type impurity diffusion layer (N ++ layer) 107 that forms the collector contact layer to below the field oxide film 108. A feature is that the layer 103 is provided and the horizontal width X is sufficiently secured.

より詳細には、ＥＳＤ保護回路１００は、Ｐ型基板１０１上にＮ型エピ層１０２を形成し、この表面からＮ＋型シンク層１０３を形成する。また、Ｎ型エピ層１０２の表面において、Ｎ＋型シンク層１０３から水平方向に離れて、ベースとなる低濃度Ｐ型不純物拡散層（Ｐ−層）１０４，高濃度Ｐ型不純物拡散層（Ｐ＋層）１０５を形成する。Ｐ＋層１０５中にはエミッタとなる高濃度Ｎ型不純物拡散層（Ｎ＋＋層）１０６を形成する。また、Ｎ＋型シンク層１０３上にはコンタクト用のＮ＋＋層１０７を有し、このＮ＋＋層１０７とＮ＋＋層１０６の間にはフィールド酸化膜１０８を有している。 More specifically, the ESD protection circuit 100 forms an N-type epi layer 102 on a P-type substrate 101, and forms an N + -type sink layer 103 from this surface. Further, on the surface of the N-type epi layer 102, the base layer is separated from the N + -type sink layer 103 in the horizontal direction, and a low-concentration P-type impurity diffusion layer (P − layer) 104 and a high-concentration P-type impurity diffusion layer (P + Layer) 105 is formed. In the P + layer 105, a high concentration N-type impurity diffusion layer (N + + layer) 106 serving as an emitter is formed. Further, an N ++ layer 107 for contact is provided on the N + type sink layer 103, and a field oxide film 108 is provided between the N ++ layer 107 and the N ++ layer 106.

図１４に示すＥＳＤ保護素子に過電圧が印加されると、Ｐ−層１０４とＮ＋型シンク層１０３とのセパレーションで決まる耐圧（ブレークダウン電圧）でブレークダウンする。このときに流れる電流によって、寄生ＮＰＮバイポーラトランジスタはトランジスタ動作を開始し、コレクタからエミッタへ向けて電流が流れる。より具体的には、トランジスタ動作によって流れる電流は、コレクタコンタクトＮ＋＋層１０７から、フィールド酸化膜１０８下方に位置するＮ＋型シンク層１０３を通り、Ｎ型エピ層１０２、Ｐ−層１０４、Ｐ＋層１０５、Ｎ＋＋層１０６の経路によって、エミッタへ向けて流れる。 When an overvoltage is applied to the ESD protection element shown in FIG. 14, breakdown occurs at a breakdown voltage (breakdown voltage) determined by the separation between the P − layer 104 and the N + type sink layer 103. The parasitic NPN bipolar transistor starts the transistor operation by the current flowing at this time, and the current flows from the collector to the emitter. More specifically, the current flowing by the transistor operation passes from the collector contact N ++ layer 107 through the N + type sink layer 103 located below the field oxide film 108, through the N type epi layer 102, P − layer 104, P + by the path of the layer 105, N ++ layer 106, it flows toward the emitter.

図１４に示すように、Ｎ＋型シンク層１０３の一部をフィールド酸化膜１０８の下方に位置するように形成して、その形成幅Ｘを拡げることで、Ｎ＋型シンク層１０３に内蔵抵抗が形成されて、当該領域において電圧降下が生じる。これにより、フィールド酸化膜１０８下方に高濃度Ｎ型シンク層１０３の領域がない場合に比べて、維持電圧Ｖｈの高電圧化を実現することができる。 As shown in FIG. 14, a part of the N + -type sink layer 103 is formed so as to be located below the field oxide film 108, and the formation width X is widened, so that the N + -type sink layer 103 has a built-in resistance. Is formed, and a voltage drop occurs in the region. As a result, the sustain voltage Vh can be increased as compared with the case where the region of the high concentration N-type sink layer 103 is not provided below the field oxide film 108.

特許文献２に開示されたＥＳＤ保護素子及びこれを含む半導体装置の構成を図１５に示す。図１５に示すＥＳＤ保護素子１１０は、ｇｇＮＭＯＳトランジスタ１１１に加えて、これに直列に、ベースが開放されたバイポーラトランジスタ１１２を備える点が特徴である。   FIG. 15 shows a configuration of an ESD protection element disclosed in Patent Document 2 and a semiconductor device including the ESD protection element. The ESD protection element 110 shown in FIG. 15 is characterized in that, in addition to the ggNMOS transistor 111, a bipolar transistor 112 whose base is opened is provided in series.

より詳細には、ＮＭＯＳトランジスタ１１７は、ＥＳＤ保護素子１１０と並列に接続されており、ゲートが駆動回路１１６に、ドレインが負荷１１９を介して電源Ｖｏに、ソースが接地線にそれぞれ接続されている。ＥＳＤ保護素子１１０は、ベースが開放されたＮＰＮ型バイポーラトランジスタ１１２と、ｇｇＮＭＯＳトランジスタ１１１のが直列に接続されている。ＮＰＮ型バイポーラトランジスタ１１２のコレクタはＮＭＯＳトランジスタ１１７のドレインに接続し、エミッタはｇｇＮＭＯＳトランジスタ１１１のドレインに接続する。ｇｇＮＭＯＳトランジスタ１１１は、ゲート及びソースが接地線に接続する。なお１１８は出力端子である。   More specifically, the NMOS transistor 117 is connected in parallel with the ESD protection element 110, the gate is connected to the drive circuit 116, the drain is connected to the power supply Vo via the load 119, and the source is connected to the ground line. . In the ESD protection element 110, an NPN bipolar transistor 112 whose base is opened and a ggNMOS transistor 111 are connected in series. The collector of the NPN bipolar transistor 112 is connected to the drain of the NMOS transistor 117, and the emitter is connected to the drain of the ggNMOS transistor 111. The ggNMOS transistor 111 has a gate and a source connected to the ground line. Reference numeral 118 denotes an output terminal.

このように構成されるとき、ＥＳＤ保護素子１１０の耐圧は、バイポーラトランジスタ１１２の耐圧と、ｇｇＮＭＯＳトランジスタ１１１の耐圧の和として規定される。この場合、ブレークダウン後のＥＳＤ保護素子の両端間の維持電圧Ｖｈは、ｇｇＮＭＯＳトランジスタ１１１によって形成される寄生バイポーラトランジスタのコレクタ−エミッタ間電圧と、バイポーラトランジスタ１１２のコレクタ−エミッタ間の電圧の和となる。よって、バイポーラトランジスタ１１２が存在しない場合に比べて、維持電圧Ｖｈの高電圧化を図ることができる。   When configured in this manner, the withstand voltage of the ESD protection element 110 is defined as the sum of the withstand voltage of the bipolar transistor 112 and the withstand voltage of the ggNMOS transistor 111. In this case, the sustain voltage Vh between both ends of the ESD protection element after breakdown is the sum of the collector-emitter voltage of the parasitic bipolar transistor formed by the ggNMOS transistor 111 and the collector-emitter voltage of the bipolar transistor 112. Become. Therefore, the sustain voltage Vh can be increased as compared with the case where the bipolar transistor 112 is not present.

特開２００７−２４２９２３号公報JP 2007-242923 A 特開２００７−２２７６９７号公報JP 2007-227697 A

しかし、特許文献１の場合、Ｎ＋型シンク層１０３の形成幅を拡げることにより寄生抵抗が増加するため、サージ電圧が印加された際に内部回路保護のための十分な電流を流すことができず、結果的に保護能力が低下するという懸念がある。そして、この対策としては、保護素子そのもののサイズを大きくして抵抗値を低下させる必要があり、このことはＥＳＤ保護素子のレイアウト面積の拡大を必然的に招く結果となる。 However, in the case of Patent Document 1, since the parasitic resistance increases by widening the formation width of the N + -type sink layer 103, a sufficient current for protecting the internal circuit can be supplied when a surge voltage is applied. As a result, there is a concern that the protection capability will decrease. As a countermeasure, it is necessary to increase the size of the protective element itself to reduce the resistance value, which inevitably increases the layout area of the ESD protective element.

また、特許文献２の場合には、ＥＳＤ保護素子としてｇｇＮＭＯＳトランジスタに加えて別途バイポーラトランジスタを必要とするため、ｇｇＮＭＯＳトランジスタのみでＥＳＤ保護素子を実現する場合と比較して当然にレイアウト面積の拡大を余儀なくされる結果となる。   In addition, in the case of Patent Document 2, since an additional bipolar transistor is required as an ESD protection element in addition to a ggNMOS transistor, the layout area is naturally increased as compared with the case where the ESD protection element is realized with only a ggNMOS transistor. The result will be forced.

本発明は上記の問題点に鑑み、低耐圧回路から高耐圧回路までの各回路に対するＥＳＤ保護機能を有し、しかも小さいレイアウト面積で実現できる、ＥＳＤ保護回路及びこれを備える半導体装置を提供することを目的とする。   In view of the above problems, the present invention provides an ESD protection circuit that has an ESD protection function for each circuit from a low voltage circuit to a high voltage circuit and that can be realized with a small layout area, and a semiconductor device including the same. With the goal.

上記目的を達成するため、本発明のＥＳＤ保護回路は、複数の異なる電源電圧の電源端子を備える半導体装置に設けられるＥＳＤ保護回路であって、
一端は第１電源端子が接続する第１ノードに、他端は接地線にそれぞれ接続され、半導体基板と電気的に分離された第１ＥＳＤ保護素子と、
一端は前記第１電源端子よりも高電圧の第２電源端子が接続する第２ノードに、他端は前記第１ノードにそれぞれ接続され、半導体基板と電気的に分離された第２ＥＳＤ保護素子とを有することを第１の特徴とする。 In order to achieve the above object, an ESD protection circuit of the present invention is an ESD protection circuit provided in a semiconductor device having a plurality of power supply terminals of different power supply voltages,
A first ESD protection element having one end connected to a first node connected to the first power supply terminal and the other end connected to a ground line and electrically separated from the semiconductor substrate;
One end is connected to a second node connected to a second power supply terminal having a higher voltage than the first power supply terminal, and the other end is connected to the first node, and a second ESD protection element electrically isolated from the semiconductor substrate It has the 1st characteristic to have.

また、本発明のＥＳＤ保護回路は、上記の特徴に加えて、前記複数の電源端子は、それぞれが異なるノードに接続されており、
接続されている電源端子の電圧値が１段階異なる１組のノードの間には、一端が高電圧側のノードに、他端が低電圧側のノードにそれぞれ接続され、且つ、半導体基板と電気的に分離されたＥＳＤ保護素子を備えており、
前記ＥＳＤ保護素子が、電圧値が１段階異なる各組のノードの間に設けられていることを第２の特徴とする。 In addition to the above-described characteristics, the ESD protection circuit of the present invention is configured such that the plurality of power supply terminals are connected to different nodes, respectively.
Between a set of nodes whose voltage values of the connected power supply terminals differ by one step, one end is connected to the high voltage side node and the other end is connected to the low voltage side node, respectively, and A separate ESD protection element,
A second feature is that the ESD protection element is provided between each set of nodes whose voltage values differ by one level.

前記ＥＳＤ保護素子のそれぞれは、スナップバック動作をする半導体素子、ダイオード、又はこれらの一方若しくは双方を複数備えた直列回路により構成することができる。スナップバック動作をする半導体素子の一例としては、ゲートとソースが短絡したＭＯＳトランジスタ（ｇｇＭＯＳ）、エミッタとベースが接続されたバイポーラトランジスタを利用することができる。   Each of the ESD protection elements can be constituted by a semiconductor element that performs a snapback operation, a diode, or a series circuit including a plurality of one or both of them. As an example of a semiconductor element that performs a snapback operation, a MOS transistor (ggMOS) whose gate and source are short-circuited and a bipolar transistor whose emitter and base are connected can be used.

また、本発明の半導体装置は、
上記第１の特徴を有したＥＳＤ保護回路と、一端を前記第１ノードに、他端を前記接地線に接続する第１被保護素子と、一端を前記第２ノードに、他端を前記接地線に接続する第２被保護素子と、を備え、
前記第２被保護素子が、前記第１被保護素子よりも高耐圧素子であることを特徴とする。 The semiconductor device of the present invention is
The ESD protection circuit having the first feature, a first protected element having one end connected to the first node and the other end connected to the ground line, one end connected to the second node, and the other end connected to the ground A second protected element connected to the wire,
The second protected element is a higher breakdown voltage element than the first protected element.

また、本発明の半導体装置は、
上記第２の特徴を有したＥＳＤ保護回路と、前記各ノードと前記接地線の間にそれぞれ耐圧の異なる被保護素子を備え、
前記被保護素子は、当該被保護素子に接続されている前記ノードに接続する電源端子からの出力電圧が高いほど高耐圧素子であることを特徴とする。 The semiconductor device of the present invention is
An ESD protection circuit having the second feature, and protected elements having different breakdown voltages between the nodes and the ground line,
The protected element is a high withstand voltage element as the output voltage from the power supply terminal connected to the node connected to the protected element is higher.

本発明のＥＳＤ保護回路によれば、仮に過電圧が印加され、当該保護回路を介してサージ電流が流れた場合、その後に、過電圧が印加されたノードと接地線の間に生じる維持電圧は、当該ノードと接地線の間に形成されている各ＥＳＤ保護素子の両端の維持電圧の合計となる。よって、個々のＥＳＤ保護素子の維持電圧を高めることなく、過電圧印加後のノードに高い電圧を確保することができる。この電圧値を被保護素子の定格電圧よりも高い値とすることで、電源回路からＥＳＤ保護素子に対して過電流が生じて当該素子が破壊されるのを防ぐことができる。   According to the ESD protection circuit of the present invention, if an overvoltage is applied and a surge current flows through the protection circuit, then the sustain voltage generated between the node to which the overvoltage is applied and the ground line is This is the sum of the sustain voltages at both ends of each ESD protection element formed between the node and the ground line. Therefore, a high voltage can be secured at the node after the overvoltage is applied without increasing the sustain voltage of each ESD protection element. By setting this voltage value to a value higher than the rated voltage of the protected element, it is possible to prevent an overcurrent from being generated from the power supply circuit to the ESD protective element, thereby destroying the element.

そして、この構成によれば、特許文献１のようにエミッタ−コレクタ間に水平方向の離隔を設ける必要が無いため、占有面積の拡大を招くということがない。   And according to this structure, since it is not necessary to provide the horizontal separation between an emitter and a collector like patent document 1, an expansion of an occupation area is not caused.

また、各ＥＳＤ保護素子が接続されるノードには、それぞれ耐圧の異なる被保護素子を接続することが可能である。すなわち、出力電圧の低い電源端子に接続するノードには、低耐圧の被保護素子を接続し、出力電圧の高い電源端子に接続するノードには高耐圧の被保護素子を接続することができる。このとき、出力電圧の低い電源端子に接続するノードに接続されたＥＳＤ保護素子は、低耐圧の被保護素子に対するＥＳＤ保護素子としても機能し、高耐圧の被保護素子に対するＥＳＤ保護素子の一部としても機能する。   Further, protected elements having different breakdown voltages can be connected to nodes to which the respective ESD protection elements are connected. That is, a low breakdown voltage protected element can be connected to a node connected to a power supply terminal having a low output voltage, and a high breakdown voltage protected element can be connected to a node connected to a power supply terminal having a high output voltage. At this time, the ESD protection element connected to the node connected to the power supply terminal having a low output voltage also functions as an ESD protection element for the protected element having a low breakdown voltage, and a part of the ESD protective element for the protected element having a high breakdown voltage. Also works.

つまり、耐圧の高い素子に合わせてＥＳＤ保護設計を行った場合に比べて、各ＥＳＤ保護素子の耐圧を低く抑えることができる。例えば、特許文献２の場合、ＥＳＤ保護素子それぞれに対してｇｇＮＭＯＳトランジスタとバイポーラトランジスタの直列回路によって実現する構成であるため、各ＥＳＤ保護素子のサイズが必然的に大きくなる。しかし、本発明の構成の場合、高耐圧用の保護素子として、低耐圧用の保護素子を兼用する構成であるため、複数の保護素子を用いる構成であっても、そのサイズの拡大を最小限に抑えることが可能である。   That is, the withstand voltage of each ESD protection element can be kept low as compared with the case where the ESD protection design is performed in accordance with an element with a high withstand voltage. For example, in the case of Patent Document 2, since each ESD protection element is configured by a series circuit of a ggNMOS transistor and a bipolar transistor, the size of each ESD protection element inevitably increases. However, in the case of the configuration of the present invention, since the protection element for high withstand voltage is also used as the protection element for low withstand voltage, the increase in size is minimized even in the configuration using a plurality of protection elements. It is possible to suppress it.

本発明のＥＳＤ保護機能付き半導体装置の概念的ブロック図Conceptual block diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護機能付き半導体装置の概念的回路図Conceptual circuit diagram of semiconductor device with ESD protection function of the present invention 本発明のＥＳＤ保護回路の概略断面構造図Schematic cross-sectional structure diagram of the ESD protection circuit of the present invention 本発明のＥＳＤ保護回路に対するＴＬＰ評価実測データTLP evaluation measurement data for the ESD protection circuit of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的ブロック図Another conceptual block diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図Another conceptual circuit diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護素子の別の概略断面構造図Another schematic cross-sectional structure diagram of the ESD protection element of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図Another conceptual circuit diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図Another conceptual circuit diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図Another conceptual circuit diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図Another conceptual circuit diagram of a semiconductor device with an ESD protection function of the present invention 本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図Another conceptual circuit diagram of a semiconductor device with an ESD protection function of the present invention ＥＳＤ保護回路を含む回路例Circuit example including ESD protection circuit 従来のＥＳＤ保護回路の構成例Configuration example of conventional ESD protection circuit 従来のＥＳＤ保護回路の構成例Configuration example of conventional ESD protection circuit

以下、本発明の実施の形態につき、図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の半導体装置の概念を示す概念的ブロック図である。図１に示す半導体装置１は、異なる電源電圧の複数の電源端子（ＶＣＣ＿ｈ，ＶＣＣ＿ｍ，ＶＣＣ＿ｌ）を有している。   FIG. 1 is a conceptual block diagram showing the concept of the semiconductor device of the present invention. The semiconductor device 1 shown in FIG. 1 has a plurality of power supply terminals (VCC_h, VCC_m, VCC_l) having different power supply voltages.

ノードＮＨは、高電圧の電源端子ＶＣＣ＿ｈに接続され、ノードＮＬは、ＶＣＣ＿ｈより低電圧の電源端子ＶＣＣ＿ｌに接続される。また、ノードＮＭは、ＶＣＣ＿ｈよりは低電圧で、ＶＣＣ＿ｌより高電圧である中間電圧の電源端子ＶＣＣ＿ｍに接続される。   The node NH is connected to a high-voltage power supply terminal VCC_h, and the node NL is connected to a power supply terminal VCC_l having a lower voltage than VCC_h. The node NM is connected to a power supply terminal VCC_m having an intermediate voltage that is lower than VCC_h and higher than VCC_l.

図１に示す半導体装置１は、内部回路として、高電圧出力用の電源端子ＶＣＣ＿ｈから供給される電圧を電源電圧として利用する被保護素子１６、中間電圧出力用の電源端子ＶＣＣ＿ｍから供給される電圧を電源電圧として利用する被保護素子１７、低電圧出力用の電源端子ＶＣＣ＿ｌから供給される電圧を電源電圧として利用する被保護素子１８を備えている。被保護素子１６、１７、１８は、電源電圧としてこの順に高い電圧が印加される構成であり、定格電圧もこの順に高いものとする。   A semiconductor device 1 shown in FIG. 1 includes, as internal circuits, a protected element 16 that uses a voltage supplied from a power supply terminal VCC_h for high voltage output as a power supply voltage, and a voltage supplied from a power supply terminal VCC_m for intermediate voltage output. Is used as the power supply voltage, and the protected element 18 is used as the power supply voltage using the voltage supplied from the power supply terminal VCC_l for low voltage output. The protected elements 16, 17, and 18 are configured so that a higher voltage is applied in this order as the power supply voltage, and the rated voltage is also higher in this order.

本発明の半導体装置１は、異なる電圧が印加される各ノード間それぞれにＥＳＤ保護素子を設けることを特徴とする構成である。すなわち、図１に示すように、半導体装置１が備えるＥＳＤ保護回路１０は、高電圧ノードＮＨと中間電圧ノードＮＭの間に設けられた第１のＥＳＤ保護素子１１と、中間電圧ノードＮＭと低電圧ノードＮＬの間に設けられた第２のＥＳＤ保護素子１２と、低電圧ノードＮＬと接地線ＶＳＳの間に設けられた第３のＥＳＤ保護素子１３とを有している。なお、これらのＥＳＤ保護素子１１〜１３は、いずれも半導体基板とは電気的に分離させる。   The semiconductor device 1 of the present invention is characterized in that an ESD protection element is provided between each node to which a different voltage is applied. That is, as shown in FIG. 1, the ESD protection circuit 10 included in the semiconductor device 1 includes a first ESD protection element 11 provided between the high voltage node NH and the intermediate voltage node NM, and a low voltage between the intermediate voltage node NM and the intermediate voltage node NM. A second ESD protection element 12 provided between the voltage nodes NL and a third ESD protection element 13 provided between the low voltage node NL and the ground line VSS are included. These ESD protection elements 11 to 13 are all electrically separated from the semiconductor substrate.

図１のような構成とした場合、低耐圧の被保護素子１８はＥＳＤ保護素子１３によってＥＳＤから保護され、中間耐圧の被保護素子１７は、ＥＳＤ保護素子１２及び１３の直列接続によってＥＳＤから保護され、高耐圧の被保護素子１６は、ＥＳＤ保護素子１１，１２，１３の直列接続によってＥＳＤから保護される。   In the case of the configuration shown in FIG. 1, the low breakdown voltage protected element 18 is protected from ESD by the ESD protection element 13, and the intermediate breakdown voltage protected element 17 is protected from ESD by the series connection of the ESD protection elements 12 and 13. The high breakdown voltage protected element 16 is protected from ESD by the series connection of the ESD protection elements 11, 12, and 13.

高電圧の電源端子ＶＣＣ＿ｈからサージ電圧Ｖｓｕｒ＿ｈが印加された場合、ＥＳＤ保護素子１１，ＥＳＤ保護素子１２，ＥＳＤ保護素子１３をこの順に通り、接地線ＶＳＳへとサージ電流が流れる。これにより、高耐圧の被保護素子１６に対してサージ電圧Ｖｓｕｒ＿ｈが印加されることなく、ノードＮＨと接地線ＶＳＳの間の電圧を瞬時に低下させることができ、被保護素子１６が保護される。なお、サージ電流が流れることで、接地線ＶＳＳとノードＮＨの間に生じる電圧は、サージ電圧Ｖｓｕｒ＿ｈから、ＥＳＤ保護素子１３の維持電圧Ｖｈ１３，ＥＳＤ保護素子１２の維持電圧Ｖｈ１２，及びＥＳＤ保護素子１１の維持電圧Ｖｈ１１の和で規定される維持電圧Ｖｈ１へと低下する。   When the surge voltage Vsur_h is applied from the high-voltage power supply terminal VCC_h, a surge current flows through the ESD protection element 11, the ESD protection element 12, and the ESD protection element 13 in this order to the ground line VSS. Accordingly, the voltage between the node NH and the ground line VSS can be instantaneously reduced without applying the surge voltage Vsur_h to the protected element 16 having a high breakdown voltage, and the protected element 16 is protected. . Note that the voltage generated between the ground line VSS and the node NH due to the surge current flows from the surge voltage Vsur_h to the sustain voltage Vh13 of the ESD protection element 13, the sustain voltage Vh12 of the ESD protection element 12, and the ESD protection element 11. Decreases to the sustain voltage Vh1 defined by the sum of the sustain voltages Vh11.

同様に、中間電圧の電源端子ＶＣＣ＿ｍからサージ電圧Ｖｓｕｒ＿ｍが印加された場合には、ＥＳＤ保護素子１２，ＥＳＤ保護素子１３をこの順に通り、接地線ＶＳＳへとサージ電流が流れる。これにより、中間耐圧の被保護素子１７に対してサージ電圧Ｖｓｕｒ＿ｍが印加されることなく、ノードＮＭと接地線ＶＳＳの間の印加電圧を瞬時に低下させることができ、被保護素子１７が保護される。なお、サージ電流が流れることで、接地線ＶＳＳとノードＮＭの間に生じる電圧は、サージ電圧Ｖｓｕｒ＿ｍから、ＥＳＤ保護素子１３の維持電圧Ｖｈ１３及びＥＳＤ保護素子１２の維持電圧Ｖｈ１２の和で規定される維持電圧Ｖｈ２へと低下する。   Similarly, when the surge voltage Vsur_m is applied from the intermediate voltage power supply terminal VCC_m, the surge current flows through the ESD protection element 12 and the ESD protection element 13 in this order to the ground line VSS. As a result, the applied voltage between the node NM and the ground line VSS can be instantaneously reduced without applying the surge voltage Vsur_m to the protected element 17 having the intermediate withstand voltage, and the protected element 17 is protected. The The voltage generated between the ground line VSS and the node NM due to the surge current flowing is defined by the sum of the sustain voltage Vh13 of the ESD protection element 13 and the sustain voltage Vh12 of the ESD protection element 12 from the surge voltage Vsur_m. The voltage drops to the sustain voltage Vh2.

同様に、低電圧の電源端子ＶＣＣ＿ｌからサージ電圧Ｖｓｕｒ＿ｌが印加された場合には、ＥＳＤ保護素子１３を通り接地線ＶＳＳへとサージ電流が流れる。これにより、低耐圧の被保護素子１８に対してサージ電圧Ｖｓｕｒ＿ｌが印加されることなく、ノードＮＬと接地線ＶＳＳの間の印加電圧を瞬時に低下させることができ、被保護素子１８が保護される。なお、サージ電流が流れることで、接地線ＶＳＳとノードＮＬの間に生じる電圧は、サージ電圧Ｖｓｕｒ＿ｌからＥＳＤ保護素子１３の維持電圧Ｖｈ１３へと低下する。   Similarly, when the surge voltage Vsur_l is applied from the low-voltage power supply terminal VCC_l, a surge current flows through the ESD protection element 13 to the ground line VSS. As a result, the applied voltage between the node NL and the ground line VSS can be instantaneously reduced without applying the surge voltage Vsur_l to the protected element 18 having a low breakdown voltage, and the protected element 18 is protected. The In addition, when the surge current flows, the voltage generated between the ground line VSS and the node NL decreases from the surge voltage Vsur_l to the sustain voltage Vh13 of the ESD protection element 13.

上述したように、被保護素子が高耐圧である場合には、サージ電流が流れた後の維持電圧をある程度高くする必要がある。ここで、前記のとおり、高耐圧の被保護素子１６が接続されるノードＮＨと接地線ＶＳＳの間の維持電圧Ｖｈ１，中間耐圧の被保護素子１７が接続されるノードＮＭと接地線ＶＳＳの間の維持電圧Ｖｈ２，低耐圧の被保護素子１８が接続されるノードＮＬと接地線ＶＳＳの間の維持電圧Ｖｈ３はそれぞれ下記数１のように表わされる。
（数１）
Ｖｈ１＝Ｖｈ１３＋Ｖｈ１２＋Ｖｈ１１
Ｖｈ２＝Ｖｈ１３＋Ｖｈ１２
Ｖｈ３＝Ｖｈ１３ As described above, when the protected element has a high breakdown voltage, it is necessary to increase the sustain voltage after the surge current flows to some extent. Here, as described above, the sustain voltage Vh1 between the node NH to which the high breakdown voltage protected element 16 is connected and the ground line VSS, between the node NM to which the intermediate breakdown voltage protected element 17 is connected and the ground line VSS. Sustain voltage Vh2, sustain voltage Vh3 between node NL to which protected element 18 having a low breakdown voltage is connected and ground line VSS are expressed by the following equation 1, respectively.
(Equation 1)
Vh1 = Vh13 + Vh12 + Vh11
Vh2 = Vh13 + Vh12
Vh3 = Vh13

被保護素子は、定格電圧が高いほど当然に耐圧も高く設定されている。そして、数１によれば、耐圧が高い被保護素子ほど維持電圧が高くなる構成である。よって、Ｖｈ１１，Ｖｈ１２，Ｖｈ１３が適切な値を示すＥＳＤ保護素子を選択して用いることで、サージ電流が接地線ＶＳＳへ抜けた後も、各ノードＮＨ，ＮＭ，ＮＬの電圧（維持電圧）をそれぞれのノードに接続される被保護素子（１６〜１８）の定格電圧以上に設定することが可能である。このように設定することで、サージ電流が接地線ＶＳＳに抜けた後に、電源電圧が印加される各電源端子（ＶＣＣ＿ｈ，ＶＣＣ＿ｍ，ＶＣＣ＿ｌ）からＥＳＤ保護素子に対して過電流が流れるのを防止することができる。   The protected element is naturally set to have a higher withstand voltage as the rated voltage is higher. Then, according to Equation 1, the sustain voltage is higher as the protected element has a higher breakdown voltage. Therefore, by selecting and using an ESD protection element in which Vh11, Vh12, and Vh13 have appropriate values, the voltages (sustain voltages) of the nodes NH, NM, and NL are maintained even after the surge current is lost to the ground line VSS. It is possible to set the voltage higher than the rated voltage of the protected elements (16 to 18) connected to each node. This setting prevents overcurrent from flowing from the power supply terminals (VCC_h, VCC_m, VCC_l) to which the power supply voltage is applied to the ESD protection element after the surge current is lost to the ground line VSS. be able to.

本発明の構成の場合、低耐圧の被保護素子１８に対するＥＳＤ保護素子１３を、中間耐圧の被保護素子１７，及び高耐圧の被保護素子１６に対するＥＳＤ保護素子の一部として兼用し、中間耐圧の被保護素子１７に対するＥＳＤ保護素子１２を高耐圧の被保護素子１６に対するＥＳＤ保護素子の一部として兼用している。   In the case of the configuration of the present invention, the ESD protection element 13 for the low breakdown voltage protected element 18 is also used as a part of the ESD protection element 17 for the intermediate breakdown voltage protected element 17 and the high breakdown voltage protected element 16, The ESD protection element 12 for the protected element 17 is also used as a part of the ESD protection element for the protected element 16 having a high breakdown voltage.

よって、高耐圧の被保護素子１６に対してノードＮＨを介して過電圧が印加された場合、このノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１は、ＥＳＤ保護素子１１の耐圧Ｖｔ１１、ＥＳＤ保護素子１２の耐圧Ｖｔ１２，ＥＳＤ保護素子１３の耐圧Ｖｔ１３の和として規定される。同様に、中間耐圧の被保護素子１７に対してノードＮＭを介して過電圧が印加された場合、このノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２は、ＥＳＤ保護素子１２の耐圧Ｖｔ１２とＥＳＤ保護素子１３の耐圧Ｖｔ１３の和として規定される。更に、低耐圧の被保護素子１８に対してノードＮＬを介して過電圧が印加された場合、このノードＮＬと接地線ＶＳＳ間の耐圧Ｖｔ３はＥＳＤ保護素子１３の耐圧Ｖｔ１３として規定される。これをまとめると、以下の数２のように表わされる。   Therefore, when an overvoltage is applied to the protected element 16 having a high breakdown voltage via the node NH, the breakdown voltage Vt1 between the node NH and the ground line VSS is equal to the breakdown voltage Vt11 of the ESD protection element 11 and the ESD protection element 12. It is defined as the sum of the withstand voltage Vt12 and the withstand voltage Vt13 of the ESD protection element 13. Similarly, when an overvoltage is applied to the protected element 17 having the intermediate breakdown voltage via the node NM, the breakdown voltage Vt2 between the node NM and the ground line VSS is equal to the breakdown voltage Vt12 of the ESD protection element 12 and the ESD protection element 13. Is defined as the sum of the breakdown voltage Vt13. Furthermore, when an overvoltage is applied to the protected element 18 having a low breakdown voltage via the node NL, the breakdown voltage Vt3 between the node NL and the ground line VSS is defined as the breakdown voltage Vt13 of the ESD protection element 13. In summary, this is expressed as the following formula 2.

（数２）
Ｖｔ１＝Ｖｔ１３＋Ｖｔ１２＋Ｖｔ１１
Ｖｔ２＝Ｖｔ１３＋Ｖｔ１２
Ｖｔ３＝Ｖｔ１３ (Equation 2)
Vt1 = Vt13 + Vt12 + Vt11
Vt2 = Vt13 + Vt12
Vt3 = Vt13

つまり、本発明の構成によれば、高耐圧の被保護素子１６用のＥＳＤ保護素子の耐圧（ブレークダウン電圧）は、３つの保護素子（１１，１２，１３）の耐圧の合計で規定されるため、各保護素子を高耐圧素子として設計する必要がない。すなわち、仮に保護素子をｇｇＮＭＯＳトランジスタで形成した場合に、このトランジスタのゲート電極下方の酸化膜を厚膜化する必要がないため、サージ電圧印加時に局所的なリークや破壊が生じるおそれが低下する。   In other words, according to the configuration of the present invention, the breakdown voltage (breakdown voltage) of the ESD protection element for the protected element 16 having a high breakdown voltage is defined by the sum of the breakdown voltages of the three protection elements (11, 12, 13). Therefore, it is not necessary to design each protection element as a high breakdown voltage element. That is, if the protective element is formed of a ggNMOS transistor, it is not necessary to increase the thickness of the oxide film below the gate electrode of the transistor, so that the possibility of local leakage or destruction when applying a surge voltage is reduced.

また、最も高い耐圧の被保護素子に合わせてＥＳＤ保護設計をする場合と比べて、被保護素子の耐圧に応じてＥＳＤ保護素子のサイズを小さくすることができるため、全体としてレイアウト占有面積の縮小に寄与する。   In addition, the size of the ESD protection element can be reduced according to the withstand voltage of the protected element, compared with the case where the ESD protection design is made in accordance with the highest withstand voltage protected element, so that the layout occupation area is reduced as a whole. Contribute to.

図２に、図１に示すブロック図を回路図で表現した一例を示す。また、このときのＥＳＤ保護回路１０の概略断面構造図を図３に示す。図２，図３では、ＥＳＤ保護素子１１，１２，１３としてｇｇＮＭＯＳトランジスタ（ＴＨ，ＴＭ，ＴＬ）を採用した場合につき図示している。   FIG. 2 shows an example of a circuit diagram of the block diagram shown in FIG. FIG. 3 shows a schematic cross-sectional structure diagram of the ESD protection circuit 10 at this time. 2 and 3, the case where ggNMOS transistors (TH, TM, TL) are employed as the ESD protection elements 11, 12, 13 is shown.

ＥＳＤ保護回路１０は、Ｐ型半導体基板２１上に形成されている。ＥＳＤ保護素子１１及びＥＳＤ保護素子１２については、深いＮ型ウェル２２（４２）を基板２１上に設け、このウェル内に更にＮ型ウェル２３（４３）とＰ型ウェル２４（４４）を形成している。ＥＳＤ保護素子１３については、基板２１上にＮ型ウェル５３とＰ型ウェル５４を形成している。   The ESD protection circuit 10 is formed on the P-type semiconductor substrate 21. As for the ESD protection element 11 and the ESD protection element 12, a deep N-type well 22 (42) is provided on the substrate 21, and an N-type well 23 (43) and a P-type well 24 (44) are further formed in the well. ing. As for the ESD protection element 13, an N-type well 53 and a P-type well 54 are formed on the substrate 21.

Ｐ型ウェル２４（４４，５４）内の表面領域にはソースとなる高濃度Ｎ型不純物拡散領域２５（４５，５５）、コンタクト用の高濃度Ｐ型不純物拡散領域２６（４６，５６）を有し、Ｎ型ウェル２３（４３，５３）とＰ型ウェル２４（４４，５４）にまたがるようにドレインとなる高濃度Ｎ型不純物拡散領域２７（４７，５７）を有する。また、フィールド酸化膜３１で囲まれた基板上の活性領域にはゲート酸化膜２８が形成され、その上層のうち、ソース２５（４５，５５）とドレイン２７（４７，５７）に挟まれた領域の上方位置においてゲート電極２９が形成されている。   The surface region in the P-type well 24 (44, 54) has a high-concentration N-type impurity diffusion region 25 (45, 55) serving as a source and a high-concentration P-type impurity diffusion region 26 (46, 56) for contact. In addition, a high concentration N-type impurity diffusion region 27 (47, 57) serving as a drain is provided so as to straddle the N-type well 23 (43, 53) and the P-type well 24 (44, 54). In addition, a gate oxide film 28 is formed in the active region on the substrate surrounded by the field oxide film 31, and a region sandwiched between the source 25 (45, 55) and the drain 27 (47, 57) among the upper layers. A gate electrode 29 is formed at a position above the.

高電圧出力用の電源端子ＶＣＣ＿ｈは、ドレイン２７に接続する。また、中間電圧出力用の電源端子ＶＣＣ＿ｍは、ドレイン４７に接続すると共に、高耐圧のＥＳＤ保護素子１１のゲート電極２９，ソース２５，コンタクト２６に接続する。低電圧出力用の電源端子ＶＣＣ＿ｌは、ドレイン５７に接続すると共に、中間耐圧のＥＳＤ保護素子１２のゲート電極２９，ソース４５，コンタクト４６に接続する。   The power supply terminal VCC_h for high voltage output is connected to the drain 27. In addition, the intermediate voltage output power supply terminal VCC_m is connected to the drain 47 and to the gate electrode 29, the source 25, and the contact 26 of the high breakdown voltage ESD protection element 11. The low-voltage output power supply terminal VCC_l is connected to the drain 57 and also to the gate electrode 29, the source 45, and the contact 46 of the ESD protection element 12 having an intermediate withstand voltage.

なお、図２において、ＥＳＤ保護回路１０内に図示されているダイオードＤＨは、深いＮ型ウェル２２とＰ型半導体基板２１で構成され、ダイオードＤＭは深いＮ型ウェル４２とＰ型半導体基板２１で構成される。   In FIG. 2, the diode DH illustrated in the ESD protection circuit 10 includes a deep N-type well 22 and a P-type semiconductor substrate 21, and the diode DM includes a deep N-type well 42 and a P-type semiconductor substrate 21. Composed.

このような構成の場合、図１４のようにソース−ドレイン間に水平方向の離間距離を大きく設ける必要はないため、寄生抵抗を減少させるべく保護素子そのもののサイズを大きくするという必要はない。また、上述したように、高耐圧の被保護素子１６に対するＥＳＤ保護回路１０としての耐圧は、ＥＳＤ保護素子１１，１２，１３それぞれの耐圧の合計、すなわちｇｇＮＭＯＳトランジスタＴＨ，ＴＭ，ＴＬの耐圧の合計で規定されるため、各トランジスタの耐圧を低く設計しても、十分に高い耐圧を確保することができる。   In the case of such a configuration, it is not necessary to provide a large distance in the horizontal direction between the source and the drain as shown in FIG. 14, and therefore it is not necessary to increase the size of the protection element itself in order to reduce the parasitic resistance. Further, as described above, the withstand voltage of the ESD protection circuit 10 with respect to the protected element 16 having a high withstand voltage is the sum of the withstand voltages of the ESD protection elements 11, 12, 13; Therefore, a sufficiently high breakdown voltage can be secured even if the breakdown voltage of each transistor is designed to be low.

図４に、図２に示したＥＳＤ保護回路１０に対するＴＬＰ（Transmission Line Pulsing）評価実測データを示す。図４内においてＦ＿ｌはＥＳＤ保護素子を１段接続した場合、すなわちノードＮＬと接地線ＶＳＳ間の印加電圧と電流の関係を示す曲線である。Ｆ＿ｍは、ＥＳＤ保護素子を２段接続した場合、すなわちノードＮＭと接地線ＶＳＳ間の印加電圧と電流の関係を示す曲線であり、Ｆ＿ｈは、ＥＳＤ保護素子を３段接続した場合、すなわちノードＮＨと接地線ＶＳＳ間の印加電圧と電流の関係を示す曲線である。   FIG. 4 shows TLP (Transmission Line Pulsing) evaluation actual measurement data for the ESD protection circuit 10 shown in FIG. In FIG. 4, F_l is a curve showing the relationship between the applied voltage and current between the node NL and the ground line VSS when one stage of ESD protection elements is connected. F_m is a curve showing the relationship between applied voltage and current between the node NM and the ground line VSS when two stages of ESD protection elements are connected, that is, F_h is a case where three stages of ESD protection elements are connected, ie, the node NH 5 is a curve showing a relationship between an applied voltage and a current between the ground line VSS and the ground line VSS.

図４によれば、１段接続した場合のＥＳＤ保護素子は最も耐圧（ブレークダウン電圧）が低く、以下、接続段数を増やしていくに連れて耐圧が高くなっていることが分かる。また、いったんブレークダウンが生じ、サージ電流が流れた後、再度電圧を上昇させていくと、ブレークダウン電圧に達したところで再びフレークダウンが生じていることが分かる。これにより、スナップバック現象の発生後にＥＳＤ保護素子そのものが破壊されるという事態は生じていないことが分かる。   According to FIG. 4, it can be seen that the ESD protection element when connected in one stage has the lowest breakdown voltage (breakdown voltage), and the breakdown voltage increases as the number of connection stages increases. Further, when a breakdown occurs once and a surge current flows and then the voltage is increased again, it can be seen that flakedown occurs again when the breakdown voltage is reached. Thus, it can be seen that there is no situation where the ESD protection element itself is destroyed after the occurrence of the snapback phenomenon.

なお、上記実施形態では、３種類の異なる電圧が電源電圧として印加される場合を例に挙げたが、２種類の場合や、４種類以上の場合においても同様の方法でＥＳＤ保護素子を実現することができる。   In the above embodiment, the case where three different voltages are applied as the power supply voltage has been described as an example. However, the ESD protection element is realized by the same method in the case of two types or four or more types. be able to.

図５は、高電圧出力用の電源端子ＶＣＣ＿ｈと、低電圧出力用の電源端子ＶＣＣ＿ｌを備える場合における本発明の半導体装置の概念的ブロック図である。また、図６は、図５に示すブロック図を回路図で表現した一例であり、図７は、図６に示す場合におけるＥＳＤ保護装置の概略断面構造図である。図５〜図７は、それぞれ図１〜図３にならって作成しており、同一の箇所については同一の符号を付している。   FIG. 5 is a conceptual block diagram of the semiconductor device of the present invention in the case where a power supply terminal VCC_h for high voltage output and a power supply terminal VCC_l for low voltage output are provided. 6 is an example in which the block diagram shown in FIG. 5 is expressed by a circuit diagram, and FIG. 7 is a schematic cross-sectional structure diagram of the ESD protection device in the case shown in FIG. 5 to 7 are created in the same manner as FIGS. 1 to 3, and the same portions are denoted by the same reference numerals.

図５に示す半導体装置１ａにおいても、図１の半導体装置１と同様、低耐圧の被保護素子１８はＥＳＤ保護素子１３によってＥＳＤから保護され、高耐圧の被保護素子１６は、ＥＳＤ保護素子１１，１２，１３の直列接続によってＥＳＤから保護される。そして、高耐圧の被保護素子１６が接続されるノードＮＨと接地線ＶＳＳの間の維持電圧Ｖｈ１，低耐圧の被保護素子１８が接続されるノードＮＬと接地線ＶＳＳの間の維持電圧Ｖｈ３に関しては、上記数１と同じように求められる。よって、サージ電流が接地線ＶＳＳに抜けた後に、電源電圧が印加される各電源端子（ＶＣＣ＿ｈ，ＶＣＣ＿ｌ）からＥＳＤ保護素子に対して過電流が流れるのを防止することができる。   Also in the semiconductor device 1a shown in FIG. 5, the low breakdown voltage protected element 18 is protected from ESD by the ESD protection element 13, and the high breakdown voltage protected element 16 is the ESD protection element 11 as in the semiconductor device 1 of FIG. , 12, 13 are protected from ESD by a series connection. The sustain voltage Vh1 between the node NH to which the high breakdown voltage protected element 16 is connected and the ground line VSS1, and the sustain voltage Vh3 between the node NL to which the low breakdown voltage protected element 18 is connected and the ground line VSS are related. Is obtained in the same manner as Equation 1 above. Therefore, it is possible to prevent an overcurrent from flowing from the power supply terminals (VCC_h, VCC_l) to which the power supply voltage is applied to the ESD protection element after the surge current is lost to the ground line VSS.

また、ノードＮＨと接地線ＶＳＳ間のブレークダウン電圧Ｖｔ１、ノードＮＬと接地線ＶＳＳ間のブレークダウン電圧Ｖｔ３は上記数２と同様に求められる。よって、このような構成においても、各ＥＳＤ保護素子を高耐圧素子として実現する必要がないため、レイアウト占有面積を縮小することができる。   Further, the breakdown voltage Vt1 between the node NH and the ground line VSS and the breakdown voltage Vt3 between the node NL and the ground line VSS are obtained in the same manner as the above formula 2. Therefore, even in such a configuration, it is not necessary to realize each ESD protection element as a high breakdown voltage element, so that the layout occupation area can be reduced.

なお、上記実施形態では、ＥＳＤ保護素子の一例としてｇｇＮＭＯＳトランジスタを用いるものとしたが、これに代えて、バイポーラトランジスタやダイオードを用いても良いし、更にこれらの素子の直列回路で形成しても良い。   In the above embodiment, a ggNMOS transistor is used as an example of an ESD protection element. Instead, a bipolar transistor or a diode may be used, or a series circuit of these elements may be used. good.

図８に示す半導体装置１ｂが備えるＥＳＤ保護回路１０ｂは、ノードＮＭとＮＬの間に、ｇｇＮＭＯＳトランジスタＴＭに加えて抵抗Ｒ１を備える構成である。この場合、ノードＮＭとＮＬの間に設けられるＥＳＤ保護素子１２は、ｇｇＮＭＯＳトランジスタＴＭと抵抗Ｒ１の直列接続構成によって実現される。サージ電圧が印加された場合におけるサージ電流の流れる方向、並びにその際の電圧変化の態様については、図１を参照して説明したのと同様の原理である。よって、図８の構成の場合、このＥＳＤ保護素子１２の耐圧Ｖｔ１２は、ｇｇＮＭＯＳトランジスタＴＭの耐圧と、抵抗Ｒ１の両端間電圧の合計値として規定される。同様に、ＥＳＤ保護素子１２の維持電圧Ｖｈ１２も、ｇｇＮＭＯＳトランジスタＴＭの維持電圧に、抵抗Ｒ１の両端間電圧を加えた値として規定される。   The ESD protection circuit 10b included in the semiconductor device 1b illustrated in FIG. 8 has a configuration including a resistor R1 in addition to the ggNMOS transistor TM between the nodes NM and NL. In this case, the ESD protection element 12 provided between the nodes NM and NL is realized by a series connection configuration of the ggNMOS transistor TM and the resistor R1. The direction in which the surge current flows when a surge voltage is applied and the mode of voltage change at that time are the same principles as described with reference to FIG. Therefore, in the configuration of FIG. 8, the withstand voltage Vt12 of the ESD protection element 12 is defined as the total value of the withstand voltage of the ggNMOS transistor TM and the voltage across the resistor R1. Similarly, the sustain voltage Vh12 of the ESD protection element 12 is also defined as a value obtained by adding the voltage across the resistor R1 to the sustain voltage of the ggNMOS transistor TM.

よって、図８に示すＥＳＤ保護回路１０ｂが、抵抗Ｒ１を除いては図２に示すＥＳＤ保護回路１０と同じ構成であるとすれば、この抵抗Ｒ１を直列に設けることで、ノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２及び維持電圧Ｖｈ２，ノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１及び維持電圧Ｖｈ１の値を更に大きく確保することができる（上記数１，数２参照）。   Therefore, if the ESD protection circuit 10b shown in FIG. 8 has the same configuration as that of the ESD protection circuit 10 shown in FIG. 2 except for the resistor R1, the node NM and the ground line are provided by providing the resistor R1 in series. The breakdown voltage Vt2 between the VSS and the sustain voltage Vh2, and the breakdown voltage Vt1 between the node NH and the ground line VSS and the sustain voltage Vh1 can be further increased (see the above formulas 1 and 2).

図９に示す半導体装置１ｃが備えるＥＳＤ保護回路１０ｃは、ノードＮＭとＮＬの間に、ｇｇＮＭＯＳトランジスタＴＭに加えてダイオードＤ１を備える構成である。この構成の場合、ＥＳＤ保護素子１２の耐圧Ｖｔ１２は、ｇｇＮＭＯＳトランジスタＴＭの耐圧と、ダイオードＤ１の耐圧の合計値として規定される。同様に、ＥＳＤ保護素子１２の維持電圧Ｖｈ１２も、ｇｇＮＭＯＳトランジスタＴＭの維持電圧に、ダイオードＤ１の耐圧を加えた値として規定される。   The ESD protection circuit 10c included in the semiconductor device 1c illustrated in FIG. 9 includes a diode D1 in addition to the ggNMOS transistor TM between the nodes NM and NL. In the case of this configuration, the withstand voltage Vt12 of the ESD protection element 12 is defined as a total value of the withstand voltage of the ggNMOS transistor TM and the withstand voltage of the diode D1. Similarly, the sustain voltage Vh12 of the ESD protection element 12 is also defined as a value obtained by adding the withstand voltage of the diode D1 to the sustain voltage of the ggNMOS transistor TM.

図１０に示す半導体装置１ｄが備えるＥＳＤ保護回路１０ｄは、ノードＮＭとＮＬの間に、ｇｇＮＭＯＳトランジスタＴＭに加えて、ベースとエミッタが接続されたバイポーラトランジスタＴ１を備える構成である。この構成の場合、ＥＳＤ保護素子１２の耐圧Ｖｔ１２は、ｇｇＮＭＯＳトランジスタＴＭの耐圧と、バイポーラトランジスタＴ１の耐圧の合計値として規定される。同様に、ＥＳＤ保護素子１２の維持電圧Ｖｈ１２も、ｇｇＮＭＯＳトランジスタＴＭの維持電圧に、バイポーラトランジスタＴ１の維持電圧を加えた値として規定される。   The ESD protection circuit 10d included in the semiconductor device 1d illustrated in FIG. 10 includes a bipolar transistor T1 having a base and an emitter connected between the nodes NM and NL in addition to the ggNMOS transistor TM. In this configuration, the withstand voltage Vt12 of the ESD protection element 12 is defined as the total value of the withstand voltage of the ggNMOS transistor TM and the withstand voltage of the bipolar transistor T1. Similarly, the sustain voltage Vh12 of the ESD protection element 12 is defined as a value obtained by adding the sustain voltage of the bipolar transistor T1 to the sustain voltage of the ggNMOS transistor TM.

図１１に示す半導体装置１ｅが備えるＥＳＤ保護回路１０ｅは、ＥＳＤ保護素子１１〜１３として、ダイオードを備える構成である。各電源とＧＮＤ間に構成されるダイオードについては、ＥＳＤ保護素子の低濃度Ｎ型拡散層とＰ型半導体基板間に形成されるダイオードで実現できる。   The ESD protection circuit 10e included in the semiconductor device 1e illustrated in FIG. 11 has a configuration including a diode as the ESD protection elements 11-13. About the diode comprised between each power supply and GND, it is realizable with the diode formed between the low concentration N type diffused layer of an ESD protection element, and a P-type semiconductor substrate.

この場合に、ノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１は、ノードＮＨ−ＮＭ間、ノードＮＭ−ＮＬ間、ノードＮＬ−接地線ＶＳＳ間にそれぞれ設けられた各ダイオードＤ１〜Ｄ３の接合耐圧の合計値として規定される。また、ノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２は、ダイオードＤ２及びＤ３の接合耐圧の合計値として規定され、ノードＮＬと接地線ＶＳＳ間の耐圧Ｖｔ３は、ダイオードＤ３の接合耐圧として規定される。   In this case, the withstand voltage Vt1 between the node NH and the ground line VSS is the sum of the junction withstand voltages of the diodes D1 to D3 provided between the nodes NH and NM, between the nodes NM and NL, and between the node NL and the ground line VSS. Defined as a value. Further, the withstand voltage Vt2 between the node NM and the ground line VSS is defined as the total value of the junction withstand voltages of the diodes D2 and D3, and the withstand voltage Vt3 between the node NL and the ground line VSS is defined as the junction withstand voltage of the diode D3.

接地線ＶＳＳを基準として高電圧電源ＶＣＣ＿ｈにプラスサージ電圧が印加された場合、ＥＳＤ保護素子１１（ダイオードＤ１），ＥＳＤ保護素子１２（ダイオードＤ２），ＥＳＤ保護素子１３（ダイオードＤ３）を経て接地線ＶＳＳにサージ電流が抜ける。同様に、中間電圧電源ＶＣＣ＿ｍにプラスサージ電圧が印加された場合には、ダイオードＤ２，Ｄ３を経て接地線ＶＳＳにサージ電流が抜ける。   When a positive surge voltage is applied to the high voltage power supply VCC_h with reference to the ground line VSS, the ground line passes through the ESD protection element 11 (diode D1), the ESD protection element 12 (diode D2), and the ESD protection element 13 (diode D3). Surge current is lost to VSS. Similarly, when a positive surge voltage is applied to the intermediate voltage power supply VCC_m, a surge current is released to the ground line VSS via the diodes D2 and D3.

図１２に示す半導体装置１ｆが備えるＥＳＤ保護回路１０ｆは、ＥＳＤ保護素子１１〜１３として、ベースとエミッタが接続されたバイポーラトランジスタを備える構成である。   The ESD protection circuit 10f included in the semiconductor device 1f illustrated in FIG. 12 has a configuration including bipolar transistors in which a base and an emitter are connected as the ESD protection elements 11-13.

この場合に、ノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１は、ノードＮＨ−ＮＭ間、ノードＮＭ−ＮＬ間、ノードＮＬ−接地線ＶＳＳ間にそれぞれ設けられた各バイポーラトランジスタＢ１〜Ｂ３の耐圧の合計値として規定される。また、ノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２は、バイポーラトランジスタＢ２及びＢ３の耐圧の合計値として規定され、ノードＮＬと接地線ＶＳＳ間の耐圧Ｖｔ３は、バイポーラトランジスタＢ３の接合耐圧として規定される。   In this case, the withstand voltage Vt1 between the node NH and the ground line VSS is the sum of the withstand voltages of the bipolar transistors B1 to B3 provided between the nodes NH and NM, between the nodes NM and NL, and between the node NL and the ground line VSS. Defined as a value. Further, the withstand voltage Vt2 between the node NM and the ground line VSS is defined as the total value of the withstand voltages of the bipolar transistors B2 and B3, and the withstand voltage Vt3 between the node NL and the ground line VSS is defined as the junction withstand voltage of the bipolar transistor B3. .

高電圧の電源端子ＶＣＣ＿ｈからサージ電圧Ｖｓｕｒ＿ｈが印加された場合、ＥＳＤ保護素子１１（バイポーラトランジスタＢ１），ＥＳＤ保護素子１２（バイポーラトランジスタＢ２），ＥＳＤ保護素子１３（バイポーラトランジスタＢ３）をこの順に通り、接地線ＶＳＳへとサージ電流が流れる。サージ電流が流れた後のノードＮＨと接地線ＶＳＳの間の維持電圧Ｖｈ１は、バイポーラトランジスタＢ１の維持電圧Ｖｈ１１，バイポーラトランジスタＢ２の維持電圧Ｖｈ１２，バイポーラトランジスタＢ３の維持電圧Ｖｈ１３の合計で規定される。   When the surge voltage Vsur_h is applied from the high-voltage power supply terminal VCC_h, the ESD protection element 11 (bipolar transistor B1), the ESD protection element 12 (bipolar transistor B2), and the ESD protection element 13 (bipolar transistor B3) pass in this order. A surge current flows to the ground line VSS. Sustain voltage Vh1 between node NH and ground line VSS after the surge current flows is defined by the sum of sustain voltage Vh11 of bipolar transistor B1, sustain voltage Vh12 of bipolar transistor B2, and sustain voltage Vh13 of bipolar transistor B3. .

同様に、中間電圧の電源端子ＶＣＣ＿ｍからサージ電圧Ｖｓｕｒ＿ｍが印加された場合には、バイポーラトランジスタＢ２及びＢ３を順に通ってサージ電流が接地線ＶＳＳへと流れ、その後の維持電圧Ｖｈ２は、バイポーラトランジスタＢ２の維持電圧Ｖｈ１２，バイポーラトランジスＢ３の維持電圧Ｖｈ１３の合計で規定される。   Similarly, when the surge voltage Vsur_m is applied from the intermediate voltage power supply terminal VCC_m, the surge current flows to the ground line VSS through the bipolar transistors B2 and B3 in turn, and the subsequent sustain voltage Vh2 is equal to the bipolar transistor B2 Of the sustain voltage Vh12 and the sustain voltage Vh13 of the bipolar transistor B3.

更に、低電圧の電源端子ＶＣＣ＿ｌからサージ電圧Ｖｓｕｒ＿ｌが印加された場合には、バイポーラトランジスタＢ３を通ってサージ電流が接地線ＶＳＳへと流れ、その後の維持電圧Ｖｈ３は、バイポーラトランジスＢ３の維持電圧Ｖｈ１３で規定される。   Further, when the surge voltage Vsur_l is applied from the low voltage power supply terminal VCC_l, the surge current flows through the bipolar transistor B3 to the ground line VSS, and the subsequent sustain voltage Vh3 is the sustain voltage Vh13 of the bipolar transistor B3. It is prescribed by.

なお、図８〜図１０では、ノードＮＬとＮＭの間に接続されるＥＳＤ保護素子１２を、ｇｇＮＭＯＳトランジスタと他の素子の直列接続構成としたが、これはあくまで一例であり、例えばＥＳＤ保護素子１１や１３をそのような構成とすることも可能である。   8 to 10, the ESD protection element 12 connected between the nodes NL and NM is configured to be connected in series with a ggNMOS transistor and another element. However, this is only an example. For example, the ESD protection element 11 and 13 may be configured as such.

また、上記の各実施形態において、ｇｇＮＭＯＳトランジスタに代えてｇｇＰＭＯＳトランジスタを採用することも可能である。   In each of the above embodiments, a ggPMOS transistor can be employed instead of the ggNMOS transistor.

以上説明したように、本発明によれば、各電源端子において接地線ＶＳＳとの間にＥＳＤ保護素子を独立して設けるのではなく、異なる電圧を供給する電源端子間にＥＳＤ保護素子を設けることでＥＳＤ保護素子を共用する構成であるため、各ＥＳＤ保護素子の領域を縮小することができる。   As described above, according to the present invention, an ESD protection element is not provided between each power supply terminal and the ground line VSS, but is provided between power supply terminals that supply different voltages. Therefore, the area of each ESD protection element can be reduced.

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ： 本発明の半導体装置
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ： 本発明のＥＳＤ保護回路
１１，１２，１３： ＥＳＤ保護素子
１６： 高耐圧の被保護素子
１７： 中間耐圧の被保護素子
１８： 低耐圧の被保護素子
２１： 半導体基板
２２，４２： 深いＮウェル
２３，４３，５３： Ｎウェル
２４，４４，５４： Ｐウェル
２５，４５，５５： ソース
２６，４６，５６： コンタクト
２７，４７，５７： ドレイン
２８： ゲート酸化膜
２９： ゲート電極
３１： フィールド酸化膜
Ｂ１，Ｂ２，Ｂ３： バイポーラトランジスタ
ＮＨ，ＮＭ，ＮＬ： ノード
ＴＨ，ＴＭ，ＴＬ： ｇｇＮＭＯＳトランジスタ
Ｄ１，Ｄ２，Ｄ３，ＤＨ，ＤＭ： ダイオード
ＶＣＣ＿ｈ，ＶＣＣ＿ｍ，ＶＣＣ＿ｌ： 電源端子
ＶＳＳ： 接地線 1, 1a, 1b, 1c, 1d, 1e, 1f: Semiconductor device of the present invention 10, 10a, 10b, 10c, 10d, 10e, 10f: ESD protection circuit of the present invention 11, 12, 13: ESD protection element 16: High breakdown voltage protected element 17: Intermediate breakdown voltage protected element 18: Low breakdown voltage protected element 21: Semiconductor substrate 22, 42: Deep N well 23, 43, 53: N well 24, 44, 54: P well 25 45, 55: Source 26, 46, 56: Contact 27, 47, 57: Drain 28: Gate oxide film 29: Gate electrode 31: Field oxide film B1, B2, B3: Bipolar transistors NH, NM, NL: Node TH , TM, TL: ggNMOS transistors D1, D2, D3, DH, DM: Diodes VCC_h, VCC_m, VC C_l: Power supply terminal VSS: Ground wire

Claims (8)

複数の異なる電源電圧の電源端子を備える半導体装置に設けられるＥＳＤ保護回路であって、
一端は第１電源端子が接続する第１ノードに、他端は接地線にそれぞれ接続され、半導体基板と電気的に分離された第１ＥＳＤ保護素子と、
一端は前記第１電源端子よりも高電圧の第２電源端子が接続する第２ノードに、他端は前記第１ノードにそれぞれ接続され、半導体基板と電気的に分離された第２ＥＳＤ保護素子とを有することを特徴とするＥＳＤ保護回路。 An ESD protection circuit provided in a semiconductor device having a plurality of power supply terminals of different power supply voltages,
A first ESD protection element having one end connected to a first node connected to the first power supply terminal and the other end connected to a ground line and electrically separated from the semiconductor substrate;
One end is connected to a second node connected to a second power supply terminal having a higher voltage than the first power supply terminal, and the other end is connected to the first node, and a second ESD protection element electrically isolated from the semiconductor substrate An ESD protection circuit comprising: 前記複数の電源端子は、それぞれが異なるノードに接続されており、
接続されている電源端子の電圧値が１段階異なる１組のノードの間に、一端が高電圧側のノードに、他端が低電圧側のノードにそれぞれ接続され、且つ、半導体基板と電気的に分離されたＥＳＤ保護素子を備えており、
電圧値が１段階異なる各組のノードの間に前記ＥＳＤ保護素子を設けていることを特徴とする請求項１に記載のＥＳＤ保護回路。 The plurality of power supply terminals are connected to different nodes, respectively.
Between a set of nodes whose voltage values of the connected power supply terminals differ by one step, one end is connected to the high voltage side node and the other end is connected to the low voltage side node. An ESD protection element separated into
The ESD protection circuit according to claim 1, wherein the ESD protection element is provided between each set of nodes having a voltage value different by one level. 前記ＥＳＤ保護素子が、スナップバック動作をする半導体素子、ダイオード、又はこれらの一方若しくは双方を複数備えた直列回路であることを特徴とする請求項１又は２に記載のＥＳＤ保護回路。   3. The ESD protection circuit according to claim 1, wherein the ESD protection element is a semiconductor circuit that performs a snapback operation, a diode, or a series circuit including a plurality of one or both of them. 少なくとも一の前記ＥＳＤ保護素子が、スナップバック動作をするGate Grounded MOS（ｇｇＭＯＳ）トランジスタであることを特徴とする請求項３に記載のＥＳＤ保護回路。   4. The ESD protection circuit according to claim 3, wherein at least one of the ESD protection elements is a gate grounded MOS (ggMOS) transistor that performs a snapback operation. 少なくとも一の前記ＥＳＤ保護素子が、スナップバック動作をするバイポーラトランジスタであることを特徴とする請求項３に記載のＥＳＤ保護回路。   4. The ESD protection circuit according to claim 3, wherein at least one of the ESD protection elements is a bipolar transistor that performs a snapback operation. 少なくとも一の前記ＥＳＤ保護素子が、ダイオード素子であることを特徴とする請求項３に記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 3, wherein at least one of the ESD protection elements is a diode element. 請求項１に記載のＥＳＤ保護回路と、
一端を前記第１ノードに、他端を前記接地線に接続する第１被保護素子と、
一端を前記第２ノードに、他端を前記接地線に接続する第２被保護素子と、を備え、
前記第２被保護素子が、前記第１被保護素子よりも高耐圧素子であることを特徴とする半導体装置。 An ESD protection circuit according to claim 1;
A first protected element having one end connected to the first node and the other end connected to the ground line;
A second protected element having one end connected to the second node and the other end connected to the ground line,
The semiconductor device, wherein the second protected element is a higher breakdown voltage element than the first protected element. 請求項２に記載のＥＳＤ保護回路と、
前記各ノードと前記接地線の間にそれぞれ耐圧の異なる被保護素子を備え、
前記被保護素子は、当該被保護素子に接続されている前記ノードに接続する電源端子からの出力電圧が高いほど高耐圧素子であることを特徴とする半導体装置。
An ESD protection circuit according to claim 2;
A protected element having a different breakdown voltage is provided between each node and the ground line,
The semiconductor device, wherein the protected element is a high-breakdown-voltage element as the output voltage from the power supply terminal connected to the node connected to the protected element is higher.
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