JP2011175689A - Offset correction circuit of sense amplifier - Google Patents
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Abstract
Description
本発明は、メモリセルから読み出された電圧を増幅するセンスアンプのオフセット補正回路に関する。 The present invention relates to an offset correction circuit for a sense amplifier that amplifies a voltage read from a memory cell.
ＳＲＡＭ（Static Random Access Memory）等のメモリ回路に使用されているセンスアンプには、オフセット電圧が存在することが知られている。基本的には、ビット線に充電された電荷による一対のビット線における電位差がオフセット電圧を充分超える値になるまで、センスアンプ起動を待つ必要があるため、アクセスタイムが遅くなる傾向にあった。 It is known that an offset voltage exists in a sense amplifier used in a memory circuit such as SRAM (Static Random Access Memory). Basically, since it is necessary to wait for the sense amplifier to start until the potential difference between the pair of bit lines due to the charges charged in the bit lines sufficiently exceeds the offset voltage, the access time tends to be delayed.
これを解決するために、センスアンプのオフセット電圧などを補正する種々の技術が提案されている。以下では、センスアンプのオフセット電圧やオフセット電流を単に「オフセット」と適宜表記すると共に、センスアンプのオフセットを補正することを「オフセット補正」と適宜表記する。 In order to solve this, various techniques for correcting the offset voltage of the sense amplifier have been proposed. Hereinafter, the offset voltage and offset current of the sense amplifier are simply expressed as “offset” as appropriate, and correcting the offset of the sense amplifier is appropriately expressed as “offset correction”.
例えば、データバスとセンスアンプの入力との間に直列にコンデンサを接続して、初期化フェーズでオフセット電圧を当該コンデンサに蓄えることで、センスアンプのオフセット補正を行う技術が提案されている。その他にも、オペアンプに接続された複数のコンデンサを短絡させる複数のスイッチを設けて、最初にコンデンサを短絡させて、次にコンデンサの両端にオペアンプの固有オフセット電圧を印加する技術が提案されている。また、その他にも、オペアンプのオフセット電圧をＡＤ変換によりデジタル値に変換し、そのデジタル値を記憶素子に記憶させる技術が提案されている。 For example, a technique has been proposed in which a capacitor is connected in series between the data bus and the input of the sense amplifier, and the offset voltage is stored in the capacitor in the initialization phase, thereby correcting the offset of the sense amplifier. In addition, a technique has been proposed in which a plurality of switches for short-circuiting a plurality of capacitors connected to the operational amplifier are provided, the capacitor is first short-circuited, and then the inherent offset voltage of the operational amplifier is applied to both ends of the capacitor. . In addition, a technique for converting an offset voltage of an operational amplifier into a digital value by AD conversion and storing the digital value in a storage element has been proposed.
しかしながら、上記したような技術では、安定したオフセット補正を行いつつ、半導体集積回路にオフセット補正回路を容易に実装することが困難であった。例えば、データバスとセンスアンプの入力との間に直列にコンデンサを接続して、初期化フェーズでオフセット電圧をそのコンデンサに蓄えることでオフセット補正を行う技術では、以下のような問題が考えられる。 However, with the techniques described above, it has been difficult to easily mount an offset correction circuit on a semiconductor integrated circuit while performing stable offset correction. For example, the following problems can be considered in the technique of performing offset correction by connecting a capacitor in series between the data bus and the input of the sense amplifier and storing the offset voltage in the capacitor in the initialization phase.
当該技術では、センスアンプのゲインが有限であることに起因するオフセット補正の不完全性が残る傾向にある。具体的には、センスアンプのオフセットは完全に０にはならず、元の値のＡ分の１になる。また、実際の半導体集積回路などへの実装時には、直列に配置したコンデンサの入出力端子とグランド又は電源電圧との間に寄生容量が発生するため、データバスの電位差がセンスアンプの入力に伝達される際に電圧のロスが発生する傾向にある。この場合、当該ロスにより、データバスの電位差はＢ分の１になる。このようなＡ、Ｂに関して、「Ａ＞Ｂ」の場合に、センスアンプのオフセットのキャンセルの効果が得られる。更に、当該技術における回路を半導体集積回路に実装する場合は、電圧のロスを小さくするためにコンデンサの大きさやレイアの配置に配慮する必要があり、実装設計が複雑になると言える。 In this technique, imperfections in offset correction tend to remain due to the finite gain of the sense amplifier. Specifically, the offset of the sense amplifier is not completely zero, but is 1 / A of the original value. In addition, when mounting on an actual semiconductor integrated circuit or the like, a parasitic capacitance is generated between the input / output terminals of the capacitors arranged in series and the ground or the power supply voltage, so that the potential difference of the data bus is transmitted to the input of the sense amplifier. There is a tendency for voltage loss to occur. In this case, the potential difference of the data bus becomes 1 / B due to the loss. Regarding such A and B, when “A> B”, the effect of canceling the offset of the sense amplifier is obtained. Furthermore, when a circuit according to the technology is mounted on a semiconductor integrated circuit, it is necessary to consider the size of the capacitor and the layout of the layers in order to reduce the voltage loss, and it can be said that the mounting design becomes complicated.
開示の装置は、１以上のコンデンサと制御回路とを備えており、センスアンプのオフセット電圧を補正するために好適に利用される。コンデンサは、一方の端子が定電圧源に接続されていると共に、他方の端子がスイッチを介してセンスアンプの入力端子に接続されている。制御回路は、センスアンプのオフセット電圧に基づいてスイッチを制御することで、コンデンサの端子とセンスアンプの入力端子とをスイッチを介して接続する。こうすることにより、センスアンプにおける一対のデータバス間の電位差を調整することで、センスアンプのオフセット電圧を補正する。 The disclosed apparatus includes one or more capacitors and a control circuit, and is suitably used to correct the offset voltage of the sense amplifier. The capacitor has one terminal connected to the constant voltage source and the other terminal connected to the input terminal of the sense amplifier via a switch. The control circuit controls the switch based on the offset voltage of the sense amplifier, thereby connecting the terminal of the capacitor and the input terminal of the sense amplifier via the switch. Thus, the offset voltage of the sense amplifier is corrected by adjusting the potential difference between the pair of data buses in the sense amplifier.
開示の装置によれば、コンデンサの一方の端子が定電圧源（例えばＶｓｓ、Ｖｄｄ）に接続されているため、当該装置を半導体集積回路に容易に実装することが可能となる。また、開示の装置によれば、センスアンプにおけるゲインの影響を受けることなく、オフセット電圧を安定して補正することが可能となる。 According to the disclosed apparatus, since one terminal of the capacitor is connected to a constant voltage source (for example, Vss, Vdd), the apparatus can be easily mounted on a semiconductor integrated circuit. Further, according to the disclosed apparatus, it is possible to stably correct the offset voltage without being affected by the gain in the sense amplifier.
以下、実施形態の一例について図面を参照しつつ説明する。 Hereinafter, an exemplary embodiment will be described with reference to the drawings.
［回路構成］
図１は、本実施形態に係るＳＲＡＭ１００の構成の一例を示す回路図である。ＳＲＡＭ１００は、主に、センスアンプ（ＳＡ）１と、プリチャージ回路２と、メモリセルＭＣ０、ＭＣ１と、データバスＤＢ、ＤＢＢと、ビット線ＢＬ、ＢＬＢと、カラムスイッチＣＳＷ０、ＣＳＷ１と、オフセット補正回路１０と、ＤＢ固定制御部２０と、を有する。
[Circuit configuration]
FIG. 1 is a circuit diagram showing an example of the configuration of the
図１に示すように、ＳＲＡＭ１００においては、カラム＃０、＃１ごとにメモリセルＭＣ０、ＭＣ１が設けられている。図１では、説明の便宜上、カラム＃０、＃１のみについて構成要素及びこれらに用いられる信号を図示しているが、実際にはＳＲＡＭ１００はカラム＃０、＃１の他にカラム＃２、＃３、…も有する。つまり、実際には、カラム＃２、＃３などが有する構成要素及びこれらに用いられる信号が存在するが、図示を省略している。
As shown in FIG. 1, in the
メモリセルＭＣ０、ＭＣ１は、「０」又は「１」といったデータを記憶する記憶回路である。メモリセルＭＣ０、ＭＣ１は、それぞれ、ビット線ＢＬ、ＢＬＢに接続され、ワード線ＷＬ（不図示）を介して選択されるように構成されている。カラムスイッチＣＳＷ０、ＣＳＷ１は、それぞれ、カラム＃０、＃１ごとにビット線ＢＬ、ＢＬＢとデータバスＤＢ、ＤＢＢとの接続／非接続を切り替えるスイッチである。カラムスイッチＣＳＷ０、ＣＳＷ１は、それぞれ、カラム選択信号ＣＯＬ［０］、ＣＯＬ［１］によって制御される。カラム選択信号ＣＯＬ［０］、ＣＯＬ［１］は、それぞれ、カラム選択信号ＣＯＬ０［０］、ＣＯＬ０［１］に応じてＤＢ固定制御部２０から出力される信号である。
The memory cells MC0 and MC1 are storage circuits that store data such as “0” or “1”. The memory cells MC0 and MC1 are connected to the bit lines BL and BLB, respectively, and are configured to be selected via a word line WL (not shown). The column switches CSW0 and CSW1 are switches that switch connection / disconnection between the bit lines BL and BLB and the data buses DB and DBB for the
以下では、メモリセルＭＣ０、ＭＣ１及びカラムスイッチＣＳＷ０、ＣＳＷ１を区別しないで用いる場合には、それぞれ、「メモリセルＭＣ」及び「カラムスイッチＣＳＷ」と表記する。また、カラム選択信号ＣＯＬ［０］、ＣＯＬ［１］及びカラム選択信号ＣＯＬ０［０］、ＣＯＬ０［１］を区別しないで用いる場合には、それぞれ、「カラム選択信号ＣＯＬ」及び「カラム選択信号ＣＯＬ０」と表記する。 Hereinafter, when the memory cells MC0 and MC1 and the column switches CSW0 and CSW1 are used without being distinguished from each other, they are referred to as “memory cells MC” and “column switches CSW”, respectively. When the column selection signals COL [0] and COL [1] and the column selection signals COL0 [0] and COL0 [1] are used without distinction, the “column selection signal COL” and the “column selection signal COL0” are used. ".
センスアンプ１は、データバスＤＢ、ＤＢＢが接続されており、データバスＤＢ、ＤＢＢ間の微弱な電位差を増幅する。具体的には、センスアンプ１は、センスアンプ起動信号ＳＡＥによってオン／オフが制御され、メモリセルＭＣから読み出された電圧を増幅して出力する。プリチャージ回路２は、プリチャージ制御信号ＰＣによって制御され、データバスＤＢ、ＤＢＢに対してプリチャージを行う。データバスＤＢ、ＤＢＢは、それぞれ、センスアンプ１及びプリチャージ回路２に接続されていると共に、カラムスイッチＣＳＷを介してビット線ＢＬ、ＢＬＢに接続されている。データバスＤＢとＶｄｄおよびＶｓｓとの間、及び、データバスＤＢＢとＶｄｄおよびＶｓｓとの間には、それぞれ、寄生容量Ｃｐ１、Ｃｐ１’が存在する。
The
オフセット補正回路１０は、コンデンサＣａ１、Ｃａ２、Ｃｂ１、Ｃｂ２と、スイッチＳｃａ１、Ｓｃａ２、Ｓｃｂ１、Ｓｃｂ２と、スイッチＳｉａ１、Ｓｉａ２、Ｓｉｂ１、Ｓｉｂ２と、を有する。また、オフセット補正回路１０は、ＡＮＤ回路１１ａ１、１１ａ２、１１ｂ１、１１ｂ２と、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２と、を有する。
The
以下では、コンデンサＣａ１、Ｃａ２、Ｃｂ１、Ｃｂ２を区別しないで用いる場合には「コンデンサＣ」と表記し、スイッチＳｃａ１、Ｓｃａ２、Ｓｃｂ１、Ｓｃｂ２を区別しないで用いる場合には「スイッチＳｃ」と表記する。また、スイッチＳｉａ１、Ｓｉａ２、Ｓｉｂ１、Ｓｉｂ２を区別しないで用いる場合には「スイッチＳｉ」と表記する。加えて、ＡＮＤ回路１１ａ１、１１ａ２、１１ｂ１、１１ｂ２を区別しないで用いる場合には「ＡＮＤ回路１１」と表記し、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２を区別しないで用いる場合には「記憶素子１２」と表記する。
Hereinafter, when the capacitors Ca1, Ca2, Cb1, and Cb2 are used without being distinguished from each other, they are denoted as “capacitor C”, and when the switches Sca1, Sca2, Scb1, and Scb2 are used without being distinguished from each other, they are denoted as “switch Sc”. . Further, when the switches Sia1, Sia2, Sib1, and Sib2 are used without being distinguished from each other, they are expressed as “switch Si”. In addition, when the AND circuits 11a1, 11a2, 11b1, and 11b2 are used without being distinguished from each other, they are expressed as “AND
コンデンサＣａ１、Ｃａ２は、それぞれ、一方の端子がスイッチＳｃａ１、Ｓｃａ２を介してデータバスＤＢに接続されており、他方の端子が定電圧源に接続されている。コンデンサＣｂ１、Ｃｂ２は、それぞれ、一方の端子がスイッチＳｃｂ１、Ｓｃｂ２を介してデータバスＤＢＢに接続されており、他方の端子が定電圧源に接続されている。当該定電圧源は、例えばＶｄｄ又はＶｓｓ（ＧＮＤ）である。スイッチＳｃａ１、Ｓｃａ２、Ｓｃｂ１、Ｓｃｂ２は、それぞれ、ＡＮＤ回路１１ａ１、１１ａ２、１１ｂ１、１１ｂ２によってオン／オフが制御される。ＡＮＤ回路１１ａ１、１１ａ２、１１ｂ１、１１ｂ２は、それぞれ、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ及び記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２に記憶された情報に応じて、スイッチＳｃａ１、Ｓｃａ２、Ｓｃｂ１、Ｓｃｂ２のオン／オフを制御する。 Each of the capacitors Ca1 and Ca2 has one terminal connected to the data bus DB via the switches Sca1 and Sca2, and the other terminal connected to a constant voltage source. Each of the capacitors Cb1 and Cb2 has one terminal connected to the data bus DBB via the switches Scb1 and Scb2, and the other terminal connected to a constant voltage source. The constant voltage source is, for example, Vdd or Vss (GND). The switches Sca1, Sca2, Scb1, and Scb2 are ON / OFF controlled by AND circuits 11a1, 11a2, 11b1, and 11b2, respectively. The AND circuits 11a1, 11a2, 11b1, and 11b2 turn on / off the switches Sca1, Sca2, Scb1, and Scb2 according to the offset correction timing signal Comp_P and the information stored in the storage elements 12a1, 12a2, 12b1, and 12b2, respectively. Control.
スイッチＳｃがオンである場合には、コンデンサＣの端子がスイッチＳｃを介してデータバスＤＢ又はデータバスＤＢＢに接続される。この場合、データバスＤＢとＶｄｄおよびＶｓｓとの間の寄生容量Ｃｐ１に蓄えられていた電荷、又はデータバスＤＢＢとＶｄｄおよびＶｓｓとの間の寄生容量Ｃｐ１’に蓄えられていた電荷が、データバスＤＢ又はデータバスＤＢＢに接続されたコンデンサＣに分散されることとなる。これにより、データバスＤＢとデータバスＤＢＢとの間の電位差が変化することとなる。そのため、データバスＤＢとデータバスＤＢＢとの間の電位差を調整することができ、センスアンプ１のオフセット電圧を補正することが可能となる。この場合、データバスＤＢ、ＤＢＢとＶｄｄおよびＶｓｓとの間に元々存在する寄生容量Ｃｐ１、Ｃｐ１’を利用するため、特別に容量形成を行うことなく、センスアンプ１のオフセット電圧を補正することができると言える。
When the switch Sc is on, the terminal of the capacitor C is connected to the data bus DB or the data bus DBB via the switch Sc. In this case, the charge stored in the parasitic capacitance Cp1 between the data bus DB and Vdd and Vss or the charge stored in the parasitic capacitance Cp1 ′ between the data bus DBB and Vdd and Vss is It is distributed to capacitors C connected to DB or data bus DBB. As a result, the potential difference between the data bus DB and the data bus DBB changes. Therefore, the potential difference between the data bus DB and the data bus DBB can be adjusted, and the offset voltage of the
記憶素子１２は、「０」又は「１」といったデータを記憶する記憶回路である。記憶素子１２が「１」を記憶している場合には、当該記憶素子１２に接続されたＡＮＤ回路１１は、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐが入力されたタイミングで、当該ＡＮＤ回路１１に接続されたスイッチＳｃをオンにする。これに対して、記憶素子１２が「０」を記憶している場合には、当該記憶素子１２に接続されたＡＮＤ回路１１は、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐに関わらずに、当該ＡＮＤ回路１１に接続されたスイッチＳｃをオフに維持する。
The
したがって、記憶素子１２は、スイッチＳｃを制御するための情報を記憶していると言える。即ち、記憶素子１２は、オフセット補正に用いるコンデンサＣを選択するための情報を記憶していると言える。当該情報は、センスアンプ１のオフセット電圧に応じて設定される。つまり、センスアンプ１のオフセット電圧に応じて、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２のそれぞれに対して記憶させる値が設定される。詳細は後述するが、ＳＲＡＭ１００における通常動作の前などにオフセット電圧の検出が行われることで、当該検出結果に応じた値が記憶素子１２に設定される。このように、ＡＮＤ回路１１及び記憶素子１２は、制御回路の一例に相当する。
Therefore, it can be said that the
オフセット補正タイミング信号Ｃｏｍｐ＿Ｐは、例えばカラム選択信号ＣＯＬ０がオンの状態からオフにされた後のタイミングで生成される。１つの例では、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐは、ＳＲＡＭ１００内の図示しない制御部で生成される。他の例では、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐは、ワンショット回路等を利用して、カラム選択信号ＣＯＬ０に基づいて生成される。この例の場合には、カラム選択信号ＣＯＬ０の後端のエッジを基準にして生成された特定幅を有するパルス信号が、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐとして用いられる。
The offset correction timing signal Comp_P is generated, for example, at a timing after the column selection signal COL0 is turned off from the on state. In one example, the offset correction timing signal Comp_P is generated by a control unit (not shown) in the
スイッチＳｉａ１、Ｓｉａ２、Ｓｉｂ１、Ｓｉｂ２は、それぞれ、コンデンサ初期化タイミング信号ＣＩＮＩによってオン／オフが制御され、コンデンサＣａ１、Ｃａ２、Ｃｂ１、Ｃｂ２の両端における接続／非接続を切り替える。スイッチＳｉがオフからオンにされると、コンデンサＣが短絡状態になる。つまり、コンデンサＣに蓄えられていた電荷が放電され、コンデンサＣが初期化されることなる。これにより、コンデンサＣが初期化された状態で、つまりコンデンサＣに電荷が蓄えられていない状態で、オフセット補正を行うことができる。よって、オフセット補正時において、データバスＤＢ、ＤＢＢ間の電位差を調整する量を一定にすることが可能となる。 The switches Sia1, Sia2, Sib1, and Sib2 are controlled to be turned on / off by the capacitor initialization timing signal CINI, and are switched between connection / disconnection at both ends of the capacitors Ca1, Ca2, Cb1, and Cb2. When the switch Si is turned on from off, the capacitor C is short-circuited. That is, the electric charge stored in the capacitor C is discharged, and the capacitor C is initialized. Thereby, offset correction can be performed in a state in which the capacitor C is initialized, that is, in a state in which no charge is stored in the capacitor C. Therefore, at the time of offset correction, the amount for adjusting the potential difference between the data buses DB and DBB can be made constant.
コンデンサ初期化タイミング信号ＣＩＮＩは、プリチャージ制御信号ＰＣに基づいて生成される。基本的には、プリチャージ制御信号ＰＣは、メモリセルＭＣの読み出し開始のタイミングでオンからオフにされると共に、メモリセルＭＣの読み出し終了のタイミングでオフからオンにされる。そのため、コンデンサ初期化タイミング信号ＣＩＮＩも、メモリセルＭＣの読み出し開始のタイミングでオンからオフにされると共に、メモリセルＭＣの読み出し終了のタイミングでオフからオンにされる。つまり、メモリセルＭＣの読み出し終了のタイミングで、コンデンサＣが短絡状態にされることとなる、言い換えるとコンデンサＣが初期化されることなる。 The capacitor initialization timing signal CINI is generated based on the precharge control signal PC. Basically, the precharge control signal PC is turned off from on at the read start timing of the memory cell MC and turned off from on at the read end timing of the memory cell MC. For this reason, the capacitor initialization timing signal CINI is also turned off from on at the read start timing of the memory cell MC, and from off to on at the read end timing of the memory cell MC. That is, the capacitor C is short-circuited at the end of reading of the memory cell MC, in other words, the capacitor C is initialized.
ここで、図２を参照して、オフセット電圧の補正量（以下、適宜「オフセット補正量」と呼ぶ。）と記憶素子１２の設定値との関係の一例を説明する。図２では、オフセット電圧を「ΔＶ＝１０（ｍＶ）」のステップで補正する場合を例示している。この場合、例えば、希望のオフセット補正量は「０（ｍＶ）」、「−１０（ｍＶ）」、「−２０（ｍＶ）」、「＋１０（ｍＶ）」、「＋２０（ｍＶ）」となる。そして、当該オフセット補正量に対する記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の設定値は、それぞれ［０、０、０、０］、［１、０、０、０］、［１、１、０、０］、［０、０、１、０］、［０、０、１、１］となる。
Here, an example of the relationship between the offset voltage correction amount (hereinafter referred to as “offset correction amount” as appropriate) and the set value of the
電源電圧Ｖｄｄが「Ｖｄｄ＝１（Ｖ）」、センスアンプ起動時のＤＢとＤＢＢとの電位差Ｖｄが「Ｖｄ＝０．１Ｖ（Ｖ）」であり、オフセット電圧を「ΔＶ＝１０（ｍＶ）」のステップで補正する場合には、コンデンサＣの静電容量は以下のように計算することができる。ここでは、コンデンサＣａ１について、静電容量（以下では、当該静電容量を「Ｃａ１」と表記する。）の計算方法を例示する。 The power supply voltage Vdd is “Vdd = 1 (V)”, the potential difference Vd between DB and DBB when the sense amplifier is activated is “Vd = 0.1 V (V)”, and the offset voltage is “ΔV = 10 (mV)”. In the case of correcting in this step, the capacitance of the capacitor C can be calculated as follows. Here, an example of a method for calculating the capacitance of the capacitor Ca1 (hereinafter, the capacitance is expressed as “Ca1”) will be described.
データバスＤＢとＶｄｄとの間の寄生容量Ｃｐ１に蓄えられた電荷Ｑは、式（１）で表される。
Ｑ＝Ｃｐ１・（Ｖｄｄ−Ｖｄ） 式（１）
スイッチＳｃａ１がオンとなることでコンデンサＣａ１の端子がデータバスＤＢに接続されることにより、寄生容量Ｃｐ１に蓄えられた電荷ＱはコンデンサＣａ１に分散される。この場合、「Ｑ」、「Ｃｐ１」、「Ｃａ」、「Ｖｄｄ」、「ΔＶ」の間には、式（２）で示される関係が成立する。なお、スイッチＳｃａ１がオフからオンにされた時点において、コンデンサＣａ１には電荷が蓄えられていないものとする。
Ｑ＝（Ｃｐ１＋Ｃａ１）・（Ｖｄｄ−Ｖｄ−ΔＶ） 式（２）
式（１）及び式（２）より、静電容量Ｃａ１は式（３）で表される。
Ｃａ１＝ΔＶ／（Ｖｄｄ−Ｖｄ−ΔＶ）・Ｃｐ１ 式（３）
式（３）に「Ｖｄｄ＝１（Ｖ）」、「Ｖｄ＝０．１（Ｖ）」、及び「ΔＶ＝１０（ｍＶ）」を代入すると、静電容量Ｃａ１は式（４）で表される。
Ｃａ１≒０．０１２・Ｃｐ１ 式（４）
式（４）より、静電容量Ｃａ１は寄生容量Ｃｐ１に比べてかなり小さい値で良いことがわかる。つまり、データバスＤＢとＶｄｄおよびＶｓｓとの間の寄生容量Ｃｐ１に比べてかなり小さい静電容量Ｃａ１を有するコンデンサＣａ１を用いれば良いと言える。なお、同一の静電容量を有するコンデンサＣａ１、Ｃａ２、Ｃｂ１、Ｃｂ２を用いても良いし、異なる静電容量を有するコンデンサＣａ１、Ｃａ２、Ｃｂ１、Ｃｂ２を用いても良い。いずれにしても、希望のオフセット補正量に基づいて、コンデンサＣａ１、Ｃａ２、Ｃｂ１、Ｃｂ２の静電容量を決定することが望ましい。
The electric charge Q stored in the parasitic capacitance Cp1 between the data bus DB and Vdd is expressed by Expression (1).
Q = Cp1 · (Vdd−Vd) Formula (1)
When the switch Sca1 is turned on and the terminal of the capacitor Ca1 is connected to the data bus DB, the charge Q stored in the parasitic capacitance Cp1 is distributed to the capacitor Ca1. In this case, the relationship represented by Expression (2) is established among “Q”, “Cp1”, “Ca”, “Vdd”, and “ΔV”. It is assumed that no charge is stored in the capacitor Ca1 when the switch Sca1 is turned on.
Q = (Cp1 + Ca1) · (Vdd−Vd−ΔV) Equation (2)
From the expressions (1) and (2), the capacitance Ca1 is expressed by the expression (3).
Ca1 = ΔV / (Vdd−Vd−ΔV) · Cp1 Formula (3)
Substituting “Vdd = 1 (V)”, “Vd = 0.1 (V)”, and “ΔV = 10 (mV)” into Equation (3), the capacitance Ca1 is expressed by Equation (4). The
Ca1≈0.012 · Cp1 Formula (4)
From equation (4), it can be seen that the capacitance Ca1 may be a considerably smaller value than the parasitic capacitance Cp1. That is, it can be said that a capacitor Ca1 having a capacitance Ca1 that is considerably smaller than the parasitic capacitance Cp1 between the data bus DB and Vdd and Vss may be used. Capacitors Ca1, Ca2, Cb1, and Cb2 having the same capacitance may be used, or capacitors Ca1, Ca2, Cb1, and Cb2 having different capacitances may be used. In any case, it is desirable to determine the capacitances of the capacitors Ca1, Ca2, Cb1, and Cb2 based on the desired offset correction amount.
このように複数のコンデンサＣを用いることにより、オフセット補正時において、データバスＤＢ、ＤＢＢ間の電位差を調整する量を種々に変えることが可能となる。つまり、複数のスイッチＳｃを制御して、複数のコンデンサＣの中から使用するコンデンサＣを選択することにより、オフセット補正量を種々に設定することが可能となる。 By using a plurality of capacitors C in this way, it is possible to change various amounts for adjusting the potential difference between the data buses DB and DBB at the time of offset correction. That is, by controlling the plurality of switches Sc and selecting the capacitor C to be used from among the plurality of capacitors C, it is possible to set various offset correction amounts.
図１に戻って説明を行う。ＳＲＡＭ１００において、ＤＢ固定制御部２０は、カラム選択信号ＣＯＬ０が供給されると共に、センスアンプ１のオフセット電圧を検出するために用いられる信号Ｓ＿ｍｏｄｅが供給され、これらの信号に基づいてカラム選択信号ＣＯＬを出力する。具体的には、ＤＢ固定制御部２０は制御部２０ａ、２０ｂを有しており、各制御部２０ａ、２０ｂはインバータ２１及びＡＮＤ回路２２を有する。図１では、説明の便宜上、制御部２０ａ、２０ｂのみを図示しているが、実際には、ＤＢ固定制御部２０はＳＲＡＭ１００が具備するカラム数だけ制御部を有する。
Returning to FIG. In the
インバータ２１は、センスアンプ１のオフセット電圧を検出するために用いられる信号Ｓ＿ｍｏｄｅが供給され、信号Ｓ＿ｍｏｄｅを反転させた信号を出力する。ＡＮＤ回路２２は、カラム選択信号ＣＯＬ０及び信号Ｓ＿ｍｏｄｅを反転させた信号が供給され、これらの信号に応じてカラム選択信号ＣＯＬを出力する。信号Ｓ＿ｍｏｄｅは、オフセット電圧を検出する場合に「１」に設定される。この場合、ＡＮＤ回路２２には「１」を反転させた「０」が供給されるため、ＡＮＤ回路２２は「０」を出力する。つまり、ＤＢ固定制御部２０は、カラム選択信号ＣＯＬ０に関わらずに、カラム選択信号ＣＯＬとして「０」を出力する。この場合には、カラムスイッチＣＳＷがオフに維持されるため、メモリセルＭＣの読み出しが行われないこととなる。よって、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定されることとなる。
The
一方、オフセット電圧の検出を行わない場合には、具体的には通常動作時においては、信号Ｓ＿ｍｏｄｅは「０」に設定される。この場合、ＡＮＤ回路２２には「０」を反転させた「１」が供給されるため、ＡＮＤ回路２２はカラム選択信号ＣＯＬ０をそのまま出力する。つまり、ＤＢ固定制御部２０は、カラム選択信号ＣＯＬ０をそのままカラム選択信号ＣＯＬとして出力する。この場合には、カラム選択信号ＣＯＬに応じてカラムスイッチＣＳＷが制御されることで、メモリセルＭＣの読み出しが行われることとなる。
On the other hand, when the offset voltage is not detected, specifically, during normal operation, the signal S_mode is set to “0”. In this case, since “1” obtained by inverting “0” is supplied to the AND
このようなＤＢ固定制御部２０によれば、オフセット電圧の検出時において、メモリセルＭＣの読み出し動作と同様の動作を行っても、データバスＤＢ、ＤＢＢ間において電位差が生じない状態に適切に設定することが可能となる。つまり、オフセット電圧の検出のために、データバスＤＢ、ＤＢＢ間に電位差をつけない状態で、メモリセルＭＣの読み出し動作と同等の動作を適切に行うことが可能となる。このように、ＤＢ固定制御部２０は、電位差固定回路の一例に相当する。
According to the DB fixing
なお、「データバスＤＢ、ＤＢＢ間に電位差が生じない状態」とは、メモリセルＭＣの読み出し動作と同様の動作を行っても当該電位差が生じないような状態を意味するものとする。したがって、上記のようにオフセット補正回路１０が動作することでデータバスＤＢ、ＤＢＢ間に電位差が生じる状態は含まないものとする。即ち、ＤＢ固定制御部２０によってデータバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定されていたとしても、オフセット補正回路１０が動作した場合には、基本的にはデータバスＤＢ、ＤＢＢ間に電位差が生じる。
Note that “a state in which no potential difference is generated between the data buses DB and DBB” means a state in which the potential difference does not occur even when the same operation as the read operation of the memory cell MC is performed. Therefore, the state where the potential difference is generated between the data buses DB and DBB due to the operation of the offset
以上説明したように、本実施形態に係るオフセット補正回路１０は、オフセット補正に用いられるコンデンサＣの一方の端子が定電圧源（Ｖｓｓ又はＶｄｄを含む）に接続されている。この場合、信号入力される端子と定電圧源との間の容量形成は容易に行うことができる、具体的にはメタル配線を置くだけで定電圧源との間に容量形成を行うことができると言える。そのため、オフセット補正回路１０を半導体集積回路に容易に実装することが可能となる。
As described above, in the offset
また、本実施形態によれば、オフセット補正回路１０がセンスアンプ１の入力信号の前段で閉じられるように構成されているため、センスアンプ１におけるゲインの影響を受けることなく、オフセット電圧を安定して補正することが可能となる。つまり、オフセット補正量を安定化することが可能となる。
In addition, according to the present embodiment, the offset
［センスアンプのオフセット電圧］
次に、センスアンプ１のオフセット電圧について説明する。
[Sense amplifier offset voltage]
Next, the offset voltage of the
図３は、センスアンプ１の一例を概略的に示した図である。図示のように、センスアンプ１にはデータバスＤＢ、ＤＢＢが接続されており、センスアンプ１は内部に差動回路１ａを有する。差動回路１ａは、センスアンプ起動信号ＳＡＥによって起動され、データバスＤＢに接続された入力端子における電位Ｖｐと、データバスＤＢＢに接続された入力端子における電位Ｖｍとの差分を増幅した値を出力する。また、図３に示すように、センスアンプ１にはオフセット電圧Ｖｆが存在する。そのため、データバスＤＢとデータバスＤＢＢとの間に電位差がない状態においては、電位Ｖｐと電位Ｖｍとの間にはオフセット電圧Ｖｆ分の電位差が生じることとなる。
FIG. 3 is a diagram schematically showing an example of the
図４は、このようなオフセット電圧Ｖｆを補正せずにセンスアンプ１を起動させた場合のタイムチャートの一例を示す。図４は、上から順に、ＳＲＡＭ回路を起動させるためのクロック信号ＣＫ、ワード線ＷＬの電位、データバスＤＢ、ＤＢＢの電位を示している。図示のように、クロック信号ＣＫに応じてワード線ＷＬの電位がハイレベルにされ、この際にデータバスＤＢの電位が徐々に下降していく。図４では、データバスＤＢの電位が下降する例を示しているが、メモリセルＭＣに記憶されたデータによっては、データバスＤＢの電位の代わりにデータバスＤＢＢの電位が下降する。
FIG. 4 shows an example of a time chart when the
ここで、データバスＤＢとデータバスＤＢＢとの電位差を「Ｖｄ」と表記すると、メモリセルＭＣから正確にデータの読み出しを行うためには、電位差Ｖｄがオフセット電圧Ｖｆを超えてからセンスアンプ１を起動させるのが望ましいと言える。そのため、オフセット電圧Ｖｆを補正しない場合には、センスアンプ１の起動が遅くなる傾向にある。つまり、アクセスタイムが遅くなる傾向にある。
Here, if the potential difference between the data bus DB and the data bus DBB is expressed as “Vd”, in order to read data accurately from the memory cell MC, the
このようなことから、本実施形態では、センスアンプ１のオフセット電圧Ｖｆの補正を行う。具体的には、本実施形態では、ＳＲＡＭ１００へのアクセスタイムを向上させるべく、上記したオフセット補正回路１０を利用してオフセット補正を行う。
For this reason, in the present embodiment, the offset voltage Vf of the
［オフセット電圧の検出］
次に、本実施形態におけるオフセット電圧Ｖｆの検出方法の一例について説明する。オフセット電圧Ｖｆの検出は、例えば、ＳＲＡＭ１００における通常動作の前(例えばパワーオン直後)に行われる。
[Detection of offset voltage]
Next, an example of a method for detecting the offset voltage Vf in the present embodiment will be described. The detection of the offset voltage Vf is performed, for example, before normal operation in the SRAM 100 (for example, immediately after power-on).
本実施形態では、上記したＤＢ固定制御部２０によって、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定した上で、オフセット電圧Ｖｆの検出を行う。具体的には、信号Ｓ＿ｍｏｄｅを「１」に設定することで、カラム選択信号ＣＯＬ０の値に関わらずに、ＤＢ固定制御部２０からカラム選択信号ＣＯＬとして「０」を出力させる。これにより、カラムスイッチＣＳＷがオフに維持されることで、メモリセルＭＣの読み出しが行われないため、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定されることとなる。
In the present embodiment, the offset voltage Vf is detected after setting the state in which no potential difference is generated between the data buses DB and DBB by the DB fixing
そして、本実施形態では、このような設定を行った状態で、記憶素子１２の設定値を変更しながら、センスアンプ１の出力（以下、「リードデータ」とも呼ぶ。）を観察することで、オフセット電圧Ｖｆの検出を行う。この場合、記憶素子１２に記憶させる値を変えることにより、オンに設定するスイッチＳｃを変更することで、寄生容量Ｃｐ１’に蓄えられた電荷を分散させるコンデンサＣを種々に変更する。これにより、オフセット補正量が変化することで、リードデータにも変化が現れることとなる。したがって、リードデータの変化に基づいて、オフセット電圧Ｖｆを見積もることが可能となる。
In the present embodiment, the output of the sense amplifier 1 (hereinafter, also referred to as “read data”) is observed while changing the setting value of the
この後、オフセット電圧Ｖｆの検出結果に基づいて、記憶素子１２に記憶させるデータを設定する。そして、記憶素子１２に当該データを記憶させた状態で、通常動作を行う。なお、通常動作とは、メモリセルＭＣに記憶されたデータを読み出すための動作を意味するものとする（以下同様とする）。通常動作においては、信号Ｓ＿ｍｏｄｅは「０」に設定される。
Thereafter, data to be stored in the
なお、このようなオフセット電圧Ｖｆの検出や検出結果に応じた記憶素子１２の設定に関する制御は、ＳＲＡＭ１００内の制御部などによって実行される。
Note that such control regarding the detection of the offset voltage Vf and the setting of the
次に、図５乃至図８を参照して、本実施形態に係るオフセット電圧Ｖｆの検出方法の一例を具体的に説明する。 Next, an example of the method for detecting the offset voltage Vf according to the present embodiment will be specifically described with reference to FIGS.
ここでは、センスアンプ１のオフセット電圧Ｖｆが「１５（ｍＶ）」であり、オフセット補正量と記憶素子１２の設定値との関係が図２に示したような関係である場合を例に挙げる。また、ここでは、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値を［０、０、０、０］に設定する「ステップ１」、［１、０、０、０］に設定する「ステップ２」、［１、１、０、０］に設定する「ステップ３」を行うことで、オフセット電圧Ｖｆを検出することを考える。即ち、オフセット補正量を「０（ｍＶ）」、「−１０（ｍＶ）」、「−２０（ｍＶ）」といった具合に順に減らしていき、この際のリードデータに基づいてオフセット電圧Ｖｆを見積もる。
Here, a case where the offset voltage Vf of the
図５は、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値を［０、０、０、０］に設定した場合（ステップ１）のタイムチャートの一例を示す。ステップ１では、オフセット補正量として「０（ｍＶ）」が用いられる。つまり、ステップ１では、オフセット補正は行われない。
FIG. 5 shows an example of a time chart when the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [0, 0, 0, 0] (step 1). In
図５は、上から順に、信号Ｓ＿ｍｏｄｅ、クロック信号ＣＫ、カラム選択信号ＣＯＬ、プリチャージ制御信号ＰＣ、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ、コンデンサ初期化タイミング信号ＣＩＮＩ、データバスＤＢ、ＤＢＢの電位、電位Ｖｐ及び電位Ｖｍ、センスアンプ起動信号ＳＡＥ、リードデータを示している。なお、電位Ｖｐ、Ｖｍの定義は図３に示した通りであり、オフセット電圧Ｖｆの検出の開始時には、電位Ｖｐと電位Ｖｍとの間にはオフセット電圧Ｖｆ分の電位差（具体的には「１５（ｍＶ）」）が存在する（以下同様とする）。 FIG. 5 shows, in order from the top, the signal S_mode, the clock signal CK, the column selection signal COL, the precharge control signal PC, the offset correction timing signal Comp_P, the capacitor initialization timing signal CINI, the potentials of the data buses DB and DBB, the potential Vp, A potential Vm, a sense amplifier activation signal SAE, and read data are shown. The definitions of the potentials Vp and Vm are as shown in FIG. 3. At the start of detection of the offset voltage Vf, a potential difference (specifically “15” between the potential Vp and the potential Vm is equal to the offset voltage Vf. (MV) ") (the same shall apply hereinafter).
時刻ｔ１１で、クロック信号ＣＫが入力され、時刻ｔ１２で、プリチャージ制御信号ＰＣ及びコンデンサ初期化タイミング信号ＣＩＮＩがオフにされる。また、オフセット電圧Ｖｆを検出する際には、信号Ｓ＿ｍｏｄｅが「１」に設定される。そのため、カラム選択信号ＣＯＬは、ＤＢ固定制御部２０の動作によってオフが維持される。これにより、データバスＤＢ、ＤＢＢ間において電位差が生じないような状態に設定される。
The clock signal CK is input at time t11, and the precharge control signal PC and the capacitor initialization timing signal CINI are turned off at time t12. Further, when the offset voltage Vf is detected, the signal S_mode is set to “1”. Therefore, the column selection signal COL is kept off by the operation of the DB fixing
この後、時刻ｔ１３で、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされる。この場合、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値が［０、０、０、０］に設定されているため、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンとなっても、全てのスイッチＳｃはオフが維持される。そのため、図５に示すように、データバスＤＢ、ＤＢＢの電位及び電位Ｖｐ、Ｖｍは変化しない。 Thereafter, at time t13, the offset correction timing signal Comp_P is turned on. In this case, since the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [0, 0, 0, 0], all the switches Sc are turned off even when the offset correction timing signal Comp_P is turned on. Maintained. Therefore, as shown in FIG. 5, the potentials of the data buses DB and DBB and the potentials Vp and Vm do not change.
この後、時刻ｔ１４で、センスアンプ１が起動される。この場合、電位Ｖｐが電位Ｖｍを上回っているため、リードデータとして「１」が出力される。この結果より、オフセット電圧Ｖｆは「０（ｍＶ）」よりも大きいことがわかる。
Thereafter, the
図６は、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値を［１、０、０、０］に設定した場合（ステップ２）のタイムチャートの一例を示す。ステップ２では、オフセット補正量として「−１０（ｍＶ）」が用いられる。
FIG. 6 shows an example of a time chart when the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 0, 0, 0] (step 2). In
図６は、上から順に、信号Ｓ＿ｍｏｄｅ、クロック信号ＣＫ、カラム選択信号ＣＯＬ、プリチャージ制御信号ＰＣ、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ、コンデンサ初期化タイミング信号ＣＩＮＩ、データバスＤＢ、ＤＢＢの電位、電位Ｖｐ及び電位Ｖｍ、センスアンプ起動信号ＳＡＥ、リードデータを示している。 In FIG. 6, in order from the top, the signal S_mode, the clock signal CK, the column selection signal COL, the precharge control signal PC, the offset correction timing signal Comp_P, the capacitor initialization timing signal CINI, the potentials of the data buses DB and DBB, the potential Vp, and A potential Vm, a sense amplifier activation signal SAE, and read data are shown.
時刻ｔ２１で、クロック信号ＣＫが入力され、時刻ｔ２２で、プリチャージ制御信号ＰＣ及びコンデンサ初期化タイミング信号ＣＩＮＩがオフにされる。また、オフセット電圧Ｖｆを検出する際には、信号Ｓ＿ｍｏｄｅが「１」に設定される。そのため、カラム選択信号ＣＯＬは、ＤＢ固定制御部２０の動作によってオフが維持される。これにより、データバスＤＢ、ＤＢＢ間において電位差が生じないような状態に設定される。
At time t21, the clock signal CK is input, and at time t22, the precharge control signal PC and the capacitor initialization timing signal CINI are turned off. Further, when the offset voltage Vf is detected, the signal S_mode is set to “1”. Therefore, the column selection signal COL is kept off by the operation of the DB fixing
この後、時刻ｔ２３で、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされる。この場合、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値が［１、０、０、０］に設定されているため、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンとなった際に、スイッチＳｃａ１のみがオンにされる。これにより、データバスＤＢにおける寄生容量Ｃｐ１に蓄えられていた電荷が、コンデンサＣａ１に分散されることとなる。そのため、データバスＤＢの電位がステップ状に下降し、これに伴って電位Ｖｐがステップ状に下降する。具体的には、データバスＤＢの電位及び電位Ｖｐは、概ね「１０（ｍＶ）」だけ下降する。 After that, at time t23, the offset correction timing signal Comp_P is turned on. In this case, since the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 0, 0, 0], only the switch Sca1 is turned on when the offset correction timing signal Comp_P is turned on. Is done. As a result, the charge stored in the parasitic capacitance Cp1 in the data bus DB is distributed to the capacitor Ca1. For this reason, the potential of the data bus DB drops in a stepped manner, and accordingly, the potential Vp drops in a stepped manner. Specifically, the potential of the data bus DB and the potential Vp drop by approximately “10 (mV)”.
この後、時刻ｔ２４で、センスアンプ１が起動される。この場合、電位Ｖｐが電位Ｖｍを上回っているため、リードデータとして「１」が出力される。この結果より、オフセット電圧Ｖｆは「１０（ｍＶ）」よりも大きいことがわかる。
Thereafter, at time t24, the
図７は、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値を［１、１、０、０］に設定した場合（ステップ３）のタイムチャートの一例を示す。ステップ３では、オフセット補正量として「−２０（ｍＶ）」が用いられる。
FIG. 7 shows an example of a time chart when the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 1, 0, 0] (step 3). In
図７は、上から順に、信号Ｓ＿ｍｏｄｅ、クロック信号ＣＫ、カラム選択信号ＣＯＬ、プリチャージ制御信号ＰＣ、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ、コンデンサ初期化タイミング信号ＣＩＮＩ、データバスＤＢ、ＤＢＢの電位、電位Ｖｐ及び電位Ｖｍ、センスアンプ起動信号ＳＡＥ、リードデータを示している。 FIG. 7 shows, in order from the top, the signal S_mode, the clock signal CK, the column selection signal COL, the precharge control signal PC, the offset correction timing signal Comp_P, the capacitor initialization timing signal CINI, the potentials of the data buses DB and DBB, the potential Vp, A potential Vm, a sense amplifier activation signal SAE, and read data are shown.
時刻ｔ３１で、クロック信号ＣＫが入力され、時刻ｔ３２で、プリチャージ制御信号ＰＣ及びコンデンサ初期化タイミング信号ＣＩＮＩがオフにされる。また、オフセット電圧Ｖｆを検出する際には、信号Ｓ＿ｍｏｄｅが「１」に設定される。そのため、カラム選択信号ＣＯＬは、ＤＢ固定制御部２０の動作によってオフが維持される。これにより、データバスＤＢ、ＤＢＢ間において電位差が生じないような状態に設定される。
The clock signal CK is input at time t31, and the precharge control signal PC and the capacitor initialization timing signal CINI are turned off at time t32. Further, when the offset voltage Vf is detected, the signal S_mode is set to “1”. Therefore, the column selection signal COL is kept off by the operation of the DB fixing
この後、時刻ｔ３３で、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされる。この場合、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値が［１、１、０、０］に設定されているため、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンとなった際に、スイッチＳｃａ１、Ｓｃａ２がオンにされる。これにより、データバスＤＢにおける寄生容量Ｃｐ１に蓄えられていた電荷が、コンデンサＣａ１及びコンデンサＣａ２に分散されることとなる。そのため、データバスＤＢの電位がステップ状に下降し、これに伴って電位Ｖｐがステップ状に下降する。具体的には、データバスＤＢの電位及び電位Ｖｐは、概ね「２０（ｍＶ）」だけ下降する。 Thereafter, at time t33, the offset correction timing signal Comp_P is turned on. In this case, since the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 1, 0, 0], the switches Sca1 and Sca2 are turned on when the offset correction timing signal Comp_P is turned on. To be. Thereby, the electric charge stored in the parasitic capacitance Cp1 in the data bus DB is distributed to the capacitor Ca1 and the capacitor Ca2. For this reason, the potential of the data bus DB drops in a stepped manner, and accordingly, the potential Vp drops in a stepped manner. Specifically, the potential of the data bus DB and the potential Vp drop by approximately “20 (mV)”.
この後、時刻ｔ３４で、センスアンプ１が起動される。この場合、電位Ｖｐが電位Ｖｍを下回っているため、リードデータとして「０」が出力される。この結果より、オフセット電圧Ｖｆは「２０（ｍＶ）」よりも小さいことがわかる。
Thereafter, the
図８は、上記したステップ１〜ステップ３の検出結果をまとめた図を示す。図８に示すように、ステップ１〜ステップ３の検出結果より、オフセット電圧Ｖｆは「１０（ｍＶ）」と「２０（ｍＶ）」との間の電圧であることが見積もられる。
FIG. 8 is a diagram summarizing the detection results of
このような結果より、オフセット補正回路１０が使用可能なオフセット補正量の中で最適なオフセット補正量は、「１０（ｍＶ）」及び「２０（ｍＶ）」のいずれかであると言える。つまり、オフセット電圧Ｖｆを補正するために用いるのが好ましいオフセット補正量は、「１０（ｍＶ）」及び「２０（ｍＶ）」のいずれかであると言える。この場合には、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値を［１、０、０、０］及び［１、１、０、０］のいずれかに設定すれば良い。
From these results, it can be said that the optimum offset correction amount among the offset correction amounts that can be used by the offset
なお、通常動作の前にオフセット電圧Ｖｆの検出を毎回行うことに限定はされない。例えば、記憶素子１２が不揮発性メモリである場合には、通常動作の前に毎回検出を行わなくても良い。この場合には、以前に行った検出で得られた情報を記憶素子１２に保持させ続けることができるからである。
It is not limited to detecting the offset voltage Vf every time before the normal operation. For example, when the
［通常動作］
次に、上記のような方法により検出されたオフセット電圧Ｖｆに基づいて行われる、ＳＲＡＭ１００の通常動作について説明する。通常動作とは、メモリセルＭＣに記憶されたデータを読み出すための動作である。本実施形態では、このような通常動作を、オフセット電圧Ｖｆの検出結果に応じた値を記憶素子１２に設定した状態で行う。つまり、記憶素子１２に設定された値に基づいてスイッチＳｃａ１を制御することにより、当該スイッチＳｃａ１を介してデータバスＤＢ、ＤＢＢに接続されたコンデンサＣに電荷を分配することでオフセット補正を行って、メモリセルＭＣの読み出し動作を行う。例えば、本実施形態では、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされた後に、速やかにセンスアンプ起動信号ＳＡＥをオンにすることによって、センスアンプ１を起動することでメモリセルＭＣの読み出しを行う。
[Normal operation]
Next, normal operation of the
また、通常動作時においては、信号Ｓ＿ｍｏｄｅは「０」に設定される。つまり、通常動作時では、オフセット電圧Ｖｆの検出時と異なり、データバスＤＢ、ＤＢＢ間において電位差が生じないような状態には設定しない。 Further, during normal operation, the signal S_mode is set to “0”. That is, during normal operation, unlike the detection of the offset voltage Vf, the state is not set such that no potential difference is generated between the data buses DB and DBB.
図９及び図１０を参照して、本実施形態に係る通常動作の一例を具体的に説明する。ここでは、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値を［１、０、０、０］に設定した場合を例に挙げる。つまり、データバスＤＢとＶｄｄとの間の寄生容量Ｃｐ１に蓄えられた電荷Ｑを、スイッチＳｃａ１をオンにしてコンデンサＣａ１にのみ分散させることで、オフセット補正を行う場合を例に挙げる。 An example of the normal operation according to the present embodiment will be specifically described with reference to FIGS. Here, a case where the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 0, 0, 0] is taken as an example. In other words, an example is given in which offset correction is performed by turning on the switch Sca1 and dispersing the charge Q stored in the parasitic capacitance Cp1 between the data bus DB and Vdd only to the capacitor Ca1.
図９は、通常動作による「０」のデータの読み出しタイミングの一例を示している。図９は、上から順に、クロック信号ＣＫ、ワード線ＷＬの電位、カラム選択信号ＣＯＬ、プリチャージ制御信号ＰＣ、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ、コンデンサ初期化タイミング信号ＣＩＮＩ、データバスＤＢ、ＤＢＢの電位、電位Ｖｐ及び電位Ｖｍ、リードデータを示している。 FIG. 9 shows an example of the read timing of “0” data in the normal operation. FIG. 9 shows, in order from the top, the clock signal CK, the potential of the word line WL, the column selection signal COL, the precharge control signal PC, the offset correction timing signal Comp_P, the capacitor initialization timing signal CINI, the potentials of the data buses DB and DBB, The potential Vp, the potential Vm, and read data are shown.
時刻ｔ４１でクロック信号ＣＫが入力され、その後、時刻ｔ４２で、ワード線ＷＬの電位がハイレベルになると共に、カラム選択信号ＣＯＬがオンとなる。これにより、メモリセルＭＣの読み出し動作が開始され、データバスＤＢの電位及び電位Ｖｐが下降していく。この場合には、メモリセルＭＣに「０」のデータが記憶されていることに起因して、データバスＤＢの電位及び電位Ｖｐが下降する。 The clock signal CK is input at time t41, and then, at time t42, the potential of the word line WL becomes high level and the column selection signal COL is turned on. As a result, the read operation of the memory cell MC is started, and the potential of the data bus DB and the potential Vp are lowered. In this case, the potential of the data bus DB and the potential Vp drop due to the data “0” being stored in the memory cell MC.
この後、時刻ｔ４３で、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされる。この場合、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値が［１、０、０、０］に設定されているため、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンとなった際に、スイッチＳｃａ１のみがオンにされる。これにより、データバスＤＢにおける寄生容量Ｃｐ１に蓄えられていた電荷が、コンデンサＣａ１に分散されることとなる。そのため、データバスＤＢの電位がステップ状に下降し、これに伴って電位Ｖｐがステップ状に下降する。具体的には、データバスＤＢの電位及び電位Ｖｐは、オフセット補正量に応じた電圧（以下、「オフセット補正電圧」と表記する。）だけ下降する。 Thereafter, at time t43, the offset correction timing signal Comp_P is turned on. In this case, since the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 0, 0, 0], only the switch Sca1 is turned on when the offset correction timing signal Comp_P is turned on. Is done. As a result, the charge stored in the parasitic capacitance Cp1 in the data bus DB is distributed to the capacitor Ca1. For this reason, the potential of the data bus DB drops in a stepped manner, and accordingly, the potential Vp drops in a stepped manner. Specifically, the potential of the data bus DB and the potential Vp drop by a voltage corresponding to the offset correction amount (hereinafter referred to as “offset correction voltage”).
ここで、オフセット補正を行わない場合のデータバスＤＢとデータバスＤＢＢとの電位差を「Ｖｄ１」と表記し、オフセット補正電圧を「Ｖｃ」と表記する。上記のようにオフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされた場合、データバスＤＢとデータバスＤＢＢとの電位差は、電位差Ｖｄ１に対してオフセット補正電圧Ｖｃを加えた電位差となる。図９に示すように、当該電位差（Ｖｄ１＋Ｖｃ）は、時刻ｔ４３において、オフセット電圧Ｖｆを超えていることがわかる。このような状況は、「０」のデータの読み出しに関して、正常な読み出しデータを得ることができる状況であると言える。したがって、本実施形態では、時刻ｔ４３の直後の時刻ｔ４４で、センスアンプ１が起動される。この場合、電位Ｖｐが電位Ｖｍを下回っているため、リードデータとして「０」が出力される。
Here, the potential difference between the data bus DB and the data bus DBB when the offset correction is not performed is expressed as “Vd1”, and the offset correction voltage is expressed as “Vc”. When the offset correction timing signal Comp_P is turned on as described above, the potential difference between the data bus DB and the data bus DBB is a potential difference obtained by adding the offset correction voltage Vc to the potential difference Vd1. As shown in FIG. 9, it can be seen that the potential difference (Vd1 + Vc) exceeds the offset voltage Vf at time t43. Such a situation can be said to be a situation in which normal read data can be obtained with respect to reading of data of “0”. Therefore, in the present embodiment, the
一方で、本実施形態のようなオフセット補正を行わない場合を考える。この場合には、符号１５０で示すようにデータバスＤＢの電位が徐々に変化し、時刻ｔ４４では、データバスＤＢとデータバスＤＢＢとの電位差Ｖｄ１はオフセット電圧Ｖｆを超えていない。そのため、正常な読み出しデータを得るといった観点から、時刻ｔ４４では、センスアンプ１は起動されない。この場合には、時刻ｔ４４からある程度時間が経過した時刻ｔ４５で、データバスＤＢとデータバスＤＢＢとの電位差Ｖｄ１がオフセット電圧Ｖｆを超えるため、この際にセンスアンプ１が起動される。このことから、本実施形態に係るオフセット補正によれば、当該オフセット補正を行わない場合と比較して、センスアンプ１の起動を早く行うことができると言える。つまり、本実施形態によれば、ＳＲＡＭ１００へのアクセスの高速化が可能となる。
On the other hand, consider a case where no offset correction is performed as in the present embodiment. In this case, the potential of the data bus DB gradually changes as indicated by
図１０は、通常動作による「１」のデータの読み出しタイミングの一例を示している。図１０は、上から順に、クロック信号ＣＫ、ワード線ＷＬの電位、カラム選択信号ＣＯＬ、プリチャージ制御信号ＰＣ、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ、コンデンサ初期化タイミング信号ＣＩＮＩ、データバスＤＢ、ＤＢＢの電位、電位Ｖｐ及び電位Ｖｍ、リードデータを示している。 FIG. 10 shows an example of the read timing of “1” data in the normal operation. FIG. 10 shows, in order from the top, the clock signal CK, the potential of the word line WL, the column selection signal COL, the precharge control signal PC, the offset correction timing signal Comp_P, the capacitor initialization timing signal CINI, the potentials of the data buses DB and DBB, The potential Vp, the potential Vm, and read data are shown.
時刻ｔ５１でクロック信号ＣＫが入力され、その後、ワード線ＷＬの電位がハイレベルになる。また、時刻ｔ５２で、カラム選択信号ＣＯＬがオンとなる。これにより、メモリセルＭＣの読み出し動作が開始され、データバスＤＢＢの電位及び電位Ｖｍが下降していく。この場合には、メモリセルＭＣに「１」のデータが記憶されていることに起因して、データバスＤＢＢの電位及び電位Ｖｍが下降する。 At time t51, the clock signal CK is input, and then the potential of the word line WL becomes high level. At time t52, the column selection signal COL is turned on. As a result, the read operation of the memory cell MC is started, and the potential of the data bus DBB and the potential Vm are lowered. In this case, the potential of the data bus DBB and the potential Vm drop due to the data “1” being stored in the memory cell MC.
この後、時刻ｔ５３で、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンにされる。この場合、記憶素子１２ａ１、１２ａ２、１２ｂ１、１２ｂ２の値が［１、０、０、０］に設定されているため、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐがオンとなった際に、スイッチＳｃａ１のみがオンにされる。これにより、データバスＤＢにおける寄生容量Ｃｐ１に蓄えられていた電荷が、コンデンサＣａ１に分散されることとなる。そのため、データバスＤＢの電位がステップ状に下降し、これに伴って電位Ｖｐがステップ状に下降する。具体的には、オフセット補正電圧だけ、データバスＤＢの電位及び電位Ｖｐが下降する。そして、時刻ｔ５３の直後の時刻ｔ５４で、センスアンプ１が起動される。この場合、電位Ｖｐが電位Ｖｍを上回っているため、リードデータとして「１」が出力される。
Thereafter, at time t53, the offset correction timing signal Comp_P is turned on. In this case, since the values of the storage elements 12a1, 12a2, 12b1, and 12b2 are set to [1, 0, 0, 0], only the switch Sca1 is turned on when the offset correction timing signal Comp_P is turned on. Is done. As a result, the charge stored in the parasitic capacitance Cp1 in the data bus DB is distributed to the capacitor Ca1. For this reason, the potential of the data bus DB drops in a stepped manner, and accordingly, the potential Vp drops in a stepped manner. Specifically, the potential of the data bus DB and the potential Vp are decreased by the offset correction voltage. Then, at time t54 immediately after time t53, the
一方で、本実施形態のようなオフセット補正を行わない場合を考える。この場合には、時刻ｔ５２の時点で既にＶｐがＶｍより高電位にあるため、センスアンプ起動を時刻ｔ５２から時刻ｔ５５の間のいずれの時刻に行っても出力は「１」が得られる。 On the other hand, consider a case where no offset correction is performed as in the present embodiment. In this case, since Vp is already higher than Vm at the time t52, the output is “1” when the sense amplifier is activated at any time between the time t52 and the time t55.
図９及び図１０に示したように、本実施形態のようなオフセット補正を行わない場合には、データ「１」の読み出しについてはセンスアンプ起動に時間的制約を受けないが、データ「０」の読み出しにおいてはセンスアンプ起動に時間的制約を受けるため、結果的にデータ「０」の読み出しタイミングに合わせてセンスアンプ起動時刻をｔ４５及びｔ５５以降に設定する必要がある。これに対して、本実施形態によれば、センスアンプ起動時刻をｔ４４およびｔ５４に設定した場合においても、「０」のデータの読み出し及び「１」のデータの読み出しの両方を正確に行うことができる。 As shown in FIGS. 9 and 10, when the offset correction is not performed as in the present embodiment, the reading of data “1” is not subject to time constraints on the activation of the sense amplifier, but the data “0”. As a result, the sense amplifier activation time needs to be set to t45 and after t55 in accordance with the read timing of the data “0”. On the other hand, according to the present embodiment, even when the sense amplifier activation time is set to t44 and t54, both the reading of the data “0” and the reading of the data “1” can be performed accurately. it can.
［記憶素子のレイアウト］
次に、図１１を参照して、本実施形態に係る記憶素子１２のレイアウト例について説明する。図１１（ａ）は、記憶素子１２を有しない一般的なＳＲＡＭのレイアウト図の一例を示しており、図１１（ｂ）は、記憶素子１２を有する本実施形態に係るＳＲＡＭ１００のレイアウト図の一例を示している。
[Memory element layout]
Next, a layout example of the
図１１（ａ）に示すように、一般的なＳＲＡＭのセンスアンプには、記憶用セルが隣接して配置されている。そのため、図１１（ｂ）に示すように、このような通常のＳＲＡＭにおける記憶用セルと同様の記憶用セル２００を１列余分に配置することで、本実施形態に係るＳＲＡＭ１００を形成することができる。つまり、記憶用セル２００を、オフセット補正用の情報を記憶させる記憶素子１２として用いることができる。
As shown in FIG. 11A, a memory cell is disposed adjacent to a general SRAM sense amplifier. Therefore, as shown in FIG. 11B, the
また、記憶用セル２００へのアクセスは、一般的なＳＲＡＭが有するセルへのアクセスタイミングと同じ制御で行うことができる。そのため、記憶用セル２００のワード線選択の制御を行う回路の追加のみで、本実施形態に係るＳＲＡＭ１００を実現することが可能となる。
Further, the access to the memory cell 200 can be performed by the same control as the access timing to the cell of a general SRAM. Therefore, the
［変形例］
上記では、データバスＤＢ、ＤＢＢとＶｄｄ又はＶｓｓとの間の寄生容量Ｃｐ１、Ｃｐ１’を利用してオフセット補正を行う実施形態を示したが、寄生容量Ｃｐ１、Ｃｐ１’を利用してオフセット補正を行うことに限定されない。例えば寄生容量Ｃｐ１、Ｃｐ１’がオフセット補正を行うのに適した量でない場合には、データバスＤＢ、ＤＢＢとＶｄｄ又はＶｓｓとの間に別途コンデンサを設けて、当該コンデンサを利用してオフセット補正を行っても良い。
[Modification]
In the above embodiment, the offset correction is performed using the parasitic capacitances Cp1, Cp1 ′ between the data buses DB, DBB and Vdd or Vss. However, the offset correction is performed using the parasitic capacitances Cp1, Cp1 ′. It is not limited to doing. For example, if the parasitic capacitances Cp1 and Cp1 ′ are not suitable for offset correction, an additional capacitor is provided between the data buses DB and DBB and Vdd or Vss, and offset correction is performed using the capacitor. You can go.
また、上記の実施形態では、コンデンサＣの端子に接続されたスイッチＳｃを、記憶素子１２に記憶された情報を用いてＡＮＤ回路１１によって制御する方法を示したが、スイッチＳｃを制御する方法はこれに限定はされない。センスアンプ１のオフセット電圧Ｖｆに基づいてスイッチＳｃを制御するのであれば、スイッチＳｃを制御する方法は、このような方法に限定されない。つまり、オフセット補正を行うためにスイッチＳｃを制御する制御回路として、ＡＮＤ回路１１及び記憶素子１２を用いることに限定はされない。
In the above embodiment, the method of controlling the switch Sc connected to the terminal of the capacitor C by the AND
また、上記の実施形態では、４つのコンデンサＣを用いて構成されたオフセット補正回路１０を示しが、４つのコンデンサＣを用いてオフセット補正回路１０を構成することに限定はされない。３以下又は５以上のコンデンサＣを用いてオフセット補正回路を構成しても良いし、１つのコンデンサＣのみを用いてオフセット補正回路を構成しても良い。
In the above-described embodiment, the offset
次に、変形例（変形例１〜変形例４）に係るＳＲＡＭについて説明する。 Next, an SRAM according to a modification example (Modification Examples 1 to 4) will be described.
（変形例１）
変形例１では、オフセット補正タイミング信号を生成する方法の他の例を示す。具体的には、変形例１では、カラム選択信号ＣＯＬ０に基づいてオフセット補正タイミング信号を生成する。以下では、変形例１によって生成されるオフセット補正タイミング信号を、上記した「Ｃｏｍｐ＿Ｐ」と区別するために「Ｃｏｍｐ＿Ｐ’」と表記する。
(Modification 1)
図１２は、変形例１に係るＳＲＡＭ１０１の構成の一例を示す回路図である。なお、以下の説明では、上記した構成要素や信号などと同一のものについては、同一の符号を付し、その説明を省略する。また、特に説明しない構成要素や信号などについては、同様であるものとする。
FIG. 12 is a circuit diagram showing an example of the configuration of the
変形例１に係るＳＲＡＭ１０１は、オフセット補正タイミング信号生成回路３０を有する点で、上記したＳＲＡＭ１００（図１参照）と異なる。オフセット補正タイミング信号生成回路３０は、カラム選択信号ＣＯＬ０（カラム選択信号ＣＯＬ０［０］、ＣＯＬ０［１］、…）が供給され、この信号に基づいてオフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’を生成する。
The
なお、図１２では、説明の便宜上、カラム選択信号ＣＯＬ０［０］、ＣＯＬ０［１］のみを図示しているが、実際には、ＳＲＡＭ１０１が具備するカラム数だけカラム選択信号ＣＯＬ０が存在する。つまり、オフセット補正タイミング信号生成回路３０には、ＳＲＡＭ１０１が具備するカラム数に応じた数のカラム選択信号ＣＯＬ０が入力される。
In FIG. 12, for convenience of explanation, only the column selection signals COL0 [0] and COL0 [1] are illustrated, but in reality, there are as many column selection signals COL0 as the number of columns included in the
オフセット補正タイミング信号生成回路３０は、ＮＯＲ回路３１と、遅延回路３２と、ＡＮＤ回路３３と、を有する。ＮＯＲ回路３１は、カラム選択信号ＣＯＬ０が入力され、当該カラム選択信号ＣＯＬ０を反転させた信号を出力する。遅延回路３２は、ＮＯＲ回路３１から出力された信号を反転させて遅延させた信号を出力する。ＡＮＤ回路３３は、ＮＯＲ回路３１から出力された信号及び遅延回路３２から出力された信号に応じた信号を、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’として出力する。
The offset correction timing
図１３は、オフセット補正タイミング信号生成回路３０の動作を表したタイミングチャートの一例を示す。図１３は、上から順に、カラム選択信号ＣＯＬ０、ＮＯＲ回路３１の出力信号、遅延回路３２の出力信号、ＡＮＤ回路３３の出力信号を示している。図示のように、ＮＯＲ回路３１は、カラム選択信号ＣＯＬ０を反転させた信号を出力し、遅延回路３２は、ＮＯＲ回路３１の出力信号を反転させて遅延させた信号を出力する。そして、ＡＮＤ回路３３は、このようなＮＯＲ回路３１の出力信号及び遅延回路３２の出力信号に応じた信号を出力する。具体的には、ＡＮＤ回路３３は、時刻ｔ６１から時刻ｔ６２の間にオンとなる信号を、オフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’として出力する。
FIG. 13 shows an example of a timing chart showing the operation of the offset correction timing
以上説明したように、変形例１によれば、カラム選択信号ＣＯＬ０に基づいてオフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’を適切に生成することができる。このようなオフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’を用いることによっても、オフセット補正を適切なタイミングで行うことができる。 As described above, according to the first modification, the offset correction timing signal Comp_P ′ can be appropriately generated based on the column selection signal COL0. Also by using such an offset correction timing signal Comp_P ′, offset correction can be performed at an appropriate timing.
（変形例２）
次に、変形例２について説明する。上記した実施形態では、カラム選択信号に対する制御を行うことで、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定していた。しかしながら、変形例２では、カラム選択信号に対する制御を行う代わりに、ワード線ＷＬに対する制御を行うことで、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定する。
(Modification 2)
Next,
図１４は、変形例２に係るＳＲＡＭ１０２の構成の一例を示す回路図である。なお、以下の説明では、上記した構成要素や信号などと同一のものについては、同一の符号を付し、その説明を省略する。また、特に説明しない構成要素や信号などについては、同様であるものとする。
FIG. 14 is a circuit diagram showing an example of the configuration of the
変形例２に係るＳＲＡＭ１０２は、ＤＢ固定制御部２０の代わりにＤＢ固定制御部２０ｘを有する点で、上記したＳＲＡＭ１００（図１参照）と異なる。また、変形例２に係るＳＲＡＭ１０２は、ＳＲＡＭ１００と異なり、通常用いられるカラム選択信号ＣＯＬがそのまま入力される。つまり、信号Ｓ＿ｍｏｄｅに基づいて生成されたカラム選択信号ＣＯＬではなく、上記したカラム選択信号ＣＯＬ０に対応するカラム選択信号ＣＯＬが入力される。
The
図１４に示すように、ＤＢ固定制御部２０ｘは、プリデコーダソース線４０及びプリデコーダ線４１が接続されている。ＤＢ固定制御部２０ｘは、プリデコーダソース線４０より信号が供給されると共に、センスアンプ１のオフセット電圧Ｖｆを検出するために用いられる信号Ｓ＿ｍｏｄｅが供給され、これらの信号に応じた信号をプリデコーダ線４１に対して出力する。また、ＤＢ固定制御部２０ｘは、インバータ２１及びＡＮＤ回路２２を有する。インバータ２１及びＡＮＤ回路２２は、ＤＢ固定制御部２０内のインバータ２１及びＡＮＤ回路２２と同様の動作を行う。なお、図１４では、説明の便宜上、プリデコーダなどの図示を省略している。
As shown in FIG. 14, the DB fixing control unit 20x is connected to a predecoder source line 40 and a
信号Ｓ＿ｍｏｄｅが「１」に設定された場合には、ＤＢ固定制御部２０ｘは、プリデコーダソース線４０より入力された信号に関わらずに、プリデコーダ線４１に対して「０」を出力する。この場合には、プリデコーダ線４１に接続されたメインデコーダ４２は、ワード線ＷＬに対して「０」を出力する。そのため、メモリセルＭＣの読み出しが行われないこととなる。つまり、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定されることとなる。
When the signal S_mode is set to “1”, the DB fixing control unit 20 x outputs “0” to the
一方、信号Ｓ＿ｍｏｄｅが「０」に設定された場合には、ＤＢ固定制御部２０ｘは、プリデコーダソース線４０より入力された信号を、プリデコーダ線４１に対してそのまま出力する。この場合には、メインデコーダ４２は、プリデコーダ線４１より入力された信号などに応じた信号を、ワード線ＷＬに対して出力する。そのため、ワード線ＷＬより入力された信号に応じて、メモリセルＭＣの読み出しが行われることとなる。
On the other hand, when the signal S_mode is set to “0”, the DB fixing control unit 20 x outputs the signal input from the predecoder source line 40 to the
以上説明したＤＢ固定制御部２０ｘによっても、オフセット電圧Ｖｆの検出時において、データバスＤＢ、ＤＢＢ間において電位差が生じない状態に適切に設定することが可能となる。 Also by the DB fixing control unit 20x described above, it is possible to appropriately set a state in which no potential difference occurs between the data buses DB and DBB when the offset voltage Vf is detected.
（変形例３）
次に、変形例３について説明する。変形例３においても、変形例２と同様に、ワード線ＷＬに対する制御を行うことで、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定する。しかしながら、変形例３は、ワード線ＷＬに対する制御方法が変形例２と異なる。
(Modification 3)
Next,
図１５は、変形例３に係るＳＲＡＭ１０３の構成の一例を示す回路図である。なお、以下の説明では、上記した構成要素や信号などと同一のものについては、同一の符号を付し、その説明を省略する。また、特に説明しない構成要素や信号などについては、同様であるものとする。
FIG. 15 is a circuit diagram showing an example of the configuration of the
変形例３に係るＳＲＡＭ１０３は、ＤＢ固定制御部２０の代わりにＤＢ固定制御部２０ｙを有する点で、上記したＳＲＡＭ１００（図１参照）と異なる。また、変形例３に係るＳＲＡＭ１０３は、ＳＲＡＭ１００と異なり、通常用いられるカラム選択信号ＣＯＬがそのまま入力される。つまり、信号Ｓ＿ｍｏｄｅに基づいて生成されたカラム選択信号ＣＯＬではなく、上記したカラム選択信号ＣＯＬ０に対応するカラム選択信号ＣＯＬが入力される。
The
図１５に示すように、ＤＢ固定制御部２０ｙは、図示しないメインデコーダ４２とワード線ＷＬ０を介して接続されている。ＤＢ固定制御部２０ｙは、ワード線ＷＬ０より信号が供給されると共に、センスアンプ１のオフセット電圧Ｖｆを検出するために用いられる信号Ｓ＿ｍｏｄｅが供給され、これらの信号に応じた信号をワード線ＷＬに対して出力する。また、ＤＢ固定制御部２０ｙは、インバータ２１及びＡＮＤ回路２２を有する。インバータ２１及びＡＮＤ回路２２は、ＤＢ固定制御部２０内のインバータ２１及びＡＮＤ回路２２と同様の動作を行う。
As shown in FIG. 15, the DB fixing
なお、図１５では、説明の便宜上、プリデコーダやメインデコーダ４２などの図示を省略している。また、図１５では、説明の便宜上、１本のワード線ＷＬ０、ＷＬのみを図示している。
In FIG. 15, the predecoder, the
信号Ｓ＿ｍｏｄｅが「１」に設定された場合には、ＤＢ固定制御部２０ｙは、ワード線ＷＬ０より入力された信号に関わらずに、ワード線ＷＬに対して「０」を出力する。この場合には、メモリセルＭＣの読み出しが行われないこととなる。つまり、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定されることとなる。一方、信号Ｓ＿ｍｏｄｅが「０」に設定された場合には、ＤＢ固定制御部２０ｙは、ワード線ＷＬ０より入力された信号を、ワード線ＷＬに対してそのまま出力する。この場合には、ワード線ＷＬより入力された信号に応じて、メモリセルＭＣの読み出しが行われることとなる。
When the signal S_mode is set to “1”, the DB fixing
以上説明したＤＢ固定制御部２０ｙによっても、オフセット電圧Ｖｆの検出時において、データバスＤＢ、ＤＢＢ間において電位差が生じない状態に適切に設定することが可能となる。
Also by the DB fixing
なお、変形例２、３では、ワード線ＷＬに用いられる信号が伝送される経路上にＤＢ固定制御部を設けることによって、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定する例を示した。このような変形例２、３で示した位置にＤＢ固定制御部を設けることに限定はされず、ワード線ＷＬに用いられる信号が伝送される経路上であれば、ＤＢ固定制御部を種々の位置に設けることができる。
また、変形例２、３は、それぞれ、上記した変形例１と組み合わせても良い。つまり、データバスＤＢ、ＤＢＢ間に電位差が生じないようにワード線ＷＬに対する制御を行うと共に、カラム選択信号ＣＯＬに基づいてオフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’を生成することとしても良い。 In addition, the second and third modifications may be combined with the first modification described above. In other words, the word line WL may be controlled so that no potential difference occurs between the data buses DB and DBB, and the offset correction timing signal Comp_P ′ may be generated based on the column selection signal COL.
（変形例４）
次に、変形例４について説明する。上記した実施形態では、オフセット補正に用いられるコンデンサＣの一方の端子が、スイッチＳｃを介してデータバスＤＢ、ＤＢＢに接続されていた。しかしながら、変形例４では、オフセット補正に用いられるコンデンサＣの一方の端子がスイッチＳｃを介してビット線ＢＬ、ＢＬＢに接続される点で、当該実施形態と異なる。
(Modification 4)
Next, Modification 4 will be described. In the above-described embodiment, one terminal of the capacitor C used for offset correction is connected to the data buses DB and DBB via the switch Sc. However, the fourth modification is different from the present embodiment in that one terminal of the capacitor C used for offset correction is connected to the bit lines BL and BLB via the switch Sc.
図１６は、変形例４に係るＳＲＡＭ１０４の構成の一例を示す回路図である。なお、以下の説明では、上記した構成要素や信号などと同一のものについては、同一の符号を付し、その説明を省略する。また、特に説明しない構成要素や信号などについては、同様であるものとする。
FIG. 16 is a circuit diagram showing an example of the configuration of the
変形例４に係るＳＲＡＭ１０４は、オフセット補正回路１０内のコンデンサＣにおける一方の端子がスイッチＳｃを介してビット線ＢＬ、ＢＬＢに接続されている点で、上記したＳＲＡＭ１００（図１参照）と異なる。また、変形例４に係るＳＲＡＭ１０４は、１つのカラム＃０のみを有する点で、ＳＲＡＭ１００と異なる。
The
変形例４に係るＳＲＡＭ１０４内のコンデンサＣも、基本的には、上記したＳＲＡＭ１００内のコンデンサＣと同様に機能する。具体的には、ＳＲＡＭ１０４内のコンデンサＣは、スイッチＳｃがオンとなった場合に、一方の端子がスイッチＳｃを介してビット線ＢＬ又はビット線ＢＬＢに接続される。そして、コンデンサＣは、カラム選択信号ＣＯＬがオンとなった場合に、一方の端子がスイッチＳｃ及びカラムスイッチＣＳＷを介してデータバスＤＢ又はデータバスＤＢＢに接続されることとなる。この場合、データバスＤＢにおける寄生容量Ｃｐ１に蓄えられていた電荷又はデータバスＤＢＢにおける寄生容量Ｃｐ１’に蓄えられていた電荷が、データバスＤＢ又はデータバスＤＢＢに接続されたコンデンサＣに分散されることとなる。これにより、データバスＤＢとデータバスＤＢＢとの間の電位差を調整することができ、センスアンプ１のオフセット電圧を補正することが可能となる。
The capacitor C in the
ここで、変形例４に係るＳＲＡＭ１０４は、上記のようにカラムスイッチＣＳＷを介してコンデンサＣの端子とデータバスＤＢ、ＤＢＢとを接続する。そのため、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定するための制御を、カラムスイッチＣＳＷを制御するためのカラム選択信号ＣＯＬによって行うのは困難であると言える。したがって、変形例４に係るＳＲＡＭ１０４は、ワード線ＷＬに対する制御を行うことで、データバスＤＢ、ＤＢＢ間に電位差が生じない状態に設定する。具体的には、ＳＲＡＭ１０４は、図１６に示すように、上記した変形例３に係るＤＢ固定制御部２０ｙを有している。なお、ＤＢ固定制御部２０ｙの代わりに、変形例２に係るＤＢ固定制御部２０ｘを用いて、ＳＲＡＭ１０４を構成しても良い。
Here, the
以上説明したように、一方の端子がスイッチＳｃを介してビット線ＢＬ、ＢＬＢに接続されたコンデンサＣによっても、センスアンプ１のオフセット電圧を適切に補正することができる。
As described above, the offset voltage of the
なお、変形例４は、上記した変形例１と組み合わせても良い。つまり、一方の端子がスイッチＳｃを介してビット線ＢＬ、ＢＬＢに接続されたコンデンサＣを用いると共に、カラム選択信号ＣＯＬに基づいてオフセット補正タイミング信号Ｃｏｍｐ＿Ｐ’を生成することとしても良い。
Note that Modification 4 may be combined with
１ センスアンプ（ＳＡ）
２ プリチャージ回路
１０ オフセット補正回路
１１ ＡＮＤ回路
１２ 記憶素子
２０、２０ｘ、２０ｙ ＤＢ固定制御部
ＢＬ、ＢＬＢ ビット線
Ｃ コンデンサ
ＣＩＮＩ コンデンサ初期化タイミング信号
ＣＯＬ カラム選択信号
Ｃｏｍｐ＿Ｐ オフセット補正タイミング信号
Ｃｐ１、Ｃｐ１’ 寄生容量
ＣＳＷ カラムスイッチ
ＤＢ、ＤＢＢ データバス
ＭＣ メモリセル
ＰＣ プリチャージ制御信号
ＳＡＥ センスアンプ起動信号
Ｓｃ、Ｓｉ スイッチ
１００、１０１、１０２、１０３、１０４ ＳＲＡＭ
1 Sense amplifier (SA)
2
Claims (8)
前記センスアンプのオフセット電圧に基づいて前記スイッチを制御することで、前記オフセット電圧を補正する制御回路と、を備えることを特徴とするセンスアンプのオフセット補正回路。 A capacitor having one terminal connected to the constant voltage source and the other terminal connected to the input terminal of the sense amplifier via a switch;
And a control circuit that corrects the offset voltage by controlling the switch based on the offset voltage of the sense amplifier.
前記制御回路は、前記電位差固定回路が前記状態に設定した際において検出された前記オフセット電圧に基づいて、前記スイッチを制御することを特徴とする請求項１又は２に記載のセンスアンプのオフセット補正回路。 In order to detect the offset voltage of the sense amplifier, a potential difference fixing circuit that sets a potential difference between a pair of data buses connected to the sense amplifier even if an operation equivalent to a read operation of a memory cell is performed Further comprising
3. The offset correction of the sense amplifier according to claim 1, wherein the control circuit controls the switch based on the offset voltage detected when the potential difference fixing circuit is set to the state. circuit.
前記制御回路は、前記センスアンプのオフセット電圧に基づいて、複数の前記コンデンサごとに設けられた前記スイッチのそれぞれを制御することを特徴とする請求項１乃至５のいずれか一項に記載のセンスアンプのオフセット補正回路。 A plurality of the capacitors are provided, and the switch is provided for each of the plurality of capacitors,
The sense circuit according to claim 1, wherein the control circuit controls each of the switches provided for each of the plurality of capacitors based on an offset voltage of the sense amplifier. Amplifier offset correction circuit.
前記センスアンプのオフセット電圧に基づいて前記スイッチを制御することで、前記オフセット電圧を補正する制御回路と、を備えることを特徴とするセンスアンプのオフセット補正回路。 A capacitor having one terminal connected to the constant voltage source and the other terminal connected to the bit line of the sense amplifier via a switch;
And a control circuit that corrects the offset voltage by controlling the switch based on the offset voltage of the sense amplifier.
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