JP2011170749A - Simulation device and simulation method - Google Patents
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Abstract
Description
本発明は、シミュレーション装置及びシミュレーション方法に関する。 The present invention relates to a simulation apparatus and a simulation method.
今日のデジタルシステム及びＬＳＩ（Large Scale Integrated circuit）の開発において、ソフトウェアとハードウェアが混在したシステムの開発が一般的になってきている。そのようなシステムの開発の際には、ソフトウェアとハードウェアの協調検証が行われ、性能などの最適化が図られている。 In the development of today's digital systems and LSIs (Large Scale Integrated circuits), it has become common to develop systems in which software and hardware are mixed. When developing such a system, software and hardware are collaboratively verified to optimize performance and the like.
ソフトウェアとハードウェアの協調検証の手法として、ソフトウェアの命令を実行する命令セットシミュレータ（ＩＳＳ：Instruction Set Simulator）と、ハードウェア論理シミュレータやエミュレータを協調させる方法がある。また、ハードウェア論理シミュレーションなどで、プロセッサの実データを使ってソフトウェアを実行させる場合もある。 As a method of cooperative verification between software and hardware, there is a method of coordinating an instruction set simulator (ISS) that executes software instructions with a hardware logic simulator or emulator. In some cases, hardware logic simulation is used to execute software using actual processor data.
しかしながら、従来のソフトウェアとハードウェアの協調検証では、ソフトウェアの状態を検証する際、実行中の各関数が本質的には何をしているのかを検証することは困難であった。たとえば、主要関数を見れば処理概要をつかめる可能性もあるが、標準関数（除算関数や剰余算関数など）のような小さな関数は様々な関数から呼ばれるため、実際にはどのような機能を実現するために実行されているのかわかりづらい。 However, in the conventional collaborative verification of software and hardware, when verifying the state of software, it is difficult to verify what each function being executed essentially does. For example, if you look at the main functions, you may get an overview of the processing, but small functions such as standard functions (such as division functions and remainder calculation functions) are called from various functions, so what functions are actually realized. It is hard to understand what is being done to do.
これにより、ソフトウェアとハードウェアの協調検証が困難となっていた。
上記の点を鑑みて、本発明は、設計対象の検証を容易に行うことが可能なシミュレーション装置及びシミュレーション方法を提供することを目的とする。
This made it difficult to collaborate between software and hardware.
In view of the above points, an object of the present invention is to provide a simulation apparatus and a simulation method capable of easily verifying a design object.
上記目的を達成するために、以下のようなシミュレーション装置が提供される。
このシミュレーション装置は、設計対象において実行される各関数が配置されるメモリ上のアドレス範囲、または関数間を移動する命令が配置される前記メモリ上のアドレスを検出する検出部と、前記設計対象で実行される各命令のアドレスと、前記アドレス範囲または前記関数間を移動する命令の前記アドレスとを比較し、比較結果に応じて前記関数間の呼び出し関係を示す関数スタックを生成する関数スタック生成部と、を有する。
In order to achieve the above object, the following simulation apparatus is provided.
The simulation apparatus includes: a detection unit that detects an address range on a memory in which each function to be executed on a design target is arranged, or an address on the memory in which an instruction to move between functions is arranged; and the design target A function stack generation unit that compares the address of each instruction to be executed with the address of the instruction that moves between the address range or the functions and generates a function stack indicating a call relationship between the functions according to the comparison result And having.
開示のシミュレーション装置及びシミュレーション方法によれば、設計対象の検証を容易に行うことができる。 According to the disclosed simulation apparatus and simulation method, it is possible to easily verify a design object.
以下、本発明のシミュレーション装置及びシミュレーション方法の実施の形態を、図面を参照しつつ説明する。
〔第１の実施の形態〕
図１は、第１の実施の形態に係るシミュレーション装置を示す図である。
Hereinafter, embodiments of a simulation apparatus and a simulation method of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a diagram illustrating a simulation apparatus according to the first embodiment.
シミュレーション装置１０は、たとえば、ＳｏＣ（System on a Chip）などのＬＳＩや、各種デジタルシステムの協調設計において、ソフトウェアとハードウェアの協調検証を行うものである。
The
シミュレーション装置１０は、検出部１１、関数スタック生成部１２、関数トレース情報表示部１３、記憶部Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５を有する。
また、図１では、シミュレーション装置１０が検証を行う設計対象の一例の概略構成を示している。この設計対象２０は、プログラムカウンタ（ＰＣ）２１ａを含むようなプロセッサ２１と、メモリ２２を有する。
The
In addition, FIG. 1 illustrates a schematic configuration of an example of a design target to be verified by the
検出部１１は、設計対象２０において実行されるソフトウェアの各関数が配置されるメモリ２２上のアドレス範囲（以下関数レンジという）、または関数間を移動する命令が配置されるメモリ２２上のアドレスなどを検出する。たとえば、検出部１１は、ソースコードに対するコンパイル―リンク処理時に、リンカによって実行形式ファイルとともに生成されるデータ（以下リンカデータという）から、関数レンジデータまたは関数間を移動する命令のアドレスを検出する。リンカデータの詳細については後述する。
The
図１の例では、検出部１１は記憶部Ｄ１に記憶されたリンカデータから、関数レンジデータまたは関数間を移動する命令のアドレスを検出し、関数レンジデータを記憶部Ｄ３、関数間を移動する命令のアドレスを記憶部Ｄ４に記憶する。
In the example of FIG. 1, the
関数スタック生成部１２は、設計対象２０で実行される各命令のアドレスと、関数レンジデータまたは関数間を移動する命令のアドレスとを比較し、比較結果に応じて関数間の呼び出し関係を示す関数スタックを生成する。図１の例では、関数スタックは記憶部Ｄ５に記憶される。
The function
設計対象２０で実行される各命令のアドレスは、ハードウェア論理シミュレーションで、プログラムカウンタ２１ａのプログラムカウンタ値をトレースすることで取得可能である。また、各命令のアドレスは、プロセッサ２１における図示しないプロセッサコアとキャッシュメモリ間のアドレス線のトレースをとっても取得可能である。
The address of each instruction executed on the
関数トレース情報表示部１３は、設計対象２０におけるシミュレーション時刻に応じた、関数スタックの履歴を関数トレース情報として表示する。
設計対象２０において実行される命令のアドレスは命令トレースデータとして、記憶部Ｄ２に記憶されている。以下では、設計対象２０において実行される各命令のアドレスをプログラムカウンタ値として説明する。
The function trace
The address of the instruction executed in the
関数スタック生成部１２は、プログラムカウンタ値と、関数レンジデータとを比較し、そのプログラムカウンタ値であるときのシミュレーション時刻では、どの関数を実行しているのかを特定する。そして、関数スタック生成部１２は、プログラムカウンタ値が現在実行中の関数レンジから外れて、新しい関数の関数レンジに入ったことを検出した場合、その関数間の関係から、関数を呼ぶ動作が起きたのか復帰動作が起きたのかなどを判定する。関数スタック生成部１２は、判定結果をもとに、関数間の呼び出し関係を示す関数スタックを更新する。
The function
また、関数スタック生成部１２は、プログラムカウンタ値と、関数間を移動する命令のアドレスとの比較結果をもとに、関数スタックを生成することもできる。関数間を移動する命令は、関数の呼び出し命令、元の関数への復帰命令などである。
The function
プログラムカウンタ値が、関数間を移動する命令のアドレスを指定した場合、関数スタック生成部１２は、その命令がどの関数への移動を指示しているか検出する。そして、関数スタック生成部１２は、検出結果をもとに、関数間の呼び出し関係を示す関数スタックを更新する。
When the program counter value specifies the address of an instruction that moves between functions, the function
このような関数スタックを参照することで、ユーザは、実行中の各関数がどの関数から呼ばれ、本質的にどのような処理が行われているかなどが容易に検討可能となる。これにより、ソフトウェアとハードウェアの協調検証が容易になる。 By referring to such a function stack, the user can easily study from which function each function being executed is called and what processing is being performed. This facilitates collaborative verification between software and hardware.
なお、関数スタック生成部１２は、実際に関数間の移動が生じたか確認するために、関数レンジデータを参照して、プログラムカウンタ値が関数間を移動する命令によって指定された関数のアドレス範囲内であるか確認するようにしてもよい。ここで、関数スタック生成部１２は、プログラムカウンタ値が確かに指定された関数のアドレス範囲内となる場合には、関数間の移動を確定し、関数スタックを更新する（詳細は後述する）。
The function
関数トレース情報表示部１３は、上記のように更新される関数スタックの履歴を関数トレース情報として表示することで、ユーザは、視覚的に関数の呼び出し関係を参照でき、ソフトウェアとハードウェアの協調検証が容易になる。関数トレース情報の表示処理の具体例については後述する。
The function trace
また、検出部１１は、リンカデータから割り込みに関する情報を検出して、関数スタック生成部１２は、割り込みに関する情報をさらに参照して関数スタックを生成するようにしてもよい。この処理の詳細については後述する。
Further, the
また、図１ではデータや命令を記憶する記憶部Ｄ１〜Ｄ５を図示しているが、１つのメモリにこれらの情報が記憶されていてもよい。
以下の実施の形態では、シミュレーション装置１０を汎用的なコンピュータに適用する場合を例にとり、さらに具体的に説明する。
Moreover, although the memory | storage parts D1-D5 which memorize | store data and a command are illustrated in FIG. 1, such information may be memorize | stored in one memory.
In the following embodiment, a case where the
［第２の実施の形態］
以下、第２の実施の形態を図面を参照して詳細に説明する。
図２は、第２の実施の形態に係るコンピュータのハードウェア構成を示す図である。
[Second Embodiment]
Hereinafter, a second embodiment will be described in detail with reference to the drawings.
FIG. 2 is a diagram illustrating a hardware configuration of a computer according to the second embodiment.
コンピュータ３０は、ＣＰＵ（Central Processing Unit）３１、ＲＡＭ（Random Access Memory）３２、ＨＤＤ（Hard Disk Drive）３３、グラフィック処理装置３４、入力インタフェース３５及び通信インタフェース３６を有する。
The
ＣＰＵ３１は、コンピュータ３０全体を制御する。また、ＣＰＵ３１は、ＨＤＤ３３に格納されたプログラムを実行して、コンピュータ３０の各部と連携して、図１で示した検出部１１、関数スタック生成部１２、関数トレース情報表示部１３の機能を実現する。
The
ＲＡＭ３２は、ＣＰＵ３１に実行させるオペレーティングシステム（以下、ＯＳと略記する）のプログラムやアプリケーションのプログラムの少なくとも一部を一時的に記憶する。また、ＲＡＭ３２はＣＰＵ３１による処理に必要な各種データを記憶する。ＲＡＭ３２は、図１で示した記憶部Ｄ１〜Ｄ５の各種情報を記憶するようにしてもよい。
The
ＨＤＤ３３は、ＯＳのプログラム、アプリケーションのプログラムを記憶する。また、ＨＤＤ３３はＣＰＵ３１による処理に必要な各種データを記憶する。なお、ＨＤＤ３３に代えて（または、ＨＤＤ３３と併せて）、ＳＳＤ（Solid State Drive）など他の種類の記憶装置を用いてもよい。
The
グラフィック処理装置３４は、表示装置３４ａと接続される。グラフィック処理装置３４は、ＣＰＵ３１からの命令に従って、関数トレース情報などを表示装置３４ａの画面に表示させる。
The
入力インタフェース３５は、キーボード３５ａとマウス３５ｂと接続される。入力インタフェース３５は、キーボード３５ａやマウス３５ｂから送られてくる信号をＣＰＵ３１に送信する。
The
通信インタフェース３６は、ネットワーク３６ａと接続される。通信インタフェース３６は、ネットワーク３６ａを介して他の情報処理装置とデータ通信する。
以下、図２で示したようなＣＰＵ３１がＲＡＭ３２などと連携して、たとえば、ＨＤＤ３３に格納されたプログラムを実行することで、本実施の形態のシミュレーション方法を実現する場合を例にして説明する。
The
Hereinafter, a case where the
図３は、本実施の形態のシミュレーション方法の概略を説明する図である。
まず、ＣＰＵ３１は、関数スタックを生成するために用いるデータの検出処理を行う（ステップＳ１）。ここでは、ＣＰＵ３１はリンカデータから、関数レンジデータ、関数間を移動する命令のアドレス、割り込みに関するデータ（以下割り込みベクタデータという）を検出し、抽出する。
FIG. 3 is a diagram for explaining the outline of the simulation method of the present embodiment.
First, the
次に、ＣＰＵ３１は命令トレースデータの他、ステップＳ１の処理で検出されたデータを用いて、関数スタックを生成する（ステップＳ２）。
そして、ＣＰＵ３１はグラフィック処理装置３４を制御して、関数トレース情報を表示装置３４ａに表示する（ステップＳ３）。
Next, the
Then, the
以下、各ステップの処理の詳細を説明する。
（データ検出処理）
ここでは、ＣＰＵ３１は、設計対象において実行されるソフトウェアのコンパイル―リンク時に生成されるリンカデータから、関数スタックを生成するために用いるデータを検出する。
Hereinafter, details of the processing of each step will be described.
(Data detection process)
Here, the
図４は、設計対象で実行させるソフトウェアの実行形式ファイルを生成する処理の流れを示す図である。
以下の処理において、ＣＰＵ３１はコンパイラ及びリンカとして機能する。
FIG. 4 is a diagram showing a flow of processing for generating an execution format file of software to be executed on the design target.
In the following processing, the
まず、コンパイラによってソースファイル４０のコンパイルが行われ、オブジェクトファイル４１が生成される（ステップＳ１１）。次に、リンカは生成されたオブジェクトファイル４１とライブラリ４２中のオブジェクトファイルを結合して、実行可能なファイル、つまり実行形式ファイル４３を作成する（ステップＳ１２）。このとき、リンカはリンカデータ４４として、たとえば、外部シンボル相互参照情報リスト、ローカルシンボル情報リスト、ディスアセンブルデータ、割り込みベクタデータなどを出力する。
First, the compiler compiles the
外部シンボル相互参照情報リストは、リンク後の各モジュールの外部定義シンボルと外部参照シンボルのモジュール間相互参照の情報である。
ローカルシンボル情報リストは、リンク後のモジュールごとのローカルシンボルを含んだ変数や関数などの情報である。
The external symbol cross-reference information list is information on cross-reference between externally defined symbols and external reference symbols of each module after linking.
The local symbol information list is information such as variables and functions including local symbols for each module after linking.
ディスアセンブルデータは、モジュールリンク後の情報をもとに、アセンブラが出力した相対形式のアセンブルリストを絶対形式で表示したものである。アセンブラ言語レベルでのデバッグを行う場合に参照可能であり、機械語の１ステップ単位のアドレスを知ることができる。 The disassembled data is an absolute format display of the relative format assembly list output by the assembler based on the information after module linking. This can be referred to when debugging at the assembler language level, and the address of one step unit of the machine language can be known.
図５は、ディスアセンブルデータの一例を示す図である。
図のように、ディスアセンブルデータは、アドレスと、ディスアセンブルデータにおける行番号と、関数を示すシンボルを含む。
FIG. 5 is a diagram illustrating an example of disassembled data.
As shown, the disassembled data includes an address, a line number in the disassembled data, and a symbol indicating a function.
たとえば、図５のように、割り込みを示す“＿ｖｅｃｔｏｒ７”のアドレスが“０００Ｅ４ＤＦＣ”であることが示され、割り込みからの復帰命令（以下ＲＥＴＩ命令と呼ぶ）がアドレス“０００Ｅ４ＢＤＣ”に配置されていることが示されている。 For example, as shown in FIG. 5, it is indicated that the address of “_vector7” indicating an interrupt is “000E4DFC”, and a return instruction from the interrupt (hereinafter referred to as a RETI instruction) is arranged at the address “000E4BDC”. It is shown.
また、“＿ＩｎｔｅｒｒｕｐｔＦｕｎｃＡ”への呼び出しが存在し、飛び先は“０００Ｅ０ＥＡ２”であることが示されている。また、この呼び出し命令（以下ＣＡＬＬ命令と呼ぶ）は“０００Ｅ４ＢＤ０”に配置され、“０００Ｅ４ＢＥＣ”に復帰命令（以下ＲＥＴ命令と呼ぶ）が配置されていることが示されている。 In addition, there is a call to “_InterruptFuncA”, and the jump destination is “000E0EA2”. This call instruction (hereinafter referred to as CALL instruction) is arranged in “000E4BD0”, and a return instruction (hereinafter referred to as RET instruction) is arranged in “000E4BEC”.
このようなディスアセンブルデータは、アセンブラをソースコードと対応づけながら解析するために用いられるため、デバッグ情報込みで出力されることが多い。また、コード上は間接アドレッシングであっても、ＣＡＬＬ命令では、飛び先のシンボルが明記されていることが多い。図５においても、関数名“ＬＤＩ”で、飛び先が明記されている。 Since such disassembled data is used to analyze the assembler while associating it with the source code, it is often output including debug information. Further, even if indirect addressing is used on the code, the CALL instruction often specifies a jump destination symbol. Also in FIG. 5, the jump destination is specified by the function name “LDI”.
なお、ＧＣＣ（GNU Compiler Collection）を用いることでも、同様のディスアンブルデータを取得することができる。
ＧＣＣのコンパイラは、コンパイルオプションにデバッグ用のフラグ（“−ｇ”や“−ｇｓｔａｂｓ＋”）をつけてコンパイルし、リンカはリンク処理を行って実行形式ファイルを生成する。ＣＰＵ３１は、この実行形式ファイルを入力データとしたｏｂｊｄｕｍｐコマンドを、“−ｄｉｓａｓｓｅｍｂｌｅ”オプションを付加して実行することにより、上記と同様のディスアセンブルデータを得ることができる。
It should be noted that similar disable data can be acquired by using GCC (GNU Compiler Collection).
The GCC compiler compiles the compiler with a debugging flag ("-g" or "-gstabs +"), and the linker performs link processing to generate an executable file. The
図６は、割り込みベクタデータの一例を示す図である。
割り込みベクタデータは、各割り込みベクタごとに、割り込みが発生した場合に処理するプログラムの先頭アドレス（割り込みベクタ値）と、各割り込みベクタに付されたシンボル名を有している。
FIG. 6 is a diagram illustrating an example of interrupt vector data.
The interrupt vector data has, for each interrupt vector, a start address (interrupt vector value) of a program to be processed when an interrupt occurs, and a symbol name assigned to each interrupt vector.
以上のようなリンカデータを、ＣＰＵ３１はｎｍコマンドで取得されるシンボルテーブルをもとに生成するようにしてもよい。
関数レンジデータや、関数間を移動する命令のアドレスは、たとえば、図５に示したようなディスアセンブルデータから検出され、抽出することができる。
The
The function range data and the address of an instruction that moves between functions can be detected and extracted from disassembled data as shown in FIG. 5, for example.
図７は、抽出された関数レンジデータ及び関数間を移動する命令のアドレスの一例の内容を示す図である。図７（Ａ）は関数レンジデータ、図７（Ｂ）〜図７（Ｄ）は関数間を移動する命令のアドレスの一例の内容を示している。 FIG. 7 is a diagram showing the contents of an example of the extracted function range data and the address of an instruction that moves between functions. FIG. 7A shows the contents of an example of function range data, and FIGS. 7B to 7D show the contents of an example of the address of an instruction that moves between functions.
各関数の関数レンジは、関数の開始アドレスと終了アドレスにより表すことができる。
ＣＰＵ３１は、たとえば、ディスアセンブルデータにおいて、関数のシンボルがあるアドレスから開始アドレスを、次の関数のシンボルがあるアドレス―１から終了アドレスを検出する。そして、ＣＰＵ３１は、これらを図７（Ａ）に示すような関数レンジデータとして、たとえば、ＲＡＭ３２に記憶する。
The function range of each function can be expressed by the start address and end address of the function.
For example, in the disassembled data, the
なお、１関数が複数に分割されている場合には、関数レンジデータは、分割された領域ごとの開始アドレス及び終了アドレスのリストになる。
また、リンカデータのうち、前述の外部シンボル相互参照情報リストやローカル情報シンボルリストは、少なくとも関数の先頭アドレス情報を含んでいるので、関数レンジデータを生成する際に用いてもよい。
If one function is divided into a plurality of functions, the function range data is a list of start addresses and end addresses for each divided area.
Of the linker data, the external symbol cross-reference information list and the local information symbol list described above include at least the start address information of the function, and may be used when generating function range data.
関数間を移動する命令のうち、ＣＡＬＬ命令に関しては、図７（Ｂ）に示すように、ＣＡＬＬ命令が出現したアドレスと、飛び先アドレスがディスアセンブルデータから抽出され、ＲＡＭ３２などに記憶される。さらに、関数間を移動する命令のうちＲＥＴ命令に関しては、図７（Ｃ）に示すように、ＲＥＴ命令が出現したアドレスがディスアセンブルデータから抽出され、ＲＡＭ３２などに記憶される。関数間を移動する命令のうち割り込みからのＲＥＴＩ命令 に関しては、図７（Ｄ）に示すように、割り込みからのＲＥＴＩ命令が出現したアドレスがディスアセンブルデータから抽出され、ＲＡＭ３２などに記憶される。
Among the instructions that move between functions, as for the CALL instruction, as shown in FIG. 7B, the address where the CALL instruction appears and the jump address are extracted from the disassembled data and stored in the
なお、図６で示したような割り込みベクタデータも、ディスアセンブルデータから検出して、抽出することができる。
次に、図３で示した関数スタック生成処理の詳細を説明する。
The interrupt vector data as shown in FIG. 6 can also be detected and extracted from the disassembled data.
Next, details of the function stack generation processing shown in FIG. 3 will be described.
（関数スタック生成処理）
以下の説明では、まず、関数レンジデータ、割り込みデータ、命令トレースデータを用いて関数スタックを生成する処理を説明する。
(Function stack generation processing)
In the following description, first, processing for generating a function stack using function range data, interrupt data, and instruction trace data will be described.
図８は、命令トレースデータの一例を示す図である。
命令トレースデータは、設計対象におけるハードウェア論理シミュレーションなどにより取得されるシミュレーション時刻ごとのプログラムカウンタ値を有している。プログラムカウンタ値は、たとえば、図１に示したような設計対象２０のプロセッサ２１が実行する命令を保持するメモリ２２のアドレスを示す。
FIG. 8 is a diagram illustrating an example of instruction trace data.
The instruction trace data has a program counter value for each simulation time acquired by hardware logic simulation or the like in the design target. The program counter value indicates, for example, the address of the
図９は、関数スタック生成処理の流れを示す図である。
まず、ＣＰＵ３１は命令トレースデータを１つフェッチする（ステップＳ２０）。たとえば、ＣＰＵ３１は、図８に示したような命令トレースデータの最初の行、シミュレーション時刻“３ｃ５２６ｂｂ”及びその時刻におけるプログラムカウンタ値“ｅ００００”を取得する。このとき、ＣＰＵ３１は、関数レンジデータを参照して、取得したプログラムカウンタ値、つまりアドレスがどの関数の関数レンジに含まれるか調べる。
FIG. 9 is a diagram showing a flow of function stack generation processing.
First, the
次に、ＣＰＵ３１は、関数レンジデータと、フェッチしたプログラムカウンタ値とを比較し、現在の関数レンジ内であるか否か判定する（ステップＳ２１）。ここで、プログラムカウンタ値が現在の関数レンジ内である場合には、ステップＳ２０の処理に戻る。
Next, the
プログラムカウンタ値が現在の関数レンジ内ではない場合、ＣＰＵ３１は関数間を移動する命令の判定を行う（ステップＳ２２）。ここで、ＣＰＵ３１は、関数間の呼び出し関係を示す関数スタックを表現する関数スタックリスト４５を、たとえば、ＲＡＭ３２上に作成する。
If the program counter value is not within the current function range, the
そして、ＣＰＵ３１はステップＳ２２の処理の判別結果に応じて関数スタックリスト４５を更新する（ステップＳ２３）。そして、ＣＰＵ３１は、関数スタックリスト４５をもとに、関数スタックの更新をＲＡＭ３２などに出力する（ステップＳ２４）。このとき、ＣＰＵ３１は、関数スタックリスト４５の状態を、表示装置３４ａに表示させるようにしてもよい。関数スタックの履歴は、後述する関数トレース情報の表示処理のために、たとえば、ＲＡＭ３２またはＨＤＤ３３などに記憶しておく。
Then, the
さらに、ＣＰＵ３１は、全命令トレースデータのフェッチが終了したか否かを判定する（ステップＳ２５）。全命令トレースデータのフェッチが終了していなければ、ステップＳ２０に戻り、ＣＰＵ３１は命令トレースデータの次の行をフェッチし、以降のステップＳ２１〜Ｓ２５の処理を繰り返す。全命令トレースデータのフェッチが終了していれば、ＣＰＵ３１は、関数スタックの生成処理を終了する。
Further, the
なお、ＣＰＵ３１は、全命令トレースデータのフェッチが終了したか否かを判定する代わりに、たとえば、ユーザにより指定された区間の命令トレースデータのフェッチを終了したか否かを判定するようにしてもよい。
Instead of determining whether or not all the instruction trace data has been fetched, the
以下ステップＳ２２，Ｓ２３の処理を具体的に説明する。
ステップＳ２２の処理において、ＣＰＵ３１は、取得したプログラムカウンタ値が関数スタックのトップ―１の関数の関数レンジ内の場合にはＲＥＴ命令が発行されたと推定する。そして、ＣＰＵ３１は、ステップＳ２３の処理で、関数スタックリスト４５を更新して、関数スタックをポップする。それ以外の場合には、ＣＰＵ３１はＣＡＬＬ命令が発行されたと推定し、検出した関数を関数スタックにプッシュする。
Hereinafter, the processing of steps S22 and S23 will be described in detail.
In the process of step S22, the
たとえば、関数Ａ、関数Ｂの順で呼び出しが発生すると、関数Ａ，Ｂは、関数スタックリスト４５において、関数スタックに関数Ａ、関数Ｂの順で積まれる。この状態の関数スタックを、［Ａ，Ｂ］と表記する。その後、プログラムカウンタ値が関数スタックのトップ―１である関数Ａの関数レンジに移動した場合、ＣＰＵ３１は、関数スタックをポップする。これによって、関数スタックは［Ａ］となる。
For example, when calls are generated in the order of function A and function B, the functions A and B are stacked on the function stack in the order of function A and function B in the
ただし、ＣＰＵ３１は、取得したプログラムカウンタ値が、関数スタックのトップ―１の関数の関数レンジの先頭アドレスである場合、その関数へのＣＡＬＬ命令が発生したと判定し、その関数を関数スタックにプッシュする。
However, if the acquired program counter value is the top address of the function range of the top-1 function in the function stack, the
これにより、同じ関数が、関数Ａ（１回目）→関数Ｂ→関数Ａ（２回目）のように、入れ子の関係で呼び出された場合に、ＲＥＴ命令であると誤判定されることを防止することができる。 This prevents the same function from being erroneously determined to be a RET instruction when called in a nested relationship, such as function A (first time) → function B → function A (second time). be able to.
このようにして、ＣＰＵ３１は、関数レンジデータと命令トレースデータとを比較して、関数間を移動する命令を判別できる。これにより、命令トレースデータと関数レンジデータから、関数間の呼び出し関係を示す関数スタックを生成することができる。
In this way, the
ところで、ある関数へのＲＥＴ命令と同時に割り込みが入り、ＲＥＴ命令が受理され、割り込み先の関数が実行される場合、関数スタックの遷移に矛盾が生じる場合がある。
たとえば、関数Ｂの実行中において、関数ＡへのＲＥＴ命令と同時に関数Ｃへの割り込みが生じた場合、各関数の呼び出し関係は、関数Ａ→関数Ｂ→関数Ｃ（割り込みにより呼ばれる関数）→関数Ａ（復帰）という順になる。このとき、関数スタックは［Ａ］→［Ａ，Ｂ］→［Ａ，Ｂ，Ｃ（ｉｎｔ）］→［Ａ，Ｂ］と遷移する。最後の関数スタックの状態においてトップは［Ｂ］であるので、この関数スタックの遷移では、関数Ａへの復帰が再現されていない。なお、Ｃ（ｉｎｔ）の“ｉｎｔ”は関数Ｃが割り込みによって呼ばれた関数であることを示している。
By the way, when an interrupt occurs at the same time as a RET instruction to a certain function, the RET instruction is accepted, and the interrupt destination function is executed, there may be a contradiction in the transition of the function stack.
For example, when the function B is interrupted simultaneously with the RET instruction to the function A during the execution of the function B, the calling relationship of each function is as follows: function A → function B → function C (function called by interrupt) → function The order is A (return). At this time, the function stack transits from [A] → [A, B] → [A, B, C (int)] → [A, B]. Since the top is [B] in the state of the last function stack, the return to the function A is not reproduced in this transition of the function stack. Note that “int” of C (int) indicates that the function C is a function called by an interrupt.
これに対応するため、ＣＰＵ３１は、たとえば、ステップＳ２０の処理において、図６で示したような割り込みベクタデータを参照することで、割り込み発生に基づく関数間を移動する命令を検出する。そして、ＣＰＵ３１は、割り込みで実行されている関数から復帰するときには、たとえば、１つポップまたは２つポップのうち、矛盾していないほうを選択する。以下、具体的に説明する。
To cope with this, for example, in the process of step S20, the
ＣＰＵ３１は、割り込みベクタデータを参照して、フェッチされたプログラムカウンタ値が、割り込みベクタデータに含まれるアドレスと一致した場合には、割り込みが発生したことを検出するようにする。
The
たとえば、関数Ａ→関数Ｂ→関数Ｃ→（割り込みにより呼ばれる関数）の順で関数の呼び出しがあったとする。この場合、関数Ｃが呼ばれるタイミングで、割り込みベクタ内のアドレスが検出される。このとき、関数スタックの状態は［Ａ］→［Ａ，Ｂ］→［Ａ，Ｂ，Ｃ（ｉｎｔ）］となる。 For example, it is assumed that functions are called in the order of function A → function B → function C → (function called by interrupt). In this case, the address in the interrupt vector is detected at the timing when the function C is called. At this time, the state of the function stack is [A] → [A, B] → [A, B, C (int)].
上記の例で、関数Ｃへの割り込みの後に、プログラムカウンタ値が関数Ａの関数レンジ内（先頭アドレス以外）に戻り、関数Ａへの復帰が行われたとする。このとき、ＣＰＵ３１は関数スタックリスト４５を参照し、［Ａ，Ｂ，Ｃ（ｉｎｔ）］の後に［Ａ，Ｂ］になるように１つポップすると関数スタックのトップが［Ｂ］となり矛盾するので、［Ａ，Ｂ，Ｃ（ｉｎｔ）］の後は［Ａ］となるように２つポップを行う。
In the above example, it is assumed that after interruption to the function C, the program counter value returns to within the function range of the function A (other than the top address), and the function A is restored. At this time, if the
これにより、たとえば、関数ＡへのＲＥＴ命令と同時に割り込みが入り、復帰が受理され、割り込み先に飛んだ場合でも、関数スタックは［Ａ］→［Ａ，Ｂ］→［Ａ，Ｂ，Ｃ（ｉｎｔ）］→［Ａ］となる。したがって、関数スタックの遷移に矛盾が生じることを防止することができる。 Thus, for example, even when an interrupt is input simultaneously with the RET instruction to the function A, the return is accepted, and the function stack is [A] → [A, B] → [A, B, C ( int)] → [A]. Therefore, it is possible to prevent a contradiction from occurring in the function stack transition.
また、割り込みはどこで発生するかわからないため、プログラムカウンタ値が、関数レンジの先頭アドレスを示す場合に呼び出しとする判別の仕方では、関数スタックに矛盾が生じる場合がある。たとえば、関数Ａ→関数Ｂの順で呼び出しが発生し、その関数Ｂの呼び出しと同時に割り込みが発生し、関数Ｃが呼ばれた場合、関数Ｂへ復帰する際には、プログラムカウンタ値は、関数Ｂの関数レンジの先頭アドレスを示す。この場合、上述の判別方式では、復帰とは判別されず、関数Ｂの呼び出しと判別され、関数スタックは［Ａ］→［Ａ，Ｂ］→［Ａ，Ｂ，Ｃ（ｉｎｔ）］→［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ］となる。 In addition, since it is not known where the interrupt occurs, there is a case where the function stack is inconsistent in the method of determining the call when the program counter value indicates the start address of the function range. For example, if a call occurs in the order of function A → function B, an interrupt occurs simultaneously with the call to function B, and function C is called, when returning to function B, the program counter value is Indicates the start address of the B function range. In this case, in the above discrimination method, it is not discriminated as a return, but is discriminated as a call to the function B, and the function stack is [A] → [A, B] → [A, B, C (int)] → [A , B, C (int), B].
そのため、ＣＰＵ３１は以下のような検証を行う。
プログラムカウンタ値が、割り込みで呼ばれた関数の関数レンジから、次の関数の関数レンジの先頭アドレスに移動した場合、まず、ＣＰＵ３１は、仮の関数スタックを、たとえば、２つ作成する。たとえば、１つは、関数スタックを１つポップまたは２つポップした場合のうち矛盾のないものであり、もう１つは次の関数をプッシュした関数スタックである。
Therefore, the
When the program counter value moves from the function range of the function called by the interrupt to the start address of the function range of the next function, the
上記の例の場合、［Ａ，Ｂ，Ｃ（ｉｎｔ）］後に、１つポップした関数スタック［Ａ，Ｂ］と、関数Ｂをプッシュした関数スタック［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ］が、仮の関数スタックとなる。 In the case of the above example, after [A, B, C (int)], the function stack [A, B] popped by one, and the function stack [A, B, C (int), B] pushed function B Is a temporary function stack.
その後、ＣＰＵ３１は仮の関数スタックを用いて、ステップＳ２０〜Ｓ２５の処理を繰り返す。たとえば、関数Ｂの復帰後、関数Ｄ→関数Ｅ→関数Ｄ（復帰）→関数Ｂ（復帰）→関数Ａ（復帰）のように、関数の呼び出しが行われた場合、仮の関数スタックの１つである［Ａ，Ｂ］を起点とした関数スタックの遷移は以下のようになる。
［Ａ，Ｂ］→［Ａ，Ｂ，Ｄ］→［Ａ，Ｂ，Ｄ，Ｅ］→［Ａ，Ｂ，Ｄ］→［Ａ，Ｂ］→［Ａ］
この場合、矛盾は生じていない。一方、［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ］を起点とした関数スタックの遷移は以下のようになる。
［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ］→［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ，Ｄ］→［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ，Ｄ，Ｅ］→［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ，Ｄ］→［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ］
この場合、関数Ｂへの復帰までは矛盾がないが、次の関数Ａへの復帰の際、戻れる関数は関数Ｃとなり、矛盾が生じる。
Thereafter, the
[A, B] → [A, B, D] → [A, B, D, E] → [A, B, D] → [A, B] → [A]
In this case, no contradiction has occurred. On the other hand, the transition of the function stack starting from [A, B, C (int), B] is as follows.
[A, B, C (int), B] → [A, B, C (int), B, D] → [A, B, C (int), B, D, E] → [A, B, C (int), B, D] → [A, B, C (int), B]
In this case, there is no contradiction until the return to the function B, but when returning to the next function A, the function that can be returned becomes the function C, resulting in a contradiction.
したがって、関数スタック［Ａ，Ｂ，Ｃ（ｉｎｔ）］の後は、［Ａ，Ｂ］が正しい関数スタックであることがわかる。ＣＰＵ３１は、このような矛盾を検出した場合、たとえば、矛盾していた［Ａ，Ｂ，Ｃ（ｉｎｔ），Ｂ］を起点とした関数トレース情報を破棄する。
Therefore, after the function stack [A, B, C (int)], it can be seen that [A, B] is a correct function stack. When detecting such a contradiction, for example, the
このように、本実施の形態の関数スタック生成処理では、矛盾しない関数スタックの遷移を見つける検証機能を実現しているので、ＣＡＬＬ命令やＲＥＴ命令など関数間を移動する命令を用いなくとも、精度よく関数トレース情報を生成することができる。 As described above, in the function stack generation processing according to the present embodiment, a verification function for finding a consistent function stack transition is realized. Therefore, even if an instruction for moving between functions such as a CALL instruction or a RET instruction is not used, the accuracy can be improved. The function trace information can be generated well.
次に、関数スタック生成処理の他の例を説明する。ここでは、関数レンジデータ、割り込みデータ、命令トレースデータの他、図７（Ｂ）〜（Ｄ）に示したような、ディスアセンブルデータから抽出された関数間を移動する命令を用いて関数スタックを生成する処理を説明する。 Next, another example of the function stack generation process will be described. Here, in addition to the function range data, interrupt data, and instruction trace data, the function stack is set using instructions that move between functions extracted from the disassembled data as shown in FIGS. The process to generate will be described.
図１０は、関数スタック生成処理の他の例を示す図である。
まず、ＣＰＵ３１は、図９の処理と同様に、命令トレースデータを１つフェッチする（ステップＳ３０）。
FIG. 10 is a diagram illustrating another example of the function stack generation process.
First, the
次に、ＣＰＵ３１は、図９の処理で用いたような関数スタックリストに関数スタックがあるか否かを判定する（ステップＳ３１）。ここで、関数リストに関数スタックがある場合には、ステップＳ３２の処理が実行され、関数スタックがない場合には、ステップＳ３２の処理がスキップされ、ステップＳ３３の処理が実行される。
Next, the
ステップＳ３２の処理ではコミット処理が実行される。ここでは、ＣＰＵ３１は、各種フラグの状態に応じて、関数の呼び出しの種別の判定を行い、判定結果に応じて関数スタックのポップやプッシュを行う。また、ＣＰＵ３１は、関数スタックの更新に応じて関数トレース情報も更新する。
In the process of step S32, a commit process is executed. Here, the
関数スタックがないと判定された場合、またはコミット処理の後、ＣＰＵ３３は、フェッチした命令トレースデータのプログラムカウンタ値が、割り込みベクタに含まれるアドレスか否か判定する（ステップＳ３３）。ここで、プログラムカウンタ値が割り込みベクタに含まれるアドレスと判定された場合、ステップＳ３４の処理が実行され、割り込みベクタに含まれるアドレスではない場合には、ステップＳ３４の処理がスキップされ、ステップＳ３５の処理が実行される。
If it is determined that there is no function stack, or after commit processing, the
ステップＳ３４の処理では割り込みベクタ処理が行われる。ここでは、ＣＰＵ３１は、取得したシミュレーション時刻で実行されている関数の関数レンジを見つけ、この関数が１つ入った関数スタックを作成し、関数スタックリストに追加し、ステップＳ３５の処理に進む。
In the process of step S34, interrupt vector processing is performed. Here, the
ステップＳ３５の処理では、ＣＰＵ３１は、図７（Ｂ）〜（Ｄ）で示したようなデータを参照し、プログラムカウンタ値が関数間を移動する命令のアドレスを示すものであるか否かを判定する（ステップＳ３５）。なお、この例では、割り込みの有無については、ステップＳ３３の処理で判定済みなので、ＣＰＵ３１は、割り込み以外の関数間を移動する命令の有無についての判定を行う。ここで、プログラムカウンタ値が関数間を移動する命令のアドレスを示すものである場合には、ステップＳ３６の処理が実行され、そうではない場合にはステップＳ３６の処理がスキップされ、ステップＳ３７の処理が実行される。
In the process of step S35, the
ステップＳ３６の処理では、ＣＰＵ３１は、検出された関数間を移動する命令の種別に応じて、フラグを“ｔｒｕｅ”に変更し、ステップＳ３７の処理に進む。
ステップＳ３７の処理では、ＣＰＵ３１は、全命令トレースデータのフェッチが終了したか否かを判定する。全命令トレースデータのフェッチが終了していなければ、ステップＳ３０に戻り、ＣＰＵ３１は命令トレースデータの次の行をフェッチし、以降のステップＳ３１〜Ｓ３７の処理を繰り返す。全命令トレースデータのフェッチが終了していれば、ＣＰＵ３１は、関数トレース情報の生成処理を終了する。
In the process of step S36, the
In the process of step S37, the
なお、ＣＰＵ３１は、全命令トレースデータのフェッチが終了したか否かを判定する代わりに、たとえば、ユーザにより指定された区間の命令トレースデータのフェッチを終了したか否かを判定するようにしてもよい。
Instead of determining whether or not all the instruction trace data has been fetched, the
以下具体例を用いて、上記の関数スタックの生成処理を説明する。
ステップＳ３０の処理でフェッチされた命令トレースデータの最初の一行目において、プログラムカウンタ値で示されるアドレスが、図８に示すように“ｅ００００”番地であったとする。ステップＳ３１では、まだ関数スタックが存在しないので、関数スタックはないと判定され、ステップＳ３２のコミット処理がスキップされ、ステップＳ３３の処理が行われる。
The function stack generation processing will be described below using a specific example.
Assume that the address indicated by the program counter value is the address “e0000” as shown in FIG. 8 in the first line of the instruction trace data fetched in the process of step S30. In step S31, since there is no function stack yet, it is determined that there is no function stack, the commit process in step S32 is skipped, and the process in step S33 is performed.
ステップＳ３３の処理において、アドレス“ｅ００００”は、図６に示す“＿ｓｔａｒｔ”の割り込みベクタ値と一致するので、ステップＳ３４の割り込みベクタ処理が実行される。なお、“＿ｓｔａｒｔ”は、スタートアップルーチンを行うための割り込みを示している。 In the process of step S33, the address “e0000” matches the interrupt vector value of “_start” shown in FIG. 6, so the interrupt vector process of step S34 is executed. “_Start” indicates an interrupt for performing a startup routine.
図１１は、関数スタックリストに関数スタックを追加した一例を示す図である。
図１１では、割り込みベクタ処理において、関数スタックリスト５０に追加された関数スタック５１と、割り込みベクタを示す“＿ｓｔａｒｔ”の関数レンジ５１ａが示されている。以下では、関数スタック５１に積まれる関数を、図１１のようにその関数の関数レンジ５１ａで表すが、たとえば、関数のＩＤ番号であってもよい。
FIG. 11 is a diagram illustrating an example in which a function stack is added to the function stack list.
FIG. 11 illustrates a
関数スタックリスト５０には、ＲＥＴＩ命令の有無を示すフラグ“ｉｓ＿ｒｅｔｉ”が記憶されている。また、関数スタック５１には、ＣＡＬＬ命令の発生の有無を記憶するフラグ“ｉｓ＿ｃａｌｌ”、ＲＥＴ命令の発生の有無を記憶するフラグ“ｉｓ＿ｒｅｔ”、現在の関数レンジ、行き先の関数レンジが記憶されている。
The
なお、“ｂｏｏｌ”は、“ｉｓ＿ｒｅｔｉ”などが、ｔｒｕｅまたはｆａｌｓｅを格納する整数型の変数であることを宣言している。図１１で示す例では何れのフラグも“ｆａｌｓｅ”となっている。 Note that “bool” declares that “is_reti” or the like is an integer type variable that stores true or false. In the example shown in FIG. 11, all the flags are “false”.
次に、ステップＳ３５の判定処理が行われるが、前述のように割り込みベクタが検出された場合には、関数間を移動する命令が発生したとは判定されず、ステップＳ３６の処理がスキップされ、ステップＳ３７の判定処理が行われる。ステップＳ３７の判定処理時には、まだ全命令トレースデータのフェッチが終了していないので、ステップＳ３０の処理が再び行われる。 Next, the determination process of step S35 is performed. However, if an interrupt vector is detected as described above, it is not determined that an instruction to move between functions has occurred, and the process of step S36 is skipped. The determination process in step S37 is performed. At the time of the determination process in step S37, since fetching of all instruction trace data has not been completed yet, the process in step S30 is performed again.
ステップＳ３０の処理で命令トレースデータの次の行がフェッチされた後、ステップＳ３１の処理では、図１１で示したような関数スタック５１が作成されている場合には、関数スタックがあると判定される。これにより、コミット処理が行われるが、図１１に示されているように、各フラグは全て“ｆａｌｓｅ”になっている。そのため、ＣＰＵ３１は、たとえば、フェッチしたプログラムカウンタ値が関数間を移動する命令の位置を示すものであっても、関数スタックの更新を行わない。
After the next line of the instruction trace data is fetched in the process of step S30, in the process of step S31, if the
たとえば、ステップＳ３０の処理で、フェッチしたプログラムカウンタ値が関数間を移動する命令の位置を示すものであった場合、ステップＳ３３の判定処理では“ＮＯ”と判定され、ステップＳ３５の判定処理では、“ＹＥＳ”と判定される。そして、ステップＳ３６の処理で、関数間を移動する命令の種別に応じたフラグが“ｔｒｕｅ”に変更される。 For example, when the fetched program counter value indicates the position of the instruction to move between functions in the process of step S30, it is determined as “NO” in the determination process of step S33, and in the determination process of step S35, “YES” is determined. In step S36, the flag corresponding to the type of instruction to move between functions is changed to “true”.
図１２は、ＣＡＬＬ命令の検出後の関数スタックリストの一例の状態を示す図である。
ステップＳ３５の判定処理にてＣＡＬＬ命令が検出されると、ＣＰＵ３１は、ＣＡＬＬ命令の飛び先アドレス（図７（Ｂ）参照）で示される関数を、関数レンジデータ（図７（Ａ）参照）から検出し、行き先関数レンジとして関数スタック５１に登録する。図１２では、ＣＡＬＬ命令の発生を示すフラグ“ｉｓ＿ｃａｌｌ”が“ｔｒｕｅ”と変更され、行き先関数レンジとして関数“ＦｕｎｃＡ”が登録された場合について示されている。
FIG. 12 is a diagram illustrating an example of a function stack list after a CALL instruction is detected.
When the CALL instruction is detected in the determination process in step S35, the
その後、ステップＳ３７の判定処理を介してステップＳ３０の処理に戻り、ステップＳ３１の判定処理を介してコミット処理が実行される。
ここでのコミット処理では、関数スタック５１のフラグ“ｉｓ＿ｃａｌｌ”が“ｔｒｕｅ”であるので、ＣＰＵ３１は、関数レンジデータを参照して、フェッチしたプログラムカウンタ値が、“ＦｕｎｃＡ”の関数レンジに含まれているか否か判定する。
Thereafter, the process returns to the process of step S30 via the determination process of step S37, and the commit process is executed via the determination process of step S31.
In this commit process, since the flag “is_call” of the
図１３は、ＣＡＬＬ命令実行後の関数スタックリストの一例の状態を示す図である。
フェッチしたプログラムカウンタ値が、“ＦｕｎｃＡ”の関数レンジに含まれている場合、ＣＰＵ３１は、ＣＡＬＬ命令が実際に実行され、関数間の移動が発生したと判定する。そして、ＣＰＵ３１は、現在の関数レンジとして“ＦｕｎｃＡ”を登録し、“ＦｕｎｃＡ”の関数レンジ５１ｂを関数スタック５１に積む。また、ＣＰＵ３１は、フラグ“ｉｓ＿ｃａｌｌ”を“ｆａｌｓｅ”に戻す。
FIG. 13 is a diagram illustrating an example of a function stack list after the CALL instruction is executed.
When the fetched program counter value is included in the function range of “FuncA”, the
次に、ＲＥＴ命令検出時の、関数スタックの操作について説明する。
図１４は、ＲＥＴ命令の検出後の関数スタックリストの一例の状態を示す図である。
ステップＳ３５の判定処理にてＲＥＴ命令が検出されると、ステップＳ３６の処理では、ＲＥＴ命令の発生を示すフラグ“ｉｓ＿ｒｅｔ”が“ｔｒｕｅ”と変更される。
Next, the operation of the function stack when the RET instruction is detected will be described.
FIG. 14 is a diagram illustrating an exemplary state of the function stack list after detection of the RET instruction.
When the RET instruction is detected in the determination process of step S35, the flag “is_ret” indicating the occurrence of the RET instruction is changed to “true” in the process of step S36.
その後、ステップＳ３７の判定処理を介してステップＳ３０の処理に戻り、ステップＳ３１の判定処理を介してコミット処理が実行される。
ＣＰＵ３１は、関数スタック５１のフラグ“ｉｓ＿ｒｅｔ”が“ｔｒｕｅ”であるので、関数レンジデータを参照して、フェッチしたプログラムカウンタ値が、関数スタック５１に積まれているトップ―１の関数レンジに含まれているか否かを判定する。図１４の例では、トップ―１の関数レンジは、“ＦｕｎｃＡ”の関数レンジ５１ｂであるので、ＣＰＵ３１は、この関数レンジ５１ｂ内に、フェッチしたプログラムカウンタ値が含まれるか否か判定する。
Thereafter, the process returns to the process of step S30 via the determination process of step S37, and the commit process is executed via the determination process of step S31.
Since the flag “is_ret” of the
図１５は、ＲＥＴ命令実行後の関数スタックリストの一例の状態を示す図である。
フェッチしたプログラムカウンタ値が、“ＦｕｎｃＡ”の関数レンジに含まれている場合、ＣＰＵ３１は、ＲＥＴ命令が実際に実行され、関数間の移動が発生したと判定する。そして、ＣＰＵ３１は、関数スタック５１をポップし、現在の関数レンジとして“ＦｕｎｃＡ”を登録する。また、ＣＰＵ３１は、フラグ“ｉｓ＿ｒｅｔ”を“ｆａｌｓｅ”に戻す。
FIG. 15 is a diagram illustrating an example of a function stack list after execution of the RET instruction.
When the fetched program counter value is included in the function range of “FuncA”, the
次に、割り込み検出時の、関数スタックの操作について説明する。
ＣＰＵ３１は、ステップＳ３３の処理で割り込みを検出すると、ステップＳ３４の割り込みベクタ処理で、先の“＿ｓｔａｒｔ”の検出時と同様に、新たな関数スタックを形成する。たとえば、図１４で示したような関数スタックリスト５０の状態（ただし、フラグ“ｉｓ＿ｒｅｔ”は“ｆａｌｓｅ”）のとき割り込みが検出されると、関数スタックリスト５０は以下のようになる。
Next, the operation of the function stack when an interrupt is detected will be described.
When the
図１６は、割り込みベクタ処理後の関数スタックリストの一例の状態を示す図である。
関数スタックリスト５０に、新たな関数スタック５２が作成されている例を示している。ここでは、“＿ｖｅｃｔｏｒ＿７”という割り込みベクタが検出された場合の関数スタック５２の例を示している。現在の関数レンジとして、“＿ｖｅｃｔｏｒ＿７”が登録され、“＿ｖｅｃｔｏｒ＿７”の関数レンジ５２ａが関数スタック５２に積まれている。
FIG. 16 is a diagram illustrating an example of a function stack list after interrupt vector processing.
An example in which a
次に、割り込みからの復帰時の関数スタックの操作について説明する。
図１７は、ＲＥＴＩ命令の検出時の関数スタックリストの一例の状態を示す図である。
たとえば、ＣＰＵ３１は、図１６のような関数スタックリスト５０の状態で、ステップＳ３５の処理でＲＥＴＩ命令を検出すると、ステップＳ３６の処理で、図１７に示すように、関数スタックリスト５０のフラグ“ｉｓ＿ｒｅｔｉ”を“ｔｒｕｅ”に変更する。
Next, the operation of the function stack when returning from an interrupt will be described.
FIG. 17 is a diagram illustrating an example of a function stack list when a RETI instruction is detected.
For example, when the
その後、ステップＳ３７の判定処理を介してステップＳ３０の処理に戻り、ステップＳ３１の判定処理を介してコミット処理が実行される。
ここでのコミット処理では、関数スタックリスト５０のフラグ“ｉｓ＿ｒｅｔｉ”が“ｔｒｕｅ”であるので、ＣＰＵ３１は、トップ―１の関数スタックのトップの関数レンジに、フェッチしたプログラムカウンタ値が含まれているか否か判定する。図１６に示した関数スタックリスト５０の場合、トップ―１の関数スタックは関数スタック５１であり、関数スタック５１のトップの関数レンジは、“ＦｕｎｃＢ”の関数レンジ５１ｃである。
Thereafter, the process returns to the process of step S30 via the determination process of step S37, and the commit process is executed via the determination process of step S31.
In this commit process, since the flag “is_reti” in the
図１８は、ＲＥＴＩ命令実行後の関数スタックリストの一例の状態を示す図である。
トップ―１の関数スタックのトップの関数レンジに、フェッチしたプログラムカウンタ値が含まれていると判定された場合には、ＣＰＵ３１は、実際にＲＥＴＩ命令が実行され、“ＦｕｎｃＢ”に復帰したと判定する。これにより、ＣＰＵ３１は、たとえば、図１７に示したような関数スタックリスト５０から、関数スタック５２を取り除き、図１８で示すような状態に変更する。
FIG. 18 is a diagram illustrating an example of a function stack list after execution of the RETI instruction.
When it is determined that the fetched program counter value is included in the top function range of the top-1 function stack, the
なお、フラグ“ｉｓ＿ｒｅｔｉ”が“ｔｒｕｅ”であり、フェッチしたプログラムカウンタ値が、関数スタックのトップの関数レンジに含まれていない場合に、トップ―１の関数レンジへ戻る動作を検出できないまま、割り込み先に移動した可能性がある。ＣＰＵ３１は、これを考慮して、フェッチしたプログラムカウンタ値が、関数スタックのトップの関数レンジに含まれていない場合に、関数スタックのトップ―１の関数レンジに含まれているか否かを判定する。もし、フェッチしたプログラムカウンタ値がトップ―１の関数レンジに含まれている場合には、その関数に復帰させる。たとえば、ＣＰＵ３１は、図１８で示した関数スタック５１をポップして、関数レンジ５１ｂの“ＦｕｎｃＡ”に復帰させる。
Note that if the flag “is_reti” is “true” and the fetched program counter value is not included in the top function range of the function stack, an operation to return to the top-1 function range cannot be detected and an interrupt is detected. It may have moved first. In consideration of this, when the fetched program counter value is not included in the top function range of the function stack, the
以上のような処理により、矛盾しない関数スタックの履歴を見つける検証機能を有さなくとも、より正確な関数スタックの積み下ろしが再現される。ＣＰＵ３１は、以上のような関数スタックリスト５０における関数スタックの履歴を、関数トレース情報として出力し、たとえば、ＲＡＭ３２に記憶する。
Through the processing described above, more accurate function stack loading / unloading is reproduced without having a verification function for finding a consistent function stack history. The
また、上記の関数スタック生成処理では、ＣＰＵ３１は、プログラムカウンタ値が、関数間を移動する命令のアドレスに一致した場合、命令トレースデータのフェッチを進め、関数レンジデータをもとに、実際にその命令が実行されたか否かを判定する。そして、ＣＰＵ３１は、実際にその命令が実行されたと判定した場合に、関数スタックの更新を行っている。
Further, in the above function stack generation processing, when the program counter value matches the address of an instruction that moves between functions, the
つまり、上記の関数スタック生成処理では、関数間を移動する命令の有効性を検証して、無効な命令を無視することができる。
これによって、より正確な関数スタック及び関数トレース情報が生成可能となる。
In other words, in the function stack generation process described above, the validity of an instruction that moves between functions can be verified, and invalid instructions can be ignored.
As a result, more accurate function stack and function trace information can be generated.
以下、関数間を移動する命令の有効性を検証することによる効果を具体的に説明する。
図１９は、設計対象において実行されるプログラムに含まれるコードと、それを実行して得られた命令トレースデータの一例を示す図である。
Hereinafter, the effect of verifying the effectiveness of the instruction for moving between functions will be described in detail.
FIG. 19 is a diagram illustrating an example of code included in a program executed on a design target and instruction trace data obtained by executing the code.
図１９（Ａ）に示すように、このコードには、“０ｘＦ００００”のようなアドレスと、“ＲＥＴ”などの命令が記述されている。なお、このコードを含む関数のレンジは、開始アドレス“０ｘＦ００００”、終了アドレス“０ｘＦ００１０”であるとする。 As shown in FIG. 19A, this code describes an address such as “0xF0000” and an instruction such as “RET”. It is assumed that the range of the function including this code is the start address “0xF0000” and the end address “0xF0010”.
このとき、図１９（Ａ）に示したようなコードを実行することによって、たとえば、図１９（Ｂ）に示すような命令トレースデータが得られる。図１９（Ｂ）ではシミュレーション時刻については図示を省略しており、プログラムカウンタ値（アドレス）の遷移を示している。 At this time, by executing the code as shown in FIG. 19A, for example, instruction trace data as shown in FIG. 19B is obtained. In FIG. 19B, the simulation time is not shown, and shows the transition of the program counter value (address).
図１９（Ｂ）で示される命令トレースデータにおいて、（１）では、ＲＥＴ命令が配置されているアドレス“０ｘＦ０００６”が読まれたことが示されているが、その次のアドレスは、“０ｘＦ００００”となっている。これは、直前のアドレス“０ｘＦ０００４”における条件分岐（“もし０フラグが立っていたら０ｘＦ００００にジャンプ”）が実行されたことを示している。したがって、ここではＲＥＴ命令は実行されていない。したがってこのようなＲＥＴ命令は無視すべきである。 In the instruction trace data shown in FIG. 19B, (1) indicates that the address “0xF0006” where the RET instruction is arranged is read, but the next address is “0xF0000”. It has become. This indicates that a conditional branch (“jump to 0xF0000 if the 0 flag is set”) at the previous address “0xF0004” has been executed. Therefore, the RET instruction is not executed here. Therefore, such a RET instruction should be ignored.
本実施の形態の手法では、ＣＰＵ３１は、関数間を移動する命令の検出後、命令トレースデータのフェッチを進め、関数レンジデータをもとに、実際にその命令が実行されたか否かを判定しているので、このようなＲＥＴ命令を無視することができる。図１９（Ｂ）の例では、ＣＰＵ３１は、アドレス“０ｘ０００６”でＲＥＴ命令を検出後、アドレス “０ｘ０００４”までフェッチを進めた後、前述した関数のレンジから出ていないことを判定しため、ＲＥＴ命令を無視している。
In the method according to the present embodiment, after detecting an instruction that moves between functions, the
一方、図１９（Ｂ）で示される命令トレースデータにおいて、（２）でも、ＲＥＴ命令が配置されているアドレス“０ｘＦ０００６”が読まれたことが示されており、次のアドレスは、“０ｘＥ００５０”となっている。つまり、前述した関数レンジ外のアドレスとなっている。このアドレスが関数スタックのトップ―１の関数の関数レンジ内であれば、（２）のＲＥＴ命令は行使されて、その命令にあった動作が行われていることがわかる。本実施の形態の手法では、ＣＰＵ３１は、関数間を移動する命令の検出後、命令トレースデータのフェッチを進め、関数レンジデータをもとに、実際にその命令が実行されたか否かを判定しているので、このようなＲＥＴ命令を有効と判定することができる。
On the other hand, in the instruction trace data shown in FIG. 19B, (2) also indicates that the address “0xF0006” where the RET instruction is arranged is read, and the next address is “0xE0050”. It has become. That is, the address is outside the function range described above. If this address is within the function range of the top-1 function in the function stack, it can be seen that the RET instruction in (2) has been exercised and that the operation corresponding to that instruction has been performed. In the method according to the present embodiment, after detecting an instruction that moves between functions, the
これによって、命令の実行有無を設計対象のプロセッサの内部に立ち入らずに判定でき、命令トレースデータに含まれる無効な命令アドレスを検出することができる。また、命令トレースデータの取得時の処理が簡単になり、取得時のエラーに対する耐性を上げることができるという効果も期待できる。 Thus, it is possible to determine whether or not the instruction is executed without entering the design target processor, and it is possible to detect an invalid instruction address included in the instruction trace data. In addition, the processing at the time of acquiring the instruction trace data is simplified, and the effect that the tolerance to the error at the time of acquisition can be increased can be expected.
また、呼び出し先の関数レンジが見つけられない場合には、ＣＰＵ３１が関数間を移動する命令を無視することによって、標準関数など、ディスアセンブルできないコードにも対応できる。
Further, when the function range of the call destination cannot be found, the
なお、上記の説明では、関数間を移動する命令の位置が、アドレス（即値）で指定される場合について説明したが、ポインタで指定される場合についても同様に適用可能である。その場合、たとえば、ポインタを格納したレジスタ番号が指定された場合に、関数間を移動する命令が指定されたと判定されるようにすればよい。 In the above description, the case where the position of an instruction that moves between functions is specified by an address (immediate value) has been described. However, the present invention can be similarly applied to a case where the position is specified by a pointer. In this case, for example, when a register number storing a pointer is designated, it may be determined that an instruction for moving between functions is designated.
図９、図１０で示したような関数スタック生成処理によって、たとえば、以下のような関数トレース情報が生成される。
図２０は、関数トレース情報の一例を示す図である。
By the function stack generation process as shown in FIGS. 9 and 10, for example, the following function trace information is generated.
FIG. 20 is a diagram illustrating an example of function trace information.
図のように関数トレース情報には、たとえば、シミュレーション時刻と、アドレス値（図１０の処理では、コミット処理が行われた時点でのプログラムカウンタ値）、そのアドレス値が示す命令が含まれる。また、関数トレース情報には、現在実行中の関数位置、関数スタックリスト、現在実行中の関数のＩＤ番号とその関数名に関する情報が含まれる。 As shown in the figure, the function trace information includes, for example, a simulation time, an address value (in the process of FIG. 10, a program counter value at the time when the commit process is performed), and an instruction indicated by the address value. The function trace information includes information on the function position currently being executed, the function stack list, the ID number of the function currently being executed, and the function name.
現在実行中の関数位置において、１つ目の引数（左側の数字）は、現在実行中の関数が含まれる関数スタックリストの関数スタックのインデックス番号を示している。また、２つ目の引数（右側の数字）は、関数スタック中での当該関数のインデックス番号である。関数スタックリストでは、関数のＩＤ番号を用いて関数スタックの状態が示されている。 At the position of the function currently being executed, the first argument (the number on the left side) indicates the function stack index number of the function stack list that includes the function currently being executed. The second argument (the number on the right) is the index number of the function in the function stack. In the function stack list, the function stack state is indicated by using the function ID number.
次に、図３で示した関数トレース情報表示処理の詳細を説明する。
（関数トレース情報表示処理）
ＣＰＵ３１は、グラフィック処理装置３４を制御して、ＲＡＭ３２またはＨＤＤ３３などに記憶された関数スタックの履歴を、たとえば、図２０で示したような関数トレース情報として表示装置３４ａに表示する。
Next, details of the function trace information display process shown in FIG. 3 will be described.
(Function trace information display processing)
The
ユーザは、このような関数トレース情報を見ると、現在実行中の関数だけではなく、この関数を呼んでいる関数も認識できるため、関数間の呼び出し関係を含む関数の実行状況が容易に理解できる。 By looking at such function trace information, the user can recognize not only the currently executing function but also the function that is calling this function, so that the execution status of the function including the call relationship between functions can be easily understood. .
これにより、たとえば、剰余算関数のような小さな関数が、ユークリッド互除法関数により呼び出されているのか、線形合同法関数により呼び出されているのかなどが容易に判断でき、関数がどのような機能を実現するために実行されているのか認識できる。 This makes it easy to determine whether a small function such as the remainder function is called by the Euclidean algorithm function or the linear congruence function, and what functions the function does. You can see if it is being executed to achieve.
そのため、実際にプログラムを開発した実設計者でなくても、設計対象の動作の把握が容易になり、ソフトウェアとハードウェアの協調検証が容易になる。
また、実設計者であっても、剰余算のコール回数が多いことがわかっているが、どの処理がきっかけで起きているのか調べたいというような場合、上記の関数トレース情報を参照することで直感的、かつ定量的に把握することができるようになる。
Therefore, even if it is not the actual designer who actually developed the program, it becomes easy to grasp the operation of the design object, and the collaborative verification of software and hardware becomes easy.
In addition, even the actual designer knows that the number of remainder calls is high, but if you want to find out what process is causing it, refer to the function trace information above. It becomes possible to grasp intuitively and quantitatively.
また、シミュレーション時刻が含まれる命令トレースデータを、設計対象に対するハードウェア論理シミュレーションを用いて取得したことで、ハードウェアの時間精度で、ソフトウェアとハードウェアの協調検証ができる。 In addition, by acquiring the instruction trace data including the simulation time by using the hardware logic simulation for the design object, the software and hardware can be collaboratively verified with the time accuracy of the hardware.
なお、ＣＰＵ３１は、グラフィック処理装置３４により関数トレース情報を以下のような波形データに変換させ、表示装置３４ａに表示させるようにしてもよい。
図２１は、関数トレース情報の他の表示例を示す図である。
The
FIG. 21 is a diagram illustrating another display example of the function trace information.
横軸は、シミュレーション時間を示している。図２１では、関数のＩＤと関数名で示された各関数の実行状況が波形データにて示されている。もちろん、関数のＩＤのみ示すようにしてもよいし、関数名のみ示すようにしてもよい。また、たとえば、“＿０００＿ｓｔａｒｔ”のように、ＩＤと関数名の両方の情報を１つの名前で表現するようにしてもよい。 The horizontal axis shows the simulation time. In FIG. 21, the execution status of each function indicated by the function ID and the function name is indicated by waveform data. Of course, only the function ID may be indicated, or only the function name may be indicated. Further, for example, information of both ID and function name may be expressed by one name, such as “_000_start”.
ＣＰＵ３１は、図２０で示した関数スタックリスト中の関数スタックに含まれている関数に、その関数スタックのインデックス番号＋１の番号を割り当て、グラフィック処理装置３４により、その番号に応じた表示の仕方で表示処理させている。
The
たとえば、ＣＰＵ３１は、図２１に示すように、インデックス番号０の関数スタックに含まれる関数“＿ｓｔａｒｔ”、“＿ｍａｉｎ”、“＿ＥｎｃＭａｉｎ”などには、番号１を割り当て、斜線柄で表示させる。また、ＣＰＵ３１は、インデックス番号１の関数スタックに含まれる関数“＿ｖｅｃｔｏｒ ６”、“＿Ｉｎｔｅｒｒｕｐｔ”などには、番号２を割り当て、縦縞柄で表示させる。また、ＣＰＵ３１は、割り込まれて実行待ちの関数については、たとえば、チェック柄で表示させる。
For example, as shown in FIG. 21, the
以上のような表示処理により、ユーザは、関数の実行状況や、関数間の包含関係などを視覚的及び直観的に容易に把握することができる。たとえば、図２１に示すように、ＩＤ番号“＿１１２”の関数が、関数“＿ｓｔａｒｔ”、“＿ｍａｉｎ”、“＿ＥｎｃＭａｉｎ”に包含されている様子がすぐにわかる。 Through the display processing as described above, the user can easily grasp the execution status of functions and the inclusion relationship between functions visually and intuitively. For example, as shown in FIG. 21, it can be readily seen that the function having the ID number “_112” is included in the functions “_start”, “_main”, and “_EncMain”.
また、ユーザは、割り込みによる遅延の様子なども、図２１に示したような関数トレース情報を参照することで、視覚的及び直観的に把握することができる。
また、第１の実施の形態は、第２の実施の形態において、ｃａｌｌの出現とこのコミットを関数レンジの変化とその時のアドレスが関数の先頭番地であることで代用し、ｒｅｔ、ｒｅｔｉの出現とこのコミットを関数レンジの変化とその時のアドレスが関数の先頭番地以外であることで代用した方式ということもできる。
Further, the user can visually and intuitively grasp the state of delay due to interruption by referring to the function trace information as shown in FIG.
In the first embodiment, in the second embodiment, the appearance of call and this commit are substituted by the change of the function range and the address at that time being the start address of the function, and the appearance of ret and reti. It can also be said that this commit is substituted by changing the function range and that the address at that time is other than the start address of the function.
〔第３の実施の形態〕
第３の実施の形態のシミュレーション装置では、第２の実施の形態で説明した関数スタックの生成処理を、ＩＳＳを用いて行うものである。
[Third Embodiment]
In the simulation apparatus according to the third embodiment, the function stack generation processing described in the second embodiment is performed using ISS.
図２２は、第３の実施の形態に係るシミュレーション装置の構成を示す図である。
このシミュレーション装置６０は、ＩＳＳ６１、疑似命令メモリ６２、疑似データメモリ６３、時間書き換え処理部６４、記憶部Ｄ１０，Ｄ１１，Ｄ１２を有している。
FIG. 22 is a diagram illustrating a configuration of a simulation apparatus according to the third embodiment.
The
ＩＳＳ６１は、設計対象２０のプロセッサ２１の動きを模擬するものである。さらに、本実施の形態のＩＳＳ６１は、第２の実施の形態で説明したような関数スタックの生成処理を行う。
The
疑似命令メモリ６２は、プロセッサ２１が実行する命令を格納する命令メモリを模擬するものである。たとえば、リンカデータから検出された関数間を移動する命令などが格納される。また、疑似命令メモリ６２は、図６で示したような、割り込みベクタデータを保持するようにしてもよい。
The
さらに、疑似命令メモリ６２は、ＩＳＳ６１と設計対象２０のプロセッサ２１との精度が異なる場合には、その精度差（抽象度差）を吸収する機能を有する。具体的には、疑似命令メモリ６２は、命令トレースデータによりＩＳＳ６１が実施可能な命令以外が指定された場合、その命令をスキップして、ＩＳＳ６１で実施可能な命令をＩＳＳ６１に渡す。これにより、ＩＳＳ６１と設計対象２０のプロセッサ２１との精度差を吸収することができる。
Further, the
疑似データメモリ６３は、プロセッサ２１に入力されるデータを格納するデータメモリを模擬するものである。
時間書き換え処理部６４は、ＩＳＳ６１から出力される関数トレース情報のシミュレーション時間を、命令トレースデータに含まれるシミュレーション時間に書き換える処理を行う。
The
The time
記憶部Ｄ１０は、設計対象２０に対するハードウェア論理シミュレーションのシミュレーション時刻ごとのプログラムカウンタ値を、命令トレースデータとして記憶する。なお、ＩＳＳ６１は、設計対象２０のプロセッサ２１がキャッシュメモリ（図示せず）を含むようなものであっても、これを模擬できる。そのため、ハードウェア論理シミュレーションで命令トレースデータを取得する際に、プロセッサ２１におけるプロセッサコアとキャッシュメモリ間のアドレス線のトレースを行わなくても、プロセッサ２１の外部端子のトレースを行えばよい。このとき、命令トレースデータとデータが混載している場合には、メモリマップ情報などを用いて分離することができる。
The storage unit D10 stores a program counter value for each simulation time of the hardware logic simulation for the
記憶部Ｄ１１は、ＩＳＳ６１で用いるデータを記憶する。
記憶部Ｄ１２は、生成した関数スタックの履歴（関数トレース情報）を記憶する。
なお、シミュレーション装置６０の具体的なハードウェア構成は、図２で示したコンピュータ３０と同様である。ＩＳＳ６１、疑似命令メモリ６２、疑似データメモリ６３、時間書き換え処理部６４は、ソフトウェアで実現可能である。また、記憶部Ｄ１０〜Ｄ１２は、図２で示したようなＲＡＭ３２またはＨＤＤ３３を用いて実現可能である。
The storage unit D11 stores data used in the
The storage unit D12 stores a history (function trace information) of the generated function stack.
The specific hardware configuration of the
このようなシミュレーション装置６０では、ＩＳＳ６１は、記憶部Ｄ１０に記憶された命令トレースデータで指定された命令を疑似命令メモリ６２から取得して実行する。このとき疑似命令メモリ６２は、ＩＳＳ６１が実行しない命令についてはＩＳＳ６１に渡さない。命令の実行の際にデータが必要な場合には、疑似データメモリ６３は記憶部Ｄ１１からデータを読んで、ＩＳＳ６１に渡す。
In such a
ＩＳＳ６１は、疑似命令メモリ６２から関数間の移動する命令や割り込みを検出した場合、第２の実施の形態で説明したような関数スタック生成処理により、前述したような関数スタックリストを作成して、関数スタックを生成する。
When the
なお、このとき出力される関数スタックのシミュレーション時間は、ＩＳＳ６１によるソフトウェアの時間であるので、時間書き換え処理部６４は、この時間をハードウェア論理シミュレーションの時間に書き換えてから、記憶部Ｄ１２に出力する。
Since the simulation time of the function stack output at this time is the time of software by the
具体的には、時間書き換え処理部６４は、疑似命令メモリ６２を介して、ハードウェア論理シミュレーションのシミュレーション時刻が含まれる命令トレースデータを取得する。そして、時間書き換え処理部６４は、出力された関数スタックに含まれる各命令が実行される時刻を、その命令が実行される命令トレースデータ上の時刻で書き換える。
Specifically, the time
これにより、ハードウェア論理シミュレータの時間精度の関数スタック及び関数トレース情報を生成することができ、ハードウェアとソフトウェアの協調検証に用いることができるようになる。たとえば、ＩＳＳ６１から取れるデータ（たとえば、命令種別）と、実際にプロセッサ２１が設計データに組み込まれた時の時間情報の関係を、ハードウェア論理シミュレーションの時間精度で比較評価ができる。また、たとえば、命令種別ごとの処理時間の統計データをとることや、命令種別とデータアドレスのアクセス先を使い、アドレス空間ごとのロード・ストアの時間の統計データ、時分割による統計データ、時系列による逐次表示が可能である。数種のプロセッサ２１で同等のデータを収得して、グラフ化（波形データ化）すれば、競合を可視化でき、ユーザにより高度な分析を可能にするデータを提供し得る。
As a result, a time-accurate function stack and function trace information of the hardware logic simulator can be generated, and can be used for hardware and software cooperative verification. For example, the relationship between the data (for example, the instruction type) taken from the
また、上記の説明では、時間書き換え処理部６４は、命令トレースデータを利用するとしたが、データトレースデータの時間情報で、関数トレース情報の時間情報を修正するようにしてもよい。
In the above description, the time
以上、第１乃至第３の実施の形態のシミュレーション装置を説明してきたが、上記シミュレーション装置の処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体には、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ＨＤＤ、フレキシブルディスク（ＦＤ）、磁気テープ（ＭＴ）などがある。光ディスクには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc - Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。光磁気記録媒体には、ＭＯ（Magneto - Optical disk）などがある。 As mentioned above, although the simulation apparatus of the 1st thru | or 3rd embodiment was demonstrated, the program which described the processing content of the said simulation apparatus can be recorded on the computer-readable recording medium. Examples of the computer-readable recording medium include a magnetic recording device, an optical disk, a magneto-optical recording medium, and a semiconductor memory. Examples of the magnetic recording device include an HDD, a flexible disk (FD), and a magnetic tape (MT). Optical disks include DVD (Digital Versatile Disc), DVD-RAM, CD-ROM (Compact Disc-Read Only Memory), CD-R (Recordable) / RW (ReWritable), and the like. Magneto-optical recording media include MO (Magneto-Optical disk).
上記プログラムを流通させる場合には、たとえば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータに格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。 When the program is distributed, for example, portable recording media such as DVDs and CD-ROMs on which the program is recorded are sold. It is also possible to store the program in a server computer and transfer the program from the server computer to another computer via a network.
上記プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラム若しくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。 The computer that executes the program stores, for example, a program recorded on a portable recording medium or a program transferred from a server computer in its own storage device. Then, the computer reads the program from its own storage device and executes processing according to the program. The computer can also read the program directly from the portable recording medium and execute processing according to the program. In addition, each time the program is transferred from the server computer, the computer can sequentially execute processing according to the received program.
以上、実施の形態に基づき、本発明のシミュレーション装置及びシミュレーション方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。 As mentioned above, although one viewpoint of the simulation apparatus and simulation method of this invention has been demonstrated based on embodiment, these are only examples and are not limited to said description.
たとえば、図９、図１０で示したような関数スタックの生成処理を、ＦＰＧＡ（Programmable Logic Device）などのＬＳＩで実現するようにしてもよい。
また、第３の実施の形態において、ＩＳＳ６１が関数スタックを生成するのではなく、ＩＳＳ６１で検出した関数間を移動する命令のアドレスを、第１または第２の実施の形態における関数スタックの生成処理のための入力情報としてもよい。
For example, the function stack generation processing as shown in FIGS. 9 and 10 may be realized by an LSI such as an FPGA (Programmable Logic Device).
Further, in the third embodiment, the
１０ シミュレーション装置
１１ 検出部
１２ 関数スタック生成部
１３ 関数トレース情報表示部
２０ 設計対象
２１ プロセッサ
２１ａ プログラムカウンタ（ＰＣ）
２２ メモリ
Ｄ１〜Ｄ５ 記憶部
DESCRIPTION OF
22 memory D1-D5 storage unit
Claims (5)
前記設計対象で実行される各命令のアドレスと、前記アドレス範囲または前記関数間を移動する命令の前記アドレスとを比較し、比較結果に応じて前記関数間の呼び出し関係を示す関数スタックを生成する関数スタック生成部と、
を有することを特徴とするシミュレーション装置。 A detection unit for detecting an address range on a memory in which each function executed in the design target is arranged, or an address on the memory in which an instruction moving between functions is arranged;
The address of each instruction executed on the design target is compared with the address of the instruction that moves between the address range or the functions, and a function stack indicating a call relationship between the functions is generated according to the comparison result. A function stack generator,
A simulation apparatus comprising:
前記命令セットシミュレータから出力される前記関数スタックに含まれる時間情報を、前記設計対象におけるシミュレーション時刻に合わせて補正する時間書き換え処理部をさらに有することを特徴とする請求項１乃至３記載のシミュレーション装置。 The function stack generation unit generates the function stack using an instruction set simulator,
4. The simulation apparatus according to claim 1, further comprising a time rewriting processing unit that corrects time information included in the function stack output from the instruction set simulator in accordance with a simulation time in the design target. .
前記設計対象で実行される各命令のアドレスと、前記アドレス範囲または前記関数間を移動する命令の前記アドレスとを比較し、比較結果に応じて前記関数間の呼び出し関係を示す関数スタックを生成することを特徴とするシミュレーション方法。 Detecting an address range on a memory where each function to be executed in the design object is arranged, or an address on the memory where an instruction moving between functions is arranged;
The address of each instruction executed on the design target is compared with the address of the instruction that moves between the address range or the functions, and a function stack indicating a call relationship between the functions is generated according to the comparison result. A simulation method characterized by that.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140303 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |