JP2011155607A - Output circuit, input circuit, and input/output circuit - Google Patents
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Abstract
Description
本発明は、出力回路、入力回路及び入出力回路に関する。 The present invention relates to an output circuit, an input circuit, and an input / output circuit.
図１ないし図３を参照して従来の出力回路、入出力回路、入力回路について説明する。図１は、従来の出力回路の例を示す図である。図１の出力回路は、ハイレベル（以下Ｈレベル）出力、ローレベル（以下、Ｌレベル）出力、ハイインピーダンス状態の３ステート出力を実現する。図２は、従来の入出力回路の例を示す図である。図２の入出力回路は、図１の３ステートの出力回路と入力を組み合わせたものである。図３は、従来の入力回路の例を示す図である。図３の入力回路は、３ステートの出力回路の出力をハイインピーダンス状態に固定し、入力のみとして使用される。 A conventional output circuit, input / output circuit, and input circuit will be described with reference to FIGS. FIG. 1 is a diagram illustrating an example of a conventional output circuit. The output circuit of FIG. 1 realizes a three-state output of a high level (hereinafter, H level) output, a low level (hereinafter, L level) output, and a high impedance state. FIG. 2 is a diagram illustrating an example of a conventional input / output circuit. The input / output circuit of FIG. 2 is a combination of the three-state output circuit of FIG. 1 and an input. FIG. 3 is a diagram illustrating an example of a conventional input circuit. The input circuit of FIG. 3 fixes the output of the three-state output circuit to a high impedance state and is used as an input only.
上記の出力回路、入出力回路、入力回路において、出力ハイインピーダンス状態で自身の電源電位以上の電位が入出力端子に印加された場合、入力端子や出力端子から電源電圧への電流の流れ込み、ゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の耐圧を超えた電圧印加によるトランジスタ素子の破壊等の問題が有る。 In the above output circuit, input / output circuit, and input circuit, when a potential higher than its own power supply potential is applied to the input / output terminal in the output high impedance state, current flows from the input terminal or output terminal to the power supply voltage, gate There are problems such as destruction of the transistor element due to voltage application exceeding the breakdown voltage between the source, between the gate and the drain, and between the gate and the back gate.
そこで、例えば特許文献１に記載されているように、従来の出力回路等は、自身の電源電位以上の電位に対応したトレラント機能を有する。図４は、従来のトレラント機能を有する出力回路の一例を示す図である。図４では、回路１０がトレラント機能を実現している。これにインバータ１１、ＮＡＮＤ回路１２、ＮＯＲ回路１３を加えることで３ステートの出力回路としている。
Therefore, for example, as described in
以下に回路１０の動作を説明する。始めに、Ｌレベル出力について説明する。回路１０において、例えば電源電圧ＶＣＣを３Ｖとした場合、ノードＮＮＰ４、ノードＮＮＮ４には３Ｖの信号が入力される。ノードＮＮＰ４の信号はトランジスタＮＮ７、トランジスタＰＰ４によってトランジスタＰＰ２のゲート入力となり、トランジスタＰＰ２をオフさせる。またトランジスタＮＮ１は常にオンしている。ノードＮＮＮ４の信号はトランジスタＮＮ２のゲート入力となってトランジスタＮＮ２をオンとし、出力電位はトランジスタＮＮ１、ＮＮ２によってＬレベルとなる。
The operation of the
次にＨレベル出力について説明する。回路１０では、ノードＮＮＰ４、ノードＮＮＮ４に接地電位ＧＮＤの信号が入力される。ノードＮＮＰ４の信号はトランジスタＮＮ７、ＰＰ４によってトランジスタＰＰ２ゲート入力となってトランジスタＰＰ２をオンさせる。またノードＮＮＮ４の信号はトランジスタＮＮ２のゲート入力となって、トランジスタＮＮ２をオフさせるため、出力端子の電位はＨレベルとなる。
Next, the H level output will be described. In the
次にハイインピーダンス出力について説明する。この場合、回路１０のノードＮＮＰ４に３Ｖの信号が入力され、ノードＮＮＮ４に接地電位ＧＮＤの信号が入力される。ノードＮＮＰ４の信号はトランジスタＮＮ７、ＰＰ４によってトランジスタＰＰ２のゲート入力となり、トランジスタＰＰ２をオフさせる。またノードＮＮＮ４の信号はトランジスタＮＮ２のゲート入力となって、トランジスタＮＮ２をオフさせる。よって出力端子はハイインピーダンスとなる。
Next, the high impedance output will be described. In this case, a signal of 3V is input to the node NNP4 of the
回路１０において出力がハイインピーダンスの状態で出力端子に５Ｖが印加された場合、トランジスタＰＰ３がオンとなり、ノードＮＮＰ３が５Ｖとなる。またノードＮＮＰ０は、トランジスタＰＰ２、ＰＰ３により略５Ｖとなるため、トランジスタＰＰ２、ＰＰ５はオフされる。よって出力端子から電源電圧ＶＣＣへの電流流れ込みが防止される。さらにトランジスタＮＮ７、ＰＰ４は、ノードＮＮＰ３からノードＮＮＰ4への電流流れ込みと、ノードＮＮＰ４の電位上昇とを防止している。
In the
この状態においてトランジスタＰＰ２、ＰＰ３、ＰＰ４、ＰＰ５、ＮＮ７に生じる、ゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は２Ｖであり、各トランジスタの耐圧を超えることはない。また、ノードＮＮＮ１の電位は略３Ｖであるため、トランジスタＮＮ１、ＮＮ２の耐圧にも問題はない。 In this state, the potential difference between the gate-source, the gate-drain, and the gate-back gate generated in the transistors PP2, PP3, PP4, PP5, and NN7 is 2 V, and does not exceed the breakdown voltage of each transistor. Further, since the potential of the node NNN1 is approximately 3V, there is no problem with the withstand voltages of the transistors NN1 and NN2.
図５は、一般的なトレラント機能を有する入力回路の一例を説明する図である。図５の入力回路では、入力端子に電源電圧以上の電圧である５Ｖが印加されてもノードＮＮＮ８はトランジスタＮＮ８によって３Ｖ未満となり耐圧に問題ない。 FIG. 5 is a diagram illustrating an example of an input circuit having a general tolerant function. In the input circuit of FIG. 5, even when 5V, which is a voltage higher than the power supply voltage, is applied to the input terminal, the node NNN8 becomes less than 3V by the transistor NN8, and there is no problem with the withstand voltage.
図６は、一般的にトレラント機能を有する入力回路の別の例を説明する図である。図５の入力回路では、インバータＡの電源電圧３Ｖに対して、Ｈレベルの入力信号の電圧が低いため、インバータＡに貫通電流が流れる。よって図６に示す入力回路では、入力端子への５Ｖ印加時にトランジスタＰＰ９によってノードＮＮＮ９を３Ｖとし、次段のインバータＢの貫通電流を防止している。 FIG. 6 is a diagram for explaining another example of an input circuit generally having a tolerant function. In the input circuit of FIG. 5, a through-current flows through the inverter A because the voltage of the H level input signal is lower than the power supply voltage 3 V of the inverter A. Therefore, in the input circuit shown in FIG. 6, when 5V is applied to the input terminal, the node NNN9 is set to 3V by the transistor PP9 to prevent the through current of the inverter B in the next stage.
従来の出力回路、入出力回路、入力回路では、以上のようにして、ハイインピーダンス状態において、自身の電源電位より高い電位が与えられた場合の出力端子や入力端子からの電流流れ込みや、トランジスタ素子の破壊を防止している。 In the conventional output circuit, input / output circuit, and input circuit, as described above, in the high impedance state, when a potential higher than its own power supply potential is applied, current flows from the output terminal and input terminal, and transistor elements To prevent destruction.
しかしながら上記従来の技術では、例えば図７に示すように、入力信号のアンダーシュートがあった場合や、図８のように接地電位ＧＮＤより低い電位が入力端子や出力端子に印加された場合に、出力端子や入力端子への電流の流れ出し、耐圧を越えた電圧印加によるトランジスタ素子の破壊等の問題が有る。図７は、信号の一例を示す図であり、図８は信号の別の例を示す図である。 However, in the above conventional technique, for example, as shown in FIG. 7, when there is an undershoot of the input signal, or when a potential lower than the ground potential GND is applied to the input terminal or the output terminal as shown in FIG. There are problems such as current flowing out to the output terminal and input terminal, and destruction of the transistor element due to voltage application exceeding the withstand voltage. FIG. 7 is a diagram illustrating an example of a signal, and FIG. 8 is a diagram illustrating another example of the signal.
例えば、図４の回路１０において、ハイインピーダンス状態で電源電圧ＶＣＣを３Ｖとし、出力端子に−２Ｖ印加した場合、トランジスタＰＰ２、ＰＰ３、ＰＰ４、ＰＰ５は５Ｖの電位差を持つことになる。また、トランジスタＮＮ１は順方向にバイアスされるため、電流の流れ出しが発生する。また図５、図６に示す入力回路についてもトランジスタＮＮ８、ＮＮ９は５Ｖの電位差を持つことになり、電流の流れ出しが発生する。
For example, in the
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、自身の電源電位より高い電位のみならず、自身の接地電位ＧＮＤより低い電位が印加されても、トランジスタ素子の破壊や、電流の流れ込み、流れ出しを防止する出力回路、入力回路及び入出力回路を提供することを目的としている。 The present invention has been made to solve this problem in view of the above circumstances. Even when a potential lower than its own power supply potential or a potential lower than its own ground potential GND is applied, the transistor element can be destroyed. An object of the present invention is to provide an output circuit, an input circuit, and an input / output circuit that prevent current from flowing in and out.
本発明は、上記目的を達成すべく、以下の如き構成を採用した。 In order to achieve the above object, the present invention employs the following configuration.
本発明の出力回路は、出力端子から当該出力回路への電流の流れ込みを防止する第一のリーク電流防止回路と、当該出力回路から前記出力端子への電流の流れ出しを防止する第二のリーク電流防止回路と、前記出力端子に当該出力回路の電源電圧よりも高い電圧が印加されたとき、前記第一のリーク電圧防止回路を動作させ、前記出力端子に接地電圧よりも低い電圧が印加されたとき、前記第二のリーク電流防止回路を動作させる選択回路と、を有する。 The output circuit of the present invention includes a first leakage current prevention circuit that prevents a current from flowing from an output terminal to the output circuit, and a second leakage current that prevents a current from flowing from the output circuit to the output terminal. And when a voltage higher than the power supply voltage of the output circuit is applied to the output terminal, the first leakage voltage prevention circuit is operated, and a voltage lower than the ground voltage is applied to the output terminal. And a selection circuit for operating the second leakage current prevention circuit.
また本発明の出力回路において、前記選択回路は、Ｎチャンネル型トランジスタと、Ｐチャンネル型トランジスタとにより構成され、前記Ｎチャンネル型トランジスタのドレインと前記Ｐチャンネル型トランジスタのソースとが前記出力端子と接続され、前記Ｎチャンネル型トランジスタのゲートと前記Ｐチャンネル型トランジスタのゲートとに前記電源電圧の中間の電圧が供給されている。 In the output circuit of the present invention, the selection circuit includes an N-channel transistor and a P-channel transistor, and the drain of the N-channel transistor and the source of the P-channel transistor are connected to the output terminal. The intermediate voltage of the power supply voltage is supplied to the gate of the N-channel transistor and the gate of the P-channel transistor.
本発明の入力回路は、入力端子から当該入力回路への電流の流れ込みを防止する第三のリーク電流防止回路と、当該入力回路から前記入力端子への電流の流れ出しを防止する第四のリーク電流防止回路と、を有する。 The input circuit of the present invention includes a third leakage current prevention circuit that prevents a current from flowing from an input terminal to the input circuit, and a fourth leakage current that prevents a current from flowing from the input circuit to the input terminal. And a prevention circuit.
本発明の入力回路において、前記第三のリーク電流防止回路は、Ｎチャンネル型トランジスタと、Ｐチャンネル型トランジスタとにより構成され、前記Ｐチャンネル型トランジスタのドレインと前記Ｎチャンネル型トランジスタのソースとが接続され、前記Ｐチャンネル型トランジスタのソースが前記入力端子と接続され、ゲートに当該入力回路の電源電圧の中間の電圧が供給されており、前記第四のリーク電流防止回路は、Ｐチャンネル型トランジスタと、Ｎチャンネル型トランジスタとにより構成され、前記Ｎチャンネル型トランジスタのドレインと前記Ｐチャンネル型トランジスタのソースとが接続され、前記Ｎチャンネル型トランジスタのソースが前記入力端子と接続され、ゲートに前記電源電圧の中間の電圧が供給されている。 In the input circuit of the present invention, the third leakage current prevention circuit includes an N-channel transistor and a P-channel transistor, and the drain of the P-channel transistor and the source of the N-channel transistor are connected to each other. The source of the P-channel transistor is connected to the input terminal, and a voltage intermediate to the power supply voltage of the input circuit is supplied to the gate. The fourth leakage current prevention circuit includes a P-channel transistor and , An N-channel transistor, a drain of the N-channel transistor and a source of the P-channel transistor are connected, a source of the N-channel transistor is connected to the input terminal, and a gate has the power supply voltage An intermediate voltage is supplied.
本発明の入力回路は、第一のインバータと、第二のインバータとを有し、前記第一のインバータの入力端子は、前記第二のインバータの出力端子と接続されており、前記第一のインバータの出力端子は、前記第二のインバータの入力端子と接続されており、前記入力回路の出力は、前記第一のインバータの入力端子へ供給され、前記第一及び前記第二のインバータを介して出力される。 The input circuit of the present invention includes a first inverter and a second inverter, and an input terminal of the first inverter is connected to an output terminal of the second inverter, and the first inverter The output terminal of the inverter is connected to the input terminal of the second inverter, and the output of the input circuit is supplied to the input terminal of the first inverter, via the first and second inverters. Is output.
本発明の入出力回路は、上記の出力回路と、上記の入力回路と、を有する。 The input / output circuit of the present invention includes the output circuit and the input circuit.
本発明によれば、自身の電源電位より高い電位のみならず、自身の接地電位ＧＮＤより低い電位が印加されても、トランジスタ素子の破壊や、電流の流れ込み、流れ出しを防止することができる。 According to the present invention, even when a potential lower than its own ground potential GND is applied as well as a potential higher than its own power supply potential, it is possible to prevent transistor elements from being destroyed, current flowing in and out.
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態について説明する。本発明の第一の実施形態では、本発明が適用された出力装置について説明する。図９は、第一の実施形態の出力回路を説明する図である。
(First embodiment)
A first embodiment of the present invention will be described below with reference to the drawings. In the first embodiment of the present invention, an output device to which the present invention is applied will be described. FIG. 9 is a diagram illustrating the output circuit of the first embodiment.
図９に示す出力回路１００は、トレラント回路２００にインバータ１１０、ＮＡＮＤ回路１２０、ＮＯＲ回路１３０を加えることで３ステート出力を実現している。
The
本実施形態の出力回路１００は、例えばＮＡＮＤ回路１２０の入力とＮＯＲ回路１３０の入力とに接続された図示しない内部回路からの信号を、出力端子Ｔｏｕｔに接続された図示しない外部回路へ出力するインターフェイス回路である。
The
以下に本実施形態のトレラント回路２００について説明する。本実施形態のトレラント回路２００は、ＰｃｈトランジスタであるトランジスタＰ１〜Ｐ７、ＮｃｈトランジスタであるトランジスタＮ１〜Ｎ７を有する。また本実施形態のトレラント回路２００は、上記トランジスタにより構成される出力回路２１０、リーク電流防止回路２２０、２３０、選択回路２４０を有する。
The
本実施形態の出力回路２１０は、トランジスタＰ１、Ｐ２、トランジスタＮ１、Ｎ２により構成され、トレラント回路２００からの出力信号を出力端子Ｔｏｕｔへ出力する。
The
本実施形態のリーク電流防止回路２２０は、トランジスタＰ３〜Ｐ５、トランジスタＮ７により構成されており、高圧用のリーク電流防止回路である。リーク電流防止回路２２０は、出力端子Ｔｏｕｔに電源電圧より高い電圧が印加されたときに活性化され、出力端子Ｔｏｕｔから出力回路１００への電流の流れ込みを防止する。
The leakage
リーク電流防止回路２３０は、トランジスタＮ３〜Ｎ５、トランジスタＰ７により構成されており、低圧用のリーク電流防止回路である。リーク電流防止回路２３０は、出力端子Ｔｏｕｔに接地電圧より低い電圧が印加されたときに活性化され、出力端子Ｔｏｕｔから出力回路１００への電流の流れ込みを防止する。
The leakage
本実施形態の選択回路２４０は、トランジスタＰ６、トランジスタＮ６で構成されており、出力端子Ｔｏｕｔに印加される電圧に基づき、リーク電流防止回路２２０、２３０のどちらか一方を選択して活性化させる。
The
以下にトランジスタＰ１〜Ｐ７、トランジスタＮ１〜Ｎ７の接続について説明する。トレラント回路２００において、トランジスタＰ１のドレインが出力端子Ｔｏｕｔに接続され、トランジスタＰ１のソースはトランジスタＰ２のドレインに接続されている。トランジスタＰ１のゲートには、電源電圧の電位（以下、電源電位ＶＣＣ）と接地電位ＧＮＤＧＮＤの中間電位であるＶＣＣＬが印加されている。トランジスタＰ２のソースは電源電圧に接続されている。トランジスタＰ２のゲートは、トランジスタＰ３のソース、トランジスタＮ７のドレイン及びトランジスタＰ４のドレインに共通に接続されている。
The connection of the transistors P1 to P7 and the transistors N1 to N7 will be described below. In the
トランジスタＰ３のゲートは、電源電圧と接続されている。トランジスタＰ６のソースは、トランジスタＰ３のドレイン、トランジスタＰ４のゲート及びトランジスタＰ５のゲートに共通に接続されている。トランジスタＰ５のソースは、電源電圧に接続されている。トランジスタＰ５のドレインは、トランジスタＰ１〜Ｐ６のそれぞれのバックゲートに共通に接続されている。 The gate of the transistor P3 is connected to the power supply voltage. The source of the transistor P6 is commonly connected to the drain of the transistor P3, the gate of the transistor P4, and the gate of the transistor P5. The source of the transistor P5 is connected to the power supply voltage. The drain of the transistor P5 is commonly connected to the back gates of the transistors P1 to P6.
トランジスタＰ６のドレインは出力端子Ｔｏｕｔに接続され、トランジスタＰ６のゲートにはＶＣＣＬが印加される。 The drain of the transistor P6 is connected to the output terminal Tout, and VCCL is applied to the gate of the transistor P6.
トランジスタＮ７のゲートは電源電圧に接続されており、トランジスタＮ７のバックゲートは接地され、共通に接続されたトランジスタＮ７のソースとトランジスタＰ４のソースに、ＮＡＮＤ回路１２０から出力された信号が供給される。
The gate of the transistor N7 is connected to the power supply voltage, the back gate of the transistor N7 is grounded, and the signal output from the
トランジスタＮ１ドレインは、出力端子Ｔｏｕｔに接続されており、トランジスタＮ１のソースはトランジスタＮ２のドレインに接続されている。トランジスタＮ１のゲートにはＶＣＣＬが印加される。トランジスタＮ２のソースは接地されている。トランジスタＮ２のゲートはトランジスタＮ３のソース、トランジスタＰ７のドレインおよびトランジスタＮ４のドレインに共通に接続されている。 The drain of the transistor N1 is connected to the output terminal Tout, and the source of the transistor N1 is connected to the drain of the transistor N2. VCCL is applied to the gate of the transistor N1. The source of the transistor N2 is grounded. The gate of the transistor N2 is commonly connected to the source of the transistor N3, the drain of the transistor P7, and the drain of the transistor N4.
トランジスタＮ３のゲートは、接地され、トランジスタＮ６のソースはトランジスタＮ３のドレイン、トランジスタＮ４のゲート及びトランジスタＮ５のゲートに共通に接続されている。トランジスタＮ５のソースは接地されている。トランジスタＮ５のドレインは、トランジスタＮ１〜Ｎ６のそれぞれのバックゲートに共通に接続されている。トランジスタＮ６のドレインは出力端子Ｔｏｕｔに接続されており、トランジスタＮ６のゲートは電源電圧に接続されている。 The gate of the transistor N3 is grounded, and the source of the transistor N6 is commonly connected to the drain of the transistor N3, the gate of the transistor N4, and the gate of the transistor N5. The source of the transistor N5 is grounded. The drain of the transistor N5 is commonly connected to the back gates of the transistors N1 to N6. The drain of the transistor N6 is connected to the output terminal Tout, and the gate of the transistor N6 is connected to the power supply voltage.
トランジスタＰ７のゲートは接地されている。トランジスタＰ７のバックゲートは電源電圧に接続されている。互いに接続されたトランジスタＰ７のソースとトランジスタＮ４のソースには、ＮＯＲ回路１３０から出力された信号が供給される。 The gate of the transistor P7 is grounded. The back gate of the transistor P7 is connected to the power supply voltage. The signal output from the NOR circuit 130 is supplied to the source of the transistor P7 and the source of the transistor N4 connected to each other.
本実施形態のトレラント回路２００では、トランジスタＰ２のドレインとトランジスタＰ１のソースとの接続ノードをノードＮＰ１とし、トランジスタＰ５のドレイン、トランジスタＰ１〜Ｐ６のそれぞれのバックゲートの接続ノードをノードＮＰ０とする。また本実施形態では、トランジスタＰ２のゲート、トランジスタＰ３のソース、トランジスタＮ７のドレインの接続ノードをノードＮＰ３とし、ＮＡＮＤ回路１２０から信号が入力されるトランジスタＮ７のソースとトランジスタＰ４のソースとの接続ノードをノードＮＰ４とする。
In the
また本実施形態では、トランジスタＰ６のソース、トランジスタＰ３のドレイン、トランジスタＰ４のゲート、トランジスタＰ５のゲートの接続ノードをノードＮＰ２とし、トランジスタＮ２のドレインと、トランジスタＮ１のソースとの接続ノードをノードＮＮ１とする。また本実施形態では、トランジスタＮ５のドレインとトランジスタＮ１〜Ｎ６のそれぞれのバックゲートとの接続ノードをノードＮＮ０とし、トランジスタＮ２のゲート、トランジスタＮ３のソース、トランジスタＰ７のドレイン、トランジスタＮ４のドレインの接続ノードをノードＮＮ３とする。そしてＮＯＲ回路１３０から信号が入力されるトランジスタＰ７のソースとトランジスタＮ４のソースとの接続ノードをノードＮＮ４とし、トランジスタＮ６のソース、トランジスタＮ３のドレイン、トランジスタＮ４のゲート、トランジスタＮ５のゲートの接続ノードをノードＮＮ２とする。 In this embodiment, the connection node of the source of the transistor P6, the drain of the transistor P3, the gate of the transistor P4, and the gate of the transistor P5 is a node NP2, and the connection node between the drain of the transistor N2 and the source of the transistor N1 is a node NN1. And In this embodiment, the connection node between the drain of the transistor N5 and the back gates of the transistors N1 to N6 is a node NN0, and the connection of the gate of the transistor N2, the source of the transistor N3, the drain of the transistor P7, and the drain of the transistor N4. Let the node be a node NN3. A connection node between the source of the transistor P7 to which a signal is input from the NOR circuit 130 and the source of the transistor N4 is a node NN4, and a connection node of the source of the transistor N6, the drain of the transistor N3, the gate of the transistor N4, and the gate of the transistor N5. Is a node NN2.
本実施形態のトレラント回路２００において、出力端子ＴｏｕｔをＨレベルからＬレベルとする場合、ノードＮＰ４及びノードＮＮ４の電位を接地電位ＧＮＤから電源電位に変化させる。ノードＮＰ４及びノードＮＮ４の電位を電源電位へ変化させた場合、ノードＮＮ４の電位はトランジスタＰ７を介しトランジスタＮ２をオンさせ、常にオンであるトランジスタＮ１を介して出力端子Ｔｏｕｔの電位をＬレベルとする。同時に、ノードＮＰ４の電位は、トランジスタＮ７とトランジスタＰ４とを介してトランジスタＰ２をオフさせる。
In the
また本実施形態において、出力端子ＴｏｕｔをＬレベルからＨレベルへと変化させる場合には、ノードＮＰ４及びノードＮＮ４の電位を電源電位から接地電位ＧＮＤに変化させる。この場合、ノードＮＰ４の電位はトランジスタＮ７を介しトランジスタＰ２をオンさせ、常にオンしているトランジスタＰ１を介して出力端子Ｔｏｕｔの電位をＨレベルとする。同時に、ノードＮＮ４の電位はトランジスタＰ７とトランジスタＮ４とを介してトランジスタＮ２をオフさせる。 In this embodiment, when the output terminal Tout is changed from the L level to the H level, the potentials of the node NP4 and the node NN4 are changed from the power supply potential to the ground potential GND. In this case, the potential of the node NP4 turns on the transistor P2 via the transistor N7, and the potential of the output terminal Tout is set to H level via the transistor P1 that is always on. At the same time, the potential of the node NN4 turns off the transistor N2 via the transistor P7 and the transistor N4.
また本実施形態において、出力端子Ｔｏｕｔをハイインピーダンスとする場合、ノードＮＰ４の電位は電源電位と同電位が入力され、ノードＮＮ４の電位は接地電位ＧＮＤが入力される。ノードＮＰ４の電位は、トランジスタＮ７とトランジスタＮ４を介してトランジスタＰ２をオフさせる。ノードＮＮ４の電位は、トランジスタＮ４トランジスタＰ７を介してトランジスタＮ２をオフさせる。本実施形態ではこのようにして、出力端子Ｔｏｕｔをハイインピーダンスとする。 In this embodiment, when the output terminal Tout is set to high impedance, the potential of the node NP4 is input with the same potential as the power supply potential, and the potential of the node NN4 is input with the ground potential GND. The potential of the node NP4 turns off the transistor P2 through the transistors N7 and N4. The potential of the node NN4 turns off the transistor N2 via the transistor N4 transistor P7. In this embodiment, the output terminal Tout is set to high impedance in this way.
以下に、本実施形態において、出力端子Ｔｏｕｔの電位がハイインピーダンスの状態で、出力端子Ｔｏｕｔの電位が電源電位ＶＣＣより高い電位（以下、ＶＣＣＨ）となった場合、について説明する。 Hereinafter, in the present embodiment, a case where the potential of the output terminal Tout is in a high impedance state and the potential of the output terminal Tout is higher than the power supply potential VCC (hereinafter referred to as VCCH) will be described.
本実施形態において、ノードＮＰ１の電位はトランジスタＰ１を介しＶＣＣＨとなる。ノードＮＰ２の電位は、トランジスタＰ６を介してＶＣＣＨとなる。ノードＮＰ３の電位も、トランジスタＰ３を介してＶＣＣＨとなる。ノードＮＰ０の電位も、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ６を介してＶＣＣＨとなる。 In the present embodiment, the potential of the node NP1 becomes VCCH via the transistor P1. The potential of the node NP2 becomes VCCH via the transistor P6. The potential of the node NP3 also becomes VCCH via the transistor P3. The potential of the node NP0 also becomes VCCH via the transistors P1, P2, P3, and P6.
このため、トランジスタＰ２とトランジスタＰ５はオフとなり、出力端子Ｔｏｕｔから電源電圧への電流流れ込みを防止できる。さらにトランジスタＰ４とトランジスタＮ７が、ノードＮＰ３からノードＮＰ４への電流流れ込み、ノードＮＰ４の電位の上昇を防止している。 For this reason, the transistor P2 and the transistor P5 are turned off, and current flow from the output terminal Tout to the power supply voltage can be prevented. Further, the transistor P4 and the transistor N7 flow current from the node NP3 to the node NP4 and prevent the potential of the node NP4 from rising.
この状態において、トランジスタＰ１〜Ｐ６及びトランジスタＮ７に生じるゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、ＶＣＣ−ＧＮＤ、略ＶＣＣＨ−ＶＣＣ、略ＶＣＣＨ−ＶＣＣＬの何れかである。 In this state, the potential difference between the gate-source, the gate-drain, and the gate-back gate generated in the transistors P1 to P6 and the transistor N7 is any one of VCC-GND, approximately VCCH-VCC, and approximately VCCH-VCCL. .
またこの状態において、ノードＮＮ２の電位は、トランジスタＮ６を介して略ＶＣＣＬの電位となる。トランジスタＮ５はオンしており、ノードＮＮ０は接地電位ＧＮＤである。ノードＮＮ１の電位は、トランジスタＮ１を介して略ＶＣＣＬの電位となる。トランジスタＮ３はオフしており、ノードＮＮ３の電位は、トランジスタＮ４を介してノードＮＮ４と同じ接地電位ＧＮＤである。 In this state, the potential of the node NN2 becomes approximately VCCL through the transistor N6. Transistor N5 is on and node NN0 is at ground potential GND. The potential of the node NN1 becomes approximately VCCL through the transistor N1. The transistor N3 is off, and the potential of the node NN3 is the same ground potential GND as that of the node NN4 via the transistor N4.
この状態において、トランジスタＮ１〜Ｎ６及びトランジスタＰ７に生じる、ゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、ＶＣＣ−ＧＮＤ、略ＶＣＣＨ−ＶＣＣ、略ＶＣＣＨ−ＶＣＣＬの何れかである。 In this state, the potential difference between the gate-source, the gate-drain, and the gate-back gate generated in the transistors N1 to N6 and the transistor P7 is any one of VCC-GND, approximately VCCH-VCC, and approximately VCCH-VCCL. is there.
次に、本実施形態のトレラント回路２００において、出力端子Ｔｏｕｔの電位がハイインピーダンスの状態で、出力端子Ｔｏｕｔの電位が接地電位ＧＮＤより低い電位（ＧＮＤＬ）となった状態について説明する。
Next, in the
本実施形態のトレラント回路２００では、この状態で、ノードＮＮ１の電位はトランジスタＮ１を介してＧＮＤＬとなる。ノードＮＮ２の電位は、トランジスタＮ６を介してＧＮＤＬとなり、ノードＮＮ３の電位もトランジスタＮ３を介してＧＮＤＬとなる。また、ノードＮＮ０の電位もトランジスタＮ１、Ｎ２、Ｎ３、Ｎ６を介して略ＧＮＤＬとなる。よってトランジスタＮ２、Ｎ５はオフされ、出力端子Ｔｏｕｔから外部への電流流れ出しが防止される。またトランジスタＰ７とトランジスタＮ４が、ノードＮＮ４からノードＮＮ３への電流流れ込み、ノードＮＮ４の電位降下を防止している。
In the
この状態においてトランジスタＮ１〜６及びトランジスタＰ７に生じるゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、ＶＣＣ−ＧＮＤ、略ＧＮＤ−ＧＮＤＬ、略ＶＣＣＬ−ＧＮＤＬの何れかである。 In this state, the potential difference between the gate-source, the gate-drain, and the gate-back gate generated in the transistors N1 to N6 and the transistor P7 is any one of VCC-GND, approximately GND-GNDL, and approximately VCCL-GNDL.
またノードＮＰ２の電位は、トランジスタＰ６を介して略ＶＣＣＬの電位となる。トランジスタＰ５はオンしており、ノードＮＰ０の電位は電源電位である。ノードＮＰ１の電位は、トランジスタＰ１を介して略ＶＣＣＬの電位となる。トランジスタＰ３はオフされている。ノードＮＰ３の電位は、トランジスタＰ４を介してノードＮＰ４の電位と同じ電源電位である。 The potential of the node NP2 becomes approximately VCCL via the transistor P6. The transistor P5 is on, and the potential of the node NP0 is the power supply potential. The potential of the node NP1 becomes approximately VCCL through the transistor P1. Transistor P3 is off. The potential of the node NP3 is the same power supply potential as that of the node NP4 through the transistor P4.
この状態において、トランジスタＰ１〜Ｐ６及びトランジスタＮ７に生じるゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差はＶＣＣ−ＧＮＤ、略ＶＣＣＬ−ＧＮＤＬ、略ＶＣＣ−ＶＣＣＬである。 In this state, potential differences between the gate-source, the gate-drain, and the gate-back gate generated in the transistors P1 to P6 and the transistor N7 are VCC-GND, approximately VCCL-GNDL, and approximately VCC-VCCL.
例えば本実施形態のトレラント回路２００において、トランジスタＮ１〜Ｎ７、トランジスタＰ１〜Ｐ７の耐圧を４Ｖとし、ＶＣＣを３Ｖ、ＶＣＣＬ＝１．５Ｖ、ＶＣＣＨを５Ｖ、ＧＮＤＬを−２Ｖ、ＧＮＤを０Ｖとした場合について考える。この場合、ＶＣＣ−ＧＮＤ＝３Ｖ、ＶＣＣＨ−ＶＣＣ＝２Ｖ、ＶＣＣＨ−ＶＣＣＬ＝３．５Ｖ、ＶＣＣＬ−ＧＮＤ＝１．５Ｖ、ＧＮＤ−ＧＮＤＬ＝２Ｖ、ＶＣＣＬ−ＧＮＤＬ＝３．５Ｖ、ＶＣＣ−ＶＣＣＬ＝１．５Ｖとなる。すなわち本実施形態では、トランジスタに耐圧以上の電圧が印加されることはない。よって本実施形態では、接地電位ＧＮＤより低い電位が出力端子Ｔｏｕｔに印加されても、トランジスタ素子の破壊や、電流の流れ込み、流れ出しを防止することができる。
For example, in the
（第二の実施形態）
以下に図面を参照して本発明の第二の実施形態について説明する。本発明の第二の実施形態では、本発明が適用された入力回路について説明する。図１０は、第二の実施形態の入力回路を説明する図である。
(Second embodiment)
A second embodiment of the present invention will be described below with reference to the drawings. In the second embodiment of the present invention, an input circuit to which the present invention is applied will be described. FIG. 10 is a diagram illustrating the input circuit according to the second embodiment.
本実施形態の入力回路３００は、回路３１０と回路３２０とを有する。本実施形態の回路３１０は、ＰｃｈトランジスタＰ８、Ｐ９と、ＮｃｈトランジスタＮ７、Ｎ８を有する。本実施形態の回路３１０では、トランジスタＰ９とトランジスタＮ８とがリーク電流防止回路３３０を構成しており、トランジスタＮ９とトランジスタＰ８とがリーク電流防止回路３３１を構成している。リーク電流防止回路３３０は高圧用のリーク電流防止回路であり、リーク電流防止回路３３１は低圧用のリーク電流防止回路である。
The
すなわち本実施形態のリーク電流防止回路３３０は、入力端子Ｔｉｎに電源電圧よりも高い電圧が印加された場合、トランジスタＰ９、Ｎ８により入力端子Ｔｉｎへの電流の流れ込みを防止する。また本実施形態のリーク電流防止回路３３１は、入力端子Ｔｉｎに接地電圧よりも低い電圧が印加された場合、トランジスタＮ９、Ｐ８により入力端子Ｔｉｎからの電流の流れ出しを防止する。
That is, the leakage
以下に各トランジスタの接続について説明する。 The connection of each transistor will be described below.
トランジスタＰ９のドレイン及びトランジスタＮ９のドレインは、共通に入力端子Ｔｉｎに接続されている。トランジスタＰ９ゲート及びトランジスタＮ９のゲートには、電源電位ＶＣＣと接地電位ＧＮＤの中間電位であるＶＣＣＬが印加される。トランジスタＮ９のソースは、トランジスタＰ８のドレインに接続されており、トランジスタＰ９のソースがトランジスタＮ８のドレインに接続されている。 The drain of the transistor P9 and the drain of the transistor N9 are commonly connected to the input terminal Tin. VCCL, which is an intermediate potential between the power supply potential VCC and the ground potential GND, is applied to the gates of the transistor P9 and the transistor N9. The source of the transistor N9 is connected to the drain of the transistor P8, and the source of the transistor P9 is connected to the drain of the transistor N8.
トランジスタＮ８のゲートは電源電圧に接続され、トランジスタＮ８のバックゲートが接地されている。トランジスタＰ８のゲートは接地されており、トランジスタＰ８のバックゲートは電源に接続されている。トランジスタＮ８のソースとトランジスタＰ８のソースは互いに接続されており、出力信号となる。トランジスタＰ９及びトランジスタＮ９のバックゲートは、入力端子Ｔｉｎの電位によってそれぞれ別に電位供給される。 The gate of the transistor N8 is connected to the power supply voltage, and the back gate of the transistor N8 is grounded. The gate of the transistor P8 is grounded, and the back gate of the transistor P8 is connected to the power source. The source of the transistor N8 and the source of the transistor P8 are connected to each other and become an output signal. The back gates of the transistor P9 and the transistor N9 are separately supplied with potential depending on the potential of the input terminal Tin.
本実施形態において、入力端子Ｔｉｎの電位が略接地電位ＧＮＤから電源電位ＶＣＣの間であれば、トランジスタＮ９のバックゲートの電位は略接地電位ＧＮＤとなり、トランジスタＰ９のバックゲートの電位は略電源電位ＶＣＣとなる。入力端子Ｔｉｎの電位が電源電位ＶＣＣより高いＶＣＣＨとなった場合、トランジスタＮ９のバックゲートの電位は略接地電位ＧＮＤであり、トランジスタＰ９のバックゲートの電圧は略ＶＣＣＨである。入力端子Ｔｉｎの電位が接地電位ＧＮＤより低いＧＮＤＬとなった場合、トランジスタＮ９のバックゲートの電位は、略ＧＮＤＬであり、トランジスタＰ９のバックゲートの電位は、略電源電位ＶＣＣとなる。 In this embodiment, if the potential of the input terminal Tin is between approximately ground potential GND and the power supply potential VCC, the back gate potential of the transistor N9 is approximately ground potential GND, and the back gate potential of the transistor P9 is approximately power supply potential. VCC. When the potential of the input terminal Tin becomes VCCCH higher than the power supply potential VCC, the back gate potential of the transistor N9 is substantially the ground potential GND, and the back gate voltage of the transistor P9 is substantially VCCH. When the potential of the input terminal Tin becomes GNDL lower than the ground potential GND, the back gate potential of the transistor N9 is approximately GNDL, and the back gate potential of the transistor P9 is approximately the power supply potential VCC.
本実施形態の回路３１０では、トランジスタＮ９のソースとトランジスタＰ８のドレインの接続ノードをノードＮＮ９とし、トランジスタＰ９のソースとトランジスタＮ８のドレインの接続ノードをノードＮＰ９とする。また本実施形態では、トランジスタＮ９のバックゲートの電位を電位ＮＮ０、トランジスタＰ９のバックゲートの電位を電位ＮＰ０とした。
In the
本実施形態において、入力端子ＴｉｎがＨレベル（電源電位）の場合、トランジスタＰ９を介しノードＮＰ９は電源電位ＶＣＣとなる。またトランジスタＮ８を介して出力端子Ｔｏｕｔ１は略電源電位ＶＣＣとなる。 In the present embodiment, when the input terminal Tin is at the H level (power supply potential), the node NP9 becomes the power supply potential VCC via the transistor P9. Further, the output terminal Tout1 becomes substantially the power supply potential VCC via the transistor N8.
本実施形態において、入力端子ＴｉｎがＬレベル（接地電位ＧＮＤ）の場合、トランジスタＮ９を介してノードＮＮ９は接地電位ＧＮＤとなる。またトランジスタＰ８を介して出力端子Ｔｏｕｔ１は、略接地電位ＧＮＤとなる。 In the present embodiment, when the input terminal Tin is at L level (ground potential GND), the node NN9 becomes the ground potential GND via the transistor N9. Further, the output terminal Tout1 becomes substantially the ground potential GND through the transistor P8.
本実施形態において、入力端子Ｔｉｎの電位が電源電位ＶＣＣより高いＶＣＣＨとなった場合、トランジスタＰ９を介してノードＮＰ９の電位はＶＣＣＨとなる。トランジスタＮ８を介して出力端子Ｔｏｕｔ１は、略電源電位ＶＣＣとなる。またトランジスタＰ８を介してノードＮＮ９も略電源電位ＶＣＣとなる。 In the present embodiment, when the potential of the input terminal Tin becomes VCCH higher than the power supply potential VCC, the potential of the node NP9 becomes VCCH via the transistor P9. The output terminal Tout1 becomes substantially the power supply potential VCC via the transistor N8. Further, the node NN9 also becomes substantially the power supply potential VCC via the transistor P8.
この状態においてトランジスタＮ８、Ｎ９、Ｐ８、Ｐ９に生じるゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、ＶＣＣ−ＧＮＤ、略ＶＣＣＨ−ＶＣＣＬ、略ＶＣＣＨ−ＶＣＣの何れかとなる。 In this state, the potential difference between the gate-source, the gate-drain, and the gate-back gate generated in the transistors N8, N9, P8, and P9 is any one of VCC-GND, approximately VCCH-VCCL, and approximately VCCH-VCC.
本実施形態でも第一の実施形態と同様に、例えばトランジスタＮ８、Ｎ９、トランジスタＰ８、Ｐ９の耐圧を４Ｖとし、ＶＣＣを３Ｖ、ＶＣＣＬ＝１．５Ｖ、ＶＣＣＨを５Ｖ、ＧＮＤＬを−２Ｖ、ＧＮＤを０Ｖとした場合、各トランジスタに耐圧以上の電圧が印加されることはない。 In this embodiment, as in the first embodiment, for example, the withstand voltages of the transistors N8 and N9 and the transistors P8 and P9 are 4V, VCC is 3V, VCCL = 1.5V, VCCH is 5V, GNDL is -2V, and GND is When 0 V is set, a voltage higher than the withstand voltage is not applied to each transistor.
また、入力端子Ｔｉｎの電位が接地電位ＧＮＤより低いＧＮＤＬとなった場合、トランジスタＮ９を介してノードＮＮ９の電位はＧＮＤＬとなり、トランジスタＰ８を介して出力端子Ｔｏｕｔ１は、略接地電位ＧＮＤとなる。またノードＮＰ９の電位も、トランジスタＮ８を介し略接地電位ＧＮＤとなる。 When the potential of the input terminal Tin becomes GNDL lower than the ground potential GND, the potential of the node NN9 becomes GNDL via the transistor N9, and the output terminal Tout1 becomes substantially the ground potential GND via the transistor P8. Further, the potential of the node NP9 also becomes substantially the ground potential GND through the transistor N8.
この状態においてトランジスタＮ８、Ｎ９、Ｐ８、Ｐ９に生じるゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、ＶＣＣ−ＧＮＤ、略ＶＣＣＬ−ＧＮＤＬの何れかとなる。よって各トランジスタに耐圧以上の電圧が印加されることはない。 In this state, the potential difference between the gate-source, the gate-drain, and the gate-back gate generated in the transistors N8, N9, P8, and P9 is VCC-GND or substantially VCCL-GNDL. Therefore, no voltage exceeding the withstand voltage is applied to each transistor.
尚本実施形態の回路３１０の出力端子Ｔｏｕｔ１の電位は、トランジスタＮ８、Ｐ８のスレッショルド電圧により、略電源電位ＶＣＣ、接地電位ＧＮＤとなるため、電源電位ＶＣＣと接地電位ＧＮＤ間の十分な振幅を得られない。
Note that the potential of the output terminal Tout1 of the
そこで、本実施形態の入力回路３００は、回路３１０の出力単位Ｔｏｕｔ１を入力端子Ｔｉｎ１とした回路３２０を有する。回路３２０は、インバータ３２１、３２２を有する。
Therefore, the
回路３２０では、インバータ３２１の入力とインバータ３２２の出力を入力端子Ｔｉｎ１とし、インバータ３２１の出力とインバータ３２２の入力を共通に接続して出力端子ｔｏｕｔ２とし、出力信号を出力する。
In the
本実施形態の入力回路３００は、回路３２０を有することで、十分な振幅を持った入力回路とすることができる。
By including the
また本実施形態の図１０で説明した入力回路３００のノードＮＰ０と図９に示す出力回路１００のノードＮＰ０とを接続し、図１０で示す入力回路３００のノードＮＮ０と図９の出力回路１００のノードＮＮ０を接続することで、図２に示すタイプの入出力回路を実現することができる。尚このとき、図９のＩＮ端子、ＯＥＢ端子が図２のＩＮ端子、ＯＥＢ端子に対応し、図２の入出力端子は図９の出力端子Ｔｏｕｔ、図１０の入力端子Ｔｉｎに対応し、図２のＯＵＴ端子は図１０の出力端子Ｔｏｕｔ２に対応する。
10 is connected to the node NP0 of the
（第三の実施形態）
以下に図面を参照して本発明の第三の実施形態について説明する。本発明の第三の実施形態では、第一の実施形態で説明した出力回路を変形した形態について説明する。以下の第三の実施形態の説明では、第一の実施形態との相違点のついてのみ説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
(Third embodiment)
A third embodiment of the present invention will be described below with reference to the drawings. In the third embodiment of the present invention, a modified form of the output circuit described in the first embodiment will be described. In the following description of the third embodiment, only differences from the first embodiment will be described, and those having the same functional configuration as the first embodiment will be used in the description of the first embodiment. The same reference numerals as those used are assigned, and the description thereof is omitted.
図１１は、第三の実施形態の出力回路を説明する図である。図１１に示すトレラント回路２００Ａは、第一の実施形態の出力回路１００の有するトレラント回路２００を変形した例である。
FIG. 11 is a diagram illustrating an output circuit according to the third embodiment. A
本実施形態のトレラント回路２００Ａでは、リーク電流防止回路２２０Ａ、２３０Ａを有する。本実施形態のリーク電流防止回路２２０Ａでは、ノードＮＰ４を電源電圧と接続した点が第一の実施形態と相違する。また本実施形態のリーク電流防止回路２３０Ａでは、ノードＮＮ４を接地させた点のみ第一の実施形態のトレラント回路２００と異なる。本実施形態のトレラント回路２００Ａの動作は第一の実施形態のトレラント回路２００と同様である。すなわち本実施形態のトレラント回路２００Ａは、図９に示すインバータ１１０、ＮＡＮＤ回路１２０、ＮＯＲ回路１３０と同様の回路と組み合わせて出力回路とすることができる。
The
また図１１に示す本実施形態のトレラント回路２００ＡのノードＮＰ０と図９のノードＮＰ０を接続し、図１１に示すトレラント回路２００ＡのノードＮＮ０と図９のノードＮＮ０とを接続することで、例えば図３に示すタイプの入力回路を構成することができる。
Further, by connecting the node NP0 of the
尚このとき、図３の入力端子が図１１の出力端子Ｔｏｕｔ、図１０の入力端子Ｔｉｎに対応し、図３のＯＵＴ端子が図１０の出力端子Ｔｏｕｔ２に対応する。 3 corresponds to the output terminal Tout in FIG. 11 and the input terminal Tin in FIG. 10, and the OUT terminal in FIG. 3 corresponds to the output terminal Tout2 in FIG.
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。 As mentioned above, although this invention has been demonstrated based on each embodiment, this invention is not limited to the requirements shown in the said embodiment. With respect to these points, the gist of the present invention can be changed without departing from the scope of the present invention, and can be appropriately determined according to the application form.
１００ 出力回路
２００、２００Ａ トレラント回路
３００ 入力回路
100
Claims (6)
当該出力回路から前記出力端子への電流の流れ出しを防止する第二のリーク電流防止回路と、
前記出力端子に当該出力回路の電源電圧よりも高い電圧が印加されたとき、前記第一のリーク電圧防止回路を動作させ、前記出力端子に接地電圧よりも低い電圧が印加されたとき、前記第二のリーク電流防止回路を動作させる選択回路と、を有する出力回路。 A first leakage current prevention circuit for preventing a current from flowing from the output terminal to the output circuit;
A second leakage current prevention circuit for preventing a current from flowing from the output circuit to the output terminal;
When a voltage higher than the power supply voltage of the output circuit is applied to the output terminal, the first leakage voltage prevention circuit is operated, and when a voltage lower than a ground voltage is applied to the output terminal, the first And a selection circuit for operating the second leakage current prevention circuit.
Ｎチャンネル型トランジスタと、Ｐチャンネル型トランジスタとにより構成され、
前記Ｎチャンネル型トランジスタのドレインと前記Ｐチャンネル型トランジスタのソースとが前記出力端子と接続され、
前記Ｎチャンネル型トランジスタのゲートと前記Ｐチャンネル型トランジスタのゲートとに前記電源電圧の中間の電圧が供給されている請求項１記載の出力回路。 The selection circuit includes:
It is composed of an N channel transistor and a P channel transistor,
A drain of the N-channel transistor and a source of the P-channel transistor are connected to the output terminal;
2. The output circuit according to claim 1, wherein an intermediate voltage of the power supply voltage is supplied to a gate of the N-channel transistor and a gate of the P-channel transistor.
当該入力回路から前記入力端子への電流の流れ出しを防止する第四のリーク電流防止回路と、を有する入力回路。 A third leakage current prevention circuit for preventing a current from flowing from the input terminal to the input circuit;
An input circuit comprising: a fourth leakage current prevention circuit for preventing current from flowing out from the input circuit to the input terminal;
Ｎチャンネル型トランジスタと、Ｐチャンネル型トランジスタとにより構成され、
前記Ｐチャンネル型トランジスタのドレインと前記Ｎチャンネル型トランジスタのソースとが接続され、前記Ｐチャンネル型トランジスタのソースが前記入力端子と接続され、
ゲートに当該入力回路の電源電圧の中間の電圧が供給されており、
前記第四のリーク電流防止回路は、
Ｐチャンネル型トランジスタと、Ｎチャンネル型トランジスタとにより構成され、
前記Ｎチャンネル型トランジスタのドレインと前記Ｐチャンネル型トランジスタのソースとが接続され、前記Ｎチャンネル型トランジスタのソースが前記入力端子と接続され、
ゲートに前記電源電圧の中間の電圧が供給されている請求項３記載の入力回路。 The third leakage current prevention circuit includes:
It is composed of an N channel transistor and a P channel transistor,
A drain of the P-channel transistor and a source of the N-channel transistor are connected; a source of the P-channel transistor is connected to the input terminal;
An intermediate voltage of the power supply voltage of the input circuit is supplied to the gate,
The fourth leakage current prevention circuit includes:
It is composed of a P-channel transistor and an N-channel transistor,
A drain of the N-channel transistor and a source of the P-channel transistor are connected; a source of the N-channel transistor is connected to the input terminal;
4. An input circuit according to claim 3, wherein an intermediate voltage of the power supply voltage is supplied to the gate.
前記第一のインバータの入力端子は、前記第二のインバータの出力端子と接続されており、
前記第一のインバータの出力端子は、前記第二のインバータの入力端子と接続されており、
前記入力回路の出力は、前記第一のインバータの入力端子へ供給され、前記第一及び前記第二のインバータを介して出力される入力回路。 The input circuit according to claim 3 or 4 further includes a first inverter and a second inverter,
The input terminal of the first inverter is connected to the output terminal of the second inverter,
The output terminal of the first inverter is connected to the input terminal of the second inverter,
The output of the input circuit is supplied to the input terminal of the first inverter, and is output via the first and second inverters.
請求項３ないし５の何れか一項に記載の入力回路と、を有する入出力回路。 An output circuit according to claim 1 or 2,
An input / output circuit comprising: the input circuit according to claim 3.
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