JP2011155198A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に用いられる強誘電体キャパシタに関する。 The present invention relates to a ferroelectric capacitor used in a semiconductor device.
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の高集積化、微細化に伴い、強誘電体メモリが備える強誘電体キャパシタを、精度良く作製することが困難になってきている。 As the ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) is highly integrated and miniaturized, it has become difficult to accurately manufacture a ferroelectric capacitor included in the ferroelectric memory.
従来の強誘電体キャパシタの基本構造は、下部電極膜と、下部電極膜上に設けられた強誘電体膜と、強誘電体膜上に設けられた上部電極と、の積層で構成される（例えば、特許文献１参照）。 The basic structure of a conventional ferroelectric capacitor is composed of a laminate of a lower electrode film, a ferroelectric film provided on the lower electrode film, and an upper electrode provided on the ferroelectric film ( For example, see Patent Document 1).
特に、強誘電体キャパシタの特性は、ペロブスカイト結晶構造である強誘電体膜の結晶性に、大きく依存する。そのため、強誘電体膜の結晶性を向上させるために、それに適した下地膜を、強誘電体膜の下に配置される膜として選択する必要がある。従って、強誘電体膜の下に設けられる下部電極膜は、電極としての役割だけでなく、良好な結晶構造を有する強誘電体膜を形成するための下地膜としての役割をも求められているのである。そこで、このような両方の役割を担うことのできる強誘電体キャパシタの下部電極として、Ｐｔ、Ｉｒ等の貴金属薄膜が、用いられている。 In particular, the characteristics of the ferroelectric capacitor greatly depend on the crystallinity of the ferroelectric film having a perovskite crystal structure. Therefore, in order to improve the crystallinity of the ferroelectric film, it is necessary to select a suitable base film as a film disposed under the ferroelectric film. Accordingly, the lower electrode film provided under the ferroelectric film is required not only to function as an electrode but also as a base film for forming a ferroelectric film having a good crystal structure. It is. Therefore, noble metal thin films such as Pt and Ir are used as the lower electrode of the ferroelectric capacitor that can play both of these roles.
しかしながら、これらの貴金属薄膜は、揮発しにくい性質を有するため、これらの貴金属薄膜に対して、ＲＩＥ（Reactive Ion Etching）加工を行うことが難しく、強誘電体キャパシタ構造を形成するために、下部電極、強誘電体膜、及び、上部電極で構成された積層に対して、ＲＩＥ加工を行うと、強誘電体キャパシタが、下部電極から上部電極に向かって窄まっていくような、テーパー形状を持つものとして形成されてしまう。 However, since these noble metal thin films have the property of hardly volatilizing, it is difficult to perform RIE (Reactive Ion Etching) processing on these noble metal thin films, and in order to form a ferroelectric capacitor structure, the lower electrode When a RIE process is performed on a stack composed of a ferroelectric film and an upper electrode, the ferroelectric capacitor has a tapered shape that narrows from the lower electrode toward the upper electrode. It will be formed as a thing.
従って、強誘電体キャパシタが、上記のようなテーパー形状になってしまうと、先に説明したような構造を有するキャパシタの容量は、下部電極と上部電極との両方で挟まれた、強誘電体膜の面積によって決まるため、上部電極よりも面積の広い強誘電体膜には、キャパシタの容量として関与することのない強誘電体膜の部分が、存在してしまう。そして、この傾向は、強誘電体メモリの微細化に伴って、顕著となる。言い換えると、強誘電体キャパシタを微細化することに伴って、キャパシタの容量として関与することのない強誘電体膜の部分の面積が大きくなるのである。 Therefore, when the ferroelectric capacitor has a tapered shape as described above, the capacitance of the capacitor having the structure as described above is a ferroelectric substance sandwiched between both the lower electrode and the upper electrode. Since it is determined by the area of the film, there exists a portion of the ferroelectric film that is not involved in the capacitance of the capacitor in the ferroelectric film having a larger area than the upper electrode. This tendency becomes conspicuous with the miniaturization of the ferroelectric memory. In other words, as the ferroelectric capacitor is miniaturized, the area of the portion of the ferroelectric film that does not contribute to the capacitance of the capacitor increases.
また、このようなＲＩＥ加工を、強誘電体キャパシタの積層に対して行うことにより、強誘電体膜への水素等の不純物の混入や、強誘電体膜へのダメージ等が生じ、強誘電体キャパシタの特性を劣化させることとなる。 In addition, when such RIE processing is performed on the ferroelectric capacitor stack, impurities such as hydrogen are mixed into the ferroelectric film, or the ferroelectric film is damaged. The characteristics of the capacitor will be deteriorated.
本発明は、上記事情を考慮してなされたものであり、強誘電体キャパシタの高集積化を図り、且つ、強誘電体キャパシタの特性を向上させることができる、強誘電体キャパシタ構造を提供するものである。 The present invention has been made in view of the above circumstances, and provides a ferroelectric capacitor structure capable of achieving high integration of a ferroelectric capacitor and improving the characteristics of the ferroelectric capacitor. Is.
本発明の一態様にかかる強誘電体キャパシタは、強誘電体膜を優先配向に成長させるための下地膜と、前記下地膜の上に形成された前記強誘電体膜と、前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、前記強誘電体膜に電圧を印加するための、一対の電極と、を備える。 A ferroelectric capacitor according to an aspect of the present invention includes a base film for growing a ferroelectric film in a preferential orientation, the ferroelectric film formed on the base film, and the ferroelectric film And a pair of electrodes for applying a voltage to the ferroelectric film formed at predetermined intervals along the first direction.
本発明の他の一態様にかかる強誘電体キャパシタ装置は、複数の強誘電体キャパシタを備える強誘電体キャパシタ装置であって、強誘電体膜を優先配向に成長させるための下地膜と、前記下地膜の上に形成された前記強誘電体膜と、前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、複数の電極と、を備え、前記各強誘電体キャパシタは、前記複数の電極のうちの前記第１の方向に沿って隣り合う２つの前記電極と、前記２つの電極に挟まれた部分強誘電体膜と、により構成されている。 A ferroelectric capacitor device according to another aspect of the present invention is a ferroelectric capacitor device including a plurality of ferroelectric capacitors, and a base film for growing a ferroelectric film in a preferential orientation; Each of the ferroelectric films, comprising: the ferroelectric film formed on a base film; and a plurality of electrodes formed at predetermined intervals along a first direction on the upper surface of the ferroelectric film. The capacitor includes two electrodes adjacent to each other in the first direction among the plurality of electrodes, and a partial ferroelectric film sandwiched between the two electrodes.
本発明の強誘電体キャパシタ構造は、強誘電体キャパシタの高集積化を図り、且つ、強誘電体キャパシタの特性を向上させることができる。 The ferroelectric capacitor structure of the present invention can achieve high integration of the ferroelectric capacitor and improve the characteristics of the ferroelectric capacitor.
以下の実施形態において、強誘電体メモリは、例えば、「ＴＣ並列ユニット直列接続型強誘電体メモリ」である。ＴＣ並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのことである。 In the following embodiments, the ferroelectric memory is, for example, “TC parallel unit serial connection type ferroelectric memory”. In the TC parallel unit series connection type ferroelectric memory, both ends of the capacitor (C) are respectively connected between the source and drain of the cell transistor (T), and this is used as a unit cell, and a plurality of the unit cells are connected in series. It is a ferroelectric memory.
以下、図面を参照して本発明にかかる実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。 Embodiments according to the present invention will be described below with reference to the drawings. However, the present invention is not limited to this embodiment.
まず、本発明にかかる第１の実施形態を説明する前に、本発明者が、本発明をなすに至った経緯について、簡単に説明する。 First, before describing the first embodiment according to the present invention, the background of how the present inventor has made the present invention will be briefly described.
先に述べたように、強誘電体メモリに対して、高集積化が強く求められている。当然、強誘電体メモリの高集積化することは、強誘電体メモリの備える複数の強誘電体キャパシタの特性を良好なものとして維持しつつ、行われる必要がある。それに対して、本発明者は、強誘電体キャパシタの特性をさらに向上させ、且つ、強誘電体メモリを高集積化することができないものかと、考えていた。 As described above, high integration is strongly demanded for the ferroelectric memory. Naturally, high integration of the ferroelectric memory needs to be performed while maintaining the characteristics of the plurality of ferroelectric capacitors included in the ferroelectric memory as good. On the other hand, the present inventor thought that the characteristics of the ferroelectric capacitor could be further improved and that the ferroelectric memory could not be highly integrated.
そこで、本発明者は、強誘電体キャパシタ自体を微細化するとともに、強誘電体キャパシタを多段に積層することで、強誘電体メモリの高集積化を図ろうと考えた。 In view of this, the present inventor considered that the ferroelectric capacitors themselves should be miniaturized and the ferroelectric capacitors can be stacked in multiple stages to achieve high integration of the ferroelectric memory.
しかしながら、先に説明したように、従来の強誘電体キャパシタ構造においては、加工の難しい貴金属薄膜を下部電極として用いているため、さらなる微細化には限界があった。また、このような構造を持つ強誘電体キャパシタを多段に積層した構造を精度良く形成することも、困難であった。 However, as described above, in the conventional ferroelectric capacitor structure, since a difficult-to-process noble metal thin film is used as the lower electrode, there is a limit to further miniaturization. Also, it has been difficult to accurately form a structure in which ferroelectric capacitors having such a structure are stacked in multiple stages.
さらに、従来の強誘電体キャパシタ構造においては、強誘電体キャパシタの特性の向上には、限界があった。以下に、その理由について、説明する。 Furthermore, in the conventional ferroelectric capacitor structure, there has been a limit to improving the characteristics of the ferroelectric capacitor. The reason will be described below.
強誘電体キャパシタの特性を向上させるためには、キャパシタとして機能する強誘電体膜の結晶性を良好なものとする必要がある。従って、例えば、強誘電体膜は、強誘電体膜の理想的な結晶構造における格子定数と、できるだけ近い値の格子定数を持つ材料で形成された下地膜の上に、堆積されることとなる。そして、強誘電体膜は、この下地膜の結晶構造から影響を受けつつ、優先配向に成長することで、良好な結晶性を有することとなるのである。ここで、優先配向に成長するとは、強誘電体膜が、下地膜の結晶構造から影響を受けながら結晶成長することで、特定の結晶配向を優先的に持った結晶構造のものとして、形成されることを意味します。 In order to improve the characteristics of the ferroelectric capacitor, it is necessary to improve the crystallinity of the ferroelectric film functioning as a capacitor. Therefore, for example, the ferroelectric film is deposited on the base film formed of a material having a lattice constant having a value as close as possible to the lattice constant in the ideal crystal structure of the ferroelectric film. . The ferroelectric film has good crystallinity by growing in the preferential orientation while being influenced by the crystal structure of the base film. Here, growing in the preferred orientation means that the ferroelectric film is grown as a crystal structure having a specific crystal orientation preferentially by growing while being influenced by the crystal structure of the underlying film. Means that
しかしながら、従来の強誘電体キャパシタ構造は、先に説明したように、強誘電体膜を電極で挟んだサンドウィッチ構造であるために、下地膜には、強誘電体膜の結晶性を良好なものとするための下地膜としての役割だけでなく、電極膜としての役割をも求められることとなる。すなわち、下地膜は、このような両方の役割を果すことができる材料から、選択される。従って、従来の強誘電体キャパシタ構造においては、強誘電体膜の結晶性を良好なものとすることに最も適した材料から、下地膜を形成することは難しく、そのため、強誘電体膜の結晶性を犠牲にしていたのである。 However, since the conventional ferroelectric capacitor structure is a sandwich structure in which the ferroelectric film is sandwiched between electrodes as described above, the underlying film has good crystallinity of the ferroelectric film. Therefore, not only a role as a base film for achieving the above, but also a role as an electrode film is required. That is, the base film is selected from materials that can play both of these roles. Therefore, in the conventional ferroelectric capacitor structure, it is difficult to form a base film from a material most suitable for improving the crystallinity of the ferroelectric film. He had sacrificed sex.
このように、従来の強誘電体キャパシタ構造においては、強誘電体膜の結晶性の向上には限界があり、従って、強誘電体膜の特性の向上に、限界があるのである。 Thus, in the conventional ferroelectric capacitor structure, there is a limit in improving the crystallinity of the ferroelectric film, and therefore there is a limit in improving the characteristics of the ferroelectric film.
上記のことを踏まえて、本発明者は、強誘電体キャパシタの特性をさらに向上させ、且つ、強誘電体メモリの高集積化を図るためには、強誘電体キャパシタの構造を、従来からの構造とは異なるものにする必要があると、考えていた。特に、本発明者は、強誘電体膜の結晶性の向上に最も適した下地膜を用いることを可能にするために、下地膜と電極膜とを、別に形成することができる、強誘電体キャパシタ構造が必要であると、考えていた。 Based on the above, the present inventor has made a conventional structure of a ferroelectric capacitor in order to further improve the characteristics of the ferroelectric capacitor and to achieve high integration of the ferroelectric memory. I thought it needed to be different from the structure. In particular, the inventor can use a base film most suitable for improving the crystallinity of the ferroelectric film, and can separately form the base film and the electrode film. I thought that a capacitor structure was necessary.
また、本発明者は、強誘電体膜の結晶性をさらに向上させるために、強誘電体膜を、できるだけ広い面積を持ったものとして、下地膜の上に堆積したいと、考えていた。さらに、本発明者は、ＲＩＥ等の加工をすることによって強誘電体膜の結晶性を悪化させることを避けるために、強誘電体膜に対して、ＲＩＥ加工をなるべく行う必要のない、強誘電体キャパシタ構造が、好ましいと考えていた。本発明者は、特に、ＲＩＥ加工によって、電極に挟まれた強誘電体膜の部分の結晶性を悪化させることを避けたいと、考えていた。 In addition, the present inventor wanted to deposit the ferroelectric film on the base film as much as possible in order to further improve the crystallinity of the ferroelectric film. Furthermore, the present inventor does not need to perform RIE processing on the ferroelectric film as much as possible in order to avoid deteriorating the crystallinity of the ferroelectric film by processing such as RIE. A body capacitor structure was considered preferred. The present inventor particularly wanted to avoid deteriorating the crystallinity of the portion of the ferroelectric film sandwiched between the electrodes by RIE processing.
このような本発明者の考えに基づいて、本発明者は、以下のような構造を持つ強誘電体キャパシタを、発明するに至ったのである。 Based on such an idea of the present inventor, the present inventor has invented a ferroelectric capacitor having the following structure.
本発明にかかる強誘電体キャパシタの構造は、従来の強誘電体キャパシタの構造のような、一対の電極が強誘電体膜を強誘電体膜の上下から挟み込むように設けられているサンドウィッチ構造を持つものではなく、強誘電体膜を、優先配向に、成長させるための下地膜の上に強誘電体膜を形成し、前記強誘電体膜の上面に、一対の電極が形成されたものである。 The structure of the ferroelectric capacitor according to the present invention is a sandwich structure in which a pair of electrodes are provided so as to sandwich the ferroelectric film from above and below the ferroelectric film, as in the structure of a conventional ferroelectric capacitor. A ferroelectric film is formed on a base film for growing a ferroelectric film in a preferential orientation, and a pair of electrodes are formed on the upper surface of the ferroelectric film. is there.
そして、本発明にかかる強誘電体キャパシタにおいて、強誘電体膜上に形成された一対の電極の間に、電圧を印加することで、一対の電極にはさまれた強誘電体膜の一部に電界を与え、強誘電体膜の一部を、横方向（強誘電体膜と水平な方向）に分極させる。このようにして強誘電体膜の一部に生じた残留分極を、キャパシタとして、利用するのである。 In the ferroelectric capacitor according to the present invention, by applying a voltage between the pair of electrodes formed on the ferroelectric film, a part of the ferroelectric film sandwiched between the pair of electrodes. An electric field is applied to the electrode to polarize a part of the ferroelectric film in a lateral direction (a direction parallel to the ferroelectric film). Thus, the residual polarization generated in a part of the ferroelectric film is used as a capacitor.
強誘電体キャパシタをこのような構造にすることで、最適な下地膜の上に強誘電体膜を積層することができることから、強誘電体膜の結晶性を高め、強誘電体キャパシタの特性をさらに良好なものとすることができる。また、電極膜に対してだけ、ＲＩＥ加工を施すため、加工が簡単であり、電極に挟まれた強誘電体膜の結晶性を悪化させることがない。さらに、その形成が簡単であることから、強誘電体キャパシタの微細化や、強誘電体キャパシタを精度良く多段に積層することを、可能にする。 By making a ferroelectric capacitor in such a structure, a ferroelectric film can be laminated on an optimum underlayer, so that the crystallinity of the ferroelectric film is improved and the characteristics of the ferroelectric capacitor are improved. It can be made even better. Further, since the RIE process is performed only on the electrode film, the process is simple, and the crystallinity of the ferroelectric film sandwiched between the electrodes is not deteriorated. Further, since the formation thereof is simple, it is possible to miniaturize the ferroelectric capacitor and to stack the ferroelectric capacitors in multiple stages with high accuracy.
また、このような強誘電体キャパシタ構造は、製造コストや製造時間を減らすことができ、以下に説明するような強誘電体キャパシタの抗電圧の制御を容易にすることを可能にする。 Further, such a ferroelectric capacitor structure can reduce the manufacturing cost and the manufacturing time, and makes it possible to easily control the coercive voltage of the ferroelectric capacitor as described below.
すなわち、従来の強誘電体キャパシタにおいては、その抗電圧の制御は、強誘電体膜の組成や膜厚を制御することによって行っていた。しかしながら、強誘電体膜の組成や膜厚を厳密に制御することは、微細な強誘電体キャパシタにおいては、難しいことである。しかし、本発明にかかる強誘電体キャパシタの構造は、強誘電体膜の上に一対の電極を形成していることから、キャパシタの抗電圧を、一対の電極の間隔によって制御することが可能である。従って、抗電圧を制御することができる幅が限定されることなく、電極膜を加工することだけで、抗電圧を精密に制御することが容易となる。 That is, in the conventional ferroelectric capacitor, the coercive voltage is controlled by controlling the composition and film thickness of the ferroelectric film. However, strictly controlling the composition and film thickness of the ferroelectric film is difficult in a fine ferroelectric capacitor. However, in the ferroelectric capacitor structure according to the present invention, since the pair of electrodes are formed on the ferroelectric film, the coercive voltage of the capacitor can be controlled by the distance between the pair of electrodes. is there. Therefore, the width over which the coercive voltage can be controlled is not limited, and it is easy to precisely control the coercive voltage only by processing the electrode film.
次に、本発明の第１の実施形態を説明する。 Next, a first embodiment of the present invention will be described.
（第１の実施形態）
第１の実施形態の強誘電体メモリについて、図１及び図２を用いて説明する。ただし、本発明は、強誘電体メモリに限定されるものではなく、他の半導体装置にも用いることができる。
(First embodiment)
The ferroelectric memory according to the first embodiment will be described with reference to FIGS. However, the present invention is not limited to the ferroelectric memory, and can be used for other semiconductor devices.
図１は、本実施形態の強誘電体メモリ１の平面図である。また、図２は、本実施形態の強誘電体メモリ１の断面図である。詳細には、図２は、図１中に示されるａ−ａ´、ｂ−ｂ´、ｃ−ｃ´で切断した場合の強誘電体メモリ１の各断面図を示す。
FIG. 1 is a plan view of a
図１からわかるように、強誘電体メモリ１において、強誘電体膜２２の上に、図１中の横方向（第２の方向）に沿って、所定の間隔で、各電極膜（電極）２３が形成されている。各電極膜２３は、電極膜２３とセルトランジスタ（トランジスタ）とを電気的に接続するためのコンタクト５を、備えている。
As can be seen from FIG. 1, in the
さらに、横方向に一列に並んだ複数の電極膜２３を、電極膜列２４とすると、強誘電体膜２２の上に、複数の電極膜列２４が互いに平行になるように、形成されている。図１中の縦方向（第１の方向）に隣り合う２つの電極膜列２４において、一方の電極膜列２４と他方の電極膜列２４とは、横方向に位相がずれた位置関係で配置されている。なお、縦方向に隣り合う２つの電極膜列２４において、一方の電極膜列２４と他方の電極膜列２４とは、位相が同じになるような位置関係で配置しても良い。
Furthermore, when the plurality of
各強誘電体キャパシタ２は、図１中の縦方向（第１の方向）に隣り合う２つの電極膜２３と、２つの電極膜２３に挟まれた強誘電体膜２２の一部（部分強誘電体膜）により、構成されている。従って、縦方向に隣り合う２つの電極膜２３に挟まれた強誘電体膜２２の一部は、例えば、図１中の矢印に示されるように分極される。
Each
さらに、各電極膜２３は、各電極膜２３を挟みこむように縦方向に隣り合う２つの強誘電体キャパシタ２に、共通に用いられている。なお、各強誘電体キャパシタ２は、図１で示されるような共通の電極膜２３ではなく、それぞれが別個に、電極膜２３を備えても良い。
Further, each
また、横方向に隣り合う強誘電体キャパシタ２の間に、詳細には、各電極膜列２４における横方向に隣り合う各電極膜２３の間に、干渉を防ぐための素子分離用溝４が形成されている。なお、この素子分離用溝４は、図１に示されるような位置に限られるものではなく、例えば、各強誘電体キャパシタ２を取り囲むように形成するといった、必要に応じて適切な位置に形成しても良い。
Further, between the
第１の実施形態の強誘電体メモリ１は、その面積がなるべく小さくなるように、図１に示すような平面構成（レイアウト）をしているが、これに限られるものではない。なお、第１の実施形態の強誘電体キャパシタ構造は、形成が簡単な構造をしていることから、強誘電体メモリ１における平面構成上の制約が少なく、様々な平面構成を持つ強誘電体メモリ１を形成することが可能である。
The
次に、図２を用いて、本実施形態の強誘電体メモリの断面構造を、説明する。 Next, the cross-sectional structure of the ferroelectric memory according to the present embodiment will be described with reference to FIG.
詳細には、図２（ａ）は、図１中のａ−ａ´における断面であり、図２（ｂ）は、図１中のｂ−ｂ´における断面である。さらに、図２（ｃ）は、図１中のｃ−ｃ´における断面である。 Specifically, FIG. 2A is a cross section taken along the line aa ′ in FIG. 1, and FIG. 2B is a cross section taken along the line bb ′ in FIG. 1. Further, FIG. 2C is a cross-sectional view taken along line cc ′ in FIG.
図２（ａ）に示されるように、本実施形態の強誘電体メモリ１は、半導体基板１１と、半導体基板１１（ｐ型シリコン基板）上に設けられたセルトランジスタ（トランジスタ／回路素子）３と、セルトランジスタ３と半導体基板１１とを覆う層間絶縁膜１２と、層間絶縁膜１２上に設けられたシリコン酸化膜系絶縁膜１３と、シリコン酸化膜系絶縁膜１３上に設けられた強誘電体キャパシタ２と、強誘電体キャパシタ２を覆うように設けられた保護膜（図２では図示を省略）と、を備える。
As shown in FIG. 2A, the
詳細には、半導体基板１１は、ソース・ドレイン拡散領域３５が設けられている。
Specifically, the
また、半導体基板１１の上に形成されたセルトランジスタ３は、半導体基板１１上に設けられたゲート絶縁膜（シリコン酸化膜）３１と、ゲート絶縁膜３１上に設けられたゲート電極膜（ワード線）３２と、ゲート電極膜３２上に設けられたゲートキャップ膜（シリコン窒化膜）３３と、を備える。さらに、セルトランジスタ３は、これらのゲート絶縁膜３１とゲート電極膜３２とゲートキャップ膜３３との側壁を覆う、ゲート側壁膜（シリコン窒化膜）３４を備える。なお、ゲート電極３２は、例えば、ポリシリコンと、ＷＳｉ２膜と、からなるポリサイド膜から形成されることが好ましい。
The
次に、セルトランジスタ３と、半導体基板１１と、を覆うように、層間絶縁膜１２が設けられている。この層間絶縁膜１２は、詳しくは、シリコン窒化膜と、シリコン酸化膜と、を含む多層の積層膜で構成されている。
Next, an
そして、強誘電体キャパシタ２は、シリコン酸化膜系絶縁膜１３上に設けられた下地膜２１と、下地膜２１上に設けられた強誘電体膜２２と、強誘電体膜２２の同一面上に設けられた電極膜２３と、を備える。
The
また、このシリコン酸化膜系絶縁膜１３上に設けられた下地膜２１は、例えば、ペロブスカイト結晶構造といった結晶構造を有する強誘電体膜２２を形成するために最適な材料から選択される。従って、下地膜２１の条件としては、例えば、強誘電体膜の有する格子定数と、近い値を持つ格子定数を有する材料であることが求められる。そこで、下地膜２１は、例えば、絶縁性酸化膜である、ＳＴＯ（ＳｒＴｉＯ３）、ＭｇＯ、Ａｌ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５等から選択された材料から形成される。これらの材料で形成された下地膜２１は、例えばペロブスカイト結晶構造といった、所望の結晶構造を有する強誘電体膜の下地膜としては、最適なものであり、さらに詳細には、従来の強誘電体キャパシタにおいて用いられているＩｒ等の貴金属薄膜と比べて、下地膜として優れている。
Further, the
さらに、下地膜２１上に設けられた強誘電体膜２２は、先に説明したように、例えばペロブスカイト結晶構造といった、所望の結晶構造をなし、キャパシタとして利用することのできる残留分極を有するものである。強誘電体膜２２は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＳＢＴにＮｂを添加した材料、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）等の強誘電体材料や、様々な添加元素を加えたＰＺＴや、様々な添加元素を加えたＰＬＺＴのような強誘電体複合酸化物から形成することができる。
Further, as described above, the
そして、電極膜２３は、疲労耐性特性、リテンション特性、インプリント特性等の、強誘電体キャパシタの備える電極として必要な特性を確保するために、貴金属、貴金属酸化物、導電性酸化物等から形成することができる。詳細には、これらの電極膜２３は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３（ＳＲＯ）、ＬａＮｉＯ３（ＬＮＯ）、（Ｌａ，Ｓｒ）ＣｏＯ３、ＹＢＣＯ（ＹＢａ２Ｃｕ３ＯＸ）（超伝導体）、ＳＲＯとＩｒＯｘとの積層体、貴金属、貴金属酸化物、ペロブスカイト結晶構造に代表される導電性複合酸化物等から、形成することができる。特に、ＩｒＯ２は、層間絶縁膜形成等の際に生じる強誘電体膜のダメージを抑制することができるため、電極膜２３の材料としては、好ましい。
The
さらに、各電極膜２３の間隔の距離は、詳細には、各強誘電体キャパシタ２が備える一対の電極の間隔の距離は、強誘電体キャパシタ２の抗電圧を所望の値とするように、選択される。
Further, the distance between the
そして、この強誘電体キャパシタ２を覆うように、詳細には、強誘電体膜２２と、電極膜２３と、を覆うように、保護膜が設けられる。この保護膜は、例えば、アルミナ（Ａｌ２Ｏ３）、シリコン酸化膜、チタニア（ＴｉＯｘ）、シリコン窒化膜（ＳｉＮ）等で形成する。もしくは、保護膜は、ＰＺＴ、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）等で形成することができる。この保護膜を、強誘電体キャパシタ２を覆うように形成することによって、還元性のある水素が強誘電体膜２２の内部への混入することを防ぐことができ、強誘電体膜２２の特性の劣化、特に、強誘電体膜２２の分極特性の劣化を抑制することができる。
In detail, a protective film is provided so as to cover the
次に、図２（ｂ）、（ｃ）に示される本実施形態の強誘電体メモリ１の断面について、簡単に説明する。これらの図からもわかるように、先に説明した本実施形態の強誘電体メモリ１は、さらに、セルトランジスタ３と電極膜２３とを電気的に接続するために、半導体基板１１から、層間絶縁膜１２とシリコン酸化膜系絶縁膜１３と強誘電体膜２２とを貫き、電極膜２３に至る、コンタクト５と、隣接する各強誘電体キャパシタ２の間の干渉を防ぐために、強誘電体膜２２に形成された素子分離用溝４と、を備えている。
Next, a cross section of the
以上の構造のものとして形成された強誘電体キャパシタ２は、強誘電体キャパシタ２の備える一対の電極膜（電極）２３に、電圧を印加することによって、一対の電極膜２３に挟まれた強誘電体膜２２の一部に電界が与えられる。そして、この電界によって、一対の電極膜２３に挟まれた強誘電体膜２２の一部は、例えば、図１及び図２（ａ）中の矢印をとして示されるような、強誘電体膜２２と水平な方向に分極する。このようにして得られた強誘電体膜２２の一部に生じた残留分極を、キャパシタとして利用するのである。
The
次に、上記のような構造を有する第１の実施形態にかかる強誘電体メモリ１の作成方法について、説明する。
Next, a method for producing the
まず、従来の強誘電体メモリの製造方法と同様に、半導体基板１１の上に、複数のセルトランジスタ３を形成し、セルトランジスタ３と半導体基板１１とを覆うように、層間絶縁膜１２を堆積する。
First, a plurality of
そして、層間絶縁膜１２上に、シリコン酸化膜系絶縁膜１３と、下地膜２１と、を堆積する。シリコン酸化膜系絶縁膜１３と下地膜２１と、の堆積方法は、スパッタ、溶液法、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）等のいずれを用いても良い。好ましくは、下地膜２１の堆積方法は、下地膜２１が、強誘電体膜２２の材質等に従って、最適なものを選択する。
Then, a silicon
さらに、強誘電体膜２２を、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、又は、ゾルゲル法などを用いて、堆積する。好ましくは、強誘電体膜２２を、高温（例えば、６００℃）のＭＯＣＶＤを用いて、堆積する。
Further, the
次に、電極膜２３を堆積し、その電極膜２３の上に、ハードマスクの材料を堆積する。このハードマスクの材料に、フォトリソグラフィと、ＲＩＥ加工と、を用いて、強誘電体キャパシタ２の備える電極の形状に対応するような、パターンを設けて、ハードマスクを形成する。この際のＲＩＥ加工は、ＣＨＦ３、ＣＦ４などのハロゲン系のガスを用いて、室温において行われる。
Next, an
そして、パターンが設けられたハードマスクを用いて、電極膜２３に対して、ＲＩＥ加工を行う。例えば、電極膜２３をＩｒＯ２膜で形成した場合、電極膜２３に対して行うＲＩＥ加工は、Ｃｌ２、Ｏ２、Ａｒなどの混合ガスの雰囲気中において、２５０から４００℃の温度で、行われることとなる。
Then, RIE processing is performed on the
さらに、強誘電体膜２２上に、電極膜２３を形成し、強誘電体膜２２に、ＲＩＥ加工を用いて素子分離用溝４を形成した後、電極膜２３と、強誘電体膜２２と、を覆うように、保護膜を堆積する。
Further, an
このようにして、第１の実施形態にかかる強誘電体メモリ１は、形成される。
In this manner, the
そして、本発明者は、上記のような構造を持つ強誘電体キャパシタに対して特性評価を行った。この評価においては、強誘電体キャパシタの備える各電極の面積を０．５μｍ×０．５μｍとした。この強誘電体キャパシタの分極量は、約３０μＣ／ｃｍ２以上である。この分極量の値は、通常の強誘電体メモリの使用における、疲労、リテンション特性、インプリント特性等を考慮したとしても、充分に大きい値である。 Then, the inventor performed characteristic evaluation on the ferroelectric capacitor having the above structure. In this evaluation, the area of each electrode included in the ferroelectric capacitor was set to 0.5 μm × 0.5 μm. The polarization amount of this ferroelectric capacitor is about 30 μC / cm 2 or more. The value of this polarization amount is a sufficiently large value even when fatigue, retention characteristics, imprint characteristics, etc. are taken into consideration in the use of a normal ferroelectric memory.
また、次に、本発明者は、上記のような構造を持つ強誘電体キャパシタの疲労特性を、半導体基板上に、複数の強誘電体キャパシタによる、強誘電体キャパシタ・アレイを形成したテストパターンを用いて、評価した。以下において、１サイクルは、書込み／消去（Ｗ／Ｅ）の１回の実行を意味する。 Next, the present inventor has shown that the fatigue characteristics of the ferroelectric capacitor having the above structure is a test pattern in which a ferroelectric capacitor array is formed by a plurality of ferroelectric capacitors on a semiconductor substrate. And evaluated. In the following, one cycle means one execution of write / erase (W / E).
このテストパターンにおいて、強誘電体キャパシタの分極量は、１×１０１２サイクルまで変化することはなかった。さらに、リーク電流は、２．５Ｖ印加時で１０−７Ａ／ｃｍ２程度と、低いものであった。 In this test pattern, the polarization amount of the ferroelectric capacitor did not change until 1 × 10 12 cycles. Furthermore, the leakage current was as low as about 10 −7 A / cm 2 when 2.5 V was applied.
これらのことから、第１の実施形態の強誘電体メモリにおいては、強誘電体メモリの疲労特性などの信頼性の悪化や、リーク電流増加等の電気特性の劣化が、生じないことが確認された。 From these facts, it was confirmed that the ferroelectric memory of the first embodiment does not cause deterioration of reliability such as fatigue characteristics of the ferroelectric memory or deterioration of electrical characteristics such as increase of leakage current. It was.
（第２の実施形態）
次に、第２の実施形態を説明する。
(Second Embodiment)
Next, a second embodiment will be described.
第２の実施形態の強誘電体メモリの第１の実施形態との違いは、図１及び図３中の横方向（第２の方向）に隣り合う強誘電体キャパシタの間に、詳細には、横方向に隣り合う電極膜の間に、形成された、素子分離用溝の中に、素子分離絶縁膜が埋め込まれており、この素子分離絶縁膜は、強誘電体膜と主成分が同じアモルファス膜であることである。このようにすることで、強誘電体膜の結晶性を悪化させることを避けつつ、容易に素子分離絶縁膜を形成することができる。 The difference between the ferroelectric memory according to the second embodiment and the first embodiment is that the ferroelectric capacitors adjacent to each other in the lateral direction (second direction) in FIGS. The element isolation insulating film is embedded in the element isolation groove formed between the electrode films adjacent to each other in the lateral direction. The element isolation insulating film has the same main component as the ferroelectric film. It is an amorphous film. By doing so, it is possible to easily form the element isolation insulating film while avoiding deterioration of the crystallinity of the ferroelectric film.
この第２の実施形態を、図３及び図４を用いて説明する。 The second embodiment will be described with reference to FIGS.
本実施形態の強誘電体メモリ１の平面図は、図３に示される。本実施形態の強誘電体メモリ１の断面図は、図４で示され、詳細には、図３中のａ−ａ´における断面図は図４（ａ）であり、図３中のｂ−ｂ´のおける断面図は図４（ｂ）であり、図３中のｃ−ｃ´における断面図は図４（ｃ）である。
A plan view of the
図３及び図４からもわかるように、本実施形態の強誘電体メモリ１は、先に説明した第１の実施形態の強誘電体メモリと、以下の点で異なる。すなわち、本実施形態の強誘電体メモリ１において、図３中の横方向に隣り合う電極膜２３の間に形成された素子分離用溝４の中に、強誘電体膜２２と主成分が同じアモルファス膜である素子分離絶縁膜４１が埋め込まれている点である。その他については、第１の実施形態の強誘電体メモリと同じであるため、詳細な説明は省略する。
As can be seen from FIGS. 3 and 4, the
次に、本実施形態の強誘電体メモリ１の製造方法を説明する。
Next, a method for manufacturing the
第１の実施形態と同様に、まず、複数のセルトランジスタ３を半導体基板１１上に形成する。そして、複数のセルトランジスタ３の上と、半導体基板１１の上とに、層間絶縁膜１２を堆積する。さらに、層間絶縁膜１２上に、シリコン酸化膜系絶縁膜１３を堆積する。
Similar to the first embodiment, first, a plurality of
次に、シリコン酸化膜１３の上に、強誘電体膜２２の下地となる下地膜２１を堆積する。ここで用いられる下地膜２１として、第１の実施形態と同様に、例えば、ＳＴＯ、ＭｇＯ等を用いることができる。
Next, a
そして、図３中の横方向（第２の方向）に隣り合う電極膜２３の間にある、素子分離用溝４の形成予定領域にある、下地膜２１を除去する。詳細には、下地膜２１の上に、ハードマスクの材料を堆積し、フォトリソグラフィと、ＲＩＥ加工と、を用いて、このハードマスクの材料に、素子分離用溝４の形状に対応したパターンを形成する。次に、パターンが形成されたハードマスクを用いて、下地膜２１に対して、ＲＩＥ加工を行う。このようにすることで、素子分離用溝４の形成予定領域にある、下地膜２１のみを除去し、シリコン酸化膜系絶縁膜１３を露出させる。
Then, the
次に、下地膜２１と、露出したシリコン酸化膜系絶縁膜１３と、の上に、強誘電体膜２２を堆積する。強誘電体膜２２は、第１の実施形態と同様に、例えば、ＰＺＴ等の材料から形成される。
Next, a
この際、素子分離用溝４の形成予定領域中であって、露出されたシリコン酸化膜系絶縁膜１３の上に堆積された強誘電体膜２２は、結晶化が進まず、アモルファス膜４１が形成されることとなる。このアモルファス膜４１が素子分離絶縁膜となるのである。
At this time, the
一方、下地膜２１の上に堆積された強誘電体膜２２は結晶化し、例えば、ペロブスカイト結晶構造といった所定の結晶構造を有する、結晶性が高い、強誘電体膜２２となる。
On the other hand, the
この後、結晶化した強誘電体膜２２の上に、電極膜２３等を形成するが、第１の実施形態と同様であるため、説明は省略する。
Thereafter, an
本実施形態の強誘電体キャパシタ構造においては、上記のように強誘電体膜と素子分離絶縁膜とを形成することが可能になるため、強誘電体膜に対してＲＩＥ加工を施すことによる素子分離用溝を形成する必要がなくなり、強誘電体膜の結晶性を悪化させることを避けることができる。さらに、容易に素子分離絶縁膜を形成することができる。 In the ferroelectric capacitor structure of the present embodiment, since the ferroelectric film and the element isolation insulating film can be formed as described above, an element obtained by subjecting the ferroelectric film to RIE processing. It is not necessary to form a separation groove, and deterioration of the crystallinity of the ferroelectric film can be avoided. Furthermore, an element isolation insulating film can be easily formed.
（第３の実施形態）
次に、図５及び図６を用いて、第３の実施形態を説明する。
(Third embodiment)
Next, a third embodiment will be described with reference to FIGS.
図５は、第３の実施形態の強誘電体メモリ１を示す平面図であり、図６は、図５中のａ−ａ´における断面図である。
FIG. 5 is a plan view showing the
図５及び図６から明らかなように、本実施形態の強誘電体メモリ１は、先に説明した第１の実施形態の強誘電体メモリと、以下の点で異なる。すなわち、第１の実施形態の強誘電体キャパシタの上に、同じ強誘電体キャパシタを、さらに積層して、多段の強誘電体キャパシタを形成した点である。その他については、第１の実施形態の強誘電体メモリと同じであるため、詳細な説明は省略する。
As is apparent from FIGS. 5 and 6, the
この第３の実施形態の強誘電体メモリ１の製造方法は、第１の実施形態と同様に、強誘電体キャパシタ２を、１段目の強誘電体キャパシタとして形成する。次に、１段目の強誘電体キャパシタの上に、層間絶縁膜１２を介して、シリコン酸化膜系絶縁膜１３と、下地膜２１と、を堆積し、さらに、２段目の強誘電体キャパシタを第１の実施形態と同様に形成するために、強誘電体膜２２と、電極膜２３とを、堆積し、電極膜２３に対して、各強誘電体キャパシタ２が、一対の電極を備えるように、加工する。そして、保護膜を堆積する。この際、２段目の強誘電体キャパシタの備える電極膜２３とコンタクト５とが、１段目の強誘電体キャパシタの備える電極２３とコンタクト５とに、重なることのないように、１段目と２段目とをずらして形成する。
In the method of manufacturing the
このような工程を複数回にわたって繰り返すことで、複数の強誘電体キャパシタを積層し、例えば、図６の断面図に示されるような、多段の強誘電体キャパシタを備える強誘電体メモリ１を形成する。
By repeating such a process a plurality of times, a plurality of ferroelectric capacitors are stacked to form a
このように、本実施形態の強誘電体キャパシタの構造は、形成が簡単な構造をしていることから、多段の強誘電体キャパシタを備える、強誘電体メモリを、容易に形成することができる。 As described above, since the structure of the ferroelectric capacitor of the present embodiment has a simple structure, a ferroelectric memory including a multi-stage ferroelectric capacitor can be easily formed. .
本実施形態においても、第２の実施形態のように、素子分離用溝中の素子分離絶縁膜を、強誘電体膜と主成分が同じであるアモルファス膜とすることも、可能である。 Also in this embodiment, as in the second embodiment, the element isolation insulating film in the element isolation trench can be an amorphous film having the same main component as the ferroelectric film.
なお、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。 In addition, this invention is not limited to said each embodiment, Various forms other than these can be taken.
１ 強誘電体メモリ
２ 強誘電体キャパシタ
３ セルトランジスタ（トランジスタ／回路素子）
４ 素子分離用溝
５ コンタクト
１１ 基板（p型シリコン基板）
１２ 層間絶縁膜
１３ シリコン酸化膜系絶縁膜
２１ 下地膜
２２ 強誘電体膜
２３ 電極膜（電極）
２４ 電極膜列
３１ ゲート絶縁膜（シリコン酸化膜）
３２ ゲート電極膜（ワード線）
３３ ゲートキャップ膜（シリコン窒化膜）
３４ ゲート側壁膜
３５ ソース・ドレイン拡散領域（シリコン窒化膜）
４１ アモルファス膜
DESCRIPTION OF
4
12
24
32 Gate electrode film (word line)
33 Gate cap film (silicon nitride film)
34
41 Amorphous film
Claims (7)
前記下地膜の上に形成された前記強誘電体膜と、
前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、前記強誘電体膜に電圧を印加するための、一対の電極と、
を備えることを特徴とする強誘電体キャパシタ。 A base film for growing a ferroelectric film in a preferred orientation;
The ferroelectric film formed on the base film;
A pair of electrodes formed on the upper surface of the ferroelectric film at a predetermined interval along a first direction for applying a voltage to the ferroelectric film;
A ferroelectric capacitor comprising:
強誘電体膜を優先配向に成長させるための下地膜と、
前記下地膜の上に形成された前記強誘電体膜と、
前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、複数の電極と、を備え、
前記各強誘電体キャパシタは、前記複数の電極のうちの前記第１の方向に沿って隣り合う２つの前記電極と、前記２つの電極に挟まれた部分強誘電体膜と、により構成されている、
ことを特徴とする強誘電体キャパシタ装置。 A ferroelectric capacitor device comprising a plurality of ferroelectric capacitors,
A base film for growing a ferroelectric film in a preferred orientation;
The ferroelectric film formed on the base film;
A plurality of electrodes formed at predetermined intervals along the first direction on the upper surface of the ferroelectric film,
Each ferroelectric capacitor is composed of two electrodes adjacent to each other in the first direction among the plurality of electrodes, and a partial ferroelectric film sandwiched between the two electrodes. Yes,
A ferroelectric capacitor device.
前記第２の方向に沿って隣り合う前記強誘電体キャパシタの間に形成された、素子分離絶縁膜と、を備え、
前記素子分離絶縁膜は、前記強誘電体膜と主成分が同じアモルファス構造の膜である、
ことを特徴とする請求項４に記載の強誘電体キャパシタ装置。 A plurality of the ferroelectric capacitors formed at a predetermined interval along a second direction orthogonal to the first direction;
An element isolation insulating film formed between the ferroelectric capacitors adjacent to each other along the second direction,
The element isolation insulating film is an amorphous structure film having the same main component as the ferroelectric film.
The ferroelectric capacitor device according to claim 4.
ことを特徴とする請求項４又は５に記載の強誘電体キャパシタ装置。 At least one ferroelectric capacitor is provided on each ferroelectric capacitor,
The ferroelectric capacitor device according to claim 4 or 5, wherein
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|---|---|---|---|---|
| KR20160145811A (en) * | 2014-04-28 | 2016-12-20 | 마이크론 테크놀로지, 인크. | Ferroelectric memory and methods of forming the same |
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Cited By (4)
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|---|---|---|---|---|
| KR20160145811A (en) * | 2014-04-28 | 2016-12-20 | 마이크론 테크놀로지, 인크. | Ferroelectric memory and methods of forming the same |
| JP2017518632A (en) * | 2014-04-28 | 2017-07-06 | マイクロン テクノロジー， インク． | Ferroelectric memory and method for forming the same |
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