JP2011151518A - Semiconductor integrated circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To greatly reduce power supply noise such as power supply resonance noise by using a parasitic capacitance in a logical circuit block in a sleep state. <P>SOLUTION: A power supply noise measurement circuit 9 monitors a power supply voltage VDD, and outputs a control signal CON when the power supply voltage VDD becomes an arbitrary reference voltage or more, and a switch controller 8 discharges charge accumulated in a virtual reference potential VSSA, lowers/raises the reference potential VSSA and the potential of the power supply voltage VDD by controlling the switch 6 so as to accumulate charge in the virtual reference potential VSSA to cancel power supply resonance noise of the power supply voltage VDD when an arbitrary period later passes. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体集積回路装置における電源ノイズの低減技術に関し、特に、ＤＶＳ(Dynamic Voltage Scaling)などによって電源電圧の電圧レベルが任意に可変される半導体集積回路装置における電源ノイズの低減に有効な技術に関する。   The present invention relates to a technique for reducing power supply noise in a semiconductor integrated circuit device, and in particular, a technique effective for reducing power supply noise in a semiconductor integrated circuit device in which the voltage level of a power supply voltage is arbitrarily varied by DVS (Dynamic Voltage Scaling) or the like. About.

近年、モバイル機器等に用いられるシステムＬＳＩに代表される半導体集積回路装置においては、低消費電力化の要求が非常に強くなっている。この種の半導体集積回路装置の低消費電力化技術として、たとえば、ＤＶＳが知られている。   In recent years, in semiconductor integrated circuit devices typified by system LSIs used for mobile devices and the like, the demand for low power consumption has become very strong. For example, DVS is known as a technique for reducing the power consumption of this type of semiconductor integrated circuit device.

ＤＶＳは、プロセッサなどの回路ブロックの処理能力要求に応じてその回路ブロックの電圧を動的に可変にする技術である。   DVS is a technique for dynamically changing the voltage of a circuit block such as a processor according to the processing capability requirement of the circuit block.

また、この種の半導体集積回路装置における雑音低減技術としては、たとえば、オペアンプの負帰還によるミラー容量と仮想接地動作とをノイズ低減に利用するアクティブデカップリング(たとえば、非特許文献１参照)や静電容量を用いたデカップリング技術（たとえば、非特許文献２参照）などが知られている。   In addition, as a noise reduction technique in this type of semiconductor integrated circuit device, for example, active decoupling (for example, see Non-Patent Document 1) using static capacitance and a mirror capacitance by negative feedback of an operational amplifier for noise reduction is used. A decoupling technique using a capacitance (for example, see Non-Patent Document 2) is known.

Jie Gu; Harjani, R.; Kim, C.H., “Design and Implementation of Active Decoupling Capacitor Circuits for Power Supply Regulation in Digital ICs”, Very Large Scale Integration (VLSI) Systems, IEEE Transactions on Volume 17, Issue 2, Feb. 2009, PP. 292-301.Jie Gu; Harjani, R .; Kim, CH, “Design and Implementation of Active Decoupling Capacitor Circuits for Power Supply Regulation in Digital ICs”, Very Large Scale Integration (VLSI) Systems, IEEE Transactions on Volume 17, Issue 2, Feb. 2009, PP. 292-301. Xiongfei Meng; Saleh, R., “An Improved Active Decoupling Capacitor for “Hot-Spot” Supply Noise Reduction in ASIC Designs”, IEEE Journal of Solid-State Circuits (JSSC), Volume 44, Issue 2, PP. 584-593.Xiongfei Meng; Saleh, R., “An Improved Active Decoupling Capacitor for“ Hot-Spot ”Supply Noise Reduction in ASIC Designs”, IEEE Journal of Solid-State Circuits (JSSC), Volume 44, Issue 2, PP. 584-593 .

ところが、上記のようなＤＶＳによる半導体集積回路装置における電源電圧の可変技術では、次のような問題点があることが本発明者により見い出された。   However, the present inventors have found that there are the following problems in the technique for varying the power supply voltage in the semiconductor integrated circuit device using DVS as described above.

すなわち、ＤＶＳにより、任意の回路ブロックに供給する電源電圧を変化させた際、あるいは、回路ブロックをスリープ(休止)状態からアクティブ(動作)状態に変化させた際などに、該電源電圧にある周期の電源共振雑音が発生してしまい、回路ブロックの動作に影響を与えるだけでなく、場合によっては、デバイスを破壊してしまう恐れが生じてしまうという問題がある。   That is, when the power supply voltage supplied to an arbitrary circuit block is changed by DVS, or when the circuit block is changed from a sleep (pause) state to an active (operation) state, the period of the power supply voltage is set. Power supply resonance noise is generated, which not only affects the operation of the circuit block, but in some cases, the device may be destroyed.

また、回路ブロックが、スリープ状態から動作する際にも、急激な電流の変化などによる電源電圧のノイズが発生してしまい、そのノイズによって回路ブロックの動作に悪影響を与えてしまうことになる。   Further, even when the circuit block operates from the sleep state, noise of the power supply voltage due to a sudden change in current occurs, which adversely affects the operation of the circuit block.

本発明の目的は、スリープ状態の論理回路ブロックにおける寄生容量を用いることにより、電源共振雑音などの電源電圧に発生するノイズを大幅に低減することのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of significantly reducing noise generated in a power supply voltage such as power supply resonance noise by using a parasitic capacitance in a logic circuit block in a sleep state.

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、電源電圧が供給される第１の電源線と、該第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、該第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、第１の電源線と第２の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、第２の電源線と第３の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行うスイッチ部と、第１の電源線に供給される電源電圧の電圧レベルをモニタし、第１の電源線に供給される電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、該電源ノイズ測定部から出力される制御信号、および論理回路ブロックの動作状態を示す状態信号に基づいて、スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、電源ノイズ測定部は、第１の電源線に供給される電源電圧に電源共振雑音などの電源雑音や不所望な電源変動が発生した際に、制御信号を出力し、スイッチコントローラは、電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の論理回路ブロックに接続されているスイッチ部を動作させ、スリープ状態となっている論理回路ブロックに寄生する寄生容量を利用して電源共振雑音などの電源雑音や不所望な電位変動を抑制するものである。   The present invention includes a first power supply line to which a power supply voltage is supplied, a second power supply line to which a power supply voltage having a voltage level lower than the power supply voltage supplied to the first power supply line is supplied, Low power consumption is connected between a third power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the second power supply line is supplied, and between the first power supply line and the second power supply line. A logic circuit block to be controlled, a switch unit connected between the second power supply line and the third power supply line, and performing low power consumption control of the logic circuit block based on a switch control signal; A power supply noise measuring unit that monitors a voltage level of a power supply voltage supplied to one power supply line and outputs a control signal according to a change in the voltage level of the power supply voltage supplied to the first power supply line; Control signal output from measurement unit and operation of logic circuit block And a switch controller that outputs a switch control signal to the switch unit based on the status signal indicating the status, and the power source noise measuring unit includes power source noise such as power source resonance noise in the power source voltage supplied to the first power source line. When an undesired power fluctuation occurs, a control signal is output, and the switch controller is connected to an arbitrary logic circuit block that is in a sleep state according to the control signal output from the power supply noise measurement unit. The switch unit is operated to suppress power supply noise such as power supply resonance noise and undesired potential fluctuations by using a parasitic capacitance parasitic to the logic circuit block in the sleep state.

また、本発明は、電源電圧が供給される第１の電源線と、該第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、該第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行うスイッチ部と、第１の電源線に供給される電源電圧の電圧レベルをモニタし、第１の電源線に供給される電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、該電源ノイズ測定部から出力される制御信号、および論理回路ブロックの動作状態を示す状態信号に基づいて、スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、電源ノイズ測定部は、第１の電源線に供給される電源電圧に電源共振雑音などの電源雑音や不所望な電位変動が発生した際に、制御信号を出力し、スイッチコントローラは、電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の論理回路ブロックに接続されているスイッチ部を動作させ、スリープ状態となっている論理回路ブロックに寄生する寄生容量を利用して電源共振雑音などの電源雑音や不所望な電位変動を抑制するものである。   The present invention also includes a first power supply line to which a power supply voltage is supplied, a second power supply line to which a power supply voltage having a voltage level lower than the power supply voltage supplied to the first power supply line is supplied, A third power supply line to which a power supply voltage having a lower voltage level than the power supply voltage supplied to the second power supply line is supplied, and connected between the second power supply line and the third power supply line, A logic circuit block subject to power consumption control, and a switch unit connected between the first power supply line and the second power supply line and performing low power consumption control of the logic circuit block based on a switch control signal; A power supply noise measuring unit that monitors a voltage level of a power supply voltage supplied to the first power supply line and outputs a control signal according to a change in the voltage level of the power supply voltage supplied to the first power supply line; Control signal and logic circuit block output from power supply noise measurement unit A switch controller that outputs a switch control signal to the switch unit based on a state signal indicating an operation state, and the power source noise measuring unit supplies power source noise such as power source resonance noise to the power source voltage supplied to the first power source line. When an undesired potential fluctuation occurs, a control signal is output, and the switch controller is connected to an arbitrary logic circuit block that is in a sleep state according to the control signal output from the power supply noise measurement unit. The power supply noise such as power supply resonance noise and undesired potential fluctuations are suppressed by utilizing the parasitic capacitance parasitic to the logic circuit block in the sleep state.

さらに、本発明は、電源電圧が供給される第１の電源線と、該第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、該第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、該第３の電源線に供給される電源電圧よりも高く第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第４の電源線と、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行う第１のスイッチ部と、第４の電源線と第３の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行う第２のスイッチ部と、該第２の電源線と第４の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、第１の電源線に供給される電源電圧の電圧レベルをモニタし、電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、該電源ノイズ測定部から出力される制御信号、および論理回路ブロックの動作状態を示す状態信号に基づいて、第１のスイッチ部、または第２のスイッチ部に制御信号を出力するスイッチコントローラとを備え、電源ノイズ測定部は、第１の電源線に供給される電源電圧に電源共振雑音などの電源雑音や不所望な電位変動が発生した際に、制御信号を出力し、スイッチコントローラは、電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の論理回路ブロックにおける第１のスイッチ部、または第２のスイッチ部を動作させ、スリープ状態となっている論理回路ブロックに寄生する寄生容量を利用して電源共振雑音などの電源雑音や不所望な電位変動を抑制するものである。   Furthermore, the present invention provides a first power supply line to which a power supply voltage is supplied, a second power supply line to which a power supply voltage having a voltage level lower than the power supply voltage supplied to the first power supply line is supplied, A third power supply line to which a power supply voltage having a lower voltage level than the power supply voltage supplied to the second power supply line is supplied; and a second power supply higher than the power supply voltage supplied to the third power supply line. A power supply voltage lower than the power supply voltage supplied to the line is connected between the fourth power supply line and the first power supply line and the second power supply line, and based on the switch control signal The low power consumption of the logic circuit block is connected between the first switch unit for performing low power consumption control of the logic circuit block and the fourth power supply line and the third power supply line, and based on the switch control signal. A second switch unit that performs control, and between the second power line and the fourth power line A power supply that monitors the voltage level of the power supply voltage connected to the logic circuit block that is subject to low power consumption control and the first power supply line, and outputs a control signal according to the fluctuation of the voltage level of the power supply voltage Based on the noise measurement unit, the control signal output from the power supply noise measurement unit, and the status signal indicating the operation state of the logic circuit block, the control signal is output to the first switch unit or the second switch unit. A power supply noise measuring unit that outputs a control signal when power supply noise such as power supply resonance noise or undesired potential fluctuation occurs in the power supply voltage supplied to the first power supply line, In response to a control signal output from the power supply noise measurement unit, the controller switches the first switch unit or the second switch unit in any logic circuit block that has entered the sleep state. Part is operated, in which by utilizing the parasitic capacitance of the logic circuit block that is to be a sleep state to suppress power supply noise and undesired potential variation such as the power supply resonance noise.

また、本願のその他の発明の概要を簡単に示す。   Moreover, the outline | summary of the other invention of this application is shown briefly.

本発明は、前記電源ノイズ測定部が、第１の電源線に供給される電源電圧としきい値電圧とを比較し、電源電圧がしきい値電圧よりも低くなった際、または電源電圧がしきい値電圧よりも高くなった際に制御信号を出力し、前記スイッチコントローラは、電源ノイズ測定部が、第１の電源線に供給される電源電圧が第１のしきい値電圧よりも高くなった際に出力する制御信号を受け取ると、第２の電源線に蓄積された電荷を第３の電源線に放出し、電源ノイズ測定部が、第１の電源線に供給される電源電圧が第１のしきい値電圧よりも低くなった際に出力する制御信号を受け取ると、第３の電源線に蓄積された電荷を第２の電源線に放出するように、スリープ状態の論理回路ブロックが接続される前記スイッチ部を制御するものである。   In the present invention, the power supply noise measuring unit compares the power supply voltage supplied to the first power supply line with the threshold voltage, and when the power supply voltage becomes lower than the threshold voltage, or the power supply voltage is reduced. When the voltage becomes higher than the threshold voltage, the switch controller outputs a control signal. In the switch controller, the power supply noise measurement unit causes the power supply voltage supplied to the first power supply line to be higher than the first threshold voltage. When the control signal output is received, the electric charge accumulated in the second power supply line is released to the third power supply line, and the power supply noise measurement unit determines that the power supply voltage supplied to the first power supply line is the first power supply voltage. When the control signal output when the threshold voltage is lower than 1 is received, the sleep state logic circuit block releases the charge accumulated in the third power supply line to the second power supply line. The switch unit to be connected is controlled.

また、本発明は、前記スイッチコントローラが、第２の電源線に蓄積された電荷を放出してから任意の期間が経過すると、第２の電源線に電荷を蓄積するように、スリープ状態の論理回路ブロックが接続されるスイッチ部を制御するものである。   Further, according to the present invention, the logic of the sleep state is set so that the switch controller accumulates the charge in the second power supply line after an arbitrary period of time has elapsed since the charge accumulated in the second power supply line has been discharged. The switch unit to which the circuit block is connected is controlled.

さらに、本発明は、前記電源ノイズ測定部が、第１の電源線に供給される電源電圧としきい値電圧とを比較し、電源電圧がしきい値電圧よりも低くなった際、または電源電圧がしきい値電圧よりも高くなった際に制御信号を出力し、前記スイッチコントローラは、電源ノイズ測定部が、第１の電源線に供給される電源電圧がしきい値電圧よりも高くなった際に出力する制御信号を受け取ると、第２の電源線に蓄積された電荷を放出し、電源ノイズ測定部が、第１の電源線に供給される電源電圧がしきい値電圧よりも低くなった際に出力する制御信号を受け取ると、第３の電源線に蓄積された電荷を第２の電源線に放出するように、スリープ状態の論理回路ブロックが接続される第１のスイッチ部を制御し、第４の電源線に蓄積された電荷を放出するように、スリープ状態の論理回路ブロックが接続される第２のスイッチ部を制御するものである。   Further, according to the present invention, the power supply noise measurement unit compares the power supply voltage supplied to the first power supply line with a threshold voltage, and when the power supply voltage becomes lower than the threshold voltage, or the power supply voltage When the voltage becomes higher than the threshold voltage, the switch controller outputs a control signal, and the switch controller determines that the power supply noise measuring unit has a power supply voltage supplied to the first power supply line higher than the threshold voltage. When the control signal output at that time is received, the electric charge accumulated in the second power supply line is released, and the power supply noise measurement unit causes the power supply voltage supplied to the first power supply line to be lower than the threshold voltage. When the control signal output is received, the first switch unit to which the logic circuit block in the sleep state is connected is controlled so as to discharge the charge accumulated in the third power supply line to the second power supply line. The charge accumulated in the fourth power supply line is released. As to, and it controls the second switch unit logic circuit block sleep state is connected.

また、本発明は、前記スイッチコントローラが、第２の電源線、および第４の電源線に蓄積された電荷を放出してから任意の期間が経過すると、第２の電源線、および第４の電源線に電荷を蓄積するように、スリープ状態の論理回路ブロックが接続される第１、および第２のスイッチ部をそれぞれ制御するものである。   In addition, according to the present invention, when an arbitrary period of time elapses after the switch controller releases the charges accumulated in the second power supply line and the fourth power supply line, the second power supply line and the fourth power supply line The first switch and the second switch connected to the logic circuit block in the sleep state are each controlled so as to accumulate electric charge in the power supply line.

さらに、本発明は、カウンタから出力されるカウント値とレジスタ部に格納されたタイミング情報とを比較し、カウンタのカウント値とレジスタ部のタイミング情報とが一致した際に、第１、および第２のスイッチ部をオン、またはオフするスイッチ制御信号を出力するスイッチ制御部とを備えたものである。   Furthermore, the present invention compares the count value output from the counter with the timing information stored in the register unit, and when the count value of the counter matches the timing information of the register unit, the first and second And a switch control unit that outputs a switch control signal for turning on or off the switch unit.

また、本発明は、前記スイッチコントローラが、アクティブ状態の論理回路ブロックの動作状態に応じて、使用するスリープ状態となった論理回路ブロックの数を可変するようにスイッチ部を動作させるものである。   In the present invention, the switch controller operates the switch unit so as to vary the number of logic circuit blocks in the sleep state to be used according to the operation state of the logic circuit block in the active state.

さらに、本発明は、前記スイッチコントローラが、アクティブ状態の論理回路ブロックの動作状態に応じて、使用するスリープ状態となった論理回路ブロックにおけるスイッチ部のオン導通強度を可変するものである。   Further, according to the present invention, the switch controller varies the on-conduction strength of the switch unit in the logic circuit block in the sleep state to be used according to the operation state of the logic circuit block in the active state.

また、本発明は、前記スイッチ部の各々は、スイッチを含み、スイッチコントローラは、アクティブ状態の論理回路ブロックの動作状態に応じて、動作させる複数のスイッチの数を可変するように制御するものである。なお、前記スイッチ部が、１つのスイッチで構成されてもよい。   In the present invention, each of the switch units includes a switch, and the switch controller controls the number of switches to be operated in accordance with the operation state of the active logic circuit block. is there. The switch unit may be composed of a single switch.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

（１）スリープ状態の論理回路ブロックにおける寄生抵抗を利用することにより、簡単な回路構成で電源共振雑音などの電源雑音や不所望な電位変動を大幅に低減することができる。   (1) By using the parasitic resistance in the logic circuit block in the sleep state, power supply noise such as power supply resonance noise and undesired potential fluctuations can be greatly reduced with a simple circuit configuration.

（２）上記(１)により、チップ面積の増加を抑制すると共に、半導体集積回路装置の信頼性を向上させることができる。   (2) According to the above (1), an increase in the chip area can be suppressed and the reliability of the semiconductor integrated circuit device can be improved.

本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図である。1 is a block diagram showing an example of a semiconductor integrated circuit device according to a first embodiment of the present invention. 図１の半導体集積回路装置に設けられた電源雑音抑制部による電源共振雑音の抑制動作の説明図である。FIG. 3 is an explanatory diagram of a power resonance noise suppression operation by a power noise suppression unit provided in the semiconductor integrated circuit device of FIG. 1. 図２に続く説明図である。FIG. 3 is an explanatory diagram following FIG. 2. 図３に続く説明図である。It is explanatory drawing following FIG. 図４に続く説明図である。It is explanatory drawing following FIG. 図５に続く説明図である。It is explanatory drawing following FIG. 図６に続く説明図である。It is explanatory drawing following FIG. 図１の半導体集積回路装置に設けられた電源ノイズ測定回路の一例を示したブロック図である。FIG. 2 is a block diagram illustrating an example of a power supply noise measurement circuit provided in the semiconductor integrated circuit device of FIG. 1. 図１の半導体集積回路装置に設けられたスイッチコントローラの一例を示すブロック図である。FIG. 2 is a block diagram illustrating an example of a switch controller provided in the semiconductor integrated circuit device of FIG. 1. 図９のスイッチコントローラによるスイッチ制御信号の生成技術の一例を示したタイミングチャートである。10 is a timing chart showing an example of a switch control signal generation technique by the switch controller of FIG. 9. 図１の半導体集積回路装置に設けられたスイッチコントローラ、および電源ノイズ測定回路における詳細な動作の一例を示すタイミングチャートである。2 is a timing chart showing an example of detailed operations in a switch controller and a power supply noise measurement circuit provided in the semiconductor integrated circuit device of FIG. 1. ＤＶＳによって電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図である。It is a simulation figure which shows an example of the power supply voltage waveform by power supply resonance noise cancellation at the time of changing the power supply voltage VDD from about 1.8V to about 1.4V by DVS. ＤＶＳによって電源電圧ＶＤＤを１．４Ｖ程度から１．８Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図である。It is a simulation figure which shows an example of the power supply voltage waveform by the power supply resonance noise cancellation at the time of changing the power supply voltage VDD from about 1.4V to about 1.8V by DVS. 電源電圧ＶＤＤを変化させず、論理回路ブロックがスリープ状態からアクティブ状態に遷移した際の電源電圧波形の一例を示すシミュレーション図である。FIG. 5 is a simulation diagram illustrating an example of a power supply voltage waveform when a logic circuit block transitions from a sleep state to an active state without changing the power supply voltage VDD. 本発明の実施の形態２による半導体集積回路装置の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the semiconductor integrated circuit device by Embodiment 2 of this invention. 本発明の実施の形態２による半導体集積回路装置の構成の他の例を示すブロック図である。It is a block diagram which shows the other example of a structure of the semiconductor integrated circuit device by Embodiment 2 of this invention. 本発明の実施の形態３による半導体集積回路装置の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the semiconductor integrated circuit device by Embodiment 3 of this invention. 本発明の実施の形態３による半導体集積回路装置の構成の他の例を示すブロック図である。It is a block diagram which shows the other example of a structure of the semiconductor integrated circuit device by Embodiment 3 of this invention. 本発明の実施の形態３による半導体集積回路装置の構成のさらに他の例を示すブロック図である。It is a block diagram which shows the further another example of a structure of the semiconductor integrated circuit device by Embodiment 3 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられた電源雑音抑制部による電源共振雑音の抑制動作の説明図、図３は、図２に続く説明図、図４は、図３に続く説明図、図５は、図４に続く説明図、図６は、図５に続く説明図、図７は、図６に続く説明図、図８は、図１の半導体集積回路装置に設けられた電源ノイズ測定回路の一例を示したブロック図、図９は、図１の半導体集積回路装置に設けられたスイッチコントローラの一例を示すブロック図、図１０は、図９のスイッチコントローラによるスイッチ制御信号の生成技術の一例を示したタイミングチャート、図１１は、図１の半導体集積回路装置に設けられたスイッチコントローラ、および電源ノイズ測定回路における詳細な動作の一例を示すタイミングチャート、図１２は、ＤＶＳによって電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図、図１３は、ＤＶＳによって電源電圧ＶＤＤを１．４Ｖ程度から１．８Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図、図１４は、電源電圧ＶＤＤを変化させず、論理回路ブロックがスリープ状態からアクティブ状態に遷移した際の電源電圧波形の一例を示すシミュレーション図である。 (Embodiment 1)
FIG. 1 is a block diagram showing an example of a semiconductor integrated circuit device according to Embodiment 1 of the present invention, and FIG. 2 shows an operation of suppressing power supply resonance noise by a power supply noise suppression unit provided in the semiconductor integrated circuit device of FIG. FIG. 3 is an explanatory diagram following FIG. 2, FIG. 4 is an explanatory diagram following FIG. 3, FIG. 5 is an explanatory diagram following FIG. 4, FIG. 6 is an explanatory diagram following FIG. 6 is an explanatory diagram subsequent to FIG. 6, FIG. 8 is a block diagram showing an example of a power supply noise measuring circuit provided in the semiconductor integrated circuit device of FIG. 1, and FIG. 9 is provided in the semiconductor integrated circuit device of FIG. FIG. 10 is a block diagram showing an example of a switch controller, FIG. 10 is a timing chart showing an example of a switch control signal generation technique by the switch controller of FIG. 9, and FIG. 11 is a switch controller provided in the semiconductor integrated circuit device of FIG. , And power noise measurement FIG. 12 is a timing chart showing an example of detailed operation in the circuit. FIG. 12 is a simulation showing an example of a power supply voltage waveform due to power supply resonance noise cancellation when the power supply voltage VDD is changed from about 1.8 V to about 1.4 V by DVS. FIGS. 13A and 13B are simulation diagrams showing examples of power supply voltage waveforms due to power supply resonance noise cancellation when the power supply voltage VDD is changed from about 1.4V to about 1.8V by DVS, and FIG. 14 shows the power supply voltage VDD. FIG. 6 is a simulation diagram illustrating an example of a power supply voltage waveform when a logic circuit block transitions from a sleep state to an active state without being changed.

本実施の形態１において、半導体集積回路装置１には、図１に示すように、論理回路ブロック２〜５が設けられている。半導体集積回路装置１は、特に制限されないが、公知のＣＭＯＳ(Complementary Metal Oxide Semiconductor)の製造プロセスによってシリコンなどの半導体基板に形成される。   In the first embodiment, the semiconductor integrated circuit device 1 is provided with logic circuit blocks 2 to 5 as shown in FIG. The semiconductor integrated circuit device 1 is not particularly limited, but is formed on a semiconductor substrate such as silicon by a known CMOS (Complementary Metal Oxide Semiconductor) manufacturing process.

この論理回路ブロック２〜５は、複数のCMOS論理回路によって構成された中央処理装置（CPU）、複数のＣＭＯＳ論理回路によって構成された画像処理回路、複数のCMOS論理回路によって構成されたデータ転送回路などのダイレクトメモリアクセスコントローラ（DMAC）、割り込み制御回路などのシステム制御回路、複数のCMOS論理回路によって構成された音声処理回路、複数のCMOS論理回路によって構成された割り込み制御回路、複数のメモリセルを含むメモリセルアレイと複数のCMOS回路から構成されたメモリ周辺回路（例えば、アドレスデコーダなど）とを含む内蔵メモリ回路などを含む。メモリ回路は、スタティックランダムアクセスメモリ（ＳＲＡＭ）などの揮発性メモリやフラッシュメモリなどの不揮発性メモリとされる。論理回路ブロック２〜５は、上記中央処理装置（CPU）、画像処理回路、音声処理回路、システム制御回路、内蔵メモリ回路をどのように対応させるかは、半導体集積回路装置１の設計思想によって種々の形態が考えられる。   The logic circuit blocks 2 to 5 include a central processing unit (CPU) constituted by a plurality of CMOS logic circuits, an image processing circuit constituted by a plurality of CMOS logic circuits, and a data transfer circuit constituted by a plurality of CMOS logic circuits. Direct memory access controller (DMAC), system control circuit such as interrupt control circuit, voice processing circuit composed of multiple CMOS logic circuits, interrupt control circuit composed of multiple CMOS logic circuits, multiple memory cells And a built-in memory circuit including a memory cell array including a memory peripheral circuit (for example, an address decoder) composed of a plurality of CMOS circuits. The memory circuit is a volatile memory such as a static random access memory (SRAM) or a non-volatile memory such as a flash memory. Depending on the design concept of the semiconductor integrated circuit device 1, the logic circuit blocks 2 to 5 may correspond to the central processing unit (CPU), the image processing circuit, the sound processing circuit, the system control circuit, and the built-in memory circuit. Can be considered.

これら論理回路ブロック２〜５には、ＤＶＳ(Dynamic Voltage Scaling)によって動的に可変される電源電圧ＶＤＤが電源配線(第１の電源線)ＶＤＤＬを介して供給される。   The logic circuit blocks 2 to 5 are supplied with a power supply voltage VDD that is dynamically changed by DVS (Dynamic Voltage Scaling) via a power supply wiring (first power supply line) VDDL.

また、論理回路ブロック２，３には、低消費電力化のため設けられ、電源を遮断するためにも利用されるスイッチ部６，７がそれぞれ接続されている。   The logic circuit blocks 2 and 3 are connected to switch units 6 and 7 which are provided to reduce power consumption and are used to shut off the power supply.

すなわち、スイッチ部６，７は、論理回路ブロック２，３の電源遮断のための機能として利用されるが、本発明では、さらに、スイッチ部６，７は、電源共振雑音などの電源雑音や不所望な電位変動を回避するためにも利用される。   That is, the switch units 6 and 7 are used as a function for shutting off the power supply of the logic circuit blocks 2 and 3. However, in the present invention, the switch units 6 and 7 further have power supply noise such as power supply resonance noise and noise. It is also used to avoid a desired potential fluctuation.

スイッチ部６は、論理回路ブロック２と電源電圧ＶＤＤよりも低い電圧レベルの電源電圧又は基準電位とされる基準電位ＶＳＳが供給される電源配線（第３の電源線）との間に接続されており、スイッチ部７は、論理回路ブロック３と基準電位ＶＳＳが供給される電源配線（第３の電源線）との間に接続されている。なお、論理回路ブロック２とスイッチ部６との間は、仮想基準電位ＶＳＳＡとされる電源配線（第２の電源線）ＶＳＳＬ１が設けられる。   The switch unit 6 is connected between the logic circuit block 2 and a power supply wiring (third power supply line) supplied with a power supply voltage having a voltage level lower than the power supply voltage VDD or a reference potential VSS as a reference potential. The switch unit 7 is connected between the logic circuit block 3 and the power supply wiring (third power supply line) to which the reference potential VSS is supplied. A power supply wiring (second power supply line) VSSL1 that is set to the virtual reference potential VSSA is provided between the logic circuit block 2 and the switch unit 6.

同様に、論理回路ブロック３とスイッチ部７との間は、仮想基準電位ＶＳＳＡとされる電源配線（第２の電源線）ＶＳＳＬ２が設けられる。仮想基準電位ＶＳＳＡの電位は、電源電圧ＶＤＤよりも低く、基準電位ＶＳＳより高くされる。よって、ＶＤＤ＞ＶＳＳＡ＞ＶＳＳの電位関係とされる。   Similarly, between the logic circuit block 3 and the switch unit 7, a power supply wiring (second power supply line) VSSL <b> 2 that is set to the virtual reference potential VSSA is provided. The potential of the virtual reference potential VSSA is lower than the power supply voltage VDD and higher than the reference potential VSS. Therefore, the potential relationship is VDD> VSSA> VSS.

これらスイッチ部６，７には、スイッチコントローラ８がそれぞれ接続されており、該スイッチコントローラ８には、電源ノイズ測定部となる電源ノイズ測定回路９が接続されている。電源ノイズ測定回路９は、電源電圧ＶＤＤのノイズを測定し、その測定結果が任意のレベルになると制御信号ＣＯＮをスイッチコントローラ８に出力する。スイッチコントローラ８は、電源ノイズ測定回路９から出力された制御信号ＣＯＮ、または外部入力される各論理回路ブロック２〜５の動作状態を示す状態信号ＪＳを受けて、スイッチ制御信号ＳＷＣを出力し、スイッチ部６，７のＯＮ／ＯＦＦ制御をそれぞれ行う。   A switch controller 8 is connected to each of the switch units 6 and 7, and a power supply noise measurement circuit 9 serving as a power supply noise measurement unit is connected to the switch controller 8. The power supply noise measurement circuit 9 measures the noise of the power supply voltage VDD, and outputs a control signal CON to the switch controller 8 when the measurement result reaches an arbitrary level. The switch controller 8 receives the control signal CON output from the power supply noise measurement circuit 9 or the state signal JS indicating the operation state of each logic circuit block 2 to 5 externally input, and outputs the switch control signal SWC. ON / OFF control of the switch units 6 and 7 is performed.

すなわち、スイッチコントローラ８は、論理回路ブロック２、および論理回路ブロック３のスリープ状態（休止状態）、ならびにアクティブ状態（活性化状態、動作状態）を制御するための第１制御回路と、本発明に関係する第２制御回路（後述される図９の構成)を含むとみなされる。   That is, the switch controller 8 includes a first control circuit for controlling the sleep state (rest state) and the active state (activation state, operation state) of the logic circuit block 2 and the logic circuit block 3, and the present invention. It is considered to include a related second control circuit (configuration of FIG. 9 described later).

スイッチ部６は、半導体素子、たとえば、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)からなるトランジスタ１０，１１から構成されている。トランジスタ１０，１１の一方の接続部には、論理回路ブロック２が接続されており、これらトランジスタ１０，１１の他方の接続部には、基準電位ＶＳＳが接続されている。   The switch unit 6 includes semiconductor elements, for example, transistors 10 and 11 made of N-channel MOS (Metal Oxide Semiconductor). The logic circuit block 2 is connected to one connection portion of the transistors 10 and 11, and the reference potential VSS is connected to the other connection portion of the transistors 10 and 11.

また、トランジスタ１０，１１のゲートには、スイッチコントローラ８から出力されるスイッチ制御信号ＳＷＣが入力されるようにそれぞれ接続されている。ここで、トランジスタ１０のゲートサイズ（ゲート幅）は、トランジスタ１１のゲートサイズ（ゲート幅）よりも大きくなるように形成されている。   Further, the gates of the transistors 10 and 11 are respectively connected so that the switch control signal SWC output from the switch controller 8 is input. Here, the gate size (gate width) of the transistor 10 is formed to be larger than the gate size (gate width) of the transistor 11.

さらに、スイッチ部７は、半導体素子、たとえば、ＮチャネルＭＯＳからなるトランジスタ１２，１３から構成されており、接続構成については、スイッチ部６と同様となっているので、説明は省略する。   Further, the switch unit 7 is composed of semiconductor elements, for example, transistors 12 and 13 made of an N-channel MOS, and the connection configuration is the same as that of the switch unit 6, and thus the description thereof is omitted.

これらスイッチ部６，７、スイッチコントローラ８、ならびに電源ノイズ測定回路９により、電源雑音抑制部が構成されている。電源雑音抑制部は、ＤＶＳによる電圧の変化やスイッチ部６，７のＯＮ／ＯＦＦによる急激な電源電圧／電流の変化などにより、電源ラインのインダクタンスとキャパシタンスの共振周波数帯域（たとえば、５０ＭＨｚ程度〜２００ＭＨｚ程度）で発生する電源共振雑音をスリープ状態となっている論理回路ブロックを構成する複数のＣＭＯＳ回路に寄生する寄生容量(すなわち、ＣＭＯＳ回路を構成するＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタなどの各ＭＯＳトランジスタの寄生容量)を利用して抑制する。   The switch units 6 and 7, the switch controller 8, and the power supply noise measurement circuit 9 constitute a power supply noise suppression unit. The power supply noise suppression unit is a resonance frequency band (for example, about 50 MHz to 200 MHz) of the inductance and capacitance of the power supply line due to a change in voltage due to DVS or a sudden change in power supply voltage / current due to ON / OFF of the switch units 6 and 7. The parasitic capacitances parasitic on the plurality of CMOS circuits constituting the logic circuit block in the sleep state (that is, each of the N channel MOS transistor and the P channel MOS transistor constituting the CMOS circuit, etc.) This is suppressed using the parasitic capacitance of the MOS transistor.

次に、本実施の形態における半導体集積回路装置１に設けられた電源雑音抑制部による電源共振雑音の抑制について、図２〜図７を用いて説明する。   Next, suppression of power supply resonance noise by the power supply noise suppression unit provided in the semiconductor integrated circuit device 1 according to the present embodiment will be described with reference to FIGS.

ここで、図２〜図７においては、点線の右側が半導体集積回路装置１内部を示しており、点線の左側は、半導体集積回路装置１の外部を示している。また、図２〜図７において、論理回路ブロック２がスリープ状態となっており、論理回路ブロック３がアクティブ状態(トランジスタ１２がＯＮ)となっており、論理回路ブロック３に供給される電源電圧ＶＤＤが、ＤＶＳによって、たとえば、１．６Ｖ程度から１．８Ｖ程度に変化するものとする。   2 to 7, the right side of the dotted line indicates the inside of the semiconductor integrated circuit device 1, and the left side of the dotted line indicates the outside of the semiconductor integrated circuit device 1. 2 to 7, the logic circuit block 2 is in the sleep state, the logic circuit block 3 is in the active state (the transistor 12 is ON), and the power supply voltage VDD supplied to the logic circuit block 3 is shown. However, it changes from about 1.6V to about 1.8V by DVS, for example.

まず、図２において、スイッチコントローラ８は、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化する前に、スイッチ部６のトランジスタ１１をＯＮするようにスイッチ制御信号ＳＷＣを出力する。   First, in FIG. 2, the switch controller 8 outputs a switch control signal SWC so as to turn on the transistor 11 of the switch unit 6 before the power supply voltage VDD changes from about 1.6V to about 1.8V.

トランジスタ１１がＯＮすることにより、論理回路ブロック２の寄生容量によるカップリングによって、電源電圧ＶＤＤまで上昇している論理回路ブロック２とスイッチ部６との接続点(以下、仮想基準電位ＶＳＳＡという）の電圧レベルを、基準電位ＶＳＳと同じ程度の電位にする。上記寄生容量は、論理回路ブロック２に含まれる複数のＣＭＯＳ論理回路によって構成され寄生容量とみなされる。   When the transistor 11 is turned ON, a coupling point (hereinafter referred to as a virtual reference potential VSSA) between the logic circuit block 2 and the switch unit 6 rising to the power supply voltage VDD due to coupling due to the parasitic capacitance of the logic circuit block 2. The voltage level is set to the same level as the reference potential VSS. The parasitic capacitance is constituted by a plurality of CMOS logic circuits included in the logic circuit block 2 and is regarded as a parasitic capacitance.

トランジスタサイズ（ゲート幅）の小さいトランジスタ１１によって電荷を抜くのは、基準電位ＶＳＳ、および電源電圧ＶＤＤに与える影響を最少にするためである。続いて、スイッチコントローラ８は、（ＤＶＳにより、電源電圧ＶＤＤが変化する直前に）トランジスタ１１をＯＦＦするように制御を行い、仮想基準電位ＶＳＳＡをフローティング状態にする。   The reason why the charge is extracted by the transistor 11 having a small transistor size (gate width) is to minimize the influence on the reference potential VSS and the power supply voltage VDD. Subsequently, the switch controller 8 performs control to turn off the transistor 11 (just before the power supply voltage VDD changes due to DVS), and sets the virtual reference potential VSSA to a floating state.

その後、図３に示すように、ＤＶＳが実行され、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化すると、それに伴い、電源雑音が発生する。この電源雑音による電源電圧ＶＤＤの雑音波形(図３の上方に示す波形)と基準電位ＶＳＳの雑音波形(図３の下方に示す波形)とは、逆位相となり、仮想基準電位ＶＳＳＡにおける雑音波形(図３の下方に示す波形)は、フローティング状態であるために電源電圧ＶＤＤの雑音波形と同じ位相となり、基準電位ＶＳＳと仮想基準電位ＶＳＳＡとの間に電位差が発生する。   Thereafter, as shown in FIG. 3, when DVS is executed and the power supply voltage VDD changes from about 1.6V to about 1.8V, power supply noise is generated accordingly. The noise waveform of the power supply voltage VDD due to the power supply noise (the waveform shown in the upper part of FIG. 3) and the noise waveform of the reference potential VSS (the waveform shown in the lower part of FIG. 3) are in opposite phases, and the noise waveform in the virtual reference potential VSSA ( The waveform shown in the lower part of FIG. 3 has the same phase as the noise waveform of the power supply voltage VDD because of the floating state, and a potential difference is generated between the reference potential VSS and the virtual reference potential VSSA.

続いて、図４において、電源電圧ＶＤＤが、電源共振雑音によって１．８Ｖ程度よりも大きい任意の電圧レベルとなると、電源ノイズ測定回路９は、制御信号ＣＯＮを出力し、該制御信号ＣＯＮを受けて、スイッチコントローラ８がトランジスタ１０をＯＮするようにスイッチ制御信号ＳＷＣを出力する。   Subsequently, in FIG. 4, when the power supply voltage VDD becomes an arbitrary voltage level higher than about 1.8 V due to power supply resonance noise, the power supply noise measurement circuit 9 outputs the control signal CON and receives the control signal CON. Thus, the switch controller 8 outputs the switch control signal SWC so as to turn on the transistor 10.

これにより、トランジスタ１０がＯＮすると、仮想基準電位ＶＳＳＡと基準電位ＶＳＳとが短絡状態となり、仮想基準電位ＶＳＳＡの電位は、基準電位ＶＳＳの電位よりも高いために、仮想基準電位ＶＳＳＡから基準電位ＶＳＳに電流が流れる。   Accordingly, when the transistor 10 is turned on, the virtual reference potential VSSA and the reference potential VSS are short-circuited, and the virtual reference potential VSSA is higher than the reference potential VSS. Therefore, the virtual reference potential VSSA is changed from the reference potential VSS. Current flows through

これによって、基準電位ＶＳＳの電位が上昇するとともに、電源電圧ＶＤＤの電位が下降することとなり、電源電圧ＶＤＤの雑音が低減されることになる。スイッチコントローラ８は、トランジスタ１０を任意の期間ＯＮさせた後、再び、トランジスタ１０をＯＦＦするように制御し、仮想基準電位ＶＳＳＡをフローティング状態とする。   As a result, the potential of the reference potential VSS increases and the potential of the power supply voltage VDD decreases, and noise of the power supply voltage VDD is reduced. The switch controller 8 controls the transistor 10 to be turned off again after turning on the transistor 10 for an arbitrary period, and sets the virtual reference potential VSSA to a floating state.

これにより、仮想基準電位ＶＳＳＡの電圧波形は、電源電圧ＶＤＤと同じ位相の波形となり、仮想基準電位ＶＳＳＡと基準電位ＶＳＳとの間に電位差が発生する。   As a result, the voltage waveform of the virtual reference potential VSSA has the same phase as that of the power supply voltage VDD, and a potential difference is generated between the virtual reference potential VSSA and the reference potential VSS.

そして、図５において、スイッチコントローラ８は、トランジスタ１０をＯＮするように制御を行い、仮想基準電位ＶＳＳＡと基準電位ＶＳＳとを短絡状態とする。トランジスタ１０がＯＮすると、基準電位ＶＳＳの電位は、仮想基準電位ＶＳＳＡの電位よりも高いために、基準電位ＶＳＳから仮想基準電位ＶＳＳＡに電流が流れ、仮想基準電位ＶＳＳＡに電荷が補充され、論理回路ブロック２に寄生する寄生容量にたまっている電荷を持ち上げる。   In FIG. 5, the switch controller 8 performs control to turn on the transistor 10 to short-circuit the virtual reference potential VSSA and the reference potential VSS. When the transistor 10 is turned on, the potential of the reference potential VSS is higher than the potential of the virtual reference potential VSSA. Therefore, a current flows from the reference potential VSS to the virtual reference potential VSSA, and the virtual reference potential VSSA is replenished. The charge accumulated in the parasitic capacitance parasitic on the block 2 is lifted.

これによって、図７に示すように、基準電位ＶＳＳの電位が下降し、電源電圧ＶＤＤの電位が上昇することとなり、電源電圧ＶＤＤの雑音が低減されることになる。その後、再び、トランジスタ１０をＯＦＦするように制御し、仮想基準電位ＶＳＳＡをフローティング状態とする。   As a result, as shown in FIG. 7, the potential of the reference potential VSS is lowered, the potential of the power supply voltage VDD is raised, and noise of the power supply voltage VDD is reduced. After that, again, the transistor 10 is controlled to be turned off, and the virtual reference potential VSSA is brought into a floating state.

以上の処理を電源雑音が略なくなるまで繰り返し実行し、電源雑音が略なくなると、図６において、スイッチコントローラ８は、スイッチ部６のトランジスタ１０，１１をいずれもＯＦＦするように制御を行う。   The above processing is repeatedly executed until the power supply noise is substantially eliminated. When the power supply noise is substantially eliminated, the switch controller 8 in FIG. 6 performs control so that both the transistors 10 and 11 of the switch unit 6 are turned off.

トランジスタ１０，１１がＯＦＦすると、仮想基準電位ＶＳＳＡは、再び電源電圧ＶＤＤの電圧レベルまで上昇する。これにより、論理回路ブロック２は、電源ラインから遮断されるので、消費電力をより低減することができる。   When the transistors 10 and 11 are turned off, the virtual reference potential VSSA rises again to the voltage level of the power supply voltage VDD. Thereby, since the logic circuit block 2 is cut off from the power supply line, the power consumption can be further reduced.

図８は、電源ノイズ測定回路９の一例を示したブロック図である。   FIG. 8 is a block diagram showing an example of the power supply noise measurement circuit 9.

電源ノイズ測定回路９は、図示するように、コンパレータ（比較回路）１４、ディレイ部（遅延回路部）１５、ならびに排他的論理和回路１６から構成されている。コンパレータ１４の一方の入力部には、電源電圧ＶＤＤが入力されるように接続されており、該コンパレータ１４の他方の入力部には、基準電圧ＶＲＥＦが入力されるように接続されている。   The power supply noise measurement circuit 9 includes a comparator (comparison circuit) 14, a delay unit (delay circuit unit) 15, and an exclusive OR circuit 16 as shown in the figure. One input portion of the comparator 14 is connected so that the power supply voltage VDD is inputted, and the other input portion of the comparator 14 is connected so that the reference voltage VREF is inputted.

コンパレータ１４の出力部には、ディレイ部１５の入力部、および排他的論理和回路１６の一方の入力部がそれぞれ接続されている。ディレイ部１５の出力部には、排他的論理和回路１６の他方の入力部が接続されている。   The output unit of the comparator 14 is connected to the input unit of the delay unit 15 and one input unit of the exclusive OR circuit 16. The other input unit of the exclusive OR circuit 16 is connected to the output unit of the delay unit 15.

ディレイ部１５は、たとえば、複数のインバータが直列接続された構成からなる。コンパレータ１４は、電源電圧ＶＤＤと基準電圧ＶＲＥＦとを比較し、比較結果の信号を出力する。   The delay unit 15 has, for example, a configuration in which a plurality of inverters are connected in series. The comparator 14 compares the power supply voltage VDD and the reference voltage VREF, and outputs a comparison result signal.

コンパレータ１４から出力された比較結果の信号は、ディレイ部１５、および排他的論理和回路１６によって１ショットパルスとなり、該排他的論理和回路１６から制御信号ＣＯＮとして出力される。   The comparison result signal output from the comparator 14 becomes a one-shot pulse by the delay unit 15 and the exclusive OR circuit 16, and is output from the exclusive OR circuit 16 as the control signal CON.

図９は、スイッチコントローラ８の一例、すなわち、前述の本発明に関係する第２制御回路を示すブロック図である。   FIG. 9 is a block diagram showing an example of the switch controller 8, that is, the second control circuit related to the present invention.

スイッチコントローラ８は、図示するように、カウンタ１７、マッチオン回路１８、マッチオフ回路１９、フリップフロップ２０、レジスタ２１，２２、セレクタ２３，２４、ストップカウンタ２５、およびスイッチ２６から構成されている、また、スイッチコントローラ８におけるマッチオン回路１８、マッチオフ回路１９、フリップフロップ２０によって、スイッチ制御部が構成されている。   The switch controller 8 includes a counter 17, a match-on circuit 18, a match-off circuit 19, a flip-flop 20, registers 21, 22, selectors 23 and 24, a stop counter 25, and a switch 26, as shown in the figure. The switch controller 8 includes the match-on circuit 18, the match-off circuit 19, and the flip-flop 20 in the switch controller 8.

カウンタ１７には、クロック信号ＣＬＫ、および電源ノイズ測定回路９から出力される制御信号ＣＯＮがそれぞれ入力されるように接続されている。また、カウンタ１７の出力部には、ストップカウンタ２５の入力部、マッチオン回路１８の一方の入力部、ならびにマッチオフ回路１９の一方の入力部がそれぞれ接続されている。   The counter 17 is connected so that the clock signal CLK and the control signal CON output from the power supply noise measurement circuit 9 are input. Further, an input part of the stop counter 25, one input part of the match-on circuit 18, and one input part of the match-off circuit 19 are connected to the output part of the counter 17.

また、レジスタ２１には、マッチオン回路１８の他方の入力部が接続されており、レジスタ２２には、マッチオフ回路１９の他方の入力部が接続されている。マッチオン回路１８の出力部には、スイッチ２６の一方の接続部が接続されており、該スイッチ２６の他方の接続部には、フリップフロップ２０のセット端子が接続されている。   The register 21 is connected to the other input of the match-on circuit 18, and the register 22 is connected to the other input of the match-off circuit 19. One connection portion of the switch 26 is connected to the output portion of the match-on circuit 18, and the set terminal of the flip-flop 20 is connected to the other connection portion of the switch 26.

このスイッチ２６は、ストップカウンタ２５から出力される信号に基づいて、ＯＮ／ＯＦＦが制御される。マッチオフ回路１９の出力部には、フリップフロップ２０のリセット端子が接続されており、該フリップフロップ２０の出力端子には、セレクタ２４の入力部が接続されている。また、セレクタ２３の入力部には、各論理回路ブロック２〜５の動作状態を示す状態信号ＪＳが入力されるように接続されている。   The switch 26 is controlled to be turned on / off based on a signal output from the stop counter 25. The reset terminal of the flip-flop 20 is connected to the output part of the match-off circuit 19, and the input part of the selector 24 is connected to the output terminal of the flip-flop 20. In addition, a state signal JS indicating an operation state of each of the logic circuit blocks 2 to 5 is connected to an input portion of the selector 23.

また、状態信号ＪＳは、セレクタ２３，２４の制御端子にも入力されるように接続されており、該セレクタ２３，２４は、論理回路ブロックの動作状態を示す状態信号ＪＳにより、スリープ状態の論理回路ブロックのスイッチ部を選択するように接続先を切り替える。   The state signal JS is also connected to be input to the control terminals of the selectors 23 and 24. The selectors 23 and 24 are connected to the logic of the sleep state by the state signal JS indicating the operation state of the logic circuit block. The connection destination is switched so as to select the switch portion of the circuit block.

カウンタ１７は、電源ノイズ測定回路９の制御信号ＣＯＮが入力されると、クロック信号ＣＬＫのカウントを開始する。レジスタ２１には、寄生容量を利用するスリープ状態の論理回路ブロック(図２〜図７では論理回路ブロック２)に接続されているスイッチ部(図２〜図７ではスイッチ部６)をＯＮ制御するタイミング情報が格納されている。   When the control signal CON of the power supply noise measurement circuit 9 is input, the counter 17 starts counting the clock signal CLK. In the register 21, the switch unit (the switch unit 6 in FIGS. 2 to 7) connected to the logic circuit block in the sleep state using the parasitic capacitance (the logic circuit block 2 in FIGS. 2 to 7) is ON-controlled. Stores timing information.

レジスタ２２には、寄生容量を利用するスリープ状態の論理回路ブロック(図２〜図７では論理回路ブロック２)に接続されているスイッチ部(図２〜図７ではスイッチ部６)をＯＦＦ制御するタイミング情報が格納されている。   In the register 22, the switch unit (the switch unit 6 in FIGS. 2 to 7) connected to the logic circuit block in the sleep state using the parasitic capacitance (the logic circuit block 2 in FIGS. 2 to 7) is OFF-controlled. Stores timing information.

マッチオン回路１８は、レジスタ２１のタイミング情報とカウンタ１７から出力されるカウント値(たとえば、５ビット)とを照合し、任意のカウント値になると信号を出力する。マッチオフ回路９は、レジスタ２２のタイミング情報とカウンタ１７から出力されるカウント値とを照合し、任意のカウント値になると信号を出力する。   The match-on circuit 18 compares the timing information in the register 21 with the count value (for example, 5 bits) output from the counter 17 and outputs a signal when the count value reaches an arbitrary value. The match-off circuit 9 compares the timing information in the register 22 with the count value output from the counter 17 and outputs a signal when the count value reaches an arbitrary value.

フリップフロップ２０は、マッチオン回路１８、およびマッチオフ回路９から出力される信号に基づいて、スイッチ制御信号ＳＷＣを出力する。セレクタ２３は、キャンセルブロック選択信号に基づいて、寄生容量を利用するスリープ状態の論理回路ブロックに接続されているスイッチ部を選択し、状態信号ＪＳをスイッチ制御信号ＳＷＣとして出力する。   The flip-flop 20 outputs a switch control signal SWC based on signals output from the match-on circuit 18 and the match-off circuit 9. Based on the cancel block selection signal, the selector 23 selects the switch unit connected to the logic circuit block in the sleep state that uses the parasitic capacitance, and outputs the state signal JS as the switch control signal SWC.

また、 セレクタ２４は、キャンセルブロック選択信号に基づいて、寄生容量を利用するスリープ状態の論理回路ブロックに接続されているスイッチ部を選択し、フリップフロップ２０から出力される信号をスイッチ制御信号ＳＷＣとして出力する。   The selector 24 selects a switch unit connected to the logic circuit block in the sleep state using the parasitic capacitance based on the cancel block selection signal, and the signal output from the flip-flop 20 is used as the switch control signal SWC. Output.

図１０は、スイッチコントローラ８によるスイッチ制御信号ＳＷＣの生成技術の一例を示したタイミングチャートである。   FIG. 10 is a timing chart showing an example of a technique for generating the switch control signal SWC by the switch controller 8.

図１０において、上方から下方にかけては、電源電圧ＶＤＤと基準電圧ＶＲＥＦの電圧波形、およびカウンタ１７のカウンタ値とレジスタ２１，２２に格納されているタイミング情報をそれぞれ示している。また、図１０の電源電圧ＶＤＤにおいては、点線で示す波形が電源共振雑音を示しており、実線で示す波形が電源雑音抑制部により電源共振雑音を抑制した場合を示している。   10, the voltage waveforms of the power supply voltage VDD and the reference voltage VREF, the counter value of the counter 17, and the timing information stored in the registers 21 and 22 are shown from the top to the bottom. In the power supply voltage VDD of FIG. 10, the waveform indicated by the dotted line indicates the power supply resonance noise, and the waveform indicated by the solid line indicates a case where the power supply resonance noise is suppressed by the power supply noise suppression unit.

まず、電源電圧ＶＤＤの電圧レベルが基準電圧ＶＲＥＦを超えると、電源ノイズ測定回路９から制御信号ＣＯＮが出力され、カウンタ１７のカウントが開始される。ここでは、レジスタ２１のタイミング情報がカウント値’０００１０’になった際に、トランジスタ１０がＯＮとなるように設定されており、レジスタ２１のタイミング情報は、カウント値’００１１１’になった際に、トランジスタ１０がＯＦＦとなるように設定されている。   First, when the voltage level of the power supply voltage VDD exceeds the reference voltage VREF, the control signal CON is output from the power supply noise measurement circuit 9 and the counter 17 starts counting. Here, the transistor 10 is set to be turned on when the timing information of the register 21 reaches the count value “00010”, and the timing information of the register 21 is set to the count value “00111”. The transistor 10 is set to be OFF.

よって、マッチオン回路１８は、カウンタ１７がカウントするカウント値が’０００１０’となる毎にトランジスタ１０をＯＮする信号を出力し。マッチオン回路１８は、カウント値’０００１０’となる毎にトランジスタ１０をＯＦＦする信号を出力する。   Therefore, the match-on circuit 18 outputs a signal for turning on the transistor 10 every time the count value counted by the counter 17 becomes “00010”. The match-on circuit 18 outputs a signal for turning off the transistor 10 every time the count value becomes “00010”.

よって、マッチオン回路１８は、カウンタ１７がカウントするカウント値が’０００１０’となる毎にトランジスタ１０をＯＮする信号を出力し、マッチオン回路１８は、カウント値’０００１０’となる毎にトランジスタ１０をＯＦＦする信号を出力する。   Therefore, the match-on circuit 18 outputs a signal for turning on the transistor 10 every time the count value counted by the counter 17 becomes “00010”, and the match-on circuit 18 turns off the transistor 10 every time the count value becomes “00010”. Output a signal.

続いて、電源電圧ＶＤＤの電圧レベルが基準電圧ＶＲＥＦよりも低くなると、再び電源ノイズ測定回路９から制御信号ＣＯＮが出力され、カウンタ１７がリセットされた後、再び該カウンタ１７のカウントが開始される。   Subsequently, when the voltage level of the power supply voltage VDD becomes lower than the reference voltage VREF, the control signal CON is output from the power supply noise measurement circuit 9 again, the counter 17 is reset, and then the counter 17 starts counting again. .

ここでも、マッチオン回路１８は、カウンタ１７がカウントするカウント値が’０００１０’となる毎にトランジスタ１０をＯＮする信号を出力し、マッチオン回路１８は、カウント値’０００１０’となる毎にトランジスタ１０をＯＦＦする信号を出力する。   Again, the match-on circuit 18 outputs a signal for turning on the transistor 10 every time the count value counted by the counter 17 reaches “00010”, and the match-on circuit 18 turns on the transistor 10 every time the count value becomes “00010”. Outputs a signal to turn off.

このように、レジスタ２１，２２にタイミング情報を格納することにより、電源共振雑音の周期毎に、ノイズ抑制に最適なトランジスタ１０のＯＮ／ＯＦＦのタイミングを設定することができる。   As described above, by storing the timing information in the registers 21 and 22, the ON / OFF timing of the transistor 10 optimal for noise suppression can be set for each period of the power supply resonance noise.

図１１は、スイッチコントローラ８、および電源ノイズ測定回路９における詳細な動作の一例を示すタイミングチャートである。   FIG. 11 is a timing chart showing an example of detailed operations in the switch controller 8 and the power supply noise measurement circuit 9.

図１１において、上方から下方にかけては、電源電圧ＶＤＤと基準電圧ＶＲＥＦの電圧波形、論理回路ブロック２〜５の各動作状態を示す状態信号ＪＳ、コンパレータ１４から出力される比較結果の出力信号、電源ノイズ測定回路９から出力される制御信号ＣＯＮ、カウンタ１７から出力されるカウント出力値ＣＯＵＴ０〜ＣＯＵＴ４、フリップフロップ２０のセット端子とリセット端子にそれぞれ入力される入力信号(セット端子に入力される信号は実線で示し、リセット端子に入力される信号は点線で示す)、ならびにフリップフロップ２０から出力されるスイッチ制御信号ＳＷＣの信号タイミングをそれぞれ示している。ここでは、図２と同様に、論理回路ブロック２がスリープ状態で、論理回路ブロック３がアクティブ状態となっており、該論理回路ブロック３が、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化する際の雑音キャンセル動作について説明する。   In FIG. 11, from the upper side to the lower side, voltage waveforms of the power supply voltage VDD and the reference voltage VREF, a status signal JS indicating each operation state of the logic circuit blocks 2 to 5, an output signal of a comparison result output from the comparator 14, and a power supply The control signal CON output from the noise measurement circuit 9, the count output values COUT0 to COUT4 output from the counter 17, the input signals input to the set terminal and the reset terminal of the flip-flop 20 (the signals input to the set terminal are The signal timing is indicated by a solid line, the signal input to the reset terminal is indicated by a dotted line), and the signal timing of the switch control signal SWC output from the flip-flop 20. Here, as in FIG. 2, the logic circuit block 2 is in the sleep state and the logic circuit block 3 is in the active state, and the logic circuit block 3 has a power supply voltage VDD of about 1.6V to 1.8V. The noise canceling operation when changing to the extent will be described.

まず、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化する前に外部から入力された状態信号ＪＳが、スイッチコントローラ８を介してスイッチ部６のトランジスタ１１に出力される。これにより、トランジスタ１１がＯＮし、仮想基準電位ＶＳＳＡの電圧レベルを、基準電位ＶＳＳと同じ程度の電位にする。   First, the state signal JS input from the outside before the power supply voltage VDD changes from about 1.6 V to about 1.8 V is output to the transistor 11 of the switch unit 6 via the switch controller 8. As a result, the transistor 11 is turned on, and the voltage level of the virtual reference potential VSSA is set to the same level as the reference potential VSS.

その後、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化して電源共振雑音が発生した際に、電源電圧ＶＤＤが基準電圧ＶＲＥＦよりも大きくなると電源ノイズ測定回路９のコンパレータ１４は、Ｈｉ信号の信号を出力する。   Thereafter, when the power supply voltage VDD changes from about 1.6 V to about 1.8 V and power supply resonance noise occurs, when the power supply voltage VDD becomes larger than the reference voltage VREF, the comparator 14 of the power supply noise measurement circuit 9 The Hi signal is output.

この信号は、電源ノイズ測定回路９のディレイ部１５、ならびに排他的論理和回路１６によってワンショットパルスを生成し、制御信号ＣＯＮとして出力する。この制御信号ＣＯＮによって、カウンタ１７がリセットされ、該カウンタ１７は、カウンタ出力ＣＯＵＴ４〜ＣＯＵＴ０を’０００００１’にした後、クロック信号ＣＬＫのカウントを開始する。   This signal generates a one-shot pulse by the delay unit 15 of the power supply noise measurement circuit 9 and the exclusive OR circuit 16 and outputs it as a control signal CON. The counter 17 is reset by the control signal CON, and the counter 17 starts counting the clock signal CLK after setting the counter outputs COUT4 to COUT0 to '000001'.

マッチオン回路１８は、カウンタ１７から出力されるカウント値とレジスタ２１に格納されているタイミング情報（’０００１０’）とを比較し、一致した際にフリップフロップ２０のセット端子に信号を出力する。   The match-on circuit 18 compares the count value output from the counter 17 with the timing information ('00010') stored in the register 21 and outputs a signal to the set terminal of the flip-flop 20 when they match.

同様に、マッチオフ回路１９は、カウンタ１７から出力されるカウント値とレジスタ２２に格納されているタイミング情報（’００１１１’）とを比較し、一致した際にフリップフロップ２０のリセット端子に信号を出力する。   Similarly, the match-off circuit 19 compares the count value output from the counter 17 with the timing information ('00111') stored in the register 22, and outputs a signal to the reset terminal of the flip-flop 20 when they match. Output.

フリップフロップ２０は、セット端子に入力される信号が’Ｈｉ（１）’でリセット端子に入力される信号が’Ｌｏ（０）’の場合には、トランジスタ１０をＯＮさせるスイッチ制御信号ＳＷＣを出力し、セット端子に入力される信号が’Ｌｏ（０）’でリセット端子に入力される信号が’Ｈｉ（１）’の場合には、トランジスタ１０をＯＦＦさせるスイッチ制御信号ＳＷＣを出力する。また、セット端子に入力される信号、およびリセット端子に入力される信号がそれぞれ’Ｌｏ（０）’の場合には、前の状態を維持する。   The flip-flop 20 outputs a switch control signal SWC for turning on the transistor 10 when the signal input to the set terminal is “Hi (1)” and the signal input to the reset terminal is “Lo (0)”. When the signal input to the set terminal is “Lo (0)” and the signal input to the reset terminal is “Hi (1)”, the switch control signal SWC for turning off the transistor 10 is output. Further, when the signal input to the set terminal and the signal input to the reset terminal are 'Lo (0)', the previous state is maintained.

そして、電源共振雑音がキャンセルされると、電源ノイズ測定回路９は、カウンタリセットを行う制御信号ＣＯＮを生成しない。これにより、カウンタ１７がリセットされず、カウント出力値ＣＯＵＴ４〜ＣＯＵＴ０が’１１１１’になると、次回、制御信号ＣＯＮが電源ノイズ測定回路９から出力されるまで、フリップフロップ２０のセット端子が’Ｌｏ（０）’に固定される。   When the power supply resonance noise is canceled, the power supply noise measurement circuit 9 does not generate the control signal CON that performs counter reset. As a result, when the counter 17 is not reset and the count output values COUT4 to COUT0 become '1111', the set terminal of the flip-flop 20 is set to 'Lo () until the next time the control signal CON is output from the power supply noise measurement circuit 9. 0) '.

また、電源共振雑音のキャンセル量を制御するには、スリープ状態となった論理回路ブロックの使用数、スイッチ部に用いられるトランジスタの数、またはスイッチ部に用いられるトランジスタに供給するゲート電圧などを変更することによって、調整することができる。   Also, to control the amount of cancellation of power supply resonance noise, change the number of logic circuit blocks in sleep state, the number of transistors used in the switch section, or the gate voltage supplied to the transistors used in the switch section. Can be adjusted.

図１２〜図１４は、本実施の形態１の電源雑音抑制部を適用した際の電源共振雑音キャンセルの一例を示すシミュレーション図である。   12 to 14 are simulation diagrams illustrating an example of power supply resonance noise cancellation when the power supply noise suppression unit of the first embodiment is applied.

まず、図１２は、ＤＶＳにより、アクティブ状態の論理回路ブロックにおける電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化させた場合であり、実線は、電源雑音抑制部による電源共振雑音のキャンセル動作を行わない場合の電源電圧ＶＤＤのシミュレーション波形を示し、点線は、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示しており、一点鎖線は、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示している。   First, FIG. 12 shows a case where the power supply voltage VDD in the active logic circuit block is changed from about 1.8 V to about 1.4 V by DVS, and the solid line indicates cancellation of power supply resonance noise by the power supply noise suppression unit. The simulation waveform of the power supply voltage VDD when the operation is not performed is shown, and the dotted line shows the simulation waveform of the power supply voltage VDD when the power supply resonance noise is canceled using one logic circuit block in the sleep state. Shows a simulation waveform of the power supply voltage VDD when the power supply resonance noise is canceled using two logic circuit blocks in the sleep state.

図示するように、電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化した際に、雑音キャンセル動作を行っていない場合には、任意の周期の電源共振雑音が発生しているが、電源雑音抑制部がスリープ状態の論理回路ブロックを１つ、または２つ用いて電源共振雑音をキャンセルした際には、電源共振雑音が大幅に低減していることが分かる。   As shown in the figure, when the noise canceling operation is not performed when the power supply voltage VDD is changed from about 1.8 V to about 1.4 V, power supply resonance noise of an arbitrary period is generated. It can be seen that when the noise suppression unit cancels the power supply resonance noise by using one or two logic circuit blocks in the sleep state, the power supply resonance noise is greatly reduced.

まず、図１３は、図１２とは逆に、ＤＶＳにより電源電圧ＶＤＤを１．４Ｖ程度から１．８Ｖ程度に変化させた場合を示している。図１３において、実線は、電源雑音抑制部による電源共振雑音のキャンセル動作を行わない場合の電源電圧ＶＤＤのシミュレーション波形を示し、点線は、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示しており、一点鎖線は、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示している。   First, FIG. 13 shows a case where the power supply voltage VDD is changed from about 1.4V to about 1.8V by DVS, contrary to FIG. In FIG. 13, the solid line shows the simulation waveform of the power supply voltage VDD when the power supply noise suppression unit does not cancel the power supply resonance noise, and the dotted line shows the power supply resonance noise using one logic circuit block in the sleep state. The simulation waveform of the power supply voltage VDD when canceling is shown, and the alternate long and short dash line shows the simulation waveform of the power supply voltage VDD when canceling the power supply resonance noise using two logic circuit blocks in the sleep state.

この場合も、図１２と同様に、電源雑音抑制部がスリープ状態の論理回路ブロックを１つ、または２つ用いて電源共振雑音をキャンセルした際には、電源共振雑音が大幅に低減していることが分かる。   Also in this case, similarly to FIG. 12, when the power supply noise suppression unit cancels the power supply resonance noise using one or two logic circuit blocks in the sleep state, the power supply resonance noise is greatly reduced. I understand that.

図１４は、電源電圧ＶＤＤが１．６Ｖ程度と変化せず、任意の１つの論理回路ブロックがアクティブ状態となっており、他の任意の１つの論理回路ブロックがスリープ状態からアクティブ状態に遷移した際のシミュレーションであり、実線は、電源雑音抑制部による電源共振雑音のキャンセル動作を行わない場合、点線は、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした場合、一点鎖線は、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした場合における電源電圧ＶＤＤのシミュレーション波形をそれぞれ示している。   In FIG. 14, the power supply voltage VDD does not change to about 1.6 V, any one logic circuit block is in the active state, and any other one logic circuit block has transitioned from the sleep state to the active state. In the simulation, the solid line indicates that the power supply noise suppression unit does not cancel the power supply resonance noise, and the dotted line indicates that the power supply resonance noise is canceled using one sleep logic circuit block. The simulation waveforms of the power supply voltage VDD when the power supply resonance noise is canceled using two logic circuit blocks in the sleep state are shown.

図１４に示すように、論理回路ブロックがスリープ状態からアクティブ状態に遷移した際に、電源雑音抑制部による電源共振雑音のキャンセル動作を行わないと、ラッシュ電流の影響で電源電圧ＶＤＤの電圧波形は、大きなアンダシュートが発生している。   As shown in FIG. 14, when the logic circuit block transitions from the sleep state to the active state, if the power supply noise suppression unit does not cancel the power supply resonance noise, the voltage waveform of the power supply voltage VDD is affected by the rush current. A big undershoot has occurred.

一方、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした際には、実線の電源電圧ＶＤＤの波形に比べて、約１９．７％の雑音を低下させることができ、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした際には、実線の電源電圧ＶＤＤの波形に比べて、約３０．７％の雑音を低下することができる。   On the other hand, when the power supply resonance noise is canceled by using one logic circuit block in the sleep state, the noise can be reduced by about 19.7% as compared with the waveform of the power supply voltage VDD of the solid line. When the power supply resonance noise is canceled by using two logic circuit blocks, the noise can be reduced by about 30.7% compared to the waveform of the power supply voltage VDD of the solid line.

それにより、本実施の形態１によれば、スリープ状態の論理回路ブロックの寄生抵抗を利用して、ＤＶＳによる電源電圧ＶＤＤの電圧レベルが変化する際やスリープ状態の論理回路ブロックがアクティブ状態となる際に発生する電源共振雑音を大幅に低減することができ、安定した電源電圧ＶＤＤを各論理回路ブロックに供給することができる。   Thus, according to the first embodiment, the logic circuit block in the sleep state becomes active when the voltage level of the power supply voltage VDD by the DVS changes or by using the parasitic resistance of the logic circuit block in the sleep state. The power supply resonance noise generated at the time can be greatly reduced, and a stable power supply voltage VDD can be supplied to each logic circuit block.

（実施の形態２）
図１５は、本発明の実施の形態２による半導体集積回路装置の構成の一例を示すブロック図、図１６は、本発明の実施の形態２による半導体集積回路装置の構成の他の例を示すブロック図である。 (Embodiment 2)
15 is a block diagram showing an example of the configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention, and FIG. 16 is a block diagram showing another example of the configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention. FIG.

前記実施の形態１では、スイッチ部６，７を論理回路ブロック２，３と基準電位ＶＳＳとの間に接続した構成について説明したが、これらスイッチ部は、たとえば、電源電圧ＶＤＤと論理回路ブロックとの間に設けたり、あるいは、論理回路ブロックと基準電位ＶＳＳとの間、および電源電圧ＶＤＤと論理回路ブロックとそれぞれ設ける構成としてもよい。   In the first embodiment, the configuration in which the switch units 6 and 7 are connected between the logic circuit blocks 2 and 3 and the reference potential VSS has been described. However, these switch units include, for example, the power supply voltage VDD, the logic circuit block, and the like. Alternatively, the power supply voltage VDD and the logic circuit block may be provided between the logic circuit block and the reference potential VSS.

図１５は、スイッチ部を電源電圧ＶＤＤと論理回路ブロックとの間に設けた際の半導体集積回路装置１における一例を示すブロック図である。この場合、半導体集積回路装置１には、前記実施の形態１の図１と同様に、論理回路ブロック２〜５、スイッチ部６ａ，７ａ、スイッチコントローラ８、および電源ノイズ測定回路９が設けられている。   FIG. 15 is a block diagram showing an example of the semiconductor integrated circuit device 1 when the switch unit is provided between the power supply voltage VDD and the logic circuit block. In this case, the semiconductor integrated circuit device 1 is provided with logic circuit blocks 2 to 5, switch units 6 a and 7 a, a switch controller 8, and a power supply noise measurement circuit 9 as in FIG. 1 of the first embodiment. Yes.

前記実施の形態１の図１と異なるところは、電源電圧ＶＤＤと論理回路ブロック２との間にスイッチ部６ａが接続されており、電源電圧ＶＤＤと論理回路ブロック３との間にスイッチ部６ａが接続されている点である。   A difference from FIG. 1 of the first embodiment is that a switch unit 6 a is connected between the power supply voltage VDD and the logic circuit block 2, and the switch unit 6 a is connected between the power supply voltage VDD and the logic circuit block 3. It is a connected point.

図１５の場合、電源電圧ＶＤＤが供給される配線は電源配線（第１の電源線）ＶＤＤＬとされ、基準電位ＶＳＳが供給される配線は電源配線(第３の電源配線)ＶＳＳＬとされ、論理回路ブロック２とスイッチ部６ａの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ１とされ、論理回路ブロック３とスイッチ部７ａとの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ２とされる。仮想電源電圧ＶＤＤＡの電位は、電源電圧ＶＤＤよりも低く、基準電位ＶＳＳより高くされる。よって、ＶＤＤ＞ＶＤＤＡ＞ＶＳＳの電位関係とされる。   In the case of FIG. 15, the wiring to which the power supply voltage VDD is supplied is the power supply wiring (first power supply line) VDDL, the wiring to which the reference potential VSS is supplied is the power supply wiring (third power supply wiring) VSSL, A power supply wiring (second power supply line) VDDAL1 is used as a virtual power supply voltage VDDA between the circuit block 2 and the switch unit 6a, and a virtual power supply voltage VDDA is used between the logic circuit block 3 and the switch unit 7a. Power supply wiring (second power supply line) VDDAL2. The potential of the virtual power supply voltage VDDA is lower than the power supply voltage VDD and higher than the reference potential VSS. Therefore, the potential relationship is VDD> VDDA> VSS.

また、スイッチ部６ａは、たとえば、ＰチャネルＭＯＳからなるトランジスタ１０ａ，１１ａから構成されている。トランジスタ１０ａ，１１ａの一方の接続部には、電源電圧ＶＤＤが供給されるように接続されている。   The switch unit 6a is composed of transistors 10a and 11a made of P-channel MOS, for example. One of the connection portions of the transistors 10a and 11a is connected to be supplied with the power supply voltage VDD.

トランジスタ１０ａ，１１ａの他方の接続部には、論理回路ブロック２が接続された構成からなる。トランジスタ１０ａ，１１ａのゲートには、スイッチコントローラ８から出力されるスイッチ制御信号ＳＷＣが入力されるようにそれぞれ接続されている。また、トランジスタ１０ａのゲートサイズは、トランジスタ１１ａのゲートサイズよりも大きくなるように形成されている。   The logic circuit block 2 is connected to the other connection portion of the transistors 10a and 11a. The gates of the transistors 10a and 11a are connected so that the switch control signal SWC output from the switch controller 8 is input thereto. Further, the gate size of the transistor 10a is formed to be larger than the gate size of the transistor 11a.

同様に、スイッチ部７ａも、たとえば、ＰチャネルＭＯＳからなるトランジスタ１２ａ，１３ａから構成されている。トランジスタ１２ａ，１３ａの一方の接続部には、電源電圧ＶＤＤが供給されるように接続されており、これらトランジスタ１２ａ，１３ａの他方の接続部には、論理回路ブロック２が接続された構成からなる。   Similarly, the switch unit 7a is also composed of transistors 12a and 13a made of, for example, P-channel MOS. One connection part of the transistors 12a and 13a is connected to be supplied with the power supply voltage VDD, and the other connection part of the transistors 12a and 13a is connected to the logic circuit block 2. .

トランジスタ１２ａ，１３ａのゲートには、スイッチコントローラ８から出力されるスイッチ制御信号ＳＷＣが入力されるようにそれぞれ接続されている。ここでも、トランジスタ１２ａのゲートサイズは、トランジスタ１３ａのゲートサイズよりも大きくなるように形成されている。   The gates of the transistors 12a and 13a are connected so that the switch control signal SWC output from the switch controller 8 is input thereto. Also here, the gate size of the transistor 12a is formed to be larger than the gate size of the transistor 13a.

図１５に示す半導体集積回路装置の場合、スイッチ部６ａ，７ａによる電源遮断が基準電位ＶＳＳの遮断から、電源電圧ＶＤＤの遮断に変わることになるので、電源共振雑音をキャンセルする動作は、基準電位ＶＳＳの揺れに対して仮想電源電圧ＶＤＤＡ（たとえば、トランジスタ１０ａ，１０ｂと論理回路ブロック２との接続部）の揺れを検知して電源共振雑音をキャンセルする。   In the case of the semiconductor integrated circuit device shown in FIG. 15, the power cutoff by the switch units 6a and 7a changes from the cutoff of the reference potential VSS to the cutoff of the power supply voltage VDD. The power supply resonance noise is canceled by detecting the fluctuation of the virtual power supply voltage VDDA (for example, the connection part between the transistors 10a and 10b and the logic circuit block 2) with respect to the fluctuation of the VSS.

ここで、電源共振雑音のキャンセルは、仮想電源電圧ＶＤＤＡだけでなく、たとえば、電源電圧ＶＤＤ、基準電位ＶＳＳ、あるいは仮想基準電位ＶＳＳＡの揺れを検知するようにしてもよい。   Here, the cancellation of the power supply resonance noise may be performed by detecting not only the virtual power supply voltage VDDA but also a fluctuation of the power supply voltage VDD, the reference potential VSS, or the virtual reference potential VSSA, for example.

図１６は、スイッチ部を電源電圧ＶＤＤと論理回路ブロックとの間、および論理回路ブロックと基準電位ＶＳＳとの間にそれぞれ設けた際の半導体集積回路装置の一例を示すブロック図である。   FIG. 16 is a block diagram illustrating an example of a semiconductor integrated circuit device when the switch portions are provided between the power supply voltage VDD and the logic circuit block and between the logic circuit block and the reference potential VSS.

この場合、半導体集積回路装置１は、図示するように、論理回路ブロック２〜５、スイッチ部６，６ａ，７，７ａ、スイッチコントローラ８、および電源ノイズ測定回路９が設けられている。   In this case, the semiconductor integrated circuit device 1 is provided with logic circuit blocks 2 to 5, switch units 6, 6 a, 7, 7 a, a switch controller 8, and a power supply noise measurement circuit 9 as shown in the figure.

図１６では、図１の構成に、図１５のスイッチ部６ａ，７ａがそれぞれ追加された構成となっている。また、論理回路ブロック２〜５、スイッチ部６，７、スイッチコントローラ８、および電源ノイズ測定回路９の接続構成は、図１と同様であり、スイッチ部６ａ，７ａの接続構成は、図１５と同様である。   In FIG. 16, the switches 6a and 7a of FIG. 15 are added to the configuration of FIG. The connection configuration of the logic circuit blocks 2 to 5, the switch units 6 and 7, the switch controller 8, and the power supply noise measurement circuit 9 is the same as that in FIG. 1, and the connection configuration of the switch units 6a and 7a is the same as that in FIG. It is the same.

図１６に示されるように、電源電圧ＶＤＤが供給される配線は電源配線（第１の電源線）ＶＤＤＬとされ、論理回路ブロック２とスイッチ部６ａの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ１とされ、論理回路ブロック２とスイッチ部７ａとの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ２とされる。   As shown in FIG. 16, the wiring to which the power supply voltage VDD is supplied is the power supply wiring (first power supply line) VDDL, and the power supply that is the virtual power supply voltage VDDA is provided between the logic circuit block 2 and the switch unit 6a. A wiring (second power supply line) VDDAL1 is used, and a power supply wiring (second power supply line) VDDAL2 used as a virtual power supply voltage VDDA is provided between the logic circuit block 2 and the switch unit 7a.

スイッチ部６は、論理回路ブロック２と電源電圧ＶＤＤよりも低い電圧レベルの電源電圧又は基準電位とされる基準電位ＶＳＳが供給される電源配線（第４の電源線）との間に接続されており、スイッチ部７は、論理回路ブロック３と基準電位ＶＳＳが供給される電源配線（第４の電源線）との間に接続されている。   The switch unit 6 is connected between the logic circuit block 2 and a power supply wiring (fourth power supply line) supplied with a power supply voltage having a voltage level lower than the power supply voltage VDD or a reference potential VSS as a reference potential. The switch unit 7 is connected between the logic circuit block 3 and the power supply wiring (fourth power supply line) to which the reference potential VSS is supplied.

なお、論理回路ブロック２とスイッチ部６との間は、仮想基準電位ＶＳＳＡとされる電源配線（第３の電源線）ＶＳＳＬ１が設けられる。同様に、論理回路ブロック３とスイッチ部７との間は、仮想基準電位ＶＳＳＡとされる電源配線（第３の電源線）ＶＳＳＬ２が設けられる。仮想基電源電圧ＶＤＤＡの電位及び仮想基準電位ＶＳＳＡの電位は、ＶＤＤ＞ＶＤＤＡ＞ＶＳＳＡ＞ＶＳＳの電位関係とされる。   A power supply wiring (third power supply line) VSSL1 that is set to a virtual reference potential VSSA is provided between the logic circuit block 2 and the switch unit 6. Similarly, between the logic circuit block 3 and the switch unit 7, a power supply wiring (third power supply line) VSSL2 that is set to a virtual reference potential VSSA is provided. The potential of the virtual base power supply voltage VDDA and the potential of the virtual reference potential VSSA have a potential relationship of VDD> VDDA> VSSA> VSS.

たとえば、論理回路ブロック２がスリープ状態、論理回路ブロック３がアクティブ状態になっており、論理回路ブロック３に供給される電源電圧ＶＤＤが、ＤＶＳによって、たとえば、１．６Ｖ程度から１．８Ｖ程度に変化する際の電源共振雑音のキャンセルは、まず、スリープ状態の論理回路ブロック２におけるスイッチ部６のトランジスタ１１をＯＮさせ、仮想基準電位ＶＳＳＡを上昇させ、仮想基準電圧ＶＤＤＡを下降させる。   For example, the logic circuit block 2 is in a sleep state and the logic circuit block 3 is in an active state, and the power supply voltage VDD supplied to the logic circuit block 3 is, for example, about 1.6V to about 1.8V by DVS. To cancel the power supply resonance noise when changing, first, the transistor 11 of the switch unit 6 in the logic circuit block 2 in the sleep state is turned on, the virtual reference potential VSSA is raised, and the virtual reference voltage VDDA is lowered.

その後、スイッチ部６，６ａの全てのトランジスタをＯＦＦさせ、仮想基準電位ＶＳＳＡという）の電圧レベルを、基準電位ＶＳＳと同じ程度の電位にする。このとき、トランジスタ１１ａをＯＮし、仮想電源電圧ＶＤＤＡの電圧レベルを電源電圧ＶＤＤの電圧レベルまで充電する。   After that, all the transistors of the switch units 6 and 6a are turned off, and the voltage level of the virtual reference potential VSSA is set to the same level as the reference potential VSS. At this time, the transistor 11a is turned on, and the voltage level of the virtual power supply voltage VDDA is charged to the voltage level of the power supply voltage VDD.

その後、ＤＶＳによって電源電圧ＶＤＤが変化する前に、トランジスタ１１、またはトランジスタ１１ａのいずれかをＯＦＦにし、仮想基準電位ＶＳＳＡ、あるいは仮想電源電圧ＶＤＤＡをフローティング状態にする。   After that, before the power supply voltage VDD changes due to DVS, either the transistor 11 or the transistor 11a is turned off, and the virtual reference potential VSSA or the virtual power supply voltage VDDA is brought into a floating state.

トランジスタ１１をＯＦＦにした場合、その後の動作については前記した図３〜図７と同様であり、トランジスタ１１ａをＯＦＦにした場合には、その後の動作が図１５の構成と同様である。   When the transistor 11 is turned off, the subsequent operation is the same as in FIGS. 3 to 7 described above. When the transistor 11a is turned off, the subsequent operation is the same as the configuration of FIG.

（実施の形態３）
図１７は、本発明の実施の形態３による半導体集積回路装置の構成の一例を示すブロック図、図１８は、本発明の実施の形態３による半導体集積回路装置の構成の他の例を示すブロック図、図１９は、本発明の実施の形態３による半導体集積回路装置の構成のさらに他の例を示すブロック図である。 (Embodiment 3)
FIG. 17 is a block diagram showing an example of the configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention. FIG. 18 is a block diagram showing another example of the configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention. 19 and 19 are block diagrams showing still another example of the configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention.

本実施の形態３において、図１７に示す半導体集積回路装置１は、前記実施の形態１の図１に示す半導体集積回路装置１におけるスイッチ部６，７から、トランジスタサイズが小さいトランジスタ１１、およびトランジスタ１３をそれぞれ削除した構成となっている。その他の構成、および接続は、図１と同様である。   In the third embodiment, the semiconductor integrated circuit device 1 shown in FIG. 17 includes a transistor 11 having a small transistor size and a transistor from the switch sections 6 and 7 in the semiconductor integrated circuit device 1 shown in FIG. 1 of the first embodiment. 13 is deleted. Other configurations and connections are the same as those in FIG.

また、図１８に示す半導体集積回路装置１は、前記実施の形態２の図１５に示す半導体集積回路装置１におけるスイッチ部６ａ，７ａから、トランジスタサイズが小さいトランジスタ１１ａ、およびトランジスタ１３ａをそれぞれ削除した構成となっている。その他の構成、および接続は、図１５と同様である。   Further, in the semiconductor integrated circuit device 1 shown in FIG. 18, the transistor 11a and the transistor 13a having a small transistor size are deleted from the switch portions 6a and 7a in the semiconductor integrated circuit device 1 shown in FIG. 15 of the second embodiment. It has a configuration. Other configurations and connections are the same as those in FIG.

さらに、図１９に示す半導体集積回路装置１は、前記実施の形態２の図１６に示す半導体集積回路装置１におけるスイッチ部６，６ａ，７，７ａから、トランジスタサイズが小さいトランジスタ１１、トランジスタ１１ａ、トランジスタ１３、トランジスタ１３ａをそれぞれ削除した構成となっている。その他の構成、および接続は、図１６と同様である。   Further, in the semiconductor integrated circuit device 1 shown in FIG. 19, the transistors 11, 6a, 11a, 11a, The transistor 13 and the transistor 13a are omitted. Other configurations and connections are the same as those in FIG.

これら図１７〜図１９のそれぞれの構成において、ＤＶＳが行われる論理回路ブロックが休止状態に、キャパシタとして用いたい論理回路ブロックをトランジスタサイズの大きいトランジスタ１０、またはトランジスタ１２，１０ａ、またはトランジスタ１２ａで充電し、実施の形態１、あるいは実施の形態２と同様な手順でノイズキャンセルを行う。   In each of the configurations shown in FIGS. 17 to 19, the logic circuit block on which DVS is performed is in a dormant state, and the logic circuit block to be used as a capacitor is charged by the transistor 10 having a large transistor size, or the transistors 12, 10a, or 12a Then, noise cancellation is performed in the same procedure as in the first or second embodiment.

サイズが大きなトランジスタで仮想基準電位ＶＳＳＡの引き下げや、仮想電源電圧ＶＤＤＡの引き上げを急激に行うので、電源電圧ＶＤＤ、あるいは基準電位ＶＳＳにノイズを引き起こす可能性がある。そのため、この充電操作は他の論理回路ブロックの動作に影響がない休止状態の時に実施する必要がある。   Since the virtual reference potential VSSA and the virtual power supply voltage VDDA are rapidly increased with a transistor having a large size, noise may occur in the power supply voltage VDD or the reference potential VSS. For this reason, this charging operation needs to be performed in a sleep state in which the operation of other logic circuit blocks is not affected.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

電源ノイズ測定回路９は、仮想電源電圧ＶＤＤＡだけでなく、たとえば、電源電圧ＶＤＤ、基準電位ＶＳＳ、あるいは仮想基準電位ＶＳＳＡの揺れを検知するようにしてもよい。この場合、図８のＶＤＤの電位が、仮想電源電圧ＶＤＤＡ、基準電位ＶＳＳ、あるいは仮想基準電位ＶＳＳＡへ変更されるとともに、それに伴って、図８の基準電圧ＶＲＥＦが所望の値に設定されることになる。    The power supply noise measurement circuit 9 may detect not only the virtual power supply voltage VDDA but also fluctuations of the power supply voltage VDD, the reference potential VSS, or the virtual reference potential VSSA, for example. In this case, the VDD potential in FIG. 8 is changed to the virtual power supply voltage VDDA, the reference potential VSS, or the virtual reference potential VSSA, and accordingly, the reference voltage VREF in FIG. 8 is set to a desired value. become.

本発明は、ＤＶＳにより電源電圧の電圧レベルが変化する半導体集積回路装置における電源安定化技術に適している。   The present invention is suitable for a power supply stabilization technique in a semiconductor integrated circuit device in which the voltage level of the power supply voltage changes due to DVS.

１ 半導体集積回路装置
２〜５ 論理回路ブロック
６ スイッチ部
６ａ スイッチ部
７ スイッチ部
７ａ スイッチ部
８ スイッチコントローラ
９ 電源ノイズ測定回路
１０ トランジスタ
１０ａ トランジスタ
１１ トランジスタ
１１ａ トランジスタ
１２ トランジスタ
１２ａ トランジスタ
１３ トランジスタ
１３ａ トランジスタ
１４ コンパレータ
１５ ディレイ部
１６ 排他的論理和回路
１７ カウンタ
１８ マッチオン回路
１９ マッチオフ回路
２０ フリップフロップ
２１ レジスタ
２２ レジスタ
２３ セレクタ
２４ セレクタ
２５ ストップカウンタ
２６ スイッチ DESCRIPTION OF SYMBOLS 1 Semiconductor integrated circuit device 2-5 Logic circuit block 6 Switch part 6a Switch part 7 Switch part 7a Switch part 8 Switch controller 9 Power supply noise measuring circuit 10 Transistor 10a Transistor 11 Transistor 11a Transistor 12 Transistor 12a Transistor 13 Transistor 13a Transistor 14 Comparator 15 Delay unit 16 Exclusive OR circuit 17 Counter 18 Match-on circuit 19 Match-off circuit 20 Flip-flop 21 Register 22 Register 23 Selector 24 Selector 25 Stop counter 26 Switch

Claims (13)

電源電圧が供給される第１の電源線と、
前記第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、
前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、
前記第２の電源線と前記第３の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行うスイッチ部と、
前記第１の電源線に供給される電源電圧の電圧レベルをモニタし、前記電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、
前記電源ノイズ測定部から出力される制御信号、および前記論理回路ブロックの動作状態を示す状態信号に基づいて、前記スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧に電源雑音が発生した際に、制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の前記論理回路ブロックにおける前記スイッチ部を動作させ、スリープ状態となっている前記論理回路ブロックに寄生する寄生容量を利用して電源雑音を抑制することを特徴とする半導体集積回路装置。 A first power supply line to which a power supply voltage is supplied;
A second power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the first power supply line is supplied;
A third power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the second power supply line is supplied;
A logic circuit block connected between the first power supply line and the second power supply line and subject to low power consumption control;
A switch unit connected between the second power supply line and the third power supply line and performing low power consumption control of the logic circuit block based on a switch control signal;
A power supply noise measuring unit that monitors a voltage level of a power supply voltage supplied to the first power supply line and outputs a control signal according to a change in the voltage level of the power supply voltage;
A switch controller that outputs a switch control signal to the switch unit based on a control signal output from the power supply noise measurement unit and a state signal indicating an operation state of the logic circuit block;
The power supply noise measuring unit is
When power supply noise occurs in the power supply voltage supplied to the first power supply line, a control signal is output,
The switch controller
In response to a control signal output from the power supply noise measurement unit, the switch unit in any logic circuit block that is in a sleep state is operated, and a parasitic capacitance that is parasitic in the logic circuit block that is in a sleep state. A semiconductor integrated circuit device characterized by suppressing power supply noise by using the semiconductor integrated circuit device. 電源電圧が供給される第１の電源線と、
前記第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、
前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、
前記第２の電源線と前記第３の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行うスイッチ部と、
前記第１の電源線に供給される電源電圧の電圧レベルをモニタし、前記電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、
前記電源ノイズ測定部から出力される制御信号、および前記論理回路ブロックの動作状態を示す状態信号に基づいて、前記スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧に電源雑音が発生した際に、制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の前記論理回路ブロックにおける前記スイッチ部を動作させ、スリープ状態となっている前記論理回路ブロックに寄生する寄生容量を利用して電源雑音を抑制することを特徴とする半導体集積回路装置。 A first power supply line to which a power supply voltage is supplied;
A second power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the first power supply line is supplied;
A third power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the second power supply line is supplied;
A logic circuit block connected between the second power supply line and the third power supply line and subject to low power consumption control;
A switch unit connected between the first power supply line and the second power supply line and performing low power consumption control of the logic circuit block based on a switch control signal;
A power supply noise measuring unit that monitors a voltage level of a power supply voltage supplied to the first power supply line and outputs a control signal according to a change in the voltage level of the power supply voltage;
A switch controller that outputs a switch control signal to the switch unit based on a control signal output from the power supply noise measurement unit and a state signal indicating an operation state of the logic circuit block;
The power supply noise measuring unit is
When power supply noise occurs in the power supply voltage supplied to the first power supply line, a control signal is output,
The switch controller
In response to a control signal output from the power supply noise measurement unit, the switch unit in any logic circuit block that is in a sleep state is operated, and a parasitic capacitance that is parasitic in the logic circuit block that is in a sleep state. A semiconductor integrated circuit device characterized by suppressing power supply noise by using the semiconductor integrated circuit device. 電源電圧が供給される第１の電源線と、
前記第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、
前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、
前記第３の電源線に供給される電源電圧よりも高く前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第４の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行う第１のスイッチ部と、
前記第４の電源線と前記第３の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行う第２のスイッチ部と、
前記第２の電源線と前記第４の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、
前記第１の電源線に供給される電源電圧の電圧レベルをモニタし、前記電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、
前記電源ノイズ測定部から出力される制御信号、および前記論理回路ブロックの動作状態を示す状態信号に基づいて、前記第１のスイッチ部、または前記第２のスイッチ部に制御信号を出力するスイッチコントローラとを備え、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧に電源雑音が発生した際に、制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の前記論理回路ブロックにおける前記第１のスイッチ部、または前記第２のスイッチ部を動作させ、スリープ状態となっている前記論理回路ブロックに寄生する寄生容量を利用して電源雑音を抑制することを特徴とする半導体集積回路装置。 A first power supply line to which a power supply voltage is supplied;
A second power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the first power supply line is supplied;
A third power supply line to which a power supply voltage having a lower voltage level than a power supply voltage supplied to the second power supply line is supplied;
A fourth power supply line to which a power supply voltage having a voltage level higher than the power supply voltage supplied to the third power supply line and lower than the power supply voltage supplied to the second power supply line is supplied;
A first switch unit connected between the first power supply line and the second power supply line and performing low power consumption control of the logic circuit block based on a switch control signal;
A second switch unit connected between the fourth power line and the third power line, and performing low power consumption control of the logic circuit block based on a switch control signal;
A logic circuit block connected between the second power supply line and the fourth power supply line and subject to low power consumption control;
A power supply noise measuring unit that monitors a voltage level of a power supply voltage supplied to the first power supply line and outputs a control signal according to a change in the voltage level of the power supply voltage;
A switch controller that outputs a control signal to the first switch unit or the second switch unit based on a control signal output from the power supply noise measuring unit and a state signal indicating an operation state of the logic circuit block And
The power supply noise measuring unit is
When power supply noise occurs in the power supply voltage supplied to the first power supply line, a control signal is output,
The switch controller
In response to a control signal output from the power supply noise measurement unit, the first switch unit or the second switch unit in any of the logic circuit blocks in the sleep state is operated to enter the sleep state. A semiconductor integrated circuit device characterized in that power supply noise is suppressed by utilizing a parasitic capacitance parasitic to the logic circuit block. 請求項１または２記載の半導体集積回路装置において、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧としきい値電圧とを比較し、前記電源電圧が前記しきい値電圧よりも低くなった際、または前記電源電圧が前記しきい値電圧よりも高くなった際に前記制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも高くなった際に出力する制御信号を受け取ると、前記第２の電源線に蓄積された電荷を前記第３の電源線に放出し、前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも低くなった際に出力する制御信号を受け取ると、前記第３の電源線に蓄積された電荷を前記第２の電源線に放出するように、スリープ状態の前記論理回路ブロックが接続される前記スイッチ部を制御することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 or 2,
The power supply noise measuring unit is
The power supply voltage supplied to the first power supply line is compared with a threshold voltage, and when the power supply voltage is lower than the threshold voltage, or the power supply voltage is higher than the threshold voltage. Output the control signal when
The switch controller
When the power supply noise measurement unit receives a control signal that is output when the power supply voltage supplied to the first power supply line is higher than the threshold voltage, the power supply noise measurement unit is stored in the second power supply line. Electric charge is discharged to the third power supply line, and the power supply noise measurement unit receives a control signal output when the power supply voltage supplied to the first power supply line is lower than the threshold voltage. And controlling the switch section to which the logic circuit block in the sleep state is connected so as to discharge the charge accumulated in the third power supply line to the second power supply line. Circuit device. 請求項４記載の半導体集積回路装置において、
前記スイッチコントローラは、
前記第２の電源線に蓄積された電荷を放出してから任意の期間が経過すると、前記第２の電源線に電荷を蓄積するように、スリープ状態の前記論理回路ブロックが接続される前記スイッチ部を制御することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 4.
The switch controller
The switch to which the logic circuit block in the sleep state is connected so as to store the charge in the second power supply line after an arbitrary period has elapsed since the charge stored in the second power supply line has been discharged A semiconductor integrated circuit device characterized by controlling a part. 請求項３記載の半導体集積回路装置において、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧としきい値電圧とを比較し、前記電源電圧が前記しきい値電圧よりも低くなった際、または前記電源電圧が前記しきい値電圧よりも高くなった際に前記制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも高くなった際に出力する制御信号を受け取ると、前記第２の電源線に蓄積された電荷を放出し、前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも低くなった際に出力する制御信号を受け取ると、前記第３の電源線に蓄積された電荷を前記第２の電源線に放出するように、スリープ状態の前記論理回路ブロックが接続される前記第１のスイッチ部を制御し、前記第４の電源線に蓄積された電荷を放出するように、スリープ状態の前記論理回路ブロックが接続される前記第２のスイッチ部を制御することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3.
The power supply noise measuring unit is
The power supply voltage supplied to the first power supply line is compared with a threshold voltage, and when the power supply voltage is lower than the threshold voltage, or the power supply voltage is higher than the threshold voltage. Output the control signal when
The switch controller
When the power supply noise measurement unit receives a control signal that is output when the power supply voltage supplied to the first power supply line is higher than the threshold voltage, the power supply noise measurement unit is stored in the second power supply line. When the power supply noise measurement unit receives the control signal output when the power supply voltage supplied to the first power supply line becomes lower than the threshold voltage, the third power supply is released. The first switch unit connected to the logic circuit block in the sleep state is controlled so as to discharge the charge accumulated in the line to the second power supply line, and the charge is accumulated in the fourth power supply line. A semiconductor integrated circuit device, wherein the second switch unit to which the logic circuit block in the sleep state is connected is controlled so as to discharge electric charge. 請求項６記載の半導体集積回路装置において、
前記スイッチコントローラは、
前記第２の電源線、および前記第４の電源線に蓄積された電荷を放出してから任意の期間が経過すると、前記第２の電源線、および前記第４の電源線に電荷を蓄積するように、スリープ状態の前記論理回路ブロックが接続される前記第１、および前記第２のスイッチ部をそれぞれ制御することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 6.
The switch controller
When an arbitrary period elapses after the charge accumulated in the second power supply line and the fourth power supply line is discharged, the charge is accumulated in the second power supply line and the fourth power supply line. As described above, the semiconductor integrated circuit device controls each of the first and second switch sections to which the logic circuit block in the sleep state is connected. 請求項１、２、４、５のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
クロック信号をカウントするカウンタと、
前記スイッチ部をオン、およびオフするタイミング情報が格納されたレジスタ部と、
前記カウンタから出力されるカウント値と前記レジスタ部に格納されたタイミング情報とを比較し、前記カウンタのカウント値と前記レジスタ部のタイミング情報とが一致した際に、前記スイッチ部をオン、またはオフする前記スイッチ制御信号を出力するスイッチ制御部とを備えたことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1, 2, 4, and 5,
The switch controller
A counter for counting clock signals;
A register unit storing timing information for turning on and off the switch unit;
The count value output from the counter is compared with the timing information stored in the register unit, and when the count value of the counter matches the timing information of the register unit, the switch unit is turned on or off And a switch control unit that outputs the switch control signal. 請求項３、６、７のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
クロック信号をカウントするカウンタと、
前記第１のスイッチ部、および第２のスイッチ部をそれぞれオン、およびオフするタイミング情報が格納されたレジスタ部と、
前記カウンタから出力されるカウント値と前記レジスタ部に格納されたタイミング情報とを比較し、前記カウンタのカウント値と前記レジスタ部のタイミング情報とが一致した際に、前記第１のスイッチ部、および前記第２のスイッチ部をオン、またはオフする前記スイッチ制御信号を出力するスイッチ制御部とを備えたことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 3, 6, and 7,
The switch controller
A counter for counting clock signals;
A register unit storing timing information for turning on and off the first switch unit and the second switch unit, respectively;
The count value output from the counter is compared with the timing information stored in the register unit, and when the count value of the counter matches the timing information of the register unit, the first switch unit, and A semiconductor integrated circuit device comprising: a switch control unit that outputs the switch control signal for turning on or off the second switch unit. 請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
アクティブ状態の前記論理回路ブロックの動作状態に応じて、使用するスリープ状態となった前記論理回路ブロックの数を可変するように前記スイッチ部を動作させることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 9,
The switch controller
A semiconductor integrated circuit device, wherein the switch unit is operated so as to vary the number of the logic circuit blocks in a sleep state to be used according to an operation state of the logic circuit block in an active state. 請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
アクティブ状態の前記論理回路ブロックの動作状態に応じて、使用するスリープ状態となった前記論理回路ブロックにおける前記スイッチ部のオン導通強度を可変することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 9,
The switch controller
A semiconductor integrated circuit device characterized in that the on-conduction strength of the switch section in the logic circuit block in the sleep state to be used is varied according to the operation state of the logic circuit block in the active state. 請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
前記スイッチ部の各々は、複数のスイッチを含み、
前記スイッチコントローラは、アクティブ状態の前記論理回路ブロックの動作状態に応じて、動作させる前記複数のスイッチの数を可変するように制御することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 9,
Each of the switch units includes a plurality of switches,
The semiconductor integrated circuit device according to claim 1, wherein the switch controller controls the number of the plurality of switches to be operated in accordance with an operation state of the logic circuit block in an active state. 請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
前記スイッチ部の各々は、１つのスイッチを含むことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 9,
Each of the switch sections includes one switch, and the semiconductor integrated circuit device.
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