JP2011151483A - 電源変動緩和回路を有する集積回路 - Google Patents
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Abstract
【課題】
内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。
【解決手段】
電源が供給される集積回路において,電源が供給され内部電源を内部に供給する電源配線と,内部電源を供給される第1及び第2の内部回路と,第2の内部回路を非動作状態から動作状態に制御するイネーブル信号を第2の内部回路に供給するイネーブル信号供給回路とを有し,イネーブル信号供給回路は,イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第2の内部回路に供給する。
【選択図】 図4
内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。
【解決手段】
電源が供給される集積回路において,電源が供給され内部電源を内部に供給する電源配線と,内部電源を供給される第1及び第2の内部回路と,第2の内部回路を非動作状態から動作状態に制御するイネーブル信号を第2の内部回路に供給するイネーブル信号供給回路とを有し,イネーブル信号供給回路は,イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第2の内部回路に供給する。
【選択図】 図4
Description
本発明は,電源変動緩和回路を有する集積回路に関する。
集積回路は,外部からまたは内蔵する電源レギュレータから電源電圧を供給され,内部回路にはその電源電圧が電源配線を介して供給される。この内部回路に供給される内部電源電圧は,安定した電圧を維持することが望ましい。
内部電源電圧の急激な変化を緩和した回路については,例えば,特許文献1,2,3などに記載されている。
内部回路の一部の回路を必要に応じて動作状態と非動作状態に切り替えることで,その一部の回路による消費電力を節約することができる。しかし,その一方で,一部の回路を非動作状態から動作状態に切り替えたときに,内部電源配線に流れる電源電流が増大し内部電源電圧が低下する。また,一部の回路を動作状態から非動作状態に切り替えたときは,逆に内部電源配線に流れる電源電流が減少し内部電源電圧が上昇する。この内部電源電圧の低下と上昇は,内部回路の他の回路の正常動作に支障を与えることがある。特に,内部電源電圧が急激に低下または上昇すると,他の回路の正常動作を保証することができなくなる。
そこで,本発明の目的は,内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供することにある。
集積回路の第1の側面は,電源が供給される集積回路において,前記電源が供給され内部電源を内部に供給する電源配線と,前記内部電源を供給される第1及び第2の内部回路と,前記第2の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第2の内部回路に供給するイネーブル信号供給回路とを有し,前記イネーブル信号供給回路は,前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第2の内部回路に供給する。
第1の側面によれば,内部電源電圧の変動が緩和され内部回路の誤動作を抑制できる。
図1は,本実施の形態が適用される集積回路とその動作を示す図である。集積回路は,電源VDOが供給され,寄生抵抗Rwを有する電源配線2を介して内部電源VDIが供給される内部回路1を有する。内部回路1にはグランドGNDも供給される。図中の動作波形に示されるとおり,内部回路1内の一部の回路がその動作を開始すると動作電流Ic(t)が増加し,寄生抵抗Rwの電圧降下により内部電源VDIは供給電源VDOから急激に低下し,内部回路1の消費電流Ic(t)に対応する電圧になる。この場合,内部回路1内の上記一部の回路以外の回路は,内部電源VDIの急激な変化に対応できず,誤動作を招く。
一方,図示されていないが,内部回路1内の一部の回路が動作を停止すると,内部電源VIDの電圧が急激に上昇し,同様に誤動作を招く。
よって,内部回路内の一部の回路が動作を開始したときは,内部電源VIDが破線に示されるようにその電圧を徐々に低下するように制御することが求められる。また,図示しないが,内部回路内の一部の回路が動作を停止したときも内部電源VIDはその電圧を徐々に上昇するように制御することが求められる。
図2は,本実施の形態にかかる集積回路の一例を示す図である。集積回路は,図1と同様に,電源VDO,電源配線2の寄生抵抗Rw,内部電源VDI,グランドGNDを有する。そして,内部回路は,水晶発振器10の発振クロックに基づいて高周波の第1のクロックCLK1を生成するシンセサイザ11と,第1のクロックCLK1を入力し第2のクロックCLK2を生成しクロック供給配線13を介して送信または受信回路14に供給するクロックバッファ12と,送信または受信回路14とを有する。送信または受信回路14が,送信回路と受信回路とに分かれている場合は,クロックバッファ12は送信回路と受信回路に対応して別々のクロックバッファを有する。
そして,クロックバッファ12は,イネーブル信号ENを供給され,イネーブル信号ENがディセーブル状態(非動作状態,たとえばLレベル)のときに動作を停止して停止状態になり,イネーブル信号ENがイネーブル状態(動作状態,たとえばHレベル)のときに動作状態になる。
送信または受信回路14は,第2のクロックCLK2からローカルクロックを生成し,受信信号をダウンコンバートする受信用ミキサ回路または送信信号をアップコンバートする送信用ミキサ回路のローカルクロックとして使用する。
たとえば,時分割通信方式では,送信回路が送信状態の間は受信回路は停止状態に制御され,逆に受信回路が受信状態の間は送信回路は停止状態に制御される。そのため,集積回路の消費電力を節約するために,クロックバッファ12はイネーブル信号ENにより動作状態と非動作状態とに制御される。上記の例では,送信状態では送信回路用のクロックバッファは動作状態に制御され,受信回路用のクロックバッファは非動作状態(動作停止状態)に制御される。逆に,受信状態では受信回路用のクロックバッファは動作状態に制御され,送信回路用のクロックバッファは非動作状態(動作停止状態)に制御される。これにより,クロックバッファの消費電力,クロック供給配線13の駆動電力を節約する。
一方,シンセサイザ11は,PLL回路を内蔵し,電源起動時にPLL回路により第1のクロックCLK1が所望の高周波数にロックオンされ,シンセサイザ11はクロックバッファ12の動作状態にかかわらずその動作状態を継続する。そして,上記の通りクロックバッファ12が非動作状態から動作状態に変化したときや動作状態から非動作状態に変化したときに,内部電源VDIの電圧が急激に低下したり急激に上昇したりする。このような内部電源VDIの電圧の急低下や急上昇は,シンセサイザ11内のPLL回路の動作不良をもたらす。このPLL回路の動作不良は,PLL回路をロックオン状態からロックオフ状態に遷移させ,送信又は受信回路14の動作を停止させなければならない事態を招く。送信または受信回路において,PLL回路のロックオフに伴い待機時間は長く,正常な通信制御の妨げになる。
図3は,本実施の形態にかかる集積回路の一例を具体的に示す図である。集積回路LSIは,シンセサイザ11と,クロックバッファ12と,クロック供給配線13と,送信回路14とを有する。
シンセサイザ11は,水晶発振器10の発振クロックと分周器118の出力クロックとの位相を比較し位相比較結果に応じたパルス幅を有する出力信号を出力する位相比較器110と,位相比較器110の出力パルスを積分するチャージポンプ回路112と,チャージポンプ回路112の出力電圧の高周波成分をカットするPLLフィルタ114と,その出力電圧に応じた周波数のクロックCLK1を生成する電圧制御発振回路116と,クロックCLK1の周波数を分周して低周波数に変換する分周器118とを有する。シンセサイザ11は,水晶発振器10の発振クロックの位相に同期した高周波のクロックCLK1を生成する。
クロックバッファ12は,PチャネルトランジスタP1,P2とNチャネルトランジスタN3,N4とからなる初段CMOSインバータと,トランジスタP6,N7からなる2段目インバータらの複数CMOSインバータと,トランジスタP8,N9からなる最終段CMOSインバータとを有し,クロック供給配線13に第2のクロックCLK2を出力する。これらのCMOSインバータは,内部電源VDIとグランドGNDとの間に設けられる。
一方,クロックバッファ12にはイネーブル信号ENが供給され,イネーブル信号ENの反転信号n2と非反転信号n3とが,初段インバータのトランジスタP1とN4のゲートにそれぞれ供給される。また,反転信号n2は初段インバータの出力ノードn1とグランドGNDとの間のトランジスタN5のゲートにも供給される。
イネーブル信号ENがディセーブル状態(非動作状態)のLレベルのときは,反転信号n2はHレベル,非反転信号n3はLレベルになり,トランジスタP1,N4はオフになり,トランジスタN5はオンになり,ノードn1はLレベルにクランプされる。その結果,クロックバッファ12は動作停止状態になり,消費電流が微少になる。
逆に,イネーブル信号ENがイネーブル状態(動作状態)のHレベルのときは,反転信号n2はLレベル,非反転信号n3はHレベルになり,トランジスタP1,N4はオンになり,トランジスタN5はオフになり,初段インバータがアクティブ状態になり,ノードn1にシンセサイザ11の出力クロックCLK1を伝搬する。その結果,クロックバッファ12は動作状態になり,出力クロックCLK2をクロック配線13に出力し,消費電流は増大する。
なお,クロックバッファ12は,クロック供給配線13の複数箇所に設けられる場合もある。
送信回路14は,デジタル送信信号を生成するデジタルベースバンド回路16と,デジタルアナログコンバータDACと,ローパスフィルタ143,144と,第2のクロックCLK2から0°と90°の位相関係を有するローカルクロックを生成するフェイズシフタ141と,フェイズシフタ141が生成したローカルクロックを供給される送信ミキサを有する直交変調回路142と,電圧増幅器VGAとを有する。さらに,送信回路はパワーアンプPAを介してアンテナ18から送信信号を送出する。
近年実用化されているWiMAXでは,2.5GHzの高周波RFを送出する。それに伴い,クロックバッファ12が伝送するクロックCLK1の周波数は上記高周波周波数の2倍の周波数が必要になる。フェイズシフタ141が0°と90°の位相をもつローカルクロックを生成するためであり,送信周波数とのクロストーク防止のためである。
集積回路LSI内のクロックバッファ12は,シンセサイザ11が生成した高周波クロックCLK1を送信回路14に伝搬するために,クロック供給配線13の寄生容量を高速の周波数で駆動しなければならず消費電力が大きい。そのため,イネーブル信号ENにより適宜クロックバッファ12を動作停止状態にして省電力化を図ることが行われる。クロックバッファ12は,CMOSインバータで構成されることが多く,動作停止中はほとんど電流が流れず,クロックバッファ12を動作停止状態にすることは省電力化に効果的である。
しかし,一方で,クロックバッファは動作停止中と動作中とで消費電力差が大きい。そのため,電源配線の寄生抵抗Rwが小さくても,クロックバッファ12を非動作状態(動作停止状態)から動作状態に切り替えたときに,クロックバッファ12の消費電流により内部電源VDIの電圧が急激に低下する。同様に,クロックバッファ12を動作状態から非動作状態に切り替えたときに,クロックバッファ12の消費電流の減少により内部電源VDIの電圧が急激に上昇する。
そして,シンセサイザ11内の電圧制御発振器116の出力周波数は,内部電源VDIの電圧依存性があるので,内部電源電圧の変動により出力周波数CLK2の周波数が大きく変動し,シンセサイザ11のロック状態が外れるという問題がある。特に,WiMAXなどにおいては,ローカルクロックの周波数が非常に高く,わずかな周波数誤差しか許されていないので,ロック外れしやすくなっている。
シンセサイザのロック状態が外れると送信回路にとって深刻な障害であり,そのロックはずれから数10msの復帰シーケンスが必要となり,長時間の送信回路の動作停止状態を招く。
[第1の実施の形態]
図4は,第1の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。集積回路は,図1,2,3と同様に,電源VDOと,電源配線2と,内部電源VDIと,グランドGNDと,内部回路1とを有し,内部回路1は,シンセサイザ11とクロックバッファ12と送信または受信回路14とを有する。電源VDOは外部からまたは内部の電圧レギュレータから供給される。また,内部電源VDIとグランドGNDとの間にはバスコンデンサCpが設けられている。
図4は,第1の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。集積回路は,図1,2,3と同様に,電源VDOと,電源配線2と,内部電源VDIと,グランドGNDと,内部回路1とを有し,内部回路1は,シンセサイザ11とクロックバッファ12と送信または受信回路14とを有する。電源VDOは外部からまたは内部の電圧レギュレータから供給される。また,内部電源VDIとグランドGNDとの間にはバスコンデンサCpが設けられている。
さらに,集積回路は,図示しない制御回路から供給されるイネーブル信号EN0に応答して,クロックバッファ12に供給する調整されたイネーブル信号EN2を生成するイネーブル信号生成回路20を有する。イネーブル信号生成回路20は,イネーブル信号EN0がディセーブル状態(非動作状態,Lレベル)からイネーブル状態(動作状態,Hレベル)に変化したときに動作状態(Hレベル)の期間が間欠的に発生する調整イネーブル信号EN2を生成し,逆に,イネーブル信号EN0がイネーブル状態(Hレベル)からディセーブル状態(Lレベル)に変化したときに非動作状態(Lレベル)の期間が間欠的に発生する調整イネーブル信号EN2を生成する。これにより,内部電源VDIの電圧変動をシンセサイザ11がロックはずれを起こさない程度に遅くすることができる。逆に言えば,イネーブル信号生成回路20は,イネーブル信号EN0の変動時に,内部電源VDIの低下または上昇がシンセサイザ11がロックはずれを起こさない程度に遅くなるように調整イネーブル信号EN2の動作状態と非動作状態とを交互に発生するように制御する。
この調整イネーブル信号EN2の動作状態と非動作状態とが交互に発生する制御信号は,クロックバッファ12の動作状態と非動作状態との間で変化したときの消費電流の変化に基づく内部電源の変化に基づいて,動作状態と非動作状態の期間と繰り返しの回数などを予め設計しておけばよい。
好ましい実施例によれば,イネーブル信号生成回路20は,イネーブル信号EN0がディセーブル状態EN0=L(0)とイネーブル状態EN0=H(1)との間で変化したときに,時間の経過と共に電圧が低下及び上昇するターゲット信号EN1(VTARGET)を生成するターゲット信号生成回路21と,内部電源VDIの電圧に対応するモニタ用内部電源電圧VMONとターゲット信号EN1(VTARGET)の電圧とを比較し,比較結果に応じて調整イネーブル信号EN2を生成するコンパレータ24とを有する。ターゲット信号生成回路21は,インバータInvと抵抗Ra,容量CaからなるRC遅延回路とを有し,イネーブル信号EN0の切り替わりに応答して,CR時定数に基づいて時間と共に電圧が低下または上昇するターゲット信号EN1を生成する。このCR時定数は,内部電源の低下と増加の緩和の程度に対応して設定される。すなわち,シンセサイザがロックはずれを生じない程度の緩やかさに設定される。
モニタ用内部電源電圧VMONは,内部電源VDIの電圧をわずかに低下させる電圧ドロップ回路22と,イネーブル信号EN0に応じてそれがイネーブル状態EN0=Hのときに内部電源VDIを選択し,ディセーブル状態ENO=Lのときに内部電源VDIよりわずかに低い電圧VDI-α(αは約5mV)を選択するセレクタ23とからなるモニタ用内部電源電圧生成回路により生成される。
そして,コンパレータ24は,モニタ用内部電源電圧VMONがターゲット信号EN1=VTARGETに追従するように動作状態と非動作状態とを交互に有する調整されたイネーブル信号EN2を生成する。この調整イネーブル信号EN2は,イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときは,動作状態が間欠的に発生し,好ましくは徐々に動作状態の時間が長くなる。これによりクロックバッファ12は徐々に動作状態に移行し,それに伴って内部電源VDIの電圧は徐々に低下する。一方,調整イネーブル信号EN2は,イネーブル信号EN0が上記と逆方向に変化したときは,非動作状態が間欠的に発生し,好ましくは徐々に非動作状態の時間が長くなる。これによりクロックバッファ12は徐々に非動作状態に移行し,それに伴って内部電源VDIの電圧は徐々に上昇する。
図5は,第1の実施の形態における動作を示す図である。図5は,イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときの動作を示す。イネーブル信号EN0=L(0)のときは,セレクタ23が電圧ドロップ回路22の出力VDI-αを選択するので,モニタ用内部電源電圧VMONはVDI-αであり,一方,ターゲット信号生成回路21の出力EN1=VTARGETは内部電源VDIの電圧であり,コンパレータ24は確実に調整イネーブル信号EN2をLレベル(非動作状態)に制御する。
そして,時間t1でイネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化すると,それに伴い,ターゲット信号生成回路21がターゲット信号VTARGETの電圧を時間の経過に伴って徐々に低下させる。このターゲット信号VTARGETの低下に伴い,VMON>VTARGETになると,コンパレータ24は調整イネーブル信号EN2を動作状態(Hレベル)にする(t2)。その結果,クロックバッファ12の動作により消費電流ICONSが発生し内部電源VDIの電圧は低下し,VMON<VTARGETになると(t3)コンパレータ24は調整イネーブル信号EN2を非動作状態(Lレベル)にする。つまり,内部電源電圧VDIの下降が速すぎる場合はクロックバッファを強制的に停止して,内部電源電圧の下降が十分緩和される程度までその電圧を上昇させる。
しかし,ターゲット信号VTARGETの低下は継続し,やがてVMON>VTARGETになると,コンパレータ24は調整イネーブル信号EN2を動作状態(Hレベル)にする(t4)。その結果,クロックバッファ12の動作により消費電流が発生し内部電源VDIの電圧は低下する。その後,VMON<VTARGETになると,コンパレータ24は再び調整イネーブル信号EN2を非動作状態(Lレベル)にする(t5)。
上記の動作が繰り返され,調整イネーブル信号EN2の動作状態(Hレベル)の期間が間欠的に発生し,時間t12以降はVMON>VTARGETになり,調整イネーブル信号EN2は動作状態(Hレベル)で安定する。その後は,ターゲット電圧VTARGETの低下はグランド電位まで継続する。一方,クロックバッファ12の動作状態が安定すると消費電流も一定レベルで安定するので,内部電源VDIの電圧は一定電位に維持される。
以上のように,内部電源VDIの電圧は,ターゲット信号生成回路21の時定数で低下するターゲット信号VTARGETの電圧に追従して,ゆっくりと低下する。したがって,シンセサイザ11の周波数変動の急激な変動がなくロックはずれを起こすことが抑制または回避される。
図6は,第1の実施の形態における動作を示す図である。図6は,逆に,イネーブル信号EN0がイネーブル状態EN0=H(1)からディセーブル状態EN0=L(0)に変化したときの動作であり,図5の動作波形と左右逆になる。すなわち,イネーブル信号EN0がディセーブル状態EN0=L(0)に変化すると,ターゲット信号生成回路21が出力するターゲット信号VTARGETがゆっくりと上昇する。やがて,VMON<VTARGETになるとコンパレータ24は調整イネーブル信号EN2を非動作状態(Lレベル)にする。それに伴い,内部電源VDIが上昇してVMON>VTARGETになると,コンパレータ24は調整イネーブル信号EN2を動作状態(Hレベル)にする。つまり,内部電源VDIの上昇が速すぎるとクロックバッファを強制的に動作状態にして,内部電源電圧の上昇が十分緩和される程度までその電圧を低下させる。その後,内部電源VDIの電圧は低下し,VMON<VTARGETになるとコンパレータ24は再び調整イネーブル信号EN2を非動作状態(Lレベル)にする。
この動作を繰り返しながら,内部電源VDIはターゲット信号VTARGETのCR時定数に基づく緩やかな上昇に追従して,徐々に上昇し,電源VDOのレベルまで達する。
その結果,シンセサイザ11の周波数変動の急激な変動がなくロックはずれを起こすことが抑制または回避される。
図4の第1の実施の形態では,ターゲット信号生成回路21のターゲット信号VTARGETは,インバータInvのLレベルまで低下するので,イネーブル信号EN0がイネーブル状態EN0=H(1)からディセーブル状態EN0=L(0)に変化したときにターゲット信号VTARGETがモニタ用内部電源電圧VMONのレベルに達するまで一定の時間を要し,クロックバッファ12の動作停止までに長い時間を要する。
そこで,ターゲット信号生成回路21のターゲット信号VTARGETがモニタ用内部電源電圧VMONの安定レベルよりわずかに低い電位でクランプするようなクランプ回路を設けてもよい。それにより,クロックバッファ12の動作停止までの時間を短縮させることができる。
図7は,第1の実施の形態のイネーブル信号供給回路のシミュレーション結果を示す図である。この図は,イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときの動作を示す。ターゲット信号電圧VTARGETが緩やかに低下し,内部電源電圧VDI-2もそれに追従してターゲット信号電圧VTARGETを上下しながら緩やかに低下している。図中,電圧VID-1は,イネーブル信号供給回路を設けない場合の内部電源電圧の波形であり,急激に低下している。
[第2の実施の形態]
図8は,第2の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。図4の第1の実施の形態と異なる構成は,ターゲット信号生成回路21と,モニタ用内部電源電圧生成回路26である。それ以外は図4と同じである。
図8は,第2の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。図4の第1の実施の形態と異なる構成は,ターゲット信号生成回路21と,モニタ用内部電源電圧生成回路26である。それ以外は図4と同じである。
モニタ用内部電源電圧VMONを生成する回路26は,内部電源VDIとグランドGNDとの間に設けられた抵抗R1,R2からなる。この抵抗R1,R2は,好ましくはR1=R2=Rに設定されている。これにより,モニタ用内部電源電圧VMONは常に内部電源電圧の半分のVDI/2になる。
一方,ターゲット信号生成回路21は,内部電源VDIとグランドGNDとの間に設けられた抵抗R3,R4と,キャパシタC5と,ヒステリシス生成回路26とを有する。ヒステリシス生成回路26は,イネーブル信号EN0を反転するトランジスタP14,N15からなるインバータとを有する。このインバータは,トランジスタP13,N16を介してそれぞれ内部電源VDIとグランドGNDに接続され,抵抗R3,R4の接続点にバイアス電流IBを供給する。この抵抗R3,R4も好ましくはR3=R4=Rに設定されている。さらに,トランジスタN16はトランジスタN10,N11とカレントミラー回路を構成し,トランジスタP13はトランジスタP12とカレントミラー回路を構成する。
カレントミラー回路のトランジスタN10には微少電流Ismallが供給され,カレントミラー回路により同じ微少電流が,イネーブル信号EN0に応じてトランジスタP13またはN16に流れ,それがバイアス電流IBとして流出または吸収される。このバイアス電流の流出と吸収によりターゲット電圧に後述のヒステリシス特性が生成される。
たとえば,イネーブル信号EN0がディセーブル状態のLレベルのときは,トランジスタP14がオン,N15がオフになり,トランジスタP13の微少電流Isamllがバイアス電流IBとして抵抗R3,R4に流出する。このバイアス電流IBは,抵抗R3,R4に均等に流れ,ターゲット電圧VTARGETは内部電源電圧の半分VDI/2よりヒステリシス電圧Vhys=R*Ismall/2だけ高くなる。
逆に,イネーブル信号EN0がイネーブル状態のHレベルのときは,トランジスタP14がオフ,N15がオンになり,トランジスタN16の微少電流Isamllがバイアス電流IBとして抵抗R3,R4から流入。このバイアス電流IBは,抵抗R3,R4に均等に流れ,ターゲット電圧VTARGETは内部電源電圧の半分VDI/2よりヒステリシス電圧Vhys=R*Ismall/2だけ低くなる。
このように,ターゲット電圧VTARGETは,イネーブル信号EN0のH,Lレベルに対応して+Vhys,−Vhys変化するヒステリシス特性を有する。これにより,コンパレータ24の動作を安定的にすることができる。さらに,モニタ用内部電源電圧VMONを内部電源電圧の半分のVDI/2にしたことで,イネーブル信号EN0がイネーブル状態Hレベル中にターゲット電圧VTARGETがグランドレベルまで低下しても,イネーブル信号EN0がディセーブル状態Lレベルに変化したときターゲット電圧は短時間でモニタ用内部電源電圧VMONのレベルまで復帰できるので,クロックバッファを短時間で非動作状態にすることができる。
図9は,第1の実施の形態における動作を示す図である。図9は,イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときの動作を示す。図11はその動作を示すフローチャート図である。これらを参照しながら動作を説明する。
イネーブル信号EN0=L(0)のときは,調整されたイネーブル信号EN2もLレベル(0)であり,内部電源VDIは高い電圧VHにある(S1)。一方,上記の通り,モニタ電圧VMONはVDI/2で安定していて,ターゲット電圧VTARGETはVDI/2+Vhysに安定している。その結果,調整されたイネーブル信号EN2はLレベル(0)になり,クロックバッファ12の動作は停止している(S2)。
そこで,時間t1でイネーブル信号EN0がHレベル(1)になると(S3),バイアス電流生成回路25内のトランジスタN15がオンになり,ターゲット電圧VTARGETは時定数(R4/2)*C5=R*C5/2で電圧VDI/2-Vhysに向かってゆっくりと低下する(S4)。同時にモニタ電圧VMONは電圧VDI/2に即座に追従する(S5)。そして,VTARGET<VMONになると(S6のYES),時間t2で調整イネーブル信号EN2がHレベル(1)になりクロックバッファが動作状態になる(S7)。その結果,電源配線の電圧降下により内部電源VDIは電圧VLに向かって高速に低下する(S8)。
次に,VTARGET>VMONになると(S6のNO),時間t3で調整イネーブル信号EN2がLレベル(0)になりクロックバッファが非動作状態になる(S9)。その結果,電源配線の電圧降下がなくなり内部電源VDIは電圧VHに向かって高速に上昇する(S10)。
その後,クロックバッファを動作状態に制御する工程S4,S5,S6,S7,S8と,非動作状態に制御する工程S4,S5,S6,S9,S10とを交互に繰り返しながら,調整イネーブル信号EN2が動作状態と非動作状態とを繰り返し,つまり間欠的に動作状態になり,内部電源VDIの半分のモニタ電圧VMON=VDI/2をターゲット電圧VTARGETに追従させながら,内部電源VDIがゆっくりと低下する。その結果,シンセサイザのロックはずれを抑制または回避することができる。電圧VLは,電源VDOからクロックバッファらの内部回路の消費電流ICONSと電源配線2の寄生抵抗Rwとの積ΔV=ICONS*Rw低い電圧である。また,ターゲット電圧VTARGETは内部電源VDIの半分のモニタ電圧VMON=VDI/2よりヒステリシス電圧Vhysだけ低い電圧に達して安定する。
図10は,第1の実施の形態における動作を示す図である。図10は,イネーブル信号EN0がイネーブル状態EN0=H(1)からディセーブル状態EN0=L(0)に変化したときの動作を示す。図12はその動作を示すフローチャート図である。これらを参照しながら動作を説明する。
イネーブル信号EN0=H(1)のときは,調整されたイネーブル信号EN2もHレベル(1)であり,内部電源VDIは低い電圧VLにある(S21)。一方,上記の通り,モニタ電圧VMONはVDI/2で安定していて,ターゲット電圧VTARGETはVDI/2-Vhysに安定している。その結果,調整されたイネーブル信号EN2はHレベル(1)になり,クロックバッファ12は動作状態にある(S22)。
そこで,イネーブル信号EN0がLレベル(0)になると(S23),バイアス電流生成回路25内のトランジスタP14がオンになり,ターゲット電圧VTARGETは時定数(R4/2)*C5=R*C5/2で電圧VDI/2+Vhysに向かってゆっくりと上昇する(S24)。同時にモニタ電圧VMONは電圧VDI/2に即座に追従する(S25)。そして,VTARGET<VMONになると(S26のNO),調整イネーブル信号EN2がLレベル(0)になりクロックバッファが動作状態になる(S29)。その結果,電源配線の電圧降下がなくなり内部電源VDIは電圧VHに向かって高速に上昇する(S28)。
次に,VTARGET<VMONになると(S26のYES),調整イネーブル信号EN2がHレベル(1)になりクロックバッファが動作状態になる(S27)。その結果,電源配線の電圧降下により内部電源VDIは電圧VLに向かって高速に低下する(S28)。
その後,クロックバッファを非動作状態に制御する工程S24,S25,S26,S29,S30と,動作状態に制御する工程S24,S25,S26,S27,S28とを交互に繰り返しながら,調整イネーブル信号EN2が非動作状態と動作状態とを繰り返し,つまり間欠的に非動作状態になり,内部電源VDIの半分のモニタ電圧VMON=VDI/2をターゲット電圧VTARGETに追従させながら,内部電源VDIがゆっくりと上昇する。その結果,シンセサイザのロックはずれを抑制または回避することができる。ターゲット電圧VTARGETは内部電源VDIの半分のモニタ電圧VMON=VDI/2よりヒステリシス電圧Vhysだけ高い電圧に達して安定する。
図13は,第2の実施の形態のシミュレーション結果を示す図である。これに示されるとおり,モニタ用内部電源電圧VMONとターゲット電圧VTARGETとは,0.6V近傍で上下し,内部電源VDI-2は1.1〜1.2V程度で上下する。また,第1の実施の形態と同様に,第2の実施の形態の内部電源VDI-2は,イネーブル信号供給回路を設けない場合の内部電源VDI-1よりも緩やかに変化している。
以上の実施の形態をまとめると,次の付記のとおりである。
(付記1)
電源が供給される集積回路において,
前記電源が供給され内部電源を内部に供給する電源配線と,
前記内部電源を供給される第1及び第2の内部回路と,
前記第2の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第2の内部回路に供給するイネーブル信号供給回路とを有し,
前記イネーブル信号供給回路は,前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第2の内部回路に供給する集積回路。
電源が供給される集積回路において,
前記電源が供給され内部電源を内部に供給する電源配線と,
前記内部電源を供給される第1及び第2の内部回路と,
前記第2の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第2の内部回路に供給するイネーブル信号供給回路とを有し,
前記イネーブル信号供給回路は,前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第2の内部回路に供給する集積回路。
(付記2)
付記1において,
前記第1の内部回路は,第1のクロックを生成するシンセサイザ回路を有し,
前記第2の内部回路は,前記第1のクロックを入力し,第3の内部回路に前記第1のクロックを供給するクロックバッファとを有する集積回路。
付記1において,
前記第1の内部回路は,第1のクロックを生成するシンセサイザ回路を有し,
前記第2の内部回路は,前記第1のクロックを入力し,第3の内部回路に前記第1のクロックを供給するクロックバッファとを有する集積回路。
(付記3)
付記1または2において,
前記イネーブル信号供給回路は,
前記イネーブル信号が非動作状態と動作状態との間で変化したときに時間の経過と共に電圧が低下及び上昇するターゲット信号を生成するターゲット信号生成回路と,前記内部電源の電圧に対応するモニタ用内部電源電圧と前記ターゲット信号の電圧とを比較し比較結果に応じて前記調整イネーブル信号を生成するコンパレータとを有する集積回路。
付記1または2において,
前記イネーブル信号供給回路は,
前記イネーブル信号が非動作状態と動作状態との間で変化したときに時間の経過と共に電圧が低下及び上昇するターゲット信号を生成するターゲット信号生成回路と,前記内部電源の電圧に対応するモニタ用内部電源電圧と前記ターゲット信号の電圧とを比較し比較結果に応じて前記調整イネーブル信号を生成するコンパレータとを有する集積回路。
(付記4)
付記3において,
前記ターゲット信号生成回路は,前記イネーブル信号が非動作状態のときに前記ターゲット信号を第1の電圧にし,前記イネーブル信号が前記非動作状態から動作状態に変化したときに前記ターゲット信号を前記第1の電圧より低い第2の電圧に低下させるヒステリシス特性を有する集積回路。
付記3において,
前記ターゲット信号生成回路は,前記イネーブル信号が非動作状態のときに前記ターゲット信号を第1の電圧にし,前記イネーブル信号が前記非動作状態から動作状態に変化したときに前記ターゲット信号を前記第1の電圧より低い第2の電圧に低下させるヒステリシス特性を有する集積回路。
(付記5)
付記3において,
前記イネーブル信号供給回路は,さらに,前記イネーブル信号が非動作状態のときに前記モニタ用内部電源電圧を前記内部電源の電圧より低くし,前記イネーブル信号が動作状態のときに前記モニタ用内部電源電圧を前記内部電源の電圧にするモニタ用内部電源電圧生成回路を有する集積回路。
付記3において,
前記イネーブル信号供給回路は,さらに,前記イネーブル信号が非動作状態のときに前記モニタ用内部電源電圧を前記内部電源の電圧より低くし,前記イネーブル信号が動作状態のときに前記モニタ用内部電源電圧を前記内部電源の電圧にするモニタ用内部電源電圧生成回路を有する集積回路。
(付記6)
付記1,2または3において,
前記イネーブル信号供給回路は,前記イネーブル信号が動作状態から非動作状態に変化したときに前記調整イネーブル信号の前記非動作状態の期間を間欠的に発生させる集積回路。
付記1,2または3において,
前記イネーブル信号供給回路は,前記イネーブル信号が動作状態から非動作状態に変化したときに前記調整イネーブル信号の前記非動作状態の期間を間欠的に発生させる集積回路。
(付記7)
付記3または4において,
前記イネーブル信号供給回路は,前記内部電源の電圧をインピーダンス分割して前記モニタ用内部電源電圧を生成するモニタ用内部電源電圧生成回路を有する集積回路。
付記3または4において,
前記イネーブル信号供給回路は,前記内部電源の電圧をインピーダンス分割して前記モニタ用内部電源電圧を生成するモニタ用内部電源電圧生成回路を有する集積回路。
(付記8)
付記3において,
前記ターゲット信号生成回路は,前記ターゲット信号を時間の経過と共に低下させた後,前記イネーブル信号が動作状態のときの前記内部電源の電圧より低くグランドより高いクランプレベルにクランプする集積回路。
付記3において,
前記ターゲット信号生成回路は,前記ターゲット信号を時間の経過と共に低下させた後,前記イネーブル信号が動作状態のときの前記内部電源の電圧より低くグランドより高いクランプレベルにクランプする集積回路。
1:内部回路 11:第1の内部回路(シンセサイザ)
12:第2の内部回路(クロックバッファ) 14:送信または受信回路
VDO:外部電源 VDI:内部電源
EN0:イネーブル信号 EN2:調整イネーブル信号
VTARGET:ターゲット電圧 VMON:モニタ用内部電源電圧
12:第2の内部回路(クロックバッファ) 14:送信または受信回路
VDO:外部電源 VDI:内部電源
EN0:イネーブル信号 EN2:調整イネーブル信号
VTARGET:ターゲット電圧 VMON:モニタ用内部電源電圧
Claims (5)
- 電源が供給される集積回路において,
前記電源が供給され内部電源を内部に供給する電源配線と,
前記内部電源を供給される第1及び第2の内部回路と,
前記第2の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第2の内部回路に供給するイネーブル信号供給回路とを有し,
前記イネーブル信号供給回路は,前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第2の内部回路に供給する集積回路。 - 請求項1において,
前記第1の内部回路は,第1のクロックを生成するシンセサイザ回路を有し,
前記第2の内部回路は,前記第1のクロックを入力し,第3の内部回路に前記第1のクロックを供給するクロックバッファとを有する集積回路。 - 請求項1または2において,
前記イネーブル信号供給回路は,
前記イネーブル信号が非動作状態と動作状態との間で変化したときに時間の経過と共に電圧が低下及び上昇するターゲット信号を生成するターゲット信号生成回路と,前記内部電源の電圧に対応するモニタ用内部電源電圧と前記ターゲット信号の電圧とを比較し比較結果に応じて前記調整イネーブル信号を生成するコンパレータとを有する集積回路。 - 請求項3において,
前記ターゲット信号生成回路は,前記イネーブル信号が非動作状態のときに前記ターゲット信号を第1の電圧にし,前記イネーブル信号が前記非動作状態から動作状態に変化したときに前記ターゲット信号を前記第1の電圧より低い第2の電圧に低下させるヒステリシス特性を有する集積回路。 - 請求項1,2または3において,
前記イネーブル信号供給回路は,前記イネーブル信号が動作状態から非動作状態に変化したときに前記調整イネーブル信号の前記非動作状態の期間を間欠的に発生させる集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010009271A JP2011151483A (ja) | 2010-01-19 | 2010-01-19 | 電源変動緩和回路を有する集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010009271A JP2011151483A (ja) | 2010-01-19 | 2010-01-19 | 電源変動緩和回路を有する集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2011151483A true JP2011151483A (ja) | 2011-08-04 |
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ID=44538104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010009271A Withdrawn JP2011151483A (ja) | 2010-01-19 | 2010-01-19 | 電源変動緩和回路を有する集積回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2011151483A (ja) |
-
2010
- 2010-01-19 JP JP2010009271A patent/JP2011151483A/ja not_active Withdrawn
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