JP2011146944A - Programmable device circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a programmable device circuit which operates at high seed by minimizing a data transfer time of a switch node. <P>SOLUTION: A plurality of switch nodes 100 individually connected to a plurality of circuit blocks disposed in a two-dimensional array shape, are interconnected to form a two-dimensional freely variable connection network. Each of the switch nodes 100 is comprised of a precharge logic circuit which carries out a precharging operation in parallel while a circuit block performs data output. The precharge logic circuit requires much time for the precharging operation, thereby shortening a data transfer time. The precharge time overlaps a data output time of the circuit block, thereby avoiding a time loss. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、二次元アレイ状に配置されている複数の回路ブロックが、個々に接続されている複数のスイッチノードの相互接続により形成される二次元の可変自在な接続網に接続されるプログラマブルデバイス回路に関する。   The present invention relates to a programmable device in which a plurality of circuit blocks arranged in a two-dimensional array are connected to a two-dimensional variable connection network formed by interconnection of a plurality of individually connected switch nodes. Regarding the circuit.

半導体集積回路デバイスの低コスト、短ＴＡＴ(Turn Around Time)化のために、デバイス製作後に回路構成を変更できるプログラマブルデバイス回路が開発されており、ゲートレベルで回路を組み合わせて再構成するＦＰＧＡ(Field Programmable Gate Array)から、より大きい回路単位であるプロセッサやメモリをアレイ状に並べたものを組み合わせて再構成するものまで様々なものが実現、提案されている。   In order to reduce the cost and shorten the TAT (Turn Around Time) of semiconductor integrated circuit devices, programmable device circuits that can change the circuit configuration after device fabrication have been developed. Various things have been realized and proposed, from Programmable Gate Arrays) to reconfiguring processors and memories, which are larger circuit units, arranged in an array.

回路ブロックを組み合わせて再構成するプログラマブルデバイス回路としては、チップ上で二次元アレイ状に回路ブロックを並べて、二次元メッシュの結合網で回路ブロック間を接続するプログラマブルデバイス回路がある(非特許文献１)。   As programmable device circuits that are reconfigured by combining circuit blocks, there is a programmable device circuit in which circuit blocks are arranged in a two-dimensional array on a chip and the circuit blocks are connected by a two-dimensional mesh connection network (Non-Patent Document 1). ).

図２４は、非特許文献１のFig.１に相当し、現在のプログラマブルデバイス回路を図示したものであり、回路ブロック(非特許文献１のresourceに相当)が二次元アレイ状に並んでいる。回路ブロックとしては、プロセッサ、メモリ、カスタムハードウエア回路、等がある。   FIG. 24 corresponds to FIG. 1 of Non-Patent Document 1 and illustrates a current programmable device circuit. Circuit blocks (corresponding to resources of Non-Patent Document 1) are arranged in a two-dimensional array. The circuit block includes a processor, a memory, a custom hardware circuit, and the like.

回路ブロックはスイッチノードと接続されており、回路ブロックからのデータを他の回路ブロックや二次元アレイの外部へ転送するために、スイッチノード同士は二次元メッシュ状に配線結合されている。   The circuit block is connected to the switch node, and the switch nodes are connected to each other in a two-dimensional mesh form in order to transfer data from the circuit block to another circuit block or the outside of the two-dimensional array.

図２５は非特許文献１のFig.２に相当し、スイッチノード１００の一般的な回路構成である。図の上下左右の方向で隣り合うスイッチノード１００と配線で結合し、また、回路ブロック３００とも結合するため、全部で五つの方向の接続がある。   FIG. 25 corresponds to FIG. 2 of Non-Patent Document 1, and shows a general circuit configuration of the switch node 100. Since it is connected to the switch node 100 adjacent to each other in the vertical and horizontal directions in the figure by wiring and also to the circuit block 300, there are connections in five directions in total.

五つの方向に出力するセレクタ回路１５０は、自身の出力方向以外の四つの方向からの入力信号のうちの何れかを選択して出力する。どの方向からの信号を選択するかは選択論理回路(非特許文献１のselection logicに相当)で決定される。選択論理回路は、例えば、データを転送する方向をアドレス化したものをデコードするためのデコード回路からなる。   The selector circuit 150 that outputs in five directions selects and outputs one of input signals from four directions other than its own output direction. The direction from which a signal is selected is determined by a selection logic circuit (corresponding to selection logic in Non-Patent Document 1). The selection logic circuit is composed of, for example, a decode circuit for decoding the addressed data transfer direction.

また、ノイズに対する保障回路を付けることなしにノイズ保障を可能とし、高速な半導体集積回路を提供する提案もある。その技術では、α粒子がダイナミック回路部に入射し、生じうる最大のノイズを発生した場合にも回路の誤動作を生じないように、ダイナミックに電荷を保持するところの出力バッファの入力部にｎ個以上のｎ−ＭＯＳ(Metal Oxide Semiconductor)トランジスタを並列接続する回路構成とする。   There is also a proposal for providing a high-speed semiconductor integrated circuit that enables noise protection without providing a noise protection circuit. In that technique, n particles are incident on the input portion of the output buffer that dynamically holds the charge so that the circuit does not malfunction even when α particles are incident on the dynamic circuit portion and the maximum possible noise is generated. The circuit configuration is such that the above n-MOS (Metal Oxide Semiconductor) transistors are connected in parallel.

ｎ個以上のｎ−ＭＯＳトランジスタをダイナミックに電荷を保持する部分に並列接続することにより、ノイズが発生しても回路誤動作を生じない十分な電荷量を保持することが可能となった（特許文献１）。   By connecting n or more n-MOS transistors in parallel to a portion that dynamically holds charges, it is possible to hold a sufficient amount of charge that does not cause a circuit malfunction even if noise occurs (Patent Document). 1).

さらに、より複雑な演算を高速に実行することが可能になる半導体集積回路装置の提案もある。その技術では、第一メモリバンクと第二メモリバンクを具備し、第一メモリバンクは、クロック信号に同期する第一および第二バンク選択信号Ｒｉ，Ｃｉが入力され、第二メモリバンクは、クロック信号に同期する第三および第四バンク選択信号Ｒｉ．Ｃｉが入力される。   Furthermore, there is also a proposal for a semiconductor integrated circuit device that can execute more complicated operations at high speed. In this technology, a first memory bank and a second memory bank are provided, and the first memory bank receives first and second bank selection signals Ri and Ci synchronized with a clock signal, and the second memory bank has a clock The third and fourth bank selection signals Ri. Ci is input.

第一バンク選択信号Ｒｉと第三バンク選択信号は、クロック信号の所定サイクル内では、入力されることが禁止され、第二バンク選択信号と第四バンク選択信号Ｃｉは、クロック信号の所定サイクル内では、入力されることが禁止される。   The first bank selection signal Ri and the third bank selection signal are prohibited from being input within a predetermined cycle of the clock signal, and the second bank selection signal and the fourth bank selection signal Ci are within the predetermined cycle of the clock signal. Then, input is prohibited.

第一バンク選択信号Ｒｉと第四バンク選択信号Ｃｉは、クロック信号の所定サイクル内であっても、入力されることが許可され、第二バンク選択信号Ｃｉと第三バンク選択信号Ｒｉは、クロック信号の所定サイクル内であっても、入力されることが許可される（特許文献２）。   The first bank selection signal Ri and the fourth bank selection signal Ci are allowed to be input even within a predetermined cycle of the clock signal, and the second bank selection signal Ci and the third bank selection signal Ri are Even within the predetermined cycle of the signal, input is permitted (Patent Document 2).

特開２０００−１０１４２０号公報JP 2000-101420 A 特開２００２−１９０１９５号公報JP 2002-190195 A

「A Network on Chip Architecture and Design Methodology」Shashi Kumar et al、IEEE Computer Society Annual Symposium on VLSI 2002"A Network on Chip Architecture and Design Methodology" Shashi Kumar et al, IEEE Computer Society Annual Symposium on VLSI 2002

プログラマブルデバイス回路１０００は回路ブロック３００間の接続を切り替えることで望みの回路構成を実現するが、回路変更できない通常の半導体集積回路デバイスと比較して、回路ブロック３００間接続の配線接続を切り替えるスイッチノード１００によってデータ通信に遅延が生じるという問題がある。   The programmable device circuit 1000 realizes a desired circuit configuration by switching the connection between the circuit blocks 300, but a switch node that switches the wiring connection between the circuit blocks 300 compared to a normal semiconductor integrated circuit device that cannot change the circuit. There is a problem that data communication causes a delay in 100.

例えば、図２６の４×４の二次元アレイで回路ブロック３００が並んでいた場合、左上の回路ブロックから右下の回路ブロックまでは七つのスイッチノード１００を経由する。ノード数は二次元アレイの規模が大きくなると増加するため、大規模なプログラマブルデバイス回路の場合では動作周波数を上げることが困難になる。   For example, when the circuit blocks 300 are arranged in the 4 × 4 two-dimensional array of FIG. 26, the seven switch nodes 100 pass from the upper left circuit block to the lower right circuit block. Since the number of nodes increases as the scale of the two-dimensional array increases, it is difficult to increase the operating frequency in the case of a large-scale programmable device circuit.

スイッチノード１００にＣＭＯＳ(Complementary MOS)からなるＡＮＤ回路を使った組み合わせ回路を使うことを想定した場合、このスイッチノード１００での遅延が０．２ｎｓ程度あるため、スイッチノード１００の経由数が７であればスイッチノード１００での転送遅延時間が最大１．４ｎｓかかることになる。   When it is assumed that a combinational circuit using an AND circuit composed of CMOS (Complementary MOS) is used for the switch node 100, the delay at the switch node 100 is about 0.2 ns, so the number of passing through the switch node 100 is seven. If there is, the transfer delay time in the switch node 100 takes a maximum of 1.4 ns.

図２６の左上の回路ブロック３００がメモリブロックの場合、クロック信号に同期してメモリブロック３００から初段のスイッチノード１００まで出力される読み出しデータの遅延が２ｎｓ程度であれば、メモリブロック３００から最も遠い他の回路ブロックのスイッチノード１００までデータを読み出すのにかかる時間が合計３．４ｎｓになり、３００ＭＨｚを超えるサイクル速度でメモリデータを読み出すことができない。   In the case where the upper left circuit block 300 in FIG. 26 is a memory block, if the delay of read data output from the memory block 300 to the first-stage switch node 100 in synchronization with the clock signal is about 2 ns, it is farthest from the memory block 300. The total time required to read data to the switch node 100 of another circuit block is 3.4 ns, and the memory data cannot be read at a cycle speed exceeding 300 MHz.

本発明は上述のような課題に鑑みてなされたものであり、スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供するものである。   The present invention has been made in view of the above problems, and provides a programmable device circuit capable of speeding up the operation by minimizing the data transfer time of a switch node.

本発明のプログラマブルデバイス回路は、二次元アレイ状に配置されていてクロック信号に同期して少なくともデータ出力を実行する複数の回路ブロックと、複数の回路ブロックに個々に接続されていて相互接続により二次元の可変自在な接続網を形成するスイッチノードと、を有し、スイッチノードが、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。   The programmable device circuit of the present invention includes a plurality of circuit blocks that are arranged in a two-dimensional array and execute at least data output in synchronization with a clock signal, and are individually connected to the plurality of circuit blocks. And a switch node that forms a variable connection network, and the switch node includes a precharge logic circuit that performs a precharge operation in parallel with the circuit block executing data output.

本発明のプログラマブルデバイス回路では、二次元アレイ状に配置されている複数の回路ブロックがクロック信号に同期して少なくともデータ出力を実行する。複数の回路ブロックに個々に接続されている複数のスイッチノードが相互接続により二次元の可変自在な接続網を形成する。このスイッチノードが、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。従って、スイッチノードのデータ転送時間を極小としてプログラマブルデバイス回路の動作を高速化することができる。   In the programmable device circuit of the present invention, a plurality of circuit blocks arranged in a two-dimensional array execute at least data output in synchronization with a clock signal. A plurality of switch nodes individually connected to a plurality of circuit blocks form a two-dimensional variable connection network by interconnection. The switch node includes a precharge logic circuit that performs a precharge operation in parallel with the circuit block executing data output. The precharge logic circuit can shorten the data transfer time by requiring much time for the precharge operation. Since the precharge time overlaps with the data output time of the circuit block, no time loss occurs. Therefore, it is possible to speed up the operation of the programmable device circuit by minimizing the data transfer time of the switch node.

本発明の実施の形態のプログラマブルデバイス回路の要部であるスイッチノードの構造を示す回路図である。It is a circuit diagram which shows the structure of the switch node which is the principal part of the programmable device circuit of embodiment of this invention. スイッチノードのＡＮＤ回路の構造を示す回路図である。It is a circuit diagram which shows the structure of the AND circuit of a switch node. プログラマブルデバイス回路の動作時間を示す特性図である。It is a characteristic view which shows the operation time of a programmable device circuit. スイッチノードのプリチャージ回路の動作を示す特性図である。FIG. 6 is a characteristic diagram illustrating an operation of a precharge circuit of a switch node. クロックサイクル時間とプログラマブルメモリデバイスの出力遅延の関係を示す特性図である。It is a characteristic view which shows the relationship between a clock cycle time and the output delay of a programmable memory device. 変形例のスイッチノードのプリチャージ回路の構造を示す回路図である。It is a circuit diagram which shows the structure of the precharge circuit of the switch node of a modification. クロックサイクル時間とメモリデバイスの読出遅延との関係を示す特性図である。FIG. 6 is a characteristic diagram showing a relationship between a clock cycle time and a read delay of a memory device. 本発明の第一の実施例のプログラマブルデバイス回路であるプログラマブルメモリデバイスの構造を示すブロック図である。It is a block diagram which shows the structure of the programmable memory device which is the programmable device circuit of the 1st Example of this invention. プログラマブルメモリデバイスのメモリブロックの構造を示す回路図である。It is a circuit diagram which shows the structure of the memory block of a programmable memory device. プログラマブルメモリデバイスのスイッチノードの構造を示す回路図である。It is a circuit diagram which shows the structure of the switch node of a programmable memory device. スイッチノードのＡＮＤ回路の構造を示す回路図である。It is a circuit diagram which shows the structure of the AND circuit of a switch node. プログラマブルメモリデバイスのメモリデータ出力時のタイミングチャートである。It is a timing chart at the time of memory data output of a programmable memory device. メモリ入出力部の構造を示す回路図である。It is a circuit diagram which shows the structure of a memory input / output part. 変形例のスイッチノードの構造を示す回路図である。It is a circuit diagram which shows the structure of the switch node of a modification. 変形例のプログラマブルメモリデバイスの構造を示すブロック図である。It is a block diagram which shows the structure of the programmable memory device of a modification. 本発明の第二の実施例のプログラマブルメモリデバイスの構造を示すブロック図である。It is a block diagram which shows the structure of the programmable memory device of the 2nd Example of this invention. プログラマブルメモリデバイスのメモリブロックの構造を示す回路図である。It is a circuit diagram which shows the structure of the memory block of a programmable memory device. プログラマブルメモリデバイスのスイッチノードの構造を示す回路図である。It is a circuit diagram which shows the structure of the switch node of a programmable memory device. スイッチノードのＯＲ回路の構造を示す回路図である。It is a circuit diagram which shows the structure of the OR circuit of a switch node. 本発明の第三の実施例のプログラマブルメモリデバイスの構造を示すブロック図である。It is a block diagram which shows the structure of the programmable memory device of the 3rd Example of this invention. プログラマブルメモリデバイスのスイッチノードのＡＮＤ回路の構造を示す回路図である。It is a circuit diagram which shows the structure of the AND circuit of the switch node of a programmable memory device. プログラマブルメモリデバイスのメモリデータの出力時のタイミングチャートである。4 is a timing chart when memory data is output from a programmable memory device. 変形例のスイッチノードのＯＲ回路の構造を示す回路図である。It is a circuit diagram which shows the structure of OR circuit of the switch node of a modification. 非特許文献１のプログラマブルデバイス回路の構造を示すブロック図である。It is a block diagram which shows the structure of the programmable device circuit of a nonpatent literature 1. プログラマブルデバイス回路のスイッチノードの構造を示す回路図である。It is a circuit diagram which shows the structure of the switch node of a programmable device circuit. プログラマブルメモリデバイスの動作を示す模式図である。It is a schematic diagram which shows operation | movement of a programmable memory device.

本発明の実施の形態を図１ないし図５を参照して以下に説明する。図１は本発明のプログラマブルデバイス回路(図示せず)のスイッチノード１００の構成である。なお、プログラマブルデバイス回路は、例えば、非特許文献１として前述したプログラマブルメモリデバイスと同様に形成されている。   An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows a configuration of a switch node 100 of a programmable device circuit (not shown) of the present invention. The programmable device circuit is formed in the same manner as the programmable memory device described above as Non-Patent Document 1, for example.

そのスイッチノード１００は、図面の上下左右の方向で隣り合うスイッチノード(図示せず)と配線で結線されており、また、メモリブロック(図示せず)とも結合するため、全部で五つの双方向の接続がある。   The switch node 100 is connected to adjacent switch nodes (not shown) by wiring in the vertical and horizontal directions of the drawing, and is also connected to a memory block (not shown). There is a connection.

五つの方向に出力する回路は、自身の出力方向以外の四つの方向からの入力信号を入力するＡＮＤ回路１１０である。このＡＮＤ回路１１０は、図２に示すように、クロック同期型のダイナミック回路であるプリチャージロジックで形成されている。   The circuit that outputs in five directions is an AND circuit 110 that inputs input signals from four directions other than its own output direction. As shown in FIG. 2, the AND circuit 110 is formed by a precharge logic that is a clock synchronous dynamic circuit.

プリチャージロジックからなるＡＮＤ回路１１０は、クロック信号ＣＬＫがＨｉのプリチャージ期間でスイッチノード１００の出力配線の全部を一斉にＬｏ信号に遷移させて、プリチャージセットする。   The AND circuit 110 composed of precharge logic makes all the output wirings of the switch node 100 transition to the Lo signal at a time during the precharge period when the clock signal CLK is Hi, and performs precharge setting.

その後、クロック信号ＣＬＫがＬｏの評価期間で各スイッチノード１００でのデータ転送を可能にして、メモリブロックからＨｉ信号が出力されてスイッチノード１００に入力した場合には、スイッチノード１００がＨｉ信号を出力して後段のスイッチノード１００へＨｉ信号を転送する。   Thereafter, when the clock signal CLK enables the data transfer in each switch node 100 during the evaluation period of Lo, and the Hi signal is output from the memory block and input to the switch node 100, the switch node 100 outputs the Hi signal. The Hi signal is output and transferred to the switch node 100 in the subsequent stage.

より具体的には、図２に示したＡＮＤ回路１１０であるプリチャージロジック回路の動作は次の通りである。まず、プリチャージ期間となるクロック信号ＣＬＫがＨｉの期間では、プリチャージロジックの出力がＬｏにセットされる。   More specifically, the operation of the precharge logic circuit which is the AND circuit 110 shown in FIG. 2 is as follows. First, the output of the precharge logic is set to Lo during the period when the clock signal CLK that is the precharge period is Hi.

もし、前の評価期間で出力がＬｏであれば、それに続くプリチャージ期間での出力はＬｏのままで遷移がないが、前の評価期間で出力がＨｉであれば、それに続くプリチャージ期間でクロック信号ＣＬＫがＨｉになると、プリチャージ回路の出力はＨｉからＬｏに遷移する。このクロック信号ＣＬＫがＨｉになったときからプリチャージ回路の出力がＬｏに遷移するまでの時間を、「プリチャージ期間の出力遅延時間」と定義する。   If the output is Lo in the previous evaluation period, the output in the subsequent precharge period remains Lo and no transition is made, but if the output is Hi in the previous evaluation period, then in the subsequent precharge period When the clock signal CLK becomes Hi, the output of the precharge circuit transitions from Hi to Lo. The time from when the clock signal CLK becomes Hi until the output of the precharge circuit transitions to Lo is defined as “output delay time of precharge period”.

プリチャージ期間に続く評価期間となるクロック信号ＣＬＫがＬｏの期間では、ＡＮＤ論理の演算をするためにプリチャージ回路のデータ入力端子Ａ，Ｂ，Ｃ，Ｄの全てにＨｉ信号が入力した場合に、プリチャージロジック出力がＨｉに遷移する。   When the clock signal CLK, which is the evaluation period following the precharge period, is Lo, when the Hi signal is input to all of the data input terminals A, B, C, and D of the precharge circuit in order to perform an AND logic operation. , The precharge logic output transitions to Hi.

それ以外のデータ入力の組み合わせではプリチャージロジック出力はＬｏのままである。このデータ入力Ａ，Ｂ，Ｃ，Ｄの全てにＨｉ信号が入力したときからプリチャージ回路の出力がＨｉに遷移するまでの時間を「評価期間の出力遅延時間」と定義する。   In other combinations of data inputs, the precharge logic output remains Lo. The time from when the Hi signal is input to all of the data inputs A, B, C, and D until the output of the precharge circuit transitions to Hi is defined as an “evaluation period output delay time”.

ここで、プリチャージロジックがＯＲ論理の演算をするものであれば、データ入力端子の何れかにＨｉ信号が入力した場合に、プリチャージロジック出力がＨｉに遷移する。従って、ＯＲ論理であれば、「評価期間の出力遅延時間」はデータ入力の何れかにＨｉ信号が入力したときからプリチャージ回路の出力がＨｉに遷移する時間となる。   Here, if the precharge logic performs an OR logic operation, the precharge logic output transitions to Hi when a Hi signal is input to any of the data input terminals. Therefore, in the case of OR logic, the “output delay time in the evaluation period” is the time for the output of the precharge circuit to transition to Hi from when the Hi signal is input to any of the data inputs.

クロック信号ＣＬＫに同期してメモリデータがプログラマブルメモリデバイスから出力されるまでにかかる時間は、従来のＣＭＯＳを使ったＡＮＤ回路のスイッチノードの場合には、図３の上段に示すようにメモリブロックが記憶データを出力するための出力遅延時間と複数のスイッチノード１００の転送遅延時間の合計となる。   The time taken for the memory data to be output from the programmable memory device in synchronism with the clock signal CLK is as follows. This is the sum of the output delay time for outputting the stored data and the transfer delay time of the plurality of switch nodes 100.

この図では、スイッチノード１００の転送遅延時間はスイッチノード１００の経由数１０を想定している。一方プリチャージロジックからなるスイッチノード１００では、転送遅延時間以外にプリチャージ期間が発生する。   In this figure, the transfer delay time of the switch node 100 is assumed to be 10 via the switch node 100. On the other hand, in the switch node 100 composed of precharge logic, a precharge period occurs in addition to the transfer delay time.

しかし、図３の下段に示すようにメモリブロックがデータ出力を実行しているときに並行してスイッチノード１００のプリチャージ動作を実行することでプリチャージにかかる時間を隠蔽する。   However, as shown in the lower part of FIG. 3, the precharge operation of the switch node 100 is executed in parallel while the memory block is executing the data output, thereby concealing the time required for the precharge.

ここでスイッチノード１００での転送遅延時間となる評価期間でのスイッチノード１００のＨｉ遷移の出力遅延時間は、プリチャージ期間でのスイッチノード１００のＬｏ遷移の出力遅延時間とトレードオフの関係にある。   Here, the output delay time of the Hi transition of the switch node 100 in the evaluation period that becomes the transfer delay time in the switch node 100 is in a trade-off relationship with the output delay time of the Lo transition of the switch node 100 in the precharge period. .

図４と次式
評価期間のＨｉ出力遅延時間＜＜プリチャージ期間のＬｏ出力遅延時間≦データ出力時間
で表されるように、プリチャージのＬｏ遷移の出力遅延時間を通常のメモリブロックのデータ出力時間である数ｎｓまで大きくする一方で、Ｈｉ遷移の出力遅延時間を通常のＣＭＯＳのＡＮＤ回路１１０の遷移遅延時間の半分程度となる１００ｐｓ程度まで小さく設定する。 As shown in FIG. 4 and the following equation: Hi output delay time in evaluation period << Lo output delay time in precharge period ≤ data output time The output delay time of Lo transition in precharge is expressed as data output of a normal memory block. While increasing the time to several ns, which is the time, the output delay time of Hi transition is set to be as small as about 100 ps, which is about half of the transition delay time of the normal CMOS AND circuit 110.

プリチャージのＬｏ遷移は、先ほど述べたようにメモリブロックの出力遅延時間に隠蔽されているため、今回発明したプリチャージロジックのスイッチノード１００を使ったプログラマブルメモリデバイスでクロック信号ＣＬＫに同期してメモリデータが出力されるまでにかかる時間は、メモリブロックのデータ出力遅延と、評価期間での高速なＨｉ遷移によるスイッチノード１００間データ転送遅延時間の合計となる。従って、通常のＣＭＯＳのスイッチノード１００と比較してメモリ出力遅延を小さくなる。   Since the pre-charge Lo transition is hidden in the output delay time of the memory block as described above, the programmable memory device using the switch node 100 of the pre-charge logic of the present invention synchronizes with the clock signal CLK. The time required until data is output is the sum of the data output delay of the memory block and the data transfer delay time between the switch nodes 100 due to high-speed Hi transition in the evaluation period. Accordingly, the memory output delay is reduced as compared with the normal CMOS switch node 100.

前述したプリチャージ回路ではプリチャージ期間と評価期間は、クロック信号ＣＬＫを使ってそれぞれクロック信号ＣＬＫのＨｉ期間とＬｏ期間に設定したが、クロックサイクル時間が長くてプリチャージ期間がメモリブロック内の遅延より大きいとスイッチノード１００での転送開始時間が遅れる。   In the precharge circuit described above, the precharge period and the evaluation period are set to the Hi period and Lo period of the clock signal CLK using the clock signal CLK, respectively, but the clock cycle time is long and the precharge period is delayed in the memory block. If it is larger, the transfer start time in the switch node 100 is delayed.

図５は、クロックサイクル時間とプログラマブルメモリデバイス１０００の出力遅延の関係を示したものであるが、クロックサイクル時間が大きくなってプリチャージ期間が長くなることで、プログラマブルメモリデバイス１０００からの出力遅延は通常のＣＭＯＳ回路で構成されたスイッチノード１００と比較してプリチャージロジック回路で構成されたスイッチノード１００の方が大きくなる。   FIG. 5 shows the relationship between the clock cycle time and the output delay of the programmable memory device 1000, but the output delay from the programmable memory device 1000 is increased by increasing the clock cycle time and the precharge period. The switch node 100 configured by the precharge logic circuit is larger than the switch node 100 configured by the normal CMOS circuit.

また、クロックサイクル時間が小さくなり、プリチャージ期間が短くなると、プリチャージのＬｏ遷移へのセットが完了できない不具合が起きる。これが問題となる場合には、図６に示すように、スイッチノード１００のＡＮＤ回路１１０のプリチャージ期間をクロック信号ＣＬＫでなくパルス信号で制御する。   Further, when the clock cycle time is shortened and the precharge period is shortened, there is a problem that the setting of the precharge to the Lo transition cannot be completed. When this becomes a problem, as shown in FIG. 6, the precharge period of the AND circuit 110 of the switch node 100 is controlled by a pulse signal instead of the clock signal CLK.

プリチャージ期間となるパルス信号のＨｉ時間は、
プリチャージ期間のＬｏ出力遅延時間≦パルス信号のＨｉ時間≦データ出力時間
を満たすようにする。 The Hi time of the pulse signal that is the precharge period is
The Lo output delay time in the precharge period ≦ the Hi time of the pulse signal ≦ the data output time is satisfied.

これにより、図７に示すようにクロックサイクル時間に依存せずにプログラマブルメモリデバイスからの読み出しデータの遅延を常にＣＭＯＳの回路よりも小さくすることも実現できる。   As a result, as shown in FIG. 7, the delay of the read data from the programmable memory device can always be made smaller than that of the CMOS circuit without depending on the clock cycle time.

［実施例］
以下、本発明の実施例を例示する。まず、図８は、本発明の第一の実施例のプログラマブルデバイス回路であるプログラマブルメモリデバイス１０００を備えた半導体集積回路装置の構成である。 [Example]
Examples of the present invention are illustrated below. First, FIG. 8 shows a configuration of a semiconductor integrated circuit device including a programmable memory device 1000 which is a programmable device circuit according to the first embodiment of the present invention.

プログラマブルメモリデバイス１０００では１６ビット、１ｋワードのＳＲＡＭ(Static Random Access Memory)からなるメモリブロック３００が４×４の二次元アレイ状に１６個並んでいる。   In the programmable memory device 1000, 16 memory blocks 300 composed of 16-bit, 1k-word SRAM (Static Random Access Memory) are arranged in a 4 × 4 two-dimensional array.

図９はＳＲＡＭからなるメモリブロック３００の回路構成である。ＳＲＡＭのメモリセル３１０が１ｋワード１６ビット構成で並んでおり、メモリセル３１０への書き込みとメモリセル３１０からの読み出し動作について、該当するメモリセル３１０へのアクセスを制御するためのアドレスデコーダ３２０、ワード線ドライバ３３０と、メモリセル３１０からのデータあるいはメモリセル３１０へのデータの増幅と伝送のためのセンスアンプ３４０とライトバッファ３５０、リードバッファ３６０、制御部３７０、出力データである読出データを出力するＯＲ回路３８０、がある。   FIG. 9 shows a circuit configuration of a memory block 300 made of SRAM. The SRAM memory cells 310 are arranged in a 1k word 16-bit configuration, and an address decoder 320 for controlling access to the corresponding memory cell 310 for writing to the memory cell 310 and a read operation from the memory cell 310, a word The line driver 330, the sense amplifier 340 for amplifying and transmitting the data from the memory cell 310 or the data to the memory cell 310, the write buffer 350, the read buffer 360, the control unit 370, and the read data as output data are output. There is an OR circuit 380.

本実施例のプログラマブルメモリデバイス１０００では、アドレス信号は、４×４の１６個のメモリブロック３００からアクセスする一個を指定するための４ビットのブロックアドレスと、メモリブロック３００の記憶データを指定するための１０ビットのワードアドレスと、の合計１４ビットある。   In the programmable memory device 1000 of the present embodiment, the address signal specifies a 4-bit block address for designating one accessed from the 4 × 4 16 memory blocks 300 and the storage data of the memory block 300. There are a total of 14 bits with a 10-bit word address.

ただし、４ビットのブロックアドレスが、図の制御部３７０に予め設定されている自身のブロックアドレスと一致した場合に、制御部３７０の後段にある全ての回路が活性化され、書き込みあるいは読み出し動作が行われる。   However, when the 4-bit block address matches its own block address preset in the control unit 370 in the figure, all the circuits in the subsequent stage of the control unit 370 are activated, and the write or read operation is performed. Done.

このとき、制御部３７０からの出力信号をインバータで反転した信号ＥＮｂはローレベルとなり、メモリブロックの出力データが、そのままＯＲ回路３８０から出力される。一方、ブロックアドレスが一致しない場合には、制御部３７０からの出力信号をインバータで反転した信号ＥＮｂはＨｉレベルとなり、ＯＲ回路３８０を経由するメモリブロックの出力データは全ビットがＨｉレベルとなる。   At this time, the signal ENb obtained by inverting the output signal from the control unit 370 by the inverter becomes low level, and the output data of the memory block is output from the OR circuit 380 as it is. On the other hand, when the block addresses do not match, the signal ENb obtained by inverting the output signal from the control unit 370 by the inverter becomes Hi level, and the output data of the memory block that passes through the OR circuit 380 becomes Hi level.

プログラマブルメモリデバイス１０００は、図８に示すように、周囲にロジックデバイス２００があり、プログラマブルメモリデバイス１０００とロジックデバイス２００間でのデータ転送はメモリ入出力部４００を用いて行われる。   As shown in FIG. 8, the programmable memory device 1000 has a logic device 200 around it, and data transfer between the programmable memory device 1000 and the logic device 200 is performed using a memory input / output unit 400.

メモリブロック３００からメモリ入出力部４００まで、あるいはメモリ入出力部４００からメモリブロック３００までデータ信号を転送するための二次元メッシュ状の配線があり、配線の交差部分には配線の上下左右の信号転送方向を制御するためのスイッチノード１００がある。   There are two-dimensional mesh-like wirings for transferring data signals from the memory block 300 to the memory input / output unit 400 or from the memory input / output unit 400 to the memory block 300. There is a switch node 100 for controlling the transfer direction.

例えば、図８でロジックデバイス２００中の一つのロジックブロック２１０がプログラマブルメモリデバイス１０００にアクセスしてメモリの読み出しを実行する際には、ロジックブロック２１０と接続するメモリ入出力部４００を経由して二次元メッシュ配線網５００につながるメモリブロック３００と読み出し動作を実行する。   For example, in FIG. 8, when one logic block 210 in the logic device 200 accesses the programmable memory device 1000 and executes memory reading, the memory block 210 is connected via the memory input / output unit 400 connected to the logic block 210. A read operation is performed with the memory block 300 connected to the dimensional mesh wiring network 500.

ここで二次元メッシュ配線網５００はメモリデバイスの全てのメモリブロック３００とつながるため、ロジックブロック２１０からは、全メモリブロック３００で一つのメモリ領域を構成していると見なされる。   Here, since the two-dimensional mesh wiring network 500 is connected to all the memory blocks 300 of the memory device, it is considered from the logic block 210 that all memory blocks 300 constitute one memory area.

この場合、ロジックブロック２１０からメモリデバイスへの読み出し動作は全メモリブロック３００のうちの一つのメモリブロック３００に対して実行することとなり、同時に複数のメモリブロック３００への読み出し動作は生じない。   In this case, the read operation from the logic block 210 to the memory device is executed for one of the memory blocks 300, and the read operation to the plurality of memory blocks 300 does not occur at the same time.

図１０は、スイッチノード１００の構成である。図の上下左右の方向で隣り合うスイッチノード１００と配線で結合し、また、メモリブロック３００とも結合するため、全部で五つの方向の接続がある。   FIG. 10 shows the configuration of the switch node 100. Since the switch nodes 100 adjacent to each other in the upper, lower, left, and right directions in the drawing are connected by wiring and also connected to the memory block 300, there are connections in five directions in total.

五つの方向に出力する回路は、自身の出力方向以外の四つの方向からの入力信号を入力するＡＮＤ回路１１０である。メモリ入出力部４００を共有する複数のメモリブロック３００は一つのメモリ領域を構成するため、複数のメモリブロック３００で同時に読み出し動作は行わない。   The circuit that outputs in five directions is an AND circuit 110 that inputs input signals from four directions other than its own output direction. Since the plurality of memory blocks 300 sharing the memory input / output unit 400 constitute one memory area, the plurality of memory blocks 300 do not perform a read operation simultaneously.

一つのメモリブロック３００が読み出しデータを出力するときは、その他のメモリブロック３００の出力は読み出しデータを出力せずに、読み出し信号が全ビットでＨｉレベル出力となる。   When one memory block 300 outputs read data, the output of the other memory block 300 does not output read data, and the read signal becomes Hi level output with all bits.

これにより、スイッチノード１００への入力信号は五つの入力方向のうち、読み出しデータを出力するメモリブロック３００からデータが転送されてくる方向以外は全ビットがＨｉレベルの信号であり、ＡＮＤ回路１１０の出力は、読み出しデータ信号が、そのまま出力されて隣り合うスイッチノード１００へ転送される。   As a result, the input signal to the switch node 100 is a signal in which all bits are Hi level except for the direction in which the data is transferred from the memory block 300 that outputs the read data among the five input directions. As for the output, the read data signal is output as it is and transferred to the adjacent switch node 100.

図１１はスイッチノード１００の四入力ＡＮＤ回路１１０であり、クロック同期型のダイナミック回路であるプリチャージロジックで構成される。クロック信号ＣＬＫがＨｉ期間であるプリチャージ期間で全てのスイッチノード１００を出力Ｌｏ信号にセットする。   FIG. 11 shows a four-input AND circuit 110 of the switch node 100, which is composed of a precharge logic that is a clock synchronous dynamic circuit. All switch nodes 100 are set to the output Lo signal in a precharge period in which the clock signal CLK is a Hi period.

このプリチャージ動作は、メモリブロック３００のデータ出力動作と並列に実行するため、メモリブロック３００内の出力遅延にプリチャージ期間を隠蔽できる。図１２はメモリデータ出力時のタイミングチャートである。   Since the precharge operation is executed in parallel with the data output operation of the memory block 300, the precharge period can be hidden from the output delay in the memory block 300. FIG. 12 is a timing chart at the time of memory data output.

タイミングチャートで内部遅延と書かれているメモリブロック３００内の出力遅延は数ｎｓあるため、プリチャージの出力Ｌｏ遷移にかかる時間はこれと同程度の時間がかかってもよい。   Since the output delay in the memory block 300 written as internal delay in the timing chart is several ns, the time taken for the precharge output Lo transition may take the same time.

一方評価期間では、出力Ｈｉ信号を複数のスイッチノード１００で転送していくために、一つのスイッチノード１００では１００ｐｓ程度の高速データ転送を実行する。このためプリチャージＬｏ出力の遷移が遅く、評価期間Ｈｉ出力の遷移が早くなるように図１１の回路はトランジスタの駆動力が制御され、通常ＣＭＯＳのＡＮＤ回路１１０と比較して入力ピンｎ−ＭＯＳのトランジスタサイズと、出力ピンｐ−ＭＯＳのトランジスタのサイズが小さく設計されている。   On the other hand, in the evaluation period, in order to transfer the output Hi signal by a plurality of switch nodes 100, one switch node 100 executes high-speed data transfer of about 100 ps. Therefore, the driving power of the transistor in the circuit of FIG. 11 is controlled so that the transition of the precharge Lo output is slow and the transition of the evaluation period Hi output is fast, and the input pin n-MOS is compared with the normal CMOS AND circuit 110. The transistor size and the transistor size of the output pin p-MOS are designed to be small.

これにより、メモリブロック３００、スイッチノード１００のデータ遅延は、
評価期間のＨｉ出力遅延時間＜＜プリチャージ期間のＬｏ出力遅延時間≦データ出力時間
なる関係となる。 Thereby, the data delay of the memory block 300 and the switch node 100 is
Hi output delay time in evaluation period << Lo output delay time in precharge period ≤ data output time.

メモリブロック３００への書き込みデータ信号、アドレス信号、コマンド信号については、メモリ入出力部４００を共有して、一つのメモリ領域として扱われる複数のメモリブロック３００に対しては、メモリ入出力部４００から、同時に複数のメモリブロック３００へ異なる読み出しあるいは書き込み動作のためのコマンド信号を入力することはない。   The write data signal, the address signal, and the command signal to the memory block 300 are shared by the memory input / output unit 400, and the memory input / output unit 400 handles a plurality of memory blocks 300 handled as one memory area. At the same time, command signals for different read or write operations are not input to the plurality of memory blocks 300 at the same time.

従って、並列して複数の書き込みデータ信号、あるいはアドレス信号、あるいはコマンド信号が転送することはないので、スイッチノード１００は読み出しデータ信号で説明したものと同じＡＮＤ回路１１０で構成できる。   Therefore, since a plurality of write data signals, address signals, or command signals are not transferred in parallel, the switch node 100 can be configured with the same AND circuit 110 as described for the read data signal.

図１３はメモリ入出力部４００の構成である。メモリブロック３００からスイッチノード１００を経由してきた１６ビット読み出しデータ信号が入力してロジックデバイス２００側に出力する。また、ロジックデバイス２００側からの１６ビット書き込みデータ信号、１４ビットアドレス信号、２ビットコマンド信号が入力し、スイッチノード１００へ出力する。   FIG. 13 shows the configuration of the memory input / output unit 400. A 16-bit read data signal from the memory block 300 via the switch node 100 is input and output to the logic device 200 side. Further, a 16-bit write data signal, a 14-bit address signal, and a 2-bit command signal from the logic device 200 are input and output to the switch node 100.

本実施例では、一つのメモリ領域として扱われる複数のメモリブロック３００は、二次元メッシュ接続網につながる全メモリブロック３００であり、図８のプログラマブルメモリデバイス１０００の全メモリブロック３００であった。   In the present embodiment, the plurality of memory blocks 300 handled as one memory area are all memory blocks 300 connected to the two-dimensional mesh connection network, and are all memory blocks 300 of the programmable memory device 1000 of FIG.

一方、ロジックデバイス２００の複数のロジックブロック２１０が同時に読み出し動作を実行する場合には、メモリ領域をそれぞれのロジックブロック２１０用に分割する。この場合は、図１４に示すようにスイッチノード１００の出力側に出力スイッチ１２０を設けて、二次元メッシュを分割する。   On the other hand, when a plurality of logic blocks 210 of the logic device 200 simultaneously execute a read operation, the memory area is divided for each logic block 210. In this case, as shown in FIG. 14, an output switch 120 is provided on the output side of the switch node 100 to divide the two-dimensional mesh.

図１５はロジックブロック２１０Ａとロジックブロック２１０Ｂからアクセスするメモリ領域を、メモリ領域Ａとメモリ領域Ｂに分割したものである。メモリ領域Ａの下側の四つのスイッチノード１００の出力がスイッチで切り離され、また、メモリ領域Ｂの上側の四つのスイッチノード１００の出力がスイッチで切り離されることで、メモリ領域Ａとメモリ領域Ｂの二次元メッシュは電気的に分離される。   In FIG. 15, the memory area accessed from the logic block 210A and the logic block 210B is divided into a memory area A and a memory area B. The outputs of the four switch nodes 100 below the memory area A are separated by switches, and the outputs of the four switch nodes 100 above the memory area B are separated by switches, so that the memory areas A and B The two-dimensional mesh is electrically separated.

これにより、メモリ領域Ａとメモリ領域Ｂはそれぞれ独立に読み出し動作を行い、読み出しデータ転送はそれぞれの領域内の二次元メッシュで実行することになる。なお、本実施例では、メモリブロック３００を、１ｋワード１６ビットのＳＲＡＭとしたが、任意のワード、ビット構成のものでよい。   As a result, the memory area A and the memory area B perform the read operation independently, and the read data transfer is executed by the two-dimensional mesh in each area. In this embodiment, the memory block 300 is an SRAM of 1k words and 16 bits. However, the memory block 300 may have an arbitrary word and bit configuration.

本実施例では、メモリブロック３００をＳＲＡＭとしたが、これをＤＲＡＭ(Dynamic RAM)としてもよい。ＤＲＡＭは回路面積が小さいために、より大容量のメモリを搭載できる。   In this embodiment, the memory block 300 is an SRAM, but it may be a DRAM (Dynamic RAM). Since DRAM has a small circuit area, a larger capacity memory can be mounted.

また、フラッシュメモリやＭＲＡＭ(Magnetoresistive RAM)やＲｅＲＡＭ(Resistance RAM)といった不揮発メモリとしてもよい。不揮発メモリを使うことで、一時的に使われないメモリ領域の電源を止めて、省電力モードとすることが可能である。   Moreover, it is good also as non-volatile memories, such as flash memory, MRAM (Magnetoresistive RAM), and ReRAM (Resistance RAM). By using the non-volatile memory, it is possible to stop the power supply of the memory area that is not used temporarily and enter the power saving mode.

本実施例では、メモリブロック３００を４×４の二次元アレイ状に並べたが、このアレイサイズは他の構成でもよい。本実施例ではプログラマブルメモリデバイス１０００として、メモリブロック３００を二次元アレイ状に並べたが、プロセッサブロックを二次元アレイ状に並べたプログラマブルロジックデバイスとしてもよい。   In this embodiment, the memory blocks 300 are arranged in a 4 × 4 two-dimensional array. However, this array size may have other configurations. In this embodiment, the memory blocks 300 are arranged in a two-dimensional array as the programmable memory device 1000, but a programmable logic device in which processor blocks are arranged in a two-dimensional array may be used.

プロセッサブロック以外の構成は、実施例と同様である。さらに、プロセッサをカスタムハードウエアマクロに置き換えることや、プロセッサやカスタムハードウエアマクロやメモリブロック３００の混成構成にしてもよい。   The configuration other than the processor block is the same as in the embodiment. Further, the processor may be replaced with a custom hardware macro, or the processor, custom hardware macro, and memory block 300 may be combined.

図１６は本発明の第二の実施例である、スイッチノード１００をプリチャージロジックのダイナミックＯＲ回路１３０にしたプログラマブルメモリデバイス１０００の構成である。   FIG. 16 shows the configuration of a programmable memory device 1000 according to the second embodiment of the present invention, in which the switch node 100 is a dynamic OR circuit 130 of precharge logic.

第一の実施例のスイッチノード１００のＡＮＤ回路１１０をＯＲ回路１３０に置き換えたものとなっている。一方、メモリブロックには図１７に示すＳＲＡＭを使い、第一の実施例のＯＲ回路３８０がＡＮＤ回路３９０に置き換わったものとなっている。   The AND circuit 110 of the switch node 100 of the first embodiment is replaced with an OR circuit 130. On the other hand, the SRAM shown in FIG. 17 is used as the memory block, and the OR circuit 380 of the first embodiment is replaced with an AND circuit 390.

図１８は、スイッチノード１００の構成である。図の上下左右の方向で隣り合うスイッチノード１００と配線で結合し、また、メモリブロックとも結合するため、全部で五つの方向の接続がある。五つの方向に出力する回路は自身の出力方向以外の四つの方向からの入力信号を入力するＯＲ回路１３０である。   FIG. 18 shows the configuration of the switch node 100. Since the switch nodes 100 adjacent to each other in the upper, lower, left, and right directions in the figure are connected by wiring and also connected to the memory block, there are connections in five directions in total. The circuit that outputs in five directions is an OR circuit 130 that inputs input signals from four directions other than its own output direction.

メモリ入出力部を共有する複数のメモリブロックは一つのメモリ領域を構成するため、複数のメモリブロックで同時に読み出し動作は行わない。一つのメモリブロックが読み出しデータを出力するときは、その他のメモリブロックの出力は読み出しデータを出力せずに、読み出し信号が全ビットでローレベル出力となる。   Since the plurality of memory blocks sharing the memory input / output unit constitute one memory area, the plurality of memory blocks do not perform a read operation simultaneously. When one memory block outputs read data, the output of the other memory blocks does not output read data, and the read signal becomes a low level output with all bits.

これにより、スイッチノード１００への入力信号は五つの入力方向のうち、読み出しデータを出力するメモリブロックからデータが転送されてくる方向以外は全ビットローレベルの信号であり、ＯＲ回路１３０の出力は、読み出しデータ信号が、そのまま出力されて隣り合うスイッチノード１００へ転送される。   Thus, the input signal to the switch node 100 is a signal of all the bit low levels except for the direction in which data is transferred from the memory block that outputs the read data among the five input directions, and the output of the OR circuit 130 is The read data signal is output as it is and transferred to the adjacent switch node 100.

図１９はスイッチノード１００の四入力のＯＲ回路１３０であり、クロック同期型のダイナミック回路であるプリチャージロジックで構成する。プリチャージ期間で全てのスイッチノード１００を出力Ｈｉ信号にセットする。   FIG. 19 shows a four-input OR circuit 130 of the switch node 100, which is composed of a precharge logic which is a clock synchronous dynamic circuit. All switch nodes 100 are set to the output Hi signal in the precharge period.

このプリチャージは、メモリブロックのデータ出力動作と並列に実行するため、このメモリブロック内の出力遅延にプリチャージ期間を隠蔽できる。メモリデータ出力時のタイミングチャートは第一の実施例と図１２と同様である。   Since the precharge is executed in parallel with the data output operation of the memory block, the precharge period can be hidden from the output delay in the memory block. The timing chart at the time of memory data output is the same as that of the first embodiment and FIG.

図１９のＯＲ回路１３０はプリチャージ論理の入力部をｎ−ＭＯＳトランジスタが並列構成になるようにすることでスイッチ抵抗を小さくすることでき、転送が速くなることが期待できる。   The OR circuit 130 of FIG. 19 can reduce the switch resistance by arranging the n-MOS transistors in parallel in the input part of the precharge logic, and it can be expected that the transfer becomes faster.

図１９の回路では、第一の実施例と同様にプリチャージＬｏ出力の遷移が遅く、評価期間Ｈｉ出力の遷移が早くなるように、通常ＣＭＯＳのＡＮＤ回路と比較して入力ピンｎ−ＭＯＳのトランジスタサイズと、出力ピンｐ−ＭＯＳのトランジスタのサイズを小さく設計する。   In the circuit of FIG. 19, as in the first embodiment, the transition of the precharge Lo output is slow, and the transition of the evaluation period Hi output is fast so that the input pin n-MOS is compared with the normal CMOS AND circuit. The transistor size and the output pin p-MOS transistor size are designed to be small.

図２０は本発明の第三の実施例である、スイッチノード１００をパルス信号制御のプリチャージロジック回路にしたプログラマブルメモリデバイス１０００の構成である。第一の実施例では、スイッチノード１００は、図１１のようにクロック信号ＣＬＫのＨｉ期間とＬｏ期間でプリチャージ期間と評価期間を設定するプリチャージロジックのダイナミックＡＮＤ回路１１０を使った。しかし、本実施例では、図２１に示すパルス信号制御のプリチャージロジックのＡＮＤ回路１１０にする。   FIG. 20 shows a configuration of a programmable memory device 1000 according to a third embodiment of the present invention, in which the switch node 100 is a pulse signal controlled precharge logic circuit. In the first embodiment, the switch node 100 uses the dynamic AND circuit 110 of the precharge logic that sets the precharge period and the evaluation period in the Hi period and Lo period of the clock signal CLK as shown in FIG. However, in this embodiment, the AND circuit 110 of the pulse signal control precharge logic shown in FIG. 21 is used.

この場合、図２２のタイミングチャートに示すようにプリチャージ期間はクロック信号ＣＬＫでなくパルス信号で制御される。プリチャージ期間となるパルス信号のＨｉ時間は、
プリチャージ期間のＬｏ出力遅延時間≦パルス信号のＨｉ時間≦データ出力時間
とする。 In this case, as shown in the timing chart of FIG. 22, the precharge period is controlled not by the clock signal CLK but by a pulse signal. The Hi time of the pulse signal that is the precharge period is
Lo output delay time of precharge period ≦ Hi time of pulse signal ≦ Data output time
And

これにより、クロックサイクル時間に依存せずにプログラマブルメモリデバイス１０００からの読み出しデータのアクセス遅延を常にＣＭＯＳの回路よりも小さくすることが可能である。   Thereby, it is possible to always make the access delay of read data from the programmable memory device 1000 smaller than that of the CMOS circuit without depending on the clock cycle time.

また、第一の実施例と同じく、プリチャージＬｏ出力の遷移が遅く、評価期間Ｈｉ出力の遷移が早くなるように図２１の回路は、通常ＣＭＯＳのＡＮＤ回路と比較して入力ピンｎ−ＭＯＳのトランジスタサイズと、出力ピンｐ−ＭＯＳのトランジスタのサイズを小さく設計する。   As in the first embodiment, the circuit of FIG. 21 is compared with the normal CMOS AND circuit so that the transition of the precharge Lo output is slow and the transition of the evaluation period Hi output is fast. And the transistor size of the output pin p-MOS are designed to be small.

本実施例では、スイッチノード１００をパルス信号制御のプリチャージロジックのＡＮＤ回路１１０としたが、これを図２３に示すようなパルス信号制御のプリチャージロジックのＯＲ回路１３０としてもよい。この場合、スイッチノード１００以外の構成は第二の実施例と同様である。   In this embodiment, the switch node 100 is the AND circuit 110 of the precharge logic of the pulse signal control, but it may be an OR circuit 130 of the precharge logic of the pulse signal control as shown in FIG. In this case, the configuration other than the switch node 100 is the same as that of the second embodiment.

なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。また、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。さらに、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。   The present invention is not limited to the present embodiment, and various modifications are allowed without departing from the scope of the present invention. Needless to say, the above-described embodiment and a plurality of modifications can be combined within a range in which the contents do not conflict with each other. Furthermore, although the structure and the like of each part have been specifically described in the above-described embodiments and modifications, the structure and the like can be variously changed within a range that satisfies the present invention.

１００ スイッチノード
１１０ ＡＮＤ回路
１２０ 出力スイッチ
１３０ ＯＲ回路
１５０ セレクタ回路
２００ ロジックデバイス
２１０ ロジックブロック
３００ 回路ブロック(メモリブロック)
３１０ メモリセル
３２０ アドレスデコーダ
３３０ ワード線ドライバ
３４０ センスアンプ
３５０ ライトバッファ
３６０ リードバッファ
３７０ 制御部
３８０ ＯＲ回路
３９０ ＡＮＤ回路
４００ メモリ入出力部
５００ 二次元メッシュ配線網
１０００ プログラマブルデバイス回路(プログラマブルメモリデバイス) 100 switch node 110 AND circuit 120 output switch 130 OR circuit 150 selector circuit 200 logic device 210 logic block 300 circuit block (memory block)
310 memory cell 320 address decoder 330 word line driver 340 sense amplifier 350 write buffer 360 read buffer 370 control unit 380 OR circuit 390 AND circuit 400 memory input / output unit 500 two-dimensional mesh wiring network 1000 programmable device circuit (programmable memory device)

Claims (4)

二次元アレイ状に配置されていてクロック信号に同期して少なくともデータ出力を実行する複数の回路ブロックと、
複数の前記回路ブロックに個々に接続されていて相互接続により二次元の可変自在な接続網を形成するスイッチノードと、を有し、
前記スイッチノードが、前記回路ブロックが前記データ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなるプログラマブルデバイス回路。 A plurality of circuit blocks arranged in a two-dimensional array and executing at least data output in synchronization with a clock signal;
A switch node that is individually connected to the plurality of circuit blocks and forms a two-dimensional variable connection network by interconnection;
A programmable device circuit comprising a precharge logic circuit in which the switch node performs a precharge operation in parallel with the circuit block executing the data output. 前記プリチャージロジック回路は、
プリチャージ期間の出力遅延時間が前記回路ブロックのデータ出力時間以下であり、
評価期間の前記出力遅延時間が前記プリチャージ期間の前記出力遅延時間よりも小さい請求項１に記載のプログラマブルデバイス回路。 The precharge logic circuit is
The output delay time of the precharge period is less than or equal to the data output time of the circuit block,
The programmable device circuit according to claim 1, wherein the output delay time in the evaluation period is smaller than the output delay time in the precharge period. 前記プリチャージロジック回路は、パルス信号により前記プリチャージ期間が発生し、
前記プリチャージ期間となるパルス時間が、前記回路ブロックのデータ出力時間以下、かつ、前記プリチャージ期間の前記出力遅延時間以上である請求項１または２に記載のプログラマブルデバイス回路。 The precharge logic circuit generates the precharge period by a pulse signal,
3. The programmable device circuit according to claim 1, wherein a pulse time corresponding to the precharge period is equal to or shorter than a data output time of the circuit block and equal to or longer than the output delay time of the precharge period. 前記回路ブロックがメモリブロックからなる請求項１ないし３の何れか一項に記載のプログラマブルデバイス回路。   The programmable device circuit according to claim 1, wherein the circuit block includes a memory block.

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