JP2011145770A - Video frame dma control system - Google Patents
Video frame dma control system Download PDFInfo
- Publication number
- JP2011145770A JP2011145770A JP2010004251A JP2010004251A JP2011145770A JP 2011145770 A JP2011145770 A JP 2011145770A JP 2010004251 A JP2010004251 A JP 2010004251A JP 2010004251 A JP2010004251 A JP 2010004251A JP 2011145770 A JP2011145770 A JP 2011145770A
- Authority
- JP
- Japan
- Prior art keywords
- video frame
- dma
- description list
- dma memory
- memory description
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Bus Control (AREA)
Abstract
Description
本発明は、テレビ放送のデータを受信して、そのときの映像を表すデータ(ビデオフレーム)をDMA(Direct Memory Access)転送するビデオフレームDMA制御システムに関する。 The present invention relates to a video frame DMA control system that receives data of a television broadcast and transfers data (video frame) representing the video at that time by DMA (Direct Memory Access).
テレビ(以下、TVと称する)放送のデータ(以下、放送データと称する)を受信するTV放送受像機が知られている。TV放送受像機は、ビデオフレームDMA制御システムを具備している。ビデオフレームDMA制御システムは、受信機と、ビデオ処理部と、表示部とを具備している。 TV broadcast receivers that receive television (hereinafter referred to as TV) broadcast data (hereinafter referred to as broadcast data) are known. The TV broadcast receiver has a video frame DMA control system. The video frame DMA control system includes a receiver, a video processing unit, and a display unit.
受信機は、放送データを受信し、放送データに基づいて、映像を表すビデオフレーム(図1ではVideoフレームと表記されている)をビデオ処理部に出力する。 The receiver receives the broadcast data, and outputs a video frame (denoted as a Video frame in FIG. 1) representing a video to the video processing unit based on the broadcast data.
TV放送がアナログTV放送である場合、放送データは、アナログ映像データ、アナログ音声データである。この場合、受信機は、アナログ映像データ、アナログ音声データを受信し、それらをデジタルにデコードする。受信機は、アナログ映像データをデジタルにデコードしたデータをビデオフレームとしてビデオ処理部に出力する。 When the TV broadcast is an analog TV broadcast, the broadcast data is analog video data and analog audio data. In this case, the receiver receives analog video data and analog audio data and decodes them digitally. The receiver outputs data obtained by digitally decoding analog video data to the video processing unit as a video frame.
TV放送がデジタルTV放送である場合、放送データは、ストリームデータである。この場合、受信機は、ストリームデータを受信する。受信機は、ストリームデータに含まれるビデオフレームをビデオ処理部に出力する。 When the TV broadcast is a digital TV broadcast, the broadcast data is stream data. In this case, the receiver receives stream data. The receiver outputs a video frame included in the stream data to the video processing unit.
ビデオ処理部は、表示用メモリを備えている。ビデオ処理部は、DMAメモリ記述リストに従って、ビデオフレームをDMA転送する。即ち、表示用メモリに格納する。ビデオ処理部は、表示用メモリに格納されたビデオフレームを表示するために表示部に出力する。又は、図示しないディスプレイデバイスが、表示用メモリに格納されたビデオフレームを読み込んで表示部に表示する。 The video processing unit includes a display memory. The video processing unit DMA-transfers the video frame according to the DMA memory description list. That is, it is stored in the display memory. The video processing unit outputs the video frame stored in the display memory to the display unit for display. Alternatively, a display device (not shown) reads a video frame stored in the display memory and displays it on the display unit.
従来のビデオフレームDMA制御システムは、以下のような問題がある。 The conventional video frame DMA control system has the following problems.
図1に示されるように、従来のビデオフレームDMA制御システムでは、ビデオフレームの転送毎にDMA転送の開始/停止を繰り返す処理を行う。この場合、DMAメモリ記述リスト(図1ではDMAメモリ記述と表記されている)の設定が間に合わない場合、DMA転送する先(Video表示)が無くなり、システム内でオーバーフローが起こることがある。このとき、ビデオフレーム構造が崩れ、次のDMA転送がビデオフレーム途中からの転送になったり、ビデオフレームの途中で転送が終わったりしてしまう問題が起きる。また、DMA転送用バッファを2つ持つようなダブルバッファのシステムの場合でも、同様問題が発生する場合がある。 As shown in FIG. 1, the conventional video frame DMA control system performs a process of repeatedly starting / stopping DMA transfer for each transfer of a video frame. In this case, if the setting of the DMA memory description list (indicated as DMA memory description in FIG. 1) is not in time, there is no DMA transfer destination (Video display), and overflow may occur in the system. At this time, the video frame structure is broken, and there is a problem that the next DMA transfer becomes a transfer from the middle of the video frame or the transfer ends in the middle of the video frame. The same problem may occur even in a double buffer system having two DMA transfer buffers.
ここで、DMA転送に関する技術を紹介する。DMA転送に関する従来技術は、特開平8−46935号公報、特表2004−523829号公報、特表2008−521097号公報に記載されている。そのDMA転送において、DMAメモリ記述リストに関する従来技術は、特開平10−224767号公報に記載されている。また、DMA転送において、吐き捨て用メモリを用いた従来技術は、特開平9−34831号公報に記載されている。 Here, a technique related to DMA transfer is introduced. Prior art relating to DMA transfer is described in JP-A-8-46935, JP-T-2004-523829, JP-T-2008-521097. In the DMA transfer, the related art relating to the DMA memory description list is described in Japanese Patent Laid-Open No. 10-224767. A conventional technique using a memory for discarding in DMA transfer is described in Japanese Patent Laid-Open No. 9-34831.
上述のTV放送のようにブロードキャストされるデータは、送信元を制御できない。このため、受信側(ビデオフレームDMA制御システム)でオーバーフロー/アンダーフローの制御を行う必要がある。 Data transmitted as in the above-described TV broadcast cannot control the transmission source. For this reason, it is necessary to control overflow / underflow on the receiving side (video frame DMA control system).
また、上述のビデオフレームDMA制御システムは、TV機能(TV放送受像機の機能)を搭載したパーソナルコンピューター(以下、PCと称する)に設けられる場合もある。この場合、PCのように、TV機能以外の処理が同時に動作したとき、負荷が増大する状況がある。この状況下において、TV放送のデータ受信が間に合わなくなり、データ(フレーム)をロストする可能性がある。 The video frame DMA control system described above may be provided in a personal computer (hereinafter referred to as a PC) equipped with a TV function (function of a TV broadcast receiver). In this case, there is a situation in which the load increases when processes other than the TV function operate simultaneously, such as a PC. Under this situation, there is a possibility that the data (frame) may be lost because the data reception of the TV broadcast is not in time.
従って、本発明の課題は、効率よくビデオフレームをDMA転送することができるビデオフレームDMA制御システムを提供することにある。 Accordingly, an object of the present invention is to provide a video frame DMA control system capable of efficiently transferring a video frame by DMA.
本発明のビデオフレームDMA制御システムは、受信機と、ビデオ処理部とを具備している。受信機は、放送データを受信し、放送データに基づいて、映像を表すビデオフレームを出力する。ビデオ処理部は、DMAメモリ記述リストに従ってビデオフレームをDMA(Direct Memory Access)転送し、吐き捨て用DMAメモリ記述リストに従って設定ビデオフレームを吐き捨てる。DMAメモリ記述リスト、及び、吐き捨て用DMAメモリ記述リストは、アドレスと次のアドレスを指定するテーブルとを表す1番目から最終番目までのDMAメモリ記述子を含んでいる。ビデオ処理部は、ビデオフレームである第1ビデオフレームのDMAメモリ記述リストの処理の継続中に、割り込み処理により、第1ビデオフレームの次のビデオフレームである第2ビデオフレームに対してDMAメモリ記述リストを割り当て、第2ビデオフレームのDMAメモリ記述リストに含まれる最終番目のDMAメモリ記述子のテーブルに吐き捨て用DMAメモリ記述リストを指定し、第1ビデオフレームのDMAメモリ記述リストに含まれる最終番目のDMAメモリ記述子のテーブルに対して、第2ビデオフレームのDMAメモリ記述リストを指定する。ビデオ処理部は、第1ビデオフレームのDMAメモリ記述リストの処理が完了し、割り込み処理が開始する前に、第2ビデオフレームのDMAメモリ記述リストの処理が完了した場合、設定ビデオフレームの吐き捨て用DMAメモリ記述リストの処理を開始する。 The video frame DMA control system of the present invention includes a receiver and a video processing unit. The receiver receives broadcast data and outputs a video frame representing a video based on the broadcast data. The video processing unit performs DMA (Direct Memory Access) transfer of the video frame according to the DMA memory description list and discards the set video frame according to the discard DMA memory description list. The DMA memory description list and the discarding DMA memory description list include first to last DMA memory descriptors representing an address and a table for designating the next address. While the processing of the DMA memory description list of the first video frame that is a video frame is continued, the video processing unit performs a DMA memory description for the second video frame that is the next video frame of the first video frame by interrupt processing. A list is allocated, and a discharge DMA memory description list is specified in the table of the last DMA memory descriptor included in the DMA memory description list of the second video frame, and the final memory included in the DMA memory description list of the first video frame A DMA memory description list of the second video frame is specified for the table of the second DMA memory descriptor. When the processing of the DMA memory description list of the first video frame is completed and the processing of the DMA memory description list of the second video frame is completed before the interrupt processing is started, the video processing unit discards the set video frame. The processing of the DMA memory description list is started.
以上により、本発明のビデオフレームDMA制御システムによれば、ビデオ処理部が、次のビデオフレームに対してDMAメモリ記述リストを割り当て、そのDMAメモリ記述リストに含まれる最終番目のDMAメモリ記述子のテーブルに吐き捨て用DMAメモリ記述リストを指定することにより、いつでもPC側の処理なしにDMA転送を吐き捨て用DMAメモリ記述リストの処理に誘導することができるため、PCの処理負荷がかかった場合でも、DMA転送を続行できる。 As described above, according to the video frame DMA control system of the present invention, the video processing unit assigns a DMA memory description list to the next video frame, and the final DMA memory descriptor included in the DMA memory description list is allocated. By specifying the DMA memory description list for dumping in the table, DMA transfer can be guided to the processing of the DMA memory description list for dumping at any time without processing on the PC side. However, DMA transfer can continue.
従って、本発明のビデオフレームDMA制御システムによれば、効率よくビデオフレームをDMA転送することができる。 Therefore, according to the video frame DMA control system of the present invention, video frames can be efficiently DMA-transferred.
以下に添付図面を参照して、本発明の実施形態によるビデオフレームDMA制御システムについて詳細に説明する。 Hereinafter, a video frame DMA control system according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
[構成]
本発明の実施形態によるビデオフレームDMA制御システムは、TV機能を搭載したパーソナルコンピュータ(以下、PCと称する)に設けられている。PCは、CPU(Central Processing Unit)(図示しない)と、記録媒体である記憶部(図示しない)とを具備している。記憶部には、コンピュータに実行させるためのコンピュータプログラムが記憶されている。CPUは、起動時などに記憶部からコンピュータプログラムを読み取って実行する。
[Constitution]
A video frame DMA control system according to an embodiment of the present invention is provided in a personal computer (hereinafter referred to as a PC) equipped with a TV function. The PC includes a CPU (Central Processing Unit) (not shown) and a storage unit (not shown) that is a recording medium. The storage unit stores a computer program to be executed by a computer. The CPU reads and executes the computer program from the storage unit at the time of startup or the like.
図2は、本発明の実施形態によるビデオフレームDMA制御システムの構成を示している。本発明の実施形態によるビデオフレームDMA制御システムは、受信機101と、ビデオ処理部102と、表示部104とを具備している。
FIG. 2 shows a configuration of a video frame DMA control system according to an embodiment of the present invention. The video frame DMA control system according to the embodiment of the present invention includes a
受信機101は、テレビ(以下、TVと称する)放送のデータ(以下、放送データと称する)を受信し、放送データに基づいて、映像を表すビデオフレーム(図2以降の図面ではVideoフレームと表記されている)をビデオ処理部102に出力する。
The
TV放送がアナログTV放送である場合、放送データは、アナログ映像データ、アナログ音声データである。この場合、受信機101は、アナログ映像データ、アナログ音声データを受信し、それらをデジタルにデコードする。受信機101は、アナログ映像データをデジタルにデコードしたデータをビデオフレームとしてビデオ処理部102に出力する。
When the TV broadcast is an analog TV broadcast, the broadcast data is analog video data and analog audio data. In this case, the
TV放送がデジタルTV放送である場合、放送データは、ストリームデータである。この場合、受信機101は、ストリームデータを受信する。受信機101は、ストリームデータに含まれるビデオフレームをビデオ処理部102に出力する。
When the TV broadcast is a digital TV broadcast, the broadcast data is stream data. In this case, the
ビデオ処理部102は、ビデオフレームをDMA転送するための表示用メモリ103を備えている。ビデオ処理部102は、DMAメモリ記述リスト(図2以降の図面ではDMAメモリ記述と表記されている)に従って、ビデオフレームをDMA(Direct Memory Access)転送する。即ち、表示用メモリ103に格納する。ビデオ処理部102は、表示用メモリ103に格納されたビデオフレームを表示するために表示部104に出力する。又は、図示しないディスプレイデバイスが、表示用メモリ103に格納されたビデオフレームを読み込んで表示部104に表示する。
The
表示部104は、ビデオ処理部102からのビデオフレームが表す映像、又は、CPUの実行結果を表示する。
The
表示用メモリ103は、PCがDMA用として確保しているメモリであり、連続した仮想アドレスを持つメモリの物理アドレスが連続しておらず、複数の物理アドレスを組み合わせた構成となっている。このような不連続のメモリへのDMA転送にも、ビデオ処理部102は、DMAメモリ記述子を個々のブロック分用意して転送を行う。
The
本実施形態で使用するDMAの機能としては、図3Aに示されるようなDMAメモリ記述子301のテーブル305の機能を用い、不連続のメモリの個々のメモリブロックへのリンクを作り連続した仮想アドレス上に連続したデータが配置されるようにしている。
As the DMA function used in the present embodiment, the function of the table 305 of the
この場合、DMAメモリ記述子301は、アドレス(図3A以降の図面ではAddressと表記されている)と、サイズ(図3A以降の図面ではSizeと表記されている)と、次のアドレスを指定するテーブル305(図3A以降の図面ではTableと表記されている)とを表している。最終番目のDMAメモリ記述子301には割り込みフラグ302が指定されている。
In this case, the
ビデオ処理部102は、ビデオフレームに対して、図3Bに示されるようなDMAメモリ記述リストを割り当てる。DMAメモリ記述リストは、1番目から最終番目(図3B以降の図面ではn番目と表記されている)までのDMAメモリ記述子301を含んでいる。
The
例えば、ビデオフレームのDMAメモリ記述リストと、その次のビデオフレームのDMAメモリ記述リストとを、それぞれ、DMAメモリ記述リスト(1)、(2)と称する。DMAメモリ記述リスト(1)、(2)の各々のi番目(ここで、iは、1≦i≦nを満たす整数)のDMAメモリ記述子301において、Address(i)は、i番目のアドレスを表し、Tableは、次のアドレスAddress(i+1)を指定するテーブル305を表している。
For example, the DMA memory description list of the video frame and the DMA memory description list of the next video frame are referred to as DMA memory description lists (1) and (2), respectively. In the i-th
DMAメモリ記述リスト(1)、(2)の各々に含まれる最終番目のDMAメモリ記述子301には、割り込みフラグ302が指定され、割り込みフラグ302は、1つのビデオフレームの転送が終わることを示している。この割り込みフラグ302は、割り込みをアサートする機能を有し、ビデオ処理部102は、割り込みをアサートした場合、DMAメモリ記述リストの処理を継続する。
An interrupt
図4は、本発明の実施形態によるビデオフレームDMA制御システムの更なる構成を示している。 FIG. 4 shows a further configuration of a video frame DMA control system according to an embodiment of the present invention.
図4に示されるように、ビデオ処理部102は、DMAメモリ記述リスト(1)とDMAメモリ記述リスト(2)とがそれぞれ割り当てられた2つのビデオフレーム分を有するダブルバッファ構成を基本とし、DMAメモリ記述リスト(X){図4以降の図面ではDMAメモリ記述(X)と表記する}が割り当てられたビデオフレーム分を有するバッファ構成を加えている。
As shown in FIG. 4, the
吐き捨て用DMAメモリ記述リスト(X)は、DMAメモリ記述リストと同様に、アドレスと次のアドレスを指定するテーブル305とを表す1番目から最終番目までのDMAメモリ記述子301を含み、最終番目のDMAメモリ記述子301には割り込みフラグ302が指定されている。
The discharge DMA memory description list (X) includes the first to last
本発明では、ビデオフレームとは別の設定ビデオフレームを設定しておき、ビデオ処理部102は、更に、吐き捨て用メモリ404を具備している。DMAメモリ記述リスト(X)401は、吐き捨て用メモリ404へのDMA操作が記述されたものである。これにより、ビデオ処理部102は、吐き捨て用DMAメモリ記述リスト(X)に従って、設定ビデオフレームを吐き捨て用メモリ404に上書きして吐き捨てる。
In the present invention, a setting video frame different from the video frame is set, and the
ビデオ処理部102がDMAメモリ記述リスト(X)401により吐き捨て用メモリ404への上書きを行うことにより、吐き捨て用メモリ404のサイズはシステムリソースに影響を与えない最低限のサイズ(PAGE SIZEなど)に設定することができる。即ち、吐き捨て用メモリ404は、ビデオフレームサイズに設定されている。
When the
[動作]
図5は、本発明の実施形態によるビデオフレームDMA制御システムの動作として、ビデオ処理部102の動作シーケンスを示す図である。
[Operation]
FIG. 5 is a diagram showing an operation sequence of the
まず、(A)正常時の処理について説明する。 First, (A) normal processing will be described.
(A−1)
割り込みフラグ302の機能により、割り込みがアサートされると、“Int:2”501の処理が開始される。割り込みはアサートから実際に実行されるまでにはある程度の遅延があるため、通常“Int:2”501の処理開始時点では、DMAメモリ記述リスト(1)502の処理が続行されている。“Int:2”501の処理は割り込みのため、通常は優先的に処理され、DMAメモリ記述リスト(1)502の処理が完了する前に、“Int:2”501の処理が完了する。
(A-1)
When an interrupt is asserted by the function of the interrupt
具体的には、“Int:2”501の処理において、ビデオ処理部102は、ビデオフレームのDMAメモリ記述リスト(1)502の処理の継続中{DMA転送中(図5ではDMA中と表記されている)}に、割り込み処理により、次のビデオフレームに対してDMAメモリ記述リスト(2)503を作成する(割り当てる)。
Specifically, in the process of “Int: 2” 501, the
このとき、ビデオ処理部102は、次のビデオフレームのDMAメモリ記述リスト(2)503に含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)504を指定する。
At this time, the
ビデオ処理部102は、次のビデオフレームのDMAメモリ記述リスト(2)503の作成が完了したときに、現在DMA転送中のビデオフレームのDMAメモリ記述リスト(1)502に含まれる最終番目のDMAメモリ記述子301のテーブル305に対して、次のビデオフレームのDMAメモリ記述リスト(2)503を指定する。
When the creation of the DMA memory description list (2) 503 of the next video frame is completed, the
(A−2)
DMAメモリ記述リスト(1)502のDMA転送が完了すると、次の割り込みがアサートされ、同様に“Int:1”505の処理が開始される。それと同時に、DMAメモリ記述リスト(1)502に含まれる最終番目のDMAメモリ記述子301のテーブル305で指定されているDMAメモリ記述リスト(2)503のDMA転送も続行される。
(A-2)
When the DMA transfer of the DMA memory description list (1) 502 is completed, the next interrupt is asserted and the processing of “Int: 1” 505 is similarly started. At the same time, the DMA transfer of the DMA memory description list (2) 503 specified in the table 305 of the last
具体的には、“Int:1”505の処理において、ビデオ処理部102は、ビデオフレーム(以下、第1ビデオフレームと称する)のDMAメモリ記述リスト(2)503の処理を行う。このDMAメモリ記述リスト(2)503をDMAメモリ記述リスト(2)507と称する。
Specifically, in the process of “Int: 1” 505, the
ビデオ処理部102は、第1ビデオフレームのDMAメモリ記述リスト(2)507の処理の継続中に、割り込み処理により、第1ビデオフレームの次のビデオフレーム(以下、第2ビデオフレームと称する)に対してDMAメモリ記述リスト(1)506を作成する(割り当てる)。
While the processing of the DMA memory description list (2) 507 of the first video frame is continued, the
このとき、ビデオ処理部102は、第2ビデオフレームのDMAメモリ記述リスト(1)506に含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)508を指定する。
At this time, the
ビデオ処理部102は、第2ビデオフレームのDMAメモリ記述リスト(1)506の作成が完了したときに、現在DMA転送中の第1ビデオフレームのDMAメモリ記述リスト(2)507に含まれる最終番目のDMAメモリ記述子301のテーブル305に対して、第2ビデオフレームのDMAメモリ記述リスト(1)506を指定する。
When the creation of the DMA memory description list (1) 506 of the second video frame is completed, the
ここまでの正常時の動作では、現在処理中の最終番目のDMAメモリ記述子301のテーブル305に対して、次のDMAメモリ記述リストを指定する処理が、DMA転送が完了する前に行われる場合である。PCの処理負荷がかかっていない場合などは大きな遅延が無いまま割り込み処理がされるため、最終番目のDMAメモリ記述子301のテーブル305のアップデートに間に合わせることができ、正常動作が続く。
In the normal operation so far, the process of designating the next DMA memory description list for the table 305 of the last
次に、(B)PCの処理負荷がかかってデータをロストする場合について説明する。 Next, (B) a case where data is lost due to the processing load of the PC will be described.
(B−1)
正常時の動作からの続きで、DMAメモリ記述リスト(2)507のDMA転送が完了すると、次の割り込みがアサートされる。同時に、DMAメモリ記述リスト(2)507に含まれる最終番目のDMAメモリ記述子301のテーブル305に指定されているDMAメモリ記述リスト(1)506のDMA転送も続行される。
(B-1)
When the DMA transfer of the DMA memory description list (2) 507 is completed following the normal operation, the next interrupt is asserted. At the same time, the DMA transfer of the DMA memory description list (1) 506 designated in the table 305 of the last
具体的には、ビデオ処理部102は、第1ビデオフレームのDMAメモリ記述リスト(2)507の処理が完了し、割り込み処理が開始する前に、第2ビデオフレームのDMAメモリ記述リスト(1)506の処理が完了した場合、設定ビデオフレームの吐き捨て用DMAメモリ記述リスト(X)508の処理を開始する。このDMAメモリ記述リスト(1)506、吐き捨て用DMAメモリ記述リスト(X)508をそれぞれDMAメモリ記述リスト(1)510、吐き捨て用DMAメモリ記述リスト(X)512と称する。
Specifically, the
(B−2)
このとき、PCの処理負荷がかかり割り込み処理開始の遅延が大きい場合、“Int:2”509の処理が進まず、DMAメモリ記述リスト(1)510のDMA転送が完了してしまう。この場合、DMAメモリ記述リスト(1)510に含まれる最終番目のDMAメモリ記述子301のテーブル305は、“Int:2”509の処理が完了していないために、DMAメモリ記述リスト(X)512を指定したままになっている。このため、DMA転送はDMAメモリ記述リスト(X)512へと続行する。
(B-2)
At this time, if the processing load of the PC is applied and the delay of the interrupt processing start is large, the processing of “Int: 2” 509 does not proceed and the DMA transfer of the DMA memory description list (1) 510 is completed. In this case, the table 305 of the last
(B−3)
一方、遅延してしまった“Int:2”509の処理は、DMA転送とは関係無く正常時の処理と同様に処理される。
(B-3)
On the other hand, the process of “Int: 2” 509 that has been delayed is processed in the same manner as the normal process regardless of the DMA transfer.
具体的には、ビデオ処理部102は、設定ビデオフレームの吐き捨て用DMAメモリ記述リスト(X)512の処理を開始すると同時に、“Int:2”509の処理において、第2ビデオフレームの次のビデオフレーム(以下、第3ビデオフレームと称する)に対してDMAメモリ記述リスト(2)511を作成する(割り当てる)。
Specifically, the
このとき、ビデオ処理部102は、第3ビデオフレームのDMAメモリ記述リスト(2)511に含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)512を指定する。
At this time, the
ビデオ処理部102は、第3ビデオフレームのDMAメモリ記述リスト(2)511の作成が完了したときに、現在DMA転送中の第2ビデオフレームのDMAメモリ記述リスト(1)510に含まれる最終番目のDMAメモリ記述子301のテーブル305に対して、第3ビデオフレームのDMAメモリ記述リスト(2)511を指定する。
When the creation of the DMA memory description list (2) 511 of the third video frame is completed, the
(B−4)
次の割り込みは、吐き捨て用DMAメモリ記述リスト(X)512に含まれる最終番目のDMAメモリ記述子301の割り込みフラグ302によってアサートされる。この割り込み後、DMA転送において、ビデオ処理部102は、吐き捨て用DMAメモリ記述リスト(X)512に含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)514を指定し、DMA転送を続行する。同時に処理開始される“Int:X”513の処理では、吐き捨て用DMAメモリ記述リスト(X)514に含まれる最終番目のDMAメモリ記述子301のテーブル305を、“Int:2”509で作成したDMAメモリ記述リスト(2)511を指定する。
(B-4)
The next interrupt is asserted by the interrupt
具体的には、ビデオ処理部102は、設定ビデオフレーム(以下、第1設定ビデオフレームと称する)の吐き捨て用DMAメモリ記述リスト(X)512の処理の継続中に、割り込み処理により、第1設定ビデオフレームの次の設定ビデオフレーム(以下、第2設定ビデオフレームと称する)に対して吐き捨て用DMAメモリ記述リスト(X)514を作成する(割り当てる)。
Specifically, the
このとき、ビデオ処理部102は、第1設定ビデオフレームの吐き捨て用DMAメモリ記述リスト(X)512の処理が完了した場合、第2設定ビデオフレームの吐き捨て用DMAメモリ記述リスト(X)514の処理を開始する。
At this time, when the processing of the first setting video frame discharge DMA memory description list (X) 512 is completed, the
同時に、“Int:X”513の処理において、ビデオ処理部102は、第2設定ビデオフレームの吐き捨て用DMAメモリ記述リスト(X)514に含まれる最終番目のDMAメモリ記述子301のテーブル305に第3ビデオフレームのDMAメモリ記述リスト(2)511を指定する。
At the same time, in the processing of “Int: X” 513, the
(B−5)
吐き捨て用DMAメモリ記述リスト(X)514のDMA転送が完了し、割り込みがアサートされると、この時点では吐き捨て用DMAメモリ記述リスト(X)514に含まれる最終番目のDMAメモリ記述子301のテーブル305がDMAメモリ記述リスト(2)511を指定しているため、DMA転送はDMAメモリ記述リスト(2)511の処理に移行する。
(B-5)
When the DMA transfer of the discarding DMA memory description list (X) 514 is completed and an interrupt is asserted, the final
具体的には、ビデオ処理部102は、第2設定ビデオフレームの吐き捨て用DMAメモリ記述リスト(X)514の処理が完了した場合、第3ビデオフレームのDMAメモリ記述リスト(2)511の処理を開始する。このDMAメモリ記述リスト(2)511をDMAメモリ記述リスト(2)517と称する。
Specifically, when the processing of the second setting video frame discharge DMA memory description list (X) 514 is completed, the
(B−6)
一方、PC側の処理において、“Int:1”515の処理が開始する。
(B-6)
On the other hand, in the process on the PC side, the process of “Int: 1” 515 starts.
具体的には、ビデオ処理部102は、第3ビデオフレームのDMAメモリ記述リスト(2)511の処理を開始すると同時に、“Int:1”515の処理において、第3ビデオフレームの次のビデオフレーム(以下、第4ビデオフレームと称する)に対してDMAメモリ記述リスト(1)516を作成する(割り当てる)。
Specifically, the
このとき、ビデオ処理部102は、第4ビデオフレームのDMAメモリ記述リスト(1)516に含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)518を指定する。
At this time, the
ビデオ処理部102は、第4ビデオフレームのDMAメモリ記述リスト(1)516を作成したとき、現在DMA転送中の第3ビデオフレームのDMAメモリ記述リスト(2)517に含まれる最終番目のDMAメモリ記述子301のテーブル305に対して、第4ビデオフレームのDMAメモリ記述リスト(1)516を指定する。
When the
ビデオ処理部102は、吐き捨て用DMAメモリ記述リスト(X)518に含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)を指定する。
The
[効果]
以上の説明により、本発明の実施形態によるビデオフレームDMA制御システムでは、ビデオ処理部102は、ビデオフレームのDMAメモリ記述リストの処理の継続中に、割り込み処理により、次のビデオフレームに対してDMAメモリ記述リストを割り当て、次のビデオフレームのDMAメモリ記述リストに含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)を指定し、ビデオフレームのDMAメモリ記述リストに含まれる最終番目のDMAメモリ記述子301のテーブル305に対して、次のビデオフレームのDMAメモリ記述リストを指定する。これにより、ビデオフレームのDMAメモリ記述リストの処理が完了し、割り込み処理が開始する前に、次のビデオフレームのDMAメモリ記述リストの処理が完了した場合、吐き捨て用DMAメモリ記述リスト(X)の処理を開始する。このように、本発明の実施形態によるビデオフレームDMA制御システムによれば、ビデオ処理部102が、次のビデオフレームに対してDMAメモリ記述リストを割り当て、そのDMAメモリ記述リストに含まれる最終番目のDMAメモリ記述子301のテーブル305に吐き捨て用DMAメモリ記述リスト(X)を指定することにより、いつでもPC側の処理なしにDMA転送を吐き捨て用DMAメモリ記述リスト(X)の処理に誘導することができるため、PCの処理負荷がかかった場合でも、DMA転送を続行できる。
[effect]
As described above, in the video frame DMA control system according to the embodiment of the present invention, the
従って、本発明の実施形態によるビデオフレームDMA制御システムによれば、効率よくビデオフレームをDMA転送することができる。 Therefore, according to the video frame DMA control system according to the embodiment of the present invention, the video frame can be efficiently DMA-transferred.
ここで、吐き捨て用DMAメモリ記述リスト(X)におけるDMA転送サイズをビデオフレームサイズに設定しておくことが好ましい。即ち、吐き捨て用メモリ404をビデオフレームサイズに設定することが好ましい。その理由として、ビデオ処理部102がDMA転送するサイズは常にビデオフレームサイズとなるため、ビデオ処理部102にビデオフレームサイズを管理する機能が無くてもビデオフレームが崩れず、映像の乱れが生じないからである。これにより、ビデオ処理部102が吐き捨て用DMAメモリ記述リスト(X)に従って設定ビデオフレームを吐き捨て用メモリ404に上書きして吐き捨てるため、Videoフレーム単位を守って吐き捨てる機能といった高度な機能が無くても、正しくデータを吐き捨てることができる。
Here, it is preferable to set the DMA transfer size in the discarding DMA memory description list (X) to the video frame size. That is, it is preferable to set the
タイミングによってはPC側の処理で最終番目のDMAメモリ記述子301のテーブル305をアップデートする処理と、DMA転送においてビデオ処理部102がDMAメモリ記述子301のテーブル305を参照する処理が重なる場合が発生するが、メモリコントローラにより同一箇所のリード/ライトシーケンスは排他となるため、アップデート中の状態のメモリを読んで不正な値を読み込むといった状態は発生しない。
Depending on the timing, the process of updating the table 305 of the final
また、データロスト状態から復帰する際の復帰処理は吐き捨て用DMAメモリ記述リスト(X)に含まれる最終番目のDMAメモリ記述子301のテーブル305を正常なDMAメモリ記述リスト(1)もしくは(2)に設定するだけなので負荷がかからず、復帰しやすくなる。
Further, the return processing when returning from the data lost state is performed by changing the table 305 of the last
なお、本発明の実施形態によるビデオフレームDMA制御システムでは、ビデオ処理部102は、コンピュータプログラムでも回路でも実現可能である。コンピュータプログラムで実現する場合、上述のコンピュータプログラムは、PCの機能を実現するプログラムと、ビデオ処理部102の機能を実現するプログラムとを含んでいる。
In the video frame DMA control system according to the embodiment of the present invention, the
101 受信機、
102 ビデオ処理部、
103 表示用メモリ、
104 表示部、
301 DMAメモリ記述子、
302 割り込みフラグ、
305 テーブル、
404 吐き捨て用メモリ、
501 “Int:2”、
502 DMAメモリ記述リスト(1)、
503 DMAメモリ記述リスト(2)、
504 吐き捨て用DMAメモリ記述リスト(X)、
505 “Int:1”、
506 DMAメモリ記述リスト(1)、
507 DMAメモリ記述リスト(2)、
508 吐き捨て用DMAメモリ記述リスト(X)、
509 “Int:2”、
510 DMAメモリ記述リスト(1)、
511 DMAメモリ記述リスト(2)、
512 吐き捨て用DMAメモリ記述リスト(X)、
513 “Int:X”、
514 吐き捨て用DMAメモリ記述リスト(X)、
515 “Int:1”、
516 DMAメモリ記述リスト(1)、
517 DMAメモリ記述リスト(2)、
518 吐き捨て用DMAメモリ記述リスト(X)
101 receiver,
102 video processing unit,
103 display memory,
104 display unit,
301 DMA memory descriptor,
302 interrupt flag,
305 tables,
404 Disposal memory,
501 “Int: 2”,
502 DMA memory description list (1),
503 DMA memory description list (2),
504 Discharge DMA memory description list (X),
505 “Int: 1”,
506 DMA memory description list (1),
507 DMA memory description list (2),
508 Discharge DMA memory description list (X),
509 “Int: 2”,
510 DMA memory description list (1),
511 DMA memory description list (2),
512 Discharge DMA memory description list (X),
513 “Int: X”,
514 DMA memory description list for discharge (X),
515 “Int: 1”,
516 DMA memory description list (1),
517 DMA memory description list (2),
518 Discharge DMA memory description list (X)
Claims (10)
DMAメモリ記述リストに従ってビデオフレームをDMA(Direct Memory Access)転送し、吐き捨て用DMAメモリ記述リストに従って設定ビデオフレームを吐き捨てるビデオ処理部と
を具備し、
前記DMAメモリ記述リスト、及び、前記吐き捨て用DMAメモリ記述リストは、アドレスと次のアドレスを指定するテーブルとを表す1番目から最終番目までのDMAメモリ記述子を含み、
前記ビデオ処理部は、
前記ビデオフレームである第1ビデオフレームの前記DMAメモリ記述リストの処理の継続中に、割り込み処理により、
前記第1ビデオフレームの次のビデオフレームである第2ビデオフレームに対して前記DMAメモリ記述リストを割り当て、
前記第2ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに前記吐き捨て用DMAメモリ記述リストを指定し、
前記第1ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに対して、前記第2ビデオフレームの前記DMAメモリ記述リストを指定し、
前記第1ビデオフレームの前記DMAメモリ記述リストの処理が完了し、割り込み処理が開始する前に、前記第2ビデオフレームの前記DMAメモリ記述リストの処理が完了した場合、前記設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理を開始する
ビデオフレームDMA制御システム。 A receiver that receives broadcast data and outputs a video frame representing a video based on the broadcast data;
A video processing unit that transfers a video frame by DMA (Direct Memory Access) according to the DMA memory description list, and discards the set video frame according to the discard DMA memory description list;
The DMA memory description list and the discarding DMA memory description list include first to last DMA memory descriptors representing an address and a table designating a next address,
The video processing unit
During the processing of the DMA memory description list of the first video frame that is the video frame,
Assigning the DMA memory description list to a second video frame that is the next video frame of the first video frame;
Specifying the discard DMA memory description list in the table of the last DMA memory descriptor included in the DMA memory description list of the second video frame;
Designating the DMA memory description list of the second video frame with respect to the table of the last DMA memory descriptor included in the DMA memory description list of the first video frame;
If processing of the DMA memory description list of the second video frame is completed before processing of the DMA memory description list of the first video frame is completed and interrupt processing is started, the discharge of the set video frame is performed. A video frame DMA control system that starts processing the discard DMA memory description list.
前記第1ビデオフレームの前記DMAメモリ記述リストの処理が完了し、前記第2ビデオフレームの前記DMAメモリ記述リストの処理が完了した場合、前記設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理を開始すると同時に、
前記第2ビデオフレームの次のビデオフレームである第3ビデオフレームに対して前記DMAメモリ記述リストを割り当て、
前記第3ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに前記吐き捨て用DMAメモリ記述リストを指定し、
前記第2ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに対して、前記第3ビデオフレームの前記DMAメモリ記述リストを指定する
請求項1に記載のビデオフレームDMA制御システム。 The video processing unit
When the processing of the DMA memory description list of the first video frame is completed and the processing of the DMA memory description list of the second video frame is completed, the processing of the DMA memory description list for discarding the setting video frame is completed At the same time as
Assigning the DMA memory description list to a third video frame that is the next video frame of the second video frame;
Specifying the discard DMA memory description list in the table of the last DMA memory descriptor included in the DMA memory description list of the third video frame;
2. The video frame according to claim 1, wherein the DMA memory description list of the third video frame is designated with respect to a table of the last DMA memory descriptor included in the DMA memory description list of the second video frame. DMA control system.
前記設定ビデオフレームである第1設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理の継続中に、割り込み処理により、
前記第1設定ビデオフレームの次の設定ビデオフレームである第2設定ビデオフレームに対して前記吐き捨て用DMAメモリ記述リストを割り当て、
前記第1設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理が完了した場合、前記第2設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理を開始する
請求項2に記載のビデオフレームDMA制御システム。 The video processing unit
During the processing of the discharge DMA memory description list of the first setting video frame which is the setting video frame, by interrupt processing,
Assigning the discharge DMA memory description list to a second setting video frame that is a setting video frame next to the first setting video frame;
3. The video frame according to claim 2, wherein the processing of the discharge DMA memory description list of the second setting video frame is started when the processing of the discharge DMA memory description list of the first setting video frame is completed. DMA control system.
前記第1設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理が完了した場合、前記第2設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理を開始すると同時に、
前記第2設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに前記第3ビデオフレームの前記DMAメモリ記述リストを指定し、
前記第2設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理が完了した場合、
前記第3ビデオフレームの前記DMAメモリ記述リストの処理を開始する
請求項3に記載のビデオフレームDMA制御システム。 The video processing unit
When the processing of the discharge DMA memory description list of the first setting video frame is completed, the processing of the discharge DMA memory description list of the second setting video frame is started,
Designating the DMA memory description list of the third video frame in a table of the last DMA memory descriptor included in the discarding DMA memory description list of the second set video frame;
When the processing of the discard DMA memory description list of the second setting video frame is completed,
4. The video frame DMA control system according to claim 3, wherein processing of the DMA memory description list of the third video frame is started.
前記第2設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理が完了した場合、前記第3ビデオフレームの前記DMAメモリ記述リストの処理を開始すると同時に、
前記第3ビデオフレームの次のビデオフレームである第4ビデオフレームに対して前記DMAメモリ記述リストを割り当て、
前記第4ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに前記吐き捨て用DMAメモリ記述リストを指定し、
前記第3ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに対して、前記第4ビデオフレームの前記DMAメモリ記述リストを指定する
請求項4に記載のビデオフレームDMA制御システム。 The video processing unit
When the processing of the discharge DMA memory description list of the second setting video frame is completed, the processing of the DMA memory description list of the third video frame is started,
Assigning the DMA memory description list to a fourth video frame that is the next video frame of the third video frame;
Specifying the discard DMA memory description list in the table of the last DMA memory descriptor included in the DMA memory description list of the fourth video frame;
5. The video frame according to claim 4, wherein the DMA memory description list of the fourth video frame is specified for a table of the last DMA memory descriptor included in the DMA memory description list of the third video frame. DMA control system.
請求項1〜5のいずれかに記載のビデオフレームDMA制御システム。 6. The video frame DMA control system according to claim 1, wherein an interrupt flag is specified in the final DMA memory descriptor.
前記ビデオフレームをDMA転送するための表示用メモリと、
ビデオフレームサイズに設定され、前記設定ビデオフレームを上書きして吐き捨てるための吐き捨て用メモリと
を具備する請求項1〜5のいずれかに記載のビデオフレームDMA制御システム。 The video processing unit
A display memory for DMA transfer of the video frame;
6. The video frame DMA control system according to claim 1, further comprising a discharge memory which is set to a video frame size and which overwrites and discharges the set video frame.
コンピュータプログラムが記憶された記憶部と、
前記記憶部からコンピュータプログラムを読み取って実行するCPU(Central Processing Unit)と、
前記ビデオフレームDMA制御システムの前記ビデオ処理部からの前記ビデオフレームが表す映像、又は、前記CPUの実行結果を表示する表示部と
を具備するパーソナルコンピュータ。 A video frame DMA control system according to any of claims 1 to 7,
A storage unit storing a computer program;
A CPU (Central Processing Unit) that reads and executes a computer program from the storage unit;
A personal computer comprising: a display unit displaying an image represented by the video frame from the video processing unit of the video frame DMA control system or an execution result of the CPU.
吐き捨て用DMAメモリ記述リストに従って設定ビデオフレームを吐き捨てるステップと
を具備し、
前記DMAメモリ記述リスト、及び、前記吐き捨て用DMAメモリ記述リストは、アドレスと次のアドレスを指定するテーブルとを表す1番目から最終番目までのDMAメモリ記述子を含み、
前記ビデオフレームである第1ビデオフレームの前記DMAメモリ記述リストの処理の継続中に、割り込み処理により、
前記第1ビデオフレームの次のビデオフレームである第2ビデオフレームに対して前記DMAメモリ記述リストを割り当てるステップと、
前記第2ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに前記吐き捨て用DMAメモリ記述リストを指定するステップと、
前記第1ビデオフレームの前記DMAメモリ記述リストに含まれる前記最終番目のDMAメモリ記述子のテーブルに対して、前記第2ビデオフレームの前記DMAメモリ記述リストを指定するステップと、
前記第1ビデオフレームの前記DMAメモリ記述リストの処理が完了し、割り込み処理が開始する前に、前記第2ビデオフレームの前記DMAメモリ記述リストの処理が完了した場合、前記設定ビデオフレームの前記吐き捨て用DMAメモリ記述リストの処理を開始するステップと
を更に具備するビデオフレームDMA制御方法。 DMA (Direct Memory Access) transfer of video frames representing video according to the DMA memory description list;
Displacing the set video frame according to the displacing DMA memory description list,
The DMA memory description list and the discarding DMA memory description list include first to last DMA memory descriptors representing an address and a table designating a next address,
During the processing of the DMA memory description list of the first video frame that is the video frame,
Allocating the DMA memory description list to a second video frame that is the next video frame of the first video frame;
Designating the discard DMA memory description list in a table of the last DMA memory descriptor included in the DMA memory description list of the second video frame;
Designating the DMA memory description list of the second video frame to a table of the last DMA memory descriptor included in the DMA memory description list of the first video frame;
If processing of the DMA memory description list of the second video frame is completed before processing of the DMA memory description list of the first video frame is completed and interrupt processing is started, the discharge of the set video frame is performed. Video frame DMA control method further comprising the step of starting processing of the discard DMA memory description list.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010004251A JP5429873B2 (en) | 2010-01-12 | 2010-01-12 | Video frame DMA control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010004251A JP5429873B2 (en) | 2010-01-12 | 2010-01-12 | Video frame DMA control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011145770A true JP2011145770A (en) | 2011-07-28 |
JP5429873B2 JP5429873B2 (en) | 2014-02-26 |
Family
ID=44460590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010004251A Expired - Fee Related JP5429873B2 (en) | 2010-01-12 | 2010-01-12 | Video frame DMA control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5429873B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05100997A (en) * | 1991-10-03 | 1993-04-23 | Sanyo Electric Co Ltd | Information processor |
JPH077531A (en) * | 1992-07-08 | 1995-01-10 | Nec Corp | Communication procedure controller |
JPH0713881A (en) * | 1993-06-28 | 1995-01-17 | Hitachi Ltd | Communication processor |
JP2002057726A (en) * | 2000-08-11 | 2002-02-22 | Sharp Corp | Data receiver and data receiving method, and image forming device |
JP2005303356A (en) * | 2004-04-06 | 2005-10-27 | Oki Electric Ind Co Ltd | Transfer processing apparatus |
-
2010
- 2010-01-12 JP JP2010004251A patent/JP5429873B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05100997A (en) * | 1991-10-03 | 1993-04-23 | Sanyo Electric Co Ltd | Information processor |
JPH077531A (en) * | 1992-07-08 | 1995-01-10 | Nec Corp | Communication procedure controller |
JPH0713881A (en) * | 1993-06-28 | 1995-01-17 | Hitachi Ltd | Communication processor |
JP2002057726A (en) * | 2000-08-11 | 2002-02-22 | Sharp Corp | Data receiver and data receiving method, and image forming device |
JP2005303356A (en) * | 2004-04-06 | 2005-10-27 | Oki Electric Ind Co Ltd | Transfer processing apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP5429873B2 (en) | 2014-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5774699B2 (en) | Out-of-order command execution on multimedia processors | |
JP3717984B2 (en) | MPEG2 transport decoder device | |
US8601192B2 (en) | Arbitration device, arbitration system, arbitration method, semiconductor integrated circuit, and image processing device | |
JP7000088B2 (en) | Notification control device, notification control method and program | |
JP2006259898A (en) | I/o controller, signal processing system and data transferring method | |
JP2010176442A (en) | Descriptor transfer device, i/o controller and descriptor transfer method | |
JP5496548B2 (en) | Semiconductor integrated circuit | |
TWI443510B (en) | Apparatus, method and non-transitory computer-readable medium for decoding multi-media data | |
US7861012B2 (en) | Data transmitting device and data transmitting method | |
US20060179180A1 (en) | Signal processing apparatus, signal processing system and signal processing method | |
US8928926B2 (en) | Image forming apparatus that buffers data in a storage device and reduces delays in process | |
JP5429873B2 (en) | Video frame DMA control system | |
JP2007028364A (en) | Communication control apparatus, receiver, integrated circuit, and communication control method | |
CN115777098A (en) | Streaming data distribution and aggregation via cyclic FIFO | |
JP2010004262A (en) | Information reception device and information reception method | |
JP2006285300A (en) | Signal transfer device and signal transfer method | |
CN101341736B (en) | An audio/video renderer peripheral with dual interrupt lines for staggered interrupts | |
JP2004246889A (en) | Computer system for incorporating sequential buffer and improving dsp data access performance, and access method therefor | |
US7577762B1 (en) | Cooperative scheduling for multiple consumers | |
JP2022018997A (en) | Solid state image sensor, imaging apparatus, and information processing system | |
JP2000083064A (en) | Transport stream processor | |
JP2002252852A (en) | Code feeder and semiconductor integrated circuit | |
JP4496935B2 (en) | Audio / video output device and audio / video output method | |
JP2011022877A (en) | Information processing apparatus and method | |
JP2011029934A (en) | Information processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131031 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131128 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5429873 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |