JP2011145208A - 基板 - Google Patents
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Abstract
【課題】他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供することを目的とする。
【解決手段】WDT_IC21は、FPGA20によって所定時間毎にクリアされない場合、モノステーブルマルチバイブレータ_IC22にアクティブ信号を出力する。モノステーブルマルチバイブレータ_IC22は、アクティブ信号を取得するとパルス信号を出力する。パルス信号によりFPGA20が再コンフィギュレーションしIO基板200が再起動する。また、パルス信号によりカウンタ_IC24のカウント値がインクリメントされる。FPGA20が再コンフィギュレーションしてもWDT_IC21をクリアできない場合、カウンタ_IC24のカウント値がインクリメントされ続ける。カウント値が所定の閾値に達したときにエラー表示部25が起動し異常を報知する。
【選択図】図1
【解決手段】WDT_IC21は、FPGA20によって所定時間毎にクリアされない場合、モノステーブルマルチバイブレータ_IC22にアクティブ信号を出力する。モノステーブルマルチバイブレータ_IC22は、アクティブ信号を取得するとパルス信号を出力する。パルス信号によりFPGA20が再コンフィギュレーションしIO基板200が再起動する。また、パルス信号によりカウンタ_IC24のカウント値がインクリメントされる。FPGA20が再コンフィギュレーションしてもWDT_IC21をクリアできない場合、カウンタ_IC24のカウント値がインクリメントされ続ける。カウント値が所定の閾値に達したときにエラー表示部25が起動し異常を報知する。
【選択図】図1
Description
本発明は、シリアルケーブルを介して通信を行う際の不具合に対処できる、FPGA(Field Programmable Gate Array)を実装した基板に関する。
近年、FPGAに回路データを書き込んでハードウェア回路を構築し、基板に実装して所望の装置を構成することが行われている。基板に実装されたFPGAは、同一基板に実装された他の集積回路との間で良好に信号伝送が行われるか等のデバイス間チェックが行われる(例えば、特許文献1参照)。
また、基板に実装されたFPGAと他の基板に実装されたデバイスとが、良好に信号伝送を行っているかチェックを行うこともある。この場合のデバイス間チェックについての従来技術を図4に示す。図4では、CPU80を実装した制御基板800とFPGA90を実装したIO基板900とがシリアルケーブル300で接続されており、制御基板800がIO基板900の故障を監視している。
制御基板800は、定期的にIO基板900のレジスタを読み出すレジスタリードコマンドをIO基板900に出力する。IO基板900は、制御基板800からのレジスタリードコマンドに応じて、レジスタ値を制御基板800に出力する。制御基板800は、IO基板900からレジスタ値を読み出すことができることにより、IO基板900が正常に動作していることを確認するとともに、制御基板800とIO基板900間のシリアルケーブル300が正常に接続されていることを確認している。
しかしながら、上記の従来技術では、制御基板800がIO基板900のレジスタ値を読み出せないことでIO基板900の故障を検出するため、他の不具合、例えば、IO基板900に実装されたFPGA90が故障したことを検知できない。
本発明は上記課題に鑑みてなされたものであり、他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供することを目的とする。
本発明の基板は、外部から入力されるクロック信号に基づいて所定時間ごとにWDT_ICをクリアするFPGAと、前記FPGAによってクリアされなかった場合に、モノステーブルマルチバイブレータにパルス信号を生成させる前記WDT_ICと、生成した前記パルス信号をF/Fとカウンタ_ICと前記FPGAに出力する前記モノステーブルマルチバイブレータと、前記パルス信号によってカウント値をインクリメントする前記カウンタ_ICと、前記パルス信号によって前記FPGAが再コンフィギュレーションしたことを記憶する前記F/Fとを備え、前記FPGAは、前記パルス信号によって再コンフィギュレーションすることを特徴とする。
本発明によれば、他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供できる。
以下、図を参照して本発明の実施形態を詳細に説明する。
図1は、本実施形態のシステムの構成を示すブロック図である。CPU10を実装した制御基板100とFPGA20を実装したIO基板200とがシリアルケーブル300を介して接続されている。IO基板200は、FPGA20の他に、WDT_IC21とモノステーブルマルチバイブレータ_IC22とF/F23とカウンタ_IC24とエラー表示部25とを備えている。また、IO基板200は外部装置との接続コネクタ26を備えている。また、制御基板100はCPU10の他に、所定の機能を実行するための集積回路等を備えてもよい。
シリアルケーブル300は、制御基板100からのSTB信号(ストローブ信号)が伝送されるSTB信号ケーブル31と、制御基板100からのCLK信号(クロック信号)が伝送されるCLK信号ケーブル32と、制御基板100からの送信信号(TD信号)が伝送される送信信号ケーブル33と、IO基板200からの受信信号(RD信号)が伝送される受信信号ケーブル34とで構成される。IO基板200は、シリアルケーブル300を介して制御基板100から入力されるCLK信号により動作する。
図2に、シリアルケーブル300を介して伝送されるシリアルデータの転送フォーマットを示す。図2(a)は、STB信号、CLK信号、送信信号(TD信号)及び受信信号(RD信号)のタイミングチャートを示す図であり、図2(b)は、図2(a)の一部を拡大した図である。
シリアルケーブル300では、STB信号とCLK信号と送信信号と受信信号とが伝送される。送信信号及び受信信号は、1024ビットのデータと該データに対する8ビットのCRC値とで構成される。送信信号及び受信信号は、STB信号毎に伝送され、1024ビットのデータに続けて8ビットのCRC値が伝送される。
図1に戻り、FPGA20は、プログラマブルデバイスであり、所定間隔毎にWDT_IC21が備えるカウンタをクリアする。FPGA20は、制御基板100からCLK信号ケーブル32を介して送信されるCLK信号に基づいてWDT_IC21のカウンタをクリアする動作を行う。また、FPGA20は、モノステーブルマルチバイブレータ_IC22からのパルス信号によってアクティブとなる所定の信号をトリガとして、再コンフィギュレーションを行い、IO基板200の再起動を行う。
WDT_IC21は、ウォッチドッグタイマであり、所定間隔毎にWDT_IC21が備えるカウンタの値がFPGA20によってクリアされなければアクティブとなる出力信号をモノステーブルマルチバイブレータ_IC22に出力する。
モノステーブルマルチバイブレータ_IC22(単安定マルチバイブレータ)は、WDT_IC21から出力されるアクティブとなった出力信号をトリガとして、パルス信号を生成する。モノステーブルマルチバイブレータ_IC22によって生成されたパルス信号は、FPGA20のコンフィギュレーションを実行するための信号をアクティブにし、FPGA20を再コンフィギュレーションさせる。また、モノステーブルマルチバイブレータ_IC22によって生成されたパルス信号は、F/F23及びカウンタ_IC24にそれぞれ出力される。
F/F23は、フリップフロップ回路であり、FPGA20が再コンフィギュレーションしたか否かの状態を記憶する。モノステーブルマルチバイブレータ_IC22からのパルス信号は、F/F23のセット入力端子に入力され、FPGA20が再コンフィギュレーションしたことを示す例えば‘1’をF/F23に記憶(セット)させる。また、F/F23は、制御基板100から参照可能に構成され、制御基板100によってクリア(F/F23に例えば‘0’がセット)される。
カウンタ_IC24は、FPGA20が再コンフィギュレーションした回数を示す。モノステーブルマルチバイブレータ_IC22からのパルス信号は、カウンタ_IC24のカウント値を‘1’インクリメントする。また、カウンタ_IC24は、制御基板100から参照可能に構成され、制御基板100によってカウント値をクリアされる。
エラー表示部25は、異常を報知するものであり、ブザーを鳴動させたりLEDを発光させたりして周囲に異常を報知する。エラー表示部25は、例えば、カウンタ_IC24のカウント値が所定の閾値に達すると起動され、異常を報知する。
次に、図3を参照してIO基板200の動作の流れを説明する。
FPGA20は、定期的にWDT_IC21のカウンタをクリアする(ステップS10でYes)が、故障等の異常が発生した場合にWDT_IC21のカウンタをクリアできなくなる(ステップS10でNo)。これにより、WDT_IC21のカウンタがクリアされなかったことによる信号がアクティブとなる(ステップS11)。
アクティブとなった信号はモノマルチバイブレータに入力され、モノマルチバイブレータから単発のパルス信号が出力される(ステップS12)。
モノマルチバイブレータから出力されたパルス信号は、FPGA20のコンフィギュレーションを実行する信号をアクティブにし、FPGA20を再コンフィギュレーションさせてIO基板200の再起動を行う(ステップS13)。また、モノマルチバイブレータから出力されたパルス信号は、F/F23のセット入力端子に入力され、FPGA20が再コンフィギュレーションしたこと示す状態にF/F23にビットをセットさせる(ステップS14)。また、モノマルチバイブレータから出力されたパルス信号は、カウンタ_IC24のカウント値をインクリメントする(ステップS15)。
カウンタ_IC24のカウント値が所定の閾値に達していない場合(ステップS16でNo)、ステップS10に戻る。このときFPGA20は、再コンフィギュレーションが正常に行われなかった場合や、再コンフィギュレーションによりIO基板200の再起動が正常に行われなかった場合、不具合を解消できずWDT_IC21のカウンタをクリアできない。そのため、上記ステップS10からS16が繰り返され、カウンタ_IC24のカウント値が加算され続ける。
ステップS16で、カウンタ_IC24のカウント値が所定の閾値に達すると(ステップS16でYes)、エラー表示部25が起動し、ブザーを鳴動させたりLEDを発光させたりして、周囲に異常を報知する(ステップS17)。以上により、本処理が終了する。
このように、本実施形態は、FPGA20が故障等したことによる不具合を検出してエラー表示部25により異常を報知することができる。
また、本実施形態では、WDT_IC21のカウンタがクリアされなかった場合、自動的にFPGA20が再コンフィギュレーションして、IO基板200の再起動を行う。これにより、本実施形態のIO基板200は、FPGA20に何らかの不具合が発生し、FPGA20がWDT_IC21のカウンタをクリアできなくなった場合でも、FPGA20が再コンフィギュレーションすることにより不具合を解消して正常動作し得る自己回復機能を有するので、高信頼性を確保できる。
また、ステップS16でNoの場合にステップS10に戻ったときにおいて、FPGA20は、再コンフィギュレーションが正常に行われた場合や、再コンフィギュレーションによりIO基板200の再起動が正常に行われた場合、WDT_IC21のカウンタをクリアできる。そのため、ステップS10の処理が繰り返されることになる。図示しないが、制御基板100は、シリアルケーブル300を介して随時IO基板200の検出を試みている。制御基板100は、IO基板200が正常に動作していることを検出した場合(例えば、FPGA20がWDT_IC21を正常にクリアする動作を行っていること等)、IO基板200のF/F23とカウンタ_IC24の値をクリアする。制御基板100は、IO基板200のF/F23とカウンタ_IC24の値をクリアする際に、F/F23が記憶するビットの状態から、FPGA20が再コンフィギュレーションしたか否かや、カウンタ_IC24のカウント値から、FPGA20が何回再コンフィギュレーションしたか等の情報を得ることができる。これにより、制御基板100は、IO基板200の動作上の安定度を確認することができる。
さらに、IO基板200は、制御基板100に接続されるCLK信号ケーブル32が断線している場合にも図3の処理により、上記エラー表示部25を起動させて異常を報知させることができる。IO基板200は、CLK信号ケーブル32を介して制御基板100から送信されるCLK信号により動作する。そのため、IO基板200は、CLK信号ケーブル32が断線している場合動作できず、FPGA20が故障等した場合と同じ動作になるからである。つまり、FPGA20は、CLK信号に依存してWDT_CIのカウンタをクリアするため、CLK信号が入力されない限り、何度再コンフィギュレーションをしてもWDT_IC21のカウンタをクリアできない。最終的に、カウンタ_IC24のカウント値が閾値に達し、エラー表示部25が起動される。なお、この場合、FPGA20がWDT_IC21のカウンタをクリアするための動作は制御基板100からのCLK信号に依存して行われるが、図3のステップS11からステップS17までの処理に関する動作は、例えばIO基板200に設けられたクロック発生回路等に依存し、制御基板100からのCLK信号に依存せずに動作するよう構成される。
<実施形態2>
本実施形態では、送信信号ケーブル33の断線を判定し報知することができる。本実施形態のIO基板201は、実施形態1と同様に、制御基板100とシリアルケーブル300を介して接続される。なお、本実施形態のIO基板201は、上記実施形態におけるIO基板200から、少なくともFPGA20とエラー表示部25とを残したものであればよく、FPGA20にCRC演算回路を付加したものとなっている。本実施形態のCRC演算回路が付加されたFPGAをFPGA50として説明する。また、上記実施形態と同様の構成には同一の符号を付し、説明を省略する。
本実施形態では、送信信号ケーブル33の断線を判定し報知することができる。本実施形態のIO基板201は、実施形態1と同様に、制御基板100とシリアルケーブル300を介して接続される。なお、本実施形態のIO基板201は、上記実施形態におけるIO基板200から、少なくともFPGA20とエラー表示部25とを残したものであればよく、FPGA20にCRC演算回路を付加したものとなっている。本実施形態のCRC演算回路が付加されたFPGAをFPGA50として説明する。また、上記実施形態と同様の構成には同一の符号を付し、説明を省略する。
通常、すなわち送信信号ケーブル33が断線していない場合、CRC演算回路は、送信信号ケーブル33を介して制御基板100から送信されるデータ及び該データのCRC値を取得し、取得したデータのCRC値を算出する。CRC演算回路は、算出したCRC値と制御基板100から取得したCRC値とを比較する。CRC演算回路は、CRC値が一致する場合、正常に伝送されていると判定する。一方、CRC演算回路は、CRC値が一致しない場合、送信信号ケーブル33に異常があると判定する。この場合、FPGA50から直接エラー表示部25を起動させて異常を報知させるとよい。また、エラー表示部25で異常を報知させる場合、ブザー音や発光種類を上記実施形態とは区別可能にしてCRC値が一致しなかったことによる異常であることが分かるように報知するとよい。また、CRC演算回路は、CRC値が一致しない場合、データに誤りがあると判定し、誤りが存在するデータの再送依頼を制御基板100に送信する等の処理を行ってもよい。
一方、送信信号ケーブル33が断線している場合、CRC演算回路は、制御基板100からデータ及び該データのCRC値を取得できず、CRC値を算出することができない。データはSTB信号毎に送信されるので、CRC演算回路は、STB信号毎にCRC値を算出できない場合、送信信号ケーブル33が断線していると判定する。この場合、FPGA50から直接エラー表示部25を起動させて異常を報知させるとよい。また、エラー表示部25で異常を報知させる場合、ブザー音や発光種類を上記実施形態とは区別可能にして送信信号ケーブル33が断線していることが分かるように報知するとよい。
なお、上記では、IO基板201が送信信号ケーブル33に異常があると判定したが、受信信号ケーブル34については制御基板100が判定してもよい。IO基板201は、受信信号ケーブル34を介して1024ビットのデータと該データに対する8ビットのCRC値とを受信信号として制御基板100に送信している。制御基板100は、CPU10等によりIO基板201から取得する1024ビットのデータのCRC演算を行い、演算したCRC値とIO基板201から取得したCRC値とが一致しない場合、制御基板100とIO基板201間の受信信号ケーブル34に異常があると判定すればよい。この際、制御基板100は、IO基板201のエラー表示部25を起動させて異常を報知させてもよい。また、エラー表示部25で異常を報知させる場合、ブザー音や発光種類を上記実施形態とは区別可能にして受信信号ケーブル34が断線していることが分かるように報知するとよい。また、制御基板100は、CPU10等によりCRC値を計算できない場合に、受信信号ケーブル34が断線していると判定すればよい。この場合も制御基板100は、断線していないシリアルケーブル300を利用して、エラー表示部25により受信信号ケーブル34が断線していることを区別可能に報知させるとよい。
<実施形態3>
本実施形態では、STB信号ケーブル31が断線しているか否かを判定することができる。本実施形態のIO基板202は、上記実施形態1、2と同様に、制御基板100とシリアルケーブル300を介して接続される。なお、本実施形態のIO基板202は、上記実施形態2におけるIO基板201と同様に、実施形態1におけるIO基板200について、少なくともFPGA20とエラー表示部25とを残したものであればよく、FPGA20にSTB信号監視回路を付加したものとなっている。以下、本実施形態のSTB信号監視回路が付加されたFPGAをFPGA51として説明する。上記実施形態と同様の構成には同一の符号を付し、説明を省略する。なお、上記実施形態1,2のFPGAに本実施形態のSTB信号監視回路を付加する構成としてもよい。
本実施形態では、STB信号ケーブル31が断線しているか否かを判定することができる。本実施形態のIO基板202は、上記実施形態1、2と同様に、制御基板100とシリアルケーブル300を介して接続される。なお、本実施形態のIO基板202は、上記実施形態2におけるIO基板201と同様に、実施形態1におけるIO基板200について、少なくともFPGA20とエラー表示部25とを残したものであればよく、FPGA20にSTB信号監視回路を付加したものとなっている。以下、本実施形態のSTB信号監視回路が付加されたFPGAをFPGA51として説明する。上記実施形態と同様の構成には同一の符号を付し、説明を省略する。なお、上記実施形態1,2のFPGAに本実施形態のSTB信号監視回路を付加する構成としてもよい。
STB信号監視回路は、STB信号が制御基板100から定期的に送信されることを監視する。具体的には、STB信号監視回路は、STB信号を検出してから次のSTB信号を検出するまでの間隔をCLK信号でカウントし、STB信号の間隔が変わったときにSTB信号ケーブル31が断線していると判定する。言い換えれば、STB信号監視回路は、制御基板100からCLK信号ケーブル32を介して送信されるCLK信号をカウントし、その所定カウント数毎に、制御基板100からSTB信号ケーブル31を介して送信されるSTB信号を検出できないときにSTB信号ケーブル31が断線していると判定する。FPGA51は、STB信号監視回路によりSTB信号ケーブル31が断線していると判定された場合、エラー表示部25を起動させて周囲に異常を報知する。このとき、エラー表示部25は、STB信号ケーブル31が断線していることが分かるように、ブザー音や発光種類を上記実施形態1、2とは区別可能に報知するとよい。
以上、上記で説明した実施形態によれば、IO基板に実装されたFPGAが故障した場合や制御基板100とIO基板とを接続するシリアルケーブル300が断線した場合等の不具合を検出し、その不具合に対処することができる。
以上を概説すると、本実施形態の基板は、外部から入力されるクロック信号に基づいて所定時間ごとにWDT_ICをクリアするFPGAと、前記FPGAによってクリアされなかった場合に、モノステーブルマルチバイブレータにパルス信号を生成させる前記WDT_ICと、生成した前記パルス信号をF/Fとカウンタ_ICと前記FPGAに出力する前記モノステーブルマルチバイブレータと、前記パルス信号によってカウント値をインクリメントする前記カウンタ_ICと、前記パルス信号によって前記FPGAが再コンフィギュレーションしたことを記憶する前記F/Fとを備え、前記FPGAは、前記パルス信号によって再コンフィギュレーションすることを特徴とする。
また、前記カウンタ_ICのカウント値が所定の閾値に達した場合、異常を報知するエラー表示部を備えてもよい。
また、前記FPGAは、CRC演算回路を有し、該CRC演算回路は、制御基板からケーブルを介して取得するデータのCRC値を算出できないときに前記ケーブルが断線していると判定してもよい。
また、前記FPGAは、STB信号監視回路を有し、該STB信号監視回路は、制御基板からCLK信号ケーブルを介して送信されるCLK信号の所定カウント数毎に、制御基板からSTB信号ケーブルを介して送信されるSTB信号を検出できないときに前記ケーブルが断線していると判定してもよい。
また、前記カウンタ_ICのカウント値が所定の閾値に達した場合、異常を報知するエラー表示部を備えてもよい。
また、前記FPGAは、CRC演算回路を有し、該CRC演算回路は、制御基板からケーブルを介して取得するデータのCRC値を算出できないときに前記ケーブルが断線していると判定してもよい。
また、前記FPGAは、STB信号監視回路を有し、該STB信号監視回路は、制御基板からCLK信号ケーブルを介して送信されるCLK信号の所定カウント数毎に、制御基板からSTB信号ケーブルを介して送信されるSTB信号を検出できないときに前記ケーブルが断線していると判定してもよい。
本発明は上述した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々様々に変更が可能であることは言うまでもない。
10,80・・・CPU
20,50,51,90・・・FPGA
21・・・WDT_IC
22・・・モノステーブルマルチバイブレータ_IC
23・・・F/F
24・・・カウンタ_IC
25・・・エラー表示部
26・・・外部装置との接続コネクタ
31・・・STB信号ケーブル
32・・・CLK信号ケーブル
33・・・送信信号ケーブル
34・・・受信信号ケーブル
100,800・・・制御基板
200,201,202,900・・・IO基板
300・・・シリアルケーブル
20,50,51,90・・・FPGA
21・・・WDT_IC
22・・・モノステーブルマルチバイブレータ_IC
23・・・F/F
24・・・カウンタ_IC
25・・・エラー表示部
26・・・外部装置との接続コネクタ
31・・・STB信号ケーブル
32・・・CLK信号ケーブル
33・・・送信信号ケーブル
34・・・受信信号ケーブル
100,800・・・制御基板
200,201,202,900・・・IO基板
300・・・シリアルケーブル
Claims (1)
- 外部から入力されるクロック信号に基づいて所定時間ごとにWDT_ICをクリアするFPGAと、
前記FPGAによってクリアされなかった場合に、モノステーブルマルチバイブレータにパルス信号を生成させる前記WDT_ICと、
生成した前記パルス信号をF/Fとカウンタ_ICと前記FPGAに出力する前記モノステーブルマルチバイブレータと、
前記パルス信号によってカウント値をインクリメントする前記カウンタ_ICと、
前記パルス信号によって前記FPGAが再コンフィギュレーションしたことを記憶する前記F/Fとを備え、
前記FPGAは、前記パルス信号によって再コンフィギュレーションすることを特徴とする基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JP2011145208A true JP2011145208A (ja) | 2011-07-28 |
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ID=44460189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102457196A (zh) * | 2011-12-22 | 2012-05-16 | 上海中发变频科技有限公司 | 一种高压变频器的功率单元控制板 |
CN102570888A (zh) * | 2011-12-14 | 2012-07-11 | 上海嘉翔自动化科技有限公司 | 一种光伏逆变器的电流转换单元控制板 |
EP2540408A1 (en) | 2011-06-30 | 2013-01-02 | Mokumeganeya Co. Ltd. | Method for patterning surface of metal object and the metal object |
CN104063223A (zh) * | 2014-06-26 | 2014-09-24 | 西安空间无线电技术研究所 | 一种fpga实现软件编程器件可控看门狗功能的方法 |
CN108388481A (zh) * | 2018-03-07 | 2018-08-10 | 广州芯德通信科技股份有限公司 | Olt设备基于cpld控制的智能看门狗电路*** |
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2010
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2540408A1 (en) | 2011-06-30 | 2013-01-02 | Mokumeganeya Co. Ltd. | Method for patterning surface of metal object and the metal object |
CN102570888A (zh) * | 2011-12-14 | 2012-07-11 | 上海嘉翔自动化科技有限公司 | 一种光伏逆变器的电流转换单元控制板 |
CN102457196A (zh) * | 2011-12-22 | 2012-05-16 | 上海中发变频科技有限公司 | 一种高压变频器的功率单元控制板 |
CN104063223A (zh) * | 2014-06-26 | 2014-09-24 | 西安空间无线电技术研究所 | 一种fpga实现软件编程器件可控看门狗功能的方法 |
CN104063223B (zh) * | 2014-06-26 | 2017-11-28 | 西安空间无线电技术研究所 | 一种fpga实现软件编程器件可控看门狗功能的方法 |
CN108388481A (zh) * | 2018-03-07 | 2018-08-10 | 广州芯德通信科技股份有限公司 | Olt设备基于cpld控制的智能看门狗电路*** |
CN108388481B (zh) * | 2018-03-07 | 2021-05-11 | 广州芯德通信科技股份有限公司 | Olt设备的智能看门狗电路*** |
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