JP2011145208A

JP2011145208A - 基板

Info

Publication number: JP2011145208A
Application number: JP2010007093A
Authority: JP
Inventors: Tsutomu Kobayashi; 勉小林
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2010-01-15
Filing date: 2010-01-15
Publication date: 2011-07-28

Abstract

【課題】他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供することを目的とする。
【解決手段】ＷＤＴ＿ＩＣ２１は、ＦＰＧＡ２０によって所定時間毎にクリアされない場合、モノステーブルマルチバイブレータ＿ＩＣ２２にアクティブ信号を出力する。モノステーブルマルチバイブレータ＿ＩＣ２２は、アクティブ信号を取得するとパルス信号を出力する。パルス信号によりＦＰＧＡ２０が再コンフィギュレーションしＩＯ基板２００が再起動する。また、パルス信号によりカウンタ＿ＩＣ２４のカウント値がインクリメントされる。ＦＰＧＡ２０が再コンフィギュレーションしてもＷＤＴ＿ＩＣ２１をクリアできない場合、カウンタ＿ＩＣ２４のカウント値がインクリメントされ続ける。カウント値が所定の閾値に達したときにエラー表示部２５が起動し異常を報知する。
【選択図】図１

Description

本発明は、シリアルケーブルを介して通信を行う際の不具合に対処できる、ＦＰＧＡ（Field Programmable Gate Array）を実装した基板に関する。

近年、ＦＰＧＡに回路データを書き込んでハードウェア回路を構築し、基板に実装して所望の装置を構成することが行われている。基板に実装されたＦＰＧＡは、同一基板に実装された他の集積回路との間で良好に信号伝送が行われるか等のデバイス間チェックが行われる（例えば、特許文献１参照）。

また、基板に実装されたＦＰＧＡと他の基板に実装されたデバイスとが、良好に信号伝送を行っているかチェックを行うこともある。この場合のデバイス間チェックについての従来技術を図４に示す。図４では、ＣＰＵ８０を実装した制御基板８００とＦＰＧＡ９０を実装したＩＯ基板９００とがシリアルケーブル３００で接続されており、制御基板８００がＩＯ基板９００の故障を監視している。

制御基板８００は、定期的にＩＯ基板９００のレジスタを読み出すレジスタリードコマンドをＩＯ基板９００に出力する。ＩＯ基板９００は、制御基板８００からのレジスタリードコマンドに応じて、レジスタ値を制御基板８００に出力する。制御基板８００は、ＩＯ基板９００からレジスタ値を読み出すことができることにより、ＩＯ基板９００が正常に動作していることを確認するとともに、制御基板８００とＩＯ基板９００間のシリアルケーブル３００が正常に接続されていることを確認している。

特開２００６−１９４８５７号公報

しかしながら、上記の従来技術では、制御基板８００がＩＯ基板９００のレジスタ値を読み出せないことでＩＯ基板９００の故障を検出するため、他の不具合、例えば、ＩＯ基板９００に実装されたＦＰＧＡ９０が故障したことを検知できない。

本発明は上記課題に鑑みてなされたものであり、他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供することを目的とする。

本発明の基板は、外部から入力されるクロック信号に基づいて所定時間ごとにＷＤＴ＿ＩＣをクリアするＦＰＧＡと、前記ＦＰＧＡによってクリアされなかった場合に、モノステーブルマルチバイブレータにパルス信号を生成させる前記ＷＤＴ＿ＩＣと、生成した前記パルス信号をＦ／Ｆとカウンタ＿ＩＣと前記ＦＰＧＡに出力する前記モノステーブルマルチバイブレータと、前記パルス信号によってカウント値をインクリメントする前記カウンタ＿ＩＣと、前記パルス信号によって前記ＦＰＧＡが再コンフィギュレーションしたことを記憶する前記Ｆ／Ｆとを備え、前記ＦＰＧＡは、前記パルス信号によって再コンフィギュレーションすることを特徴とする。

本発明によれば、他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供できる。

本発明の実施形態に係る基板の構成を示すブロック図である。本発明の実施形態に係るシリアルデータの転送フォーマットを示す図である。本発明の実施形態に係る基板の動作の流れを示すフローチャートである。従来の実施形態に係る基板間の故障を監視するシーケンスを示す図である。

以下、図を参照して本発明の実施形態を詳細に説明する。

図１は、本実施形態のシステムの構成を示すブロック図である。ＣＰＵ１０を実装した制御基板１００とＦＰＧＡ２０を実装したＩＯ基板２００とがシリアルケーブル３００を介して接続されている。ＩＯ基板２００は、ＦＰＧＡ２０の他に、ＷＤＴ＿ＩＣ２１とモノステーブルマルチバイブレータ＿ＩＣ２２とＦ／Ｆ２３とカウンタ＿ＩＣ２４とエラー表示部２５とを備えている。また、ＩＯ基板２００は外部装置との接続コネクタ２６を備えている。また、制御基板１００はＣＰＵ１０の他に、所定の機能を実行するための集積回路等を備えてもよい。

シリアルケーブル３００は、制御基板１００からのＳＴＢ信号（ストローブ信号）が伝送されるＳＴＢ信号ケーブル３１と、制御基板１００からのＣＬＫ信号（クロック信号）が伝送されるＣＬＫ信号ケーブル３２と、制御基板１００からの送信信号（ＴＤ信号）が伝送される送信信号ケーブル３３と、ＩＯ基板２００からの受信信号（ＲＤ信号）が伝送される受信信号ケーブル３４とで構成される。ＩＯ基板２００は、シリアルケーブル３００を介して制御基板１００から入力されるＣＬＫ信号により動作する。

図２に、シリアルケーブル３００を介して伝送されるシリアルデータの転送フォーマットを示す。図２（ａ）は、ＳＴＢ信号、ＣＬＫ信号、送信信号（ＴＤ信号）及び受信信号（ＲＤ信号）のタイミングチャートを示す図であり、図２（ｂ）は、図２（ａ）の一部を拡大した図である。

シリアルケーブル３００では、ＳＴＢ信号とＣＬＫ信号と送信信号と受信信号とが伝送される。送信信号及び受信信号は、１０２４ビットのデータと該データに対する８ビットのＣＲＣ値とで構成される。送信信号及び受信信号は、ＳＴＢ信号毎に伝送され、１０２４ビットのデータに続けて８ビットのＣＲＣ値が伝送される。

図１に戻り、ＦＰＧＡ２０は、プログラマブルデバイスであり、所定間隔毎にＷＤＴ＿ＩＣ２１が備えるカウンタをクリアする。ＦＰＧＡ２０は、制御基板１００からＣＬＫ信号ケーブル３２を介して送信されるＣＬＫ信号に基づいてＷＤＴ＿ＩＣ２１のカウンタをクリアする動作を行う。また、ＦＰＧＡ２０は、モノステーブルマルチバイブレータ＿ＩＣ２２からのパルス信号によってアクティブとなる所定の信号をトリガとして、再コンフィギュレーションを行い、ＩＯ基板２００の再起動を行う。

ＷＤＴ＿ＩＣ２１は、ウォッチドッグタイマであり、所定間隔毎にＷＤＴ＿ＩＣ２１が備えるカウンタの値がＦＰＧＡ２０によってクリアされなければアクティブとなる出力信号をモノステーブルマルチバイブレータ＿ＩＣ２２に出力する。

モノステーブルマルチバイブレータ＿ＩＣ２２（単安定マルチバイブレータ）は、ＷＤＴ＿ＩＣ２１から出力されるアクティブとなった出力信号をトリガとして、パルス信号を生成する。モノステーブルマルチバイブレータ＿ＩＣ２２によって生成されたパルス信号は、ＦＰＧＡ２０のコンフィギュレーションを実行するための信号をアクティブにし、ＦＰＧＡ２０を再コンフィギュレーションさせる。また、モノステーブルマルチバイブレータ＿ＩＣ２２によって生成されたパルス信号は、Ｆ／Ｆ２３及びカウンタ＿ＩＣ２４にそれぞれ出力される。

Ｆ／Ｆ２３は、フリップフロップ回路であり、ＦＰＧＡ２０が再コンフィギュレーションしたか否かの状態を記憶する。モノステーブルマルチバイブレータ＿ＩＣ２２からのパルス信号は、Ｆ／Ｆ２３のセット入力端子に入力され、ＦＰＧＡ２０が再コンフィギュレーションしたことを示す例えば‘１’をＦ／Ｆ２３に記憶（セット）させる。また、Ｆ／Ｆ２３は、制御基板１００から参照可能に構成され、制御基板１００によってクリア（Ｆ／Ｆ２３に例えば‘０’がセット）される。

カウンタ＿ＩＣ２４は、ＦＰＧＡ２０が再コンフィギュレーションした回数を示す。モノステーブルマルチバイブレータ＿ＩＣ２２からのパルス信号は、カウンタ＿ＩＣ２４のカウント値を‘１’インクリメントする。また、カウンタ＿ＩＣ２４は、制御基板１００から参照可能に構成され、制御基板１００によってカウント値をクリアされる。

エラー表示部２５は、異常を報知するものであり、ブザーを鳴動させたりＬＥＤを発光させたりして周囲に異常を報知する。エラー表示部２５は、例えば、カウンタ＿ＩＣ２４のカウント値が所定の閾値に達すると起動され、異常を報知する。

次に、図３を参照してＩＯ基板２００の動作の流れを説明する。

ＦＰＧＡ２０は、定期的にＷＤＴ＿ＩＣ２１のカウンタをクリアする（ステップＳ１０でＹｅｓ）が、故障等の異常が発生した場合にＷＤＴ＿ＩＣ２１のカウンタをクリアできなくなる（ステップＳ１０でＮｏ）。これにより、ＷＤＴ＿ＩＣ２１のカウンタがクリアされなかったことによる信号がアクティブとなる（ステップＳ１１）。

アクティブとなった信号はモノマルチバイブレータに入力され、モノマルチバイブレータから単発のパルス信号が出力される（ステップＳ１２）。

モノマルチバイブレータから出力されたパルス信号は、ＦＰＧＡ２０のコンフィギュレーションを実行する信号をアクティブにし、ＦＰＧＡ２０を再コンフィギュレーションさせてＩＯ基板２００の再起動を行う（ステップＳ１３）。また、モノマルチバイブレータから出力されたパルス信号は、Ｆ／Ｆ２３のセット入力端子に入力され、ＦＰＧＡ２０が再コンフィギュレーションしたこと示す状態にＦ／Ｆ２３にビットをセットさせる（ステップＳ１４）。また、モノマルチバイブレータから出力されたパルス信号は、カウンタ＿ＩＣ２４のカウント値をインクリメントする（ステップＳ１５）。

カウンタ＿ＩＣ２４のカウント値が所定の閾値に達していない場合（ステップＳ１６でＮｏ）、ステップＳ１０に戻る。このときＦＰＧＡ２０は、再コンフィギュレーションが正常に行われなかった場合や、再コンフィギュレーションによりＩＯ基板２００の再起動が正常に行われなかった場合、不具合を解消できずＷＤＴ＿ＩＣ２１のカウンタをクリアできない。そのため、上記ステップＳ１０からＳ１６が繰り返され、カウンタ＿ＩＣ２４のカウント値が加算され続ける。

ステップＳ１６で、カウンタ＿ＩＣ２４のカウント値が所定の閾値に達すると（ステップＳ１６でＹｅｓ）、エラー表示部２５が起動し、ブザーを鳴動させたりＬＥＤを発光させたりして、周囲に異常を報知する（ステップＳ１７）。以上により、本処理が終了する。

このように、本実施形態は、ＦＰＧＡ２０が故障等したことによる不具合を検出してエラー表示部２５により異常を報知することができる。

また、本実施形態では、ＷＤＴ＿ＩＣ２１のカウンタがクリアされなかった場合、自動的にＦＰＧＡ２０が再コンフィギュレーションして、ＩＯ基板２００の再起動を行う。これにより、本実施形態のＩＯ基板２００は、ＦＰＧＡ２０に何らかの不具合が発生し、ＦＰＧＡ２０がＷＤＴ＿ＩＣ２１のカウンタをクリアできなくなった場合でも、ＦＰＧＡ２０が再コンフィギュレーションすることにより不具合を解消して正常動作し得る自己回復機能を有するので、高信頼性を確保できる。

また、ステップＳ１６でＮｏの場合にステップＳ１０に戻ったときにおいて、ＦＰＧＡ２０は、再コンフィギュレーションが正常に行われた場合や、再コンフィギュレーションによりＩＯ基板２００の再起動が正常に行われた場合、ＷＤＴ＿ＩＣ２１のカウンタをクリアできる。そのため、ステップＳ１０の処理が繰り返されることになる。図示しないが、制御基板１００は、シリアルケーブル３００を介して随時ＩＯ基板２００の検出を試みている。制御基板１００は、ＩＯ基板２００が正常に動作していることを検出した場合（例えば、ＦＰＧＡ２０がＷＤＴ＿ＩＣ２１を正常にクリアする動作を行っていること等）、ＩＯ基板２００のＦ／Ｆ２３とカウンタ＿ＩＣ２４の値をクリアする。制御基板１００は、ＩＯ基板２００のＦ／Ｆ２３とカウンタ＿ＩＣ２４の値をクリアする際に、Ｆ／Ｆ２３が記憶するビットの状態から、ＦＰＧＡ２０が再コンフィギュレーションしたか否かや、カウンタ＿ＩＣ２４のカウント値から、ＦＰＧＡ２０が何回再コンフィギュレーションしたか等の情報を得ることができる。これにより、制御基板１００は、ＩＯ基板２００の動作上の安定度を確認することができる。

さらに、ＩＯ基板２００は、制御基板１００に接続されるＣＬＫ信号ケーブル３２が断線している場合にも図３の処理により、上記エラー表示部２５を起動させて異常を報知させることができる。ＩＯ基板２００は、ＣＬＫ信号ケーブル３２を介して制御基板１００から送信されるＣＬＫ信号により動作する。そのため、ＩＯ基板２００は、ＣＬＫ信号ケーブル３２が断線している場合動作できず、ＦＰＧＡ２０が故障等した場合と同じ動作になるからである。つまり、ＦＰＧＡ２０は、ＣＬＫ信号に依存してＷＤＴ＿ＣＩのカウンタをクリアするため、ＣＬＫ信号が入力されない限り、何度再コンフィギュレーションをしてもＷＤＴ＿ＩＣ２１のカウンタをクリアできない。最終的に、カウンタ＿ＩＣ２４のカウント値が閾値に達し、エラー表示部２５が起動される。なお、この場合、ＦＰＧＡ２０がＷＤＴ＿ＩＣ２１のカウンタをクリアするための動作は制御基板１００からのＣＬＫ信号に依存して行われるが、図３のステップＳ１１からステップＳ１７までの処理に関する動作は、例えばＩＯ基板２００に設けられたクロック発生回路等に依存し、制御基板１００からのＣＬＫ信号に依存せずに動作するよう構成される。

＜実施形態２＞
本実施形態では、送信信号ケーブル３３の断線を判定し報知することができる。本実施形態のＩＯ基板２０１は、実施形態１と同様に、制御基板１００とシリアルケーブル３００を介して接続される。なお、本実施形態のＩＯ基板２０１は、上記実施形態におけるＩＯ基板２００から、少なくともＦＰＧＡ２０とエラー表示部２５とを残したものであればよく、ＦＰＧＡ２０にＣＲＣ演算回路を付加したものとなっている。本実施形態のＣＲＣ演算回路が付加されたＦＰＧＡをＦＰＧＡ５０として説明する。また、上記実施形態と同様の構成には同一の符号を付し、説明を省略する。

通常、すなわち送信信号ケーブル３３が断線していない場合、ＣＲＣ演算回路は、送信信号ケーブル３３を介して制御基板１００から送信されるデータ及び該データのＣＲＣ値を取得し、取得したデータのＣＲＣ値を算出する。ＣＲＣ演算回路は、算出したＣＲＣ値と制御基板１００から取得したＣＲＣ値とを比較する。ＣＲＣ演算回路は、ＣＲＣ値が一致する場合、正常に伝送されていると判定する。一方、ＣＲＣ演算回路は、ＣＲＣ値が一致しない場合、送信信号ケーブル３３に異常があると判定する。この場合、ＦＰＧＡ５０から直接エラー表示部２５を起動させて異常を報知させるとよい。また、エラー表示部２５で異常を報知させる場合、ブザー音や発光種類を上記実施形態とは区別可能にしてＣＲＣ値が一致しなかったことによる異常であることが分かるように報知するとよい。また、ＣＲＣ演算回路は、ＣＲＣ値が一致しない場合、データに誤りがあると判定し、誤りが存在するデータの再送依頼を制御基板１００に送信する等の処理を行ってもよい。

一方、送信信号ケーブル３３が断線している場合、ＣＲＣ演算回路は、制御基板１００からデータ及び該データのＣＲＣ値を取得できず、ＣＲＣ値を算出することができない。データはＳＴＢ信号毎に送信されるので、ＣＲＣ演算回路は、ＳＴＢ信号毎にＣＲＣ値を算出できない場合、送信信号ケーブル３３が断線していると判定する。この場合、ＦＰＧＡ５０から直接エラー表示部２５を起動させて異常を報知させるとよい。また、エラー表示部２５で異常を報知させる場合、ブザー音や発光種類を上記実施形態とは区別可能にして送信信号ケーブル３３が断線していることが分かるように報知するとよい。

なお、上記では、ＩＯ基板２０１が送信信号ケーブル３３に異常があると判定したが、受信信号ケーブル３４については制御基板１００が判定してもよい。ＩＯ基板２０１は、受信信号ケーブル３４を介して１０２４ビットのデータと該データに対する８ビットのＣＲＣ値とを受信信号として制御基板１００に送信している。制御基板１００は、ＣＰＵ１０等によりＩＯ基板２０１から取得する１０２４ビットのデータのＣＲＣ演算を行い、演算したＣＲＣ値とＩＯ基板２０１から取得したＣＲＣ値とが一致しない場合、制御基板１００とＩＯ基板２０１間の受信信号ケーブル３４に異常があると判定すればよい。この際、制御基板１００は、ＩＯ基板２０１のエラー表示部２５を起動させて異常を報知させてもよい。また、エラー表示部２５で異常を報知させる場合、ブザー音や発光種類を上記実施形態とは区別可能にして受信信号ケーブル３４が断線していることが分かるように報知するとよい。また、制御基板１００は、ＣＰＵ１０等によりＣＲＣ値を計算できない場合に、受信信号ケーブル３４が断線していると判定すればよい。この場合も制御基板１００は、断線していないシリアルケーブル３００を利用して、エラー表示部２５により受信信号ケーブル３４が断線していることを区別可能に報知させるとよい。

＜実施形態３＞
本実施形態では、ＳＴＢ信号ケーブル３１が断線しているか否かを判定することができる。本実施形態のＩＯ基板２０２は、上記実施形態１、２と同様に、制御基板１００とシリアルケーブル３００を介して接続される。なお、本実施形態のＩＯ基板２０２は、上記実施形態２におけるＩＯ基板２０１と同様に、実施形態１におけるＩＯ基板２００について、少なくともＦＰＧＡ２０とエラー表示部２５とを残したものであればよく、ＦＰＧＡ２０にＳＴＢ信号監視回路を付加したものとなっている。以下、本実施形態のＳＴＢ信号監視回路が付加されたＦＰＧＡをＦＰＧＡ５１として説明する。上記実施形態と同様の構成には同一の符号を付し、説明を省略する。なお、上記実施形態１，２のＦＰＧＡに本実施形態のＳＴＢ信号監視回路を付加する構成としてもよい。

ＳＴＢ信号監視回路は、ＳＴＢ信号が制御基板１００から定期的に送信されることを監視する。具体的には、ＳＴＢ信号監視回路は、ＳＴＢ信号を検出してから次のＳＴＢ信号を検出するまでの間隔をＣＬＫ信号でカウントし、ＳＴＢ信号の間隔が変わったときにＳＴＢ信号ケーブル３１が断線していると判定する。言い換えれば、ＳＴＢ信号監視回路は、制御基板１００からＣＬＫ信号ケーブル３２を介して送信されるＣＬＫ信号をカウントし、その所定カウント数毎に、制御基板１００からＳＴＢ信号ケーブル３１を介して送信されるＳＴＢ信号を検出できないときにＳＴＢ信号ケーブル３１が断線していると判定する。ＦＰＧＡ５１は、ＳＴＢ信号監視回路によりＳＴＢ信号ケーブル３１が断線していると判定された場合、エラー表示部２５を起動させて周囲に異常を報知する。このとき、エラー表示部２５は、ＳＴＢ信号ケーブル３１が断線していることが分かるように、ブザー音や発光種類を上記実施形態１、２とは区別可能に報知するとよい。

以上、上記で説明した実施形態によれば、ＩＯ基板に実装されたＦＰＧＡが故障した場合や制御基板１００とＩＯ基板とを接続するシリアルケーブル３００が断線した場合等の不具合を検出し、その不具合に対処することができる。

以上を概説すると、本実施形態の基板は、外部から入力されるクロック信号に基づいて所定時間ごとにＷＤＴ＿ＩＣをクリアするＦＰＧＡと、前記ＦＰＧＡによってクリアされなかった場合に、モノステーブルマルチバイブレータにパルス信号を生成させる前記ＷＤＴ＿ＩＣと、生成した前記パルス信号をＦ／Ｆとカウンタ＿ＩＣと前記ＦＰＧＡに出力する前記モノステーブルマルチバイブレータと、前記パルス信号によってカウント値をインクリメントする前記カウンタ＿ＩＣと、前記パルス信号によって前記ＦＰＧＡが再コンフィギュレーションしたことを記憶する前記Ｆ／Ｆとを備え、前記ＦＰＧＡは、前記パルス信号によって再コンフィギュレーションすることを特徴とする。
また、前記カウンタ＿ＩＣのカウント値が所定の閾値に達した場合、異常を報知するエラー表示部を備えてもよい。
また、前記ＦＰＧＡは、ＣＲＣ演算回路を有し、該ＣＲＣ演算回路は、制御基板からケーブルを介して取得するデータのＣＲＣ値を算出できないときに前記ケーブルが断線していると判定してもよい。
また、前記ＦＰＧＡは、ＳＴＢ信号監視回路を有し、該ＳＴＢ信号監視回路は、制御基板からＣＬＫ信号ケーブルを介して送信されるＣＬＫ信号の所定カウント数毎に、制御基板からＳＴＢ信号ケーブルを介して送信されるＳＴＢ信号を検出できないときに前記ケーブルが断線していると判定してもよい。

本発明は上述した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々様々に変更が可能であることは言うまでもない。

１０，８０・・・ＣＰＵ
２０，５０，５１，９０・・・ＦＰＧＡ
２１・・・ＷＤＴ＿ＩＣ
２２・・・モノステーブルマルチバイブレータ＿ＩＣ
２３・・・Ｆ／Ｆ
２４・・・カウンタ＿ＩＣ
２５・・・エラー表示部
２６・・・外部装置との接続コネクタ
３１・・・ＳＴＢ信号ケーブル
３２・・・ＣＬＫ信号ケーブル
３３・・・送信信号ケーブル
３４・・・受信信号ケーブル
１００，８００・・・制御基板
２００，２０１，２０２，９００・・・ＩＯ基板
３００・・・シリアルケーブル

Claims

外部から入力されるクロック信号に基づいて所定時間ごとにＷＤＴ＿ＩＣをクリアするＦＰＧＡと、
前記ＦＰＧＡによってクリアされなかった場合に、モノステーブルマルチバイブレータにパルス信号を生成させる前記ＷＤＴ＿ＩＣと、
生成した前記パルス信号をＦ／Ｆとカウンタ＿ＩＣと前記ＦＰＧＡに出力する前記モノステーブルマルチバイブレータと、
前記パルス信号によってカウント値をインクリメントする前記カウンタ＿ＩＣと、
前記パルス信号によって前記ＦＰＧＡが再コンフィギュレーションしたことを記憶する前記Ｆ／Ｆとを備え、
前記ＦＰＧＡは、前記パルス信号によって再コンフィギュレーションすることを特徴とする基板。