JP2011141939A - Nonvolatile semiconductor memory device and control method thereof - Google Patents

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清実 成毛
Mutsuo Morikado
六月生 森門
Naoyuki Shigyo
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Abstract

<P>PROBLEM TO BE SOLVED: To expand a setting range of a threshold voltage of a memory cell by substantially increasing the threshold voltage of the memory cell after program when data is read. <P>SOLUTION: When data is read, a control circuit applies: a first voltage to a control gate of a selected first memory cell transistor in a NAND column; a second voltage different from the first voltage to a second memory cell transistor which is adjacent to a side of a first selection gate transistor of the selected first memory cell transistor; and a third voltage different from the first and second voltages to a third memory cell transistor which is adjacent to a side of a second selection gate transistor of the selected first memory cell transistor. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、不揮発性半導体記憶装置およびその制御方法に係り、特に微細化されたメモリセルトランジスタを有する不揮発性半導体記憶装置およびその制御方法に関する。   The present invention relates to a nonvolatile semiconductor memory device and a control method thereof, and more particularly to a nonvolatile semiconductor memory device having a miniaturized memory cell transistor and a control method thereof.

不揮発性半導体記憶装置のひとつであるＮＡＮＤ型フラッシュメモリは、列方向に配置された一対の選択ゲートトランジスタと、その間に設けられた複数のメモリセルトランジスタからなるＮＡＮＤ列を有する。このＮＡＮＤ列は、複数のメモリセルトランジスタのｎ型拡散層が直列接続され、この直列接続された複数のメモリセルトランジスタの一端とビット線との間に一方の選択ゲートトランジスタが接続され、直列接続された複数のメモリセルトランジスタの他端とソース線との間に他方の選択ゲートトランジスタが接続されている。各メモリセルトランジスタは、電荷蓄積層としての浮遊ゲート電極と、ワード線に接続された制御ゲート電極とを有している。   A NAND flash memory which is one of nonvolatile semiconductor memory devices has a NAND column including a pair of select gate transistors arranged in a column direction and a plurality of memory cell transistors provided therebetween. In this NAND string, n-type diffusion layers of a plurality of memory cell transistors are connected in series, and one select gate transistor is connected between one end of the plurality of memory cell transistors connected in series and the bit line, and connected in series. The other select gate transistor is connected between the other end of the plurality of memory cell transistors and the source line. Each memory cell transistor has a floating gate electrode as a charge storage layer and a control gate electrode connected to a word line.

近時、メモリ容量増大の要請に伴い、１つのセルに複数ビットを記憶可能な多値のＮＡＮＤ型フラッシュメモリが開発されている。多値のＮＡＮＤ型フラッシュメモリは、ビット単価低減に有効である。多値データは、データに応じて定められた閾値電圧をメモリセルトランジスタに書き込むことにより記憶される。このため、記憶データ、すなわち、１つのセルに記憶されるビット数の増加に伴い閾値電圧が細分化されている。データの書き込み時、メモリセルにプログラム電圧を印加する毎に閾値電圧がベリファイされ、メモリセルトランジスタに設定される閾値電圧が適正であるかどうかが検証される。   Recently, a multi-value NAND flash memory capable of storing a plurality of bits in one cell has been developed in response to a demand for an increase in memory capacity. Multi-level NAND flash memory is effective in reducing the bit unit price. Multi-value data is stored by writing a threshold voltage determined according to the data to the memory cell transistor. For this reason, the threshold voltage is subdivided as the stored data, that is, the number of bits stored in one cell increases. When writing data, the threshold voltage is verified each time a program voltage is applied to the memory cell, and it is verified whether the threshold voltage set in the memory cell transistor is appropriate.

ところで、メモリセルトランジスタの微細化に伴い、隣接するセル間の距離が狭まっている。このため、隣接するセル間の容量結合が無視できなくなっている。すなわち、メモリセルトランジスタにデータを書き込む場合、ワード線により選択されたセルにデータが書き込まれるが、この書き込み動作に伴いその近傍の既にデータが書き込まれた非選択のセルの閾値電圧が変化する。   By the way, with the miniaturization of memory cell transistors, the distance between adjacent cells is narrowed. For this reason, capacitive coupling between adjacent cells cannot be ignored. That is, when data is written to the memory cell transistor, data is written to the cell selected by the word line, but the threshold voltage of an unselected cell in which data has already been written changes in accordance with this write operation.

このため、例えば第１のメモリセルトランジスタのデータを読み出すとき、第１のメモリセルに隣接し、第１のメモリセルより後に書き込まれる第２のメモリセルの閾値電圧を検出し、この検出した閾値電圧に応じた補正値を、第１のメモリセルを読み出すときの読み出し電圧に加えて、第１のメモリセルのデータを読み出す方法が提案されている（例えば特許文献１参照）。しかし、隣接セルの浮遊ゲート間の容量は、チップ毎、又はワード線毎に大きなばらつきを有しているため、適正な補正値を定めることが困難であった。   For this reason, for example, when reading data of the first memory cell transistor, the threshold voltage of the second memory cell adjacent to the first memory cell and written after the first memory cell is detected, and the detected threshold value is detected. There has been proposed a method of reading the data of the first memory cell by adding a correction value corresponding to the voltage to the read voltage when reading the first memory cell (see, for example, Patent Document 1). However, since the capacitance between the floating gates of adjacent cells has a large variation for each chip or for each word line, it is difficult to determine an appropriate correction value.

また、メモリセルの閾値電圧のばらつきを抑制するため、プログラム電圧を増加し、メモリセルの閾値電圧の設定範囲自体を拡大することが検討されている。しかし、メモリセルの浮遊ゲートとワード線との間に生じる絶縁膜のリーク電流などの要因により、プログラム電圧を増加しただけでは、メモリセルの閾値電圧が増加せず、閾値電圧の設定範囲を拡大することが困難な状況となっている。このため、他の方法で多値ＮＡＮＤ型フラッシュメモリの閾値電圧の設定範囲を拡大することが望まれている。   In addition, in order to suppress variation in the threshold voltage of the memory cell, it has been considered to increase the program voltage and expand the setting range itself of the threshold voltage of the memory cell. However, the threshold voltage of the memory cell does not increase just by increasing the program voltage due to factors such as the leakage current of the insulating film generated between the floating gate of the memory cell and the word line, and the threshold voltage setting range is expanded. It is a difficult situation to do. For this reason, it is desired to expand the setting range of the threshold voltage of the multi-level NAND flash memory by another method.

特開２００４−３２６８６６号公報JP 2004-326866 A

本発明は、読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置およびその制御方法を提供するものである。   The present invention provides a nonvolatile semiconductor memory device and a control method therefor capable of expanding the threshold voltage setting range of the memory cell by substantially increasing the threshold voltage of the memory cell after programming at the time of reading. Is.

本発明の不揮発性半導体記憶装置の第１の態様は、電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加する制御回路とを具備することを特徴とする。   According to a first aspect of the nonvolatile semiconductor memory device of the present invention, n (n is a natural number of 3 or more) memory cell transistors connected to each other in series, each having a charge storage layer and a control gate; A first select gate transistor connected between one end of the memory cell transistor and the source line, and a second select gate transistor connected between the other end of the n memory cell transistors and the bit line. And when reading data, a first voltage is applied to a control gate of the selected first memory cell transistor in the NAND string, and the selected first memory cell transistor A second voltage different from the first voltage is applied to a second memory cell transistor adjacent to the first select gate transistor side, and the selected first memory And a control circuit for applying a third voltage different from the first and second voltages to a third memory cell transistor adjacent to the second select gate transistor side of the cell transistor. .

本発明の不揮発性半導体記憶装置の第２の態様は、電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加する制御回路とを具備することを特徴とする。     According to a second aspect of the nonvolatile semiconductor memory device of the present invention, there are n (n is a natural number of 4 or more) memory cell transistors connected in series with each other, and the n number of memory cell transistors. A first select gate transistor connected between one end of the memory cell transistor and the source line, and a second select gate transistor connected between the other end of the n memory cell transistors and the bit line. And when reading data, a first voltage is applied to a control gate of the selected first memory cell transistor in the NAND string, and the selected first memory cell transistor A second voltage different from the first voltage is applied to an adjacent second memory cell transistor adjacent to the second select gate transistor side, and the selected second A third voltage different from the first and second voltages is applied to an adjacent third memory cell transistor adjacent to the first select gate transistor side of the memory cell transistor, and the first, second And a control circuit that applies a fourth voltage different from the first, second, and third voltages to memory cell transistors other than the third memory cell transistor.

本発明の不揮発性半導体記憶装置の第３の態様は、電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加する制御回路とを具備することを特徴とする。     According to a third aspect of the nonvolatile semiconductor memory device of the present invention, there are n (n is a natural number of 4 or more) memory cell transistors connected in series with each other, and the n number of memory cell transistors. A first select gate transistor connected between one end of the memory cell transistor and the source line, and a second select gate transistor connected between the other end of the n memory cell transistors and the bit line. And when reading data, a first voltage is applied to a control gate of the selected first memory cell transistor in the NAND string, and the selected first memory cell transistor A second voltage different from the first voltage is applied to an adjacent second memory cell transistor adjacent to the second select gate transistor side, and the selected second A third voltage different from the first and second voltages is applied to an adjacent third memory cell transistor adjacent to the first select gate transistor side of the memory cell transistor, and the first memory cell A fourth voltage different from the first, second, and third voltages is applied to a memory cell transistor located between the transistor and the second select gate transistor, and the second memory cell transistor and the second memory cell transistor And a control circuit that applies a fifth voltage different from the first, second, third, and fourth voltages to the memory cell transistor positioned between the one select gate transistors.

本発明の不揮発性半導体記憶装置の制御方法の第１の態様は、ソース線とビット線との間で互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行うシーケンシャルプログラムの前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加することを特徴とする。   According to a first aspect of the method for controlling a nonvolatile semiconductor memory device of the present invention, n (n is a natural number of 3 or more) memory cell transistors connected in series between a source line and a bit line, Select at the time of reading the data of a sequential program that performs programming by alternately repeating the writing of data and the reading of written data sequentially from the memory cell transistor on the source line side toward the memory cell transistor on the bit line side The first voltage is applied to the control gate of the selected first memory cell transistor, and the first voltage is applied to the second memory cell transistor adjacent to the bit line side of the selected first memory cell transistor. And applying a second voltage different from that of the source line of the selected first memory cell transistor And applying a different third voltage and the third of the in memory cell transistors first and second voltage adjacent to.

本発明の不揮発性半導体記憶装置の制御方法の第２の態様は、ソース線とビット線との間で互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行うシーケンシャルプログラムの前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加することを特徴とする。   According to a second aspect of the control method of the nonvolatile semiconductor memory device of the present invention, n (n is a natural number of 3 or more) memory cell transistors connected in series between the source line and the bit line, Select at the time of reading the data of a sequential program that performs programming by alternately repeating the writing of data and the reading of written data sequentially from the memory cell transistor on the source line side toward the memory cell transistor on the bit line side The first voltage is applied to the control gate of the selected first memory cell transistor, and the first voltage is applied to the second memory cell transistor adjacent to the bit line side of the selected first memory cell transistor. And applying a second voltage different from that of the source line of the selected first memory cell transistor A third voltage different from the first and second voltages is applied to a third memory cell transistor adjacent to the first memory cell transistor, and the memory cell transistors other than the first, second, and third memory cell transistors are A fourth voltage different from the first, second, and third voltages is applied.

本発明の不揮発性半導体記憶装置の制御方法の第３の態様は、ソース線とビット線との間で互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加することを特徴とする。   According to a third aspect of the control method of the nonvolatile semiconductor memory device of the present invention, n (n is a natural number of 4 or more) memory cell transistors connected in series between the source line and the bit line, In a method for controlling a nonvolatile semiconductor memory device, in which programming is performed by alternately repeating writing of data and reading of written data sequentially from the memory cell transistor on the source line side toward the memory cell transistor on the bit line side, When data is read, a first voltage is applied to the control gate of the selected first memory cell transistor in the NAND string, and the second selection gate transistor side of the selected first memory cell transistor A second voltage different from the first voltage is applied to an adjacent second memory cell transistor adjacent to Applying a third voltage different from the first and second voltages to an adjacent third memory cell transistor adjacent to the first select gate transistor side of the selected first memory cell transistor; A fourth voltage different from the first, second and third voltages is applied to the memory cell transistor located between the first memory cell transistor and the second select gate transistor, and the second voltage A fifth voltage different from the first, second, third, and fourth voltages is applied to a memory cell transistor located between the memory cell transistor and the first select gate transistor.

本発明によれば、データの読み出し時にメモリセルの閾値電圧を実質的に増加させ、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置およびその制御方法を提供できる。   According to the present invention, it is possible to provide a nonvolatile semiconductor memory device and a control method therefor that can substantially increase the threshold voltage of the memory cell when reading data and expand the setting range of the threshold voltage of the memory cell.

本実施形態が適用される不揮発性半導体記憶装置を示す構成図The block diagram which shows the non-volatile semiconductor memory device to which this embodiment is applied 図１の一部を示す回路図Circuit diagram showing a part of FIG. 本実施形態に係るＮＡＮＤ列の断面構造を示す図The figure which shows the cross-section of the NAND row which concerns on this embodiment 本実施形態に係るシーケンシャルプログラムの読出し動作を示す図The figure which shows the read-out operation | movement of the sequential program based on this embodiment

以下、本発明の実施の形態について、図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、例えばメモリセルトランジスタ（以下、メモリセルと称する）に４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。   FIG. 1 shows a configuration of a NAND flash memory that stores, for example, four values (two bits) in a memory cell transistor (hereinafter referred to as a memory cell).

メモリセルアレイ１は、カラム（列）方向に延出する複数のビット線と、ロウ（行）方向に延出する複数のワード線と、同じくロウ方向に延出する共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。   The memory cell array 1 includes a plurality of bit lines extending in the column direction, a plurality of word lines extending in the row direction, and a common source line that also extends in the row direction. Memory cells made of cells and capable of electrically rewriting data are arranged in a matrix. A bit control circuit 2 and a word line control circuit 6 for controlling bit lines are connected to the memory cell array 1.

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出し、またビット線を介してメモリセルアレイ１中のメモリセルの状態を検出し、またビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２は、後述する複数のデータ記憶回路を含み、各データ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。   The bit line control circuit 2 reads the data of the memory cells in the memory cell array 1 through the bit lines, detects the state of the memory cells in the memory cell array 1 through the bit lines, and also stores the memory through the bit lines. A write control voltage is applied to the memory cells in the cell array 1 to write to the memory cells. A column decoder 3 and a data input / output buffer 4 are connected to the bit line control circuit 2. The bit line control circuit 2 includes a plurality of data storage circuits described later, and each data storage circuit is selected by the column decoder 3. Data of the memory cell read to the data storage circuit is output to the outside from the data input / output terminal 5 via the data input / output buffer 4. The data input / output terminal 5 is connected to a host (not shown) outside the memory chip. The host is constituted by a microcomputer, for example, and receives data output from the data input / output terminal 5. Further, the host outputs various commands CMD, addresses ADD, and data DT for controlling the operation of the NAND flash memory. Write data input from the host to the data input / output terminal 5 is supplied to the data storage circuit selected by the column decoder 3 via the data input / output buffer 4, and the command and address are supplied to the control signal and control voltage generation circuit 7. To be supplied.

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。   The word line control circuit 6 is connected to the memory cell array 1. The word line control circuit 6 selects a word line in the memory cell array 1 and applies a voltage necessary for reading, writing or erasing to the selected word line.

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続される。これらメモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４及びワード線制御回路６は、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は制御信号入力端子８に接続される。これら制御信号及び制御電圧発生回路７は、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。すなわち、制御信号及び制御電圧発生回路７は、データの書き込み動作、書き込みベリファイ動作、消去動作、読み出し動作において、必要な電圧を発生し、ワード線等に供給する。   The memory cell array 1, bit line control circuit 2, column decoder 3, data input / output buffer 4 and word line control circuit 6 are connected to a control signal and control voltage generation circuit 7. These memory cell array 1, bit line control circuit 2, column decoder 3, data input / output buffer 4 and word line control circuit 6 are controlled by this control signal and control voltage generation circuit 7. The control signal and control voltage generation circuit 7 is connected to the control signal input terminal 8. The control signal and control voltage generation circuit 7 is supplied with control signals ALE (address latch enable), CLE (command latch enable), and WE (write enable) input from the host via the control signal input terminal 8. Controlled by. That is, the control signal and control voltage generation circuit 7 generates a necessary voltage in the data write operation, write verify operation, erase operation, and read operation, and supplies it to the word line or the like.

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。   The bit line control circuit 2, column decoder 3, word line control circuit 6, control signal and control voltage generation circuit 7 constitute a write circuit and a read circuit.

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤ列は、選択ゲートトランジスタ（以下、選択ゲートと称する）Ｓ１と、選択ゲートＳ２と、これら選択ゲートＳ１、Ｓ２の間に配置され、ソース、ドレイン領域としてのｎ型拡散層が直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣとにより構成されている。選択ゲートＳ２はビット線ＢＬ０〜ＢＬｎ−１に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。   FIG. 2 shows an example of the configuration of the memory cell array 1 and the bit line control circuit 2 shown in FIG. A plurality of NAND cells are arranged in the memory cell array 1. One NAND string is arranged between a selection gate transistor (hereinafter referred to as a selection gate) S1, a selection gate S2, and these selection gates S1 and S2, and n-type diffusion layers as source and drain regions are connected in series. For example, the memory cell MC is composed of 64 EEPROMs. The selection gate S2 is connected to the bit lines BL0 to BLn-1, and the selection gate S1 is connected to the source line SRC. The control gates of the memory cells MC arranged in each row are commonly connected to the word lines WL0 to WL63. The selection gate S2 is commonly connected to the select line SGD, and the selection gate S1 is commonly connected to the select line SGS.

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０は、ビット線ＢＬ０〜ＢＬｎ−１に接続されている。   The bit line control circuit 2 has a plurality of data storage circuits 10. Each data storage circuit 10 is connected to bit lines BL0 to BLn-1.

メモリセルアレイ１は、図２中の実線で示すブロックを複数含んでいる。各ブロックは複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。   The memory cell array 1 includes a plurality of blocks indicated by solid lines in FIG. Each block is composed of a plurality of NAND cells. For example, data is erased in units of blocks.

また、１つのワード線に接続された複数のメモリセル、すなわち破線で囲まれた範囲のメモリセルはページを構成する。図２の例の場合、２ページにより構成されている。ページはアドレスにより選択され、ページ毎にデータが書き込まれ、また読み出される。   A plurality of memory cells connected to one word line, that is, memory cells in a range surrounded by a broken line constitute a page. In the case of the example shown in FIG. A page is selected by an address, and data is written and read out for each page.

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されているビット線ＢＬ０〜ＢＬｎ−１は、外部より供給されるアドレス信号ＹＡ０〜ＹＡｎ−１により選択される。   In the read operation, program verify operation, and program operation, the bit lines BL0 to BLn-1 connected to the data storage circuit 10 are selected by address signals YA0 to YAn-1 supplied from the outside.

図３は、カラム方向における１つのＮＡＮＤ列の断面構造を示している。   FIG. 3 shows a cross-sectional structure of one NAND row in the column direction.

Ｐウエル（Ｐ−ｗｅｌｌ）から構成される半導体基板１１上に選択ゲートＳ１のゲート電極１３、選択ゲートＳ２のゲート電極１５が設けられ、これらゲート電極１３、１５の間に複数（例えば６４個）のメモリセルＭＣのゲート電極１７が設けられている。選択ゲートＳ１のゲート電極１３は、半導体基板１１の表層に形成されたｎ型拡散層１９を介してソース線ＳＲＣに接続されている。選択ゲートＳ２のゲート電極１５は、半導体基板１１の表層に形成されたｎ型拡散層１９を介してビット線ＢＬに接続されている。各メモリセルＭＣのゲート電極１７は、電荷蓄積層である浮遊ゲート電極１７−１とこの浮遊ゲート電極１７−１上に形成された制御ゲート電極１７−２から構成されている。これらメモリセルＭＣは、半導体基板１１の表層に形成されたｎ型拡散層１９を介して直列接続されている。また、複数のメモリセルＭＣのうち、一方の端部に位置するメモリセルＭＣ（０）は半導体基板１１の表層に形成されたｎ型拡散層１９を介して選択ゲートＳ１に接続されている。さらに、複数のメモリセルＭＣのうち、他方の端部に位置するメモリセルＭＣ（６３）は半導体基板１１の表層に形成されたｎ型拡散層１９を介して選択ゲートＳ２に接続されている。各メモリセルＭＣの制御ゲート電極１７−２はそれぞれワード線を構成する。   A gate electrode 13 of the selection gate S1 and a gate electrode 15 of the selection gate S2 are provided on a semiconductor substrate 11 composed of a P-well, and a plurality of (for example, 64) gate electrodes 13 and 15 are provided. The gate electrode 17 of the memory cell MC is provided. The gate electrode 13 of the selection gate S1 is connected to the source line SRC via an n-type diffusion layer 19 formed in the surface layer of the semiconductor substrate 11. The gate electrode 15 of the selection gate S2 is connected to the bit line BL via an n-type diffusion layer 19 formed in the surface layer of the semiconductor substrate 11. The gate electrode 17 of each memory cell MC includes a floating gate electrode 17-1 that is a charge storage layer and a control gate electrode 17-2 formed on the floating gate electrode 17-1. These memory cells MC are connected in series via an n-type diffusion layer 19 formed in the surface layer of the semiconductor substrate 11. In addition, among the plurality of memory cells MC, the memory cell MC (0) located at one end is connected to the selection gate S1 through the n-type diffusion layer 19 formed in the surface layer of the semiconductor substrate 11. Further, among the plurality of memory cells MC, the memory cell MC (63) located at the other end is connected to the selection gate S2 via the n-type diffusion layer 19 formed in the surface layer of the semiconductor substrate 11. The control gate electrode 17-2 of each memory cell MC constitutes a word line.

次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。   Next, the operation of the NAND flash memory having the above configuration will be described.

先ず、ＮＡＮＤ型フラッシュメモリにおいては、プログラム動作に先立ち、各メモリセルＭＣの浮遊ゲート電極ＦＧ（０）〜ＦＧ（６３）の閾値電圧を「データ消去状態」を示す値に設定する。「データ消去状態」を示す閾値電圧とは、浮遊ゲート電極ＦＧ（０）〜ＦＧ（６３）に設定される複数の閾値電圧のうち、最も低い閾値電圧であり、本実施形態においては例えば−２Ｖとする。   First, in the NAND flash memory, prior to the program operation, the threshold voltages of the floating gate electrodes FG (0) to FG (63) of each memory cell MC are set to values indicating “data erase state”. The threshold voltage indicating the “data erased state” is the lowest threshold voltage among the plurality of threshold voltages set to the floating gate electrodes FG (0) to FG (63). In the present embodiment, for example, −2V And

シーケンシャルプログラム方式において、メモリセルＭＣへのデータの書き込みは、最もソース線ＳＲＣ側に位置する、すなわち選択ゲートＳ１に最も近いメモリセルＭＣ（０）から、ビット線ＢＬ側、すなわち選択ゲートＳ２側に向かって順次行われる。したがって、メモリセルＭＣ（ｋ）が書き込み対象として選択された場合、選択メモリセルＭＣ（ｋ）より選択ゲートＳ１側の非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−１）はプログラム済みであり、その浮遊ゲート電極ＦＧ（０）〜ＦＧ（ｋ＋１）には「データ消去状態」を示す最も低い閾値電圧以上の閾値電圧に設定されている。本実施形態においては、プログラム済みの浮遊ゲート電極ＦＧの最大閾値電圧は６Ｖとし、浮遊ゲート電極ＦＧ（０）〜ＦＧ（ｋ−１）の閾値電圧は、−２Ｖから６Ｖまでの間の複数の値に設定されているものとする。   In the sequential program method, data is written to the memory cell MC from the memory cell MC (0) closest to the source line SRC, that is, closest to the selection gate S1, to the bit line BL, that is, the selection gate S2. It is done sequentially. Therefore, when the memory cell MC (k) is selected as a write target, the non-selected memory cells MC (0) to MC (k−1) on the selection gate S1 side from the selected memory cell MC (k) are programmed. The floating gate electrodes FG (0) to FG (k + 1) are set to a threshold voltage equal to or higher than the lowest threshold voltage indicating the “data erased state”. In the present embodiment, the maximum threshold voltage of the programmed floating gate electrode FG is 6V, and the threshold voltages of the floating gate electrodes FG (0) to FG (k−1) are a plurality of threshold voltages between −2V to 6V. It is assumed that the value is set.

また、選択メモリセルＭＣ（ｋ）より選択ゲートＳ２側の非選択メモリセルＭＣ（ｋ＋１）〜ＭＣ（６３）についてはまだプログラムが行われていないことから、その浮遊ゲート電極ＦＧ（ｋ＋１）〜ＦＧ（６３）の閾値電圧は「データ消去状態」を示す−２Ｖのままである。   Further, since the unselected memory cells MC (k + 1) to MC (63) on the selection gate S2 side from the selected memory cell MC (k) are not yet programmed, the floating gate electrodes FG (k + 1) to FG The threshold voltage of (63) remains at −2V indicating “data erase state”.

選択メモリセルＭＣ（ｋ）のプログラム時、選択メモリセルＭＣ（ｋ）の制御ゲート電極ＣＧ（ｋ）にプログラム電圧Ｖｐｇｍが供給され、それ以外の非選択メモリセルの制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−１）、ＣＧ（ｋ＋１）〜ＣＧ（６３）にプログラム電圧Ｖｐｇｍより低い中間電圧Ｖｐａｓｓが供給される。さらに、選択ゲートＳ１のゲート電極１３には電圧Ｖｓｇｓが、選択ゲートＳ２のゲート電極１５には電圧Ｖｓｇｄが供給される。このようにして、選択メモリセルＭＣ（ｋ）の閾値電圧が上昇される。   When the selected memory cell MC (k) is programmed, the program voltage Vpgm is supplied to the control gate electrode CG (k) of the selected memory cell MC (k), and the control gate electrodes CG (0) ˜ An intermediate voltage Vpass lower than the program voltage Vpgm is supplied to CG (k−1) and CG (k + 1) to CG (63). Further, the voltage Vsgs is supplied to the gate electrode 13 of the selection gate S1, and the voltage Vsgd is supplied to the gate electrode 15 of the selection gate S2. In this way, the threshold voltage of the selected memory cell MC (k) is raised.

シーケンシャルプログラム方式においては、その後、選択メモリセルＭＣ（ｋ）の閾値電圧が所定の電圧に達したかどうかがベリファイされる。この結果、選択メモリセルＭＣ（ｋ）の閾値電圧が所定の電圧に達していない場合、選択メモリセルＭＣ（ｋ）に設定される閾値電圧が所定の多値の閾値電圧となるまで、プログラム動作およびベリファイ動作が繰り返し行われる。   In the sequential program method, thereafter, it is verified whether or not the threshold voltage of the selected memory cell MC (k) has reached a predetermined voltage. As a result, when the threshold voltage of the selected memory cell MC (k) does not reach the predetermined voltage, the program operation is performed until the threshold voltage set in the selected memory cell MC (k) becomes a predetermined multivalued threshold voltage. And the verify operation is repeated.

図４は、シーケンシャルプログラム方式によるメモリセルＭＣへの書き込み中のベリファイ動作における、選択ＮＡＮＤ列の電位の関係を示している。   FIG. 4 shows the potential relationship of the selected NAND string in the verify operation during writing to the memory cell MC by the sequential program method.

このベリファイ動作におけるデータ読み出し時、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧Ｖthfと選択メモリセルＭＣ（ｋ）の真の閾値電圧Ｖthとの関係は、以下の式によって表される。   At the time of data reading in this verify operation, the relationship between the apparent threshold voltage Vthf of the selected memory cell MC (k) and the true threshold voltage Vth of the selected memory cell MC (k) is expressed by the following equation.

Ｖthf＝Ｖth＋（（Ｖread−Ｖread1）＋（Ｖread−Ｖread2））×Ｃr2／Ｃｒ
ここで、Ｖread1は選択メモリセルＭＣ（ｋ）の選択ゲートＳ１側（ソース線ＳＲＣ側）に隣接する非選択メモリセルＭＣ（ｋ−１）の制御ゲート電極ＧＣ（ｋ−１）に印加される電圧、Ｖread2は選択メモリセルＭＣ（ｋ）の選択ゲートＳ２側（ビット線ＢＬ側）に隣接する非選択メモリセルＭＣ（ｋ＋１）の制御ゲート電極ＧＣ（ｋ＋１）に印加される電圧、Ｖreadはその他の非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−２）、ＭＣ（ｋ＋２）〜ＭＣ（６３）の制御ゲート電極ＧＣ（０）〜ＧＣ（ｋ−２）、ＧＣ（ｋ＋２）〜ＧＣ（６３）に印加される電圧、Ｃｒは選択メモリセルＭＣ（ｋ）の制御ゲート電極電圧の増減に対する選択メモリセルＭＣ（ｋ）の浮遊ゲート電極電圧の増減を表すカップリング比、Ｃｒ2は隣接メモリセルＭＣ（ｋ−１）、ＭＣ（ｋ＋１）の制御ゲート電極電圧の増減に対する選択メモリセルＭＣ（ｋ）の浮遊ゲート電極電圧の増減を表すカップリング比である。 Vthf = Vth + ((Vread−Vread1) + (Vread−Vread2)) × Cr2 / Cr
Here, Vread1 is applied to the control gate electrode GC (k-1) of the unselected memory cell MC (k-1) adjacent to the selected gate S1 side (source line SRC side) of the selected memory cell MC (k). Vread2 is a voltage applied to the control gate electrode GC (k + 1) of the non-selected memory cell MC (k + 1) adjacent to the selected gate S2 side (bit line BL side) of the selected memory cell MC (k), and Vread is other Control gate electrodes GC (0) -GC (k-2), GC (k + 2) -GC (63) of the unselected memory cells MC (0) -MC (k-2), MC (k + 2) -MC (63). ), Cr is a coupling ratio indicating increase / decrease of the floating gate electrode voltage of the selected memory cell MC (k) with respect to increase / decrease of the control gate electrode voltage of the selected memory cell MC (k), and Cr2 is adjacent memory cell MC (K-1 A coupling ratio that represents the increase or decrease of the floating gate electrode voltage of the MC (k + 1) the selected memory cell MC for the increase or decrease of the control gate electrode voltage of (k).

すなわち、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧Ｖthfは、隣接する制御ゲート電極ＧＣ（ｋ−１）に印加される電圧Ｖread1および隣接する制御ゲート電極ＧＣ（ｋ＋１）に印加される電圧Ｖread2を下げるほど上昇することがわかる。   That is, the apparent threshold voltage Vthf of the selected memory cell MC (k) is the voltage Vread1 applied to the adjacent control gate electrode GC (k−1) and the voltage applied to the adjacent control gate electrode GC (k + 1). It turns out that it rises as Vread2 is lowered.

選択メモリセルＭＣ（ｋ）のデータを読み出すためには、選択メモリセルＭＣ（ｋ）以外の非選択メモリセルをオン状態にし、選択メモリセルＭＣ（ｋ）の制御ゲート電極ＧＣ（ｋ）に所定の読出しレベル電圧Ｖｒを印加する。上述のとおり、シーケンシャルプログラム方式におけるベリファイ動作におけるデータ読み出し時、選択メモリセルＭＣ（ｋ）より選択ゲートＳ１側の非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−１）の浮遊ゲート電極ＦＧ（０）〜ＦＧ（ｋ−１）は、最も低い閾値電圧（＝−２Ｖ）から最大閾値電圧（＝６Ｖ）までの間に設定されているため、最大閾値電圧より高い電圧を制御ゲート電極ＧＣ（０）〜ＧＣ（ｋ−１）に印加する必要がある。選択ゲートＳ１側に対し、選択メモリセルＭＣ（ｋ）より選択ゲートＳ２側の非選択メモリセルＭＣ（ｋ＋１）〜ＭＣ（６３）の浮遊ゲート電極ＦＧ（ｋ＋１）〜ＦＧ（６３）は、「データ消去状態」を示す電圧（＝−２Ｖ）のままであり、制御ゲート電極ＧＣ（ｋ＋１）〜ＧＣ（６３）に印加する電圧は、選択ゲートＳ１側よりも低い電圧でもオン状態にすることが可能である。   In order to read data from the selected memory cell MC (k), non-selected memory cells other than the selected memory cell MC (k) are turned on, and a predetermined value is applied to the control gate electrode GC (k) of the selected memory cell MC (k). The read level voltage Vr is applied. As described above, when data is read in the verify operation in the sequential program method, the floating gate electrodes FG (0) of the non-selected memory cells MC (0) to MC (k−1) on the selection gate S1 side from the selected memory cell MC (k). ) To FG (k−1) are set between the lowest threshold voltage (= −2 V) and the maximum threshold voltage (= 6 V), and therefore the control gate electrode GC (0 ) To GC (k-1). The floating gate electrodes FG (k + 1) to FG (63) of the non-selected memory cells MC (k + 1) to MC (63) on the side of the selection gate S2 from the selection memory cell MC (k) with respect to the selection gate S1 side are “data The voltage indicating the “erased state” (= −2V) remains unchanged, and the voltage applied to the control gate electrodes GC (k + 1) to GC (63) can be turned on even when the voltage is lower than the selection gate S1 side. It is.

本実施形態においては、非選択メモリセルをオン状態にするするため、制御信号及び制御電圧発生回路７は非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−２）、ＭＣ（ｋ＋２）〜ＭＣ（６３）の各制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−２）、ＣＧ（ｋ＋２）〜ＣＧ（６３）に、非選択メモリセルが確実にオン状態となる電圧Ｖreadを印加する。本実施形態において、電圧Ｖreadは例えば８Ｖとする。さらに、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧を上昇させるために、制御信号及び制御電圧発生回路７は、選択メモリセルＭＣ（ｋ）より選択ゲートＳ１側に隣接する非選択メモリセルＭＣ（ｋ−１）の制御ゲート電極ＧＣ（ｋ−１）に、電圧Ｖread（＝８Ｖ）より低く最大閾値電圧（＝６Ｖ）より高い電圧Ｖread1を印加する。本実施形態において、電圧Ｖread1は例えば７．５Ｖとする。さらに、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧を上昇させるために、制御信号及び制御電圧発生回路７は、選択ゲートＳ２側に隣接する非選択メモリセルＭＣ（ｋ＋１）の制御ゲート電極ＧＣ（ｋ＋１）に、電圧Ｖread（＝８Ｖ）よりも低くデータ消去を示す電圧（＝−２Ｖ）より高い電圧Ｖread2を印加する。本実施形態において、電圧Ｖread2は例えば２．５Ｖとする。さらに、制御信号及び制御電圧発生回路７は、選択メモリセルＭＣ（ｋ）の制御ゲート電極ＧＣ（ｋ）に所定の読出しレベル電圧Ｖｒを印加し、選択メモリセルＭＣ（ｋ）の閾値電圧が所定の値に達したかが検証される。   In the present embodiment, the control signal and control voltage generation circuit 7 sets the non-selected memory cells MC (0) to MC (k−2), MC (k + 2) to MC ( 63) A voltage Vread that ensures that the non-selected memory cells are turned on is applied to the control gate electrodes CG (0) to CG (k-2) and CG (k + 2) to CG (63). In the present embodiment, the voltage Vread is, for example, 8V. Further, in order to increase the apparent threshold voltage of the selected memory cell MC (k), the control signal and control voltage generation circuit 7 is connected to the unselected memory cell adjacent to the selected gate S1 from the selected memory cell MC (k). A voltage Vread1 lower than the voltage Vread (= 8V) and higher than the maximum threshold voltage (= 6V) is applied to the control gate electrode GC (k-1) of MC (k-1). In the present embodiment, the voltage Vread1 is, for example, 7.5V. Further, in order to increase the apparent threshold voltage of the selected memory cell MC (k), the control signal and control voltage generation circuit 7 controls the control gate electrode of the non-selected memory cell MC (k + 1) adjacent to the selection gate S2 side. A voltage Vread2 lower than the voltage Vread (= 8V) and higher than the voltage (= −2V) indicating data erasure is applied to GC (k + 1). In the present embodiment, the voltage Vread2 is 2.5 V, for example. Further, the control signal and control voltage generation circuit 7 applies a predetermined read level voltage Vr to the control gate electrode GC (k) of the selected memory cell MC (k), and the threshold voltage of the selected memory cell MC (k) is predetermined. It is verified whether the value of is reached.

このように、シーケンシャルプログラム方式におけるベリファイ動作におけるデータ読み出し時、選択メモリセルＭＣ（ｋ）の選択ゲートＳ２側に隣接する非選択メモリセルＭＣ（ｋ＋１）の制御ゲート電極ＧＣ（ｋ＋１）に印加される電圧Ｖread1を、選択メモリセルＭＣ（ｋ）に隣接していない非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−２）、ＭＣ（ｋ＋２）〜ＭＣ（６３）の各制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−２）、ＣＧ（ｋ＋２）〜ＣＧ（６３）に印加される電圧Ｖreadより低く設定することによって、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧が上昇する。この結果、プログラム電圧を増加することなくメモリセルの閾値電圧の設定範囲を実質的に拡大することが可能となる。   As described above, when data is read in the verify operation in the sequential program method, the data is applied to the control gate electrode GC (k + 1) of the non-selected memory cell MC (k + 1) adjacent to the selection gate S2 side of the selected memory cell MC (k). The voltage Vread1 is applied to each control gate electrode CG (0) of unselected memory cells MC (0) to MC (k-2), MC (k + 2) to MC (63) that are not adjacent to the selected memory cell MC (k). The apparent threshold voltage of the selected memory cell MC (k) is increased by setting it lower than the voltage Vread applied to .about.CG (k-2) and CG (k + 2) .about.CG (63). As a result, the setting range of the threshold voltage of the memory cell can be substantially expanded without increasing the program voltage.

また、選択メモリセルＭＣ（ｋ）の閾値を、消去状態を示す閾値電圧（＝−２Ｖ）より大きい負の閾値電圧（例えば−１Ｖ）にプログラムする必要があった場合に、上述の制御方法により選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧を上昇させることにより、制御信号及び制御電圧発生回路７が選択メモリセルＭＣ（ｋ）の制御ゲート電極ＧＣ（ｋ）に印加する読出しレベル電圧Ｖｒを０Ｖ以上の電圧にすることが可能となり、制御ゲート電極に印加する電圧範囲を０Ｖ以上に限定して、読出し用の負電圧を生成するための特別な工夫が必要なくなる。   Further, when it is necessary to program the threshold value of the selected memory cell MC (k) to a negative threshold voltage (for example, -1 V) higher than the threshold voltage (= -2 V) indicating the erased state, the above control method is used. By increasing the apparent threshold voltage of the selected memory cell MC (k), the read signal voltage Vr that the control signal and control voltage generation circuit 7 applies to the control gate electrode GC (k) of the selected memory cell MC (k). Can be set to 0 V or higher, and the voltage range applied to the control gate electrode is limited to 0 V or higher, and no special device is required for generating a negative voltage for reading.

なお、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧の上昇における電圧Ｖread1の寄与率は小さいため、必ずしも電圧Ｖread1を電圧Ｖreadよりも低くする必要はなく、電圧Ｖread1は電圧Ｖreadと同じに設定しても良い。また、ビット線側の非選択セルの制御ゲート電極ＣＧ（ｋ＋２）〜ＣＧ（６３）に印加される電圧Ｖreadとソース線側の非選択セルの制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−２）に印加される電圧Ｖreadは異なっていても構わない。   Since the contribution ratio of the voltage Vread1 to the increase in the apparent threshold voltage of the selected memory cell MC (k) is small, the voltage Vread1 does not necessarily need to be lower than the voltage Vread, and the voltage Vread1 is set to be the same as the voltage Vread. You may do it. Further, the voltage Vread applied to the control gate electrodes CG (k + 2) to CG (63) of the non-selected cells on the bit line side and the control gate electrodes CG (0) to CG (k−2) of the non-selected cells on the source line side. ) May be different.

上記実施形態によれば、読出し対象としての選択メモリセルの選択ゲートＳ２側（ビット線側）に隣接する非選択メモリセルの制御ゲートに印加される電圧Ｖread2を、その他の非選択メモリセルの制御ゲートに印加される電圧Ｖreadより低く設定することにより、プログラム電圧を増加することなくメモリセルの閾値電圧の設定範囲を実質的に拡大することが可能となる。   According to the above embodiment, the voltage Vread2 applied to the control gate of the non-selected memory cell adjacent to the selection gate S2 side (bit line side) of the selected memory cell to be read is controlled by the other non-selected memory cells. By setting the voltage lower than the voltage Vread applied to the gate, the setting range of the threshold voltage of the memory cell can be substantially expanded without increasing the program voltage.

図面中、１はメモリセルアレイ、２はビット線制御回路、３はカラムデコーダ、４はデータ入出力バッファ、５はデータ入出力端子、６はワード線制御回路、７は制御信号及び制御電圧発生回路、８は制御信号入力端子、１０はデータ記憶回路、１１は半導体基板、Ｓ１、Ｓ２は選択ゲート、ＭＣはメモリセル、１３、１５、１７はゲート電極、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極である。   In the drawings, 1 is a memory cell array, 2 is a bit line control circuit, 3 is a column decoder, 4 is a data input / output buffer, 5 is a data input / output terminal, 6 is a word line control circuit, and 7 is a control signal and control voltage generation circuit. , 8 is a control signal input terminal, 10 is a data storage circuit, 11 is a semiconductor substrate, S1 and S2 are selection gates, MC is a memory cell, 13, 15 and 17 are gate electrodes, FG is a floating gate electrode, and CG is a control gate. Electrode.

Claims (8)

電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 N memory cell transistors having a charge storage layer and a control gate and connected in series to each other (n is a natural number of 3 or more), and connected between one end of the n memory cell transistors and a source line. A NAND string having a first select gate transistor and a second select gate transistor connected between the other end of the n memory cell transistors and a bit line;
At the time of reading data, a first voltage is applied to the control gate of the selected first memory cell transistor in the NAND string, and the first selection gate transistor side of the selected first memory cell transistor A second voltage different from the first voltage is applied to the second memory cell transistor adjacent to the third memory cell transistor, and the third memory cell transistor adjacent to the second selection gate transistor side of the selected first memory cell transistor is applied. And a control circuit that applies a third voltage different from the first and second voltages to the memory cell transistor. 電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 A memory cell transistor having a charge storage layer and a control gate and connected in series to each other (n is a natural number of 4 or more) is connected between one end of the n memory cell transistors and a source line. A NAND string having a first select gate transistor and a second select gate transistor connected between the other end of the n memory cell transistors and a bit line;
When data is read, a first voltage is applied to the control gate of the selected first memory cell transistor in the NAND string, and the second selection gate transistor side of the selected first memory cell transistor A second voltage different from the first voltage is applied to the adjacent second memory cell transistor adjacent to the first memory cell transistor, and the selected first memory cell transistor is adjacent to the first select gate transistor side. A third voltage different from the first and second voltages is applied to an adjacent third memory cell transistor, and the first memory cell transistor other than the first, second, and third memory cell transistors is subjected to the first voltage. And a control circuit that applies a fourth voltage different from the second and third voltages. 電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 A memory cell transistor having a charge storage layer and a control gate and connected in series to each other (n is a natural number of 4 or more) is connected between one end of the n memory cell transistors and a source line. A NAND string having a first select gate transistor and a second select gate transistor connected between the other end of the n memory cell transistors and a bit line;
When data is read, a first voltage is applied to the control gate of the selected first memory cell transistor in the NAND string, and the second selection gate transistor side of the selected first memory cell transistor A second voltage different from the first voltage is applied to the adjacent second memory cell transistor adjacent to the first memory cell transistor, and the selected first memory cell transistor is adjacent to the first select gate transistor side. A memory cell located between the first memory cell transistor and the second select gate transistor by applying a third voltage different from the first and second voltages to an adjacent third memory cell transistor A fourth voltage different from the first, second, and third voltages is applied to the transistor, and the second memory cell transistor and the first voltage And a control circuit that applies a fifth voltage different from the first, second, third, and fourth voltages to the memory cell transistor positioned between the select gate transistors. Storage device. 前記第２の電圧が前記第３の電圧より大きいことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。   The nonvolatile semiconductor memory device according to claim 1, wherein the second voltage is higher than the third voltage. ソース線とビット線との間で互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、
前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。 For n (n is a natural number of 3 or more) memory cell transistors connected in series between the source line and the bit line, the memory cell transistor on the bit line side from the memory cell transistor on the most source line side In a control method of a nonvolatile semiconductor memory device that performs programming by alternately repeating data writing and data reading sequentially toward the
At the time of reading the data, a first voltage is applied to the control gate of the selected first memory cell transistor, and the second memory cell adjacent to the bit line side of the selected first memory cell transistor A second voltage different from the first voltage is applied to the transistor, and the first and second memory cell transistors adjacent to the source line side of the selected first memory cell transistor are applied to the first and second memory cell transistors. A method for controlling a nonvolatile semiconductor memory device, wherein a third voltage different from a voltage is applied. ソース線とビット線との間で互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、
前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。 For n (n is a natural number of 4 or more) memory cell transistors connected in series between the source line and the bit line, the memory cell transistor on the bit line side from the memory cell transistor on the most source line side In a control method of a nonvolatile semiconductor memory device that performs programming by alternately repeating data writing and data reading sequentially toward the
At the time of reading the data, a first voltage is applied to the control gate of the selected first memory cell transistor, and the second memory cell adjacent to the bit line side of the selected first memory cell transistor A second voltage different from the first voltage is applied to the transistor, and the first and second memory cell transistors adjacent to the source line side of the selected first memory cell transistor are applied to the first and second memory cell transistors. A third voltage different from the voltage is applied, and a fourth voltage different from the first, second, and third voltages is applied to the memory cell transistors other than the first, second, and third memory cell transistors. A method for controlling a nonvolatile semiconductor memory device, comprising: applying the nonvolatile semiconductor memory device. ソース線とビット線との間で互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。 For n (n is a natural number of 4 or more) memory cell transistors connected in series between the source line and the bit line, the memory cell transistor on the bit line side from the memory cell transistor on the most source line side In a control method of a nonvolatile semiconductor memory device that performs programming by alternately repeating data writing and data reading sequentially toward the
When data is read, a first voltage is applied to the control gate of the selected first memory cell transistor in the NAND string, and the second selection gate transistor side of the selected first memory cell transistor A second voltage different from the first voltage is applied to the adjacent second memory cell transistor adjacent to the first memory cell transistor, and the selected first memory cell transistor is adjacent to the first select gate transistor side. A memory cell located between the first memory cell transistor and the second select gate transistor by applying a third voltage different from the first and second voltages to an adjacent third memory cell transistor A fourth voltage different from the first, second, and third voltages is applied to the transistor, and the second memory cell transistor and the first voltage The first in the memory cell transistor located between the-option gate transistors, second, third, control method of a nonvolatile semiconductor memory device characterized by applying different fifth voltage and the fourth voltage. 前記第２の電圧が前記第３の電圧より大きいことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。   The nonvolatile semiconductor memory device according to claim 1, wherein the second voltage is higher than the third voltage.
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US8711634B2 (en) 2010-12-28 2014-04-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same

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* Cited by examiner, † Cited by third party
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