以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下において本発明をNAND型フラッシュメモリに当てはめた場合について説明するが、本発明はNAND型フラッシュメモリに限るものではなく、その他の態様のメモリにも本発明を適用することができ、そのようなものも本発明の範囲に含まれる。
<1.第1の実施形態>
<1−1.全体構成>
図1は、本発明の第1の実施形態のNAND型フラッシュメモリの構成の概要を示すブロック図である。図1において、メモリセルアレイ10には、複数のNANDストリングが配設されている。NANDストリングは、図2に示すように、メモリセルM0、M1、…を直列接続し、その両端に選択トランジスタSGD及びSGSを接続して構成される。選択トランジスタSGDのドレインはビット線BLに接続され、選択トランジスタSGSのソースは共通ソース線ARVSSに接続される。各NANDストリングにおいて、水平方向に並ぶメモリセルM0、M1、…のゲートは、ワード線WL0、WL1、…に共通接続される。選択トランジスタSGDのゲートは、選択信号線SELDに接続される。選択トランジスタSGSのゲートは、選択信号線SELSに接続される。
図1において、コマンドデコーダ11には、アドレスラッチイネーブル信号ALE、リードイネーブル信号/RE、チップイネーブル信号/CE、ライトイネーブル信号/WE、ラッチイネーブル信号/CLE、入出力信号I/O等のコマンドが入力される。コマンドデコーダ11は、これらのコマンドをデコードして、メモリコントローラ12に出力する。メモリコントローラ12は、コマンドデコーダ11からの出力に応じて、各部の制御を行う。
アドレスラッチ及びコマンドジェネレータ13には、アドレスが取り込まれる。アドレスラッチ及びコマンドジェネレータ13に取り込まれたアドレスは、アドレスデコーダ14に送られると共に、コマンドデコーダ11に送られる。
アドレスデコーダ14は、入力されたアドレスをデコードして、メモリセルアレイ10上でアクセスするメモリセルを決定する。
WL/uWLレギュレータ15は、読み出し時の選択時及び非選択時のワード線電圧を発生するものであり、ワード線の数だけ設けられる。図1においてはワード線の数がn個(WL/uWLレギュレータ1〜WL/uWLレギュレータn)あるものとしてWL/uWLレギュレータ15は示されている。このワード線電圧は、垂直信号線VX0〜VXnを介して、メモリセルアレイ10のワード線WL0〜WLnに送られる。
センスアンプコントローラ16は、メモリセルアレイ10中のセンスアンプを制御する。
デコーダ及び読み出し判定回路17は、メモリセルアレイ10からデータを読み出す場合に、メモリセルアレイ10の読み出し信号からデータを判定する。このデータは、SRAM22やラッチ18を介し、I/Oバッファ19を介して出力される。なお、SRAM22はデータを格納し、ラッチ18はデータを一時保持する。SRAMやラッチ等のデータを格納又は一時保持する構成は、製品ごとに適宜変更可能である。
図1に示す本発明の第1の実施形態のNAND型フラッシュメモリでは、読み出し時のワード線電圧を設定するWL/uWLレギュレータ15が設けられる。WL/uWLレギュレータ15により、読み出し時に、非選択のワード線の電圧が所定の電圧VPPL(本実施形態では接地電圧Vss(0V))で固定され、選択時に、ワード線の電圧が所定の電圧VREAD(本実施形態では−3.5V)に下げられる。
コマンドデコーダ11からリードモード信号RDzが出力され、WL/uWLレギュレータ15がトリガされる。これにより、ワード線WL0〜WLnのうち、非選択のワード線の電圧がVPPL(接地電圧Vss(0V))で固定される。そして、メモリセルの選択時には、WL/uWLレギュレータ15により、選択に対応するメモリセルのワード線電圧のみがVREAD(−3.5V)に下げられ、非選択に対応するメモリセルのワード線電圧はVPPL(接地電圧Vss(0V))で固定されたままである。
このように、本発明の第1の実施形態では、読み出し時に、非選択のワード線の電圧を所定の電圧VPPL(接地電圧Vss(0V))で固定し、ワード線選択時に、選択ワード線の電圧のみを所定の電圧VREAD(−3.5V)に下げるようにしている。これにより、リードディスターブの影響を減少させることができる。また、本発明の第1の実施形態では、メモリの電源として供給される電源電圧Vcc(3V)を大きく超えるような高電圧が読み出し時に不要になる。このため、段数の多いチャージポンプ回路やブースターが不要になり、読み出し時の動作時間が短縮できると共に、エネルギー効率が改善し、消費電力の削減を図ることができる。
<1−2.各動作モードでのワード線電圧設定>
上述のように、本発明の第1の実施形態のNAND型フラッシュメモリでは、読み出し時に、非選択のワード線の電圧を所定の電圧VPPL(接地電圧Vss(0V))で固定し、ワード線選択時に、ワード線の電圧を所定の電圧VREAD(−3.5V)に下げるようにしている。これは、読み出し動作状態に入ったら、先ず、全てのワード線WL0〜WLnの電圧を非選択時のワード線の電圧VPPL(接地電圧Vss(0V))にし、そのワード線のメモリセルが選択されるときだけ、ワード線電圧を、選択時のワード線電圧VREAD(−3.5V)に下げる態様が一例として挙げられる。
また、NAND型フラッシュメモリは、読み出し状態の他、プログラムや消去等、様々なモード状態で使用される。この第1の実施形態では、読み出し状態が開始するときばかりでなく、各動作状態からレディ状態に遷移するときに、ワード線電圧を非選択時のワード線の電圧VPPL(接地電圧Vss(0V))で固定するようにしている。
図3は、本発明の第1の実施形態のNAND型フラッシュメモリの動作状態遷移図を示すものである。本発明の第1の実施形態のNAND型フラッシュメモリの動作状態としては、読み出し動作状態ST1、プログラム動作状態ST2、消去動作状態ST3、ブート/リセット動作状態ST4、スタンバイ動作状態ST5、その他の動作状態ST6がある。そして、各動作状態に遷移する間のレディ状態ST7がある。ここでレディ状態ST7とは、いずれかのコマンドが受付可能な状態となっている状態である。
図3において、矢印は、各種コマンド入力された後で、既に行き先の動作状態が決まっていることを示している。また各種の動作状態の後には、レディ状態ST7に戻ることも示されている。
また、図3において、PT1〜PT7は、全てのワード線WLの電圧を、非選択時のワード線の電圧VPPL(接地電圧Vss(0V))に設定するタイミングを示している。図3に示すように、本発明の第1の実施形態のNAND型フラッシュメモリでは、リードコマンドで読み出し動作が始まると、黒丸のタイミングPT1で選択ブロック内の非選択ワード線の電圧が非選択のワード線の電圧VPPLに設定される。また、読み出し動作状態ST1を含む全ての動作状態ST2〜ST6が終了してからレディ状態ST7に入るときに、レディ状態ST7に入る直前の黒丸のタイミングPT2〜PT7で、全てのワード線の電圧を非選択のワード線の電圧VPPL(接地電圧Vss(0V))に設定している。
なお、消去動作状態ST3やプログラム動作状態ST2等で、レディ状態ST7を経由しない動作が連続して行われる場合には、全てのワード線の電圧を非選択のワード線の電圧VPPL(接地電圧Vss(0V))に設定する処理は行わない。また、レディ状態ST7の動作が連続される場合は、いったん全てのワード線の電圧は、非選択のワード線の電圧VPPL(接地電圧Vss(0V))に戻される。
このように、本発明の第1の実施形態では、読み出し動作状態に入ったら、全てのワード線電圧を非選択時のワード線の電圧VPPL(接地電圧Vss(0V))で固定すると共に、各動作状態からレディ状態に遷移するときに、非選択のワード線の電圧を所定の電圧VPPL(接地電圧Vss(0V))で固定している。これにより、ベリファイ動作等の時間を短縮することができる。また、後述する本発明の第2の実施形態では、上記の電圧VPPLは、電源電圧Vccであり、例えば、フラッシュメモリの3V製品では、3Vとして説明する。なお、従来のNAND型フラッシュメモリでは、ブログラム動作や消去動作を終えた後に、放電動作を行うものもあるが、本発明の第1及び第2の実施形態では、「読み出し動作状態に入ったら、全てのワード線電圧を非選択時のワード線の電圧VPPLで固定する」こと、「各動作状態からレディ状態に遷移するときに、非選択のワード線の電圧を所定の電圧VPPLで固定する」ことにより、従来と異なる動作を行う。
<1−3.第1の実施形態でのメモリセルのスレッショルド値について>
次に、本発明の第1の実施形態のNAND型フラッシュメモリにおけるメモリセルのスレッショルド値について説明する。本発明の実施形態のNAND型フラッシュメモリでは、リードディスターブの影響を軽減すると共に、動作時間の短縮や消費電力の低減を図ることができるように、メモリセルのスレッショルド値を決定している。このようなメモリセルのスレッショルド値について、以下に説明する。
図2に示したように、NANDストリングは、メモリセルM0、M1、…を直列に接続し、その両端に選択トランジスタSGD及びSGSを接続して構成される。メモリセル(ストリング数)の数は、例えば32である。なお、図2では、電荷を格納し、データを記憶する領域を有するメモリセルの一例として、フローティングゲートを有するメモリセルが図示されている。
図4は、本発明の第1の実施形態のNAND型フラッシュメモリにおけるメモリセルM0、M1、…のスレッショルド値の分布を示すものである。図4に示す例では、メモリセルのスレッショルド値は、データ"1"のときには−6Vを中心にして分布し、データ"0"のときには−2.5Vを中心にして分布する。したがって、ワード線WL0、WL1、…に0Vを印加すれば、全てのメモリセルM0、M1、…はオンとなる。また、ワード線WL0、WL1、…に−3.5Vを印加すれば、メモリセルM0、M1、…がプログラムされていればオフとなり、メモリセルM0、M1、…がプログラムされていなければオンとなる。このため、この場合には、選択時のワード線の電圧VREADは−3.5V、非選択時のワード線の電圧VPPLは接地電圧Vss(0V)となる。
このように、本発明の第1の実施形態の場合には、メモリセルのスレッショルド値は0V以下になる。NOR型のメモリセルの場合には、データを0V以上に書き戻す必要があるが、NAND型のメモリセルの場合には、メモリセルのスレッショルド値を0V以下に設定しても問題はない。
ここで、本発明の第1の実施形態では、非選択のワード線の電圧は、接地電圧又は0Vとして説明しているが、この電圧は、図4から理解できるように、データ"0"のスレッショルド値より高い値であれば良く、0V近傍でも良く、+0.2Vから−0.2Vの範囲内でも良い。非選択のワード線の電圧は、データ"0"のスレッショルド値より高い値における適正な範囲で適宜変更可能である。また、選択時のワード線の電圧は、−3.5Vとして説明しているが、この電圧は、図4から理解できるように、データ"1"のスレッショルド値とデータ"0"のスレッショルド値との間の値であれば良く、−3.5V近傍でも良く、−3.3Vから−3.7Vの範囲内でも良い。これは、データ"0"のスレッショルド分布において、データ"0"のスレッショルド値の下側エッジの値(図4では−3V)を整形し、この値を例えば−2.5Vとすれば、選択時のワード線電圧は、−3.0Vとすることができることをも意味する。選択時のワード線の電圧は、データ"1"のスレッショルド値とデータ"0"のスレッショルド値との間の値における適正な範囲で適宜変更可能である。
また、フラッシュメモリ製品に即して、以下において本発明の第1の実施形態における電圧値とは違った非選択ワード線の電圧値および選択ワード線の電圧値について説明する。
フラッシュメモリの1.8V製品の場合、非選択時のワード線の電圧は、例えば1.8Vとすること想定される。フラッシュメモリの1.8V製品の非選択時のワード線の電圧は、データ"0"のスレッショルド値より高い値における適正な範囲で適宜変更可能である。フラッシュメモリの1.8V製品の非選択時のワード線の電圧の一例として、1.8V近傍、例えば+2.0Vから+1.6Vの範囲内の電圧が挙げられる。また、フラッシュメモリの1.8V製品の選択時のワード線の電圧は、例えば0Vまたは−1.2Vとすること想定される。すなわち、フラッシュメモリの1.8V製品の選択時のワード線の電圧は、データ"1"のスレッショルド値とデータ"0"のスレッショルド値との間の値における適正な範囲で適宜変更可能である。フラッシュメモリの1.8V製品の選択時のワード線の電圧の一例として、0Vまたは−1.2V近傍、例えば+0.2Vから−0.2Vの範囲内、または−1.0Vから−1.4Vの範囲内が挙げられる。フラッシュメモリの1.8V製品の場合も上記本発明の第1の実施形態の場合と同様に、データ"0"のスレッショルド分布において、データ"0"のスレッショルド値の下側エッジの値を整形すれば、選択時のワード線電圧は、さらに別の電圧とすることができる。その上でフラッシュメモリの1.8V製品の選択時のワード線の電圧は、データ"1"のスレッショルド値とデータ"0"のスレッショルド値との間の値における適正な範囲で適宜変更可能である。
また、上記のような非選択時のワード線の電圧、および選択時のワード線の電圧以外であっても、電源電圧の絶対値の1.5倍の範囲内の電圧の4.5Vから−4.5V(または、−3.0V)の範囲内の選定可能な範囲で非選択時のワード線の電圧、および選択時のワード線の電圧を設定する構成であってもよい。後述するように、電源電圧の絶対値の1.5倍の範囲内の電圧で読み出しが行えれば、チャージポンプ回路やブースター回路の段数は2段程度で実現でき、効率も80%程度となる。このため、動作速度の低下やエネルギー効率の低下には、殆どならないからである。
その中でも非選択時のワード線の電圧を正の電圧、特に電源電圧以下にし、選択時のワード線の電圧を負の電圧値にする構成が好ましい。
今後、フラッシュメモリの1.5V製品やフラッシュメモリの1.2V製品が登場してくるが、その場合でも非選択時のワード線の電圧はそれぞれ1.5V、1.2Vにし、選択時のワード線の電圧はそれぞれ−1.5V、−1.8Vにするというように非選択時のワード線の電圧から選択時のワード線の電圧までの電圧の幅が3Vにすることが想定される。しかしながら、本発明においてはフラッシュメモリの1.5V製品やフラッシュメモリの1.2V製品の場合も、上記本発明の第1の実施形態やフラッシュメモリの1.8V製品の説明が当てはまり、非選択時のワード線の電圧、および選択時のワード線の電圧は所定の幅を持つものとして扱う。上記以外の電圧値のフラッシュメモリについても同様である。
図5は、上述のように、選択時のワード線の電圧VREADを−3.5V、非選択時のワード線の電圧VPPLを(接地電圧Vss(0V))とした場合の各ワード線の電圧波形を示すものである。
図5に示すように、読み出し動作の状態に入るときには、既に全てのワード線WL0、WL1、…、WL31は、非選択のワード線の電圧0Vに設定されている。そして、ワード線WL0が選択されると、ワード線WL0の電圧が選択時のワード線電圧である−3.5Vに下がり、データ読み出しを終了すると、ワード線WL0の電圧は0Vに戻る。次にワード線WL1が選択されると、ワード線WL1の電圧が選択時のワード線電圧である−3.5Vに下がり、データ読み出しを終了すると、ワード線WL0の電圧は0Vに戻る。以下、ワード線WL2、…、WL31の電圧が選択時のワード線電圧である−3.5Vに下がり、データ読み出しを終了すると、ワード線WL0の電圧は0Vに戻っていく。その間、他の非選択のワード線の電圧は、0Vで一定である。
このように、本発明の第1の実施形態では、ストリング数がどのような場合であっても、1つのメモリセルの電圧は、選択時に1回−3.5Vに下げられ、他の期間では0Vで一定である。このように、読み出し時にパルス状の電圧がワード線に印加されず、また、メモリセルに与えられる電圧は殆ど0Vで一定であるから、リードディスターブの影響は殆どなくなる。
上述のように、本発明の実施形態では、読み出し動作状態では、全てのワード線電圧を非選択時のワード線の電圧VPPL(接地電圧Vss(0V))にして、そのワード線のメモリセルが選択されるときに、選択に対応するメモリセルのワード線電圧を、選択時のワード線の電圧VREAD(−3.5V)に下げるようにしている。このようなスレッショルド値は、以下のようにして、設定することができる。
図6は、エンハンスメント型のMOSトランジスタで、メモリセルM0、M1、…を形成した場合のスレッショルド値の設定を説明したものである。
図6(A)は、選択時のワード線電圧が2.5V、非選択時のワード線電圧が6Vのメモリセルのトランジスタを形成する場合の例を示している(図36参照)。この場合、消去時のスレッショルド値Vthが0Vを中心に分布し、プログラム時のスレッショルド値Vthが3.5Vを中心に分布する。
エンハンスメント型のMOSトランジスタの場合、図6(A)に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Vthは、+0.7Vである。ここで、ゲートを0Vにして、基板及びPウェルに例えば20Vの高電圧を印加して消去を行う。このようにすると、FNトンネル電流によりメモリセルのフローティングゲートからPウェルに電子が放出され、そのスレッショルド値Vthは例えば0Vに下降する。プログラム時には、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが例えば+3.5Vに上昇する。このように、図6(A)の例では、消去時のスレッショルド値Vthが0V、プログラム時のスレッショルド値Vthが3.5Vになる。
図6(B)は、図4に示したように、選択時のワード線電圧が−3.5V、非選択時のワード線電圧が0Vのスレッショルド値のメモリセルのトランジスタを形成する場合の例を示している。エンハンスメント型の場合、図6(B)に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Vthは、+0.7Vである。ここで、ゲートを0Vにして、Pウェル及び基板に例えば20Vの高電圧を印加して消去を行う。このようにすると、メモリセルのフローティングゲートからPウェルに電子が放出されていく。このとき、印加する電圧パルス数等を制御することで、フローティングゲートから多数の電子を放出させると、そのスレッショルド値Vthは−6Vに下降する。プログラム時には、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが0Vに上昇する。このように、図6(B)の例では、消去時のスレッショルド値Vthが−6V、プログラム時のスレッショルド値Vthが−2.5Vになる。
図6(C)は、図4に示したように、選択時のワード線電圧が−3.5V、非選択時のワード線電圧が0Vの第1のスレッショルド値設定のメモリセルのトランジスタを形成する場合の他の例を示している。この例では、消去時に、ゲートを−20Vにして、Pウェルに0Vを印加する。このようにすると、メモリセルのフローティングゲートからPウェルに電子が放出され、そのスレッショルド値Vthは−6Vに下降する。プログラム時には、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが0Vに上昇する。このように、図6(C)の例では、消去時のスレッショルド値Vthが−6V、プログラム時のスレッショルド値Vthが−2.5Vになる。なお、消去時に、Pウェルに+10Vを印加して、ゲートに−10Vを印加しても良い。
以上のようにして形成したスレッショルド値を同一にするエンハンスメント型のMOSトランジスタ構造により、例えばNAND型フラッシュメモリにおける複数のメモリセルを構成させると、メモリセルの制御が容易になる。
なお、
図7は、ディプレッション型のMOSトランジスタで、メモリセルM0、M1、…を形成した場合のスレッショルド値の設定を説明したものである。
図7(A)は、選択時のワード線電圧が2.5V、非選択時のワード線電圧が6Vのメモリセルのトランジスタを形成する場合の例を示している。この場合、消去時のスレッショルド値Vthが0Vを中心に分布し、プログラム時のスレッショルド値Vthが3.5Vを中心に分布する。
ディプレッション型のMOSトランジスタの場合、図7(A)に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Vthは、−1Vである。ここで、ゲートを0Vにして、Pウェルに例えば20Vの高電圧を印加して消去を行う。このようにすると、そのスレッショルド値Vthは例えば−2Vに下降する。プログラム時には、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが徐々に上昇して例えば+3.5Vに上昇する。このように、図7(A)の例では、消去時のスレッショルド値Vthが−2V、プログラム時のスレッショルド値Vthが3.5Vになる。
図7(B)は、図4に示したように、選択時のワード線電圧が−3.5V、非選択時のワード線電圧が0Vの第1のメモリセルのトランジスタを形成する場合の例を示している。ディプレッション型の場合、図7(B)に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Vthは、−1Vである。ここで、ゲートを0Vにして、Pウェルに例えば20Vの高電圧を印加して消去を行う。このようにすると、メモリセルのフローティングゲートからPウェルに電子が放出されていく。このとき、印加する電圧パルス数等を制御することで、そのスレッショルド値Vthは−6Vに下降する。プログラム時には、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが−2.5Vに上昇する。このように、図7(B)の例では、消去時のスレッショルド値Vthが−6V、プログラム時のスレッショルド値Vthが−2.5Vになる。
上述のように、フローティングゲートを有するメモリセルでは、スレッショルド値を調整できる。図2に示したようなNANDストリングを構成する場合の選択トランジスタSGD及びSGSとしては、フローティングゲートを持たない通常のMOSトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するMOSトランジスタから構成することもできる。選択トランジスタSGD及びSGSを、メモリセルのトランジスタと同様なフローティングゲートを有するMOSトランジスタから構成することの利点は、メモリセルM0、M1、…のトランジスタと同様のプロセスで選択トランジスタSGD及びSGSを形成できることの他に、スレッショルド値を調整できることである。
以上のようにして形成したスレッショルド値を同一にするディプレッション型のMOSトランジスタ構造により、例えばNAND型フラッシュメモリにおける複数のメモリセルを構成させると、メモリセルの制御が容易になる。
図8は、フローティングゲートを有するエンハンスメント型のMOSトランジスタにより選択トランジスタを形成する場合の例を示している。
図8(A)は、エンハンスメント型のフローティングゲートを有するMOSトランジスタから、スレッショルド値が2Vの選択トランジスタを形成する例である。エンハンスメント型の場合、図8(A)に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Vthは、+0.7Vである。ここで、ゲートを0Vにして、基板及びPウェルに例えば20Vの高電圧を印加して消去を行う。このとき、印加する電圧パルス数等を調整することで、そのスレッショルド値Vthを0Vに設定する。このようにすると、メモリセルのフローティングゲートからPウェルに電子が放出され、スレッショルド値Vthは0Vに下降する。そして、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにして、プログラムする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが上昇する。これにより、スレッショルド値が2.0Vの選択トランジスタが形成できる。
図8(B)は、フローティングゲートを有するエンハンスメント型のMOSトランジスタにより、スレッショルド値が1.5Vの選択トランジスタを形成する場合の例を示している。
フローティングゲートを有するエンハンスメント型のMOSトランジスタの場合、図8(B)に示すように、製造プロセス終了後、消去もプログラムもしていないイニシャル状態のときのメモリセルのスレッショルド値Vthは、+0.7Vと一定であればよいが、ばらつきがあり、メモリセルのスレッショルド値Vthが+0.8V等であることがある。ここで、例えばゲートを0Vにして、Pウェルに例えば20Vの高電圧を印加して消去を行う。このようにすると、メモリセルのフローティングゲートからPウェルに電子が放出され、スレッショルド値Vthは下降する。このとき、印加する電圧パルス数等を調整することで、上記のようなスレッショルド値Vthが+0.8Vのメモリセルは消去後のスレッショルド値Vthが+0.7Vに設定される。そして、スレッショルド値Vthを+0.7Vに設定されたメモリセルのゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにして、プログラムする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが上昇する。これにより、スレッショルド値が1.5Vの選択トランジスタが形成できる。
NAND型フラッシュメモリの電源電圧Vccは3Vである。このように、選択トランジスタのスレッショルド値が1.5Vになっていると、接地電圧Vss(0V)と、電源電圧Vcc(3V)の中間にスレッショルド値(1.5V)があることになり、使い易いものとなる。
図8(C)は、フローティングゲートを有するエンハンスメント型のMOSトランジスタにより、スレッショルド値が1.5Vの選択トランジスタを形成する場合の他の例を示している。この例では、消去を行わず、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにして、プログラムする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが上昇する。このとき、印加する電圧パルス数等を調整することで、そのスレッショルド値Vthを1.5Vに設定する。これにより、スレッショルド値が1.5Vの選択トランジスタが形成できる。イニシャル状態のときのメモリセルのスレッショルド値Vthのバラツキが少ない場合には、このように消去を行わずに、プログラムだけで、スレッショルド値が1.5Vの選択トランジスタが形成できる。
以上のようにして形成したスレッショルド値を同一にするエンハンスメント型のMOSトランジスタにより、例えばNAND型フラッシュメモリにおける複数の選択トランジスタを構成させると、選択トランジスタの制御が容易になる。
図9は、フローティングゲートを有するディプレッション型のMOSトランジスタにより、選択トランジスタSGD及びSGSを形成する場合の例を示している。
図9(A)は、フローティングゲートを有するディプレッション型のMOSトランジスタにより、スレッショルド値が2.0Vの選択トランジスタを形成する場合の例を示している。ディプレッション型の場合、図9(A)に示すように、製造プロセス終了後、消去もプログラムもしていないイニシャル状態のときのメモリセルのスレッショルド値Vthは、−1Vである。ここで、ゲートに例えば20Vの高電圧を印加し、基板及びPウェルを例えば0Vにして、プログラムする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが上昇する。これにより、スレッショルド値が2.0Vの選択トランジスタが形成できる。
図9(B)は、フローティングゲートを有するディプレッション型のMOSトランジスタにより、スレッショルド値が1.5Vの選択トランジスタを形成する場合の例を示している。ディプレッション型の場合、図9(B)に示すように、製造プロセス終了後、消去もプログラムもしていないイニシャル状態のときのメモリセルのスレッショルド値Vthは、−1Vである。ここで、ゲートに例えば20Vの高電圧を印加し、Pウェルを例えば0Vにして、プログラムする。このようにすると、Pウェルからフローティングゲートに電子が注入され、そのスレッショルド値Vthが上昇する。このとき、印加する電圧パルス数等を調整することにより、スレッショルド値が1.5Vになるように調整する。これにより、スレッショルド値が1.5Vの選択トランジスタが形成できる。
以上のようにして形成したスレッショルド値を同一にするディプレッション型のMOSトランジスタにより、例えばNAND型フラッシュメモリにおける複数の選択トランジスタを構成させると、選択トランジスタの制御が容易になる。
なお、図6〜図9のメモリセルM0、M1、・・・及びMOSトランジスタのスレッショルド値の調整時、その時のメモリセル、MOSトランジスタのコントロールゲートの電圧は、後述する図21及び図22に示されるXデコーダにより、所定の電圧にすることが可能である。所定の電圧は段落0055〜段落0077で示される電圧設定とする。
<1−4.第1の実施形態での読み出しタイミングについて>
次に、本発明の実施形態のNAND型フラッシュメモリにおける読み出しタイミングについて説明する。先ず、NAND型フラッシュメモリの読み出し動作の概要について説明する。
図10に示すようなNANDストリングからデータを読み出す場合には、ビット線BLをプリチャージしておき、選択トランジスタSGDを導通させ、非選択のワード線の電圧をVPPLに設定し、選択したワード線の電圧をVREADに設定し、選択トランジスタSGSを導通させる。前述したように、本発明の第1実施形態では、選択時のワード線の電圧VREADは−3.5V、非選択時のワード線電圧VPPLは0Vである。
図10では、メモリセルM2が選択されており、ワード線WL2が選択時のワード線の電圧VREAD(−3.5V)であり、他のワード線の電圧は、非選択時のワード線の電圧VPPL(接地電圧Vss(0V))になっている。
このようにすると、選択したメモリセルがプログラムされているかどうかに応じて、ビット線BLの電圧が変化する。
すなわち、非選択のワード線WL0、WL1、WL3〜WL31の電圧をVPPL(接地電圧Vss(0V))に設定すると、非選択のメモリセルM0、M1、M3〜M31は全てオンとなる。また、選択したワード線WL2のワード線電圧をVREAD(−3.5V)に設定すると、メモリセルM2がプログラムされていなければ、メモリセルM2はオンとなり、メモリセルM2がプログラムされていれば、メモリセルM2はオフとなる。
したがって、メモリセルM2がプログラムされていなければ、ビット線BLにチャージされていた電荷が選択トランジスタSGD、メモリセルM0〜M31、選択トランジスタSGSを介して、共通ソース線ARVSSに流れ、ビット線BLの電圧が下降していく。これに対して、メモリセルM2がプログラムされていれば、メモリセルM2がオフするので、ビット線BLにチャージされていた電荷は共通ソース線ARVSSに流れることはなく、ビット線BLの電圧は下降しない。よって、ビット線BLの電圧から、データを判定することができる。
図1に示した本発明の第1の実施形態のNAND型フラッシュメモリの構成では、センスアンプコントローラ16により、ビット線BLのプリチャージの制御が行われる。また、WL/uWLレギュレータ15により、選択時のワード線の電圧VREADと非選択時のワード線の電圧VPPLが設定される。そして、データ読み出し判定回路17により、ビット線BLの電圧から、データが判定される。このデータがSRAM22に格納され、ラッチ18に取り込まれ、I/Oバッファ19から取り出される。
このように、NAND型フラッシュメモリでは、ビット線BLをプリチャージし、選択トランジスタSGDを導通させ、ワード線WL2のワード線電圧をVREADに設定し、他の非選択時のワード線WL0、WL1、WL3〜WL31の電圧をVPPLに設定し、選択トランジスタSGSを導通させ、ビット線BLの電圧を判定することで、データの読み出しが行える。このときのタイミングについて説明する。
前述したように、本発明の第1の実施形態では、読み出し動作の状態に入ると、全てのワード線の電圧がVPPL(接地電圧Vss(0V))で固定され、メモリセルの選択時に、ワード線電圧が電圧VREAD(−3.5V)に下げられるので、ワード線の設定タイミングについては、選択時のワード線電圧を設定するタイミングだけを考慮すれば良い。よって、読み出し時に考慮しなければならないタイミングは、ビット線BLをプリチャージするタイミングと、選択トランジスタSGDをオンするタイミングと、選択ワード線の電圧をVREADに下げるタイミングと、選択トランジスタSGSをオンするタイミングである。
これらの中で、選択トランジスタSGSをオンするタイミングについては、最後に行うことが好ましい。なぜなら、選択トランジスタSGSがオンになると、データが確定する前にビット線BLの電荷がディスチャージしてしまうことがあるからである。また、ビット線BLのプリチャージはデータを確定するために行うので、ワード線を選択時のワード線電圧VREADに下げるタイミングより前に行う。以上の点から考慮すると、本発明の実施形態における読み出し時のタイミングとしては、以下の3つのタイミング設定が考えられる。
(1)第1のタイミング設定
ビット線BLのプリチャージを開始した後、選択トランジスタSGDをオンし、次に、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンする。
(2)第2のタイミング設定
ビット線BLのプリチャージを開始すると同時に選択トランジスタSGDをオンし、プリチャージが完了したら、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンする。
(3)第3のタイミング設定
ビット線BLのプリチャージを開始し、選択ワード線電圧をVREADに下げ、選択トランジスタSGDをオンし、最後に、選択トランジスタSGSをオンする。なお、選択トランジスタSGD及び選択トランジスタSGSをオンする順番を変えたものでも良い。
第1のタイミング設定は、ビット線BLをプリチャージし、選択トランジスタSGDをオンし、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンするという、NAND型ストリングの基本的な読み出し方法に沿った設定である。この場合、図10に示すように、選択トランジスタSGDをオンするまで、NANDストリングのプリチャージは行われない。選択トランジスタSGDをオンさせてからNANDストリングがプリチャージされるまで、選択ワード線の電圧をVREADに下げるタイミングを待つ。
また、上記(1)の第1のタイミング設定において、非選択のワード線の電圧を所望の電圧値に固定しているため、ビット線BLのプリチャージを開始した後から選択トランジスタSGSをオンするまでの間の所定期間に、非選択のワード線の電圧の立ち上げ動作、及び立ち下げ動作を行っていない。
第2のタイミング設定は、ビット線BLのプリチャージの開始タイミングと選択トランジスタSGDをオンするタイミングが同時であるので、図10に示すように、プリチャージの開始と共に、NANDストリングのプリチャージも行われていく。このため、選択ワード線の電圧をVREADに下げるまでの動作マージンを確保でき、出力サイクルを早め、高速読み出しが可能になる。
また、上記(2)の第2のタイミング設定において、非選択のワード線の電圧を所望の電圧値に固定しているため、ビット線BLのプリチャージを開始すると同時に選択トランジスタSGDをオンした後から選択トランジスタSGSをオンするまでの間の所定期間に、非選択のワード線の電圧の立ち上げ動作、及び立ち下げ動作を行っていない。
第3のタイミング設定は、選択ワード線電圧をVREADに下げてから選択トランジスタSGDをオンしているので、図10に示すように、選択ワード線のメモリセルM2がプログラムされていれば、メモリセルM2はオフとなる。このため、メモリセルM2がプログラムされている場合、選択トランジスタSGDをオンさせたときに、NANDストリング中のメモリセルM2までしかプリチャージされないことになり、消費電力の低減を図ることができる。
また、上記(3)の第3のタイミング設定において、非選択のワード線の電圧を所望の電圧値に固定しているため、ビット線BLのプリチャージを開始した後から選択トランジスタSGSをオンするまでの間の所定期間に、非選択のワード線の電圧の立ち上げ動作、及び立ち下げ動作を行っていない。
次に、各タイミング設定での動作について説明する。先ず、第1のタイミング設定の場合について説明する。前述したように、第1のタイミング設定は、ビット線BLのプリチャージを開始した後、選択トランジスタSGDをオンし、次に、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンするものである。このようなタイミングの設定は、図11(A)〜図11(C)に示すようなタイミング回路により実現できる。
図11(A)は、プリチャージ信号PREのタイミング設定回路、図11(B)は、選択トランジスタSGDの駆動信号GSELDのタイミング回路、図11(C)は、選択トランジスタSGSの駆動信号GSELSのタイミング回路である。
図1で説明したように、読み出し状態になると、コマンドデコーダ11からのリードモード信号RDzがハイレベルになる。図11(A)に示すように、プリチャージ信号PREは、リードモード信号RDzと、遅延素子31、32,33を介されたリードモード信号RDzとをNANDゲート34に供給することで形成できる。
図11(B)に示すように、選択トランジスタSGDの駆動信号GSELDは、遅延素子35、36で遅延されたリードモード信号RDzと、プリチャージ信号PRE(図11(A))とをNANDゲート37に供給し、このNANDゲート37の出力信号SELDBを選択スイッチドライバ38(図24の選択スイッチドライバ242に対応する)に供給して形成できる。
図11(C)に示すように、選択トランジスタSGSの駆動信号GSELSは、図11(B)で示した信号SELDBを、遅延素子39、40、41、42で遅延させた信号SELSBを、選択スイッチドライバ43(図24の選択スイッチドライバ243に対応する)に供給して形成できる。
なお、以上の図11(A)乃至図11(C)における遅延素子による遅延の度合いは、様々な時間オーダーが考えられる。そして、その内の所望するタイミングの時間オーダーにより上記構成以外にも様々な構成のタイミング設定回路及びタイミング回路が考えられ、それらも本発明に含まれる。
また、ワード線のタイミングについては、Xデコーダ200(図24)のブロック選択信号SELB_Nのタイミングや、高圧電源HV1、HV2、HV3の調整や、VXデコーダ201(図25)のスイッチングタイミングで調整できる。
図12は、第1のタイミングに設定した場合の各部のタイミングを示すものである。図12に示すように、リードモード信号RDzがハイレベルになると、プリチャージ信号PREがローレベルになり、それから、選択トランジスタSGDの駆動信号GSELDがハイレベルになり、選択トランジスタSGDがオンする。そして、選択ワード線の電圧がVREADに下がり、最後に、選択トランジスタSGSの駆動信号GSELSがハイレベルになり、選択トランジスタSGSがオンする。選択ワード線(選択WL)の電圧がVREADに下がった後に、選択トランジスタSGSがオンするという動作のマージン(margin)を確保する必要があるが、図11において説明したタイミング設定回路及びタイミング回路により上記動作のマージンを確保している。
図13は、第1のタイミングに設定したときの各部の波形を示すものである。前述したように、第1のスレッショルド値の設定例では、選択時のワード線の電圧VREADは−3.5V、非選択時のワード線の電圧VPPLは接地電圧Vss(0V)である。
図13に示すように、時刻T11では、コマンドデコーダ11からのリードコマンドRDが受け付けられると、イニシャル動作に入り、信号PSELでビット線BLがディスチャージされる。この時点では、選択ワード線WLの電圧も、非選択ワード線uWLの電圧も、接地電圧Vss(0V)である。
次に、時刻T12で、プリチャージ信号PRCHがローレベルになり、ビット線BLのプリチャージが開始される。これにより、ビット線BLの電圧が上昇していく。ここでは、ビット線BLを1Vにプリチャージしている。
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線SELDが立ち上がる前後か同時でも良いし、選択ワード線WLが立ち下がる前後か同時でも良いし、選択信号線SELSの立ち上がる前か、同時でも良い(信号PRCHの点線参照)。選択信号線SELDが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタSGDが開いた後に、選択ワード線WLまでの分も追加してチャージされるので、ビット線BLのデータによるレベル差を大きく取れ、リードマージンが上がる。
次に、時刻T13で、選択信号線SELDの駆動信号が電源電圧Vccになり、選択トランジスタSGDがオンされる。
次に、時刻T14で、選択ワード線WLの電圧が−3.5Vに下げられ、時刻T15で、選択信号線SELSの駆動信号が電源電圧Vccになり、選択トランジスタSGSがオンされる。
時刻T16で、ビット線BLの読み出し判定後、選択信号線SELD及びSELSの電圧が0Vに戻され、選択ワード線WLの電圧が0V(接地電圧Vss)に戻される。
時刻T17で、ラッチパルスLatchにより、出力データがラッチ18にラッチされ、I/Oバッファ19から出力される。また、時刻T11〜T17の間、非選択のワード線uWLは、固定電位を維持している。
次に、第2のタイミング設定の場合について説明する。第2のタイミング設定は、ビット線BLのプリチャージを開始すると同時に選択トランジスタSGDをオンし、プリチャージが完了したら、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンすることで、高速動作を可能にしたものである。このようなタイミングの設定は、図14(A)〜図14(D)に示すようなタイミング回路により実現できる。
図14(A)は、プリチャージ信号PREのタイミング設定回路、図14(B)は、選択トランジスタSGDの駆動信号GSELDのタイミング回路、図14(C)及び図14(D)は、選択トランジスタSGSの駆動信号GSELSのタイミング回路である。
読み出し状態になると、コマンドデコーダ11からのリードモード信号RDzがハイレベルになる。図14(A)に示すように、プリチャージ信号PREは、リードモード信号RDzと、遅延素子51〜55を介されたリードモード信号RDzとをNANDゲート56に供給することで形成できる。
図14(B)に示すように、選択トランジスタSGDの駆動信号GSELDは、遅延素子57、58、59で遅延されたリードモード信号RDzにより出力信号SELDBを形成し、この信号SELDBを選択スイッチドライバ38(図24の選択スイッチドライバ242に対応する)に供給して形成できる。
選択トランジスタSGSの駆動信号GSELSは、図14(C)に示すように、信号SELDB(図14(B))を遅延素子60、61、62で遅延させて信号SELDBBを形成し、図14(D)に示すように、この信号SELDBBとプリチャージ信号PREとをNANDゲート63に供給し、NANDゲート63の出力を遅延素子64、65を介して、選択スイッチドライバ43(図24の選択スイッチドライバ243に対応する)に供給して形成できる。
なお、遅延素子60〜62は、選択トランジスタSGDへの配線抵抗と配線容量とにより生じる遅延以上の遅延量をもち、遅延素子64、65は、ワード線の配線抵抗と配線容量とにより生じる遅延以上の遅延量をもつ。
また、以上の図14(A)乃至図14(D)における遅延素子による遅延の度合いは、様々な時間オーダーが考えられる。そして、その内の所望するタイミングの時間オーダーにより上記構成以外にも様々な構成のタイミング設定回路及びタイミング回路が考えられ、それらも本発明に含まれる。
図15は、第2のタイミングに設定した場合の各部のタイミングを示すものである。図15に示すように、リードモード信号RDzがハイレベルになると、プリチャージ信号PREがローレベルになり、プリチャージを行っているのと同時に、選択トランジスタSGDの駆動信号GSELDがハイレベルになり、選択トランジスタSGDがオンする。そして、選択ワード線の電圧がVREADに下がり、最後に、選択トランジスタSGSの駆動信号GSELSがハイレベルになり、選択トランジスタSGSがオンする。なお、プリチャージ信号PREがローレベルからハイレベルに戻るタイミングは、駆動信号GSELSがハイレベルになる前であれば、選択ワード線の電圧がVREADに下がる前でも後でもよい。選択ワード線の電圧がVREADに下がった後に、選択トランジスタSGSがオンするという動作のマージン(margin)を確保する必要があるが、図14において説明したタイミング設定回路及びタイミング回路により上記動作のマージンを確保している。
図16は、第2のタイミングに設定したときの各部の波形を示すものである。図16に示すように、時刻T21では、コマンドデコーダ11からのリードコマンドRDが受け付けられると、イニシャル動作に入り、信号PSELでビット線BLがディスチャージされる。この時点では、選択ワード線WLの電圧も、非選択ワード線uWLの電圧も、0V(Vss)である。
次に、時刻T22で、プリチャージ信号PRCHがローレベルになり、ビット線BLのプリチャージが開始される。これにより、ビット線BLの電圧が上昇していく。ここでは、ビット線BLを1Vにプリチャージしている。これと同時に、時刻T22で、選択信号線SELDの駆動信号が電源電圧Vccになり、選択トランジスタSGDがオンされる。
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線SELDが立ち上がる前後か同時でも良いし、選択ワード線WLが立ち下がる前後か同時でも良いし、選択信号線SELSの立ち上がる前か同時でも良い(信号PRCHの点線参照)。選択信号線SELDが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタSGDが開いた後に、選択ワード線WLまでの分も追加してチャージされるので、ビット線BLのデータによるレベル差を大きく取れ、リードマージンが上がる。
次に、時刻T23で、選択ワード線WLの電圧が−3.5Vに下げられ、時刻T24で、選択信号線SELSの駆動信号が電源電圧Vccになり、選択トランジスタSGSがオンされる。
時刻T25で、ビット線BLの読み出し判定後、選択信号線SELD及びSELSの電圧が0Vに戻され、選択ワード線WLの電圧が0V(接地電圧Vss)に戻される。
時刻T26で、ラッチパルスLatchにより、出力データがラッチ18にラッチされ、I/Oバッファ19から出力される。また、時刻T21〜T26の間、非選択のワード線uWLは、固定電位を維持している。
次に、第3のタイミング設定の場合について説明する。第3のタイミング設定は、ビット線BLのプリチャージを開始し、選択ワード線電圧をVREADに下げ、選択トランジスタSGDをオンし、最後に、選択トランジスタSGSをオンすることで、消費電力の低減を図るものである。このようなタイミングの設定は、図17(A)〜図17(D)に示すようなタイミング回路により実現できる。
図17(A)は、プリチャージ信号PREのタイミング設定回路、図17(B)は、選択トランジスタSGDの駆動信号GSELDのタイミング回路、図17(C)及び図17(D)は、選択トランジスタSGSの駆動信号GSELSのタイミング回路である。
読み出し状態になると、コマンドデコーダ11からのリードモード信号RDzがハイレベルになる。図17(A)に示すように、プリチャージ信号PREは、リードモード信号RDzと、遅延素子71〜75を介されたリードモード信号RDzとをNANDゲート76に供給することで形成できる。
図17(B)に示すように、選択トランジスタSGDの駆動信号GSELDは、遅延素子77、78、79で遅延されたリードモード信号RDzにより出力信号SELDBを形成し、この信号SELDBを選択スイッチドライバ38(図24の選択スイッチドライバ242に対応する)に供給して形成できる。
図17(C)に示すように、遅延素子77、78、79で遅延されたリードモード信号SELDB(図17(B))は、遅延素子80、81、82で遅延されて信号SELDBBを形成する。そして、図17(D)に示すように、この信号SELDBBとプリチャージ信号PREとをNANDゲート83に供給し、NANDゲート83の出力を遅延素子84,85を介して、選択スイッチドライバ43(図24の選択スイッチドライバ243に対応する)に供給して形成できる。
なお、遅延素子80〜82は、選択トランジスタSGDへの配線抵抗と配線容量とにより生じる遅延以上の遅延量をもち、遅延素子84、85は、ワード線の配線抵抗と配線容量とにより生じる遅延以上の遅延量をもつ。
また、以上の図17(A)乃至図17(D)における遅延素子による遅延の度合いは、様々な時間オーダーが考えられる。そして、その内の所望するタイミングの時間オーダーにより上記構成以外にも様々な構成のタイミング設定回路及びタイミング回路が考えられ、それらも本発明に含まれる。
図18は、第3のタイミングに設定した場合の各部のタイミングを示すものである。図18に示すように、リードモード信号RDzがハイレベルになると、プリチャージ信号PREがローレベルになり、プリチャージを行っている。そして、選択ワード線WLの電圧がVREADに下がった後に、選択トランジスタSGDの駆動信号GSELDがハイレベルになり、選択トランジスタSGDがオンする。最後に、選択トランジスタSGSの駆動信号GSELSがハイレベルになり、選択トランジスタSGSがオンする。選択ワード線の電圧がVREADに下がった後に、選択トランジスタSGSがオンするという動作のマージン(margin)を確保する必要があるが、図17において説明したタイミング設定回路及びタイミング回路により上記動作のマージンを確保している。
図19は、第3のタイミングに設定したときの各部の波形を示すものである。図19に示すように、時刻T31では、コマンドデコーダ11からのリードコマンドRDが受け付けられると、イニシャル動作に入り、信号PSELでビット線BLがディスチャージされる。この時点では、選択ワード線WLの電圧も、非選択ワード線uWLの電圧も、0V(接地電圧Vss)である。
次に、時刻T32で、プリチャージ信号PRCHがローレベルになり、ビット線BLのプリチャージが開始される。これにより、ビット線BLの電圧が上昇していく。ここでは、ビット線BLを1Vにプリチャージしている。なお、プリチャージの終了タイミングは、選択信号線SELDが立ち上がる前である。
次に、時刻T33で、選択ワード線WLの電圧が−3.5Vに下げられ、時刻T34で、選択信号線SELDの駆動信号が電源電圧Vccになり、選択トランジスタSGDがオンされる。そして、時刻T35で、選択信号線SELSの駆動信号が電源電圧Vccになり、選択トランジスタSGSがオンされる。
時刻T36で、ビット線BLの読み出し判定後、選択信号線SELD及びSELSの電圧が0Vに戻され、選択ワード線WLの電圧が0V(接地電圧Vss)に戻される。
時刻T37で、ラッチパルスLatchにより、出力データがラッチ18にラッチされ、時刻T37で、I/Oバッファ19から出力される。また、時刻T31〜T37の間、非選択のワード線uWLは、固定電位を維持している。
なお、図11、図14、図17では、遅延回路として、インバータによる遅延回路を用いているが、図20に示すように、Dフリップフロップ91及び92から構成されるようなタイマ回路を用いても良い。このようなタイマ回路では、クロックに同期した正確な遅延量が得られる。すなわち、本発明においては所望のタイミング(第1のタイミング〜第3のタイミング)を実現できる全ての回路が含まれる。
なお、第2のタイミング設定は高速動作が可能で、第3のタイミング設定は、消費電力が低減できるという特徴がある。そこで、第1のタイミング設定を通常モード、第2のタイミング設定を高速モード、第3のタイミング設定を低消費電力モードとして、用途に応じて、モードを設定可能にするようにしても良い。
なお、通常モード、高速モード及び低消費電力モードは、外部入力されるコマンド等で設定可能であり、各々のモードは単数または複数用意されているようにしても良い。
また、第1のタイミングで動作するNAND型フラッシュメモリと、第2のタイミングで動作するNAND型フラッシュメモリと、第3のタイミングで動作するNAND型フラッシュメモリとをそれぞれ用意して販売し、ユーザが使用目的により選んで購入できるようにしても良い。
<1−5.第1の実施形態でのワード線の電源供給について>
本発明の第1の実施形態のNAND型フラッシュメモリでは、読み出し時に、非選択のワード線の電圧を所定の電圧VPPL(接地電圧Vss(0V))で固定し、選択時に、所定電圧VREAD(−3.5V)に下げるようにしている。このようなワード線電圧に設定しておくと、読み出し時に、電源電圧Vccを超えるような電圧が必要な場合でも、電源電圧の1.5倍程度の電圧となる。しかしながら、本発明の第1の実施形態では、ワード線に0V以下の電圧を供給する必要が生じてくる。このため、ワード線に0V以下の電圧を供給しても、確実に動作できるようにしておく必要がある。以下、本発明の実施形態のNAND型フラッシュメモリにおけるワード線の電源について説明する。
NAND型フラッシュメモリでは、図21に示すように、Xデコーダ100とVXデコーダ101とを用いて、ワード線WL0〜WL31に電源を供給するようになっている。
図21に示すように、ワード線WL0〜WL31、選択信号線SELD及びSELSは、Xデコーダ100からメモリセルアレイ10に向かって導出されている。また、ワード線WL0〜WL31に対する電源は、垂直信号線VX0〜VX31を介して、VXデコーダ101から供給される。また、Xデコーダ100に対して、選択信号線SELD及びSELSに対する駆動信号GSELD及びGSELSの駆動信号線102、(図示しない)デコード補助用高圧電源HV1、HV2、HV3からの電源線103が設けられている。
Xデコーダ100は、アドレスデコーダ14からのデコード信号により、選択したいメモリセルを含むブロックを選択する。VXデコーダ101は、アドレスデコーダ14からのデコード信号により、ワード線WL0〜WL31の中で、選択ワード線と非選択ワード線に応じて、必要な電圧を供給する。
NAND型フラッシュメモリでは、非選択時のワード線に6Vが供給され、選択時のワード線に2.5Vが供給されるようになっている。この場合、Xデコーダ100及びVXデコーダ101は、図22及び図23に示すように、構成されている。
図22に示すように、Xデコーダ100は、32個のワード線ドライバ140−0〜140−31を有している。ワード線ドライバ140−0〜140−31は、MOSトランジスタ141から構成されており、ワード線ドライバ140−0〜140−31を構成するMOSトランジスタ141の一端は、VXデコーダ101から導出されている垂直信号線VX0〜VX31に接続され、その他端は、ワード線WL0〜WL31に接続される。また、ワード線ドライバ140−0〜140−31を構成するMOSトランジスタ141のゲートは、Kノードに接続される。
また、Xデコーダ100は、選択スイッチドライバ142及び143を有している。選択スイッチドライバ142は、NチャネルMOSトランジスタ144及び145とから構成されている。MOSトランジスタ144のドレインには選択トランジスタSGDの駆動信号GSELDが供給される。MOSトランジスタ145のソースは接地電圧Vssのラインに接続される。MOSトランジスタ144とMOSトランジスタ145との接続点から、選択信号線SELDが導出される。MOSトランジスタ144のゲートはKノードに接続される。MOSトランジスタ145のゲートは、アドレスデコーダ14からのデコード信号(メモリセルにおけるブロックを選択する信号)であるブロック選択信号SELB_Nの信号線に接続される。
選択スイッチドライバ143は、NチャネルMOSトランジスタ146及び147から構成されている。MOSトランジスタ146のドレインには選択トランジスタSGSの駆動信号GSELSが供給される。MOSトランジスタ147のソースは接地電圧Vssのラインに接続される。MOSトランジスタ146とMOSトランジスタ147との接続点から、選択信号線SELSが導出される。MOSトランジスタ146のゲートはKノードに接続される。MOSトランジスタ147のゲートは、アドレスデコーダ14からのデコード信号(メモリセルにおけるブロックを選択する信号)であるブロック選択信号SELB_Nの信号線に接続される。
PチャネルMOSトランジスタ151及び152、NチャネルMOSトランジスタ153、154、155は、クロスカップル型のレベルシフタを構成している。この例では、非選択時のワード線電圧は6V、選択時のワード線電圧は2.5Vなので、ワード線ドライバ140−0〜140−31を構成するMOSトランジスタ141がオンできるように、Kノードの電圧を設定する必要がある。PチャネルMOSトランジスタ151及び152、NチャネルMOSトランジスタ153、154、155からなるクロスカップル型のレベルシフタは、高圧電源HV1、HV2により、所定の電圧を形成する。また、Kノードには、コンデンサ156を介して、高圧電源HV3が与えられ、Kノードがブーストされる。これにより、MOSトランジスタ141がオンできる電圧がMOSトランジスタ141のゲートに供給される。なお、高圧電源HV1、HV2、HV3は、6V〜15Vの電圧のものである。
一方、VXデコーダ101は、図23に示すように、NチャネルMOSトランジスタ161〜163と、ハイレベルの信号を高電圧Vppレベルにし、ローレベルの信号をVssレベルにするレベルシフタ164〜166とから構成される。なお、高電圧Vppレベルは、NチャネルMOSトランジスタ161〜163をオンさせる電圧である。また、このVXデコーダ101は、1つの垂直信号線VXnについての構成であり、ワード線が32本の場合には、このような構成の回路が32個あることになる。
MOSトランジスタ161の一端には選択時のワード線の電圧VREAD(2.5V)が供給され、MOSトランジスタ161の他端は垂直信号線VXnに接続される。MOSトランジスタ162の一端には接地電圧Vss(0V)が供給され、MOSトランジスタ161の他端は垂直信号線VXnに接続される。MOSトランジスタ163の一端には非選択時のワード線電圧VPPL(6V)が供給され、MOSトランジスタ161の他端は垂直信号線VXnに接続される。
選択信号GWLSnは、ワード線選択時にハイレベルとなる。この選択信号GWLSnは、レベルシフタ164を介して、MOSトランジスタ161のゲートに供給されると伴に、インバータ167で反転される。インバータ167からは、ワード線非選択時にハイレベルになる選択信号GWLSBnが出力される。この選択信号GWLSBnがレベルシフタ166を介して信号SEL_ELEVとしてMOSトランジスタ163のゲートに供給される。
また、信号DISCHARGEは、プログラム等所定動作終了後に、垂直信号線VXnや、その際のワード線WL0nの電荷をディスチャージするときにハイレベルになる。通常のリード時には、信号DISCHARGEは、ローレベルである。この信号DISCHARGEは、レベルシフタ165を介して、MOSトランジスタ162のゲートに供給される。
MOSトランジスタ161〜163は、ワード線選択時と、ワード線非選択時と、ディスチャージ時とで、垂直信号線VXnに出力する電圧を選択する。
すなわち、ワード線選択時には、選択信号GWLSnはハイレベルで、レベルシフタ164により選択信号GWLSnはVppレベルの信号SELGATE_VXとなる。Vppのレベルの信号SELGATE_VXがMOSトランジスタ161に供給されて、MOSトランジスタ161がオンする。一方、選択信号GWLSnは、インバータ167で反転されてローレベルの選択信号GWLSBnになり、レベルシフタ166によりVssレベルの信号SEL_ELEVとなる。この信号SEL_ELEVはVssレベルであるため、MOSトランジスタ163はオフとなる。MOSトランジスタ162は上述のようにこの場合オフである。よって、上記の場合、垂直信号線VXnには、選択時のワード線の電圧VREAD(2.5V)が供給される。
ワード線非選択時には、選択信号GWLSnがローレベルになり、インバータ167の出力の選択信号GWLSBnがハイレベルになる。このため、MOSトランジスタ163のゲートに供給される信号SEL_ELEVのレベルは高電圧Vppのレベルとなり、MOSトランジスタ163がオンし、MOSトランジスタ161及び162はオフとなる。よって、このときには、垂直信号線VXnには、非選択時のワード線の電圧VPPL(6V)が供給される。
ディスチャージ時には、信号DISCHARGEがハイレベルになる。このため、MOSトランジスタ162のゲートに供給される信号GND_CLAMPのレベルは高電圧Vppのレベルとなり、MOSトランジスタ162がオンし、MOSトランジスタ161及び163はオフとなる。よって、このときには、垂直信号線VXnには、接地電圧Vss(0V)が供給される。
なお、この例では、非選択時のワード線の電圧VPPLは6V、選択時のワード線の電圧VREADは2.5Vなので、MOSトランジスタ161〜163がオンできるように、MOSトランジスタ161〜163にゲートに供給する信号をレベルシフタ164〜166で高電圧Vppにレベルシフトしている。このレベルシフタ164〜166としては、図22に示したようなクロスカップル型レベルシフタを用いることができる。
図23に示した垂直信号線VXnは、図22のXデコーダ100のワード線ドライバ140−nに接続される。よって、垂直信号線VXnには、ワード線選択時には選択時のワード線の電圧VREAD(2.5V)が供給され、ワード線非選択時には非選択時のワード線の電圧VPPL(6V)が供給され、ディスチャージ時には接地電圧Vss(0V)が供給される。
図22において、ブロック選択信号SELB_Nがローレベルになると、高圧電源HV1の電圧に基づいて、Kノードがハイレベルになる。また、Kノードには、コンデンサ156を介して、高圧電源HV3が与えられ、これにより、Kノードがブーストされる。Kノードがハイレベルになると、ワード線ドライバ140−0〜140−31を構成するMOSトランジスタ141がオンとなる。
ワード線ドライバ140−0〜140−31を構成するMOSトランジスタ141がオンすると、垂直信号線VX0〜VX31からの電圧が、MOSトランジスタ141を介して、ワード線WL0〜WL31に供給される。これにより、ワード線WL0〜WL31のうち、選択されたワード線には電圧VREAD(2.5V)が供給され、非選択のワード線非選択時には電圧VPPL(6V)が供給され、ディスチャージ時には接地電圧Vss(0V)が供給される。
また、Kノードがハイレベルになると、選択スイッチドライバ142を構成するMOSトランジスタ144及び選択スイッチドライバ143を構成するMOSトランジスタ146がオンする。MOSトランジスタ144がオンすると、選択トランジスタSGDの駆動信号GSELDがMOSトランジスタ144を介して選択信号線SELDに供給される。また、MOSトランジスタ146がオンすると、選択トランジスタSGSの駆動信号SELSがMOSトランジスタ146を介して選択信号線SELSに供給される。
次に、本発明の第1の実施形態のNAND型フラッシュメモリの場合のXデコーダ及びVXデコーダについて説明する。前述したように、本発明の第1の実施形態では、メモリセルのスレッショルド値が0V以下である。本発明の第1の実施形態では、メモリセルのスレッショルド値が0V以下になるのに対応して、図24及び図25に示すように、Xデコーダ201及びVXデコーダ201が構成される。
図24において、MOSトランジスタ241、MOSトランジスタ244〜247、MOSトランジスタ251〜255、コンデンサ256は、図22におけるMOSトランジスタ141、MOSトランジスタ144〜147、MOSトランジスタ151〜155、コンデンサ156に対応している。
図24におけるXデコーダ200には、メモリセルのスレッショルド値が0V以下になるのに対応して、負電源271、インバータ272、負電源273が設けられる。負電源271及び273は、−3.5Vの負電圧を発生する。
本発明の第1の実施形態では、垂直信号線VXnには、選択時のワード線電圧VREADとして−3.5V、非選択のワード線電圧VPPLとして0Vが供給されてくる。このため、ブロックを選択しないとき、ワード線ドライバ240−0〜240−31を構成するMOSトランジスタ241のゲートに負電圧を与え、MOSトランジスタ241を確実にオフさせる必要がある。このため、負電源271及び273が設けられる。このブロックを選択していないときには、Kノードの電圧が負電源273のレベルまで引き下げられる。これにより、ワード線ドライバ240−1〜240−31を構成するMOSトランジスタ241のゲートには、ローレベルで−3.5Vが供給されることになる。したがって、選択時のワード線電圧として−3.5Vが垂直信号線VXnに供給されているときでも、MOSトランジスタ241をオフできる。
なお、全ての動作の終了時に、図25に示すVXデコーダ201により、垂直信号線VXnは接地電圧Vssレベルの状態となっている。ブロック選択信号SELB_Nはローレベルにすることで、Xデコーダ200は選択状態となる。スタンバイ時等、高圧電源の作成が困難な時は、高圧電源HV1,HV2,HV3は電源電圧Vccレベルで構わない。なぜならワード線は各種動作終了時に既に接地電圧Vssレベルに近くなっているので、Kノードの部分が、(Vcc−Vth)分の電圧でも十分に接地電圧Vssレベルにキープできるからである。高圧電源HV1,HV2,HV3は電源電圧Vccレベルなら、ワード線ドライバ240−1〜240−31を構成するMOSトランジスタ241には、ハイレベルがVcc(3.0V)、ローレベルが−3.5Vの信号が供給されることになる。
また、図25において、MOSトランジスタ261〜263、レベルシフタ264〜266は、図23におけるMOSトランジスタ161〜163、レベルシフタ164〜166に対応している。図25に示すように、VXデコーダ201には、メモリセルのスレッショルド値が0V以下になるのに対応して、負電圧供給部281〜283が設けられている。負電圧供給部281は、例えば負電源281aと、負電圧ポンプ電源281bとを備える。負電源281aは、読み出し時にリードモード信号RDzがハイレベルになると、電圧RNEGPとして負電圧NEGP(−3.5V)を発生する。負電圧ポンプ電源281bは、負電圧NEGP(−3.5V)を負電源281aに供給する。なお、負電圧供給部282、283の構成は、負電圧供給部281と同様の構成としてもよいし、その他の構成であってもよい。また、図25においては、負電圧供給部が3つ設けられているが、可能な範囲で負電圧供給部を共用する構成も本発明の範囲に含まれる。
図25に示すように、本発明の第1の実施形態では、選択時のワード線の電圧VREADは−3.5Vとなり、非選択のワード線の電圧VPPLは接地電圧Vss(0V)となる。
MOSトランジスタ261〜263は、ワード線選択時と、ワード線非選択時と、ディスチャージ時とで、垂直信号線VXnに出力する電圧を選択する。しかしながら、選択時のワード線の電圧VREADは負電圧(−3.5V)である。そこで、ワード線非選択時に、負電圧の選択時のワード線の電圧VREADを止められるように、負電圧供給部281が設けられている。これにより、MOSトランジスタ261のゲートに供給されるローレベルは負電圧(−3.5V)になる。
例えば、ワード線選択時には、選択信号GWLSnはハイレベルで、MOSトランジスタ261のゲートに供給される信号SELGATE_VXのレベルは高電圧Vppのレベルとなり、MOSトランジスタ261がオンし、選択ワード線の電圧VREAD(この場合−3.5v)が垂直信号線VXnに供給される。
ワード線非選択時には、選択信号GWLSnはローレベルで、その選択信号GWLSnはインバータ267により反転される。この場合、インバータ267からは、ハイレベルの選択信号GWLSBnが出力される。このハイレベルの選択信号GWLSBnは、レベルシフタ266を介して高電圧Vppのレベルの信号SEL_ELEVとしてMOSトランジスタ263のゲートに供給される。その結果、MOSトランジスタ263がオンし、非選択ワード線の電圧VPPL(この場合接地電圧Vssレベル(0v))が垂直信号線VXnに供給される。このとき、MOSトランジスタ261のゲートに供給される信号SELGATE_VXのレベルは負電圧RNEGP(−3.5v)のレベルとなり、MOSトランジスタ261がオフし、選択時のワード線の電圧VREADが垂直信号線VXnに供給されないようにしている。
また、ワード線選択時には、選択ワード線の電圧VREAD(この場合−3.5v)が垂直信号線VXnに供給される。この時に、この負電圧になっている電圧VREADが、NチャネルのMOSトランジスタ262、263を介して、接地電圧Vssの供給ラインや非選択時のワード線の電圧VPPLの供給ラインへリークすることが考えられる。
この時、MOSトランジスタ262のゲートに送られる信号GND_CLAMP、又はMOSトランジスタ263のゲートに送られる信号SEL_ELEVのノードのローレベルが、負電圧RNEGP(−3.5v)となるように、負電圧供給部282、283が設けられている。なお、上述のように、負電圧供給部282、283は負電圧供給部281と同様の構成であってもよいし、その他の構成であってもよい。これにより、負電圧の選択ワード線の電圧VREADがNチャネルのMOSトランジスタ262、263を介して、接地電圧Vssの供給ラインや非選択時のワード線の電圧VPPLの供給ラインへリークするのを防止できる。
また、もし非選択時のワード線電圧を0Vにするなら、ワード線非選択時に、非選択時のワード線電圧用のMOSトランジスタ263の代わりに、ディスチャージ用のMOSトランジスタ262をオンさせるようにしても良い。この場合、信号DISCHARGE信号や、信号GWLBのロジックを変更させるだけで良い。
また、非選択時のワード線電圧VPPL(0V)レベルの場合は、全ての動作の終了時に、MOSトランジスタ263のゲートに供給される信号SEL_ELEV又はMOSトランジスタ262のゲートに供給される信号GND_CLAMPのノードの電圧を上げておく。すなわち、非選択時のワード線電圧が0Vなら、非選択時のワード線電圧を信号GND_CLAMPで選択し、例えば−0.2vのような電圧ならば、非選択時のワード線電圧を信号SEL_ELEVで選択するようにしても良い。
なお、レベルシフタ264〜266には高電圧Vppを使用しているが、スタンバイ時にも高電圧Vppを発生させると、消費電流が多くなってしまう。本発明の第1の実施形態では、非選択時のワード線電圧は0V、選択時のワード線電圧は−3.5Vであるため、高電圧Vppのレベルは電源電圧Vccとしても良い。MOSトランジスタ263のゲートの信号SEL_ELEVやMOSトランジスタ262のゲートの信号GND_CLAMPのレベルが電源電圧Vccレベルになっていれば、もともと垂直信号線VXnの電圧は接地電圧Vssレベルになっているので、十分その電圧を継続させるのは問題ない。高電圧Vppのレベルは電源電圧Vccとすると、選択時のワード線電圧VREADを選択するためのMOSトランジスタのゲートには、ハイレベルが電源電圧Vcc(3V)でローレベルが−3.5Vの信号が供給されることになる。
なお、上述の例では、NチャネルのMOSトランジスタで負電圧を扱っている。このように、NチャネルMOSトランジスタで負電圧を扱う場合は、NチャネルFETのバックゲート(HV−PWELL)に、負電圧を供給している。なお、通常は、NチャネルFETのバックゲート(HV−PWELL)には、接地電圧Vssを供給している。
図26は、図25における負電圧供給部281〜283の具体的回路構成の一例であり、NチャネルMOSトランジスタのバックゲート(HV−PWELL)に負電圧を供給して、負電圧を扱えるようにした例である。図26に示す回路は、PチャネルMOSトランジスタ170〜174と、NチャネルMOSトランジスタ177〜180とからなり、正電圧VPWRと負電圧NEGPが供給されている。NチャネルMOSトランジスタ177〜180のバックゲートには、全て、負電圧NEGPが供給されている。この回路では、負電圧NEGPが供給されている時に、信号EN_NEGがハイレベルになると、出力電圧RNEGPには負電圧NEGP電圧が出力され、信号EN_NEG信号がローレベルになると、出力電圧RNEGPには0v(VGND)が出力される。このような回路では、非選択のNチャネルMOSトランジスタが確実にオフするように、NチャネルMOSトランジスタ177〜179のバックゲートに負電圧NEGPを供給している。
図24及び図25に示したXデコーダ200及びVXデコーダ201の場合にも、負電圧で非選択のNチャネルMOSトランジスタが確実にオフするように、NチャネルMOSトランジスタのバックゲートに負電圧NEGPを供給している。
前述までの説明で明らかなように、本発明の第1の実施形態NAND型フラッシュメモリでは、読み出し時に、非選択時のワード線電圧である0Vと、選択時のワード線電圧である−3.5Vが必要になる。次に、このワード線に与える電圧の生成について説明する。
図27は、本発明の第1の実施形態においてWL/uWLレギュレータ15の構成の一例を示すものである。図27において、非選択ワード線電圧レギュレータ181は、非選択時のワード線の電圧VPPL(0V)を生成している。非選択ワード線電圧レギュレータ181からの電圧は、MOSトランジスタ182を介して、電圧供給線183に供給され、非選択時のワード線の電圧VPPLとして、VXデコーダ201に供給される。MOSトランジスタ182のゲートには、信号EN_VREAD_HVが与えられる。
選択ワード線電圧レギュレータ184は、選択時のワード線電圧(−3.5V)を生成している。選択ワード線電圧レギュレータ184からの電圧は、MOSトランジスタ186を介して電圧供給線188に供給され、選択時のワード線の電圧VREADとして、VXデコーダ201に供給される。
また、PGM電圧用レギュレータ185は、プログラム時の電圧を生成している。PGM電圧用レギュレータ185からの電圧は、MOSトランジスタ187を介して電圧供給線188に供給され、プログラム時の電圧として、VXデコーダ201に供給される。
このように、ワード線に供給する電圧は、非選択ワード線電圧レギュレータ181や、選択ワード線電圧レギュレータ184で生成し、VXデコーダ201に供給している。これらの非選択ワード線電圧レギュレータ181や、選択ワード線電圧レギュレータ184は、リード時に、POR信号とVCCOK信号によって起動される。
電圧供給線188は、例えばプログラム用の高電圧を供給する際にも用いられる。それらの電圧は、セレクト用のMOSトランジスタ186及び187で選択されるが、そのMOSトランジスタ186及び187のゲート電圧は、通常、非使用時は0Vである。その場合、選択時のワード線の電圧VREADが負電圧になっていた場合、プログラム用の方は完全にカットできずリークが生じる。そのため、レベルシフタ189、189´及び負電圧供給部190、190´が設けられ、セレクト用のMOSトランジスタ186、187のゲート電圧を、非使用時には負電圧にしている。
なお、上述までの説明では、非選択のワード線電圧VPPLは接地電圧(Vss(0V))、と述べているが、非選択のワード線電圧VPPLは完全に0Vとする必要はなく、誤差を含んでいても良い。同様に、選択時のワード線電圧VREADは−3.5Vと述べているが、選択時のワード線電圧VREADは完全に−3.5Vとする必要はなく、誤差を含んでいても良い。すなわち、本発明において非選択のワード線電圧VPPL及び選択時のワード線電圧VREADは、以上説明したような本発明の動作を実行できる範囲のものも含む。
また、上述の例では、非選択のワード線電圧VPPLを接地電圧(Vss(0V))とし、選択時のワード線の電圧VREADを−3.5Vとしているため、選択ワード線電圧レギュレータ184には、負電圧チャージポンプで生成した−3.5Vを供給する必要がある。しかしながら、電源電圧Vccの極性を反転した−3Vから、−3.5Vを生成するには、2段のチャージポンプで十分である。
すなわち、電源電圧の絶対値の1.5倍の範囲内の電圧で読み出しが行えれば、チャージポンプ回路やブースター回路の段数は2段程度で実現でき、効率も80%程度となる。このため、動作速度の低下やエネルギー効率の低下には、殆どならない。勿論、選択時のワード線の電圧VREADを−3.0Vとすれば、負電圧チャージポンプは不要になる。よって、選択時のワード線電圧VREADは、電源電圧の絶対値の1.5倍の範囲内となる、−4Vから−3Vの範囲の電圧とすれば良い。
また、本発明の第1の実施形態では、読み出し時に、メモリセルアレイのウェルに負の電圧を供給する必要がない。ウェルを常にマイナスにバイアスする場合には、負電圧のチャージポンプやブースターを常に動作させなければならず、スタンバイ時の消費電力が増加してしまう。
<2.第2の実施形態>
<2−1.第2の実施形態におけるスレッショルド値について>
次に、本発明の第2の実施形態について説明する。前述の第1の実施形態では、メモリセルのスレッショルド値を、データ"1"のときには−6Vを中心にして分布し、データ"0"のときには−2.5Vを中心にして分布するようにし、選択時のワード線の電圧VREADを−3.5V、非選択時のワード線の電圧VPPLを0Vとして設定している。これに対して、本発明の第2の実施形態では、以下のように、スレッショルド値を設定している。
図28は、本発明の第2の実施形態におけるメモリセルM0、M1、…のスレッショルド値分布を示すものである。図28に示す例では、メモリセルのスレッショルド値は、データ"1"のときには−2.5Vを中心にして分布し、データ"0"のときには1.0Vを中心にして分布する。したがって、ワード線WL0、WL1、…に3V(電源電圧Vcc)を印加すれば、メモリセルM0、M1、…は、全てオンとなる。また、ワード線WL0、WL1、…に0Vを印加すれば、メモリセルM0、M1、…がプログラムされていればオフとなり、メモリセルM0、M1、…がプログラムされていなければオンとなる。このため、この場合には、選択時のワード線の電圧VREADは0V、非選択時のワード線の電圧VPPLは3V(電源電圧Vcc)となる。
図29は、上述のように、選択時のワード線の電圧VREADを接地電圧Vss(0V)、非選択時のワード線の電圧VPPLを電源電圧Vcc(3V)とした場合の各ワード線の電圧波形を示すものである。
図29に示すように、読み出し動作の状態に入るときに、全てのワード線WL0、WL1、…、WL31は、非選択のワード線の電圧3Vに設定される。そして、ワード線WL0が選択されると、ワード線WL0の電圧が選択時のワード線電圧である0Vに下がり、データ読み出しを終了すると、ワード線WL0の電圧は3Vに戻る。次にワード線WL1が選択されると、ワード線WL1の電圧が選択時のワード線電圧である0Vに下がり、データ読み出しを終了すると、3Vに戻り、以下、ワード線WL2、WL3、…の電圧が選択時のワード線電圧である0Vに下がり、データ読み出しを終了すると、3Vに戻っていく。その間、他の非選択のワード線の電圧は、3Vで一定である。
このように、この場合、ひとつのメモリセルのワード線の電圧は、選択時に1回、0Vに下がり、他の期間では、3Vで一定である。読み出し状態の間、メモリセルに与えられる電圧は殆ど一定であるから、リードディスターブの影響は殆どなくなる。
<2−2.第2の実施形態での読み出しタイミングについて>
次に、本発明の第2の実施形態の読み出し時のタイミング設定について説明する。前述の第1の実施形態と同様に、本発明の第2の実施形態における読み出し時のタイミングとしては、ビット線BLのプリチャージを開始した後、選択トランジスタSGDをオンし、次に、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンするタイミング設定(第1のタイミング設定)と、ビット線BLのプリチャージを開始すると同時に選択トランジスタSGDをオンし、プリチャージが完了したら、選択ワード線の電圧をVREADに下げ、最後に、選択トランジスタSGSをオンするタイミング設定(第2のタイミング設定)と、ビット線BLのプリチャージを開始し、選択ワード線電圧をVREADに下げ、選択トランジスタSGDをオンし、最後に、選択トランジスタSGSをオンするタイミング設定(第3のタイミング設定)とが可能である。
図30は、第2の実施形態で、第1のタイミング設定での波形を示すものである。図30に示すように、時刻T41では、コマンドデコーダ11からのリードコマンドRDが受け付けられると、イニシャル動作に入り、信号PSELでビット線BLがディスチャージされる。この時点では、選択ワード線WLの電圧も、非選択ワード線uWLの電圧も、3V(電源電圧Vcc)である。
次に、時刻T42で、プリチャージ信号PRCHがローレベルになり、ビット線BLのプリチャージが開始される。これにより、ビット線BLの電圧が上昇していく。ここでは、ビット線BLを1Vにプリチャージしている。
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線SELDが立ち上がる前後か同時でも良いし、選択ワード線WLが立ち下がる前後か同時でも良いし、選択信号線SELSの立ち上がる前か同時でも良い(信号PRCHの点線参照)。選択信号線SELDが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタSGDが開いた後に、選択ワード線WLまでの分も追加してチャージされるので、ビット線BLのデータによるレベル差を大きく取れ、リードマージンが上がる。
次に、時刻T43で、選択信号線SELDの駆動信号が電源電圧Vccになり、選択トランジスタSGDがオンされる。
次に、時刻T44で、選択ワード線WLの電圧が0V(接地電圧Vss)に下げられ、時刻T45で、選択信号線SELSの駆動信号が電源電圧Vccになり、選択トランジスタSGSがオンされる。
時刻T46で、ビット線BLの読み出し判定後、選択信号線SELD及びSELSの電圧が0Vに戻され、選択ワード線WLの電圧が3V(電源電圧Vcc)に戻される。
時刻T47で、ラッチパルスLatchにより、出力データがラッチ18にラッチされ、I/Oバッファ19から出力される。また、時刻T41〜T47の間、非選択のワード線uWLは、固定電位を維持している。
図31は、第2の実施形態で、第2のタイミング設定での波形を示すものである。図31に示すように、時刻T51では、コマンドデコーダ11からのリードコマンドRDが受け付けられると、イニシャル動作に入り、信号PSELでビット線BLがディスチャージされる。この時点では、選択ワード線WLの電圧も、非選択ワード線uWLの電圧も、3V(電源電圧Vcc)である。
次に、時刻T52で、プリチャージ信号PRCHがローレベルになり、ビット線BLのプリチャージが開始される。これにより、ビット線BLの電圧が上昇していく。ここでは、ビット線BLを1Vにプリチャージしている。これと同時に、時刻T52で、選択信号線SELDの駆動信号が電源電圧Vccになり、選択トランジスタSGDがオンされる。
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線SELDが立ち上がる前後か同時でも良いし、選択ワード線WLが立ち下がる前後か同時でも良いし、選択信号線SELSの立ち上がる前か同時でも良い(信号PRCHの点線参照)。選択信号線SELDが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタSGDが開いた後に、選択ワード線WLまでの分も追加してチャージされるので、ビット線BLのデータによるレベル差を大きく取れ、リードマージンが上がる。
次に、時刻T53で、選択ワード線WLの電圧が0V(接地電圧Vss)に下げられ、時刻T54で、選択信号線SELSの駆動信号が電源電圧Vccになり、選択トランジスタSGSがオンされる。
時刻T55で、ビット線BLの読み出し判定後、選択信号線SELD及びSELSの電圧が0Vに戻され、選択ワード線WLの電圧が3V(電源電圧Vcc)に戻される。
時刻T56で、ラッチパルスLatchにより、出力データがラッチ18にラッチされ、I/Oバッファ19から出力される。また、時刻T51〜T56の間、非選択のワード線uWLは、固定電位を維持している。
図32は、第2の実施形態で、第3のタイミング設定での波形を示すものである。図32に示すように、時刻T61では、コマンドデコーダ11からのリードコマンドRDが受け付けられると、イニシャル動作に入り、信号PSELでビット線BLがディスチャージされる。この時点では、選択ワード線WLの電圧も、非選択ワード線uWLの電圧も、3V(電源電圧Vcc)である。
次に、時刻T62で、プリチャージ信号PRCHがローレベルになり、ビット線BLのプリチャージが開始される。これにより、ビット線BLの電圧が上昇していく。ここでは、ビット線BLを1Vにプリチャージしている。なお、プリチャージの終了タイミングは、選択信号線SELDが立ち上がる前である。
次に、時刻T63で、選択ワード線WLの電圧が0V(接地電圧Vss)に下げられ、時刻T64で、選択信号線SELDの駆動信号が電源電圧Vccになり、選択トランジスタSGDがオンされる。そして、時刻T65で、選択信号線SELSの駆動信号が電源電圧Vccになり、選択トランジスタSGSがオンされる。
時刻T66で、ビット線BLの読み出し判定後、選択信号線SELD及びSELSの電圧が0Vに戻され、選択ワード線WLの電圧が3V(電源電圧Vcc)に戻される。
時刻T67で、ラッチパルスLatchにより、出力データがラッチ18にラッチされ、I/Oバッファ19から出力される。また、時刻T61〜T67の間、非選択のワード線uWLは、固定電位を維持している。
<2−3.第2の実施形態でのワード線の電源供給について>
次に、本発明の第2の実施形態のNAND型フラッシュメモリの場合のXデコーダ300及びVXデコーダ301について説明する(図33及び図34)。前述したように、本発明の第2の実施形態では、非選択時のワード線電圧VPPLは電源電圧Vcc(3V)、選択時のワード線電圧VREADは接地電圧Vss(0V)であり、メモリセルのスレッショルド値は0V以下にならない。このため、基本的には、図22及び図23に示した構成のXデコーダ100及びVXデコーダ101と同様な構成のXデコーダ300及びVXデコーダ301を用いることができる。
図33は、本発明の第2の実施形態におけるXデコーダ300の構成を示すものである。図33において、MOSトランジスタ341、MOSトランジスタ344〜347、MOSトランジスタ351〜355、コンデンサ356は、図22におけるMOSトランジスタ141、MOSトランジスタ144〜147、MOSトランジスタ151〜155、コンデンサ156に対応している。なお、この場合、高圧電源HV1、HV2、HV3は、電源電圧Vcc(3V)レベルで良い。また、この場合、ワード線ドライバ340−1〜340−31を構成するMOSトランジスタ341のゲートには、ハイレベルが3.0V、ローレベルがVss(0V)の信号が供給されることになる。
また、図34は、本第2の実施形態におけるVXデコーダ301の構成を示すものである。図34において、MOSトランジスタ361〜363、レベルシフタ364〜366は、図23におけるMOSトランジスタ161〜163、レベルシフタ164〜166に対応している。レベルシフタ364,365,366に供給される高電圧Vppとしては電源電圧Vccで良い。
図34に示すように、この実施形態では、選択時のワード線の電圧VREADは接地電圧Vss(0V)であり、非選択時のワード線の電圧VPPLは電源電圧Vcc(3V)である。また、この実施形態では、ディスチャージ電圧を電源電圧Vccとして、垂直信号線VXnを電源電圧Vccにプルアップしている。
また、スタンバイ時に電圧を消費しないように、ディスチャージ時の電圧を選択するMOSトランジスタ362及び非選択のワード線電圧を選択するMOSトランジスタ363として、Pチャネルのものを用いている。このようにすると、MOSトランジスタ363のゲートにローレベルを供給してMOSトランジスタ363がオンになり、スタンバイ時に、ワード線電圧を非選択時のワード線電圧に維持することができる。
この場合、選択時のワード線電圧VREADを選択するためのMOSトランジスタ361には、ハイレベルが電源電圧Vcc、ローレベルがVssの信号SELGATE_VXが供給される。非選択時のワード線電圧VPPLを選択するためのMOSトランジスタ363には、ハイレベルが電源電圧Vcc、ローレベルがVssの信号SEL_ELEVが供給される。プリチャージ時の電圧を選択するためのMOSトランジスタ362には、ハイレベルが電源電圧Vcc、ローレベルがVssの信号GND_CLAMPが供給される。MOSトランジスタ361がNチャネル、MOSトランジスタ362及び363がPチャネルなので、選択時のワード線電圧VREADを選択するときと、非選択時のワード線電圧VPPL及びプリチャージ時の電圧を選択するときとでは、論理が反対になる。
なお、上述までの説明では、非選択のワード線電圧VPPLは電源電圧(Vcc(3V))、と述べているが、非選択のワード線電圧VPPLは完全に3Vとする必要はなく、誤差を含んでいても良い。同様に、選択時のワード線電圧VREADは接地電圧(Vss(0V))と述べているが、選択時のワード線電圧VREADは完全に0Vとする必要はなく、誤差を含んでいても良い。また、ここでは、電源電圧Vccを3Vとしているが、電源電圧Vccが他のレベルであっても、同様である。
以上説明したように、本発明の第2実施形態では、読み出し時に、非選択のワード線の電圧を所定の電圧VPPL(電源電圧Vcc(3V))で固定し、ワード線選択時に、ワード線の電圧が所定の電圧VREAD(接地電圧Vss(0V))に下げるようにしている。これにより、リードディスターブの影響を減少させることができる。また、本発明の第2の実施形態では、読み出し時に、電源電圧Vcc(3V)と接地電圧Vss(0V)の範囲で駆動できる。このため、マイナス電源や昇圧回路が不要になり、動作時間が短縮でき、消費電力の削減を図ることができる。
本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。