JP2011134983A

JP2011134983A - シリコン半導体基板の製造方法

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Publication number: JP2011134983A
Application number: JP2009295030A
Authority: JP
Inventors: Seiji Takayama; 誠治高山; Atsushi Ikari; 敦碇; Brian Murphy; マーフィーブライアン
Original assignee: Siltronic AG
Current assignee: Siltronic AG
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2011-07-07

Abstract

【課題】単結晶炭化シリコン層からなる半導体基板を製造する技術に関し、特にシリコン基板の表層部がさらに応力緩和炭化シリコン層を有する半導体基板を製造する技術を提供する。
【解決手段】下記のステップ：（１）シリコン半導体基板を用意し（２）シリコン基板内に炭素イオンを注入してケイ素と炭素の混在した炭素含有層を形成するステップと（３）基板を熱処理して炭素含有層を応力緩和炭化シリコン膜層と酸化膜キャップを形成するステップと（４）酸化膜キャップを除去するステップと（５）第２の酸化膜キャップを形成するステップと（６）応力緩和炭化シリコン膜層と第２の酸化膜キャップとの間のシリコン層に炭素イオンを注入して、ケイ素と炭素の混在した炭素含有層を形成するステップと（７）基板を熱処理して炭素含有層を結晶成長炭化ケイ素膜層とするステップと（８）基板の表面に形成された酸化膜キャップを除去するステップを順次実施する。
【選択図】図１

Description

本発明は、単結晶炭化シリコン層からなる半導体基板を製造する技術に関し、特にシリコン基板の表層部がさらに応力緩和炭化シリコン層を有する半導体基板を製造する技術に関する。

炭化シリコンは、高いショットキー障壁、高い降伏電界強度及び高い伝熱性を併せ持っているため、パワーデバイス用の材料に適している。また炭化シリコンは、その格子定数が典型的なオプトエレクトロニクス用半導体材料である窒化物半導体の格子定数と近く、窒化物化合物半導体を低欠陥でエピタキシャル成長させることができるため、オプトエレクトロニクス用の材料に適している。係る単結晶炭化シリコンの製造方法は、単結晶成長法と薄膜エピタキシャル法が知られているが、６インチ以上の大面積の基板を実現することが難しく、基板が大変高価となる問題があった。また、単結晶炭化シリコン基板を６インチ以上の大面積において安価に実現する方法として、単結晶炭化シリコン層を表層に有する半導体基板の製造方法がすでに知られているが（特許文献１）、単結晶炭化シリコン層の厚さは５０〜１００ｎｍの範囲のものが得られるにすぎない。

一方最近のオプトエレクトロニクス用半導体材料として、窒化ガリウム（ＧａＮ）を低欠陥で単結晶炭化シリコン層上に数μｍ程度エピタキシャル成長させた物が要求されるようになってきた。しかし係る厚さの窒化ガリウムエピタキシャル層は強い応力（内部歪み）を有し、ＧａＮ層の表面又は内部に亀裂が生じるという問題があった。

特開２００７−３３９０４１

本発明は、窒化物を数μｍエピタキシャル成長させても表面にクラックを生じない、シリコン基板の表層部に炭化シリコン層を有する半導体基板を製造する技術を提供する。

本発明者は上記課題が、窒化物を数μｍエピタキシャル成長させるための単結晶炭化シリコン層の下部に、応力を緩和させるための炭化シリコン層を設けることで解決できることを見いだし本発明を完成した。

すなわち、本発明の製造方法は、シリコン基板の表層部が応力緩和炭化シリコン層を有する単結晶炭化シリコン層からなるシリコン半導体基板の製造方法であって、下記のステップを順次実施することを特徴とする：（１）シリコン半導体基板を用意し、（２）シリコン基板内に炭素イオンを注入して、シリコン基板内にケイ素と炭素の混在した第１の炭素含有層を形成する第１の炭素イオン注入ステップと、（３）前記シリコン基板を熱処理して、前記第１の炭素含有層を応力緩和炭化シリコン膜層と、第１の表面酸化膜キャップとからなるシリコン半導体基板を形成するステップと、（４）前記第１の表面酸化膜キャップを除去するステップと、（５）第２の表面酸化膜キャップを形成するステップと、（６）前記応力緩和炭化シリコン膜層と前記第２の表面酸化膜キャップとの間のシリコン層に炭素イオンを注入して、ケイ素と炭素の混在した第２の炭素含有層を形成する第２の炭素イオン注入ステップと、（７）前記シリコン基板を熱処理して、前記第２の炭素含有層を結晶成長炭化ケイ素膜層とするステップと、（８）前記シリコン基板の表面に形成された第２の酸化膜キャップを除去するステップ。

また本発明の製造方法には、上のステップ（３）で得られた基板３０を、ステップ（５）で使用する基板５０として使用する方法を含む。

さらに本発明は、２回目の炭素イオンの注入直後に、前記シリコン酸化層と前記単結晶炭化シリコン層の間の炭素含有層と前記シリコン酸化層との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整することを特徴とする、シリコン半導体基板の製造方法である。

さらに本発明は、２回目の炭素イオンの注入直後に、前記シリコン酸化層と前記単結晶炭化シリコン層の間の炭素含有層と前記シリコン酸化層との界面における前記炭素含有層側の炭素原子濃度が２５ａｔｏｍ％以上であることを特徴とする、シリコン半導体基板の製造方法である。

さらに本発明は、前記炭素イオンの注入を前記シリコン基板を４００℃以上１０００℃以下の温度に加熱した状態で行うことを特徴とする、シリコン半導体基板の製造方法である。

さらに本発明は、前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造されたことを特徴とする、シリコン半導体基板の製造方法である。

本発明の方法により得られるシリコン基板の表層部に単結晶炭化シリコン層を有する半導体基板は、応力緩和のための炭化シリコン層を有し、表面の単結晶炭化シリコン上に窒化物を数μｍエピタキシャル成長させてもエピタキシャル表面にクラックを生じない。

本発明の工程を示す。図１の各工程における、シリコン半導体基板を示す。

（実施の形態の１）
次に本発明を実施するための形態を図１及び図２に基づいて詳細に説明する。本発明の製造方法で得られるシリコン半導体基板８０は次の特徴を有する。シリコン層１に応力緩和のための炭化シリコン層３と、単結晶窒化物を成長させるための表面単結晶炭化シリコン層８からなる。

ここで炭化シリコン層８とは、通常公知の単結晶性の炭化シリコン層である。炭化シリコン層は、高いショットキー障壁、高い降伏電界強度および高い伝熱性を有し、高耐圧パワーデバイス用の理想的な材料であり、炭化シリコンにより作られたデバイスは、強い負荷を与えられた場合においても過熱されにくく、高コストとなる外部冷却装置が不要となるため、スイッチング時間が短くより小さい軽量デバイスの製造が実現が可能となる。更に炭化シリコンは、その格子定数がシリコンあるいはサファイヤの格子定数と比較して、典型的なオプトエレクトロニクス用半導体材料、例えば窒化物化合物半導体の格子定数と近いため、オプトエレクトロニクスデバイスの製造に適している。このことは、炭化シリコン上に窒化物化合物半導体のエピタキシャル成長を行う場合の欠陥の回避に対して有利に作用する。

また、応力緩和のための炭化シリコン層３は、単結晶窒化物を成長させるための表面単結晶炭化シリコン層８の下側のシリコン層に形成され、表面単結晶炭化シリコン層８の上に窒化物（例えばＧａＮ）をエピタキシャル成長させた際に蓄積される応力を緩和するものを意味し、例えば単結晶炭化シリコン内に非晶質炭化シリコンを有することにより、表面単結晶炭化シリコン層８に蓄積された応力を緩和することが可能となる。表面単結晶炭化シリコン層８の露出する表面の平坦性は大きくても０．５ｎｍＲＭＳの範囲である。

また本発明の製造方法で得られるシリコン半導体基板８０には、通常の窒化物、例えばＧａＮを通常公知の方法・装置を用いることで約１０μｍ程度の厚さにまで、表面クラック発生を抑制しながらエピタキシャル成長させることができる。

本発明の第１ステップ（Ｓ１）は、シリコン半導体基板１０を用意する工程である。ここで本発明において使用可能な基板１０は、シリコン層１を有する基板であって、そのサイズや形状には限定はされない。具体的には従来公知のＳｉＣウェハ（単結晶炭化シリコン層を表面に有するシリコン基板）の製造のためのシリコンウェハが挙げられる。

本発明の第２ステップ（Ｓ２）は続く第３ステップ（Ｓ３）と併せていわゆるＩＢＳ−ＳｉＣプロセスとして知られている方法と同様の技術である（参考文献Ｊ．Ｋ．Ｎ．ＬＩｎｄｎｅｒ，Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ，Ｂ．ＲａｕｓｃｈｅｎｂａｃｈおよびＢ．Ｓｔｒｉｔｚｋｅｒ，ＦａｌｌＭｅｅｔｉｎｇｏｆｔｈｅＭａｔｅｒｉａｌｓＲｅｓｅａｒｃｈＳｏｃｉｅｔｙ，Ｂｏｓｔｏｎ，ＵＳＡ（１９９４），Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ，Ｖｏｌ．３５４（１９９５），１７１）。第２ステップは、シリコン基板１０のシリコン層１に、炭素イオンを注入して、炭素含有層２を形成する工程である。本発明において炭素含有層２の、炭素イオン注入位置、炭素イオン濃度、注入分布については特に制限はなく、続く熱処理の第３ステップにより、応力緩和炭化シリコン層３が形成されるものであればよい。

本発明において注入位置は好ましくは、基板１０の表面から４００〜５００ｎｍの深さに炭素イオン濃度のピークを選択することが好ましい。また注入濃度は炭素原子濃度の最大値を４５〜５５ａｔｏｍ％の範囲とすることが好ましい。係る炭素イオン注入の条件により得られる炭素含有層２は、基板２０の表面から３００〜４００ｎｍの範囲の位置で、炭化シリコン層３となり、応力緩和のために最適となる。

本発明において炭素イオン注入の方法・装置については特に制限はなく従来公知の方法・装置が使用可能である（参考文献Ｊ．Ｋ．Ｎ．ＬＩｎｄｎｅｒ，Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ，Ｂ．ＲａｕｓｃｈｅｎｂａｃｈおよびＢ．Ｓｔｒｉｔｚｋｅｒ，ＦａｌｌｍｅｅｔｉｎｇｏｆｔｈｅＭａｔｅｒｉａｌｓＲｅｓｅａｒｃｈＳｏｃｉｅｔｙ，Ｂｏｓｔｏｎ，ＵＳＡ（１９９４），Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ，Ｖｏｌ．３５４（１９９５），１７１）。例えば、炭素イオンの注入エネルギーはおよそ１７０〜２００ｋｅＶ、炭素イオンの注入量は７ｘ１０^１７〜８ｘ１０^１７ｃｍ^−２が適当である。

本発明の第３ステップ（Ｓ３）は、第２ステップで形成された炭素含有層２をアニールして炭化シリコン層３とし、同時に表面に第１の酸化膜キャップを形成し、第１の酸化膜キャップ４と化シリコン層３との間にシリコン層１１を設けた半導体基板３０を得る工程である。係る熱処理は、炭素含有層２を炭化シリコン層３に変化させる条件であれば特に制限はなく、通常公知の方法が好ましく適用可能である（参考文献特開２００７−３３９０４１）。具体的には、１１００℃以上シリコン融点未満の温度の０．５体積％程度の酸素を含むアルゴンガス雰囲気中で基板２０を熱処理する。この熱処理の所要時間は１０時間程度である。かかる微量の酸素の添加は加熱炉を保護する目的でされている。このステップでの熱処理で同時に、露出する側のシリコン層１の表面が酸化され薄い酸化膜（第１の酸化膜キャップ４）が形成される。第１の酸化膜キャップ４の厚さは１３０〜１４０ｎｍ程度である。従って第３ステップで得られる基板３０は、シリコン層１に、炭化シリコン層３、その上にシリコン層１１、さらに薄い第１の酸化膜キャップ４からなる。

本発明の第４ステップ（Ｓ４）は、前記第１の表面酸化膜キャップ４を除去してシリコン層１１を露出する工程である。ここで除去する方法および装置については特に制限はなく、通常公知のいわゆるシリコン半導体基板の表面のシリコン酸化膜を除去する方法であれば適用可能である。具体的には、乾式方法と、湿式方法とがありいずれの方法も適用可能である。本発明では特に湿式エッチングによる方法が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。この場合第４ステップには、エッチング後の半導体４０をさらに洗浄するために純水で洗浄することも含まれる。

本発明の第５ステップ（Ｓ５）は、上で得られたシリコン表面１１の表面に第２の表面酸化膜キャップ５を形成する熱処理工程である。かかる酸化膜キャップ５は、炭化シリコン層３との間に炭素含有層６を形成することのできる厚さであればよい。具体的には例えば炭素イオンの注入エネルギーとして１００〜２００ｋｅＶを用いる場合、およそ２５０ｎｍ〜５５０ｎｍの範囲の値から選定される。

本発明の第６ステップ（Ｓ６）は、得られたシリコン層１１に第２の炭素イオン注入して炭素含有層６を形成する工程である。本発明の第２ステップと同様の条件を使用することができる。本発明において炭素含有層６の、注入位置、炭素イオン濃度、注入分布については特に制限はなく、続く熱処理の第７ステップにより、単結晶窒化物を成長させるための表面単結晶炭化シリコン層８が形成されるものであればよい。本発明において炭素イオンの注入直後に、炭素含有層６と第２の表面酸化膜キャップ５との界面（炭素含有層６側）における炭素原子濃度が１５ａｔｏｍ％以上、かつ炭素含有層６内における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整して、炭素イオンの注入を行う。

第２の表面酸化膜キャップ５／炭素含有層６界面（炭素含有層６側）の炭素原子濃度を１５ａｔｏｍ％以上とすることは、良好な表面粗さを実現するために、極めて重要である。第２の表面酸化膜キャップ５／炭素含有層６界面（炭素含有層６側）の炭素原子濃度が１５ａｔｏｍ％を下回ると、アニール後、単結晶炭化シリコン層８の上部に、ポリ炭化シリコン粒とＳｉ結晶から成る遷移層が出現し始め、全工程完了後の表面粗さが劣化してしまう。一方、第２の表面酸化膜キャップ５／炭素含有層６界面（炭素含有層６側）の炭素原子濃度を１５ａｔｏｍ％以上とすれば、上記遷移層は消滅し、良好な表面粗さを実現することが可能である。

より好ましくは、良好な表面粗さを安定的に実現するため、第２の表面酸化膜キャップ５／炭素含有層６界面（炭素含有層６側）の炭素原子濃度を２５ａｔｏｍ％以上とすることが望ましい。

炭素含有層６内における炭素原子濃度の最大値を５５ａｔｏｍ％以下とすることは、単結晶炭化シリコン層８の結晶性を維持ために、極めて重要である。炭素含有層６内における炭素原子濃度の最大値５５ａｔｏｍ％を超えると、アニール後には、単結晶炭化シリコン層８内に微小炭素粒からなる欠陥が出現し、単結晶炭化シリコン層８の結晶性を劣化させる。一方、炭素含有層６内における炭素原子濃度の最大値を５５ａｔｏｍ％以下とすれば、上述の炭素粒の出現を抑制することが可能である。

より好ましくは、炭素粒の抑制を安定的に実現するため、炭素含有層６内における炭素原子濃度の最大値を５０ａｔｏｍ％以下とすることが望ましい。

炭素イオンの注入は、シリコン基板を４００℃以上の温度に加熱した状態で行うことが望ましい。基板の加熱温度が４００℃を下回ると、注入後に、炭素含有層６を構成する単結晶炭化シリコン粒の配向性が乱れるため、アニール後には、単結晶炭化シリコン層８の結晶性が乱れ、はなはだしい場合には、ポリ層となってしまうこともある。

より好ましくは、単結晶炭化シリコン層８の結晶性をさらに高めるため、シリコン基板を５００℃以上の温度に加熱した状態で炭素イオンの注入を行うことが望ましい。

炭素イオンの注入は、シリコン基板を１０００℃以下の温度に加熱した状態で行うことが望ましい。基板の加熱温度が１０００℃を上回ると、注入後に、炭素含有層６を構成する単結晶炭化シリコン粒がデンドライド状に融合し、アニール後には、単結晶炭化シリコン層８の緻密性、均一性が損なわれる。

より好ましくは、単結晶炭化シリコン層８の緻密性、均一性をさらに高めるため、シリコン基板を８００℃以下の温度に加熱した状態で炭素イオンの注入を行うことが望ましい。

係る炭素イオン注入の条件により得られる炭素含有層６は、基板７０の表面から炭化シリコン層３までの間で、炭化シリコン層８となり、単結晶窒化物をエピタキシャル成長させるために最適な結晶性と表面粗さを有した単結晶炭化シリコンとなる。本発明において炭素イオン注入の方法・装置については特に制限はなく従来公知の方法・装置が使用可能である（参考文献Ｊ．Ｋ．Ｎ．ＬＩｎｄｎｅｒ，Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ，Ｂ．ＲａｕｓｃｈｅｎｂａｃｈおよびＢ．Ｓｔｒｉｔｚｋｅｒ，ＦａｌｌＭｅｅｔｉｎｇｏｆｔｈｅＭａｔｅｒｉａｌｓＲｅｓｅａｒｃｈＳｏｃｉｅｔｙ，Ｂｏｓｔｏｎ，ＵＳＡ（１９９４），Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ，Ｖｏｌ．３５４（１９９５），１７１）。例えば、炭素イオンの注入エネルギーはおよそ１００〜２００ｋｅＶ、炭素イオンの注入量は７ｘ１０^１７〜８ｘ１０^１７ｃｍ^−２が適当である。

本発明の第７のステップ（Ｓ７）は、第６ステップで形成された炭素含有層６をアニールして炭化シリコン層８とし、第２の酸化膜キャップ４と炭化シリコン層３との間に窒化物成長用炭化シリコン層８を設けた半導体基板７０を得る工程である。係る熱処理は、炭素含有層６を単結晶炭化シリコン層８に変化させる条件であれば特に制限はなく、通常公知の方法が好ましく適用可能である。（参考文献特開２００７−３３９０４１）。具体的には、１１００℃以上シリコン融点未満の温度の０．５体積％程度の酸素を含むアルゴンガス雰囲気中で基板６０を熱処理する。この熱処理の所要時間は１０時間程度である。かかる微量の酸素の添加は加熱炉を保護する目的でされている。

本発明の第８のステップ（Ｓ８）は、基板７０の表面の第２の酸化膜キャップを除去し、単結晶炭化シリコン膜８を露出した基板８０を得る工程である。ここで除去する方法および装置については特に制限はなく、通常公知のいわゆるシリコン半導体基板の表面のシリコン酸化膜を除去する方法であれば適用可能である。具体的には、乾式方法と、湿式方法とがありいずれの方法も適用可能である。本発明では特に湿式エッチングによる方法が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。この場合第８ステップには、エッチング後の半導体８０をさらに洗浄するために純水で洗浄することも含まれる。

（実施の形態の２）
図示はされないが、上で説明した本発明の方法に加えて、本発明の他の実施の態様として、本発明ステップ３（Ｓ３）で得られる基板３０を、そのまま本発明のステップ５（Ｓ５）で得られる基板５０として使用する態様である。この態様においては、本発明は、第１の酸化膜キャップが第２の酸化膜キャップに該当する。

ここでステップ３の熱処理の条件を制御することで容易に基板５０として好ましい酸化膜キャップ５の厚さに調節することができる。具体的にはステップ３において、主に熱処理の時間、又は微量の酸素の量を制御することで可能である。具体的には、１１００℃以上シリコン融点未満の温度の０．５体積％程度の酸素を含むアルゴンガス雰囲気中で基板２０を約１０時間熱処理することにより得られた基板３０を引き続きたとえば１１００℃の温度の１００％酸素雰囲気中で約２時間〜約１２時間の熱処理を行うことで、およそ２５０ｎｍ〜５５０ｎｍの酸化膜キャップ５を形成することが可能である。

以下実施例に基づいて本発明をさらに詳しく説明するが、本発明がこれらの実施例に限定されるものではない。

（実施例１）
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用意し、このウェハに、ウェハ加熱温度５５０℃、加速エネルギー２００ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、シリコン基板内部に炭素含有層を形成した。注入後、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールした。この時の各層の厚さはそれぞれ表面酸化層１２９ｎｍ／シリコン層３２５ｎｍ／単結晶炭化シリコン層１３５ｎｍとなった。その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。引き続きサンプルを１１００℃のドライ酸化雰囲気中で熱処理して、ウェハ上に４３０ｎｍの表面酸化膜を形成した。この時の各層の厚さはそれぞれ表面酸化層４３０ｎｍ／シリコン層１３４ｎｍ／単結晶炭化シリコン層１３５ｎｍとなった。引き続きウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、表面酸化層と単結晶炭化シリコン層の間のシリコン基板内部に炭素含有層を形成した。注入後、サンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。この時の単結晶炭化シリコン層の厚さは２０１ｎｍとなった。サンプルの表面粗さ（ＲＭＳ）をＡＦＭで評価したところ（測定面積１０μｍ×１０μｍ）、０．４３ｎｍとなった。その後、サンプルの表面にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）法を用いて１２００℃の成長温度で６μｍのＧａＮ層を形成した。この時、ＧａＮ層に発生したクラックの長さは単位面積当たり１３ｍｍ／ｍｍ^２となった。

（比較例１）
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用意し、このウェハに、ウェハ加熱温度５５０℃、加速エネルギー２００ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、シリコン基板内部に炭素含有層を形成した。注入後、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールした。この時の、各層の厚さはそれぞれ表面酸化層１３０ｎｍ／シリコン層３２９ｎｍ／単結晶炭化シリコン層１３６ｎｍ厚となった。引き続き１１００℃のドライ酸化雰囲気中で表面酸化膜、シリコン層を酸化し、同酸化によってサンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。その後、サンプルの表面粗さ（ＲＭＳ）をＡＦＭで評価したところ（測定面積１０μｍ×１０μｍ）、３．６ｎｍと大きく、直接ＧａＮを成長させることが難しいため、ＣＭＰ処理を行った。この時のサンプルの表面粗さは０．４９ｎｍ、また単結晶炭化シリコン層の厚さは７６ｎｍとなった。その後、サンプルの表面にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）法を用いて１２００℃の成長温度で６μｍのＧａＮ層を形成した。この時、ＧａＮ層に発生したクラックの長さは単位面積当たり５０ｍｍ／ｍｍ^２となった。

（比較例２）
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用意し、１１００℃のドライ酸化雰囲気中で熱処理して、ウェハ上に４３０ｎｍの表面酸化膜を形成した。その後、ウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、表面酸化層の下に炭素含有層を形成した。注入後、サンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。この時の単結晶炭化シリコン層の厚さは７８ｎｍとなった。サンプルの表面粗さ（ＲＭＳ）をＡＦＭで評価したところ（測定面積１０μｍ×１０μｍ）、０．４５ｎｍとなった。その後、サンプルの表面にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）法を用いて１２００℃の成長温度で６μｍのＧａＮ層を形成した。この時、ＧａＮ層に発生したクラックの長さは単位面積当たり４８ｍｍ／ｍｍ^２となった。

（実施例２）
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用意し、このウェハに、ウェハ加熱温度５５０℃、加速エネルギー２００ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、シリコン基板内部に炭素含有層を形成した。注入後、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、引き続きサンプルを１１００℃のドライ酸化雰囲気中で熱処理して、ウェハ上に５５０ｎｍの表面酸化膜を形成した。この時の各層の厚さはそれぞれ表面酸化層５５０ｎｍ／シリコン層１３８ｎｍ／単結晶炭化シリコン層１３５ｎｍとなった。引き続きウェハ加熱温度５５０℃、加速エネルギー２００ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、表面酸化層と単結晶炭化シリコン層の間のシリコン基板内部に炭素含有層を形成した。注入後、サンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。この時の単結晶炭化シリコン層の厚さは２２１ｎｍとなった。サンプルの表面粗さ（ＲＭＳ）をＡＦＭで評価したところ（測定面積１０μｍ×１０μｍ）、０．４７ｎｍとなった。その後、サンプルの表面にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）法を用いて１２００℃の成長温度で６μｍのＧａＮ層を形成した。この時、ＧａＮ層に発生したクラックの長さは単位面積当たり１６ｍｍ／ｍｍ^２となった。

（実施例３）
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用意し、このウェハに、ウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、シリコン基板内部に炭素含有層を形成した。注入後、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールした。この時の各層の厚さはそれぞれ表面酸化層１３２ｎｍ／シリコン層２７３ｎｍ／単結晶炭化シリコン層１３７ｎｍとなった。その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。引き続きサンプルを１１００℃のドライ酸化雰囲気中で熱処理して、ウェハ上に２５０ｎｍの表面酸化膜を形成した。この時の各層の厚さはそれぞれ表面酸化層２５０ｎｍ／シリコン層１６４ｎｍ／単結晶炭化シリコン層１３７ｎｍとなった。引き続きウェハ加熱温度５５０℃、加速エネルギー１００ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、表面酸化層と単結晶炭化シリコン層の間のシリコン基板内部に炭素含有層を形成した。注入後、サンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。この時の単結晶炭化シリコン層の厚さは２１７ｎｍとなった。サンプルの表面粗さ（ＲＭＳ）をＡＦＭで評価したところ（測定面積１０μｍ×１０μｍ）、０．４９ｎｍとなった。その後、サンプルの表面にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）法を用いて１２００℃の成長温度で６μｍのＧａＮ層を形成した。この時、ＧａＮ層に発生したクラックの長さは単位面積当たり１８ｍｍ／ｍｍ^２となった。

（実施例４）
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用意し、このウェハに、ウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、シリコン基板内部に炭素含有層を形成した。注入後、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、引き続きサンプルを１１００℃のドライ酸化雰囲気中で熱処理して、ウェハ上に４００ｎｍの表面酸化膜を形成した。この時の各層の厚さはそれぞれ表面酸化層４００ｎｍ／シリコン層１５５ｎｍ／単結晶炭化シリコン層１３６ｎｍとなった。引き続きウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０^１７／ｃｍ^２で炭素イオン（Ｃ＋）注入を行い、表面酸化層と単結晶炭化シリコン層の間のシリコン基板内部に炭素含有層を形成した。注入後、サンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、サンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ_２雰囲気中で１０時間高温アニールし、その後、サンプル表面に形成された表面酸化膜を希釈フッ酸で除去した。この時の単結晶炭化シリコン層の厚さは２１４ｎｍとなった。サンプルの表面粗さ（ＲＭＳ）をＡＦＭで評価したところ（測定面積１０μｍ×１０μｍ）、０．５０ｎｍとなった。その後、サンプルの表面にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）法を用いて１２００℃の成長温度で６μｍのＧａＮ層を形成した。この時、ＧａＮ層に発生したクラックの長さは単位面積当たり１９ｍｍ／ｍｍ^２となった。

本発明の方法は、特にオプトエレクトロニクス用半導体材料の分野において利用する可能性が高い。

１シリコン層
２炭素含有層
３応力緩和のための炭化シリコン層
４第１の酸化膜キャップ
５第２の酸化膜キャップ
６炭素含有層
８単結晶窒化物を成長させるための表面単結晶炭化シリコン層
１１シリコン層
１０ステップ１（Ｓ１）での基板
２０ステップ２（Ｓ２）での基板
３０ステップ３（Ｓ３）での基板
４０ステップ４（Ｓ４）での基板
５０ステップ５（Ｓ５）での基板
６０ステップ６（Ｓ６）での基板
７０ステップ７（Ｓ７）での基板
８０ステップ８（Ｓ８）での基板

Claims

下記のステップを順次実施することを特徴とする、シリコン基板の表層部が応力緩和炭化シリコン層を有する単結晶炭化ケイ素層からなるシリコン半導体基板の製造方法：
（１）シリコン半導体基板を用意し、
（２）シリコン基板内に炭素イオンを注入して、シリコン基板内にケイ素と炭素の混在した第１の炭素含有層を形成する第１の炭素イオン注入ステップと、
（３）前記シリコン基板を熱処理して、前記第１の炭素含有層を応力緩和炭化シリコン膜層と、第１の表面酸化膜キャップとからなるシリコン半導体基板を形成するステップと、
（４）前記第１の表面酸化膜キャップを除去するステップと、
（５）第２の表面酸化膜キャップを形成するステップと、
（６）前記応力緩和炭化シリコン膜層と前記第２の表面酸化膜キャップとの間のシリコン層に炭素イオンを注入して、ケイ素と炭素の混在した第２の炭素含有層を形成する第２の炭素イオン注入ステップと、
（７）前記シリコン基板を熱処理して、前記第２の炭素含有層を結晶成長炭化ケイ素膜層とするステップと、
（８）前記シリコン基板の表面に形成された第２の酸化膜キャップを除去するステップ。
２回目の炭素イオンの注入直後に、前記シリコン酸化層と前記単結晶炭化シリコン層の間の炭素含有層と前記シリコン酸化層との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整する、請求項１に記載のシリコン半導体基板の製造方法。
２回目の炭素イオンの注入直後に、前記シリコン酸化層と前記単結晶炭化シリコン層の間の炭素含有層と前記シリコン酸化層との界面における前記炭素含有層側の炭素原子濃度が２５ａｔｏｍ％以上である、請求項２に記載のシリコン半導体基板の製造方法。
前記炭素イオンの注入を前記シリコン基板を４００℃以上１０００℃以下の温度に加熱した状態で行う、請求項１〜３のいずれか１項に記載のシリコン半導体基板の製造方法。
前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造された、請求項１〜４のいずれか１項に記載のシリコン半導体基板の製造方法。